KR20210059803A - 뱅크 대 뱅크 데이터 전달 - Google Patents

뱅크 대 뱅크 데이터 전달 Download PDF

Info

Publication number
KR20210059803A
KR20210059803A KR1020217014652A KR20217014652A KR20210059803A KR 20210059803 A KR20210059803 A KR 20210059803A KR 1020217014652 A KR1020217014652 A KR 1020217014652A KR 20217014652 A KR20217014652 A KR 20217014652A KR 20210059803 A KR20210059803 A KR 20210059803A
Authority
KR
South Korea
Prior art keywords
bank
data
banks
memory cells
transfer
Prior art date
Application number
KR1020217014652A
Other languages
English (en)
Other versions
KR102377926B1 (ko
Inventor
싼 케이. 마이
개리 엘. 하위
다니엘 비. 페니
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20210059803A publication Critical patent/KR20210059803A/ko
Application granted granted Critical
Publication of KR102377926B1 publication Critical patent/KR102377926B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 메모리 셀들의 뱅크들 간에 데이터를 전달하는 장치들 및 방법들을 포함한다. 일례는 메모리 셀들의 복수의 뱅크 및 내부 데이터 경로 동작들을 통해 상기 메모리 셀들의 복수의 뱅크 간에 데이터를 전달하게 하도록 구성되어 복수의 서브 어레이에 연결되는 제어기를 포함한다.

Description

뱅크 대 뱅크 데이터 전달{BANK TO BANK DATA TRANSFER}
본 발명은 일반적으로 반도체 메모리 및 방법들, 그리고 보다 상세하게는, 뱅크 뱅크 데이터 전달을 위한 장치들 및 방법들에 관한 것이다.
메모리 소자들은 통상적으로 컴퓨터들 또는 다른 전자 시스템들에 내부, 반도체, 집적 회로들로서 제공된다. 휘발성 및 비-휘발성 메모리를 비롯한 많은 상이한 유형의 메모리가 있다. 휘발성 메모리는 그것의 데이터(예를 들어, 호스트 데이터, 에러 데이터 등)를 유지하는 데 전력을 필요로 할 수 있고 다른 것들 중에서도, 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SRDAM)를 및 사이리스터 랜덤 액세스 메모리(TRAM)를 포함한다. 비-휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지함으로써 영구 데이터를 제공할 수 있고 다른 것들 중에서도, NAND 플래시 메모리, NOR 플래시 메모리, 가변 메모리 이를테면 상 변화 랜덤 액세스 메모리(PCRAM), 저항 랜덤 액세스 메모리(RRAM) 및 자기 랜덤 액세스 메모리(MRAM), 이를테면 회전 토크 전달 랜덤 액세스 메모리(STT RAM)를 포함할 수 있다.
전자 시스템들은 보통 명령어들을 검색 및 실행하고 실행된 명령어들의 결과들을 적절한 위치에 저장할 수 있는 다수의 프로세싱 자원(예를 들어, 하나 이상의 프로세서)를 포함한다. 프로세서는 데이터에 관한 연산(예를 들어, 하나 이상의 피연산자)을 수행함으로써 명령어들을 실행하기 위해 사용될 수 있는 예를 들어, 산술 논리 연산 장치(ALU) 회로, 부동 소수점 연산 장치(FPU) 회로 및 조합 논리 블록과 같은 다수의 기능 단위를 포함할 수 있다. 본 출원에서 사용될 때, 연산은 예를 들어, AND, OR, NOT, NAND, NOR 및 XOR 및/또는 다른 연산들(예를 들어, 다른 많은 가능한 연산 중에서도, 반전, 시프트, 산술, 통계)과 같은 부울 연산 일 수 있다. 예를 들어, 기능 단위 회로는 다수의 연산을 통해 피연산자들에 대한 덧셈, 뺄셈, 곱셈 및 나눗셈과 같은 산술 연산들을 수행하는 데 사용될 수 있다.
전자 시스템 내의 다수의 구성요소는 기능 단위 회로에 실행을 위한 명령어들을 제공하는 것과 관련될 수 있다. 명령어들은 예를 들어, 제어기 및/또는 호스트 프로세서와 같은 프로세싱 자원에 의해 실행 수 있다. 데이터(예를 들어, 명령들이 실행될 피연산자)는 기능 단위 회로에 의해 액세스 가능한 메모리 어레이에 저장될 수 있다. 명령어들 및/또는 데이터는 기능 단위 회로가 데이터에 대한 명령들을 실행하기 시작하기 전에 메모리 어레이로부터 검색되고 시퀀싱 및/또는 버퍼링될 수 있다. 또한, 상이한 유형들의 연산들이 기능 단위 회로를 통해 하나 또는 다수의 클럭 사이클로 실행될 수 있기 때문에, 명령어들 및/또는 데이터의 중간 결과들 또한 시퀀싱 및/또는 버퍼링될 수 있다. 하나 이상의 클럭 사이클로 연산을 완료하기 위한 시퀀스를 동작 사이클이라 칭할 수 있다. 동작 사이클을 완료하는 데 소모되는 시간은 컴퓨팅 장치 및/또는 시스템의 프로세싱 및 컴퓨팅 성능 및 전력 소비를 필요로 한다.
많은 경우, 프로세싱 자원(예를 들어, 프로세서 및 관련 기능 단위 회로)는 메모리 어레이의 외부에 있을 수 있고, 데이터는 프로세싱 자원들과 메모리 어레이 사이의 버스를 통해 액세스되어 명령어 집합을 실행할 수 있다. 프로세싱 성능은 프로세서가 내부적으로 그리고 메모리에 근접하게(예를 들어, 메모리 어레이와 동일한 칩 상에 직접) 구현될 수 있는 지능형 반도체(processor-in-memory) 소자에서 개선될 수 있다. 지능형 반도체 소자는 외부 통신을 줄이고 제거함으로써 시간을 절약할 수 있고 또한 전력을 절약할 수 있다.
도 1a는 본 발명의 다수의 실시예에 따른 메모리 소자를 포함하는 컴퓨팅 시스템 형태의 장치의 블록도이다.
도 1b는 본 발명의 다수의 실시예에 따른 메모리 소자를 포함하는 컴퓨팅 시스템 형태의 장치의 다른 블록도이다.
도 1c는 본 발명의 다수의 실시예에 따른 메모리 소자의 다수의 뱅크의 블록도이다.
도 1d는 본 발명의 다수의 실시예에 따른 메모리 소자의 뱅크 섹션의 블록도이다.
도 1e는 본 발명의 다수의 실시예에 따른 메모리 소자의 다수의 뱅크 섹션의 블록도이다.
도 2는 본 발명의 다수의 실시예에 따른 메모리 소자의 감지 회로를 도시한 개략도이다.
도 3은 본 발명의 다수의 실시예에 따른 메모리 소자의 데이터 전달을 위한 회로를 도시한 개략도이다.
본 발명은 메모리 셀들의 뱅크들 간에 데이터를 전달하는 장치들 및 방법들을 포함한다. 일례는 메모리 셀들의 복수의 뱅크 및 내부 데이터 경로 동작들을 통해 상기 메모리 셀들의 복수의 뱅크 간에 데이터를 전달하게 하도록 구성되어 복수의 서브 어레이에 연결되는 제어기를 포함한다.
이하에서보다 상세히 설명되는 바와 같이, 실시 예들은 메모리 소자의 내부에 있는 데이터 버스 상의 메모리 셀들의 뱅크들 간의 데이터 전달을 가능하게 할 수 있다. 이하 "내부 데이터 버스"로 지칭되는 메모리 소자의 내부에 있는 데이터 버스는 메모리 셀들을 함께 연결할 수 있다. 메모리 셀들의 뱅크들 간의 데이터 전달은 외부 데이터 버스를 사용하지 않고 내부 데이터 버스 상에서 일어날 수 있다. 외부 데이터 버스는 예를 들어, 호스트 및/또는 다른 메모리 소자와 같이, 메모리 셀들의 뱅크들의 외부에 있는 다른 장치들과 메모리 셀들의 뱅크들 간에 데이터를 전달하기 위해 사용될 수 있다. 메모리 셀들의 뱅크들의 외부에 있는 다른 장치들과 메모리 셀들의 뱅크들 간 데이터의 전달은 내부 데이터 버스 및 외부 데이터 버스를 포함하는 데이터 경로를 사용할 수 있다. 본 발명의 실시 예들은 외부 데이터 버스 상에 데이터를 전달하지 않고 내부 데이터 버스 상의 메모리 셀들의 뱅크들 간 데이터 전달을 가능하게 할 수 있다. 본 발명은, 장치로서, 메모리 셀들의 복수의 뱅크들, 상기 복수의 뱅크들에 연결되는 제어기를 포함하며, 상기 제어기는 뱅크 대 뱅크 데이터 전달 명령을 실행함에 의해, 내부 데이터 경로 동작들을 통해 상기 메모리 셀들의 상기 복수의 뱅크들 간에 데이터를 전달하게 하도록 구성되며, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들은, 데이터를 판독할 발신 뱅크(source bank)를 식별하는데 사용되는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 발신 뱅크 정보에 기초하여 발신 뱅크로부터 데이터를 판독하고, 수신 뱅크(destination bank)를 식별하는데 사용되는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 수신 뱅크 정보에 기초하여 상기 발신 뱅크로부터 상기 수신 뱅크로 상기 데이터를 내부 데이터 버스 상에서 전달하고, 상기 수신 뱅크 정보에 기초하여 상기 데이터를 상기 수신 뱅크에 기입하는, 장치를 제공한다. 본 발명은 또한, 장치로서, 메모리 셀들의 복수의 뱅크들, 상기 복수의 뱅크들에 연결되는 제어기를 포함하며, 상기 제어기는, 특정 데이터의 전달을 위하여 발신 뱅크 및 수신 뱅크를 각각 식별하는 다수의 뱅크 대 뱅크 데이터 전달 명령들을 수행함으로써 상기 메모리 셀들의 복수의 뱅크들 간에 데이터를 전달하게 하도록 구성되며, 상기 데이터는 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 외부 데이터 버스와 분리된 내부 데이터 버스 상에서 전달되며, 상기 뱅크 대 뱅크 데이터 전달 명령들의 각각은, 데이터를 판독할 발신 뱅크(source bank)를 식별하는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 발신 뱅크 정보에 기초하여 발신 뱅크로부터 데이터를 판독하고, 데이터를 기입할 수신 뱅크(destination bank)를 식별하는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 수신 뱅크 정보에 기초하여 데이터를 상기 수신 뱅크에 기입하며, 상기 발신 뱅크 및 상기 수신 뱅크는 외부 데이터 경로 동작과 독립적인, 장치를 제공한다. 본 발명은 또한, 장치로서, 메모리 셀들의 복수의 뱅크들, 상기 복수의 뱅크들에 연결되는 제어기를 포함하며, 상기 제어기는, 다수의 자동 판독 명령들 및 다수의 자동 기입 명령들을 포함하는 다수의 뱅크 대 뱅크 데이터 전달 명령들을 수행함으로써 상기 메모리 셀들의 복수의 뱅크 간에 데이터를 전달하게 하도록 구성되며, 상기 다수의 자동 판독 명령들은, 데이터를 상기 복수의 뱅크들로부터, 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 다수의 DQ 핀들과 분리된 복수의 버퍼들로 전달하며, 상기 다수의 자동 기입 명령들은 데이터를 상기 복수의 버퍼들로부터 상기 복수의 뱅크들로 전달하며, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들은, 상기 다수의 자동 판독 명령들 도중에 데이터를 판독할 발신 뱅크를 식별하기 위해 사용되는 발신 뱅크 정보와 상기 다수의 자동 기입 명령들 도중에 데이터를 기입할 수신 뱅크를 식별하기 위해 사용되는 수신 뱅크 정보를 포함하는, 장치를 제공한다. 본 발명은 또한, 메모리 소자를 작동하기 위한 방법으로서, 다수의 뱅크 대 뱅크 데이터 전달 명령들을 수행함으로써 상기 메모리 소자 상의 메모리 셀들의 복수의 뱅크들 간에 데이터를 전달하는 단계를 포함하되, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들의 각각은, 데이터를 판독할 발신 뱅크를 식별하는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 발신 뱅크 정보에 기초하여 발신 뱅크로부터 데이터를 판독하는 것과, 데이터를 기입할 수신 뱅크를 식별하는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 수신 뱅크 정보에 기초하여 데이터를 수신 뱅크에 기입하는 것을 포함하며, 상기 데이터는 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 외부 데이터 버스와 분리된 내부 데이터 버스 상에서 전달되는, 방법을 제공한다. 본 발명은 또한, 메모리 소자를 작동하기 위한 방법으로서, 다수의 뱅크 대 뱅크 데이터 전달 명령들을 수행함으로써 상기 메모리 소자 상의 메모리 셀들의 복수의 뱅크들 간에 데이터를 전달하는 단계를 포함하되, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들의 각각은, 데이터를 판독할 발신 뱅크를 식별하는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 발신 뱅크 정보에 기초하여 발신 뱅크로부터 데이터를 판독하는 것과, 데이터를 기입할 수신 뱅크를 식별하는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 수신 뱅크 정보에 기초하여 데이터를 수신 뱅크에 기입하는 것을 포함하며, 상기 데이터는 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 외부 데이터 버스와 분리된 내부 데이터 버스 상에서 전달되는, 방법을 제공한다.
이하의 상세한 설명에서, 본 발명의 부분을 형성하고, 본 발명의 하나 이상의 실시 예가 어떻게 실시될 수 있는지가 예로서 도시되는 첨부 도면들이 참조된다. 이러한 실시예들은 해당 기술분야의 통상의 기술자들이 본 발명의 실시 예들을 실시할 수 있게 하기에 충분히 상세하게 설명되고, 다른 실시 예들이 이용될 수 있고, 프로세스, 전기적, 그리고 구조적 변경들이 본 발명의 범위에서 벗어나지 않고 이루어질 수 있는 것으로 이해되어야 한다.
본 출원에서 사용될 때, 특히 도면들에서의 참조 부호들에 대한 "X", "Y", "N", "M" 등과 같은 지정자들은 그렇게 지정된 다수의 특정 피처가 포함될 수 있다는 것을 나타낸다. 또한, 본 출원에서 사용되는 용어는 특정 실시 예들을 단지 설명하기 위한 것이며, 제한하려는 것이 아닌 것으로 이해되어야 한다. 본 출원에서 사용될 때, 단수 형태의 표현들은 문맥상 명확히 다르게 지시하지 않는 한. 단수 및 복수 대상들을 모두 포함할 수 있다. 또한, "다수의", "적어도 하나의" 그리고 "하나 이상의"(예를 들어, 다수의 메모리 어레이)는 하나 이상의 메모리 어레이를 지칭할 수 있는 반면, "복수의"는 그러한 것들이 하나보다 많은 것을 나타내려는 것이다. 또한, "할 수 있다" 및 "할 수도 있다"라는 단어들은 본 출원 전반에 걸쳐 필수적 의미(즉, 해야하는)가 아니라, 허용적 의미(즉, 가능성을 갖고, 가능할 수 있는)로 사용된다. "포함한다"라는 용어 및 그 파생어들은 "포함하지만, 이에 제한되지는 않는"을 의미한다. 용어 "연결된" 및 "연결하는"은 직간접적으로 물리적으로 또는 명령들 및/또는 데이터에 대한 접근 및 이동(전송)을 위해 상황에 적절하게 접속됨을 의미한다. "데이터"및 "데이터 값들"이라는 용어들은 본 출원에서 서로 바꿔 사용할 수 있으며 상황에 적절하게, 동일한 의미를 가질 수 있다.
본 출원에서의 도면들은 제1 숫자 또는 숫자들이 도면 번호에 상응하고 나머지 숫자들이 도면에서의 요소 또는 구성요소를 식별하는 넘버링 규칙을 따른다. 상이한 도면들 간 유사한 요소들 또는 구성요소들은 유사한 숫자들을 사용함으로써 식별될 수 있다. 예를 들어, 108은 도 1에서의 요소 "08"을 나타낼 수 있고, 유사한 요소는 도 2에서 208로 나타날 수 있다. 이해될 바와 같이, 본 출원에서의 다양한 실시예에 도시된 요소들은 본 발명의 다수의 추가 실시예를 제공하기 위해 추가, 교환 및/또는 제거될 수 있다. 또한, 도면들에 제공된 요소들의 비율 및 상대적인 축척은 본 발명의 특정 실시예들을 예시하려는 것이고 제한적인 의미로 취해져서는 안 된다.
도 1a는 본 발명의 다수의 실시예에 따른 메모리 소자(120)를 포함하는 컴퓨팅 시스템(100) 형태의 장치의 블록도이다. 본 출원에서 사용될 때, 메모리 소자(120), 제어기(140), 채널 제어기(143), 뱅크 아비터(145), 고속 인터페이스(HSI, high speed interface)(141), 메모리 어레이(130), 감지 회로(150) 및/또는 다수의 추가 래치(170)가 또한 "장치(apparatus)"인 것으로 각기 여겨질 수 있다.
본 출원에서 사용될 때, 추가 래치들은 어레이에서의 메모리 셀들의 데이터 값들을 감지(예를 들어, 판독, 저장, 캐싱)하고 본 출원에 설명된 감지 구성요소 스트라이프들(예를 들어, 도 2의 206에 그리고 도 3의 대응하는 참조 부호에 도시된 바와 같은)의 감지 증폭기들과 구별되는 추가 기능들(예를 들어, 주변 증폭기들)을 제공하기 위한 것이다. 이에 따라, 추가 래치들이 "래치 구성요소(170)"에 포함될 수 있다. 예를 들어, 래치 구성요소(170)의 래치들은 도 1d의 래치 스트라이프(172) 및 도 1e의 래치 구성요소(170)에 대해 도시된 바와 같이, 메모리 소자의 뱅크(121)의 주변에 위치될 수 있다. 그에 반해, 복수의 감지 구성요소 스트라이프(124)에 위치한 감지 증폭기들은 도 1d 및 도 1e에 도시된 바와 같이, 뱅크(121) 내의 메모리 셀들의 각 서브 어레이(125)와 물리적으로 연관된다.
도 1a의 시스템(100)은 메모리 어레이(130)를 포함하는 메모리 소자(120)에 연결되는(예를 들어, 접속되는) 호스트(110)를 포함한다. 호스트(110)는 다양한 다른 유형의 호스트들 중에서도, 개인용 랩탑 컴퓨터, 데스크탑 컴퓨터, 디지털 카메라, 스마트폰 또는 메모리 카드 리더기와 같은 호스트 시스템일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있고, 다수의 프로세싱 자원(예를 들어, 하나 이상의 프로세서, 마이크로프로세서 또는 몇몇 다른 유형의 제어 회로)을 포함할 수 있다. 시스템(100)은 별개의 집적 회로들을 포함할 수 있거나 호스트(110) 및 메모리 소자(120) 양자가 동일한 집적 회로 상에 있을 수 있다. 시스템(100)은 예를 들어, 서버 시스템 및/또는 고성능 컴퓨팅(HPC, high performance computing) 시스템 및/또는 그 일부일 수 있다. 도 1a 내지 도 1d에 도시된 예들은 폰 노이만(Von Neumann) 아키텍처를 갖는 시스템을 도시하지만, 본 발명의 실시예들은 보통 폰 노이만 아키텍처와 연관된 하나 이상의 구성요소(예를 들어, CPU, ALU 등)를 포함하지 않을 수 있는, 비-폰 노이만 아키텍처들로 구현될 수 있다.
명확하게 하기 위해, 시스템(100)은 본 발명과의 특정 관련성을 갖는 피처들에 중점을 두기 위해 간략화되었다. 메모리 어레이(130)는 DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이 및/또는 NOR 플레시 어레이일 수 있다. 어레이(130)는 액세스 라인들(본 출원에서 워드 라인들 또는 선택 라인들로서 지칭될 수 있는)에 의해 연결되는 로우들 및 감지 라인들(본 출원에서 디지트 라인들 또는 데이터 라인들로서 지칭될 수 있는)에 의해 연결되는 컬럼들로 배열되는 메모리 셀들을 포함할 수 있다. 도 1에는 하나의 어레이(130)가 도시되지만, 실시예들은 그에 제한되지 않는다. 예를 들어, 메모리 소자(120)는 다수의 어레이(130)(예를 들어, DRAM 셀들, NAND 플래시 셀들 등의 다수의 뱅크)를 포함할 수 있다.
메모리 소자(120)는 I/O 회로(144)에 의해 결합된 데이터/어드레스 버스(156)(예를 들어, 호스트(110)에 접속된 I/O 버스)를 통해 제공되는(예를 들어, 로컬 I/O 라인들 및 글로벌 I/O 라인들을 통해 외부 ALU 회로에 그리고/또는 DRAM DQ들에 제공되는) 어드레스 신호들을 래칭하는 어드레스 회로(142)를 포함할 수 있다. 본 출원에서 사용될 때, DRAM DQ들은 버스(예를 들어, 데이터 버스(156))를 통해 데이터가 뱅크로 입력되고/거나 데이터가 뱅크로부터 출력될 수 있게 할 수 있다(예를 들어, 제어기(140) 및/또는 호스트(110)로부터 그리고/또는 제어기(140) 및/또는 호스트(110)로). 기입 동작 동안, 전압(하이=1, 로우=0)이 DQ(예를 들어, 핀)에 인가될 수 있다. 이러한 전압은 적절한 신호로 변환되고 선택된 메모리 셀에 저장될 수 있다. 판독 동작 동안, 액세스가 완료되고 출력 인에이블 신호가 어서트되면(예를 들어, 출력 인에이블 신호가 로우인 것에 의해), 선택된 메모리 셀로부터 판독되는 데이터 값이 DQ에 나타날 수 있다. 다른 때에, DQ들은 하이 임피던스 상태일 수 있으며, 그에 따라 DQ들은 전류를 발신 또는 수신하지 않고 시스템에 신호를 나타내지 않는다. 이는 또한 본 출원에 설명되는 바와 같이, 둘 이상의 소자(예를 들면, 뱅크)가 결합된 데이터/어드레스 버스를 공유할 때 DQ 경합을 감소시킬 수 있다.
상태 및 예외 정보는 예를 들어, HSI 대역 외(OOB, out-of-band) 버스(157)를 통해, 메모리 소자(120)의 제어기(140)로부터 채널 제어기(143)(도 1b에 도시 됨)로 제공되며, 이는 차례로 채널 제어부(143)로부터 호스트(110)로 제공될 수 있다. 채널 제어기(143)는 복수의 메모리 소자(예를 들어, 도 1b에 도시 된 바와 같은 120-1, ..., 120-N) 각각의 동작들과 연관된 다양한 뱅크에 대해 뱅크 명령들, 어플리케이션 명령들(예를 들어, 동작들의 시퀀스들에 대한) 및 인수들(PIM 명령들)을 저장하기 위해 각각의 뱅크의 어레이들에서의 복수의 위치(예를 들어, 서브 어레이들에 대한 제어기들)를 할당하는 로직 구성요소(160)를 포함할 수 있다. 채널 제어기(143)는 메모리 소자의 주어진 뱅크 내에 그 프로그램 명령들을 저장하기 위한 명령들(예를 들어, PIM 명령들)을 복수의 메모리 소자(120-1, ..., 120-N)에 전송할 수 있다.
메모리 어레이(130)에 접근하기 위한 어드레스 신호들은 어드레스 회로(142)를 통해 수신되고 로우 디코더(146) 및 컬럼 디코더(152)에 의해 디코딩된다. 데이터는 감지 회로(150)의 본 출원에 설명되는 바와 같은 감지 증폭기들을 사용하여 감지 라인들(디지트 라인들) 상의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(130)로부터 감지(판독)될 수 있다. 감지 증폭기는 메모리 어레이(130)로부터 데이터의 페이지(예를 들어, 로우)를 판독 및 래칭할 수 있다. 추가 컴퓨트 회로는 본 출원에 설명되는 바와 같이, 감지 회로(150)에 연결될 수 있고 감지 증폭기들과 조합하여 감지, 저장(예를 들어, 캐싱 및/또는 버퍼링), 컴퓨트 기능들(예를 들어, 연산들)을 수행, 그리고/또는 데이터를 이동시키는 데 사용될 수 있다. I/O 회로(144)는 데이터 버스(156)(예를 들어, 64 비트 데이터 버스)를 거쳐 호스트(110)와의 양방향 데이터 통신을 위해 사용될 수 있다. 기입 회로(148)는 메모리 어레이(130)에 데이터를 기입하는 데 사용될 수 있다.
제어기(140)(예를 들어, 뱅크 제어 로직 및 시퀀서)는 호스트(110)로부터 제어 버스(154)에 의해 제공되는 신호들(예를 들어, 명령들)을 디코딩할 수 있다. 이러한 신호들은 다른 동작들 중에서도, 데이터 감지, 데이터 저장, 데이터 이동(예를 들어, 데이터 값들 복사, 전달 및/또는 전송), 데이터 기입 및/또는 데이터 소거 동작들을 포함하여, 메모리 어레이(130)상에서 수행되는 동작들을 제어하는 데 사용될 수 있는 칩 인에이블 신호들, 기입 인에이블 신호들 및/또는 어드레스 래치 신호들을 포함할 수 있다. 다양한 실시예에서, 제어기(140)는 호스트(110)로부터의 명령어들을 실행하고 메모리 어레이(130)에 접근하는 것에 책임이 있을 수 있다. 제어기(140)는 상태 기계, 시퀀서 또는 몇몇 다른 유형의 제어기일 수 있다. 제어기(140)는 어레이(예를 들어, 메모리 어레이(130))의 로우에서 데이터를 시프팅시키는 것(예를 들어, 우로 또는 좌로)을 제어할 수 있다.
감지 회로(150)의 예들은 아래(예를 들어, 도 2 및 도 3)에서 더 설명된다. 예를 들어, 다수의 실시예에서, 감지 회로(150)는 다수의 감지 증폭기 및 다수의 컴퓨트 구성요소를 포함할 수 있으며, 이는 각 서브 어레이에서 누산기로서의 역할을 할 수 있고 연산들을 수행하는 데 사용될 수 있다(예를 들어, 상보적 감지 라인들과 연관된 데이터에 대해).
다수의 실시예에서, 감지 회로(150)는 입력들로서 메모리 어레이(130)에 저장된 데이터를 사용하여 동작들을 수행하는 데 사용되고 데이터를 감지 라인 어드레스 접근을 통해 전달하지 않고도(예를 들어, 컬럼 디코드 신호를 파이어링(firing)하지 않고도) 메모리 어레이(130)에서의 상이한 위치로 복사, 전달, 기입, 로직 및/또는 저장 동작들을 위한 데이터의 이동에 참여할 수 있다. 이에 따라, 다양한 컴퓨트 기능이 감지 회로(150)의 외부에 있는 프로세싱 자원들에 의해(예를 들어, 호스트(110) 및/또는 제어기(140) 또는 다른 곳과 같은 소자(120) 상에 위치한 ALU 회로와 같은 다른 프로세싱 회로와 연관된 프로세서에 의해) 수행되는 것이 아니라 감지 회로(150)를 사용하여, 그리고 그것 내에서 수행될 수 있다.
다양한 이전 접근법에서, 피연산자와 연관된 데이터는 예를 들어, 메모리로부터 감지 회로를 통해 판독되고 I/O 라인들을 통해(예를 들어, 로컬 I/O 라인들 및/또는 글로벌 I/O 라인들을 통해) 외부 ALU 회로 및/또는 외부 데이터 버스(예를 들어, 도 1b의 데이터 버스(156)로 제공될 수 있다. 외부 ALU 회로는 다수의 레지스터를 포함할 수 있고 피연산자들을 사용하여 컴퓨트 기능들을 수행하며, 그 결과는 I/O 라인들을 통해 다시 어레이로 전달될 수 있다. 그에 반해, 본 발명의 다수의 실시예에서, 감지 회로(150)는 메모리 어레이(130)에 저장된 데이터에 관한 동작들을 수행하고 그 결과를 감지 회로에 연결된 I/O 라인(예를 들어, 로컬 I/O 라인)을 인에이블하지 않고 다시 메모리 어레이(130)에 저장하도록 구성된다. 다양한 실시 예에서, PIM RAM으로서 기능할 수 있는 방법들 및 장치들이 제공된다. PIM RAM 동작시 다이의 외부에 있는 데이터 버스를 사용하지 않고 뱅크들 간에 데이터를 전달하는 것이 유용하다. 감지 회로(150)는 어레이의 메모리 셀들과 온 피치(on pitch)로 형성될 수 있다. 래치 구성요소(170)는 본 출원에 설명된 바와 같이, 래치들을 포함할 수 있고, 감지 회로(150)와 별개이나, 공유 I/O 라인을 통해 감지 회로(150)에 연결될 수 있다. 다양한 실시 예에서, 컬럼 대 컬럼 지연(tCCD)을 최소로 하여 내부 데이터 이동을 이루는 방법들 및 장치들이 제공된다.
이에 따라, 다수의 실시예에서, 감지 회로(150)가 외부 프로세싱 자원을 사용하지 않고 상기한 컴퓨트 기능들을 수행하는 데 적절한 동작들을 수핼할 수 있기 때문에, 어레이(130) 및 감지 회로(150)의 외부에 있는 제어 회로는 컴퓨트 기능들을 수행할 것이 요구되지 않는다. 따라서, 감지 회로(150)는 그러한 외부 프로세싱 자원(또는 적어도 그러한 외부 프로세싱 자원의 대역폭 소비)을 적어도 어느 정도는 보완하거나 대체하기 위해 사용될 수 있다.
그러나, 다수의 실시 예에서, 감지 회로(150)는 외부 프로세싱 자원(예를 들어, 호스트(110))에 의해 수행되는 동작들에 추가하여 동작들을 수행(예를 들어, 명령들을 실행)하기 위해 사용될 수 있다. 예를 들어, 호스트(110) 및/또는 감지 회로(150)는 단지 특정 동작들 및/또는 특정 다수의 동작을 수행하는 것으로 제한될 수 있다.
I/O 라인을 인에이블하는 것은 디코드 신호(예를 들어, 컬럼 디코드 신호)에 연결된 게이트 및 I/O 라인에 연결된 발신/드레인을 갖는 트랜지스터를 인에이블(예를 들어, 턴 온, 활성화)하는 것을 포함할 수 있다. 그러나, 실시예들은 I/O 라인을 인에이블하지 않는 것으로 제한되지 않는다. 예를 들어, 다수의 실시 예에서, 감지 회로(예컨대, 150)는 어레이의 컬럼 디코드 라인들을 인에이블하지 않고 동작들을 수행하는데 사용될 수 있다; 그러나, 로컬 I/O 라인(들)은 결과를 다시 어레이(130)(예를 들어, 외부 레지스터)로 전달하는 것 이외에 적절한 위치로 전달하기 위해 인에이블될 수 있다. 유사하게 DQ 핀을 인에이블(예를 들어, 파이어링)하는 것은 상당한 전력 및 시간을 소모할 수 있다(예를 들어, 데이터 전달을 위해 추가 클록 사이클들(tck)을 필요로 할 수 있다).
도 1b는 본 발명의 다수의 실시예에 따른 채널 제어기(143)를 통해 호스트(110)에 연결되는 복수의 메모리 소자(120-1, ..., 120-N)를 포함하는 컴퓨팅 시스템(100) 형태의 다른 장치 아키텍처의 블록도이다. 적어도 일 실시 예에서, 채널 제어기(143)는 메모리 소자(120)의 복수의 뱅크에 연결되고 그것들과 통합될 수 있고/거나 채널 제어기(143)는 호스트(110)에 연결되고 그것과 통합될 수 있다. 채널 제어기(143)는 어드레스 및 제어(A/C) 버스(154)를 통해 메모리 소자의 복수의 뱅크 각각에 연결될 수 있으며, 이는 차례로 호스트(110)에 연결될 수 있다. 채널 제어기(143)는 또한 결합된 데이터/어드레스 버스(156)를 통해 복수의 뱅크 각각에 연결될 수 있으며, 이는 차례로 호스트(110)에 연결될 수 있다. 또한, 채널 제어기(143)는 상태, 예외 및 다른 데이터 정보를 채널 제어기(143)로 보고하여 호스트(110)와 교환하도록 구성된 상태 채널 인터페이스라고도 하는 HSI(141)와 관련된 OOB 버스(157)를 통해 복수의 뱅크 각각에 연결될 수 있다.
채널 제어기(143)는 복수의 뱅크 각각과 연관된 뱅크 아비터(145)와 연관된 HSI(141)로부터 상태 및 예외 정보를 수신할 수 있다. 뱅크 아비터(145)는 복수의 뱅크(예를 들어, 도 1b에 도시된 바와 같이, 뱅크 제로(0), 뱅크 원(1), ..., 뱅크 식스(6), 뱅크 세븐(7) 등) 내의 데이터 이동을 시퀀싱 및 제어할 수 있다. 제어기(140)는 소정의 메모리 소자(120)의 각각의 특정 뱅크(예를 들어, 뱅크 0, ..., 뱅크 7)와 연관될 수 있고 호스트(110)로부터 제어 버스(154)에 의해 제공되는 신호들을 디코딩할 수 있다. 복수의 뱅크 각각은 제어기(140) 및 메모리 셀(130) 및 감지 회로(150)의 어레이 및/또는 래치 구성요소(170) 등을 비롯한 다른 구성요소들을 포함할 수 있다.
예를 들어, 복수의 뱅크 각각(예를 들어, 도 1b에 도시된 바와 같이 각각 복수의 뱅크를 갖는 복수의 메모리 소자(120-1, 120-2, ..., 120-N) 내의)은 I/O 회로(144)를 통해 결합된 데이터/어드레스 버스(156)(예를 들어, I/O 버스)를 통해 제공되는 어드레스 신호를 래칭하는 어드레스 회로(142)를 포함할 수 있다. 상태 및/또는 예외 정보는 OOB 버스(157)를 사용하여, 각 뱅크와 연관된(예를 들어, 온 피치 및/또는 온 칩) 제어기(140)로부터 채널 제어기(143)로 제공될 수 있으며, 이는 차례로 복수의 뱅크로부터 호스트(110)로 제공될 수 있다. 복수의 뱅크(예를 들어, 뱅크 0, ..., 뱅크 7) 각각에 대해, 메모리 어레이(130)에 접근하기 위한 어드레스 신호들은 어드레스 회로(142)를 통해 수신될 수 있고 로우 디코더(146) 및 컬럼 디코더(152)에 의해 디코딩될 수 있다. 데이터는 감지 회로(150)를 사용하여 감지 라인들 상의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(130)로부터 판독될 수 있다. 감지 회로(150)는 메모리 어레이(130)로부터의 데이터의 페이지(예를 들어, 로우)를 판독 및 래치할 수 있다. I/O 회로(144)는 데이터 버스(156)를 거쳐 호스트(110)와의 양방향 데이터 통신을 위해 사용될 수 있다. 기입 회로(148)는 메모리 어레이(130)에 데이터를 기입하기 위해 사용되고, OOB 버스(157)는 상태 및/또는 예외 정보를 채널 제어기(143)에 보고하는 데 사용될 수 있다.
일부 실시 예에서, 채널 제어기(143)는 복수의 뱅크(예를 들어, 뱅크 0, ..., 뱅크 7)에 명령들을 전송할 수 있고 그러한 동작들로부터의 결과들 및/또는 데이터를 필드 반환할 수 있다. 본 출원에 설명되는 바와 같이, 리턴 결과들 및/또는 데이터는 복수의 뱅크 각각 상의 상태 채널 인터페이스와 연관된 OOB 버스(157)를 통해 채널 제어기(143)로 리턴될 수 있다.
도 1b에 도시된 바와 같이, 채널 제어기(143)는 복수의 메모리 소자(120-1, ..., 120-N) 각각의 뱅크 조정자(145)와 연관된 HSI(141)(본 출원에서 상태 채널 인터페이스라고도 함)로부터 상태 및/또는 예외 정보를 수신할 수 있다. 도 1b의 예에서, 복수의 메모리 소자(120-1, ..., 120-N)는 복수의 뱅크(예를 들어, 뱅크 0, ..., 뱅크 7 등)와 연관된 제어 및 데이터를 시퀀싱하는 뱅크 아비터(145)를 포함할 수 있다. 복수의 뱅크 각각은 도 1a와 관련하여 설명된 바와 같이, 제어기(140) 및 메모리 셀들의 어레이(130) 및 감지 회로(150), 로직 회로(170) 등을 비롯한 다른 구성요소들을 포함할 수 있다.
채널 제어기(143)는 복수의 메모리 소자(120-1, ..., 120-N) 각각의 동작과 연관된 다양한 뱅크에 대해 뱅크 명령들, 및 인수들(예를 들어, PIM 명령들)을 저장하기 위해 각각의 뱅크의 어레이들에서의 복수의 위치(예를 들어, 서브 어레이들 또는 서브 어레이들의 부분들)를 할당하는 로직(160)을 포함할 수 있고 프로그램 명령들을 저장하는 하나 이상의 로컬 버퍼(159)를 포함할 수 있다. 채널 제어기(143)는 메모리 소자의 주어진 뱅크 내에 그 프로그램 명령들을 저장하기 위한 명령들(예를 들어, PIM 명령들)을 복수의 메모리 소자(120-1, ..., 120-N)에 전송할 수 있다. 이러한 프로그램 명령들 및 PIM 명령들은 메모리 소자 내의 뱅크 대 뱅크 데이터 전달(BBT, bank to bank data transfer)시 이동되어야 할 수 있다.
도 1a에서와 같이, 소정의 메모리 소자(예를 들어, 120-1, ..., 120-N) 내 특정 뱅크(예를 들어, 뱅크 0, ..., 뱅크 7 등)에서의 임의의 서브 어레이와 연관되는 제어기(140)(예를 들어, 제어 로직 및/또는 시퀀서)는 호스트(110)로부터 제어 버스(154)에 의해 제공되는 신호들을 디코딩할 수 있다. 이러한 신호들은 데이터 판독, 데이터 기입, 데이터 복사, 데이터 이동 및/또는 데이터 소거 동작들을 포함하여, 메모리 어레이(130) 상에서 수행되는 동작들을 제어하는 데 사용되는 칩 인에이블 신호들, 기입 인에이블 신호들 및/또는 어드레스 래치 신호들을 포함할 수 있다. 다양한 실시예에서, 제어기(140)는 호스트(110)로부터의 명령들을 실행하는 것에 책임이 있다.
도 1c는 본 발명의 다수의 실시예에 따른 메모리 소자의 다수의 뱅크의 블록도이다. 도 1c에서, 뱅크(121-0, ..., 121-7)는 내부 데이터 버스(186)를 통해 함께 연결된다. 내부 데이터 버스(186)는 뱅크들(121-0, ..., 121-7) 사이의 데이터 전달을 가능하게 하는 다수의 데이터 경로를 포함할 수 있다. 내부 데이터 버스(186)는 뱅크들(121-0, ..., 121-7) 사이의 데이터 전달을 관리하기 위한 다수의 버퍼(예를 들어, 다수의 양방향 버퍼(180-1,..., 180-T) 및 데이터가 뱅크들(121-0, ..., 121-7) 사이에서 전달될 때 그것을 일시적으로 저장하기 위한 다수의 데이터 멀티플렉서(mux) 버퍼(182-1 및182-2)를 포함할 수 있다. 내부 데이터 버스(186)는 다수의 DQ(184-0, ..., 184-7)를 통해 외부 데이터 버스(예를 들어, 도 1b의 데이터 버스(156)) 및/또는 공유 I/O 라인(예를 들어, 도 3의 공유 I/O 라인(355))에 연결될 수 있다. 다양한 실시 예에서, 데이터는 내부 데이터 버스(186)를 통해 뱅크들(121-0, ..., 121-7) 사이에서 전달될 수 있다. 이전에 데이터는 뱅크들(121-0, ..., 121-7)의 외부에 있는 데이터 버스 상에서 다수의 DQ(184-0, ..., 184-7)를 통해 뱅크들(121-0, ..., 121-7)의 외부에 있는 다른 장치들로 전달될 수 있었다. 그에 따라, 다수의 실시 예에서, 데이터는 다수의 DQ(184-0, ..., 184-7) 동작 없이 뱅크들(121-0, ..., 121-7) 사이에서 전달될 수 있다.
데이터는 채널 제어기로부터 뱅크들(121-0, ..., 121-7)로 전송되는 뱅크 대 뱅크 데이터 전달 명령을 포함하는 내부 데이터 경로 동작들을 수행함으로써 내부 데이터 버스(186)를 통해 전달될 수 있다. 뱅크 대 뱅크 데이터 전달 명령은 발신 뱅크 정보 및 수신 뱅크 정보를 포함할 수 있다. 발신 뱅크 정보 및 수신 뱅크 정보는 명령의 임의의 어드레스 비트들 상에 포함될 수 있다. 예를 들어, 발신 뱅크 정보는 명령의 뱅크 어드레스 비트들(예를 들어, BA<2:0>)과 같은 제1 비트 수에 포함될 수 있고, 수신 뱅크 정보는 명령의 컬럼 어드레스 비트(예를 들어, CA<2:0>)와 같은 제2 비트 수에 포함될 수 있다. 또한, 발신 뱅크 정보 및/또는 수신 뱅크 정보가 추가 어드레스 핀들 상의 어드레스 비트들에 포함될 수 있게 하는 다수의 추가 어드레스 핀이 추가될 수 있다. 다양한 실시 예에서, 뱅크 대 뱅크 데이터 전달 명령들은 자동 판독 명령에 뒤이어 자동 기입 명령을 수행하는 것에 비해 감소된 레이턴시로 채널 제어기로부터 뱅크들(121-0, ..., 121-7)로 전송될 수 있다. 뱅크 대 뱅크 데이터 전달 명령들을 수행하는 것에 의해 감소된 레이턴시는 명령이 발행될 때 발신 뱅크 및 수신 뱅크를 아는 것과 연관될 수 있다. 예를 들어, 뱅크 대 뱅크 데이터 전달 명령은 뱅크 대 뱅크 데이터 전달 명령들이 다수의 DQ(184-0, ..., 184-7)를 파이어링함으로써 야기되는 레이턴시 또는 버스트 길이 지연을 갖지 않기 때문에 동일한 발신 뱅크로부터 다수의 뱅크 대 뱅크 데이터 전달을 수행할 때 4 클록 사이클마다 수행될 수 있다. 동일한 발신 뱅크로부터 다수의 뱅크 대 뱅크 데이터 전달을 수행하는 것에 의해 감소된 레이턴시는 뱅크 대 뱅크 데이터 전달 명령 레이턴시가 기입 대 판독 시간(tWTR) 지연에서 기인하고 판독 레이턴시는 포함하지 않기 때문에 4 클록 사이클일 수 있다.
다양한 실시 예에서, 데이터는 자동 판독 명령에 뒤이어 자동 기입 명령을 수행함으로써 내부 데이터 버스(186)를 통해 뱅크들(121-0, ..., 121-7) 사이에서 전달될 수 있다. 자동 판독 명령은 데이터가 뱅크들(121-0, ..., 121-7) 중 하나(예를 들어, 발신 뱅크)로부터 내부 데이터 버스(186)를 통해 데이터 mux(182-1 및 182-2) 및/또는 다수의 양방향 버퍼(180-1, ..., 180-T) 중 하나로 전달되게 할 수 있다. 자동 판독 명령은 DQ들(184-0, ..., 184-7)로 데이터를 제공하는 것으로부터 분로되는 뱅크로부터의 판독 동작을 수행하는 것을 포함할 수 있다. 자동 판독 동작은 DQ들(184-0, ..., 184-7)을 파이어링하지 않고 수행될 수 있다. 자동 판독 명령은 내부 데이터 버스(186)의 외부에 있는 데이터 경로들 상에서는 아니고 단지 내부 데이터 버스(186) 상에서만 데이터를 전달한다. 자동 기입 명령은 데이터 mux(182-1 및 182-2) 및/또는 다수의 양방향 버퍼(180-1, ..., 180-T) 중 하나에 저장된 데이터를 뱅크들(121-0, ..., 121-7) 중 하나(예를 들어, 수신 뱅크)로 전달하기 위해 자동 판독 명령에 뒤이어 수행될 수 있다. 자동 기입 명령은 DQ들(184-0, ..., 184-7)을 파이어링하지 않고 수행될 수 있다. 자동 기입 명령은 내부 데이터 버스(186)의 외부에 있는 데이터 경로들 상에서는 아니고 단지 내부 데이터 버스(186) 상에서만 데이터를 전달한다. 자동 읽기 명령 다음의 자동 기입 명령은 기입 레이턴시를 회피하기 위해 자동 기입 명령들을 다시 정의함으로써 감소된 레이턴시로 수행될 수 있다. 컬럼 선택은 자동 판독 명령 동안 컬럼 선택을 파이어링(firing)하는 것과 유사하게 자동 기입 명령 동안 파이어링될 수 있다. 예를 들어, 자동 판독 대 자동 기입 명령 지연은 4 클록 사이클일 수 있으고, 자동 기입 대 자동 판독 명령 지연은 4 클록 사이클일 수 있어, 매 8 클록 사이클마다 자동 판독 명령이 수행되게 된다. 자동 판독 명령 및 자동 기입 명령 시퀀스를 수행할 때 감소되는 레이턴시는 자동 판독 대 자동 기입 명령 지연 자동 기입 대 자동 판독 명령 지연을 포함할 수 있고 자동 판독 명령의 수행 동안 DQ들이 파이어링되지 않는 것에 기인한 레이턴시의 감소에 기인할 수 있다.
도 1d는 본 발명의 다수의 실시예에 따른 메모리 소자의 뱅크 섹션(123)의 블록도이다. 예를 들어, 뱅크 섹션(123)은 메모리 소자의 다수의 뱅크 섹션의 예시적인 섹션을 나타낼 수 있다. 도 1d에 도시된 바와 같이, 뱅크 섹션(123)은 X로서 수평적으로 도시된 복수의 메모리 컬럼(122)을 포함할 수 있다(예를 들어, 예시적인 DRAM 뱅크 및 뱅크 섹션에서, 다양한 가능한 것 중에서도, 4096, 8192, 또는 16,384 컬럼). 또한, 뱅크 섹션(123)은 각각, 데이터 경로에 연결되도록 구성된 증폭 영역들로 구분되는 125-0, 125-1, ..., 125-N-1로 도시된 서브 어레이 0, 서브 어레이 1, ..., 및 서브 어레이 N-1(예를 들어, 다양한 가능한 것 중에서도, 32, 64 또는 128 서브 어레이)로 분할될 수 있다. 이에 따라, 서브 어레이들(125-0, 125-1, ..., 125-N-1)은 각각, 감지 구성요소 스트라이프 0, 감지 구성요소 스트라이프 1, ..., 및 감지 구성요소 스트라이프 N-1에 대응하는 증폭 영역들(124-0, 124-1, ..., 124-N-1)을 각각 가질 수 있다.
각 컬럼(122)은 도 1a와 관련하여 그리고 본 출원 다른 곳에서 설명되는 바와 같이, 감지 회로(150)에 연결되도록 구성된다. 이에 따라, 서브 어레이에서의 각 컬럼은 해당 서브 어레이에 대한 감지 구성요소 스트라이프에 기여하는 감지 증폭기에 개별적으로 연결될 수 있다. 예를 들어, 도 1d에 도시된 바와 같이, 뱅크 섹션(123)은 다양한 실시예에서, 레지스터들, 캐시 및/또는 데이터 버퍼링으로서 사용될 수 있고 서브 어레이들(125-0, 125-1, ..., 125-N-1)에서의 각 컬럼(122)에 연결되는 감지 증폭기들과 감지 회로(150)를 각각 갖는 감지 구성요소 스트라이프 0, 감지 구성요소 스트라이프 1, ..., 및 감지 구성요소 스트라이프 N-1를 포함할 수 있다.
서브 어레이들(125-0, 125-1, ..., 125-N-1) 각각은 Y로서 수직적으로 도시된 복수의 로우(119)를 포함할 수 있다(예를 들어, 각 서브 어레이는 예시적인 DRAM 뱅크에서, 다양한 가능한 것 중에서도, 256, 512, 1024 로우를 포함할 수 있다). 예시적인 실시 예들은 본 출원에 설명된 컬럼들 및 로우들의 예시적인 수평적 그리고 수직적 배향 또는 그것들의 예시적인 수들에 제한되지 않는다.
도 1a에 도시된 바와 같이, 메모리 어레이(130)에 연결되는 감지 회로(150)와 연관된 래치 구성요소(170)는 제어기(140)에 상보적이고 그것에 접속(예를 들어, 선택 가능하게 연결)될 수 있다. 복수의 감지 구성요소 스트라이프(124)에 위치한 서브 어레이들의 메모리 셀들에서의 데이터 값들을 감지하는 감지 증폭기들은 도 1d에 도시된 뱅크 섹션(123) 내 메모리 셀들의 서브 어레이(125)와 각각 물리적으로 연관된다.
그에 반해, 래치 구성요소(170)는 이동된 데이터 값들을 수신, 이동된 데이터 값들을 저장, 그리고/또는 뱅크 섹션(123)으로부터의 데이터 값들에 대한 접근 및 그러한 데이터 값들의 추가 이동(예를 들어, 제어기(140) 및/또는 호스트(110)에 의한 그리고/또는 제어기(140) 및/또는 호스트(110)으로의) 을 인에이블하도록 구성되고 뱅크 섹션(123)의 주변 상에서 다수의 래치 스트라이프(172)(예를 들어, 본 출원에 설명된 바와 같이, 다른 가능한 것들 중에서도, 1-8 래치 스트라이프)에 위치한 복수의 래치를 포함한다. 복수의 래치는 데이터 값들에 대한 저장(캐시)으로 각각 구성될 수 있다. 예를 들어, 데이터 값들(예를 들어, 로우에서의 몇몇 또는 모든 데이터 값)은 판독 및/또는 기입 동작 동안 로우의 접근에 응답하여 로우(119)로부터 이동될 수 있다. 각 컬럼(122)은 래치 스트라이프(172)에서의 래이들에 연결되도록 구성될 수 있다(예를 들어, 본 출원에 설명되는 바와 같이, 복수의 공유 I/O 라인을 통해). 이에 따라, 뱅크에서의 각 컬럼은 해당 뱅크에 대한 래치 스트라이프(172)에 기여하는 래치에 개별적으로 연결될 수 있다. 메모리 어레이(130)의 각 뱅크(121-0, ..., 121-7)는 그 자신의 래치 스트라이프(172) 중 적어도 하나를 포함하도록 구성될 수 있다.
도 1d에 도시된 바와 같이, 뱅크 섹션(123)은 제어기(140)와 연관될 수 있다. 도 1d에 도시된 제어기(140)는 다양한 예에서, 도 1a 및 도 1b에 도시된 제어기들(140)에 의해 구현되고 그 안에 포함되는 기능의 적어도 일부분을 나타낼 수 있다. 제어기(140)는 본 출원에 설명되는 바와 같이, 섹션(123)에서의 데이터 이동의 제어와 함께, 명령들 및 데이터(141)의 섹션(123)으로의 입력 및 데이터의 뱅크 섹션(123)으로부터 다른 뱅크로의 출력(예를 들면, 이동)을 지시(예를 들어, 제어)할 수 있다. 뱅크 섹션(123)은 도 1c와 관련하여 설명된 내부 데이터 버스(186)에 대응할 수 있는, DRAM DQ들에 또한 접속될 수 있는 내부 데이터 버스(예를 들어, 64 비트 폭 데이터 버스)를 포함할 수 있다. 서브 어레이들(예를 들어, 125-0, 125-1, ..., 125-N-1)의 각 뱅크(예를 들어, 121-0, ..., 121-7)에 대한 내부 데이터 버스(186)는 결합된 데이터 버스의 형성에 기여하는 데이터 버스의 일부분으로 지칭될 수 있다(예를 들어, 복수의 뱅크 및/또는 메모리 소자들에 대해 도 1b와 관련하여 설명된 바와 같이) . 이에 따라, 몇몇 실시 예에서, 여덟 개의 뱅크에 대한 여덟 개의 64 비트 폭 데이터 버스 부분이 512 비트 폭 결합된 데이터 버스에 기여할 수 있다.
도 1e는 본 발명의 다수의 실시예에 따른 메모리 소자의 다수의 뱅크 섹션(123-1, ..., 123-N)의 블록도이다. 예를 들어, 뱅크(121-1)는 도 1b와 관련하여 설명된 뱅크 0, ..., 뱅크 7(121-0, ..., 121-7)과 같은, 메모리 소자(120)의 예시적인 뱅크를 나타낼 수 있다. 도 1e에 도시된 바와 같이, 뱅크(121-1)는 복수의 메모리 컬럼(X로서 수평적으로 도시됨)(예를 들어, 예시적인 DRAM 뱅크에서의 16,384 컬럼)을 포함할 수 있다. 또한, 뱅크(121-1)는 데이터 경로에 대한 증폭 영역들(예를 들어, 도 1c에서 감지 구성요소 스트라이프 0, 감지 구성요소 스트라이프 1, ..., 및 감지 구성요소 스트라이프 N-1에 대응하는 증폭 영역들(124-0, 124-1, ..., 124-N-1))로 구분되는 뱅크 섹션들(예를 들어, 서브 어레이들의)(123-1, 123-2, ..., 123-N)로 분할될 수 있다. 뱅크 섹션들(123-1, .., 123-N) 각각은 복수의 로우(Y로서 수직적으로 도시됨)를 포함할 수 있다(예를 들어, 각 섹션은 예시적인 DRAM 뱅크에서 256, 512 또는 1024 로우를 각각 포함할 수 있는 16 서브 어레이를 포함할 수 있다). 뱅크 섹션(123-1)은 도 1c와 관련하여 설명된 내부 데이터 버스(186)에 대응할 수 있는, DRAM DQ들에 또한 접속될 수 있는 내부 데이터 버스(예를 들어, 64 비트 폭 데이터 버스)를 포함할 수 있다. 예시적인 실시 예들은 본 출원에 설명된 컬럼들 및 로우들의 예시적인 수평적 그리고 수직적 배향 또는 그것들의 예시적인 수들에 제한되지 않는다.
도 1e에 도시된 바와 같이, 뱅크(121-1)는 데이터 값들에 대한 캐시로서 각각 작동할 수 있고, 뱅크 섹션들(123-1, ..., 123-N)에 연결되는 래치들을 포함하여, 래치 구성요소(170)를 포함할 수 있다. 래치 구성요소(170)는 도 1a에 도시된 제어기(140) 및 메모리 어레이(130)(예를 들어, 그것의 뱅크)에 연결된 감지 회로(150)에 선택 가능하게 연결되는 래치 구성요소(170) 및/또는 도 1d에 도시된 제어기(140) 및 서브 어레이들(125-0, 125-1, ..., 125-N-1)과 연관된 래치 스트라이프(172)의 다른 예를 나타낼 수 있다. 또한, 도 1e에 도시된 바와 같이, 뱅크(121-1)는 뱅크 제어(예를 들어, 제어기(140))와 연관될 수 있다. 도 1e에 도시된 뱅크 제어는 예를 들어, 제어기(140)에 의해 구현되고 그 안에 포함되는 기능의 적어도 일부분을 나타낼 수 있다.
도 2는 본 발명의 다수의 실시예에 따른 감지 회로(250)를 도시한 개략도이다. 감지 회로(250)는 도 1a에 도시된 감지 회로(150)에 대응할 수 있다.
메모리 셀은 저장 소자(예를 들어, 커패시터) 및 액세스 소자(예를 들어, 트랜지스터)를 포함할 수 있다. 예를 들어, 제1 메모리 셀은 트랜지스터(202-1) 및 커패시터(203-1)를 포함할 수 있고, 제2 메모리 셀은 트랜지스터(202-2) 및 커패시터(203-2)를 포함할 수 있는 등이다. 이러한 예에서, 메모리 어레이(230)는 1T1C(하나의 트랜지스터 및 하나의 커패시터) 메모리 셀들의 DRAM 어레이이나, 구성들의 다른 실시예들도 사용될 수 있다(예를 들어, 메모리 셀마다 두 개의 트랜지스터 및 두 개의 커패시터를 갖는 2T2C). 다수의 실시예에서, 메모리 셀들은 파괴성 판독 메모리 셀들(예를 들어, 셀에 저장된 데이터를 판독하면 데이터를 파괴하며 그에 따라 판독된 후 셀에 원래 저장된 데이터가 복원되게 됨)일 수 있다.
메모리 어레이(230)의 셀들은 액세스(워드) 라인들등이 연결되는 로우들(204-X(Row X), 204-Y(Row Y)) 및 상보적 감지 라인들의 쌍들이 연결되는 컬럼들(예를 들어, 디지트 라인들(도 2에 도시된 DIGIT(D) 및 DIGIT(D)_ 및 도 3에 도시된 DIGIT_0 및 DIGIT_0*)로 배열될 수 있다. 상보적 감지 라인들의 각 쌍에 대응하는 개별적인 감지 라인들은 또한 디지트 라인들(각각, DIGIT(D)에 대해 205-1 그리고 DIGIT(D)_에 대해 205-2, 또는 도 3에서 대응하는 참조 부호들)로도 지칭될 수 있다. 도 2에는 단지 상보적 디지트 라인들의 하나의 쌍이 도시되지만, 본 발명의 실시 예들은 그에 제한되지 않고, 메모리 셀들의 어레이는 메모리 셀들의 추가적인 컬럼들 및 디지트 라인들(예를 들어, 4,096, 8,192, 16,384 등)을 포함할 수 있다.
로우들 및 컬럼들이 평면 내에서 직교하여 배향되는 것으로 도시되어 있지만, 실시 예들은 그에 제한되지 않는다. 예를 들어, 로우들 및 컬럼들은 임의의 실행 가능한 3-차원 구성으로 서로에 관해 배향될 수 있다. 예를 들어, 로우들 및 컬럼들은 다른 가능한 3-차원 구성들 중에서도, 서로에 관해 임의의 각도로 배향될 수 있고/거나, 실질적으로 수평 평면 또는 실질적으로 수직 평면 내에 배향될 수 있고/거나, 폴딩된 토폴로지로 배향될 수 있다.
메모리 셀들은 상이한 디지트 라인들 및 워드 라인들에 연결될 수 있다. 예를 들어, 트랜지스터(202-1)의 제1 발신/드레인 영역은 디지트 라인(205-1(D))에 연결될 수 있고, 트랜지스터(202-1)의 제2 발신/드레인 영역은 커패시터(203-1)에 연결될 수 있으며, 트랜지스터(202-1)의 게이트는 워드 라인(204-Y)에 연결될 수 있다. 트랜지스터(202-2)의 제1 발신/드레인 영역은 디지트 라인(205-2(D)_)에 연결될 수 있고, 트랜지스터(202-2)의 제2 발신/드레인 영역은 커패시터(203-2)에 연결될 수 있으며, 트랜지스터(202-2)의 게이트는 워드 라인(204-X)에 연결될 수 있다. 셀 플레이트는, 도 2에 도시된 바와 같이, 커패시터(203-1 및 203-2)의 각각에 연결될 수 있다. 셀 플레이트는 기준 전압(예를 들어, 접지)이 다양한 메모리 어레이 구성에 인가될 수 있는 공통 노드일 수 있다.
본 발명의 다수의 실시예에 따르면 메모리 어레이(230)는 감지 회로(250)에 연결되도록 구성된다. 이러한 실시 예에서, 감지 회로(250)는 메모리 셀들의 각각의 컬럼들에 대응하는(예를 들어, 상보적 디지트 라인들의 각각의 쌍들에 연결된) 감지 증폭기(206) 및 컴퓨트 구성요소(231)를 포함한다. 감지 증폭기(206)는 상보적 디지트 라인들의 쌍(205-1 및 205-2)에 연결될 수 있다. 컴퓨트 구성요소(231)는 패스 게이트들(207-1 및 207-2)을 통해 감지 증폭기(206)에 연결될 수 있다. 패스 게이트들(207-1 및 207-2)의 게이트들은 동작 선택 로직(213)에 연결될 수 있다.
동작 선택 로직(213)은 감지 증폭기(206)와 컴퓨트 구성요소(231) 사이에서 전치되지 않는 상보적 디지트 라인들의 쌍을 연결하는 패스 게이트들을 제어하기 위한 패스 게이트 로직 및 감지 증폭기(206)와 컴퓨트 구성요소(231) 사이에서 전치되는 상보적 디지트 라인들의 쌍을 연결하는 스왑 게이트들에 위한 스왑 게이트 로직을 포함하도록 구성될 수 있다. 동작 선택 로직(213)은 또한 상보적 디지트 라인들의 쌍(205-1 및 205-2)에 연결될 수 있다. 동작 선택 로직(213)은 선택된 동작에 기초하여 패스 게이트들(207-1 및 207-2)의 연속성을 제어하도록 구성될 수 있다.
감지 증폭기(206)는 선택된 메모리 셀에 저장된 데이터 값(예를 들어, 로직 상태)을 결정하도록 작동될 수 있다. 감지 증폭기(206)는 크로스 커플드 래치(cross coupled latch)를 포함할 수 있으며, 이는 본 출원에서 일차 래치(primary latch)로서 지칭될 수 있다. 도 2에 도시된 예에서, 감지 증폭기(206)에 대응하는 회로는 상보적 디지트 라인들의 쌍(D 205-1 및(D)_ 205-2)에 연결되는 네 개의 트랜지스터를 비롯한 래치(215)를 포함한다. 그러나, 실시예들은 이러한 예에 제한되지 않는다. 래치(215)는 n-채널 트랜지스터들(예를 들어, NMOS 트랜지스터들)(227-1 및 227-2)이 p-채널 트랜지스터들(예를 들어, PMOS 트랜지스터들)(229-1 및 229-2)과 같은 트랜지스터들의 다른 쌍의 게이트들과 교차 연결되는 크로스 커플드 래치(예를 들어, 트랜지스터들의 쌍의 게이트들)일 수 있다.
동작시, 메모리 셀이 감지(예를 들어, 판독)되고 있을 때, 디지트 라인들(205-1(D) 또는 205-2(D)_) 중 하나 상의 전압은 디지트 라인들(205-1(D) 또는 205-2(D)_) 중 다른 하나 상의 전압보다 약간 더 클 것이다. ACT 신호 및 RNL* 신호는 감지 증폭기(206)를 인에이블(예를 들어, 파이어링)하기 위해 로우로 구동될 수 있다. 더 낮은 전압을 갖는 디지트 라인들(205-1(D) 또는 205-2(D)_)은 PMOS 트랜지스터(229-1 또는 229-2) 중 하나를 PMOS 트랜지스터의 다른 하나(229-1 또는 229-2)보다 큰 정도로 턴 온할 것이고, 그렇게 함으로써 다른 디지트 라인(205-1(D) 또는 205-2(D)_)보다 큰 정도로 더 높은 전압을 갖는 디지트 라인(205-1(D) 또는 205-2(D)_)을 하이로 구동하는 것이 하이로 구동된다.
유사하게, 더 높은 전압을 갖는 디지트 라인(205-1(D) 또는 205-2(D)_)은 NMOS 트랜지스터(227-1 또는 227-2) 중 하나를 NMOS 트랜지스터의 다른 하나(227-1 또는 227-2)보다 큰 정도로 턴 온할 것이고, 그렇게 함으로써 다른 디지트 라인(205-1(D) 또는 205-2(D)_)보다 큰 정도로 더 낮은 전압을 갖는 디지트 라인(205-1(D) 또는 205-2(D)_)을 로우로 구동하는 것이 로우로 구동된다. 그 결과, 짧은 지연 이후, 약간 더 높은 전압을 갖는 디지트 라인(205-1(D) 또는 205-2(D)_)은 발신 트랜지스터를 통해 공급 전압(VCC)의 전압으로 구동되고, 다른 디지트 라인(205-1(D) 또는 205-2(D)_)은 발신 트랜지스터를 통해 기준 전압(예를 들어, 접지)의 전압으로 구동된다. 따라서, 교차 연결된 NMOS 트랜지스터들(227-1 및 227-2) 및 PMOS 트랜지스터들(229-1 및 229-2)은 감지 증폭기 쌍으로서 역할을 하며, 이들은 디지트 라인들(205-1(D) 및 205-2(D)_) 상의 차동 전압을 증폭시키고 선택된 메모리 셀로부터 감지된 데이터 값을 래칭하도록 작동한다.
실시예들은 도 2에 도시된 감지 증폭기(206) 구성에 제한되지 않는다. 일례로, 감지 증폭기(206)는 전류-모드 감지 증폭기 및 단일-종단형 감지 증폭기(예를 들어, 하나의 디지트 라인에 연결되는 감지 증폭기)일 수 있다. 또한, 본 발명의 실시예들은 도 2에 도시된 것과 같은 폴딩된 디지트 라인 아키텍처에 제한되지 않는다.
감지 증폭기(206)는 컴퓨트 구성요소(231)와 함께, 어레이로부터의 데이터를 입력으로 사용하여 다양한 동작을 수행하도록 작동될 수 있다. 다수의 실시 예에서, 동작의 결과는 디지트 라인 어드레스 액세스를 통해 데이터를 전달하지 않고 어레이로 다시 저장될 수 있고/거나 외부 데이터 버스를 사용하지 않고(예를 들어, 데이터가 로컬 I/O 라인들을 통해 감지 회로 및 어레이의 이부에 있는 회로로 전달되도록 컬럼 디코드 신호를 파이어링하지 않고) 뱅크들 사이에서 지동될 수 있다. 이에 따라, 본 발명의 다수의 실시 예는 다양한 이전 접근법보다 적은 전력을 사용하여 그것들과 연관된 동작들 및 컴퓨터 기능들을 수행할 수 있게 할 수 있다. 또한, 다수의 실시 예가 컴퓨팅 기능들을 수행하기 위해(예를 들어, 메모리와 별도 프로세서 사이에서) 로컬 및 글로벌 I/O 라인들 및/또는 외부 데이터 버스들을 거쳐 데이터를 전달할 필요성을 없애기 때문에, 이전 접근법들에 비해 처리 능력이 향상될 수 있게 할 수 있다(예를 들어, 빨라질 수 있게 할 수 있다).
감지 증폭기(206)는 디지트 라인들(205-1(D) 및 205-2(D)_)을 평형시키도록 구성될 수 있는 평형 회로(214)를 더 포함할 수 있다. 이러한 예에서, 평형 회로(214)는 디지트 라인들(205-1(D) 및 205-2(D)_) 사이에 연결되는 트랜지스터(224)를 포함한다. 평형 회로(214)는 또한 평형 전압(예를 들어, VDD/2)에 연결된 제1 발신/드레인 영역을 각각 갖는 트랜지스터들(225-1 및 225-2)을 또한 포함하며, 여기서 VDD는 어레이와 연관된 공급 전압이다. 트랜지스터(225-1)의 제 2 발신/드레인 영역은 디지트 라인(205-1(D))에 연결될 수 있고 트랜지스터(225-2)의 제 2 발신/드레인 영역은 디지트 라인(205-2(D)_)에 연결될 수 있다. 트랜지스터들(224, 225-1 및 225-2)의 게이트들은 함께, 그리고 평형(EQ) 제어 신호 라인(226)에 연결될 수 있다. 이에 따라, 활성화 EQ는 트랜지스터들(224, 225-1 및 225-2)이 디지트 라인들(205-1(D) 및 205-2(D)_)을 함께 그리고 평형 전압(예를 들어, VDD/2)으로 효율적으로 단락시킬 수 있게 한다.
도 2는 평형 회로(214)를 포함하는 감지 증폭기(206)를 도시하지만, 실시 예들은 그렇게 제한되지 않으며, 평형 회로(214)는 감지 증폭기(206)와 별개로 구현되거나, 도 2에 도시된 것과 상이한 구성으로 구현되거나, 구현되지 않을 수 있다.
아래에 더 설명될 바와 같이, 다수의 실시 예에서, 감지 회로(250)(예를 들어, 감지 증폭기(206) 및 컴퓨트 구성요소(231))는 선택된 동작을 수행하도록 그리고 로컬 또는 글로벌 I/O 라인을 통해 감지 회로로부터 데이터를 전달하지 않고 감지 증폭기(206) 또는 컴퓨트 구성요소(231) 중 하나에 먼저 결과를 저장하고/거나 외부 데이터 버스를 사용하지 않고(예를 들어, 예를 들어, 컬럼 디코드 신호의 활성화를 통해 감지 라인 어드레스 접근을 수행하지 않고) 뱅크들 사이에서 이동되도록 작동될 수 있다.
동작들(예를 들어, 데이터 값들을 수반하는 부울린 로직 연산들)의 수행은 기본 적이고 공통적으로 사용된다. 부울린 로직 연산들은 많은 더 높은 레벨의 동작에서 사용된다. 그 결과, 개선된 동작들러 실현될 수 있는 속도 및/또는 전력 효율은 더 높은 차원의 기능들의 속도 및/또는 전력 효율로 옮겨갈 수 있다.
도 2에 도시된 바와 같이, 컴퓨트 구성요소(231)는 또한 래치를 포함할 수 있으며, 이는 본 출원에서 이차 래치(264)로 지칭될 수 있다. 이차 래치(264)는 이차 래치에 포함되는 크로스 커플드 p-채널 트랜지스터들(예를 들어, PMOS 트랜지스터들)의 쌍이 공급 전압(예를 들어, VDD)에 연결되는 그것들의 각각의 소스들을 가질 수 있다는 점, 그리고 이차 래치의 크로스 커플드 n-채널 트랜지스터들(예를 들어, NMOS 트랜지스터들)의 쌍이 기준 전압(예를 들어, 접지)에 선택적으로 연결되는 그것들의 각각의 소스들을 가질 수 있어, 이차 래치가 지속적으로 인에이블되게 된다는 점을 제외하고는, 일차 래치(215)에 대하여 위에서 설명된 것과 유사한 방식으로 구성 및 작동될 수 있다. 컴퓨트 구성요소(231)의 구성은 도 2에 도시된 것으로 제한되지 않고, 다양한 다른 실시예가 실행 가능하다.
본 출원에 설명된 바와 같이, 메모리 소자(예를 들어, 도 1a의 120)는 데이터 버스(예를 들어, 156) 및 제어 버스(예를 들어, 154)를 통해 호스트(예를 들어, 110)에 연결되도록 구성될 수 있다. 메모리 소자(예를 들어, 도 1c의 뱅크 섹션(123)) 내의 뱅크(121)는 메모리 셀들의 복수의 서브 어레이(예를 들어, 도 1c의 125-0, 125-1, ..., 125-N-1)를 포함할 수 있다. 뱅크(121)는 메모리 셀들의 복수의 컬럼(예를 들어, 도 1c의 122)을 통해 복수의 서브 어레이에 연결되는 감지 회로(예를 들어, 도 1a의 150 및 도 2 및 도 3의 대응하는 참조 부호들)를 포함할 수 있다. 감지 회로는 컬럼들 각각에 연결되는 감지 증폭기 및 컴퓨트 구성요소(예를 들어, 각각, 도 2의 206 및 231)를 포함할 수 있다.
뱅크(121)는 각각 감지 회로가 복수의 서브 어레이의 각각의 서브 어레이에 연결되는 복수의 감지 구성요소 스트라이프(예를들어, 도 1c의 124-0, 124-1, ..., 124-N-1)를 포함할 수 있다. 뱅크에 연결되는 제어기(예를 들어, 도 1a 내지 도 1c의 140)는 래치 스트라이프(예를 들어, 도 1c의 172) 및/또는 래치 구성요소(예를 들어, 도 1d의 170)의 래치들에 저장되게 제1 서브 어레이에 저장된 데이터 값들(예를 들어, 연결된 감지 구성요소 스트라이프에 의해 감지(캐싱)되는 서브 어레이의 로우에서의 데이터 값들로부터)의 이동을 지시하도록 구성될 수 있다. 본 출원에 설명되는 바와 같이, 래치 스트라이프에서의 래치들을 형성하는 감지 구성요소 스트라이프 및 대응하는 감지 증폭기들 및/또는 컴퓨트 구성요소들(예를 들어, 각각, 도 2의 206 및 231) 사이에서 데이터 값들을 이동(예를 들어, 복사, 전달 및/또는 전송)시키는 것은 감지 구성요소 스트라이프 및 래치 스트라이프에 의해 공유되는 다수의 선택 가능하게 연결된 공유 I/O 라인(예를 들어, 도 3에서의 355)에 의해 인에이블될 수 있다.
메모리 소자는 메모리 셀들의 다수의 복수의 컬럼(예를 들어, 도 1c의 122 및 도 3의 305-1 및 305-2)에 대응할 수 있는 다수의 복수의 감지 증폭기 및 컴퓨트 구성요소(예를 들어, 각각, 도 3에 도시된 바와 같은, 306-0, 306-1, ..., 306-7 및 331-0, 331-1, ..., 331-7)를 포함하도록 구성된 감지 구성요소 스트라이프(예를 들어, 도 1c의 124)를 포함할 수 있으며, 이때 다수의 감지 증폭기 및/또는 컴퓨터 구성요소는 복수의 공유 I/O 라인에 선택 가능하게 연결될 수 있다(예를 들어, 컬럼 선택 회로(358-1 및 358-2)를 통해). 컬럼 선택 회로는 복수의(예를 들어, 다른 가능한 것들 중에서도, 4, 8 및 16) 감지 증폭기 및/또는 컴퓨트 구성요소에 선택 가능하게 연결됨으로써 서브 어레이의 메모리 셀들의 특정 컬럼에서의 데이터를 선택 가능하게 감지하도록 구성될 수 있다.
몇몇 실시예에서, 뱅크에서의 다수의 복수의 감지 구성요소 스트라이프(예를 들어, 도 1c의 124-0, ..., 124-N-1)는 뱅크에서의 다수의 복수의 서브 어레이들(예를 들어, 도 1c의 125-0, 125-1, ..., 125-N-1)에 대응할 수 있다. 감지 구성요소 스트라이프는 복수의 공유 I/O 라인에 평행하게 제1 서브 어레이의 로우로부터 감지되는 데이터의 양을 이동(예를 들어, 복사, 전달 및/또는 전송)시키도록 구성된 다수의 감지 증폭기 및/또는 컴퓨트 구성요소를 포함할 수 있다. 몇몇 실시예에서, 데이터의 양은 복수의 공유 I/O 라인의 적어도 1000 비트 폭에 대응할 수 있다.
본 출원에 설명된 바와 같이, 메모리 셀들의 어레이는 제어기가 명령에 응답하여, 데이터를 발신 위치로부터 공유 I/O 라인을 통해 수신 위치로 이동(예를 들어, 복사, 전달 및/또는 전송)시키도록 구성되는 DRAM 메모리 셀들의 구현 예를 포함할 수 있다. 다양한 실시 예에서, 발신 위치는 제1 뱅크에 있을 수 있고 수신 위치는 메모리 소자 내 제2 뱅크에 있을 수 있고/거나 발신 위치는 메모리 소자 내 하나의 뱅크의 제1 서브 어레이에있을 수 있고 발신 위치는 상이한 뱅크의 제2 서브 어레이에 있을 수 있다. 실시 예들에 따르면, 데이터는 도 1c와 관련하여 설명된 바와 같이 이동될 수 있다. 제1 서브 어레이 및 제2 서브 어레이는 뱅크의 동일한 섹션에 있을 수 있거나 서브 어레이들은 뱅크의 상이한 섹션들에 있을 수 있다.
본 출원에 설명되는 바와 같이, 장치는 제1 다수의 감지 증폭기 및 컴퓨트 구성요소와 연관된 특정 로우(예를 들어, 도 3의 319) 및 컬럼 어드레스를 비롯한 발신 위치로부터 공유 I/O 라인으로 데이터를 이동(예를 들어, 복사, 전달 및/또는 전송)시키도록 구성될 수 있다. 또한, 장치는 제2 다수의 감지 증폭기 및 컴퓨트 구성요소와 연관된 특정 로우 및 컬럼 어드레스를 비롯한 수신 위치로 데이터를 이동시키도록 구성될 수 있다. 독자가 이해할 바와 같이, 각 공유 I/O 라인이 실제적으로 공유 I/O 라인들의 상보적 쌍(예를 들어, 도 3의 예시적인 구성에 도시된 바와 같은 공유 I/O 라인 및 공유 I/O 라인*)을 포함할 수 있다. 본 출원에 설명된 몇몇 실시예에서, 2048 공유 I/O 라인(예를 들어, 공유 I/O 라인들의 상보적 쌍들)은 2048 비트 폭 공유 I/O 라인으로 구성될 수 있다.
도 3은 본 발명의 다수의 실시예에 따른 메모리 소자의 데이터 전달을 위한 회로를 도시한 개략도이다. 도 3은 각각 상보적 감지 라인들의 각각의 쌍(예를 들어, 디지트 라인들(305-1 및 305-2)에 연결되는 8개의 감지 증폭기(예를 들어, 각각, 306-0, 306-1, ..., 306-7로 도시된 감지 증폭기들 0, 1, ..., 7)를 도시한다. 도 3은 또한 각각이 각각의 패스 게이트들(307-1 및 307-2) 및 디지트 라인들(305-1 및 305-2)을 통해 각각의 감지 증폭기(예를 들어, 306-0에서 감지 증폭기 0에 대해 도시된 바와 같은)에 연결되는 8개의 컴퓨트 구성요소(예를 들어, 331-0, 331-1, ..., 331-7로 도시된 컴퓨트 구성요소들 0, 1, ..., 7)를 도시한다. 예를 들어, 패스 게이트들은 도 2에 도시된 바와 같이 연결될 수 있고 동작 선택 신호(Pass)에 의해 제어될 수 있다. 예를 들어, 선택 로직의 출력은 패스 게이트들(307-1 및 307-2)의 게이트들 및 디지트 라인들(305-1 및 305-2)에 연결될 수 있다. 감지 증폭기들 및 컴퓨트 구성요소들의 대응하는 쌍들은 350-0, 350-1, ..., 350-7로 표시된 감지 회로의 형성에 기여할 수 있다.
상보적 디지트 라인들의 쌍(305-1 및 305-2) 상에 존재하는 데이터 값들은 도 2와 관련하여 설명된 바와 같이 컴퓨트 구성요소(331-0)로 로딩될 수 있다. 예를 들어, 패스 게이트들(307-1 및 307-2)이 인에이블될 때, 상보적 디지트 라인들의 쌍(305-1 및 305-2) 상의 데이터 값들이 감지 증폭기들로부터 컴퓨트 구성요소로(예를 들어, 306-0 대 331-0) 전달될 수 있다. 감지 증폭기가 파이어링될 때 상보적 디지트 라인들의 쌍(305-1 및 305-2) 상의 데이터 값들은 감지 증폭기(306-0)에 저장된 데이터 값일 수 있다.
도 3의 감지 증폭기들(306-0, 306-1, ..., 306-7)은 도 2에 도시된 감지 증폭기(206)에 각각 대응할 수 있다. 도 3의 감지 증폭기들(331-0, 331-1, ..., 331-7 )은 도 2에 도시된 컴퓨트 구성요소(231)에 각각 대응할 수 있다. 하나의 컴퓨트 구성요소와 하나의 감지 증폭기의 조합은 본 출원에 설명되는 바와 같이, I/O 라인(355)이 서브 어레이들 및/또는 래치 구성요소들에 대한 다수의 감지 구성요소 스트라이프에 의해 공유되도록 구성되는 DRAM 메모리 서브 어레이(325)의 일부분의 감지 회로(예를 들어, 350-0, 350-1, ..., 350-7)에 기여할 수 있다. 도 3에 도시된 감지 증폭기들(306-0, 306-1, ..., 306-7 ) 및 컴퓨트 구성요소들(331-0, 331-1, ..., 331-7)의 쌍을 이루는 결합들은 도 1c의 124에 도시된 바와 같이, 감지 구성요소 스트라이프에 포함될 수 있다.
도 3에 도시된 실시 예들의 구성들은 명확하게 하기 위해 도시된 것이고 이러한 구성들로 제한되지 않는다. 예를 들어, 컴퓨트 구성요소들(331-0, 331-1, ..., 331-7) 및 공유 I/O 라인(355)과 결합하여 감지 증폭기들(306-0, 306-1, ..., 306-7)에 대해 도 3에 도시된 구성은 감지 회로의 컴퓨트 구성요소들(331-0, 331-1, ..., 331-7)과 감지 증폭기들(306-0, 306-1, ..., 306-7)의 조합의 반이 메모리 셀들(미도시)의 컬럼들(322) 위에 형성되고 반은 메모리 셀들의 컬럼들(322) 아래에 형성되는 것으로 제한되지 않는다. 공유 I/O 라인에 연결하도록 구성된 감지 회로를 형성하는 컴퓨트 구성요소들과 감지 증폭기들의 그러한 조합들의 수도 8로 제한되지 않는다. 또한, 공유 I/O 라인(355)의 구성은 상보적 디지트 라인들(305-1 및 305-2)의 두 개의 세트의 각각을 별개로 연결하기 위해 둘로 분할되는 것으로 제한되지 않고, 공유 I/O 라인(355)의 위치도 감지 회로를 형성하는 감지 증폭기들 및 컴퓨트 구성요소들의 결합의 중간에 있는 것으로(예를 들어, 감지 증폭기들 및 컴퓨트 구성요소들의 결합의 어느 한 단부에 있는 것 보다는) 제한되지 않는다.
도 3에 도시된 회로는 또한 서브 어레이(325)의 특정 컬럼들(322), 그것들과 연관된 상보적 디지트 라인들(305-1 및 305-2), 및 공유 I/O 라인(355)에 대하여 데이터 이동 동작들을 구현하도록 구성되는(예를 들어, 도 1a 내지 도 1d에 도시된 제어기(140)에 의해 지시되는 바에 따라) 컬럼 선택 회로(358-1 및 358-2)를 도시한다. 예를 들어, 컬럼 선택 회로(358-1)는 대응하는 컬럼들, 이를테면 컬럼 0(332-0), 컬럼 2, 컬럼 4 및 컬럼 6과 연결하도록 구성되는 선택 라인들 0, 2, 4 및 6을 갖는다. 컬럼 선택 회로(358-2)는 대응하는 컬럼들, 이를테면 컬럼 1, 컬럼 3, 컬럼 5 및 컬럼 7과 연결하도록 구성되는 선택 라인들 1, 3, 5 및 7을 갖는다.
제어기(140)는 감지 증폭기들, 컴퓨트 구성요소들에 저장되고/거나, 상보적 디지트 라인들의 쌍(선택 트랜지스터들(359-1 및 359-2)이 선택 라인 0으로부터의 신호들을 통해 활성화될 때 305-1 및 305-2) 상에 존재하는 데이터 값들에 접근하도록 선택 라인들(예를 들어, 선택 라인 0)을 제어하기 위해 컬럼 선택 회로(358)에 연결될 수 있다. 선택 트랜지스터들(359-1 및 359-2)을 활성화하면(예를 들어, 제어기(140)에 의해 지시되는 바에 따라) 컬럼 0(322-0)의 감지 증폭기(306-0), 컴퓨트 구성요소(331-0) 및/또는 상보적 디지트 라인들(305-1 및 305-2)의 연결을 인에이블하여 디지트 라인 0 및 디지트 라인 0* 상의 데이터 값들을 공유 I/O 라인(355)으로 이동시킨다. 예를 들어, 이동되는 데이터 값들은 감지 증폭기(306-0) 및/또는 컴퓨트 구성요소(331-0)에 저장(캐싱)되는 특정 로우(319)로부터의 데이터 값들일 수 있다. 컬럼들 0 내지 7 각각으로부터의 데이터 값들은 제어기(140)가 적절한 선택 트랜지스터들을 활성화함으로써 유사하게 선택될 수 있다.
또한, 선택 트랜지스터들(예를 들어, 선택 트랜지스터들(359-1 및 359-2)을 인에이블(예를 들어, 활성화)하면 특정 감지 증폭기 및/또는 컴퓨트 구성요소(예를 들어, 각각, 306-0 및/또는 331-0)가 공유 I/O 라인(355)과 연결되는 것을 인에이블할수 있으며 그에 따라 증폭기 및/또는 컴퓨트 구성요소에 의해 저장되는 데이터 값들이 공유 I/O 라인(355)으로 이동될(예를 들어, 그 상에 놓이고/거나 그것으로 전달될) 수 있게 된다. 몇몇 실시예에서, 한 번의 하나의 컬럼이 저장된 데이터 값들을 이동(예를 들어, 복사, 전달, 및/도는 전송)시키기 위해 특정 공유 I/O 라인(355)에 연결되게 선택된다(예를 들어, 컬럼(322-0)). 도 3의 예시적인 구성에서, 공유 I/O 라인(355)은 공유된, 차등 I/O 라인 쌍(예를 들어, 공유 I/O 라인 및 공유 I/O 라인*)으로 도시된다. 그로 인해, 컬럼 0(322-0)의 선택은 상보적 디지트 라인들(305-1 및 305-2)과 연관된 감지 증폭기 및/또는 컴퓨트 구성요소들에 저장되는 바와 같은 그리고/또는 로우(예를 들어, 로우(319))로부터 두 개의 데이터 값(예를 들어, 0 및/또는 1의 값들을 갖는 두 개의 비트)을 낼 수 있다. 이러한 데이터 값들은 공유된 차등 I/O 라인(355)의 각각의 공유된, 차등 I/O 쌍(예를 들어, 공유 I/O 및 공유 I/O*)에 병렬로 입력될 수 있다.
감지 회로, 감지 증폭기들, 컴퓨트 구성요소들, 감지 구성요소 스트라이프들, 공유 I/O 라인들, 컬럼 선택 회로, 다중화기들, 래치 구성요소들, 래치 스트라이프들, 및/또는 래치들 등의 다양한 조합 및 구성을 비롯한 예시적인 실시 예들이 본 출원에 도시 및 설명되었지만, 본 발명의 실시 예들은 본 출원에 명시적으로 나열된 조합들에 제한되지 않는다. 감지 회로, 감지 증폭기들, 컴퓨트 구성요소들, 감지 구성요소 스트라이프들, 공유 I/O 라인들, 컬럼 선택 회로, 다중화기들, 래치 구성요소들, 래치 스트라이프들, 및/또는 래치들 등의 다른 조합들 및 구성들이 본 발명의 범위 내에 명백하게 포함된다.
구체적인 실시예들이 본 출원에 예시되고 설명되었지만, 해당 기술분야의 통상의 기술자들은 동일한 결과들을 달성하기 위해 계산된 배열이 제시된 구체적인 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 발명은 본 발명의 하나 이상의 실시예의 적응예들 또는 변경예들을 커버하도록 의도된다. 상기한 설명은 제한적인 방식이 아니라, 예시적인 방식으로 이루어졌다는 것이 이해되어야 한다. 본 출원에 구체적으로 설명되지 않은 상기한 실시예들의 조합, 및 다른 실시예들이 상기한 설명을 검토시 해당 기술분야의 통상의 기술자들에게 분명할 것이다. 본 발명의 하나 이상의 실시예의 범위는 상기한 구조들 및 프로세스들이 사용되는 다른 적용 예들을 포함한다. 따라서, 본 발명의 하나 이상의 실시예의 범위는 첨부된 청구범위를 참조하여, 그러한 청구범위가 권리를 가지는 균등물들의 전체 범위와 함께 결정되어야 한다.
앞에서의 상세한 설명에서, 몇몇 피처는 본 발명을 간소화하기 위한 목적으로 단일 실시예에서 함께 그룹화된다. 본 발명의 이러한 방법은 본 발명의 개시된 실시예들이 각 청구항에 명시적으로 나열된 것보다 더 많은 피처를 사용해야 한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 그보다, 이하의 청구범위가 나타내는 바에 따라, 본 발명의 주제는 단일 개시된 실시예의 모든 피처보다 적은 피처에 있다. 그에 따라, 이하의 청구범위는 이에 의해 상세한 설명으로 통합되며, 각 청구항은 별개의 실시예로서 독립된다.

Claims (17)

  1. 장치로서,
    메모리 셀들의 복수의 뱅크들;
    상기 복수의 뱅크들에 연결되는 제어기를 포함하며,
    상기 제어기는 뱅크 대 뱅크 데이터 전달 명령을 실행함에 의해, 내부 데이터 경로 동작들을 통해 메모리 셀들의 상기 복수의 뱅크들 간에 데이터를 전달하게 하도록 구성되며,
    상기 내부 데이터 경로 동작들은, 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 외부 데이터 버스로부터 내부 데이터 버스를 분리하는 다수의 DQ 핀들을 동작시키지 않고 상기 외부 데이터 버스로부터 상기 내부 데이터 버스를 분리함으로써 상기 내부 데이터 버스 상에서 데이터를 전달하며,
    상기 뱅크 대 뱅크 데이터 전달 명령은, 데이터를 판독할 발신 뱅크(source bank)를 식별하는데 사용되는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 발신 뱅크 정보에 기초하여 발신 뱅크로부터 데이터를 판독하고, 수신 뱅크(destination bank)를 식별하는데 사용되는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 수신 뱅크 정보에 기초하여 상기 발신 뱅크로부터 상기 수신 뱅크로 상기 데이터를 내부 데이터 버스 상에서 전달하고, 상기 수신 뱅크 정보에 기초하여 상기 데이터를 상기 수신 뱅크에 기입하는, 장치.
  2. 청구항 1에 있어서, 상기 발신 뱅크는 상기 뱅크 대 뱅크 데이터 전달 명령의 제1 비트 수로 식별되며, 상기 수신 뱅크는 상기 뱅크 대 뱅크 데이터 전달 명령의 제2 비트 수로 식별되는, 장치.
  3. 청구항 1에 있어서, 상기 뱅크 대 뱅크 데이터 전달 명령은 데이터를 상기 복수의 뱅크들로부터, 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 상기 장치로 데이터를 전달하는데 사용되는 상기 다수의 DQ 핀들과 분리된 복수의 버퍼들로 전달하는 자동 판독 명령(silent read command)을 포함하는, 장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 제어기는 상기 외부 데이터 버스 상에 데이터를 전달하지 않고 메모리 셀들의 상기 복수의 뱅크들 간에 데이터를 전달하게 하도록 구성되는, 장치.
  5. 청구항 1에 있어서, 상기 뱅크 대 뱅크 데이터 전달 명령은 데이터를 상기 다수의 DQ 핀들과 분리된 다수의 버퍼들로부터 상기 복수의 뱅크들로 전달하는 자동 기입 명령(silent write command)을 포함하며, 상기 다수의 DQ 핀들은 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 상기 장치로 데이터를 전달하는데 사용되는, 장치.
  6. 장치로서,
    메모리 셀들의 복수의 뱅크들;
    상기 복수의 뱅크들에 연결되는 제어기를 포함하며,
    상기 제어기는, 특정 데이터의 전달을 위하여 발신 뱅크 및 수신 뱅크를 각각 식별하는 다수의 뱅크 대 뱅크 데이터 전달 명령들을 수행함으로써 상기 메모리 셀들의 복수의 뱅크들 간에 데이터를 전달하게 하도록 구성되며,
    상기 데이터는 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 외부 데이터 버스와 분리된 내부 데이터 버스 상에서 전달되며,
    상기 뱅크 대 뱅크 데이터 전달 명령들의 각각은, 데이터를 판독할 발신 뱅크(source bank)를 식별하는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 발신 뱅크 정보에 기초하여 발신 뱅크로부터 데이터를 판독하고, 데이터를 기입할 수신 뱅크(destination bank)를 식별하는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 수신 뱅크 정보에 기초하여 데이터를 상기 수신 뱅크에 기입하며, 상기 발신 뱅크 및 상기 수신 뱅크는 외부 데이터 경로 동작과 독립적이며,
    상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 각각을 수행하는 사이의 시간은 기입 대 판독 시간(time for write to read: tWTR) 지연과 관련된 레이턴시를 포함하고 판독 레이턴시는 포함하지 않는, 장치.
  7. 청구항 6에 있어서, 상기 내부 데이터 버스는 다수의 버퍼들을 포함하는, 장치.
  8. 청구항 6 또는 청구항 7에 있어서, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들은 제1 비트 수를 통해 발신 뱅크들을 식별하고 제2 비트 수를 통해 수신 뱅크들을 식별하는, 장치.
  9. 장치로서,
    메모리 셀들의 복수의 뱅크들;
    상기 복수의 뱅크들에 연결되는 제어기를 포함하며,
    상기 제어기는, 다수의 자동 판독 명령들 및 다수의 자동 기입 명령들을 포함하는 다수의 뱅크 대 뱅크 데이터 전달 명령들을 수행함으로써 상기 메모리 셀들의 복수의 뱅크 간에 데이터를 전달하게 하도록 구성되며,
    상기 다수의 자동 판독 명령들은, 데이터를 상기 복수의 뱅크들로부터, 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 다수의 DQ 핀들과 분리된 복수의 버퍼들로 전달하며, 상기 다수의 자동 기입 명령들은 데이터를 상기 복수의 버퍼들로부터 상기 복수의 뱅크들로 전달하며,
    상기 다수의 뱅크 대 뱅크 데이터 전달 명령들은, 상기 다수의 자동 판독 명령들 도중에 데이터를 판독할 발신 뱅크를 식별하기 위해 사용되는 발신 뱅크 정보와 상기 다수의 자동 기입 명령들 도중에 데이터를 기입할 수신 뱅크를 식별하기 위해 사용되는 수신 뱅크 정보를 포함하며,
    상기 다수의 자동 판독 명령들 중 하나 및 상기 다수의 자동 기입 명령들 중 하나의 제1 시퀀스와 상기 다수의 자동 판독 명령들 중 하나 및 상기 다수의 자동 기입 명령들 중 하나의 제2 시퀀스를 수행하는 사이의 시간은 자동 판독 대 자동 기입 명령 지연 및 자동 기입 대 자동 판독 명령 지연을 포함하나 판독 레이턴시는 포함하지 않는, 장치.
  10. 청구항 9에 있어서, 내부 데이터 버스가 메모리 셀들의 상기 복수의 뱅크들을 함께 연결하고, 메모리 셀들의 상기 복수의 뱅크들로부터 메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 상기 장치로 데이터를 전달하기 위해 상기 다수의 DQ 핀들에 연결되는, 장치.
  11. 청구항 9에 있어서, 상기 다수의 자동 판독 명령들 및 상기 다수의 자동 기입 명령들은 상기 다수의 DQ 핀들을 파이어링(firing)하지 않고 수행되는, 장치.
  12. 메모리 소자를 작동하기 위한 방법으로서,
    다수의 뱅크 대 뱅크 데이터 전달 명령들을 수행함으로써 상기 메모리 소자 상의 메모리 셀들의 복수의 뱅크들 간에 데이터를 전달하는 단계를 포함하되;
    상기 다수의 뱅크 대 뱅크 데이터 전달 명령들의 각각은, 데이터를 판독할 발신 뱅크를 식별하는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 발신 뱅크 정보에 기초하여 발신 뱅크로부터 데이터를 판독하는 것과, 데이터를 기입할 수신 뱅크를 식별하는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 내의 수신 뱅크 정보에 기초하여 데이터를 수신 뱅크에 기입하는 것을 포함하며,
    메모리 셀들의 상기 복수의 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 외부 데이터 버스로부터 내부 데이터 버스를 분리하는 다수의 DQ 핀들을 동작시키지 않고 상기 외부 데이터 버스로부터 상기 내부 데이터 버스를 분리함으로써 상기 데이터가 상기 내부 데이터 버스 상에서 전달되며,
    상기 다수의 뱅크 대 뱅크 데이터 전달 명령들 각각을 수행하는 사이의 시간은 기입 대 판독 시간(tWTR) 지연과 관련된 레이턴시를 포함하고 판독 레이턴시는 포함하지 않는, 방법.
  13. 청구항 12에 있어서, 메모리 셀들의 상기 복수의 뱅크들 간에 데이터를 전달하는 상기 단계는, 상기 다수의 뱅크 대 뱅크 데이터 전달 명령들의 각각의 상기 발신 뱅크 정보 및 상기 수신 뱅크 정보에 기초하여 상기 내부 데이터 버스 상에서 데이터를 전달하도록 양방향 버퍼들을 인에이블하는 단계를 포함하는, 방법.
  14. 청구항 12 또는 청구항 13에 있어서, 메모리 셀들의 상기 복수의 뱅크들 간에 데이터를 전달하는 상기 단계는, 메모리 셀들의 상기 복수의 뱅크들을 함께 연결하는 상기 내부 데이터 버스를 통해 데이터를 전달하는 단계를 포함하는, 방법.
  15. 메모리 소자를 작동하기 위한 방법으로서,
    상기 메모리 소자 상의 메모리 셀들의 제1 뱅크로부터 상기 메모리 소자 상의 메모리 셀들의 제2 뱅크로 데이터를 전달하는 단계를 포함하되;
    상기 데이터는, 뱅크 대 뱅크 데이터 전달 명령을 실행함에 의해, 상기 제1 뱅크를 상기 제2 뱅크에 연결하는 내부 데이터 버스 상에서 전달되며,
    상기 뱅크 대 뱅크 데이터 전달 명령은, 데이터를 판독할 상기 제1 뱅크를 식별하는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 발신 뱅크 정보에 기초하여 상기 제1 뱅크로부터 데이터를 판독하고, 데이터를 기입할 상기 제2 뱅크를 식별하는, 상기 뱅크 대 뱅크 데이터 전달 명령 내의 수신 뱅크 정보에 기초하여 데이터를 상기 제2 뱅크에 기입하며,
    상기 메모리 소자 상의 메모리 셀들의 제1 뱅크로부터 상기 메모리 소자 상의 메모리 셀들의 제2 뱅크로 데이터를 전달하는 상기 단계는, 상기 발신 뱅크 정보 및 상기 수신 뱅크 정보에 기초하여 상기 내부 데이터 버스 상에서 데이터를 전달하도록 양방향 버퍼들을 인에이블하는 단계를 포함하며,
    상기 뱅크 대 뱅크 데이터 전달 명령은 메모리 셀들의 상기 제1 및 제2 뱅크들에 대해 외부에 있는 장치로 데이터를 전달하는데 사용되는 외부 데이터 버스로부터 내부 데이터 버스를 분리하는 다수의 DQ 핀들을 동작시키지 않고 상기 외부 데이터 버스로부터 상기 내부 데이터 버스를 분리함으로써 상기 내부 데이터 버스 상에서 데이터를 전달하는, 방법.
  16. 청구항 15에 있어서, 상기 메모리 소자 상의 메모리 셀들의 상기 제1 뱅크로부터 메모리 셀들의 상기 제2 뱅크로 데이터를 전달하는 상기 단계는, 상기 뱅크 대 뱅크 데이터 전달 명령을 실행하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서, 상기 뱅크 대 뱅크 전달 명령을 실행하는 상기 단계는, 동시에, 상기 제1 뱅크를 상기 발신 뱅크로서 그리고 상기 제2 뱅크를 상기 수신 뱅크로서 식별하는 단계를 포함하는, 방법.
KR1020217014652A 2016-06-22 2017-06-13 뱅크 대 뱅크 데이터 전달 KR102377926B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15/189,900 2016-06-22
US15/189,900 US10387046B2 (en) 2016-06-22 2016-06-22 Bank to bank data transfer
KR1020197000206A KR20190006588A (ko) 2016-06-22 2017-06-13 뱅크 대 뱅크 데이터 전달
PCT/US2017/037172 WO2017222870A1 (en) 2016-06-22 2017-06-13 Bank to bank data transfer

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197000206A Division KR20190006588A (ko) 2016-06-22 2017-06-13 뱅크 대 뱅크 데이터 전달

Publications (2)

Publication Number Publication Date
KR20210059803A true KR20210059803A (ko) 2021-05-25
KR102377926B1 KR102377926B1 (ko) 2022-03-23

Family

ID=60677435

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020197000206A KR20190006588A (ko) 2016-06-22 2017-06-13 뱅크 대 뱅크 데이터 전달
KR1020217014652A KR102377926B1 (ko) 2016-06-22 2017-06-13 뱅크 대 뱅크 데이터 전달

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020197000206A KR20190006588A (ko) 2016-06-22 2017-06-13 뱅크 대 뱅크 데이터 전달

Country Status (5)

Country Link
US (4) US10387046B2 (ko)
KR (2) KR20190006588A (ko)
CN (1) CN109416918B (ko)
TW (1) TWI661310B (ko)
WO (1) WO2017222870A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10387046B2 (en) * 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
KR102370156B1 (ko) * 2017-08-23 2022-03-07 삼성전자주식회사 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US10622065B2 (en) * 2018-09-12 2020-04-14 Micron Technology, Inc. Dedicated commands for memory operations
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11163473B2 (en) 2018-11-19 2021-11-02 Micron Technology, Inc. Systems, devices, techniques, and methods for data migration
US11256437B2 (en) * 2018-11-19 2022-02-22 Micron Technology, Inc. Data migration for memory operation
US11182090B2 (en) 2018-11-19 2021-11-23 Micron Technology, Inc. Systems, devices, and methods for data migration
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10825526B1 (en) * 2019-06-24 2020-11-03 Sandisk Technologies Llc Non-volatile memory with reduced data cache buffer
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
TWI708260B (zh) 2019-08-15 2020-10-21 華邦電子股份有限公司 儲存裝置及存取方法
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11294824B2 (en) * 2020-01-03 2022-04-05 Western Digital Technologies, Inc. System and method for reduced latency of read-modify-write operations
TWI778363B (zh) 2020-05-29 2022-09-21 慧榮科技股份有限公司 採多級架構控制器的資料儲存裝置
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11568907B2 (en) * 2020-09-07 2023-01-31 Samsung Electronics Co., Ltd. Data bus and buffer management in memory device for performing in-memory data operations
KR20220142212A (ko) * 2021-04-14 2022-10-21 삼성전자주식회사 멀티 비트 플립플롭 및 이를 포함하는 집적회로

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040027857A1 (en) * 2002-08-07 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device allowing high speed data transfer
JP2006313645A (ja) * 1995-07-03 2006-11-16 Renesas Technology Corp 半導体記憶装置
JP2008262666A (ja) * 2007-04-11 2008-10-30 Hynix Semiconductor Inc カラムデコーダ及びこれを用いた半導体メモリ装置
JP2012522311A (ja) * 2009-03-30 2012-09-20 ラムバス・インコーポレーテッド マージドメモリコマンドプロトコルをサポートするメモリシステム、コントローラ、およびデバイス
US20130073753A1 (en) * 2010-02-04 2013-03-21 Renesas Electronics Corporation Semiconductor storage device

Family Cites Families (322)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
EP0446721B1 (en) 1990-03-16 2000-12-20 Texas Instruments Incorporated Distributed processing memory
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
US5263003A (en) * 1991-11-12 1993-11-16 Allen-Bradley Company, Inc. Flash memory circuit and method of operation
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
KR940004434A (ko) 1992-08-25 1994-03-15 윌리엄 이. 힐러 스마트 다이나믹 랜덤 억세스 메모리 및 그 처리방법
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US6622224B1 (en) 1997-12-29 2003-09-16 Micron Technology, Inc. Internal buffered bus for a drum
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
AU2000224587A1 (en) 2000-02-04 2001-08-14 Hitachi Ltd. Semiconductor device
US20010042069A1 (en) 2000-02-29 2001-11-15 Petrov Peter D. Method and apparatus for building a memory image
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
WO2002005281A2 (en) 2000-07-07 2002-01-17 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
WO2002017262A2 (en) 2000-08-21 2002-02-28 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6493250B2 (en) 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6829195B2 (en) 2001-03-22 2004-12-07 Fujitsu Limited Semiconductor memory device and information processing system
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
JP3594082B2 (ja) 2001-08-07 2004-11-24 日本電気株式会社 仮想アドレス間データ転送方式
US6809964B2 (en) * 2001-08-30 2004-10-26 Micron Technology, Inc. Nonvolatile semiconductor memory device capable of transferring data internally without using an external bus
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP3875139B2 (ja) * 2002-04-24 2007-01-31 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置、そのデータ書き込み制御方法およびプログラム
DE10219370A1 (de) * 2002-04-30 2003-11-20 Infineon Technologies Ag Verfahren zum Lesen von Daten mit einer Datenbürstlänge BL>2 aus einer Halbleiterspeichervorrichtung
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
JP2004030784A (ja) * 2002-06-26 2004-01-29 Fujitsu Ltd 半導体記憶装置
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
US7020762B2 (en) * 2002-12-24 2006-03-28 Intel Corporation Method and apparatus for determining a dynamic random access memory page management implementation
AU2002353406A1 (en) 2002-12-27 2004-07-22 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
US7454555B2 (en) 2003-06-12 2008-11-18 Rambus Inc. Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device
US7006402B2 (en) 2003-08-29 2006-02-28 Hynix Semiconductor Inc Multi-port memory device
CN1846278B (zh) 2003-09-04 2010-04-28 Nxp股份有限公司 集成电路和高速缓冲存储器的重新映射方法
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7061274B2 (en) * 2003-09-24 2006-06-13 Stmicroelectronics, Inc. Self-programmable bidirectional buffer circuit and method
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7409473B2 (en) * 2004-12-21 2008-08-05 Sandisk Corporation Off-chip data relocation
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7209405B2 (en) * 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7555577B2 (en) 2005-05-13 2009-06-30 Texas Instruments Incorporated Data transfer apparatus with channel controller and transfer controller capable of slave and standalone operation
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
US7283418B2 (en) 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
WO2007069295A1 (ja) 2005-12-13 2007-06-21 Spansion Llc 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
KR100723889B1 (ko) 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
KR100816053B1 (ko) * 2006-11-21 2008-03-21 엠텍비젼 주식회사 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR100918707B1 (ko) * 2007-03-12 2009-09-23 삼성전자주식회사 플래시 메모리를 기반으로 한 메모리 시스템
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8200932B2 (en) 2007-10-19 2012-06-12 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7987313B2 (en) 2008-02-11 2011-07-26 National Chung Cheng University Circuit of on-chip network having four-node ring switch structure
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
KR20110001587A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이를 이용한 동작 방법
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
KR20110004164A (ko) * 2009-07-07 2011-01-13 삼성전자주식회사 반도체 메모리 장치
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
EP2467133B1 (en) 2009-08-18 2014-01-22 Dow Corning Corporation Multi-layer transdermal patch
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US20120246380A1 (en) 2009-10-21 2012-09-27 Avidan Akerib Neighborhood operations for parallel processing
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
WO2011137189A1 (en) 2010-04-27 2011-11-03 Cornell Research Foundation System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
WO2012104674A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
WO2013062596A1 (en) 2011-10-28 2013-05-02 Hewlett-Packard Development Company, L.P. Row shifting shiftable memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
GB2511957B (en) 2011-11-22 2015-02-11 Mips Tech Inc Processor with kernel mode access to user space virtual addresses
CN103959237B (zh) 2011-11-30 2016-09-28 英特尔公司 用于提供向量横向比较功能的指令和逻辑
WO2013095592A1 (en) 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
CN103761988B (zh) * 2013-12-27 2018-01-16 华为技术有限公司 固态硬盘及数据移动方法
US20150270015A1 (en) 2014-03-19 2015-09-24 Micron Technology, Inc. Memory mapping
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
KR101887797B1 (ko) 2014-05-08 2018-09-10 마이크론 테크놀로지, 인크. 메모리 내 가벼운 일관성
JP6637906B2 (ja) 2014-05-08 2020-01-29 マイクロン テクノロジー，インク． ハイブリッドメモリキューブシステム相互接続ディレクトリベースキャッシュコヒーレンス方法
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
KR20160061703A (ko) * 2014-11-24 2016-06-01 삼성전자주식회사 내부 카피 동작을 수행하는 메모리 장치
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
JP6406707B2 (ja) * 2015-03-23 2018-10-17 東芝メモリ株式会社 半導体記憶装置
US10387046B2 (en) * 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10387299B2 (en) * 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US10733089B2 (en) * 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10991418B2 (en) * 2017-03-06 2021-04-27 Zentel Japan Corporation Semiconductor memory device comprising an interface conforming to JEDEC standard and control device therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313645A (ja) * 1995-07-03 2006-11-16 Renesas Technology Corp 半導体記憶装置
US20040027857A1 (en) * 2002-08-07 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device allowing high speed data transfer
JP2008262666A (ja) * 2007-04-11 2008-10-30 Hynix Semiconductor Inc カラムデコーダ及びこれを用いた半導体メモリ装置
JP2012522311A (ja) * 2009-03-30 2012-09-20 ラムバス・インコーポレーテッド マージドメモリコマンドプロトコルをサポートするメモリシステム、コントローラ、およびデバイス
US20130073753A1 (en) * 2010-02-04 2013-03-21 Renesas Electronics Corporation Semiconductor storage device

Also Published As

Publication number Publication date
TW201802696A (zh) 2018-01-16
US20210173557A1 (en) 2021-06-10
US10929023B2 (en) 2021-02-23
CN109416918B (zh) 2021-01-15
US20190369872A1 (en) 2019-12-05
US10387046B2 (en) 2019-08-20
KR20190006588A (ko) 2019-01-18
TWI661310B (zh) 2019-06-01
US11755206B2 (en) 2023-09-12
CN109416918A (zh) 2019-03-01
KR102377926B1 (ko) 2022-03-23
US20240176487A1 (en) 2024-05-30
WO2017222870A1 (en) 2017-12-28
US20170371539A1 (en) 2017-12-28

Similar Documents

Publication Publication Date Title
KR102377926B1 (ko) 뱅크 대 뱅크 데이터 전달
US11513713B2 (en) Apparatuses and methods for partitioned parallel data movement
US11614877B2 (en) Apparatuses and methods for data movement
US10482948B2 (en) Apparatuses and methods for data movement
US20220004497A1 (en) Apparatuses and methods for cache operations
KR102292449B1 (ko) 메모리내 연산을 위한 장치 및 방법
CN107408404B (zh) 用于存储器装置的设备及方法以作为程序指令的存储
CN107683505B (zh) 用于计算启用的高速缓冲存储器的设备及方法
CN107408405B (zh) 用于并行写入到多个存储器装置位置的设备及方法
CN110326046B (zh) 用于在数据路径中计算的设备及方法
CN109147842B (zh) 同时进行数据路径中计算操作的设备及方法
US11107520B2 (en) Apparatuses and methods for shift decisions
CN109003640B (zh) 存储器中子阵列之间的数据传送
CN110476210B (zh) 用于存储器内操作的设备及方法
CN110622247A (zh) 组对组数据传送

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right