CN109416918A - 库到库数据传送 - Google Patents

库到库数据传送 Download PDF

Info

Publication number
CN109416918A
CN109416918A CN201780038377.8A CN201780038377A CN109416918A CN 109416918 A CN109416918 A CN 109416918A CN 201780038377 A CN201780038377 A CN 201780038377A CN 109416918 A CN109416918 A CN 109416918A
Authority
CN
China
Prior art keywords
library
data
several
memory cell
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780038377.8A
Other languages
English (en)
Other versions
CN109416918B (zh
Inventor
T·K·马伊
G·L·霍韦
D·B·彭妮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN109416918A publication Critical patent/CN109416918A/zh
Application granted granted Critical
Publication of CN109416918B publication Critical patent/CN109416918B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

本发明包含用以在存储器单元库之间传送数据的设备及方法。实例包含多个存储器单元库及耦合到多个子阵列的控制器，所述控制器经配置以致使经由内部数据路径操作在所述多个存储器单元库之间传送数据。

Description

库到库数据传送
技术领域
本发明大体来说涉及半导体存储器及方法，且更特定来说涉及用于库到库数据传送的设备及方法。
背景技术
存储器装置通常经设置为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及闸流管随机存取存储器(TRAM)等等。非易失性存储器在不被供电时可通过存留所存储数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))等等。
电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包括若干个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，所述功能单元可用于通过对数据(例如，一或多个操作数)执行运算来执行指令。如本文中所使用，运算可为(举例来说)布尔运算(例如AND、OR、NOT、NAND、NOR及XOR)及/或其它运算(例如，反转、移位、算术、统计及许多其它可能运算)。举例来说，功能单元电路可用于经由若干个运算而对操作数执行算术运算，例如加法、减法、乘法及除法。
在将指令提供到功能单元电路以供执行时，可涉及电子系统中的若干个组件。所述指令可(举例来说)由处理资源(例如，控制器及/或主机处理器)执行。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。在功能单元电路开始对数据执行指令之前，可从存储器阵列检索指令及/或数据并对其进行定序及/或缓冲。此外，由于可在一个或多个时钟循环中经由功能单元电路执行不同类型的运算，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。在一或多个时钟循环中完成运算的顺序可被称为运算循环。鉴于计算设备及/或系统的处理及计算性能以及电力消耗，用以完成运算循环所消耗的时间甚多。
在许多例子中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且数据是经由处理资源与存储器阵列之间的总线存取以执行一组指令。在存储器中处理器装置中，处理性能可被改善，在所述装置中处理器可在存储器内部或附近实施(例如，直接与存储器阵列位于同一芯片上)。存储器中处理装置可通过减少并消除外部通信来节省时间且还可节约电力。
附图说明
图1A是根据本发明的若干个实施例的呈计算系统形式的设备的框图，所述计算系统包含存储器装置。
图1B是根据本发明的若干个实施例的呈计算系统形式的设备的另一框图，所述计算系统包含存储器装置。
图1C是根据本发明的若干个实施例的存储器装置的若干个库的框图。
图1D是根据本发明的若干个实施例的存储器装置的库区段的框图。
图1E是根据本发明的若干个实施例的存储器装置的若干个库区段的框图。
图2是图解说明根据本发明的若干个实施例的存储器装置的感测电路的示意图。
图3是图解说明根据本发明的若干个实施例的用于在存储器装置中进行数据传送的电路的示意图。
具体实施方式
本发明包含用以在存储器单元库之间传送数据的设备及方法。实例包含多个存储器单元库及耦合到多个子阵列的控制器，所述控制器经配置以致使经由内部数据路径操作在所述多个存储器单元库之间传送数据。
如下文更详细地描述，实施例可允许数据经由存储器装置内部的数据总线在存储器单元库之间传送。存储器装置内部的数据总线(下文被称为“内部数据总线”)可将存储器单元耦合在一起。在不使用外部数据总线的情况下，存储器单元库之间的数据传送可经由内部数据总线发生。外部数据总线可用于在存储器单元库与存储器单元库外部的其它设备(例如主机及/或另一存储器装置)之间传送数据。存储器单元库与存储器单元库外部的其它设备之间的数据传送可使用包含内部数据总线及外部数据总线的数据路径。本发明的实施例可在不经由外部数据总线传送数据的情况下允许经由内部数据总线在存储器单元库之间传送数据。
在对本发明的以下详细描述中，参考形成本发明的一部分的附图，且在附图中以图解说明方式展示可如何实践本发明的一或多个实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及结构改变。
如本文中所使用，例如“X”、“Y”、“N”、“M”等标志符(特定来说关于图式中的参考编号)指示可包含经如此标记的若干个特定特征。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，且并不打算具限制性。除非上下文另外明确指出，否则如本文所使用的单数形式“一(a、an)”及“所述(the)”可包含单数个及多个指示物两者。另外，“若干个”、“至少一个”及“一或多个”(例如，若干个存储器阵列)可指一或多个存储器阵列，而“多个”打算指多于一个此些事物。此外，在本申请案通篇，在宽容意义上(即，具有可能性、能够)而非在强制意义上(即，必须)使用词语“可(can及may)”。术语“包含”及其派生词意指“包含但不限于”。术语“耦合(coupled及coupling)”意指以物理方式直接或间接地连接或意指命令及/或数据的存取及移动(传输)，在上下文中视情况而定。术语“数据”与“数据值”在本文中可互换使用且可具有相同含义，在上下文中视情况而定。
本文中的图遵循其中第一个数字或前几个数字对应于图编号且剩余数字识别图中的元件或组件的编号惯例。可通过使用类似的数字来识别不同图之间的类似元件或组件。举例来说，108可指代图1中的参考元件“08”，且类似元件可在图2中被称为208。如将了解，可添加、交换及/或消除本文中各个实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，图中所提供的元件的比例及/或相对标度打算图解说明本发明的某些实施例且不应被视为具限制意义。
图1A是根据本发明的若干个实施例的呈计算系统100形式的设备的框图，计算系统100包含存储器装置120。如本文中所使用，以下装置还可单独被视为“设备”：存储器装置120、控制器140、通道控制器143、库仲裁器145、高速接口(HSI)141、存储器阵列130、感测电路150及/或若干个额外锁存器170。
如本文中所使用，额外锁存器打算提供感测(例如，读取、存储、高速缓存)阵列中的存储器单元的数据值的额外功能性(例如，外围放大器)且所述额外功能性与本文中所描述的感测组件带区的感测放大器(例如，如在图2中的206处及在图3中的对应参考编号处所展示)相异。如此，额外锁存器可包含于“锁存组件170”中。举例来说，锁存组件170的锁存器可位于存储器装置的库121的外围上，如针对图1D中的锁存器带区172及图1E中的锁存组件170所展示。相比来说，位于多个感测组件带区124中的感测放大器与库121中的存储器单元的每一子阵列125以物理方式相关联，如图1D及1E中所展示。
图1A中的系统100包含主机110，主机110耦合(例如，连接)到包含存储器阵列130的存储器装置120。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或底板，且可包含若干个处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路)。系统100可包含单独集成电路，或者主机110及存储器装置120两者可位于同一集成电路上。系统100可为(举例来说)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1A到1D中所展示的实例图解说明具有范纽曼型(Von Neumann)架构的系统，但本发明的实施例可以非范纽曼型架构来实施，非范纽曼型架构可不包含通常与范纽曼型架构相关联的一或多个组件(例如，CPU、ALU等)。
为清晰起见，系统100已被简化以聚焦于与本发明特别相关的特征。存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列以及其它类型的阵列。阵列130可包含存储器单元，所述存储器单元经布置成通过存取线(在本文中可被称为字线或选择线)耦合的行及通过感测线(在本文中可被称为数据线或数字线)耦合的列。尽管在图1中展示了单个阵列130，但实施例并不限于此。举例来说，存储器装置120可包含若干个阵列130(例如，若干个DRAM单元库、NAND快闪单元库等)。
存储器装置120可包含地址电路142，地址电路142用以锁存由I/O电路144经由组合式数据/地址总线156(例如，连接到主机110的I/O总线)提供(例如，经由局部I/O线及全局I/O线提供到外部ALU电路及/或提供到DRAM DQ)的地址信号。如本文中所使用，DRAM DQ可经由总线(例如，数据总线156)达成到库的数据输入及/或从库的数据输出(例如，来自及/或去往控制器140及/或主机110)。在写入操作期间，可将电压(高＝1，低＝0)施加到DQ(例如，引脚)。此电压可被转化成适当信号且存储于选定存储器单元中。在读取操作期间，存取一经完成，从选定存储器单元读取的数据值便可出现在DQ处且输出启用信号被断言(例如，通过输出启用信号是低的)。在其它时间，DQ可处于高阻抗状态中，使得DQ不供给或汲取电流且不将信号呈现到系统。这还可在两个或多于两个装置(例如，库)共用组合式数据/地址总线时减小DQ竞争，如本文中所描述。
举例来说，可经由HSI带外(OOB)总线157将状态及例外状况信息从存储器装置120的控制器140提供到通道控制器143(图1B中所展示)，继而可将状态及例外状况信息从通道控制器143提供到主机110。通道控制器143可包含逻辑组件160，逻辑组件160用以针对与多个存储器装置(例如，如图1B中所展示的120-1、…、120-N)中的每一者的操作相关联的各个库而分配每一相应库的阵列中的多个位置(例如，用于子阵列的控制器)以存储库命令、应用指令(例如，操纵顺序)及参数(PIM命令)。通道控制器143可将命令(例如，PIM命令)发送到多个存储器装置120-1、…、120-N以将那些程序指令存储于存储器装置的给定库内。
经由地址电路142接收地址信号且由行解码器146及列解码器152对所述地址信号进行解码以存取存储器阵列130。可通过使用如本文中所描述的感测电路150的若干个感测放大器来感测感测线(数字线)上的电压改变及/或电流改变而从存储器阵列130感测(读取)数据。感测放大器可从存储器阵列130读取并锁存数据页(例如，行)。如本文中所描述的额外计算电路可耦合到感测电路150且可与感测放大器组合使用以感测、存储(例如，高速缓存及/或缓冲)、执行计算功能(例如，运算)及/或移动数据。I/O电路144可用于经由数据总线156(例如，64位宽数据总线)与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。
控制器140(例如，库控制逻辑及定序器)可对由控制总线154从主机110提供的信号(例如，命令)进行解码。这些信号可包含芯片启用信号、写入启用信号及/或地址锁存信号，可用于控制对存储器阵列130执行的操作，所述操作包含数据感测、数据存储、数据移动(例如，复制、传送及/或输送数据值)、数据写入及/或数据擦除操作以及其它操作。在各种实施例中，控制器140负责执行来自主机110的指令且存取存储器阵列130。控制器140可为状态机、定序器或某种其它类型的控制器。控制器140可控制阵列(例如，存储器阵列130)的行中的数据移位(例如，右或左)。
下文(例如，图2及3中)进一步描述感测电路150的实例。举例来说，在若干个实施例中，感测电路150可包含若干个感测放大器及若干个计算组件，其可用作累加器且可用于在每一子阵列中执行操作(例如，对与互补感测线相关联的数据)。
在若干个实施例中，感测电路150可用于将存储于存储器阵列130中的数据用作输入来执行操作，且在不经由感测线地址存取而传送数据的情况下(例如，在不激发列解码信号的情况下)参与到存储器阵列130中的不同位置的数据移动(用于复制、传送、写入、逻辑及/或存储操作)。如此，替代通过感测电路150外部的处理资源(例如，通过与主机110相关联的处理器及/或其它处理电路，例如位于装置120上(例如位于控制器140上或别处)的ALU电路)来执行(或与其相关联地)，各种计算功能可使用感测电路150且在感测电路150内执行。
在各种先前方法中，(举例来说)将经由感测电路从存储器读取与操作数相关联的数据且经由I/O线(例如，经由局部I/O线及/或全局I/O线)及/或外部数据总线(例如，图1B中的数据总线156)将所述数据提供到外部ALU电路。外部ALU电路可包含若干个寄存器且将使用操作数来执行计算功能，且将经由I/O线将结果传送回到阵列。相比来说，在本发明的若干个实施例中，感测电路150经配置以对存储于存储器阵列130中的数据执行操作且在不启用耦合到感测电路150的I/O线(例如，局部I/O线)的情况下将结果存储回到存储器阵列130。在各种实施例中，提供方法及可用作PIM RAM的设备。在PIM RAM操作中，在不使用裸片外部的数据总线的情况下在库之间传送数据是有用的。感测电路150可按与阵列的存储器单元相同的间距形成。锁存组件170可包含如本文中所描述的锁存器，且可经由共用I/O线耦合到感测电路150，但远离感测电路150。在各种实施例中，提供方法及设备以使用最小列到列延迟(tCCD)来实现内部数据移动。
如此，在若干个实施例中，不需要阵列130及感测电路150外部的电路来执行计算功能，这是因为感测电路150可在无需使用外部处理资源的情况下执行适当操作以执行此些计算功能。因此，感测电路150可用于至少在某种程度上与此外部处理资源(或至少此外部处理资源的带宽消耗)互补或替换此外部处理资源(或至少此外部处理资源的带宽消耗)。
然而，在若干个实施例中，感测电路150可用于执行除了由外部处理资源(例如，主机110)执行的操作之外的操作(例如，用于执行指令)。举例来说，主机110及/或感测电路150可限于仅执行某些操作及/或特定数目个操作。
启用I/O线可包含启用(例如，接通、激活)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例并不限于不启用I/O线。举例来说，在若干个实施例中，感测电路(例如，150)可用于在不启用阵列的列解码线的情况下执行操作；然而，可启用局部I/O线以便将结果传送到适合位置(例如，到外部寄存器)而非传送回到阵列130。类似地，启用(例如，激发)DQ引脚可消耗大量电力及时间(例如，需要额外时钟循环(tck)来进行数据传送)。
图1B是根据本发明的若干个实施例的呈计算系统100形式的另一设备架构的框图，计算系统100包含经由通道控制器143耦合到主机110的多个存储器装置120-1、…、120-N。在至少一个实施例中，通道控制器143可耦合到存储器装置120的多个库且与所述多个库集成在一起，及/或通道控制器143可耦合到主机110且与主机110集成在一起。通道控制器143可经由地址与控制(A/C)总线154耦合到存储器装置的多个库中的每一者，地址与控制(A/C)总线154又可耦合到主机110。通道控制器143还可经由组合式数据/地址总线156耦合到多个库中的每一者，组合式数据/地址总线156又可耦合到主机110。另外，通道控制器143可经由与HSI 141(本文中还被称为状态通道接口)相关联的OOB总线157耦合到多个库中的每一者，HSI 141经配置以将状态、例外状况及其它数据信息报告给通道控制器143以与主机110交换。
通道控制器143可从与库仲裁器145相关联的HSI 141接收状态及例外状况信息，库仲裁器145与多个库中的每一者相关联。库仲裁器145可将数据移动定序且控制数据在多个库(例如，库0(0)、库1(1)、…、库6(6)、库7(7)等，如图1B中所展示)内的移动。控制器140可与给定存储器装置120中的每一特定库(例如，库0、…、库7)相关联且可对由控制总线154从主机110提供的信号进行解码。多个库中的每一者可包含控制器140及其它组件，所述其它组件包含存储器单元阵列130及感测电路150及/或锁存组件170等。
举例来说，多个库(例如，在多个存储器装置120-1、120-2、…、120-N中各自具有如图1B中所展示的多个库)中的每一者可包含地址电路142，地址电路142用以锁存经由I/O电路144而经由组合式数据/地址总线156(例如，I/O总线)的一部分提供的地址信号。可使用OOB总线157将状态及/或例外状况信息从与每一库相关联(例如，同间距及/或同芯片)的控制器140提供到通道控制器143，继而可将状态及/或例外状况信息从所述多个库提供到主机110。对于多个库(例如，库0、…、库7)中的每一者来说，可经由地址电路142接收地址信号且由行解码器146及列解码器152对所述地址信号进行解码以存取存储器阵列130。可通过使用感测电路150来感测感测线上的电压改变及/或电流改变而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取且锁存数据页(例如，行)。I/O电路144可用于经由数据总线156与主机110进行双向数据通信。写入电路148用于将数据写入到存储器阵列130，且OOB总线157可用于将状态及/或例外状况信息报告给通道控制器143。
在一些实施例中，通道控制器143可将命令发送到多个库(例如，库0、…、库7)且即时处理来自此些操作的传回结果及/或数据。如本文中所描述，可经由与多个库中的每一者上的状态通道接口相关联的OOB总线157将传回结果及/或数据传回到通道控制器143。
如图1B中所展示，通道控制器143可从与多个存储器装置120-1、…、120-N中的每一者中的库仲裁器145相关联的HSI 141(本文中还被称为状态通道接口)接收状态及/或例外状况信息。在图1B的实例中，多个存储器装置120-1、…、120-N中的每一者可包含用以将多个库(例如，库0、…、库7等)内的数据定序并控制所述数据的库仲裁器145。所述多个库中的每一者可包含控制器140及其它组件，所述其它组件包含如结合图1A所描述的存储器单元阵列130及感测电路150、逻辑电路170等。
通道控制器143可包含用以存储程序指令的一或多个本地缓冲器159且可包含逻辑160，逻辑160用以针对与多个存储器装置120-1、…、120-N中的每一者的操作相关联的各个库而分配每一相应库阵列中的多个位置(例如，子阵列或子阵列的部分)以存储库命令及参数(例如，PIM命令)。通道控制器143可将命令(例如，PIM命令)发送到多个存储器装置120-1、…、120-N以将那些程序指令存储于存储器装置的给定库内。可需要在存储器装置内以库到库数据传送(BBT)方式来移动这些程序指令及PIM命令。
如在图1A中，与给定存储器装置(例如，120-1、…、120-N)中的特定库(例如，库0、…、库7等)中的任何子阵列相关联的控制器140(例如，库控制逻辑及/或定序器)可对由控制总线154从主机110提供的信号进行解码。这些信号可包含用以控制对存储器阵列130执行的操作(包含数据读取、数据写入、数据复制、数据移动及/或数据擦除操作)的芯片启用信号、写入启用信号及/或地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令。
图1C是根据本发明的若干个实施例的存储器装置的若干个库的框图。在图1C中，库121-0、…、121-7经由内部数据总线186耦合在一起。内部数据总线186可包含允许数据在库121-0、…、121-7之间传送的若干个数据路径。内部数据总线186可包含：若干个缓冲器(例如，若干个双向缓冲器180-1、…、180-T)，其用于管理库121-0、…、121-7之间的数据传送；及若干个数据多路复用器(mux)缓冲器182-1及182-2，其用于当数据在库121-0、…、121-7之间被传送时暂时地存储数据)。内部数据总线186可经由若干个DQ 184-0、…、184-7耦合到外部数据总线(例如，图1B中的数据总线156)及/或共用I/O线(例如，图3中的共用I/O线355)。在各种实施例中，可经由内部数据总线186在库121-0、…、121-7之间传送数据。先前，可经由若干个DQ 184-0、…、184-7将数据从库121-0、…、121-7经由外部数据总线传送到库121-0、…、121-7外部的其它设备。因此，在若干个实施例中，可在不操作若干个DQ184-0、…、184-7的情况下在库121-0、…、121-7之间传送数据。
可通过执行内部数据路径操作而经由内部数据总线186传送数据，内部数据路径操作包含从通道控制器发送到库121-0、…、121-7的库到库数据传送命令。库到库数据传送命令可包含源库信息及目的地库信息。源库信息及目的地库信息可包含于命令的地址位中的任一者上。举例来说，源库信息可包含于第一数目个位中，例如命令的库地址位(例如，BA<2:0>)，且目的地库信息可包含于第二数目个位中，例如命令的列地址位(例如，CA<2:0>)。此外，可添加若干个额外地址引脚，从而允许源库信息及/或目的地库信息包含于所述额外地址引脚上的地址位中。在各种实施例中，与执行静默读取命令后续接着静默写入命令相比，可以经减小等待时间将库到库数据传送命令从通道控制器发送到库121-0、…、121-7。执行库到库数据传送命令时的经减小等待时间可与当发出所述命令时知晓源库及目的地库相关联。举例来说，当从同一源库执行若干次库到库数据传送时，可每4个时钟循环执行库到库数据传送命令，这是因为库到库数据传送命令不具有因激发若干个DQ 184-0、…、184-7导致的等待时间或突发长度延迟。与从同一源库执行若干次库到库数据传送相关联的等待时间可为4个时钟循环，这是因为库到库数据传送命令等待时间是由于用于写入到读取时间(tWTR)延迟所致且不包含读取等待时间。
在各种实施例中，可通过执行静默读取命令后续接着静默写入命令而经由内部数据总线186在库121-0、…、121-7之间传送数据。静默读取命令可致使数据从库121-0、…、121-7中的一者(例如，源库)经由内部数据总线186被传送到数据多路复用器182-1及182-2及/或若干个双向缓冲器180-1、…、180-T中的一者。所述静默读取命令可包含执行从库的读取操作，所述读取操作是从将数据提供到DQ 184-0、…、184-7分流而来。所述静默读取操作可在不激发DQ 184-0、…、184-7的情况下被执行。所述静默读取命令仅经由内部数据总线186而不经由内部数据总线186外部的数据路径传送数据。静默写入命令可在静默读取命令之后被执行以将存储于数据多路复用器182-1及182-2及/或若干个双向缓冲器180-1、…、180-T中的一者中的数据传送到库121-0、…、121-7中的一者(例如，目的地库)。静默写入命令可在不激发DQ 184-0、…、184-7的情况下被执行。静默写入命令仅经由内部数据总线186而不经由内部数据总线186外部的数据路径传送数据。可通过重新定义静默写入命令以绕过写入等待时间而在等待时间被减小的情况下执行静默读取命令之后的静默写入命令。在静默写入命令期间可激发列选择，类似于在静默读取命令期间激发列选择。举例来说，静默读取到静默写入命令延迟可为4个时钟循环，且静默写入到静默读取命令延迟可为4个时钟循环，这导致每8个时钟循环执行静默读取命令。在执行静默读取命令及静默写入命令序列时的经减小等待时间可包含静默读取到静默写入命令延迟及静默写入到静默读取命令延迟，且可归因于因在执行静默读取命令期间未激发DQ而出现的等待时间减小。
图1D是根据本发明的若干个实施例的存储器装置的库区段123的框图。举例来说，库区段123可表示存储器装置的若干个库区段的实例性区段。如图1D中所展示，库区段123可包含经水平展示为X的多个存储器列122(例如，在实例性DRAM库及库区段中，4096、8192或16,384个列以及各种可能性)。另外，库区段123可被划分成分别在125-0、125-1、…、125-N-1处展示的子阵列0、子阵列1、…、及子阵列N-1(例如，32、64或128个子阵列以及各种可能性)，所述子阵列通过经配置以耦合到数据路径的放大区分离。如此，子阵列125-0、125-1、…、125-N-1可各自具有分别对应于感测组件带区0、感测组件带区1、…、及感测组件带区N-1的放大区124-0、124-1、…、124-N-1。
每一列122经配置以耦合到感测电路150，如结合图1A及在本文中别处所描述。如此，子阵列中的每一列可个别地耦合到形成用于所述子阵列的感测组件带区的感测放大器。举例来说，如图1D中所展示，库区段123可包含感测组件带区0、感测组件带区1、…、感测组件带区N-1，所述感测组件带区各自具有含感测放大器的感测电路150，在各种实施例中，感测放大器可用作寄存器、高速缓冲存储器及/或数据缓冲器且耦合到子阵列125-0、125-1、…、125-N-1中的每一列122。
子阵列125-0、125-1、…、125-N-1中的每一者可包含经垂直展示为Y的多个行119(例如，在实例性DRAM库中，每一子阵列可包含256、512、1024个行以及各种可能性)。实例性实施例并不限于本文中所描述的列及行的实例性水平及垂直定向或列及行的实例性数目。
如图1A中所展示，与耦合到存储器阵列130的感测电路150相关联的锁存组件170可与控制器140互补且可连接(例如，可选择地耦合)到控制器140。感测子阵列的存储器单元中的数据值的感测放大器位于多个感测组件带区124中，多个感测组件带区124各自与图1D中所展示的库区段123中的存储器单元的子阵列125物理相关联。
相比来说，锁存组件170经配置以从库区段123接收经移动数据值、存储经移动数据值及/或达成对数据值的存取及进一步移动(例如，通过及/或到控制器140及/或主机110)，库区段123包含位于库区段123的外围上的若干个锁存器带区172(例如，如本文中所描述，1到8个锁存器带区以及其它可能性)中的多个锁存器。所述多个锁存器可各自经配置有用于数据值的存储区(高速缓冲存储器)。举例来说，可在读取及/或写入操作期间，响应于对行119的存取而从所述行移动数据值(例如，行中的一些或全部数据值)。每一列122可经配置以耦合到锁存器带区172中的锁存器(例如，经由多个共用I/O线，如本文中所描述)。如此，库中的每一列可个别地耦合到形成用于所述库的锁存器带区172的锁存器。存储器阵列130的每一库121-0、…、121-7可经配置以包含其自身的锁存器带区172中的至少一者。
如图1D中所展示，库区段123可与控制器140相关联。在各种实例中，图1D中所展示的控制器140可表示由图1A及1B中所展示的控制器140体现的功能性的至少一部分且含于图1A及1B中所展示的控制器140中。控制器140可引导(例如，控制)命令及数据141到区段123的输入及数据从库区段123到另一库的输出(例如，移动)以及区段123中的数据移动控制，如本文中所描述。库区段123可包含还可连接到DRAM DQ的内部数据总线(例如，64位宽数据总线)，所述内部数据总线可对应于结合图1C所描述的内部数据总线186。用于子阵列(例如，125-0、125-1、…、125-N-1)的每一库(例如，121-0、…、121-7)的内部数据总线186可被称为有助于组合式数据总线(例如，如结合图1B所描述、用于多个库及/或存储器装置)的形成的数据总线的一部分。如此，在一些实施例中，八个库的八个64位宽数据总线部分可形成512位宽的组合式数据总线。
图1E是根据本发明的若干个实施例的存储器装置的若干个库区段123-1、…、123-N的框图。举例来说，库121-1可表示存储器装置120的实例性库，例如结合图1B所描述的库0、…、库7(121-0、…、121-7)。如图1E中所展示，库121-1可包含多个主存储器列(经水平展示为X)(例如，实例性DRAM库中的16,384个列)。另外，库121-1可被划分成通过用于数据路径的放大区(例如，对应于图1C中的感测组件带区0、感测组件带区1、…、及感测组件带区N-1的放大区124-0、124-1、…、124-N-1)分离的库区段(例如，子阵列)123-1、123-2、…、123-N。库区段123-1、…、123-N中的每一者可包含多个行(经垂直展示为Y)(例如，在实例性DRAM库中，每一区段可包含16个子阵列，所述16个子阵列各自可包含256、512或1024个行)。库区段123-1可包含还可连接到DRAM DQ的内部数据总线(例如，64位宽数据总线)，所述内部数据总线可对应于结合图1C所描述的内部数据总线186。实例性实施例并不限于本文中所描述的列及行的实例性水平及/或垂直定向或列及行的实例性数目。
如图1E中所展示，库121-1可包含锁存组件170，锁存组件170包含各自可操作为用于数据值的高速缓冲存储器且耦合到库区段123-1、…、123-N的锁存器。锁存组件170可表示可选择地耦合到感测电路150(其耦合到图1A中所展示的存储器阵列130(例如，其库)及控制器140)的锁存组件170的另一实例，及/或与图1D中所展示的子阵列125-0、125-1、…、125-N-1及控制器140相关联的锁存器带区172的另一实例。此外，如图1E中所展示，库121-1可与库控制(例如，控制器140)相关联。举例来说，图1E中所展示的库控制可表示由控制器140体现的功能性的至少一部分且含于控制器140中。
图2是图解说明根据本发明的若干个实施例的感测电路250的示意图。感测电路250可对应于图1A中所展示的感测电路150。
存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。举例来说，第一存储器单元可包含晶体管202-1及电容器203-1，且第二存储器单元可包含晶体管202-2及电容器203-2等。在此实施例中，存储器阵列230是1T1C(一个晶体管一个电容器)存储器单元型的DRAM阵列，但可使用配置的其它实施例(例如，每存储器单元具有两个晶体管及两个电容器的2T2C)。在若干个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得最初存储于单元中的数据在被读取之后刷新)。
存储器阵列230的单元可经布置成：若干行，其由存取(字)线204-X(行X)、204-Y(行Y)等耦合；及若干列，其由若干对互补感测线(例如，图2中所展示的数字线DIGIT(D)与DIGIT(D)_及图3中所展示的DIGIT_0与DIGIT_0*)耦合。对应于每一对互补感测线的个别感测线还可分别被称为针对DIGIT(D)的数字线205-1及针对DIGIT(D)_的205-2，或图3中的对应参考编号。尽管图2中仅展示了一对互补数字线，但本发明的实施例并不限于此，且存储器单元阵列可包含额外存储器单元列及数字线(例如4,096个、8,192个、16,384个等)。
尽管行及列经图解说明为正交地定向于平面中，但实施例并不限于此。举例来说，行及列可相对于彼此而定向成任何可行的三维配置。举例来说，行及列可相对于彼此而定向成任何角度，可定向于基本上水平平面或基本上垂直平面中，及/或可定向成折叠式拓扑以及其它可能的三维配置。
存储器单元可耦合到不同数字线及字线。举例来说，晶体管202-1的第一源极/漏极区可耦合到数字线205-1(D)，晶体管202-1的第二源极/漏极区可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-Y。晶体管202-2的第一源极/漏极区可耦合到数字线205-2(D)_，晶体管202-2的第二源极/漏极区可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-X。如图2中所展示的单元板可耦合到电容器203-1及203-2中的每一者。所述单元板可为可在各种存储器阵列配置中被施加参考电压(例如，接地)的共同节点。
根据本发明的若干个实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括对应于相应存储器单元列(例如，耦合到相应互补数字线对)的感测放大器206及计算组件231。感测放大器206可耦合到互补数字线对205-1及205-2。计算组件231可经由通过门207-1及207-2耦合到感测放大器206。通过门207-1及207-2的栅极可耦合到操作选择逻辑213。
操作选择逻辑213可经配置以包含：通过门逻辑，其用于控制耦合在感测放大器206与计算组件231之间非转置的互补数字线对的通过门；及交换门逻辑，其用于控制耦合在感测放大器206与计算组件231之间转置的互补数字线对的交换门。操作选择逻辑213还可耦合到互补数字线对205-1及205-2。操作选择逻辑213可经配置以基于选定操作而控制通过门207-1及207-2的连续性。
感测放大器206可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括可在本文中被称为初级锁存器的交叉耦合锁存器。在图2中所图解说明的实例中，对应于感测放大器206的电路包括锁存器215，锁存器215包含耦合到互补数字线对D 205-1及D_205-2的四个晶体管。然而，实施例并不限于此实例。锁存器215可为交叉耦合锁存器(例如，一对晶体管(例如n沟道晶体管(例如，NMOS晶体管)227-1及227-2)的栅极与另一对晶体管(例如p沟道晶体管(例如，PMOS晶体管)229-1及229-2)的栅极交叉耦合)。
在操作中，当正感测(例如，读取)存储器单元时，数字线205-1(D)或205-2(D)_中的一者上的电压将稍大于数字线205-1(D)或205-2(D)_中的另一者上的电压。ACT信号及RNL*信号可被驱动为低以启用(例如，激发)感测放大器206。具有较低电压的数字线205-1(D)或205-2(D)_对PMOS晶体管229-1或229-2中的一者的接通程度将比对PMOS晶体管229-1或229-2中的另一者的接通程度大，借此将具有较高电压的数字线205-1(D)或205-2(D)_驱动为高的程度大于将另一数字线205-1(D)或205-2(D)_驱动为高的程度。
类似地，具有较高电压的数字线205-1(D)或205-2(D_)对NMOS晶体管227-1或227-2中的一者的接通程度将比对NMOS晶体管227-1或227-2中的另一者的接通程度大，借此将具有较低电压的数字线205-1(D)或205-2(D)_驱动为低的程度大于将另一数字线205-1(D)或205-2(D)_驱动为低的程度。因此，在短暂延迟之后，具有稍微较大电压的数字线205-1(D)或205-2(D)_经由源晶体管被驱动到供应电压VCC的电压，且另一数字线205-1(D)或205-2(D)_经由漏型(sink)晶体管被驱动到参考电压的电压(例如接地)。因此，交叉耦合的NMOS晶体管227-1及227-2以及PMOS晶体管229-1及229-2用作感测放大器对，所述感测放大器对放大数字线205-1(D)及205-2(D)_上的差分电压且操作以锁存从选定存储器单元感测到的数据值。
实施例并不限于图2中图解说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及单端感测放大器(例如，耦合到一个数字线的感测放大器)。此外，本发明的实施例并不限于例如图2中所展示的折叠式数字线架构。
感测放大器206可联合计算组件231一起经操作以使用来自阵列的数据作为输入来执行各种操作。在若干个实施例中，操作的结果可被存储回到阵列而无需经由数字线地址存取来传送数据，及/或在库之间被移动而无需使用外部数据线(例如，无需激发列解码信号使得数据经由局部I/O线被传送到阵列及感测电路外部的电路)。如此，本发明的若干个实施例可能够使用比各种先前方法少的电力来执行操作及与其相关联的计算功能。另外，由于若干个实施例消除对跨越局部及全局I/O线以及外部数据总线传送数据以便执行计算功能(例如，在存储器与离散处理器之间)的需要，因此若干个实施例可达成与先前方法相比经增加(更快)的处理能力。
感测放大器206可进一步包含可经配置以平衡数字线205-1(D)与205-2(D)_的平衡电路214。在此实例中，平衡电路214包括耦合于数字线205-1(D)与205-2(D)_之间的晶体管224。平衡电路214还包括各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区的晶体管225-1及225-2，其中VDD是与阵列相关联的供应电压。晶体管225-1的第二源极/漏极区可耦合数字线205-1(D)，且晶体管225-2的第二源极/漏极区可耦合数字线205-2(D)_。晶体管224、225-1及225-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线226。如此，激活EQ会启用晶体管224、225-1及225-2，这有效地将数字线205-1(D)及205-2(D)_短接在一起且短接到平衡电压(例如，VDD/2)。
尽管图2展示包括平衡电路214的感测放大器206，但实施例并不限于此，且平衡电路214可与感测放大器206离散地被实施，以不同于图2中展示的配置的配置实施，或者根本不实施。
如下文进一步描述，在若干个实施例中，感测电路250(例如，感测放大器206及计算组件231)可经操作以执行选定操作，且最初将所述结果存储于感测放大器206或计算组件231中的一者中，而无需经由局部或全局I/O线从感测电路传送数据，及/或在库之间移动数据而无需使用外部数据线(例如，无需经由(举例来说)激活列解码信号而执行感测线地址存取)。
执行运算(例如，涉及数据值的布尔逻辑运算)是基本且常用的。布尔逻辑运算用于许多较高等级运算中。因此，可利用经改善运算实现的速度及/或电力效率可转化成具有较高级功能性的速度及/或电力效率。
如图2中所展示，计算组件231还可包括锁存器，所述锁存器在本文中可被称为次级锁存器264。可以类似于上文关于初级锁存器215所描述的方式来配置及操作次级锁存器264，惟以下情形除外：次级锁存器中所包含的交叉耦合p沟道晶体管对(例如，PMOS晶体管)可使其相应源极耦合到供应电压(例如，VDD)，且次级锁存器的交叉耦合n沟道晶体管对(例如，NMOS晶体管)可使其相应源极选择性地耦合到参考电压(例如，接地)，使得次级锁存器被连续地启用。计算组件231的配置并不限于图2中所展示的配置，且各种其它实施例是可行的。
如本文中所描述，存储器装置(例如，图1A中的120)可经配置以经由数据总线(例如，156)及控制总线(例如，154)耦合到主机(例如，110)。存储器装置中的库121(例如，图1C中的库区段123)可包含多个存储器单元子阵列(例如，图1C中的125-0、125-1、…、125-N-1)。库121可包含经由多个存储器单元列(例如，图1C中的122)耦合到多个子阵列的感测电路(例如，图1A中的150以及图2及3中的对应参考编号)。所述感测电路可包含耦合到列中的每一者的感测放大器及计算组件(例如，分别是图2中的206及231)。
库121可包含多个感测组件带区(例如，图1C中的124-0、124-1、…、124-N-1)，所述感测组件带区各自具有耦合到多个子阵列中的相应子阵列的感测电路。耦合到库的控制器(例如，图1A到1C中的140)可经配置以如本文中所描述地引导存储于第一子阵列(例如，从由耦合式感测组件带区感测(高速缓存)的子阵列的行中的数据值)中的数据值的移动，以将所述数据值存储于锁存器带区(例如，图1C中的172)及/或锁存组件(例如，图1D中的170)的锁存器中。可通过由感测组件带区及锁存器带区共用的若干个可选择耦合式共用I/O线(例如，图3中的355)来达成数据值在感测组件带区中的感测放大器及/或计算组件(例如，分别是图2中的206及231)之间及形成锁存器带区中的锁存器的对应感测放大器及/或计算组件之间的移动(例如，复制、传送及/或输送)，如本文中所描述。
存储器装置可包含感测组件带区(例如，图1C中的124)，所述感测组件带区经配置以包含多个感测放大器及计算组件(例如，分别是图3中所展示的306-0、306-1、…、306-7以及331-0、331-1、…、331-7)中的若干者，所述若干者可对应于多个存储器单元列(例如，图1C中的122以及图3中的305-1及305-2)中的若干者，其中若干个感测放大器及/或计算组件可以可选择地耦合到多个共用I/O线(例如，经由列选择电路358-1及358-2)。列选择电路可经配置以通过可选择地耦合到多个(例如，四个、八个及十六个以及其它可能性)感测放大器及/或计算组件而可选择地感测子阵列的特定存储器单元列中的数据。
在一些实施例中，库中的多个感测组件带区(例如，图1C中的124-0、…、124-N-1)中的若干者可对应于库中的多个子阵列(例如，图1C中的125-0、125-1、…、125-N-1)中的若干者。感测组件带区可包含若干个感测放大器及/或计算组件，所述若干个感测放大器及/或计算组件经配置以移动(例如，复制、传送及/或输送)从平行于多个共用I/O线的第一子阵列中的行感测到的一定量的数据。在一些实施例中，所述数据量可对应于多个共用I/O线的至少1000位的宽度。
如本文中所描述，存储器单元阵列可包含DRAM存储器单元的实施方案，其中控制器经配置以响应于命令而经由共用I/O线将数据从源位置移动(例如，复制、传送及/或输送)到目的地位置。在各种实施例中，源位置可在存储器装置的第一库中，且目的地位置可在第二库中，及/或源位置可在存储器装置中的一个库的第一子阵列中且目的地位置可在不同库的第二子阵列中。根据实施例，可如结合图1C所描述地移动数据。第一子阵列与第二子阵列可在库的同一区段中，或者所述子阵列可在库的不同区段中。
如本文中所描述，设备可经配置以将数据从源位置(包含与第一数目个感测放大器及计算组件相关联的特定行(例如，图3中的319)与列地址)移动(例如，复制、传送及/或输送)到共用I/O线。另外，设备可经配置以将数据移动到目的地位置(包含与第二数目个感测放大器及计算组件相关联的特定行与列地址)。如读者将了解，每一共用I/O线可实际上包含互补共用I/O线对(例如，如图3的实例性配置中所展示的共用I/O线及共用I/O线*)。在本文中所描述的一些实施例中，2048个共用I/O线(例如，互补共用I/O线对)可经配置为2048位宽的共用I/O线。
图3是图解说明根据本发明的若干个实施例的用于在存储器装置中进行数据传送的电路的示意图。图3展示各自耦合到相应互补感测线对(例如，数字线305-1及305-2)的八个感测放大器(例如，分别在306-0、306-1、…、306-7处展示的感测放大器0、1、…、7)。图3还展示八个计算组件(例如，在331-0、331-1、…、331-7处展示的计算组件0、1、…、7)，所述八个计算组件经由相应通过门307-1及307-2以及数字线305-1及305-2各自耦合到相应感测放大器(例如，如在306-0处展示的感测放大器0)。举例来说，通过门可如图2中所展示地被连接且可由操作选择信号Pass控制。举例来说，选择逻辑的输出可耦合到通过门307-1及307-2的栅极以及数字线305-1及305-2。对应感测放大器与计算组件对可有助于在350-0、350-1、…、350-7处所指示的感测电路的形成。
互补数字线对305-1及305-2上所呈现的数据值可如结合图2所描述地被加载到计算组件331-0中。举例来说，当通过门307-1及307-2被启用时，互补数字线对305-1及305-2上的数据值可从感测放大器被传递到计算组件(例如，306-0到331-0)。互补数字线对305-1及305-2上的数据值可为在感测放大器306-0被激发的情况下存储于所述感测放大器中的数据值。
图3中的感测放大器306-0、306-1、…、306-7可各自对应于图2中所展示的感测放大器206。图3中所展示的计算组件331-0、331-1、…、331-7可各自对应于图2中所展示的计算组件231。一个感测放大器与一个计算组件的组合可形成是DRAM存储器子阵列325的一部分的感测电路(例如，350-0、350-1、…、350-7)，所述感测电路经配置到由子阵列及/或锁存组件的若干个感测组件带区共用的I/O线355，如本文中所描述。图3中所展示的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的成对组合可包含于如在图1C中的124处所展示的感测组件带区中。
图3中所图解说明的实施例的配置是出于清晰目的而展示，并不限于这些配置。举例来说，图3中所图解说明的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的组合的配置及共用I/O线355的配置并不限于感测电路的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的组一合半形成于存储器单元(未展示)的列322上方且一半形成于存储器单元的列322下方。形成经配置以耦合到共用I/O线的感测电路的感测放大器与计算组件的此些组合的数目也不限于八个。另外，共用I/O线355的配置并不限于被分离成两个以用于单独地耦合两组互补数字线305-1及305-2中的每一者，共用I/O线355的定位也不限于在形成感测电路的感测放大器与计算组件的组合的中间(例如，而非在感测放大器与计算组件的组合的任一端处)。
图3中所图解说明的电路还展示：列选择电路358-1及358-2，其经配置以相对于子阵列325的特定列322实施数据移动操作；互补数字线305-1及305-2，其与列选择电路358-1及358-2相关联；及共用I/O线355(例如，如由图1A到1D中所展示的控制器140所引导)。举例来说，列选择电路358-1具有经配置以与对应列(例如列0(332-0)、列2、列4及列6)耦合的选择线0、2、4及6。列选择电路358-2具有经配置以与对应列(例如列1、列3、列5及列7)耦合的选择线1、3、5及7。
控制器140可耦合到列选择电路358以控制选择线(例如，选择线0)来存取存储于感测放大器、计算组件中的数据值，及/或呈现于互补数字线对(例如，当经由来自选择线0的信号激活选择晶体管359-1及359-2时，是305-1及305-2)上的数据值。激活选择晶体管359-1及359-2(例如，如由控制器140引导)能够耦合感测放大器306-0、计算组件331-0及/或列0(322-0)的互补数字线305-1及305-2以经由数字线0及数字线0*将数据值移动到共用I/O线355。举例来说，所移动数据值可为存储(高速缓存)于感测放大器306-0及/或计算组件331-0中的来自特定行319的数据值。来自列0到7中的每一者的数据值可类似通过控制器140激活适当选择晶体管来选择。
此外，启用(例如，激活)选择晶体管(例如，选择晶体管359-1及359-2)可使特定感测放大器及/或计算组件(例如，分别是306-0及/或331-0)与共用I/O线355耦合，使得由放大器及/或计算组件存储的数据值可被移动到共用I/O线355(例如，放置于共用I/O线355上及/或传送到共用I/O线355)。在一些实施例中，一次选择一个列(例如，列322-0)以耦合到特定共用I/O线355以移动(例如，复制、传送及/或输送)所存储数据值。在图3的实例性配置中，共用I/O线355经图解说明为共用差分I/O线对(例如，共用I/O线与共用I/O线*)。因此，对列0(322-0)的选择可产生两个数据值(例如，具有值0及/或1的两个位)，所述两个数据值是来自行(例如，行319)及/或存储于与互补数字线305-1及305-2相关联的感测放大器及/或计算组件中。这些数据值可被并行地输入到共用差分I/O线355的每一共用差分I/O对(例如，共用I/O及共用I/O*)。
虽然本文中已图解说明且描述了包含感测电路、感测放大器、计算组件、感测组件带区、共用I/O线、列选择电路、多路复用器、锁存组件、锁存器带区及/或锁存器等各种组合及配置的实例性实施例，但本发明的实施例并不限于本文中明确陈述的那些组合。本文中所揭示的感测电路、感测放大器、计算组件，感测组件带区、共用I/O线、列选择电路、多路复用器、锁存组件、锁存器带区及/或锁存器等的其它组合及配置明确地包含于本发明的范围内。
尽管本文中已图解说明且描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的更改或变化形式。应理解，已以说明性方式而非限制性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书以及授权此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，一些特征被一起分组于单个实施例中。本发明的此方法不应被解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确陈述的更多的特征的意图。而是，如所附权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，借此所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (24)

1.一种设备，其包括：
多个存储器单元库；
控制器，其耦合到所述多个库，所述控制器经配置以致使：
经由内部数据路径操作在所述多个存储器单元库之间传送数据。
2.根据权利要求1所述的设备，其中所述内部数据路径操作包含执行通过第一数目个位识别用于数据传送的源库且通过第二数目个位识别用于数据传送的目的地库的命令。
3.根据权利要求1所述的设备，其中所述内部数据路径操作包含执行静默读取命令，所述静默读取命令将用于数据传送的数据经由内部数据总线存储于若干个缓冲器上。
4.根据权利要求1所述的设备，其中所述内部数据路径操作包含执行静默写入命令。
5.根据权利要求1到4中任一权利要求所述的设备，其中所述控制器经配置以在不经由外部数据总线传送数据的情况下致使在所述多个存储器单元库之间传送数据。
6.根据权利要求1到4中任一权利要求所述的设备，其中所述控制器经配置以致使经由将所述多个存储器单元库耦合在一起的内部数据总线传送数据，且其中所述内部数据总线耦合到经配置以在所述多个存储器单元库与其它外部设备之间传送数据的外部数据总线。
7.一种设备，其包括：
多个存储器单元库；
控制器，其耦合到所述多个库，所述控制器经配置以致使：
通过执行各自识别用于特定数据传送的源库及目的地库的若干个命令而在所述多个存储器单元库之间传送数据。
8.根据权利要求7所述的设备，其中在执行所述若干个命令中的每一者之间的时间包含与写入到读取时间tWTR延迟相关联的等待时间且不包含读取等待时间。
9.根据权利要求7所述的设备，其中所述控制器经配置以致使经由将所述多个存储器单元库耦合在一起的数据总线传送数据，且其中所述数据总线包含若干个缓冲器。
10.根据权利要求7到9中任一权利要求所述的设备，其中将所述多个存储器单元库耦合在一起的所述数据总线耦合到若干个DQ以从所述多个存储器单元库传送数据。
11.根据权利要求7到9中任一权利要求所述的设备，其中所述若干个命令经由第一数目个位识别所述源库且经由第二数目个位识别所述目的地库。
12.一种设备，其包括：
多个存储器单元库；
控制器，其耦合到所述多个库，所述控制器经配置以致使：
通过执行若干个静默读取命令及若干个静默写入命令而在所述多个存储器单元库之间传送数据。
13.根据权利要求12所述的设备，其中所述若干个静默读取命令经由内部数据总线将数据从所述多个存储器单元库传送到若干个缓冲器。
14.根据权利要求13所述的设备，其中所述若干个静默写入命令将经由所述内部数据总线数据存储于所述若干个缓冲器中的数据传送到所述多个存储器单元库。
15.根据权利要求12所述的设备，其中所述控制器经配置以致使经由将所述多个存储器单元库耦合在一起的数据总线传送数据。
16.根据权利要求15所述的设备，其中将所述多个存储器单元库耦合在一起的所述数据总线耦合到若干个DQ以将数据从所述多个存储器单元库传送到外部设备。
17.根据权利要求12到16中任一权利要求所述的设备，其中在不激活若干个DQ的情况下执行所述若干个静默读取命令及所述若干个静默写入命令。
18.根据权利要求12到16中任一权利要求所述的设备，其中在执行所述若干个静默读取命令中的一者及所述若干个静默写入命令中的一者的第一序列与所述若干个静默读取命令中的一者及所述若干个静默写入命令中的一者的第二序列之间的时间包含静默读取到静默写入命令延迟及静默写入到静默读取命令延迟，且不包含读取等待时间。
19.一种用于操作存储器装置的方法，其包括：
通过执行若干个库到库数据传送命令而在所述存储器装置上的多个存储器单元库之间传送数据；
其中所述若干个库到库数据传送命令识别用于若干次数据传送中的每一者的源库及目的地库。
20.根据权利要求19所述的方法，其中在所述多个存储器单元库之间传送数据包含基于所述若干次数据传送中的每一者的所述源库及所述目的地库而启用双向缓冲器以经由内部数据路径传送数据。
21.根据权利要求19到20中任一权利要求所述的方法，其中在所述多个存储器单元库之间传送数据包含经由将所述多个存储器单元库耦合在一起的内部数据总线传送数据。
22.一种用于操作存储器装置的方法，其包括：
将数据从所述存储器装置上的第一存储器单元库传送到所述存储器装置上的第二存储器单元库；
其中所述数据是经由将所述第一库耦合到所述第二库的内部数据总线而传送。
23.根据权利要求22所述的方法，其中将数据从所述存储器装置上的第一存储器单元库传送到第二存储器单元库包括执行库到库数据传送命令。
24.根据权利要求23所述的方法，其中执行所述库到库传送命令包含同时地将所述第一库识别为源库且将所述第二库识别为目的地库。
CN201780038377.8A 2016-06-22 2017-06-13 库到库数据传送 Active CN109416918B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/189,900 2016-06-22
US15/189,900 US10387046B2 (en) 2016-06-22 2016-06-22 Bank to bank data transfer
PCT/US2017/037172 WO2017222870A1 (en) 2016-06-22 2017-06-13 Bank to bank data transfer

Publications (2)

Publication Number Publication Date
CN109416918A true CN109416918A (zh) 2019-03-01
CN109416918B CN109416918B (zh) 2021-01-15

Family

ID=60677435

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780038377.8A Active CN109416918B (zh) 2016-06-22 2017-06-13 库到库数据传送

Country Status (5)

Country Link
US (4) US10387046B2 (zh)
KR (2) KR20190006588A (zh)
CN (1) CN109416918B (zh)
TW (1) TWI661310B (zh)
WO (1) WO2017222870A1 (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10387046B2 (en) * 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
KR102370156B1 (ko) * 2017-08-23 2022-03-07 삼성전자주식회사 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11226909B2 (en) * 2018-08-24 2022-01-18 Rambus Inc. DRAM interface mode with interruptible internal transfer operation
US10622065B2 (en) * 2018-09-12 2020-04-14 Micron Technology, Inc. Dedicated commands for memory operations
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) * 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11182090B2 (en) 2018-11-19 2021-11-23 Micron Technology, Inc. Systems, devices, and methods for data migration
US11163473B2 (en) 2018-11-19 2021-11-02 Micron Technology, Inc. Systems, devices, techniques, and methods for data migration
US11256437B2 (en) * 2018-11-19 2022-02-22 Micron Technology, Inc. Data migration for memory operation
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10825526B1 (en) * 2019-06-24 2020-11-03 Sandisk Technologies Llc Non-volatile memory with reduced data cache buffer
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
TWI708260B (zh) 2019-08-15 2020-10-21 華邦電子股份有限公司 儲存裝置及存取方法
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11294824B2 (en) * 2020-01-03 2022-04-05 Western Digital Technologies, Inc. System and method for reduced latency of read-modify-write operations
TWI778363B (zh) 2020-05-29 2022-09-21 慧榮科技股份有限公司 採多級架構控制器的資料儲存裝置
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11568907B2 (en) * 2020-09-07 2023-01-31 Samsung Electronics Co., Ltd. Data bus and buffer management in memory device for performing in-memory data operations
KR20220142212A (ko) * 2021-04-14 2022-10-21 삼성전자주식회사 멀티 비트 플립플롭 및 이를 포함하는 집적회로
US12079478B2 (en) * 2022-12-19 2024-09-03 Gsi Technology Inc. System and method for random data distribution in a memory array

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030033431A1 (en) * 2001-08-07 2003-02-13 Nec Corporation Data transfer between virtual addresses
US6622224B1 (en) * 1997-12-29 2003-09-16 Micron Technology, Inc. Internal buffered bus for a drum
US20040027857A1 (en) * 2002-08-07 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device allowing high speed data transfer
US20040264286A1 (en) * 2003-06-12 2004-12-30 Ware Frederick A. Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device
CN101310339A (zh) * 2005-02-23 2008-11-19 美光科技公司 具有多个内部数据总线和存储器库交错的存储器装置和方法
CN101401166A (zh) * 2005-07-26 2009-04-01 美光科技公司 具有多个地址、数据及命令总线的存储器装置及方法

Family Cites Families (321)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc., Dallas Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
US5263003A (en) * 1991-11-12 1993-11-16 Allen-Bradley Company, Inc. Flash memory circuit and method of operation
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
EP0584783A3 (en) 1992-08-25 1994-06-22 Texas Instruments Inc Method and apparatus for improved processing
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
JP2006313645A (ja) 1995-07-03 2006-11-16 Renesas Technology Corp 半導体記憶装置
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
AU2000224587A1 (en) 2000-02-04 2001-08-14 Hitachi Ltd. Semiconductor device
US20010042069A1 (en) 2000-02-29 2001-11-15 Petrov Peter D. Method and apparatus for building a memory image
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
KR100872213B1 (ko) 2000-07-07 2008-12-05 모사이드 테크놀로지스, 인코포레이티드 메모리 소자에서의 읽기 명령 수행 방법
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
AU2001285161A1 (en) 2000-08-21 2002-03-04 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6493250B2 (en) 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6829195B2 (en) 2001-03-22 2004-12-07 Fujitsu Limited Semiconductor memory device and information processing system
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
US6809964B2 (en) * 2001-08-30 2004-10-26 Micron Technology, Inc. Nonvolatile semiconductor memory device capable of transferring data internally without using an external bus
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP3875139B2 (ja) * 2002-04-24 2007-01-31 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置、そのデータ書き込み制御方法およびプログラム
DE10219370A1 (de) * 2002-04-30 2003-11-20 Infineon Technologies Ag Verfahren zum Lesen von Daten mit einer Datenbürstlänge BL>2 aus einer Halbleiterspeichervorrichtung
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
JP2004030784A (ja) * 2002-06-26 2004-01-29 Fujitsu Ltd 半導体記憶装置
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
US7020762B2 (en) * 2002-12-24 2006-03-28 Intel Corporation Method and apparatus for determining a dynamic random access memory page management implementation
AU2002353406A1 (en) 2002-12-27 2004-07-22 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
US7006402B2 (en) 2003-08-29 2006-02-28 Hynix Semiconductor Inc Multi-port memory device
WO2005024843A1 (en) 2003-09-04 2005-03-17 Koninklijke Philips Electronics N.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7061274B2 (en) * 2003-09-24 2006-06-13 Stmicroelectronics, Inc. Self-programmable bidirectional buffer circuit and method
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7409473B2 (en) * 2004-12-21 2008-08-05 Sandisk Corporation Off-chip data relocation
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7555577B2 (en) 2005-05-13 2009-06-30 Texas Instruments Incorporated Data transfer apparatus with channel controller and transfer controller capable of slave and standalone operation
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
WO2007069295A1 (ja) 2005-12-13 2007-06-21 Spansion Llc 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
KR100723889B1 (ko) 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
KR100816053B1 (ko) * 2006-11-21 2008-03-21 엠텍비젼 주식회사 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR100918707B1 (ko) * 2007-03-12 2009-09-23 삼성전자주식회사 플래시 메모리를 기반으로 한 메모리 시스템
KR100873616B1 (ko) 2007-04-11 2008-12-12 주식회사 하이닉스반도체 컬럼 디코더 및 그를 이용한 반도체 메모리 장치
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
WO2009052525A1 (en) 2007-10-19 2009-04-23 Virident Systems, Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7987313B2 (en) 2008-02-11 2011-07-26 National Chung Cheng University Circuit of on-chip network having four-node ring switch structure
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
US20120011331A1 (en) 2009-03-30 2012-01-12 Rambus Inc. Memory system, controller and device that supports a merged memory command protocol
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
KR20110001587A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이를 이용한 동작 방법
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
KR20110004164A (ko) * 2009-07-07 2011-01-13 삼성전자주식회사 반도체 메모리 장치
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
EP2467133B1 (en) 2009-08-18 2014-01-22 Dow Corning Corporation Multi-layer transdermal patch
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
US20120246380A1 (en) 2009-10-21 2012-09-27 Avidan Akerib Neighborhood operations for parallel processing
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
JP5314612B2 (ja) 2010-02-04 2013-10-16 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
WO2011137189A1 (en) 2010-04-27 2011-11-03 Cornell Research Foundation System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553481B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier latch with integrated test data multiplexer
US9165023B2 (en) 2011-01-31 2015-10-20 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
CN103907157B (zh) 2011-10-28 2017-10-17 慧与发展有限责任合伙企业 进行行移位的可移位存储器
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
GB2511957B (en) 2011-11-22 2015-02-11 Mips Tech Inc Processor with kernel mode access to user space virtual addresses
WO2013081588A1 (en) 2011-11-30 2013-06-06 Intel Corporation Instruction and logic to provide vector horizontal compare functionality
WO2013095592A1 (en) 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
CN103761988B (zh) * 2013-12-27 2018-01-16 华为技术有限公司 固态硬盘及数据移动方法
US20150270015A1 (en) 2014-03-19 2015-09-24 Micron Technology, Inc. Memory mapping
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US10838865B2 (en) 2014-05-08 2020-11-17 Micron Technology, Inc. Stacked memory device system interconnect directory-based cache coherence methodology
US10825496B2 (en) 2014-05-08 2020-11-03 Micron Technology, Inc. In-memory lightweight memory coherence protocol
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
KR20160061703A (ko) * 2014-11-24 2016-06-01 삼성전자주식회사 내부 카피 동작을 수행하는 메모리 장치
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
JP6406707B2 (ja) * 2015-03-23 2018-10-17 東芝メモリ株式会社 半導体記憶装置
US10387046B2 (en) * 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10387299B2 (en) * 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US10733089B2 (en) * 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
WO2018163252A1 (ja) * 2017-03-06 2018-09-13 ゼンテルジャパン株式会社 半導体記憶システム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6622224B1 (en) * 1997-12-29 2003-09-16 Micron Technology, Inc. Internal buffered bus for a drum
US20030033431A1 (en) * 2001-08-07 2003-02-13 Nec Corporation Data transfer between virtual addresses
US20040027857A1 (en) * 2002-08-07 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device allowing high speed data transfer
US20040264286A1 (en) * 2003-06-12 2004-12-30 Ware Frederick A. Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device
CN101310339A (zh) * 2005-02-23 2008-11-19 美光科技公司 具有多个内部数据总线和存储器库交错的存储器装置和方法
CN101401166A (zh) * 2005-07-26 2009-04-01 美光科技公司 具有多个地址、数据及命令总线的存储器装置及方法

Also Published As

Publication number Publication date
US20210173557A1 (en) 2021-06-10
US20240176487A1 (en) 2024-05-30
US11755206B2 (en) 2023-09-12
KR20190006588A (ko) 2019-01-18
CN109416918B (zh) 2021-01-15
US10387046B2 (en) 2019-08-20
KR20210059803A (ko) 2021-05-25
WO2017222870A1 (en) 2017-12-28
TWI661310B (zh) 2019-06-01
KR102377926B1 (ko) 2022-03-23
US10929023B2 (en) 2021-02-23
TW201802696A (zh) 2018-01-16
US20170371539A1 (en) 2017-12-28
US20190369872A1 (en) 2019-12-05

Similar Documents

Publication Publication Date Title
CN109416918A (zh) 库到库数据传送
US11513713B2 (en) Apparatuses and methods for partitioned parallel data movement
KR102292449B1 (ko) 메모리내 연산을 위한 장치 및 방법
TWI622991B (zh) 用於快取操作之裝置及方法
CN107683505B (zh) 用于计算启用的高速缓冲存储器的设备及方法
CN107408405B (zh) 用于并行写入到多个存储器装置位置的设备及方法
CN108780432A (zh) 用于高速缓存无效的设备及方法
CN110447043A (zh) 用于操作神经网络的设备及方法
CN109427395A (zh) 用于存储器内操作的设备和方法
CN108885887A (zh) 用于数据移动的设备及方法
CN107430874A (zh) 用于数据移动的设备及方法
CN109147842A (zh) 同时进行数据路径中计算操作的设备及方法
CN107408404A (zh) 用于存储器装置的设备及方法以作为程序指令的存储
CN108713196A (zh) 使用位向量运算装置进行的数据传送
CN109003640A (zh) 存储器中子阵列之间的数据传送
CN112840401B (zh) 用于存储器装置处理的设备、方法和系统
CN109427384A (zh) 存储器内处理
CN110462738A (zh) 用于数据路径内计算操作的设备及方法
CN112802517B (zh) 用于存储器内操作的设备及方法
CN110622247A (zh) 组对组数据传送
CN109003635B (zh) 用于数据复制的设备及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant