CN108885887A - 用于数据移动的设备及方法 - Google Patents

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Abstract

本发明包含用于数据移动的设备及方法。实例性设备包含存储器装置，所述存储器装置包含存储器单元的多个子阵列及耦合到所述多个子阵列的感测电路。所述感测电路包含感测放大器及计算组件。所述存储器装置包含锁存器，所述锁存器可选择地耦合到所述存储器单元的列且经配置以存储从所述感测电路移动的数据值。所述存储器装置包含控制器，所述控制器经配置以指导将所述数据值从所述感测电路移动到所述锁存器。

Description

用于数据移动的设备及方法
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及用于数据移动的设备及方法。
背景技术
存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)。非易失性存储器可通过在不被供电时保留所存储数据而提供持久性数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋转矩转移随机存取存储器(STT RAM))。
电子系统通常包含一定数目个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包括(举例来说)可用于通过对数据(例如，一或多个操作数)执行操作而执行指令的一定数目个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块。如本文中所使用，操作可为(举例来说)布尔运算(例如AND、OR、NOT、NOT、NAND、NOR及XOR)及/或其它操作(例如，反相、移位、算术、统计以及许多其它可能操作)。举例来说，功能单元电路可用于经由一定数目个操作对操作数执行算术运算，例如加法、减法、乘法及除法。
在将指令提供到功能单元电路以供执行时，可涉及电子系统中的一定数目个组件。所述指令可(例如)由例如控制器及/或主机处理器的处理资源执行。数据(例如，将被执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。在功能单元电路开始对数据执行指令之前，可从存储器阵列检索指令及/或数据并对指令及/或数据进行定序及/或缓冲。此外，由于可通过功能单元电路在一个或多个时钟周期中执行不同类型的操作，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。用以在一或多个时钟周期中完成操作的序列可称为操作周期。就计算设备及/或系统的处理及计算性能以及功耗来说，完成操作周期所消耗的时间是代价高的。
在许多例子中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行指令集。可改进存储器中处理器装置中的处理性能，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器。存储器中处理装置可通过减少及消除外部通信而节省时间，且还可节约用电。
附图说明
图1A是根据本发明的一定数目个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图1B是根据本发明的一定数目个实施例的呈包含存储器装置的计算系统的形式的设备的另一框图。
图1C是根据本发明的一定数目个实施例的存储器装置的存储库区段的框图。
图1D是根据本发明的一定数目个实施例的存储器装置的存储库的框图。
图2是图解说明根据本发明的一定数目个实施例的存储器装置的感测电路的示意图。
图3是图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的示意图。
图4A到4C是图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的其它示意图。
具体实施方式
本发明包含用于数据移动(例如，用于存储器中处理(PIM)结构)的设备及方法。在至少一个实施例中，所述设备包含存储器装置，所述存储器装置包含存储器单元的多个子阵列及耦合到所述多个子阵列的感测电路。所述感测电路包含感测放大器及计算组件(例如，耦合到每一存储器单元列)。所述存储器装置包含锁存器，所述锁存器可选择地耦合到所述存储器单元的列且经配置以存储(例如，高速缓存)从所述感测电路移动的数据值。所述存储器装置包含控制器，所述控制器经配置以指导将所述数据值从所述感测电路移动到所述锁存器。
如下文更详细地描述，实施例可允许主机系统将一定数目个位置(例如，子阵列(sub-array)(或“子阵列(subarray)”))及子阵列部分分配于一或多个DRAM存储库中以保存(例如，存储)及/或处理数据。主机系统及控制器可对整个程序指令(例如，PIM命令指令)与数据块执行地址解析且指导(例如，控制)将数据及命令分配、存储及/或移动(例如，流动)到目的地(例如，目标)存储库内的所分配位置(例如，子阵列及子阵列部分)中。写入数据及/或执行命令(例如，执行操作，如本文中所描述)可利用到DRAM装置的正常DRAM写入路径。如读者将了解，虽然关于本文中所呈现的实例论述DRAM型PIM装置，但实施例不限于PIMDRAM实施方案。
本文中所描述的存储器装置可使用一定数目个用于子阵列存储库的控制器、用于个别子阵列的控制器及/或用于锁存器组件的控制器(例如，每一控制器为定序器、状态机、微控制器、子处理器、ALU电路或某一其它类型的控制器)来执行指令集以对数据(例如，一或多个操作数)执行操作。如本文中所使用，操作可为(举例来说)布尔逻辑运算(例如AND、OR、NOT、NOT、NAND、NOR及XOR)及/或其它操作(例如，反相、移位、算术、统计以及许多其它可能操作)。举例来说，功能单元电路可用于经由一定数目个逻辑运算对操作数执行算术运算，例如加法、减法、乘法及除法。
本发明描述使得能够对存储于存储器单元中的数据值执行操作(例如，PIM操作，例如AND、OR、刷新、行拷贝、移位、加法、乘法等)(例如，在移动到锁存器时，如本文中所描述)，基本上同时对来自相同存储库、所述相同存储库中的相同子阵列及/或所述相同子阵列中(例如，DRAM阵列以及其它类型的存储器阵列中)的相同行的数据值执行(举例来说)读取及/或写入操作。举例来说，可对存储于子阵列的存储器单元行中的数据值执行所述操作，基本上同时由控制器及/或主机对相同数据值执行读取及/或写入操作，如本文中所描述。
因此，当行经激活以在DRAM PIM阵列中经感测时，存储于所述行的存储器单元中的数据值(例如，整个行的数据值)可移动(例如，拷贝、传送及/或输送)到邻近于所述DRAM阵列的一定数目个感测放大器(例如，其各自形成锁存器的至少一部分)。在本文中所描述的一些实施例中，包含一定数目个锁存器(例如，其数目可与存储库的行中的存储器单元的数目相同)的锁存器组件可形成于存储器单元存储库的外围上，然而每一子阵列的感测电路可包含(例如，形成)于与所述存储库中的多个子阵列中的每一者在物理上相关联的多个感测组件条带中。所述锁存器可经配置以耦合(例如，直接或间接连接，如本文中所描述)到数据路径(例如，连接到主机的数据总线)，所述数据路径将所述DRAM阵列的存储库连接到经组合数据总线(例如，由所述DRAM阵列的所有子阵列、存储库及/或存储器装置共享)。
因此，在一些实施例中，本发明描述当感测行时所述行中的数据值(例如，来自所述行中的所有16,384个存储器单元的数据值)可经移动以存储(例如，高速缓存)于锁存器组件中。如此，存储库、子阵列及/或从中移动了数据值的行中的存储器单元可用于对存储于其中的数据值执行操作(例如，因未使这些数据值存储于所述存储库中的感测组件条带中)。
如本文中所使用，数据移动为包含性术语，其包含(例如)将数据值从源位置拷贝、传送及/或输送到目的地位置。举例来说，数据可经由感测组件条带及锁存器组件所共享的I/O线从子阵列的感测组件条带移动以存储于锁存器组件中，如本文中所描述。拷贝数据值可指示将存储(高速缓存)于感测组件条带中的数据值拷贝且移动到锁存器组件且存储于子阵列的行中的原始数据值可保持不变。传送数据值可指示将存储(高速缓存)于感测组件条带中的数据值拷贝且移动到锁存器组件且存储于子阵列的行中的原始数据值中的至少一者可经改变(例如，通过被擦除及/或通过后续写入操作，如本文中所描述)。输送数据值可用于指示使所拷贝及/或所传送数据值移动(例如，通过将数据值从源位置放置于共享I/O线上且输送到目的地位置)的过程。
PIM DRAM架构的实施方案可在感测放大器及计算组件层级下(例如，在感测组件条带中)执行处理。PIM DRAM架构的实施方案可仅允许有限数目个存储器单元连接到每一感测放大器(例如，大约1K或1024个存储器单元)。感测组件条带可包含从大约8K到大约16K个感测放大器。举例来说，感测组件条带可经配置以耦合到1K行及大约16K列的阵列。感测组件条带可用作建构块以构造更大存储器。在存储器装置的阵列中，举例来说，可存在与64个子阵列对应的64个感测组件条带，如本文中所描述。在一些实施例中，存储器(例如，DRAM阵列中的存储器单元)存储库可包含DRAM的64K行×16K列以提供大约1千兆位的存储器。此存储库架构可划分成64个子阵列，该64个子阵列各自具有1K行×16K列的配置。举例来说，每一子阵列可经配置以耦合到邻近16K感测组件条带以产生总共64个感测组件条带。
本发明描述锁存器组件，所述锁存器组件包含用作感测放大器的一定数目个锁存器以存储(高速缓存)从感测电路(例如，选定感测组件条带，其可包含16K个感测放大器及/或计算组件)移动(例如，拷贝、传送及/或输送)的数据值。所述锁存器组件可包含一定数目个锁存器条带(例如，其中一个以上锁存器条带各自包含总数目个锁存器的子集)。锁存器组件170及/或锁存器条带172(例如，如结合图1C及1D所展示及描述)可位于存储库中的子阵列外围(例如，尽管与对应于子阵列的共享I/O线同间距)。锁存器组件170及/或锁存器条带172可与由本文中所描述的每一子阵列的感测组件条带中的感测电路150及每一锁存器条带中的锁存器465、470共享的I/O线对准(例如，与在455-1、455-2、…、455-M处所展示且结合图4A到4C所描述的共享I/O线对准)。
如此，所述架构可促进经由所耦合感测组件条带及一定数目个所耦合共享I/O线将存储于子阵列的行中的数据值移动(例如，拷贝、传送及/或输送)到锁存器组件的锁存器465、470。然而感测电路(例如，感测组件条带的感测放大器及/或计算组件)可直接耦合到子阵列中的存储器单元列的存储器单元，锁存器组件(例如，锁存器条带及/或其中的锁存器)不可直接耦合到子阵列的存储器单元。举例来说，本文中所描述的锁存器组件可经由可选择地耦合的感测组件条带及一定数目个可选择地耦合的共享I/O线间接耦合到列的存储器单元。在各种实施例中，所述锁存器组件可包含一定数目个锁存器条带及其中的锁存器(例如，每一锁存器包含计算组件及/或感测放大器，如本文中所描述)，以及可将所述锁存器可选择地耦合到相应共享I/O线及/或数据总线的多路复用器。所述锁存器组件可用作高速缓冲存储器，其中可由存储库中的任一子阵列及/或控制器及/或由主机对来自存储库中的任一子阵列的数据值进行写入及/或读取。
每一存储库的锁存器组件可以可选择地耦合到所述存储库的数据总线(例如，64位宽的数据总线)。用于存储库(例如，存储器装置中的8个存储库)中的每一者的数据总线可包含于经组合数据总线(例如，由所有8个存储库共享的512位共同数据总线)中。在一些实施例中，将所述存储库连接到DQ的512位数据总线将在所有8个存储库之间共享，使得每一存储库一次移动(例如，传输或接收)512个位，使得一次仅一个存储库将传输或接收数据，而非所有8个存储库同时传输或接收数据。所述经组合数据总线(例如，如在元件符号456处展示且结合图4A到4C所描述)可使得数据能够输出到主机及/或从主机输入，其中可对数据值执行读取及/或写入操作(例如，经由主机中的DRAM DQ)。如此，当激活(例如，接通且感测)行时，存储于其中的数据值可移动到锁存器组件，所述锁存器组件连同经组合数据总线一起可被视为进入及/或离开存储库的数据路径的一部分。
存储于锁存器组件中的数据值可输出到主机(例如，以用于经由主机中的DRAM DQ执行的读取及/或写入操作)及/或已被主机执行操作(例如，经由主机中的DRAM DQ执行的写入操作)的数据值可输入到锁存器组件且由锁存器组件存储。在执行这些数据移动及/或操作期间，可隔离数据值与64个感测组件条带的感测电路。64个感测组件条带接着可用于对存储于其相应子阵列中的数据同时执行任何其它操作(例如，PIM操作，例如AND、OR、刷新、行拷贝、移位、加法、乘法等)。举例来说，可在所述数据值已移动(例如，拷贝、传送及/或输送)到锁存器组件之后将存储于感测组件条带中的数据值释放(例如，擦除、改写)。感测组件条带接着可用于对先前移动到锁存器组件的相同数据值及/或对存储于相应子阵列的其它行中的数据值执行操作。
本文中所描述的存储器阵列架构可提供除刚刚描述的益处以外的一定数目个益处。可通过(举例来说)使得能够与执行其它操作(例如，执行DDR4I/O操作)并行地对存储于存储器单元中的数据执行PIM操作而增加总体处理速度。锁存器组件可提供暂时行存储以用于某些功能(例如，行交换，其中将行的数据值保存于别处同时对所述行的原始数据值进行改写)。锁存器组件可提供对于存储库的控制器是可更直接存取的数据值的存储。举例来说，当连接到控制器时，锁存器组件可用作高速缓冲存储器，可将行的数据值从所述高速缓冲存储器拷贝到存储库中的多个行(例如，以用数据值0或1填充存储库的存储器单元中的所有存储器单元，将行数据掩码拷贝到存储库的多个子阵列中，以及高速缓冲存储器的其它实施方案)。另外，锁存器组件可参与数据值从更靠近于主机的DQ的位置的移动，使得可缩短使数据值在存储器单元与主机之间(例如，进入及/或离开主机DQ)循环而以其它方式花费的延时周期。
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，在不背离本发明的范围的情况下可利用其它实施例且可做出过程、电及结构改变。
如本文中所使用，例如“X”、“Y”、“N”、“M”等标志符(特定来说关于图式中的元件符号)指示可包含如此标记的特定特征的编号。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，而非打算为限制性的。除非上下文另外明确指出，否则如本文中所使用的单数形式“一(a、an)”及“所述(the)”可包含单数个及多个指示物两者。另外，“一定数目个”、“至少一个”及“一或多个”(例如，一定数目个存储器阵列)可以是指一或多个存储器阵列，然而“多个”打算是指一个以上此类事物。此外，贯穿此申请案在容许意义上(即，有可能、能够)而非在强制意义上(即，必须)使用词语“可(can及may)”。术语“包含”及其派生词意指“包含但不限于”。术语“耦合(coupled及coupling)”意指直接或间接物理地连接或用于命令及/或数据的存取及移动(传输)，视上下文情况而定。术语“数据”及“数据值”在本文中互换地使用且可具有相同含义，视上下文情况而定。
如本文中所描述，I/O线可由存储器单元的多个子阵列、行及/或特定列经由耦合到所述子阵列中的每一者的感测组件条带可选择地共享。举例来说，一定数目个列的可选择子集(例如，总数目个列的八个列子集)中的每一者的感测放大器及/或计算组件可以可选择地耦合到多个共享I/O线中的每一者以使存储(高速缓存)于感测组件条带中的数据值移动(例如，拷贝、传送及/或输送)到所述多个共享I/O线中的每一者。I/O线可进一步由锁存器组件、锁存器条带及/或其中的锁存器的可选择子集共享。在一些实施例中，可选择地耦合到每一共享I/O的所述数目个锁存器可对应于可选择地耦合到所述共享I/O线的列的所述数目个感测放大器及/或计算组件(例如，以提供锁存器以存储经由共享I/O线从感测组件条带移动的每一数据值)。除非上下文另外明确指出，否则由于单数形式“一(a、an)”及“所述(the)”可在本文中包含单数个及多个指示物两者，因此“共享I/O线”可用于是指“多个共享I/O线”。此外，“共享I/O线”为“多个共享I/O线”的缩写。
本文中的各图遵循其中第一个数字或前几个数字与图编号对应且剩余数字识别图中的元件或组件的编号惯例。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，在图1中108可指代元件“08”，且在图2中可将类似元件指代为208。如将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的一定数目个额外实施例。另外，各图中所提供的元件的比例及/或相对标度打算图解说明本发明的某些实施例且不应被视为具限制性意义。
图1A是根据本发明的一定数目个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、控制器140、通道控制器143、存储库仲裁器145、高速接口(HSI)141、存储器阵列130、感测电路150及/或一定数目个额外锁存器170还可被单独视为“设备”。
如本文中所使用，额外锁存器打算意指感测(例如，读取、存储、高速缓存)阵列中的存储器单元的数据值且不同于本文中所描述的感测组件条带的感测放大器(例如，如图2中在206处且图3、4A及4B中在对应元件符号处所展示)的额外功能性(例如，外围放大器)。如此，额外锁存器可包含于“锁存器组件170”中。举例来说，锁存器组件170的锁存器465(如图4A及4B中所展示)及锁存器470(如图4C中所展示)可位于存储器装置的存储库121的外围上，如针对图1C中的锁存器条带172及图1D中的锁存器组件170所展示。相比之下，位于多个感测组件条带124中的感测放大器与存储库121中的存储器单元的每一子阵列125在物理上相关联，如图1C及1D中所展示。
本文中所描述的锁存器组件170可包含锁存器条带(例如，如在172及图4A到4C中之对应元件符号处所展示)。在各种实施例中，所述锁存器条带可包含锁存器，其可为一定数目个感测放大器465(例如，如图4A及4B中所展示)或与计算组件466组合的一定数目个感测放大器465(例如，如图4C中所展示)以及多路复用器461及463(例如，如图4A到4C中所展示)。锁存器条带472及473中的锁存器可经由多路复用器461、463可选择地耦合到存储库中的一或多个数据总线456以用于与如图1A中所展示的主机110进行数据交换(例如，输入及/或输出)。
图1A中的系统100包含耦合(例如，连接)到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数字相机、智能电话或存储卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或底板，且可包含一定数目个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或者主机110及存储器装置120两者皆可位于同一集成电路上。系统100可(例如)为伺服器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1A到1D中所展示的实例图解说明具有冯·诺依曼(Von Neumann)架构的系统，但可在非冯·诺依曼架构中实施本发明的实施例，所述非冯·诺依曼架构可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为清晰起见，系统100已被简化以聚焦于与本发明特定相关的特征。存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列以及其它类型的阵列。阵列130可包含存储器单元，所述存储器单元布置成通过存取线(其在本文中可称为字线或选择线)耦合的行及通过感测线(其在本文中可称为数据线或数字线)耦合的列。尽管在图1中展示单个阵列130，但实施例并不如此受限制。例如，存储器装置120可包含一定数目个阵列130(例如，DRAM单元、NAND快闪单元等的一定数目个存储库)。
存储器装置120可包含地址电路142以锁存由I/O电路144经由数据总线156(例如，连接到主机110的I/O总线)提供(例如，经由局部I/O线及全局I/O线提供到外部ALU电路及/或DRAM DQ)的地址信号。如本文中所使用，DRAM DQ可使得能够经由总线(例如，数据总线156)将数据输入到存储库及/或从所述存储库输出数据(例如，从控制器140及/或主机110输出及/或输入到控制器140及/或主机110)。在写入操作期间，电压(高＝1，低＝0)可施加到DQ(例如，引脚)。此电压可转化成适当信号且存储于选定存储器单元中。在读取操作期间，一旦完成存取且启用输出(例如，通过输出启用信号为低)，从选定存储器单元读取的数据值便可出现在DQ处。在其它时间，DQ可处于高阻抗状态中，使得DQ不拉出或灌入电流且不将信号呈现给系统。当两个或两个以上装置(例如，存储库)共享经组合数据总线(如本文中所描述)时，此还可减少DQ争用。
状态与异常信息可(举例来说)通过HSI带外(OOB)总线157从存储器装置120的控制器140提供到通道控制器143，所述状态与异常信息又可从通道控制器143提供到主机110。通道控制器143可包含逻辑组件160以将多个位置(例如，子阵列的控制器)分配于每一相应存储库的阵列中以存储与多个存储器装置(例如，120-1、…、120-N，如图1B中所展示)中的每一者的操作相关联的用于各种存储库的存储库命令、应用程序指令(例如，用于操作序列)及自变量(PIM命令)。通道控制器143可将命令(例如，PIM命令)分派给多个存储器装置120-1、…、120-N以将所述程序指令存储于存储器装置的给定存储库内。
地址信号通过地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150的一定数目个感测放大器(如本文中所描述)感测感测线(数字线)上的电压及/或电流改变而从存储器阵列130感测(读取)数据。感测放大器可读取且锁存来自存储器阵列130的数据页(例如，行)。如本文中所描述的额外计算电路可耦合到感测电路150且可与感测放大器组合使用以感测、存储(例如，高速缓存及/或缓冲)数据、执行计算功能(例如，操作)及/或移动数据。I/O电路144可用于经由数据总线156(例如，64位宽的数据总线)与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。
控制器140(例如，存储库控制逻辑及定序器)可解码由控制总线154从主机110提供的信号(例如，命令)。这些信号可包含可用于控制对存储器阵列130执行的操作的芯片启用信号、写入启用信号及/或地址锁存信号，所述操作包含数据感测、数据存储、数据移动(例如，拷贝、传送及/或输送数据值)、数据写入及/或数据擦除操作以及其它操作。在各种实施例中，控制器140可负责执行来自主机110的指令且存取存储器阵列130。控制器140可为状态机、定序器或某一其它类型的控制器。控制器140可控制在阵列(例如，存储器阵列130)的行中使数据移位(例如，向右或向左)。
下文进一步描述感测电路150的实例(例如，在图2及3中)。例如，在一定数目个实施例中，感测电路150可包含一定数目个感测放大器及一定数目个计算组件，所述数目个计算组件可用作累加器且可用于执行每一子阵列中的操作(例如，对与互补感测线相关联的数据)。
在一定数目个实施例中，感测电路150可用于使用存储于存储器阵列130中的数据作为输入来执行操作且参与在不经由感测线地址存取传送数据(例如，不激发列解码信号)之情况下将用于拷贝、传送、输送、写入、逻辑及/或存储操作的数据移动到存储器阵列130中的不同位置。如此，各种计算功能可使用感测电路150且在感测电路150内执行，而非由在感测电路150外部的处理资源(例如，由与主机110相关联的处理器及/或其它处理电路，例如位于装置120上(例如位于控制器140上或别处)的ALU电路)执行(或与在感测电路150外部的处理资源相关联)。
在各种先前方法中，与操作数相关联的数据(例如)将经由感测电路从存储器经读取且经由I/O线(例如，经由局部I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含一定数目个寄存器且将使用操作数执行计算功能，且经由I/O线将结果往回传送到阵列。相比之下，在本发明的一定数目个实施例中，感测电路150经配置以对存储于存储器阵列130中的数据执行操作且在不启用耦合到感测电路150的I/O线(例如，局部I/O线)的情况下将结果往回存储到存储器阵列130。感测电路150可与阵列的存储器单元同间距地形成。锁存器组件170可包含如本文中所描述的锁存器，且可经由共享I/O线耦合到感测电路150。
举例来说，本文中所描述的感测电路150可按与一对互补感测线相同的间距形成。作为实例，一对互补存储器单元可具有具6F2间距(例如，3F×2F)的单元大小，其中F为特征大小。如果互补存储器单元的一对互补感测线的间距为3F，那么感测电路按间距指示感测电路(例如，每相应对互补感测线的感测放大器及对应计算组件)经形成以装配于互补感测线的3F间距内。
此外，各种先前系统的处理资源(例如，计算引擎，例如ALU)的电路可不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的存储器单元可具有4F2或6F2单元大小。如此，与先前系统的ALU电路相关联的装置(例如，逻辑门)可不能够与存储器单元同间距地(例如，按与感测线相同的间距)形成，此可影响芯片大小及/或存储器密度，举例来说。在一些计算系统及子系统(例如，中央处理单元(CPU))的上下文中，可在不与存储器(例如，阵列中的存储器单元)同间距及/或同芯片的位置中处理数据，如本文中所描述。可由与主机相关联(例如)而非与存储器同间距的处理资源处理数据。
相比之下，本发明的一定数目个实施例可包含感测电路150(例如，包含感测放大器及/或计算组件)与阵列的存储器单元同间距地形成。感测电路150可经配置以用于(例如，能够)执行计算功能(例如，逻辑运算)。
如此，在一定数目个实施例中，不需要阵列130及感测电路150外部的电路来执行计算功能，因为感测电路150可执行适当操作以在不使用外部处理资源的情况下执行此类计算功能。因此，感测电路150可用于至少在某种程度上补充或替换此外部处理资源(或至少此外部处理资源的带宽消耗)。
然而，在一定数目个实施例中，感测电路150可用于执行除由外部处理资源(例如，主机110)执行的操作以外的操作(例如，用以执行指令)。例如，主机110及/或感测电路150可限于仅执行某些操作及/或某一数目个操作。
带有PIM功能的装置操作可使用基于位向量的操作。如本文中所使用，术语“位向量”打算意指位向量存储器装置(例如，PIM装置)上的物理上连续存储于存储器单元阵列的行中的物理上连续数目个位。因此，如本文中所使用，“位向量操作”打算意指对是虚拟地址空间(例如，由PIM装置使用)的连续部分的位向量执行的操作。举例来说，PIM装置中的虚拟地址空间的行可具有16K个位的位长度(例如，对应于呈DRAM配置的16K个互补存储器单元对)。如本文中所描述的用于此16K位行的感测电路150可包含与可选择地耦合到16位行中的对应存储器单元的感测线同间距地形成的对应16K个处理元件(例如，计算组件，如本文中所描述)。PIM装置中的计算组件可作为单位处理元件对由感测电路150感测的存储器单元行的位向量的单个位(例如，由与计算组件配对的感测放大器感测及/或存储于所述感测放大器中，如本文中所描述)进行操作。
启用I/O线可包含启用(例如，接通、激活)使栅极耦合到解码信号(例如，列解码信号)且使源极/漏极耦合到I/O线的晶体管。然而，实施例不限于不启用I/O线。例如，在一定数目个实施例中，感测电路(例如，150)可用于在不启用阵列的列解码线的情况下执行操作；然而，可启用局部I/O线以便将结果传送到除往回到阵列130以外的适合位置(例如，传送到外部寄存器)。
图1A可表示呈包含存储器装置120的计算系统100的形式的设备架构，存储器装置120具有经由通道控制器143耦合到主机110的多个存储库(例如，121-0、…、121-N，如图1B中所展示)。在至少一个实施例中，通道控制器143可耦合到存储器装置120的所述多个存储库且与所述多个存储库整合在一起及/或通道控制器143可耦合到主机110且与主机110整合在一起。通道控制器143可经由地址与控制(A/C)总线154耦合到存储器装置的所述多个存储库中的每一者，地址与控制(A/C)总线154又可耦合到主机110。通道控制器143还可经由经组合数据总线156耦合到所述多个存储库中的每一者，经组合数据总线156又可耦合到主机110。另外，通道控制器143可经由与HSI 141(在本文中还称为状态通道接口)相关联的OOB总线157耦合到所述多个存储库中的每一者，HSI141经配置以将状态、异常及其它数据信息报告给通道控制器143以与主机110进行交换。
如图1A中所展示，通道控制器143可从与存储库仲裁器145(与所述多个存储库中的每一者相关联)相关联的HSI 141接收状态与异常信息。存储库仲裁器145可关于所述多个存储库(例如，存储库零(0)、存储库一(1)、…、存储库六(6)、存储库七(7)等，如图1B中所展示)将控制与数据定序。控制器140可与给定存储器装置120中的每一特定存储库(例如，存储库0、…、存储库7)相关联且可解码由控制总线154从主机110提供的信号。所述多个存储库中的每一者可包含控制器140及其它组件，包含存储器单元阵列130及感测电路150、锁存器组件170及/或数据移动组件171等。
举例来说，所述多个存储库(例如，在多个存储器装置120-1、120-2、…、120-N中，每一存储器装置具有如图1B中所展示的多个存储库)中的每一者可包含地址电路142以锁存通过I/O电路144经由经组合数据总线156(例如，I/O总线)的一部分提供的地址信号。可使用OOB总线157将状态及/或异常信息从与每一存储库相关联(例如，形成于与子阵列中的存储器单元相同的芯片上)的控制器140提供到通道控制器143，又可将所述状态及/或异常信息从所述多个存储库提供到主机110。针对所述多个存储库(例如，存储库0、…、存储库7)中的每一者，地址信号可通过地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用感测电路150感测感测线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可读取且锁存来自存储器阵列130的数据页(例如，行)。I/O电路144可用于经由数据总线156与主机110进行双向数据通信。写入电路148用于将数据写入到存储器阵列130且OOB总线157可用于将状态及/或异常信息报告给通道控制器143。
在一些实施例中，通道控制器143可将命令分派给所述多个存储库(例如，存储库0、…、存储库7)且立即处理来自这些操作的返回结果及/或数据。如本文中所描述，返回结果及/或数据可经由与所述多个存储库中的每一者上的状态通道接口相关联的OOB总线157返回到通道控制器143。
图1B是根据本发明的一定数目个实施例的呈计算系统100的形式的另一设备架构的框图，计算系统100包含经由通道控制器143耦合到主机110的多个存储器装置120-1、…、120-N。在至少一个实施例中，通道控制器143可在模块118的形式中以整合方式耦合到多个存储器装置120-1、…、120-N(例如，形成于与多个存储器装置120-1、…、120-N相同的芯片上)。在替代实施例中，通道控制器143可与主机110整合在一起，如由虚线111所图解说明(例如，形成于与多个存储器装置120-1、…、120-N分开的芯片上)。
如图1B中所展示，通道控制器143可从与多个存储器装置120-1、…、120-N中的每一者中的存储库仲裁器145相关联的HSI 141(在本文中还称为状态通道接口)接收状态及/或异常信息。在图1B的实例中，多个存储器装置120-1、…、120-N中的每一者可包含存储库仲裁器145以关于多个存储库(例如，存储库0、…、存储库7等)将控制与数据定序。所述多个存储库中的每一者可包含控制器140及其它组件，包含存储器单元阵列130及感测电路150、逻辑电路170等，如结合图1A所描述。
通道控制器143可包含一或多个局部缓冲器159以存储程序指令且可包含逻辑160以将多个位置(例如，子阵列或子阵列部分)分配于每一相应存储库的阵列中以存储与多个存储器装置120-1、…、120-N中的每一者的操作相关联的用于各种存储库的存储库命令及自变量(例如，PIM命令)。通道控制器143可将命令(例如，PIM命令)分派给多个存储器装置120-1、…、120-N以将所述程序指令存储于存储器装置的给定存储库内。
如在图1A中，与给定存储器装置(例如，120-1、…、120-N)中的特定存储库(例如，存储库0、…、存储库7等)中的任一子阵列相关联的控制器140(例如，存储库控制逻辑及/或定序器)可解码由控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入、数据拷贝、数据移动及/或数据擦除操作)的芯片启用信号、写入启用信号及/或地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令。
图1C是根据本发明的一定数目个实施例的存储器装置的存储库区段123的框图。举例来说，存储库区段123可表示存储器装置的存储库的一定数目个存储库区段(例如，存储库区段0、存储库区段1、…、存储库区段M-1)中的实例性区段。如图1C中所展示，存储库区段123可包含水平地展示为X(例如，在实例性DRAM存储库及存储库区段中为4096、8192或16,384列以及各种可能性)的多个存储器列122。另外，存储库区段123可划分成分别在125-0、125-1、…、125-N-1处展示的子阵列0、子阵列1、…及子阵列N-1(例如，32、64或128个子阵列以及各种可能性)，所述子阵列由经配置以耦合到数据路径的放大区域分开。如此，子阵列125-0、125-1、…、125-N-1可各自具有分别与感测组件条带0、感测组件条带1、…及感测组件条带N-1对应的放大区域124-0、124-1、…、124-N-1。
每一列122经配置以耦合到感测电路150，如结合图1A且在本文中别处所描述。如此，子阵列中的每一列可个别地耦合到促成所述子阵列的感测组件条带的感测放大器。举例来说，如图1C中所展示，存储库区段123可包含各自具有感测电路150的感测组件条带0、感测组件条带1、…、感测组件条带N-1，感测电路150具有在各种实施例中可用作寄存器、高速缓冲存储器及/或数据缓冲区且耦合到子阵列125-0、125-1、…、125-N-1中的每一列122的感测放大器。
子阵列125-0、125-1、…、125-N-1中的每一者可包含垂直地展示为Y的多个行119(例如，在实例性DRAM存储库中，每一子阵列可包含256、512、1024行以及各种可能性)。实例性实施例不限于本文中所描述的列及行的实例性水平及垂直定向或其实例性数目。
与耦合到存储器阵列130的感测电路150相关联的锁存器组件170(如图1A中所展示)可同与控制器140相关联的数据移动组件171互补且可连接(例如，可选择地耦合)到数据移动组件171。感测子阵列的存储器单元中的数据值的感测放大器位于各自与图1C中所展示的存储库区段123中的存储器单元的子阵列125在物理上相关联的多个感测组件条带124中。
相比之下，经配置以接收所移动数据值、存储所移动数据值及/或使得能够存取及进一步移动来自存储库区段123的数据值(例如，由控制器140及/或主机110存取及/或移动到控制器140及/或主机110)的锁存器组件170包含位于存储库区段123的外围上的一定数目个锁存器条带172(例如，1到8个锁存器条带以及其它可能性，如本文中所描述)中的多个锁存器。所述多个锁存器可各自配置有用于数据值的存储器(高速缓冲存储器)。举例来说，在读取及/或写入操作期间，可响应于行119的存取而从所述行移动数据值(例如，行中的数据值中的一些或所有数据值)。每一列122可经配置以耦合到锁存器条带172中的锁存器(例如，经由多个共享I/O线，如本文中所描述)。如此，存储库中的每一列可个别地耦合到促成所述存储库的锁存器条带172的锁存器。存储器阵列130的每一存储库121-1、…、121-N可经配置以包含其自身的锁存器条带172中的至少一者。
如图1C中所展示，存储库区段123可与控制器140相关联。在各种实例中，图1C中所展示的控制器140可表示图1A及1B中所展示的控制器140所体现且控制器140中所含的功能性的至少一部分。控制器140可指导(例如，控制)将命令及数据141输入到区段123且将数据从存储库区段123输出(例如，移动)(例如，到主机110)而且控制区段123中的数据移动，如本文中所描述。存储库区段123可包含到DRAM DQ的数据总线156(例如，64位宽的数据总线)，其可对应于结合图1A所描述的数据总线156。子阵列(例如，125-0、125-1、…、125-N-1)的每一存储库(例如，121-0、…、121-7)的每一数据总线156可称为促成经组合数据总线的形成的数据总线的一部分(例如，如结合图1B针对多个存储库及/或存储器装置所描述)。如此，在一些实施例中，八个存储库的八个64位宽的数据总线部分可促成512位宽的经组合数据总线。
图1D是根据本发明的一定数目个实施例的存储器装置的存储库121-1的框图。举例来说，存储库121-1可表示存储器装置120的实例性存储库，例如结合图1B所描述的存储库0、…、存储库7(121-0、…、121-7)。如图1D中所展示，存储库121-1可包含多个主存储器列(水平地展示为X)(例如，在实例性DRAM存储库中为16,384列)。另外，存储库121-1可划分成(例如，子阵列的)存储库区段123-1、123-2、…、123-N，所述存储库区段由用于数据路径的放大区域(例如，与图1C中的感测组件条带0、感测组件条带1、…及感测组件条带N-1对应的放大区域124-0、124-1、…、124-N-1)分开。存储库区段123-1、…、123-N中的每一者可包含多个行(垂直地展示为Y)(例如，在实例性DRAM存储库中，每一区段可包含16个子阵列，每一子阵列可包含256、512或1024行)。实例性实施例不限于在此处所描述的列及行的实例性水平及/或垂直定向或其实例性数目。
如图1D中所展示，存储库121-1可包含耦合到存储库区段123-1、…、123-N的锁存器组件170，锁存器组件170包含各自可操作为用于数据值的高速缓冲存储器的锁存器。锁存器组件170可表示图1A中所展示的可选择地耦合到感测电路150(其耦合到存储器阵列130(例如，其存储库)及控制器140)的锁存器组件170及/或图1C中所展示的与子阵列125-0、125-1、…、125-N-1及控制器140相关联的锁存器条带172的另一实例。进一步地，如图1D中所展示，存储库121-1可与存储库控制件(例如，控制器140)相关联。举例来说，图1D中所展示的存储库控制件可表示图1A到1C中所展示的控制器/定序器140所体现且控制器/定序器140中所含的功能性的至少一部分。
图2是图解说明根据本发明的一定数目个实施例的感测电路250的示意图。感测电路250可对应于图1A中所展示的感测电路150。
存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元可包含晶体管202-1及电容器203-1，且第二存储器单元可包含晶体管202-2及电容器203-2等。在此实施例中，存储器阵列230为1T1C(单晶体管单电容器)存储器单元的DRAM阵列，尽管可使用其它配置实施例(例如，每存储器单元具有两个晶体管及两个电容器的2T2C)。在一定数目个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得原本存储于单元中的数据在被读取之后经刷新)。
存储器阵列230的单元可布置成由存取(字)线204-X(行X)、204-Y(行Y)等耦合的行及由若干对互补感测线(例如，图2中所展示的数字线DIGIT(D)及DIGIT(D)_以及图3及4A到4B中所展示的数字线DIGIT_0及DIGIT_0*)耦合的列。与每一对互补感测线的对应个别感测线还可称为分别针对DIGIT(D)的数字线205-1及针对DIGIT(D)_的数字线205-2，或图3及4A到4B中的对应元件符号。尽管图2中展示仅一对互补数字线，但本发明的实施例并不如此受限制，且存储器单元阵列可包含额外存储器单元列及数字线(例如，4,096、8,192、16,384等)。
尽管行及列经图解说明为正交地定向于平面中，但实施例并不如此受限制。举例来说，行及列可相对于彼此以任一可行三维配置定向。举例来说，行及列可相对于彼此以任一角度定向，可定向于基本上水平平面或基本上垂直平面中，及/或可定向于折叠拓扑中，以及其它可能三维配置。
存储器单元可耦合到不同数字线及字线。举例来说，晶体管202-1的第一源极/漏极区域可耦合到数字线205-1(D)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-Y。晶体管202-2的第一源极/漏极区域可耦合到数字线205-2(D_)，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-X。如图2中所展示的单元板可耦合到电容器203-1及203-2中的每一者。所述单元板可为可在各种存储器阵列配置中被施加参考电压(例如，接地)的共同节点。
根据本发明的一定数目个实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括与相应存储器单元列对应(例如，耦合到相应对互补数字线)的感测放大器206及计算组件231。感测放大器206可耦合到成对互补数字线205-1及205-2。计算组件231可经由通过门207-1及207-2耦合到感测放大器206。通过门207-1及207-2的栅极可耦合到操作选择逻辑213。
操作选择逻辑213可经配置以包含：通过门逻辑，其用于控制通过门，所述通过门耦合未在感测放大器206与计算组件231之间转置的成对互补数字线；及交换门逻辑，其用于控制交换门，所述交换门耦合在感测放大器206与计算组件231之间转置的成对互补数字线。操作选择逻辑213也可耦合到成对互补数字线205-1及205-2。操作选择逻辑213可经配置以基于选定操作而控制通过门207-1及207-2的连续性。
感测放大器206可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包括可在本文中称为初级锁存器的交叉耦合的锁存器。在图2中所图解说明的实例中，对应于感测放大器206的电路包括锁存器215，锁存器215包含耦合到一对互补数字线D 205-1及(D)_205-2的四个晶体管。然而，实施例并不限于此实例。锁存器215可为交叉耦合的锁存器(例如，例如n沟道晶体管(例如，NMOS晶体管)227-1及227-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)229-1及229-2的另一对晶体管的栅极交叉耦合)。包括晶体管227-1、227-2、229-1及229-2的交叉耦合的锁存器215可称为初级锁存器。
在操作中，当正感测(例如，读取)存储器单元时，数字线205-1(D)或205-2(D_)中的一者上的电压将稍大于数字线205-1(D)或205-2(D_)中的另一者上的电压。可将ACT信号及RNL*信号驱动为低以启用(例如，激发)感测放大器206。具有较低电压的数字线205-1(D)或205-2(D)_将接通PMOS晶体管229-1或229-2中的一者达到大于PMOS晶体管229-1或229-2中的另一者的程度，借此将具有较高电压的数字线205-1(D)或205-2(D)_驱动为高达到大于将另一数字线205-1(D)或205-2(D)_驱动为高的程度。
类似地，具有较高电压的数字线205-1(D)或205-2(D_)将接通NMOS晶体管227-1或227-2中的一者达到大于NMOS晶体管227-1或227-2中的另一者的程度，借此将具有较低电压的数字线205-1(D)或205-2(D_)驱动为低达到大于将另一数字线205-1(D)或205-2(D_)驱动为低的程度。因此，在短延迟之后，通过源极晶体管将具有稍微较大电压的数字线205-1(D)或205-2(D_)驱动到供应电压VCC的电压，且通过槽式晶体管将另一数字线205-1(D)或205-2(D_)驱动到参考电压的电压(例如，接地)。因此，交叉耦合的NMOS晶体管227-1及227-2以及PMOS晶体管229-1及229-2用作感测放大器对，所述感测放大器对放大数字线205-1(D)及205-2(D_)上的差分电压且操作以锁存从选定存储器单元感测到的数据值。
实施例并不限于图2中所图解说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及单端感测放大器(例如，耦合到一个数字线的感测放大器)。而且，本发明的实施例不限于例如图2中所展示折叠式数字线架构的折叠式数字线架构。
可操作感测放大器206连同计算组件231以使用来自阵列的数据作为输入来执行各种操作。在一定数目个实施例中，可在不经由数字线地址存取传送数据(例如，不激发列解码信号使得数据经由局部I/O线传送到阵列及感测电路外部的电路)的情况下将操作的结果往回存储到阵列。如此，本发明的一定数目个实施例可使得能夠使用少于各种先前方法的功率执行操作及与其相关联的计算功能。另外，由于一定数目个实施例消除对跨越局部及全局I/O线传送数据以便执行计算功能(例如，在存储器与离散处理器之间)的需要，因此一定数目个实施例可达成与先前方法相比较经增加(更快)的处理能力。
感测放大器206可进一步包含可经配置以平衡数字线205-1(D)与205-2(D_)的平衡电路214。在此实例中，平衡电路214包括耦合于数字线205-1(D)与205-2(D_)之间的晶体管224。平衡电路214还包括各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区域的晶体管225-1及225-2，其中VDD为与阵列相关联的供应电压。晶体管225-1的第二源极/漏极区域可耦合到数字线205-1(D)，且晶体管225-2的第二源极/漏极区域可耦合到数字线205-2(D_)。晶体管224、225-1及225-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线226。如此，激活EQ会启用晶体管224、225-1及225-2，此有效地将数字线205-1(D)与205-2(D_)短接在一起且短接到平衡电压(例如，VCC/2)。
尽管图2展示包括平衡电路214的感测放大器206，但实施例并不如此受限制，且平衡电路214可与感测放大器206离散地实施，以不同于图2中展示的配置的配置实施，或者根本不实施。
如下文进一步描述，在一定数目个实施例中，感测电路250(例如，感测放大器206及计算组件231)可经操作以执行选定操作，且最初将结果存储于感测放大器206或计算组件231中的一者中而不经由局部或全局I/O线传送来自感测电路的数据(例如，不经由激活列解码信号(例如)执行感测线地址存取)。
执行操作(例如，涉及数据值的布尔逻辑运算)是基本的且常用的。在许多较高阶操作中使用布尔逻辑运算。因此，可借助经改进操作实现的速度及/或功率效率可转化为较高阶函数性的速度及/或功率效率。
如图2中所展示，计算组件231还可包括可在本文中称为一次级锁存器264的锁存器。次级锁存器264可以类似于上文关于初级锁存器215所描述的方式的方式来配置及操作，除了包含于次级锁存器中的交叉耦合的成对p沟道晶体管(例如，PMOS晶体管)可使其相应源极耦合到供应电压(例如，VDD)，且成对次级锁存器的交叉耦合的n沟道晶体管(例如，NMOS晶体管)可使其相应源极选择性地耦合到参考电压(例如，接地)，使得连续地启用次级锁存器。计算组件231的配置并不限于图2中所展示的配置，且各种其它实施例是可行的。
如本文中所描述，存储器装置(例如，图1A中的120)可经配置以经由数据总线(例如，156)及控制总线(例如，154)耦合到主机(例如，110)。存储器装置中的存储库121(例如，图1C中的存储库区段123)可包含存储器单元的多个子阵列(例如，图1C中的125-0、125-1、…、125-N-1)。存储库121可包含经由存储器单元的多个列(例如，图1C中的122)耦合到所述多个子阵列的感测电路(例如，图1A中的150及图2、3、4A及4B中的对应元件符号)。所述感测电路可包含耦合到所述列中的每一者的感测放大器及计算组件(例如，在图2中分别为206及231)。
存储库121可包含多个感测组件条带(例如，图1C中的124-0、124-1、…、124-N-1)，每一感测组件条带具有耦合到所述多个子阵列中的相应子阵列的感测电路。如本文中所描述，耦合到存储库的控制器(例如，图1A到1C中的140)可经配置以指导存储于第一子阵列中的数据值(例如，来自由所耦合感测组件条带感测(高速缓存)的子阵列的行中的数据值)的移动，从而存储于锁存器条带(例如，图1C中的172)及/或锁存器组件(例如，图1D中的170)的锁存器(例如，图4A及4B中的465及/或图4C中的470)中。在感测组件条带中的感测放大器及/或计算组件(例如，在图2中分别为206及231)与形成锁存器条带中的锁存器的对应感测放大器及/或计算组件(例如，在图4A到4C中分别为465及466)之间移动(例如，拷贝、传送及/或输送)数据值可通过所述感测组件条带及所述锁存器条带所共享的一定数目个可选择地耦合的I/O线(例如，图3中的355及图4A到4C中的455-1到455-M)达成，如本文中所描述。
存储器装置可包含感测组件条带(例如，图1C中的124及图4A及4B中的424)，所述感测组件条带经配置以包含数目可与存储器单元的所述多个列(例如，图1C中的122以及图3中的305-1及305-2)的数目对应的多个感测放大器及计算组件(例如，分别为306-0、306-1、…、306-7及331-0、331-1、…、331-7，如图3中所展示)，其中所述数目个感测放大器及/或计算组件可以可选择地耦合到所述多个共享I/O线(例如，经由列选择电路358-1及358-2)。所述列选择电路可经配置以通过可选择地耦合到多个(例如，四个、八个及十六个以及其它可能性)感测放大器及/或计算组件而可选择地感测子阵列的特定存储器单元列中的数据。
在一些实施例中，存储库中的多个感测组件条带(例如，图1C中的124-0、…、124-N-1)的数目可对应于存储库中的所述多个子阵列(例如，图1C中的125-0、125-1、…、125-N-1)的数目。感测组件条带可包含经配置以将从第一子阵列的行感测的一定量的数据并行移动(例如，拷贝、传送及/或输送)到多个共享I/O线的一定数目个感测放大器及/或计算组件。在一些实施例中，所述量的数据可对应于所述多个共享I/O线的至少一千位宽度。
如本文中所描述，存储器单元阵列可包含DRAM存储器单元的实施方案，其中控制器响应于命令而配置以经由共享I/O线将数据从源位置移动(例如，拷贝、传送及/或输送)到目的地位置。在各种实施例中，源位置可在存储器装置中的第一存储库中且目的地位置可在第二存储库中及/或源位置可在存储器装置中的一个存储库的第一子阵列中且目的地位置可在同一存储库的第二子阵列中。所述第一子阵列及所述第二子阵列可在存储库的相同区段中或所述子阵列可在存储库的不同区段中。
如本文中所描述，设备可经配置以将数据从源位置移动(例如，拷贝、传送及/或输送)到共享I/O线(例如，455-1)，所述源位置包含与第一数目个感测放大器及计算组件(例如，分别为子阵列0(425-0)中的406-0及431-0)相关联的特定行(例如，图3中的319)及列地址。另外，设备可经配置以使用共享I/O线(例如，455-1)将数据移动到目的地位置，所述目的地位置包含与第二数目个感测放大器及计算组件(例如，分别为子阵列N-1(425-N-1)中的406-0及431-0)相关联的特定行及列地址。如读者将了解，每一共享I/O线(例如，455-1)可实际上包含一对互补共享I/O线(例如，如图3的实例性配置中所展示的共享I/O线及共享I/O线*)。在本文中所描述的一些实施例中，2048条共享I/O线(例如，若干对互补共享I/O线)可配置为2048位宽的共享I/O线。
如本文中所描述，存储器装置可包含锁存器，所述锁存器可选择地耦合到存储器单元的列且经配置以存储(例如，高速缓存)从感测电路移动的数据值。所述存储器装置可包含控制器，所述控制器经配置以指导将数据值从感测电路(例如，在感测组件条带中)移动到锁存器(例如，在锁存器条带中)。在一些实施例中，所述锁存器可经配置以可选择地耦合到所述控制器(例如，经由共享、局部及/或全局I/O线，如本文中所描述)以使得能够通过控制器存取存储于锁存器中的数据值。
包含锁存器的锁存器组件可形成于存储库的外围上(例如，如图1C中在172处及/或图1D中在170处所展示)。相比之下，感测电路可包含于多个感测组件条带中，其中每一感测组件条带可与存储库中的所述多个子阵列中的相应子阵列在物理上相关联(例如，如图1C中在感测组件条带124-0、124-1、…、124-N-1及子阵列125-0、125-1、…、125-N-1处所展示)。
锁存器可进一步经配置以使得能够对存储于锁存器中的数据值执行操作。举例来说，如图4C中所展示，锁存器470可包含感测放大器465以存储经由共享I/O线(例如，455-M)移动的数据值且包含计算组件466以使得能够执行操作，如本文中所描述。因此，已被执行操作的数据值可不同于所移动数据值(例如，经由从共享I/O线输入而存储于锁存器中的数据值)。
一定数目个锁存器可形成于存储器装置(例如，图1A中的120)的存储库(例如，图1D中的121-1)中。每一锁存器可经配置以可选择地耦合到与存储库相关联的数据总线(例如，如结合图1B中的156及图4A到4C中的456所描述)以将所存储数据值从锁存器输出到主机110。在一些实施例中，从选定子阵列移动到锁存器的数据值(例如，存储于子阵列的选定行中的选定存储器单元中的数据值)可为保持存储于选定子阵列中的数据值的副本。因此，存储器装置可经配置以与经由数据总线将存储于锁存器中的数据值输出到主机并行地(例如，在基本上相同时间点)对存储于选定子阵列中的数据值执行操作(例如，在感测组件条带的感测电路中)。如本文中所描述，存储于锁存器中的数据值可为从耦合到选定子阵列的感测电路移动到锁存器的所感测数据值。
如本文中所描述，存储器装置(例如，图1B中的存储器装置120-1、…、120-N)可包含多个存储库(例如，图1B中的存储库121-0、121-1、…、121-7)。所述多个存储库中的每一存储库可经配置以经由可配置为所述多个存储库的经组合数据总线的数据总线(例如，156及456)的一部分可选择地耦合到主机。主机可经配置以指导经由经组合数据总线将来自第一存储库中的锁存器的数据值(例如，从相应感测组件条带中的对应感测电路移动到第一存储库中的锁存器组件的数据值)移动到所述多个存储库中的第二存储库。在各种实施例中，第二存储库中的控制器可经配置以指导将数据值移动到第二存储库的一或多个选定子阵列(例如，选定子阵列的一或多个选定行中的选定存储器单元)。
如本文中所描述，数据值的移动可包含数据值的副本从源位置移动到目的地位置。举例来说，可将一定数目个数据值拷贝且移动到目的地锁存器条带的锁存器且原始数据值可保持存储(例如，不改变地)于子阵列的源行中。在各种实施例中，源位置及/或目的地位置可为主机、选定存储库、选定存储库的选定DQ、选定存储库的选定控制器、选定存储库的经组合数据总线的一部分、多个存储库的经组合数据总线、选定子阵列、子阵列的选定行的存储器单元、感测电路、选定子阵列的感测组件条带、锁存器、锁存器条带及/或锁存器组件以及本文中所描述的其它可能源及/或目的地位置。在一些实施例中，数据值可从源位置传送到目的地位置。举例来说，当存储(高速缓存)于感测组件条带中的数据值拷贝且移动到锁存器组件时，存储于子阵列的行中的原始数据值中的至少一者可经改变(例如，通过被擦除及/或通过后续写入操作，如本文中所描述)。
图3是图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的示意图。图3展示八个感测放大器(例如，分别在306-0、306-1、…、306-7处展示的感测放大器0、1、…、7)，每一感测放大器耦合到相应对互补感测线(例如，数字线305-1及305-2)。图3还展示八个计算组件(例如，在331-0、331-1、…、331-7处展示的计算组件0、1、…、7)，每一计算组件经由相应通过门307-1及307-2以及数字线305-1及305-2耦合到相应感测放大器(例如，如针对感测放大器0在306-0处所展示)。举例来说，通过门可如图2中所展示而连接且可由操作选择信号Pass控制。举例来说，选择逻辑的输出可耦合到通过门307-1及307-2的栅极以及数字线305-1及305-2。感测放大器及计算组件的对应对可促成在350-0、350-1、…、350-7处指示的感测电路的形成。
存在于成对互补数字线305-1及305-2上的数据值可加载到计算组件331-0中，如结合图2所描述。举例来说，当启用通过门307-1及307-2时，成对互补数字线305-1及305-2上的数据值可从感测放大器传递到计算组件(例如，306-0到331-0)。成对互补数字线305-1及305-2上的数据值可为在激发感测放大器306-0时存储于所述感测放大器中的数据值。
图3中的感测放大器306-0、306-1、…、306-7可各自对应于图2中所展示的感测放大器206。图3中所展示的计算组件331-0、331-1、…、331-7可各自对应于图2中所展示的计算组件231。一个感测放大器与一个计算组件的组合可促成DRAM存储器子阵列325的一部分的感测电路(例如，350-0、350-1、…、350-7)，DRAM存储器子阵列325配置到由子阵列的一定数目个感测组件条带及/或锁存器组件共享的I/O线355，如本文中所描述。图3中所展示的感测放大器306-0、306-1、…、306-7及计算组件331-0、331-1、…、331-7的成对组合可包含于感测组件条带(如图1C中在124处且图4A及4B中在424处所展示)中。
在图4A及4B中展示锁存器条带472的实施例的感测放大器465-0、465-1、…、465-X-1。感测放大器465-0、465-1、…、465-X-1与计算组件466-0、466-1、…、466-X-1的组合可包含于锁存器组件条带473的另一实施例中，如图4C中所展示。感测放大器465-0、465-1、…、465-X-1可经配置及/或可具有类似于或相同于感测放大器306-0、306-1、…、306-7的功能性及/或计算组件466-0、466-1、…、466-X-1可经配置及/或可具有类似于或相同于计算组件331-0、331-1、…、331-7的功能性，图3、4A及4B中所展示且结合图2所描述。
图3中所图解说明的实施例的配置出于清晰目的而经展示且不限于这些配置。例如，图3中针对感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7及共享I/O线355组合所图解说明的配置不限于感测电路的感测放大器306-0、306-1、…、306-7与计算组件331-0、331-1、…、331-7的组合的二分之一形成于存储器单元的列322(未展示)上面且二分之一形成于存储器单元的列322下面。形成经配置以耦合到共享I/O线的感测电路的感测放大器与计算组件的这些组合的数目不限于八。另外，共享I/O线355的配置不限于分裂成两个共享I/O线以用于单独耦合两组互补数字线305-1及305-2中的每一者，共享I/O线355的定位也不限于在形成感测电路的感测放大器与计算组件的组合中间(例如，不如说在感测放大器与计算组件的组合的任一端处)。
图3中所图解说明的电路还展示经配置以关于子阵列325的特定列322、与其相关联的互补数字线305-1及305-2以及共享I/O线355实施数据移动操作(例如，如由图1A到1D中所展示的控制器140指导)的列选择电路358-1及358-2。举例来说，列选择电路358-1具有经配置以与对应列(例如列0(332-0)、列2、列4及列6)耦合的选择线0、2、4及6。列选择电路358-2具有经配置以与对应列(例如列1、列3、列5及列7)耦合的选择线1、3、5及7。在各种实施例中，结合图3所描述的列选择电路358可表示结合图4A及4B所描述的多路复用器460所体现且多路复用器460中所含的功能性的至少一部分。
控制器140可耦合到列选择电路358以控制选择线(例如，选择线0)以存取存储于感测放大器、计算组件中及/或存在于成对互补数字线(例如，当经由来自选择线0的信号激活选择晶体管359-1及359-2时为305-1及305-2)上的数据值。激活选择晶体管359-1及359-2(例如，如由控制器140指导)使得能够耦合感测放大器306-0、计算组件331-0及/或列0(322-0)的互补数字线305-1及305-2以将数字线0及数字线0*上的数据值移动到共享I/O线355。举例来说，所移动数据值可为存储(高速缓存)于感测放大器306-0及/或计算组件331-0中的来自特定行319的数据值。可由控制器140类似地选择来自列0到7中的每一者的数据值，从而激活适当选择晶体管。
此外，启用(例如，激活)选择晶体管(例如，选择晶体管359-1及359-2)可使得特定感测放大器及/或计算组件(例如，分别为306-0及/或331-0)能够与共享I/O线355耦合，使得由放大器及/或计算组件存储的数据值可移动到共享I/O线355(例如，放置于共享I/O线355上及/或传送到共享I/O线355)。在一些实施例中，一次选择一个列(例如，列322-0)以耦合到特定共享I/O线355以移动(例如，拷贝、传送及/或输送)所存储数据值。在图3的实例性配置中，共享I/O线355经图解说明为共享差分I/O线对(例如，共享I/O线及共享I/O线*)。因此，列0(322-0)的选择可产生来自行(例如，行319)及/或如存储于与互补数字线305-1及305-2相关联的感测放大器及/或计算组件中的两个数据值(例如，具有0及/或1的值的两个位)。可将这些数据值并行输入到共享差分I/O线355的每一共享差分I/O对(例如，共享I/O及共享I/O*)。
图4A到4C是图解说明根据本发明的一定数目个实施例的用于存储器装置中的数据移动的电路的其它示意图。如图1C及1D中所图解说明且图4A及4B中更详细地展示，DRAM存储器装置的存储库区段可包含多个子阵列，在图4A及4B中，所述多个子阵列在425-0处经指示为子阵列0且在425-N-1处经指示为子阵列N-1。
将被视为水平地连接的图4A及4B图解说明每一子阵列(例如，图4A中部分地展示且图4B中部分地展示的子阵列425-0)可具有一定数目个相关联感测放大器406-0、406-1、…、406-X-1及计算组件431-0、431-1、…、431-X-1。举例来说，每一子阵列425-0、…、425-N-1可具有一或多个相关联感测组件条带(例如，424-0、…、424-N-1)。根据本文中所描述的实施例，每一子阵列425-0、…、425-N-1可分裂成若干部分462-1(图4A中所展示)、462-2、…、462-M(图4B中所展示)。部分462-1、…、462-M可各自分别包含可以可选择地耦合到给定共享I/O线(例如，455-M)的特定数目(例如，2、4、8、16、等)个感测放大器及/或计算组件(例如，感测电路150)以及列422-0、…、422-X-1当中的对应列(例如，422-0、422-1、…、422-7)。感测放大器与计算组件的对应对可促成图4A及4B中在450-0、450-1、…、450-X-1处指示的感测电路的形成。
图4A及4B还图解说明存储库区段可包含示意性地图解说明为相对于子阵列425-0、425-1、…、425-N-1的位置外围地位于存储库区段中的至少一个锁存器条带472。图4A及4B中的锁存器条带部分472-1及472-M还可被视为水平地连接，在一些实施例中，所述锁存器条带部分可平行于存储库区段中的最后子阵列425-N-1的宽度(例如，行中的第一存储器单元到最后存储器单元的定向及/或距离)而延伸，但并非最后子阵列425-N-1的一部分。然而，实施例并不如此受限制。举例来说，锁存器条带可平行于存储库区段中的第一子阵列425-0而定位且延伸，但并非第一子阵列425-0的一部分。
图4A及4B中所图解说明的锁存器条带部分472-1及472-M展示每一锁存器条带可包含一定数目个锁存器465，在一些实施例中，锁存器465的数目可相同于及/或对应于图4A及4B中所展示的锁存器条带部分472-1及472-M的实施例的感测放大器465-0、465-1、…、465-X-1的数目。图4C中所图解说明的锁存器条带473还展示每一锁存器条带可包含一定数目个锁存器470。为了清晰，图4C中的锁存器条带部分473-M中所图解说明的锁存器470-X-8、470-X-7、…、470-X-1的位置对应于图4B中的锁存器条带部分472-M中所图解说明的锁存器(例如，感测放大器)465-X-8、465-X-7、…、465-X-1的位置。锁存器条带473还可被视为水平地连接，如图4A及4B中所展示，且在一些实施例中可平行于存储库区段中的最后子阵列425-N-1的宽度(例如，行中的第一存储器单元到最后存储器单元的定向及/或距离)而延伸，但并非最后子阵列425-N-1的一部分，最后子阵列425-N-1包含感测组件条带424-N-1的感测电路450。图4C中的锁存器条带部分472-M中所图解说明的锁存器470-X-8、470-X-7、…、470-X-1中的每一者可包含耦合到相应计算组件466-X-8、466-X-7、…、466-X-1的相应感测放大器465-X-8、465-X-7、…、465-X-1。
在各种实施例中，锁存器条带472及473的一或多个部分可相对于存储库区段中的子阵列处于各种位置处。举例来说，在一些实施例中，锁存器条带可定位于子阵列之间。因此，多个锁存器条带可使至少一个锁存器条带定位于子阵列群组(例如，所述群组为一或多个子阵列)之间以形成分配到特定子阵列群组(例如，一个或两个群组)的数据值存储区的锁存器条带。
在一些实施例中，锁存器条带可沿着存储库区段中的至少一个子阵列的相对宽度延伸。单个锁存器条带及/或多个锁存器条带可各自包含与子阵列的每一行中的存储器单元的数目(例如，16,384)对应的每锁存器条带相同数目(例如，16,384)个感测放大器及/或计算组件以使得能够将存储于子阵列的行中的每一数据值存储於每一锁存器条带中。举例来说，多个锁存器条带可存储来自一或多个子阵列的相应多个行的数据值。
在一些实施例中，锁存器条带可包含数目与比子阵列的每一行中的存储器单元数目多的数目对应的锁存器。举例来说，锁存器条带中的锁存器可配置为一个以上锁存器行，其中每一锁存器行包含数目多于、基本上等于或少于子阵列的每一行中的存储器单元数目的锁存器。
一些实施例可具有一个以上锁存器条带，其中每一锁存器条带的宽度(例如，从第一感测放大器及/或计算组件到最后感测放大器及/或计算组件的距离)可对应于至少一个子阵列的相对子部分的宽度。举例来说，当子阵列的每一行中存在16,384个存储器单元时，每锁存器条带可存在与对应于16,384个存储器单元的子部分的子阵列相关联的各种数目个感测放大器及/或计算组件(例如，16,384个存储器单元除以八个锁存器条带产生每锁存器条带2048个感测放大器及/或计算组件)。在一些实施例中，为了解除对与存储库区段中的其它组件的间距的大小及/或面积约束以及其它原因，如此配置的多个锁存器条带可定位于交错及/或堆叠布置中以及其它可能性。
在一些实施例中，如图3、4A及4B中所展示，可以可选择地耦合到共享I/O线455(其可为一对共享差分线)的每子阵列感测放大器及计算组件以及对应列的特定数目可为八。如此，子阵列的部分462-1、462-2、…、462-M的数目(例如，每共享I/O线可以可选择地耦合的感测放大器及/或计算组件的子集的数目)可与经配置以耦合到子阵列的共享I/O线455-1、455、2、…、455-M的数目相同。子阵列可根据各种DRAM架构来布置以用于将共享I/O线455-1、455、2、…、455-M耦合于子阵列425-0、425-1、…、425-N-1之间。
举例来说，图4A中的子阵列0(425-0)的部分462-1可对应于图3中所图解说明的子阵列的部分。如此，感测放大器0(406-0)及/或计算组件0(431-0)可耦合到列422-0。如本文中所描述，列可经配置以包含称为数字线0及数字线0*的一对互补数字线。然而，替代实施例可包含单个存储器单元列的单个数字线405-0(感测线)。实施例并不如此受限制。
如图1C及1D中所图解说明且图4A及4B中更详细地展示，在各种实施例中，感测组件条带可从子阵列的一个端延伸到所述子阵列的相对端。举例来说，如针对子阵列0(425-0)所展示，在折叠感测线架构中示意性地展示为在DRAM列上面及下面的感测组件条带0(424-0)可包含子阵列425-0的部分462-1中的感测放大器0(406-0)及计算组件0(431-0)到部分462-M中的感测放大器X-1(406-X-1)及计算组件X-1(431-X-1)且从感测放大器0(406-0)及计算组件0(431-0)延伸到感测放大器X-1(406-X-1)及计算组件X-1(431-X-1)。
如结合图3所描述，图4A及4B中针对感测放大器406-0、406-1、…、406-X-1与计算组件431-0、431-1、…、431-X-1及共享I/O线455-1到共享I/O线455-M组合所图解说明的配置不限于在折叠DRAM架构中感测电路(例如，450)的感测放大器与计算组件的组合的二分之一形成于存储器单元列上面且二分之一形成于存储器单元列422-0、422-1、…、422-X-1下面。举例来说，在各种实施例中，特定子阵列425的感测组件条带424可在感测放大器条带的任何数目个感测放大器及计算组件形成于存储器单元列上面及/或下面的情况下形成。因此，在如图1C及1D中所图解说明的一些实施例中，感测电路及对应感测放大器条带的所有感测放大器及计算组件可形成于存储器单元列上面或下面。
如结合图3所描述，每一子阵列可具有列选择电路(例如，358)，所述列选择电路经配置以关于子阵列(例如子阵列425-0)的特定列422及其互补数字线实施数据移动操作，从而将所存储数据值从感测放大器406及/或计算组件431耦合到给定共享I/O线455-1、…、455-M(例如，图3中的互补共享I/O线355)。举例来说，控制器140可指导感测子阵列425-0的特定行(例如，行319)中的存储器单元的数据值且将所述数据值移动(例如，拷贝、传送及/或输送)到子阵列425-1、425-2、…、425-N-1的相同或不同编号行在相同或不同编号列中。举例来说，在一些实施例中，可将数据值从第一子阵列的一部分移动到第二子阵列的不同部分(例如，未必从子阵列0的部分462-1移动到子阵列N-1的部分462-1)。举例来说，在一些实施例中，可使用移位技术将数据值从部分462-1中的列移动到部分462-M中的列。
列选择电路(例如，图3中的358)可针对特定行指导子阵列的部分(例如，子阵列425-0的部分462-1)中的八个列(例如，数字/数字*)中的每一者的移动(例如，顺序移动)，使得所述部分的感测放大器条带(例如，424-0)的感测放大器及计算组件可存储(高速缓存)所有数据值且以特定次序(例如，以感测所述列的次序)将所有数据值移动到共享I/O线。关于互补数字线(数字/数字*)及互补共享I/O线355，针对八个列中的每一者，可存在从子阵列的一个部分定序到共享I/O线的16个数据值(例如，位)，使得每次从感测放大器及计算组件中的每一者将一个数据值(例如，位)输入到互补共享I/O线中的每一者。
如此，在子阵列的2048个部分(例如，子阵列425-0、425-1、…、425-N-1中的每一者的子阵列部分462-1)各自具有八个列且各自经配置以耦合到不同共享I/O线(例如，455-1到455-M)的情况下，2048个数据值(例如，位)可在基本上相同时间点(例如，并行地)移动到所述多个共享I/O线。因此，所述多个共享I/O线可为(举例来说)至少一千位宽(例如，2048位宽)，以便增加DRAM实施方案中的数据移动的速度、速率及/或效率(例如，相对于64位宽的数据路径)。
如图4A及4B中所图解说明，在每一子阵列(例如，子阵列425-0)中，一或多个多路复用器460-1及460-2可耦合到所述子阵列的感测放大器条带424-0的每一部分462-1、462-2、…、462-M的感测放大器及/或计算组件。在各种实施例中，结合图4A及4B所描述的多路复用器460可至少包含结合图3所描述的列选择电路358所体现且列选择电路358中所含的功能性。多路复用器460-1及460-2可经配置以存取、选择、接收、协调、组合由子阵列的一部分(例如，部分462-1)中的所述数目个选定感测放大器及/或计算组件存储(高速缓存)的数据值(例如，位)及/或将所述数据值移动(例如，拷贝、传送及/或输送)到共享I/O线(例如，共享I/O线455-1)。多路复用器可形成于感测放大器及计算组件与共享I/O线之间。如此，如本文中所描述，共享I/O线可经配置以耦合源位置与目的地位置以达成在存储库区段子阵列对之间及/或在存储库区段子阵列与一定数目个相关联锁存器条带(例如，图4A到4C中所展示的锁存器条带472及473)之间的经改进数据移动。
在各种实施例中，由子阵列425-0、425-1、…、425-N-1共享的每一I/O线455-1、455-2、…、455-M可以可选择地耦合到至少一个锁存器条带(例如，锁存器条带部分472-1及/或472-M)。如此，每一I/O线455-1、455-2、…、455-M可由子阵列425-0、425-1、…、425-N-1及锁存器条带可选择地共享。图4A及4B中所图解说明的锁存器条带部分472-1及472-M以实例方式经展示为在子阵列部分462-1到462-M的每一端处可选择地耦合到相应共享I/O线455-1及455-M，尽管锁存器条带472可以可选择地耦合到在共享I/O线455-1与455-M之间的共享I/O线中的每一者。
举例来说，相应子阵列425-0到425-N-1中的子阵列部分462-1到462-M可在每一部分中包含可以可选择地耦合到共享I/O线的一定数目(例如，八个)的多个感测放大器及/或计算组件，其中所述数目可对应于存储所移动数据值的锁存器条带472-1、…、472-M的每一部分中的多个感测放大器465-0、465-1、…、465-X-1的数目(例如，八个)。举例来说，图4B中所图解说明的锁存器条带部分472-M将八个感测放大器465-X-8、465-X-7、…、465-X-1展示为锁存器，所述锁存器可以可选择地耦合到共享I/O线455-M以将八个数据值移动(例如，作为源或目的地位置)到与子阵列425-0、425-1、…、425-N-1中的相应部分462-M中的每一者相关联的感测电路条带424-0到424-N-1中的每一者中的感测电路450-X-8、450-7、…、450-X-1或者从感测电路450-X-8、450-7、…、450-X-1移动所述八个数据值。
一定数目个多路复用器461-1及461-2可经由输入/输出线可选择地耦合到共享I/O线(例如，455-M)以促进经由相应感测组件条带将存储于子阵列的行中的数据值移动(例如，拷贝、传送及/或输送，如由控制器140的数据移动组件171指导)到锁存器条带472-M中的选定锁存器(例如，选自感测放大器465-X-8、465-X-7、…、465-X-1)。多路复用器461-1及461-2可类似地操作以经由相应感测组件条带将所存储数据值从锁存器条带中的选定锁存器移动到至少一个选定子阵列的至少一个选定行中的选定存储器单元。
一定数目个多路复用器463-1及463-2可以可选择地耦合到锁存器条带部分472-M中的选定锁存器(例如，选自感测放大器465-X-8、465-X-7、…、465-X-1)以促进将存储于选定锁存器中的数据值移动到用于所述存储库区段的数据总线456(例如，用于多个存储库区段、存储库及/或存储器装置的经组合数据总线的一部分)。在各种实施例中，移动可包含拷贝、传送及/或输送数据，如由控制器140及/或主机110指导。多路复用器463-1及463-2可类似地操作以经由经组合数据总线456将数据值从主机110移动到至少一个存储库区段、存储库及/或存储器装置中的至少一个锁存器条带中的选定锁存器。
图4C中的锁存器条带部分473-M中所图解说明的多路复用器461-1、461-2、463-1及463-2可如刚刚关于锁存器470-X-8、470-X-7、…、470-X-1所描述而操作。然而，这些锁存器中的每一者可包含与相应感测放大器465-X-8、465-X-7、…、465-X-1耦合的计算组件466-X-8、466-X-7、…、466-X-1。将计算组件添加到每一锁存器可使得每一锁存器能够对存储于每一锁存器的感测放大器中的数据值执行操作，如本文中所描述。可对存储于锁存器中(例如，锁存器条带的锁存器中)的数据值执行此类操作，此是在控制器140及/或主机110的指导下进行以便保存于锁存器中，及/或是在将数据值从锁存器移动(例如，拷贝、传送及/或输送)(例如，到一定数目个控制器、子阵列、存储库区段、存储库及/或存储器装置及/或到主机)之前进行。
尽管感测放大器465-X-8、465-X-7、…、465-X-1经图解说明为经由多路复用器461-1及461-2可选择地耦合到共享I/O线455-M且计算组件466-X-8、466-X-7、…、466-X-1经图解说明为经由多路复用器463-1及463-2可选择地耦合到用于所述存储库区段的数据总线456，但实施例并不如此受限制。举例来说，感测放大器可以可选择地耦合到数据总线且计算组件可以可选择地耦合到共享I/O线。替代地，仅感测放大器或仅计算组件可以可选择地耦合到多路复用器461-1及461-2以及多路复用器463-1及463-2两者(例如，如图4A及4B中针对感测放大器465-0、465-1、…、465-X-1所展示)。此外，在一些实施例中，感测放大器及计算组件可以可选择地以组合方式耦合到多路复用器461-1及461-2以及多路复用器463-1及463-2两者(例如，使得其联合地耦合到两种类型的多路复用器，而非感测放大器耦合到一种类型的多路复用器且计算组件耦合到另一类型的多路复用器)。
举例来说，从主机移动到锁存器条带的数据值可为含有至少一个数据值的数据值序列的一部分，所述至少一个数据值不同(例如，从0改变到1或反之亦然)于已经存储于锁存器条带中及/或存储库区段的子阵列中的数据值序列中的数据值。如此，用以执行操作的指令序列可存储于锁存器条带中以经由多路复用器461-1、461-2输出为经修订指令序列，以用于存储于控制器、子阵列、存储库区段、存储库及/或存储器装置中。举例来说，与主机110交换467(例如，输入及/或输出)数据可经由主机中的一定数目个DRAM DQ。
如图4A及4B中结合与子阵列425-0、425-1、…、425-N-1相关联的多路复用器460-1及460-2所描述，在各种实施例中，图4A及4B中的锁存器条带部分472-1及472-M以及图4C中的锁存器条带部分473-M中所图解说明的多路复用器461-1、461-2、463-1及463-2可至少包含结合图3所描述的列选择电路358所体现且列选择电路358中所含的功能性。另外，如结合图3、4A及4B所描述，图4A到4C中针对计算组件466及/或感测放大器465以及共享I/O线455-1到共享I/O线455-M所图解说明的配置不限于在折叠DRAM架构中分别属于锁存器465及470的计算组件466及/或感测放大器465的二分之一形成于数据总线456上面且二分之一形成于数据总线456下面。举例来说，在各种实施例中，与一定数目个子阵列425相关联的锁存器条带472及473可在锁存器条带的任何数目个计算组件及/或感测放大器形成于数据总线上面及/或下面的情况下形成。因此，在一些实施例中，锁存器条带的所有计算组件及/或感测放大器及对应多路复用器可形成于数据总线456上面或下面。
如本文中所描述，控制器(例如，140)可耦合到存储器装置(例如，120)的存储库(例如，121)以指导用以移动(例如，拷贝、传送及/或输送)数据的命令(例如，来自主机110)。举例来说，控制器可经配置以将存储库中的数据值从源位置(例如，选定子阵列425-0，经由相关联感测组件条带424-0)移动到目的地位置(例如，锁存器条带部分472-1)。在各种实施例中，存储库可包含存储库区段中的存储器单元的多个子阵列(例如，子阵列425-0到425-N-1)。在各种实施例中，所述存储库可进一步包含感测电路(例如，150)，所述感测电路与所述多个子阵列的感测线同间距且经由感测线(例如，在图2中为205-1及205-2、在图3、4A及4B中为305-1及305-2以及在对应元件符号处)耦合到所述多个子阵列。感测电路可包含耦合到感测线中的每一者且经配置以实施用以移动(例如，拷贝、传送及/或输送)数据的命令的感测放大器及计算组件(例如，在图2中分别为206及231且在图3、4A及4B中在对应元件符号处)。
在一些实施例中，存储器单元的所述多个子阵列连同相关联锁存器组件可为相同DRAM单元存储库中的DRAM单元子阵列(例如，如结合图1C所描述)。在一些实施例中，存储器单元的所述多个子阵列连同相关联锁存器组件可为不同DRAM单元存储库中的DRAM单元子阵列(例如，如结合图1B所描述)。
在各种实施例中，存储库可包含与所述多个子阵列相关联的一定数目个锁存器(例如，465及470)。所述数目个锁存器中的每一者可经配置以存储(高速缓存)从感测电路移动的数据值。在各种实施例中，存储库可进一步包含由感测电路及所述数目个锁存器共享的I/O线(例如，355、455-1及455-M)，其中所述共享I/O线可使得能够将由选定子阵列的感测电路存储的数据值移动到选定锁存器。
所述共享I/O线可经配置以可选择地耦合到多个锁存器条带，其中所述多个锁存器条带中的每一者经配置以包含多个锁存器的子集。所述控制器可进一步经配置以可选择地使得能够将存储于选定子阵列的一定数目个选定行中的多个数据值并行移动到所述多个锁存器的子集(例如，存储于所述多个锁存器的对应子集中的所述多个数据值的子集，其中所述相应多个锁存器中的每一者在不同锁存器条带中)。
所述共享I/O线可进一步经配置以可选择地耦合到一定数目的多个锁存器条带，其中所述多个锁存器条带中的每一锁存器条带经配置以包含一定数目的多个锁存器以可选择地使得能够将存储于所述多个子阵列中的相应数目的多个数据值移动到所述数目的所述多个锁存器。所述多个锁存器条带的所述数目可对应于存储所述数目的所述多个数据值的所述多个子阵列中的多个行的数目。举例来说，移动到锁存器条带的锁存器的存储于所述多个子阵列的每一行中的数据值可移动到与存储数据值的所述数目个行的对应一定数目个锁存器(例如，存储于第一行中的数据值移动到第一锁存器条带中的锁存器，存储于第二行中的数据值移动到第二锁存器条带中的锁存器等)。所述多个锁存器的所述数目还可对应于子阵列(或其一部分，如本文中所描述)中及/或存储库(或其区段，如本文中所描述)中的多个存储器单元列的数目。
存储器装置可包含感测组件条带(例如，图1C中的124及图4A及4B中的424)，所述感测组件条带经配置以包含数目可与存储器单元的所述多个列(例如，图1C中的122及图3中的305-1及305-2)的数目对应的多个感测放大器及计算组件(例如，分别为406-0、406-1、…、406-7及431-0、431-1、…、431-7，如图4A及4B中所展示)。所述数目个感测放大器及/或计算组件可以可选择地耦合到多个共享I/O线(例如，经由列选择电路358-1及358-2)。所述列选择电路可经配置以通过可选择地耦合到多个(例如，四个、八个及十六个以及其它可能性)感测放大器及/或计算组件而可选择地感测子阵列的特定存储器单元列中的数据。
所述多个感测组件条带中的每一者中的感测放大器及/或计算组件可经配置以经由可选择地耦合的共享I/O线将所存储数据值可选择地移动到锁存器条带中的相应锁存器。所述多个感测组件条带中的每一感测组件条带可包含所述多个感测放大器及计算组件的相应子集(例如，各自包含八个感测放大器及计算组件的图4A及4B中所展示的部分462-1到462-M)。多路复用器(例如，图4A及4B中的460-1及460-2)及/或列选择电路(例如，图3中的358)可经配置以在相应子集当中选择感测放大器及/或计算组件以可选择地耦合到共享I/O线从而经由所述所耦合共享I/O线可选择地移动所存储数据值。如本文中所描述，子阵列可包含具有一对互补感测线(例如，图3中的305-1及305-2)的存储器单元列且感测电路可包含耦合到所述对互补感测线中的每一者的感测放大器及/或计算组件。
因此，包含感测放大器及计算组件的感测组件条带可经配置以将从选定子阵列的选定行感测的一定量的数据可选择地并行移动到多个共享I/O线。所述量的数据可对应于所述多个共享I/O线的至少一千位宽度。在一些实施例中，一定数目的所述多个共享I/O线可对应于一定数目个位宽的共享I/O线。举例来说，16,384列除以每子集八个感测放大器及计算组件产生2048条共享I/O线，此由于其中的数据值的并行移动而可称为2048位宽的共享I/O线。
所述多个共享I/O线可经配置以可选择地耦合到多个子阵列的感测电路以可选择地使得能够将由感测电路存储的多个数据值从选定子阵列的选定行中的存储器单元并行移动到多个锁存器。在各种实施例中，锁存器可包含感测放大器(例如，结合图4A及4B所描述的感测放大器465)以存储数据值，或者锁存器可包含感测放大器以存储数据值且包含计算组件(例如，结合图4C所描述的计算组件466)以使得能够对存储于感测放大器中的数据值执行操作。
设备可包含耦合到每一相应子阵列的每一相应行(例如，页)的存取线的存取线选择电路(未展示)。所述存取线选择电路可经配置以使得能够感测子阵列的选定存储器单元行中的数据值(例如，通过激活所述选定行)以可选择地耦合到相应感测放大器及/或计算组件。如此，控制器140可响应于命令(例如，来自主机110)而配置以可选择地感测子阵列的选定存储器单元行中的数据且经由共享I/O线将存储于选定行中的所感测数据值移动到锁存器。
本文中所描述的所述多个共享I/O线可经配置以可选择地耦合(例如，经由结合图4A到4C所描述的多路复用器461-1及461-2)到包含一定数目的多个锁存器的锁存器条带以可选择地使得能够将存储于选定子阵列的选定行中的对应数目的多个数据值并行移动到所述数目的所述多个锁存器。
存储器装置可包含：多个感测组件条带(例如，图4A及4B中的424-0、…、424-N-1)，其中每一感测组件条带可耦合到所述多个子阵列(例如，图4A及4B中的425-0、…、425-N-1)中的相应子阵列；及锁存器条带(例如，图4A到4C中的472及473)，其经配置以包含多个锁存器(例如，图4A到4C中的465及470)以使得能够存储多个数据值。存储器装置可包含由所述多个感测组件条带中的感测电路(例如，图1A中的150)及所述多个锁存器(例如，图4A到4C中的465及466)可选择地共享的I/O线。存储器装置可进一步包含经配置以可选择地耦合到锁存器条带的所述多个锁存器以输出所存储数据值的数据总线(例如，图4A到4C中的456)的一部分。
共享I/O线可经配置以可选择地耦合到所述多个感测组件条带中的感测电路以使得能够将所述多个数据值移动到所述多个锁存器。锁存器条带中的所述多个锁存器可经配置以经由多路复用器(例如，经由图4A到4C中的多路复用器463-1及463-2)将多个所存储数据值可选择地移动到数据总线的可选择地耦合的部分。如此，所述多个锁存器可经由所述数据总线的所述部分将所存储数据值可选择地输出到用于多个子阵列的存储库的控制器(例如，图1A中的140)及/或输出到主机110。举例来说，所存储数据值可输出到相同存储库(数据值存储于其中)中的控制器及/或输出到多个存储器装置(例如，如图1B中所展示的120-1、…、120-N)中的所述多个存储库(例如，如图1B中所展示的121-0、…、121-N)中的不同存储库中的控制器。
所述多个存储库中的每一存储库可经配置以可选择地耦合到数据总线的相应部分以使得能够从所述多个存储库中的每一者中的锁存器条带输出多个数据值。数据总线的相应部分可配置为经组合数据总线以可选择地使得能够将所述多个数据值从所述多个存储库移动到主机。
锁存器条带中的锁存器可经配置以经由可选择地耦合的共享I/O线将所存储数据值可选择地移动到所述多个感测组件条带中的对应感测放大器及/或计算组件。举例来说，锁存器条带中的所述多个锁存器可以可选择地耦合到多个共享I/O线以并行移动存储于锁存器中的多个数据值。举例来说，存储于锁存器中的数据值可已作为存储于与锁存器相同的存储库中的子阵列的行中的数据、作为存储于另一存储库中的数据及/或作为存储于主机中的数据(例如，指令)移动到锁存器。
所述多个感测组件条带中的一或多者中的对应感测放大器及/或计算组件可经配置以接收(例如，存储)所移动数据值。对应感测放大器及/或计算组件可进一步经配置以使得能够对所移动数据值执行到存储库中的选定子阵列(例如，一或多个选定子阵列)的选定行及/或选定列(例如，选定存储器单元)的数据写入操作(例如，如由控制器及/或主机指导)。在一些实施例中，从锁存器移动到对应感测放大器及/或计算组件的数据值可为被锁存器(例如，使用锁存器的计算组件)执行操作的数据值。
设备可包含存储库仲裁器(例如，如在145处所展示且结合图1A及1B所描述)。存储库仲裁器145可经配置以从主机110接收指令集以执行数据移动操作且存储库仲裁器可将执行所述指令集的命令指令传递到多个存储库中的至少一者中的控制器。存储库仲裁器145可汇总执行指令集的状态以往回报告给主机的通道控制器143，其中所述状态可包含将所存储数据值从所述多个存储库中的至少一个锁存器条带从所述多个存储库中的至少一者输出到经组合数据总线的状态。
在各种实施例中，存储库区段可进一步包含共享I/O线(例如，355、455-1及455-M)以耦合源位置与目的地位置以移动(例如，拷贝、传送及/或输送)数据。另外，控制器可经配置以指导所述多个子阵列及感测电路对所移动数据执行到存储库区段中的目的地位置(例如，不同选定子阵列的特定行及/或列中的选定存储器单元)的数据写入操作。
如本文中所描述，设备可包含感测组件条带(例如，124及424)，所述感测组件条带经配置以包含数目与存储器单元的所述多个列的数目对应的多个感测放大器及计算组件(例如，其中每一存储器单元列耦合到感测放大器及计算组件)。存储库区段中的多个感测组件条带(例如，424-0到424-N-1)的所述数目可对应于存储库区段中的多个子阵列(例如，425-0到425-N-1)的数目。
所述数目个感测放大器及/或计算组件可经配置以可选择地(例如，顺序地)耦合到共享I/O线(例如，如在图3中由在358-1、358-2、359-1及359-2处之列选择电路所展示)。所述列选择电路可经配置以通过可选择地耦合到(举例来说)源位置(例如，如图3中的子阵列325以及图4A及4B中的子阵列部分462-1到462-M中所展示)中的八个感测放大器及/或计算组件而可选择地感测子阵列的特定存储器单元列中的数据。如此，源位置中的八个感测放大器及/或计算组件可顺序地耦合到共享I/O线。根据本文中所描述的实施例，形成于阵列中的一定数目个共享I/O线可通过将阵列(例如，存储库及/或存储库区段)中的一定数目个列除以耦合到共享I/O线中的每一者的八个感测放大器及计算组件来配置。举例来说，当阵列中或其每一子阵列中存在16,384列而且每列存在一个感测放大器及计算组件时，16,384列除以八产生2048条共享I/O线。
在各种实施例中，设备可包含一定数目个多路复用器(例如，如图4A及4B中的各种子阵列的部分462-1到462-M中的460-1及460-2处所展示)。在各种实施例中，设备可包含多个感测放大器及计算组件以及用以选择将耦合到共享I/O线的感测放大器及/或计算组件的多路复用器。多路复用器可形成于感测放大器及计算组件与共享I/O线之间以存取、选择、接收、协调、组合选定数据及/或将选定数据移动(例如，拷贝、传送及/或输送)到所耦合共享I/O线。
如本文中所描述，存储器单元阵列可包含具有一对互补感测(数字)线(例如，图3中的305-1及305-2)的存储器单元列。在一些实施例中，感测电路可包含可选择地耦合到所述对互补感测(数字)线中的每一者的感测放大器(例如，306-0)及经由通过门(例如，307-1及307-2)耦合到感测放大器的计算组件(例如，331-0)。
因此，本文中所描述的实施例提供一种用于操作存储器装置以实施通过由处理资源执行非暂时指令而执行的数据移动的方法。所述方法可包含：可选择地耦合一定数目个存储库(例如，121-0、…、121-N，如图1B中所展示)中的每一者中的控制器(例如，140)，其中每一控制器可以可选择地耦合到所述数目个存储库中的每一者中的一定数目个感测组件条带及一定数目个锁存器条带中的感测电路。在一些实施例中，控制器可经配置以经由所述处理资源执行所述数目个存储库中的至少一者中的非暂时指令。
如本文中所描述，所述方法可包含：将共享I/O线可选择地耦合到感测组件条带及选定锁存器以使得能够将存储于所述感测组件条带中的数据值移动到所述选定锁存器。多个共享I/O线可以可选择地耦合(经由第一多路复用器)到选定感测组件条带中的选定感测放大器及/或计算组件，所述选定感测组件条带存储从选定子阵列的选定行感测的多个数据值。可将存储于选定子阵列的选定行中的一定数目的多个数据值并行移动到锁存器条带中的对应数目的多个选定锁存器。所述方法可进一步包含：将选定锁存器可选择地耦合(例如，经由第二多路复用器)到数据总线的一部分以达成存储于所述锁存器中的数据值的可选择输出。
所述方法可进一步包含：经由可选择地耦合的共享I/O线将存储于选定子阵列的选定行中的一定数目的多个数据值(例如，所有数据值)并行移动到对应数目的多个锁存器。在各种实施例中，所述数目的所述多个锁存器可存在于多个锁存器条带中。举例来说，在一些实施例中，所述选定行及/或所耦合感测组件条带可经配置以存储可经由多个共享I/O线的适当耦合移动到八个锁存器条带的总共16,384个数据值，每一锁存器条带包含2048个锁存器以达成总共16,384个数据值的经组合存储。举例来说，为了解除与存储库中的其它组件相关联的大小及/或面积约束以及其它原因，可进行此操作。
所述方法可进一步包含：通过将所述多个数据值存储于与数据总线的一部分相关联的选定锁存器条带的所述多个锁存器中而减少所述多个数据值移动到所述主机的延时。所述选定锁存器条带定位(例如，形成)于相对于所述多个子阵列的存储器单元及/或相关联多个感测组件条带的位置更靠近于数据总线的相关联部分的存储库中可有助于减少数据移动的延时。举例来说，如图4B及4C中所展示，数据值可分别存储于锁存器条带472-M的锁存器465中及/或存储于锁存器条带473-M的锁存器470中，锁存器条带472-M及锁存器条带473-M可以可选择地耦合(例如，经由多路复用器463-1及463-2)到经配置467以将数据值输出到主机110及/或从主机110输入数据值的邻近数据总线456。锁存器条带472-1到472-M在图4A及4B中经展示以定位于比所述多个子阵列425-0到425-N-1的存储器单元的位置及/或相关联多个感测组件条带424-0到424-N-1的位置更靠近于邻近数据总线456的存储库中。
所述方法可进一步包含：将已被执行操作的数据值从所述锁存器移动到所述多个子阵列中的选定行(例如，移动到所述选定行中的存储器单元)；对最初移动到所述锁存器的所述选定行中的数据值(例如，存储于所述选定行中的所述存储器单元中的所述数据值)进行改写。举例来说，如本文中所描述，可在锁存器中对移动到所述锁存器的数据值执行操作且可将所述数据值往回移动到相同存储器单元以对最初移动到所述锁存器的所述数据值进行改写。
在各种实施例中，所述方法可进一步包含：将多个所存储数据值从锁存器条带中的多个锁存器移动到所述多个子阵列中的选定第二行，所述选定第二行不同于所述所存储数据值最初从其移动的选定第一行。在一些实施例中，所述多个所存储数据值可为已被执行操作的多个数据值。在各种实施例中，所述方法可进一步包含将多个所存储数据值从所述锁存器条带中的多个锁存器移动到所述多个子阵列的存储库中的多个子阵列中的多个选定行。举例来说，移动到存储库中的所述多个子阵列中的所述多个选定行(例如，所述多个选定子阵列中的每一者中的一个选定行)的所述多个所存储数据值可为已被执行操作的多个数据值(例如，如由所述控制器及/或所述主机指导)。
在各种实施例中，所述方法可进一步包含：感测选定子阵列的选定行中(例如，所述选定行中的选定存储器单元中)的数据值；将所述所感测数据值从所述感测组件条带移动到锁存器；及将所述所存储数据值从所述锁存器移动到数据总线。所述所感测数据值可存储于耦合到所述选定子阵列的感测组件条带中且所述所移动数据值可存储于所述锁存器中，如本文中所描述。
所述方法可进一步包含：经由所述数据总线的至少一个部分将存储于多个锁存器中的多个值中的至少一个数据值可选择地输出到主机。所述多个锁存器的子集可在一定数目个锁存器条带中的每一者中且所述多个锁存器条带中的至少一者可在多个子阵列存储库中的每一者中。所述多个存储库中的每一者中的所述数目个锁存器条带中的所述多个锁存器可各自可选择地耦合到所述数据总线的相应部分。所述多个存储库中的每一者的所述数据总线的所述相应部分可经组合以形成经组合数据总线。所述经组合数据总线的每一相应部分可以可选择地耦合到所述主机。举例来说，在一些实施例中，所述数据值可经由所述经组合数据总线输出到所述主机中的一定数目个DQ组件以使得能够对来自所述多个存储库的所述数据值进行读取操作及/或写入操作。
所述方法可进一步包含：与经由数据总线将存储于锁存器中的数据值输出到主机并行地(例如，在基本上相同时间点处)对存储于选定子阵列的选定行中(例如，存储于选定行中的选定存储器单元中)的至少一个数据值执行(例如，在感测组件条带中)操作。举例来说，存储于所述锁存器中的所述数据值可包含于从所述选定子阵列的所述感测组件条带移动到选定存储库的锁存器条带中的多个锁存器的多个所感测数据值中。
所述方法可进一步包含：经由所述经组合数据总线将数据值从主机输入到选定子阵列存储库(例如，选自如图1B中所展示的多个子阵列存储库)中的锁存器。可通过以下方式将所述数据值移动到感测组件条带：经由由所述锁存器及所述感测组件条带共享的I/O线可选择地耦合所述锁存器与所述感测组件条带。可将所述数据值写入到选定存储库的选定子阵列的选定行(例如，写入到其中的至少一个选定存储器单元)。在一些实施例中，待写入的所述数据值可不同于通过被所述主机执行操作而经由所述经组合数据总线输出到所述主机的数据值。所述经组合数据总线可包含多个存储库中的每一者的所述经组合数据总线的一部分。举例来说，在一些实施例中，可从主机中的一定数目个DQ组件输入所述数据值，所述DQ组件可已对经由所述经组合数据总线从所述存储库输出的数据值执行操作使得所述输入数据值中的至少一者可不同于所述输出数据值。
如本文中所描述，目的地感测组件条带(例如，124及424)可与源感测组件条带相同。举例来说，多个感测放大器及/或计算组件可经选择且配置(例如，取决于来自控制器的命令)以将所感测数据可选择地移动(例如，拷贝、传送及/或输送)到所耦合共享I/O线且从多个所耦合共享I/O线中的一者可选择地接收数据(例如，以移动到目的地位置)。可使用列选择电路(例如，图3中的358-1、358-2、359-1及359-2)及/或本文中所描述的多路复用器(例如，图4A及4B中的460-1及460-2)执行目的地感测组件条带中的感测放大器及/或计算组件的选择。
根据一些实施例，控制器可经配置以将由所述目的地感测组件条带中的所述多个选定感测放大器及/或计算组件可选择地接收的一定量的数据(例如，一定数目个数据位)写入到目的地子阵列中的目的地位置的选定行及/或列。在一些实施例中，待写入的所述量的数据对应于多个共享I/O线的至少一千位宽度。
根据一些实施例，所述目的地感测组件条带可包含经配置以当一定量的所接收数据值(例如，所述数目个数据位)超过所述多个共享I/O线的至少一千位宽度时存储所接收数据值(例如，位)的多个选定感测放大器及/或计算组件。根据一些实施例，控制器可经配置以将所存储数据值(例如，所述数目个数据位)作为多个子集写入到目的地位置中的选定行及/或列。在一些实施例中，所写入数据的至少第一子集的所述量的数据值可对应于所述多个共享I/O线的至少一千位宽度。根据一些实施例，控制器可经配置以将所存储数据值(例如，所述数目个数据位)作为单个集合(例如，而非作为数据值的若干子集)写入到目的地位置中的所述选定行及/或列。
如本文中所描述，控制器可选择(例如，经由适当选择线开启)第一感测组件条带的第一存储器单元行(其对应于源位置)以感测存储于其中的数据，将所述多个共享I/O线耦合(例如，开启)到第一感测组件条带，且将锁存器条带耦合(例如，开启)到所述多个共享I/O线(例如，经由列选择电路358-1、358-2、359-1及359-2及/或多路复用器460-1、460-2、461-1及461-2)。如此，可经由所述多个共享I/O线将数据从第一感测组件条带并行移动到锁存器条带。第一感测组件条带可存储(例如，高速缓存)所感测数据且锁存器条带可存储(例如，高速缓存)所移动数据。可进行逆操作以将数据值从锁存器条带移动到感测组件条带。
控制器可选择(例如，开启)第二感测组件条带的第二存储器单元行(其对应于目的地位置)(例如，经由列选择电路358-1、358-2、359-1及359-2及/或多路复用器460-1及460-2)。控制器接着可指导将移动到第二感测组件条带的数据写入到第二存储器单元行中的目的地位置。
在DRAM实施方案中，共享I/O线可用作数据路径(例如，数据流管线)以在阵列中的各种位置之间(例如，在子阵列之间及/或在子阵列与锁存器条带之间)移动(例如，拷贝、传送及/或输送)存储器单元阵列中的数据。共享I/O线可在所有感测组件条带与锁存器条带之间共享。在各种实施例中，一个感测组件条带或锁存器条带及/或一对感测组件条带与锁存器条带(例如，耦合源位置与目的地位置)可在任一给定时间处与共享I/O线通信。共享I/O线可用于完成将数据从一个感测组件条带移动(例如，拷贝、传送及/或输送)到锁存器条带，且反之亦然。
可选择(例如，由控制器及/或子阵列控制器经由适当选择线开启)第一感测组件条带的行且可感测所述行中的存储器单元的数据值。在感测之后，可连同将锁存器条带耦合到相同共享I/O线一起将第一感测组件条带耦合到共享I/O线。锁存器条带的锁存器仍可处于预充电状态中(例如，准备接受数据)。在来自第一感测组件条带的数据已移动(例如，驱动)到锁存器条带中之后，锁存器条带可将数据激发(例如，锁存)到相应感测放大器及/或计算组件中。
本发明的实施例可通过使用DRAM实施方案的经改进数据路径(例如，共享I/O线)而增加PIM阵列中的数据移动的速度、速率及/或效率。如本文中所描述，存储器装置中的一对存储库位置中的源位置及目的地位置可经配置以经由多个共享I/O线耦合。如本文中所描述，存储器装置中的存储库可包含存储器单元阵列、经由多个感测线耦合到所述阵列的感测电路(所述感测电路包含经配置以实施操作的感测放大器及计算组件)及耦合到所述阵列及所述感测电路的控制器。
可从所述控制器接收命令以将数据从(例如，存储器单元的DRAM阵列的)所述源位置移动(例如，拷贝、传送及/或输送)到所述目的地位置。可使用所述感测放大器及/或计算组件经由所述多个共享I/O线将数据值从(例如，所述DRAM阵列的)所述源位置移动到所述目的地位置。
在一些实施例中，2048条共享I/O线可配置为2048位宽的共享I/O线。根据一些实施例，用于将数据从所述源位置中的第一行移动(例如，拷贝、传送及/或输送)到所述目的地位置中的锁存器条带的一定数目个循环可通过将由阵列中的存储器单元行交叉的阵列中的一定数目个列除以所述多个共享I/O线的2048位宽度而配置。举例来说，阵列(例如，存储库、存储库区段及/或其子阵列)可具有可对应于行中的16,384个数据值的16,384列，16,384列在除以与行交叉的所述多个共享I/O线的2048位宽度时可产生八个循环，每一单独循环是在基本上相同时间点处(例如，并行的)以用于移动行中的所有数据。替代地或另外，用于将数据从源位置中的第一行移动(例如，拷贝、传送及/或输送)到目的地位置中的第二行的带宽可为通过将由阵列中的存储器单元行交叉的阵列中的所述数目个列除以所述多个共享I/O线的2048位宽度且将结果乘以控制器的时钟速率来配置。在一些实施例中，确定阵列的行中的一定数目个数据值可基于阵列中的所述多个感测(数字)线。
虽然本文中已图解说明且描述包含感测电路、感测放大器、计算组件、感测组件条带、共享I/O线、列选择电路、多路复用器、锁存器组件、锁存器条带及/或锁存器等的各种组合及配置的实例性实施例，但本发明的实施例不限于本文中明确陈述的所述组合。本文中所揭示的感测电路、感测放大器、计算组件、感测组件条带、共享I/O线、列选择电路、多路复用器、锁存器组件、锁存器条带及/或锁存器等的其它组合及配置明确地包含于本发明的范围内。
尽管本文中已图解说明且描述特定实施例，但所属领域的技术人员将了解，旨在达成相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的改编或变化。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权这些权利要求的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起分组于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书所反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (24)

1.一种设备，其包括：
存储器装置，其包括：
存储器单元的多个子阵列；
感测电路，其耦合到所述多个子阵列，所述感测电路包含感测放大器及计算组件；
锁存器，其可选择地耦合到所述存储器单元的列且经配置以存储从所述感测电路移动的数据值；及
控制器，其经配置以指导将所述数据值从所述感测电路移动到所述锁存器。
2.根据权利要求1所述的设备，其中：
包含所述锁存器的锁存器组件形成于存储库的外围上；
所述感测电路包含于多个感测组件条带中；且
所述多个感测组件条带中的每一感测组件条带与所述存储库中的所述多个子阵列中的相应子阵列在物理上相关联。
3.根据权利要求1所述的设备，其中所述锁存器进一步经配置以：
可选择地耦合到所述控制器以使得能够通过所述控制器存取存储于所述锁存器中的所述数据值。
4.根据权利要求1所述的设备，其中所述锁存器进一步经配置以：
使得能够对存储于所述锁存器中的所述数据值执行操作；且
其中已被执行所述操作的所述数据值不同于所移动数据值。
5.根据权利要求1所述的设备，其中：
锁存器处于所述存储器装置的存储库中且经配置以：
可选择地耦合到与所述存储库相关联的数据总线以将所存储数据值从所述锁存器输出到主机。
6.根据权利要求1到5中任一权利要求所述的设备，其中存储器装置经配置以：
与经由数据总线将存储于所述锁存器中的数据值输出到主机并行地对存储于选定子阵列中的所述数据值执行操作；且
其中存储于所述锁存器中的所述数据值是从耦合到选定子阵列的所述感测电路移动到所述锁存器的所感测数据值。
7.根据权利要求1到5中任一权利要求所述的设备，其中：
所述存储器装置进一步包括多个存储库，其中所述多个存储库中的每一存储库经配置以经由数据总线的一部分可选择地耦合到主机，所述数据总线被配置为用于所述多个存储库的经组合数据总线；
所述主机经配置以指导经由所述经组合数据总线将来自所述多个存储库中的第一存储库中的所述锁存器的所述数据值移动到第二存储库；且
所述第二存储库中的控制器经配置以指导将所述数据值移动到所述第二存储库的选定子阵列。
8.一种设备，其包括：
控制器，其耦合到存储器装置以指导用于数据移动的命令，其中所述存储器装置包括：
存储器单元的多个子阵列；
感测电路，其与所述多个子阵列的感测线同间距且耦合到所述多个子阵列，所述感测电路包含耦合到所述感测线的感测放大器及计算组件；
锁存器，其经配置以存储从所述感测电路移动的数据值；及
I/O线，其由所述感测电路及所述锁存器共享且经配置以可选择地耦合到所述感测电路以使得能够将由选定子阵列的所述感测电路存储的所述数据值移动到所述锁存器。
9.根据权利要求8所述的设备，其中：
多个共享I/O线经配置以：
可选择地耦合到多个子阵列的所述感测电路以可选择地使得能够将由所述感测电路存储的多个数据值从所述选定子阵列的选定行中的存储器单元并行移动到多个锁存器。
10.根据权利要求8所述的设备，其中锁存器进一步经配置以包含：
感测放大器，其用以存储所述数据值；及
计算组件，其用以使得能够对存储于所述感测放大器中的所述数据值执行操作。
11.根据权利要求8所述的设备，其中所述设备进一步包括：
感测组件条带，其经配置以包含数目与所述存储器单元的多个列的数目对应的多个感测放大器及计算组件；且
其中所述数目的所述多个感测放大器及计算组件可选择地耦合到多个共享I/O线。
12.根据权利要求8到11中任一权利要求所述的设备，其中所述设备进一步包括：
列选择电路，其经配置以：
通过可选择地耦合到相应感测放大器及计算组件而可选择地感测子阵列的选定存储器单元列中的数据值；且
通过可选择地耦合到所述共享I/O线而移动所述所感测数据值。
13.根据权利要求8到11中任一权利要求所述的设备，其中：
多个共享I/O线经配置以：
可选择地耦合到包含一定数目的多个锁存器的锁存器条带以可选择地使得能够将存储于所述选定子阵列的选定行中的对应数目的多个数据值并行移动到所述数目的所述多个锁存器。
14.根据权利要求8到11中任一权利要求所述的设备，其中：
所述共享I/O线进一步经配置以：
可选择地耦合到一定数目的多个锁存器条带，其中所述多个锁存器条带中的每一锁存器条带经配置以包含：
一定数目的多个锁存器，其用以可选择地使得能够将存储于所述多个子阵列中的相应数目的多个数据值移动到所述数目的所述多个锁存器；且
其中所述多个锁存器条带的所述数目与存储所述数目的所述多个数据值的所述多个子阵列中的多个行的数目对应。
15.一种用于操作存储器装置的方法：
所述存储器装置包括：
存储器单元的多个子阵列；
感测组件条带，其与所述多个子阵列中的每一子阵列相关联，所述感测组件条带包含耦合到对应感测线的感测放大器及计算组件；
锁存器，其用以达成数据值的存储；
I/O线，其由所述感测组件条带及所述锁存器共享；
且
所述方法包括：
将所述共享I/O线可选择地耦合到所述感测组件条带及选定锁存器以使得能够
将存储于所述感测组件条带中的所述数据值移动到选定锁存器。
16.根据权利要求15所述的方法，其中所述方法进一步包括：
将存储于选定子阵列的选定行中的一定数目的多个数据值并行移动到锁存器条带中的对应数目的多个选定锁存器。
17.根据权利要求15所述的方法，其中所述方法进一步包括：
将所述选定锁存器可选择地耦合到数据总线的一部分以达成存储于所述锁存器中的所述数据值的可选择输出。
18.根据权利要求17所述的方法，其中所述方法进一步包括：
经由多路复用器将所述选定锁存器可选择地耦合到所述数据总线的所述部分。
19.根据权利要求15到18中任一权利要求所述的方法，其中所述方法进一步包括：
经由所述可选择地耦合的共享I/O线将选定子阵列的选定行的多个数据值并行移动到对应数目的多个锁存器；及
通过将所述多个数据值存储于与数据总线的一部分相关联的选定锁存器条带的所述多个锁存器中而减少所述多个数据值移动到主机的延时；且
其中所述选定锁存器条带定位于相对于所述多个子阵列的所述存储器单元及/或多个相关联感测组件条带的位置更靠近于所述数据总线的相关联部分的存储库中。
20.根据权利要求15所述的方法，其中所述方法进一步包括：
将已被执行操作的数据值从所述锁存器移动到所述多个子阵列中的选定行；及
对最初移动到所述锁存器的所述选定行中的数据值进行改写。
21.一种用于操作存储器装置的方法，所述方法包括：
感测所述存储器装置的选定子阵列的选定行中的数据值，其中所述所感测数据值存储于耦合到所述选定子阵列的感测组件条带中；
将所述所感测数据值从所述感测组件条带移动到锁存器，其中所述所移动数据值存储于所述锁存器中；且
将所述所存储数据值从所述锁存器移动到数据总线。
22.根据权利要求21所述的方法，其中所述方法进一步包括：
经由所述数据总线的至少一个部分将存储于多个锁存器中的多个值中的至少一个数据值可选择地输出到主机；且其中：
所述多个锁存器的子集处于一定数目个锁存器条带中的每一者中且所述多个锁存器条带中的至少一者处于多个子阵列存储库中的每一者中；
所述多个存储库中的每一存储库中的所述数目个锁存器条带中的所述多个锁存器可选择地耦合到所述数据总线的相应部分；
所述多个存储库中的每一存储库的所述数据总线的所述相应部分经组合以形成经组合数据总线；且
所述经组合数据总线的每一相应部分可选择地耦合到所述主机。
23.根据权利要求21到22中任一权利要求所述的方法，其中所述方法进一步包括：
与经由所述数据总线将存储于所述锁存器中的所述数据值输出到主机并行地对存储于所述选定子阵列的所述选定行中的至少一个数据值执行操作；且
其中存储于所述锁存器中的所述数据值包含于从所述选定子阵列的所述感测组件条带移动到选定存储库的锁存器条带中的多个锁存器的多个所感测数据值中。
24.根据权利要求21到22中任一权利要求所述的方法，其中所述方法进一步包括：
经由经组合数据总线将数据值从主机输入到选定子阵列存储库中的锁存器；
通过经由所述锁存器及感测组件条带所共享的I/O线可选择地耦合所述锁存器与所述感测组件条带而将所述数据值移动到所述感测组件条带；
将所述数据值写入到选定存储库的选定子阵列的选定行；且其中：
待写入的所述数据值不同于通过所述主机对其执行的操作经由所述经组合数据总线输出到所述主机的数据值；且
所述经组合数据总线包含用于多个存储库中的每一存储库的所述经组合数据总线的一部分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113950720A (zh) * 2019-07-26 2022-01-18 美光科技公司 使用感测放大器和中间电路系统执行操作的设备和方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997232B2 (en) * 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10566040B2 (en) * 2016-07-29 2020-02-18 Micron Technology, Inc. Variable page size architecture
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
CN110825312B (zh) * 2018-08-10 2023-06-23 昆仑芯(北京)科技有限公司 数据处理装置、人工智能芯片及电子设备
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10790286B2 (en) * 2018-12-06 2020-09-29 Micron Technology, Inc. Apparatuses including 3D memory arrays, methods of forming the apparatuses, and related electronic systems
US11474785B2 (en) 2019-02-08 2022-10-18 Samsung Electronics Co., Ltd. Memory device and computing device using the same
KR20200097396A (ko) * 2019-02-08 2020-08-19 삼성전자주식회사 메모리 장치 및 이를 이용한 컴퓨팅 장치
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
KR20210008776A (ko) * 2019-07-15 2021-01-25 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11152054B2 (en) * 2019-08-28 2021-10-19 Micron Technology, Inc. Apparatuses and methods for performing background operations in memory using sensing circuitry
CN112684977A (zh) * 2019-10-18 2021-04-20 旺宏电子股份有限公司 存储器装置及其存储器内计算方法
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11069385B1 (en) * 2020-03-31 2021-07-20 Micron Technology, Inc. Integrated assemblies comprising folded-digit-line-configurations
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11462283B2 (en) 2020-08-26 2022-10-04 Micron Technology, Inc. Latch circuits with improved single event upset immunity and related systems, apparatuses, and methods

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418063B1 (en) * 1997-12-17 2002-07-09 Silicon Aquarius, Inc. Memory architecture and systems and methods using the same
CN1499525A (zh) * 2002-10-29 2004-05-26 ����ʿ�뵼�����޹�˾ 数据存取时间降低的半导体存储装置
CN1637940A (zh) * 2003-12-29 2005-07-13 海力士半导体有限公司 用于高速数据存取的半导体存储装置
US20100008129A1 (en) * 2008-07-14 2010-01-14 Elpida Memory, Inc. Semiconductor memory device and method of controlling the same
CN102543197A (zh) * 2010-12-20 2012-07-04 海力士半导体有限公司 半导体存储器件及其操作方法
US20130201770A1 (en) * 2011-07-27 2013-08-08 James Edward Harris Memory with deferred fractional row activation
CN103514956A (zh) * 2012-06-15 2014-01-15 晶豪科技股份有限公司 半导体存储器元件及其测试方法

Family Cites Families (307)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
CA1293565C (en) 1986-04-28 1991-12-24 Norio Ebihara Semiconductor memory
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JPH06215160A (ja) 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
TW307869B (en) 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
EP0935252B1 (en) 1996-10-28 2004-04-21 Mitsubishi Denki Kabushiki Kaisha Memory integrated circuit device with structure compatible with logic
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
JP3161383B2 (ja) 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
KR100307663B1 (ko) 1998-12-02 2001-11-30 윤종용 서로다른크기의서브어레이들을구비한반도체메모리장치및서브어레이의수를줄이는방법
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
AU2001239907A1 (en) 2000-02-29 2001-09-12 Stephen J. Guerreri Method and apparatus for building a memory image
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
CN1307647C (zh) 2000-07-07 2007-03-28 睦塞德技术公司 动态随机存取存储器、存储器器件及其执行读命令的方法
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
WO2002017262A2 (en) 2000-08-21 2002-02-28 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US6724665B2 (en) 2001-08-31 2004-04-20 Matrix Semiconductor, Inc. Memory device and method for selectable sub-array activation
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
KR100408421B1 (ko) 2002-01-16 2003-12-03 삼성전자주식회사 서브-어레이의 개수에 관계없이 계층형 입출력 라인구조를 가지는 반도체 메모리 장치
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US6768692B2 (en) 2002-07-29 2004-07-27 International Business Machines Corporation Multiple subarray DRAM having a single shared sense amplifier
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
WO2004059651A2 (en) 2002-12-27 2004-07-15 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
EP1665286B8 (en) 2003-09-04 2007-09-12 Nxp B.V. Integrated circuit and a method of cache remapping
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100655375B1 (ko) 2005-11-11 2006-12-08 삼성전자주식회사 메모리 코어 및 이를 구비한 반도체 메모리 장치
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
JP4804479B2 (ja) 2005-12-13 2011-11-02 スパンション エルエルシー 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US20080291760A1 (en) 2007-05-23 2008-11-27 Micron Technology, Inc. Sub-array architecture memory devices and related systems and methods
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8156299B2 (en) 2007-10-19 2012-04-10 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US7764565B2 (en) 2008-03-14 2010-07-27 Promos Technologies Pte.Ltd. Multi-bank block architecture for integrated circuit memory devices having non-shared sense amplifier bands between banks
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7936634B2 (en) 2008-04-28 2011-05-03 Macronix International Co., Ltd. Memory control circuit and memory accessing method
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
JP5568133B2 (ja) 2009-08-18 2014-08-06 ダウ コーニング コーポレーション 多層経皮パッチ
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
JP2011090750A (ja) 2009-10-23 2011-05-06 Elpida Memory Inc 半導体装置及びその制御方法
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8473809B2 (en) 2009-11-20 2013-06-25 Sandisk Technologies Inc. Data coding for improved ECC efficiency
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
EP2564306A4 (en) 2010-04-27 2017-04-26 Cornell University System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8509013B1 (en) 2010-04-30 2013-08-13 Micron Technology, Inc. Partitioned bitline for memory
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
WO2012104674A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8732557B2 (en) 2011-05-31 2014-05-20 Micron Technology, Inc. Data protection across multiple memory blocks
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
US20140247673A1 (en) 2011-10-28 2014-09-04 Naveen Muralimanohar Row shifting shiftable memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
TWI454910B (zh) 2011-11-03 2014-10-01 Winbond Electronics Corp 記憶體裝置之操作方法、讀取數位記憶體的方法及其應用、及其記憶體裝置
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
WO2013078085A1 (en) 2011-11-22 2013-05-30 Mips Technologies, Inc. Processor with kernel mode access to user space virtual addresses
CN105955704B (zh) 2011-11-30 2018-12-04 英特尔公司 用于提供向量横向比较功能的指令和逻辑
US20140108480A1 (en) 2011-12-22 2014-04-17 Elmoustapha Ould-Ahmed-Vall Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR101970712B1 (ko) * 2012-08-23 2019-04-22 삼성전자주식회사 단말기의 데이터 이동장치 및 방법
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9135982B2 (en) 2013-12-18 2015-09-15 Intel Corporation Techniques for accessing a dynamic random access memory array
US20150270015A1 (en) 2014-03-19 2015-09-24 Micron Technology, Inc. Memory mapping
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
EP3140743B1 (en) 2014-05-08 2021-11-24 Micron Technology, INC. Hybrid memory cube system interconnect directory-based cache coherence methodology
CN106415522B (zh) 2014-05-08 2020-07-21 美光科技公司 存储器内轻量一致性
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
JP6342350B2 (ja) * 2015-02-24 2018-06-13 東芝メモリ株式会社 半導体記憶装置
KR20170032053A (ko) 2015-09-14 2017-03-22 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치를 포함하는 전자 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418063B1 (en) * 1997-12-17 2002-07-09 Silicon Aquarius, Inc. Memory architecture and systems and methods using the same
CN1499525A (zh) * 2002-10-29 2004-05-26 ����ʿ�뵼�����޹�˾ 数据存取时间降低的半导体存储装置
CN1637940A (zh) * 2003-12-29 2005-07-13 海力士半导体有限公司 用于高速数据存取的半导体存储装置
US20100008129A1 (en) * 2008-07-14 2010-01-14 Elpida Memory, Inc. Semiconductor memory device and method of controlling the same
CN102543197A (zh) * 2010-12-20 2012-07-04 海力士半导体有限公司 半导体存储器件及其操作方法
US20130201770A1 (en) * 2011-07-27 2013-08-08 James Edward Harris Memory with deferred fractional row activation
CN103514956A (zh) * 2012-06-15 2014-01-15 晶豪科技股份有限公司 半导体存储器元件及其测试方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113950720A (zh) * 2019-07-26 2022-01-18 美光科技公司 使用感测放大器和中间电路系统执行操作的设备和方法
CN113950720B (zh) * 2019-07-26 2022-07-08 美光科技公司 使用感测放大器和中间电路系统执行操作的设备和方法

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