CN109003640A - 存储器中子阵列之间的数据传送 - Google Patents

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Abstract

本发明包含用于存储器中子阵列之间的数据传送的设备及方法。实例可包含第一存储器单元子阵列及第二存储器单元子阵列，其中所述第一子阵列的第一部分的存储器单元及所述第二子阵列的第一部分的存储器单元耦合到第一感测电路条带。第三存储器单元子阵列可包含耦合到第二感测电路条带的第一部分的存储器单元。所述第二子阵列的第二部分的存储器单元及所述第三子阵列的第二部分的存储器单元可耦合到第三感测电路条带。第二阵列的特定行可包含来自耦合到来自所述第二阵列中的所述第二部分的存储器单元的存储器单元的所述第二阵列中的所述第一部分的存储器单元的存储器单元。

Description

存储器中子阵列之间的数据传送
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说，本发明涉及用于存储器中子阵列之间的数据传送的设备及方法。
背景技术
存储器装置通常被提供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在不供电时留存经存储数据提供永久数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等。
电子系统通常包含若干处理资源(例如，一或多个处理器)，其可检索及执行指令且将经执行指令的结果存储到适当的位置。处理器可包括若干功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，所述组合逻辑块可用于通过对数据(例如，一或多个操作数)执行操作来执行指令。如本文使用，操作可为例如布尔运算，例如AND、OR、NOT、NAND、NOR及XOR及/或其它运算(例如，逆运算、移位运算、数学运算、统计运算以及许多其它可能运算)。举例来说，功能单元电路可用于经由若干逻辑运算对操作数执行算术运算，例如加法、减法、乘法及除法。
电子系统中的若干组件可涉及将指令提供到功能单元电路以供执行。所述指令可例如由处理资源(例如控制器及/或主机处理器)执行。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。指令及数据可在功能单元电路开始对数据执行指令之前从存储器阵列检索且排序及/或缓冲。此外，因为不同类型的操作可通过功能单元电路在一或多个时钟循环中执行，所以指令及数据的中间结果也可被排序及/或缓冲。
在许多实例中，处理资源(例如，处理器及相关联的功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。处理性能可在存储器中处理装置中改进，其中处理器可内部地且接近存储器实施(例如，直接在与存储器阵列相同的芯片上实施)。存储器中处理装置可通过减少及/或消除外部通信而节省时间且还可节约电力。然而，执行除了处理操作之外的其它功能(例如读取及写入操作)的可能性可影响存储器中处理装置的数据处理时间。
发明内容
本发明的一个方面涉及一种设备。在一个实施例中，所述设备包括：第一存储器单元阵列(425-0)及第二存储器单元阵列(425-1)，其中所述第一阵列(425-0)的第一部分的存储器单元及所述第二阵列(425-1)的第一部分的存储器单元耦合到第一感测电路条带(424-1)；第三存储器单元阵列(425-2)，其中所述第三阵列(425-2)的第一部分的存储器单元耦合到第二感测电路条带(424-3)，且其中所述第二阵列(425-1)的第二部分的存储器单元及所述第三阵列(425-2)的第二部分的存储器单元耦合到第三感测电路条带(424-2)；且其中所述第二阵列(425-1)的特定行通过将来自所述第一部分的存储器单元的所述存储器单元耦合(461)到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二阵列(425-1)中的所述第二部分的存储器单元的存储器单元的所述第二阵列(425-1)中的所述第一部分的存储器单元的存储器单元。
本发明的另一方面涉及一种设备。在一个实施例中，所述设备包括：存储器单元阵列(630)；及控制器(540、640)，其耦合到所述存储器单元阵列(630)且经配置以：引导数据从第一子阵列(425-0)的行中的第一部分的存储器单元到第一感测电路(424-1)的移动；引导所述数据的补集从所述第一感测电路(424-1)到第二子阵列(425-1)中的存储器单元的特定行的移动，其中存储器单元的所述特定行的每一存储器单元耦合到存储器单元的所述特定行的邻近存储器单元；及引导所述数据的所述补集从所述第二子阵列(425-1)中的存储器单元的所述特定行中的存储器单元到所述第二子阵列(425-1)中的存储器单元的所述特定行中的邻近存储器单元的移动。
本发明的又另一方面涉及一种用于操作存储器装置(620)的方法。在一个实施例中，所述方法包括：感测存储于第一子阵列(425-0)中的行上的第一部分的存储器单元中的数据；将所述数据移动到第一感测电路条带(424-1)；将所述数据的补集从所述第一感测电路条带(424-1)移动到第二子阵列(425-1)中的行上的第一部分的存储器单元及所述第二子阵列(425-1)中的所述行上的第二部分的存储器单元，其中所述第二子阵列(425-1)中的所述行通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二子阵列(425-1)中的所述第二部分的存储器单元的存储器单元的所述第二子阵列(425-1)中的所述第一部分的存储器单元的存储器单元；将所述数据的所述补集移动到第二感测电路条带(424-3)；及将所述数据从所述第二感测电路条带(424-3)移动到第三子阵列(425-2)中的行上的第一部分的存储器单元。
本发明的又另一方面涉及一种用于操作存储器装置(620)的方法。在一个实施例中，所述方法包括：经由由第一子阵列(425-0)中的第一部分的存储器单元及第二子阵列(425-1)中的第一部分的存储器单元共享的第一感测电路条带(424-1)将数据从所述第一子阵列(425-0)传送到所述第二子阵列(425-1)；将所述数据从所述第二子阵列(425-1)中的所述第一部分的存储器单元移位到所述第二子阵列(425-1)中的第二部分的存储器单元，其中所述第二子阵列(425-1)中的所述第一部分的存储器单元通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元耦合到所述第二子阵列(425-1)中的所述第二部分的存储器单元；及经由由所述第二子阵列(425-1)中的所述第二部分的存储器单元及第三子阵列(425-2)中的第一部分的存储器单元共享的第二感测电路条带(424-3)将所述数据从所述第二子阵列(425-1)传送到所述第三子阵列(425-2)。
附图说明
图1是根据本发明的若干实施例的计算系统中的存储器装置的库的多个区段的框图。
图2A到2B是说明根据本发明的若干实施例的感测电路的示意图。
图3是根据本发明的若干实施例的存储器装置的示意图。
图4A是根据本发明的若干实施例的呈一晶体管一电容器(1T1C)配置的存储器装置的库中的区段的框图。
图4B是说明根据本发明的若干实施例的呈1T1C配置的存储器装置电路的实例的示意图。
图5是根据本发明的若干实施例的控制器的更详细框图。
图6是根据本发明的若干实施例的呈包含存储器装置的计算系统的形式的设备的框图。
具体实施方式
本发明包含用于存储器中子阵列之间的数据传送的设备及方法。如本文描述，实例设备可包含第一存储器单元子阵列及第二存储器单元子阵列，其中所述第一子阵列的第一部分的存储器单元及所述第二子阵列的第一部分的存储器单元耦合到第一感测电路条带。所述实例设备还可包含第三存储器单元子阵列，其中所述第三子阵列的第一部分的存储器单元耦合到第二感测电路条带，且其中所述第二子阵列的第二部分的存储器单元及所述第三子阵列的第二部分的存储器单元耦合到第三感测电路条带。第二阵列的特定行可通过将来自所述第一部分的存储器单元的所述存储器单元耦合到来自所述第二部分的存储器单元的邻近存储器单元而包含来自耦合到来自所述第二阵列中的所述第二部分的存储器单元的存储器单元的所述第二阵列中的所述第一部分的存储器单元的存储器单元。
如本文描述，可利用存储器装置，其例如在DRAM阵列以及其它类型的存储器中具有一晶体管一电容器(1T1C)存储器单元配置。因而，本文描述的实例设备包含多个子阵列，其中每一子阵列中的每隔一列存储器单元耦合到邻近子阵列的边缘定位的感测电路条带，且每一子阵列中的剩余几列存储器单元耦合到邻近子阵列的另一边缘定位的感测电路条带。
在若干实施例中，可通过将数据从第一子阵列的一行中的第一部分的存储器单元移动到由邻近第一子阵列的第二子阵列中的第一部分的存储器单元共享的第一感测电路条带在存储器阵列中的子阵列之间传送数据。来自第一子阵列的行的数据可存储于耦合到第一子阵列的第一感测电路条带中的若干第一节点上。数据的补集可存储于耦合到第二子阵列的第一感测电路条带中的若干第二节点上。
数据的补集可从第一感测电路条带移动到第二子阵列中的特定行的第一部分的存储器单元及第二部分的存储器单元。数据的补集从第一感测电路条带移动到第二子阵列中的特定行的第一部分的存储器单元且接着移位到第二子阵列中的特定行的第二部分的存储器单元。耦合到不同感测电路条带的第二子阵列中的特定行的第一部分及第二部分的存储器单元的邻近单元耦合在一起，因此打开特定行将导致数据的补集被存储于耦合到第一感测电路条带的第一部分的存储器单元上且接着移位到耦合到第二感测电路条带的第二部分的存储器单元。
通过激活第二感测电路条带，数据的补集可存储于耦合到第二子阵列的第二感测电路条带中的若干第一节点上，且数据可存储于耦合到第三子阵列的第二感测电路条带中的若干第二节点上。通过接通第二子阵列中的行数据的补集可存储于第二子阵列中的行上的第二部分的存储器单元上。而且，数据可移动到邻近第二子阵列的第三子阵列。
通过激活第三子阵列中的特定行，数据可从第二感测电路条带移动到第三子阵列中的特定行的第一部分的存储器单元及第二部分的存储器单元。数据可从第二感测电路条带移动到第三子阵列中的特定行的第一部分的存储器单元且接着移位到第三子阵列中的特定行的第二部分的存储器单元。耦合到不同感测电路条带的第三子阵列中的特定行的第一部分及第二部分的存储器单元的邻近单元耦合在一起，因此打开特定行将导致数据被存储于耦合到第二感测电路条带的第一部分的存储器单元上且接着移位到耦合到第三感测电路条带的第二部分的存储器单元。
通过激活第三感测电路条带，数据可存储于耦合到第三子阵列的第三感测电路条带中的若干第一节点上，且数据的补集可存储于耦合到第四子阵列的第三感测电路条带中的若干第二节点。通过接通第三子阵列中的行，数据可存储于耦合到第三感测电路条带的第三子阵列中的行上的第一部分的存储器单元。而且，数据可移动到邻近第三子阵列的第四子阵列。
在若干实施例中，可使用经由共享感测电路条带将数据及/或数据的补集移动到邻近子阵列、将数据及/或数据的补集移位到耦合到不同感测电路条带的邻近子阵列中的邻近部分存储器单元及将数据及/或数据的补集移动到不同感测条带的过程任何数目次以将数据及/或数据的补集传送到存储器单元阵列中的各种子阵列。
在本发明的以下详细描述中，参考形成本发明的一部分且通过说明展示可如何实践本发明的一或多个实施例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例，且可在不背离本发明的范围的情况下进行过程、电及结构变化。本文所使用的例如“第一”、“第二”、“第三”等的序数词希望区分感测电路、感测放大器、感测线、存储器单元等的类型或用途，且其并非是定位所述设备的顺序，除非另外明确陈述。
如本文使用，特定来说，关于图中的参考元件符号，例如“X”、“Y”、“N”、“M”等的标志符指示可包含如此指定的若干特定特征。还应理解，本文使用的术语是仅出于描述特定实施例的目的，且不希望具限制性。如本文使用，单数形式“一(a/an)”及“所述”可包含单数及复数指示物两者，除非上下文另外明确指示。另外，“若干”、“至少一个”及“一或多个”(例如，存储器阵列的若干区段)可指代此类区段中的一或多者，而“多个”希望指代一个以上此类事物。此外，贯穿本申请案在许可意义(即，具有可能性、能够)上而非在强制意义(即，必须)上使用词“可(can/may)”。术语“包含”及其派生物意味着“包含(但不限于)”。术语“耦合(coupled/coupling)”意味着直接或间接物理连接或用于存取命令及/或数据及命令及/或数据的移动(传输)(视上下文情况而定)。本文可互换地使用术语“数据”及“数据值”，且其可具有相同意义(视上下文情况而定)。
本文的图遵循编号惯例，其中第一数字或前几个数字对应于图号且剩余数字识别图中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字识别。举例来说，140可为图1中的参考元件“40”，且类似元件可在图8中参考为840。如应了解，本文各种实施例中展示的元件可经添加、交换及/或消除以便提供本发明的若干额外实施例。另外，图中提供的元件的比例及/或相对尺度希望说明本发明的某些实施例且不应以限制意义理解。
图1是根据本发明的若干实施例的计算系统中的存储器装置(例如，如图8中820处展示)的库121的多个区段(例如，区段125-0、125-1、…、125-N-1)的框图。通过说明，图1展示存储器装置的库121的库区段123。举例来说，库区段123可表示存储器装置的库121的若干库区段的实例库区段，例如，库区段0、库区段1、…、库区段M-1(未展示)。如图1中展示，在实例DRAM库及/或库区段中，库区段123可包含被水平展示为X列(例如，4096个列、8192个列或16,384个列以及各种可能值)的多个存储器列122。另外，库区段123可被划分成分别在125-0、125-1、…、125-N-1处展示的通过经配置以耦合到数据路径的放大区域分离的区段0、区段1、…、及区段N-1，例如32个、64个或128个区段以及各种可能值。因而，区段125-0、125-1、…、125-N-1可各自具有分别对应于感测组件条带0、感测组件条带1、…、及感测组件条带N-1的放大区域124-0、124-1、…、124-N-1。
每一列122，例如，感测或数字线中的单个者或每一对感测或数字线，经配置以耦合到感测电路，如结合图8中的感测电路850描述及结合图2A到2B及图3更详细描述。因而，区段125中的每一列122可个别地耦合到促成用于那个区段的感测组件条带124的感测放大器。举例来说，如图1中展示，库区段123可包含各自具有感测电路的感测组件组件条带0、感测组件条带1、…、感测组件条带N-1，所述感测电路具有可在各种实施例中用作寄存器、高速缓存及/或数据缓冲且耦合到区段125-0、125-1、…、125-N-1中的每一列122的感测放大器。
在实例DRAM库中，区段125-0、125-1、…、125-N-1中的每一者可包含垂直展示为Y的多个行119，例如，每一区段可包含256个行、512个行、1024个行以及其它可能值。实施例不限于本文描述的实例水平及垂直列及行定向或其实例数目。多个行119中的每一者可包含可选择地耦合到每一感测线的单个存储器单元(例如，如结合图4A到4B中的1T1C配置展示及描述)及/或互补存储器单元对(例如，如图3中展示及结合图3中的2T2C配置描述)。所述对互补存储器单元中的每一者可耦合到行上的感测线的位置处的一对相应感测线中的一者。因而，行中的存储器单元的数目可对应于相交那个行的感测线的数目。
举例来说，在具有呈1T1C配置的所有存储器单元的区段中，例如，如结合图4A中的区段425-0、425-1及425-2展示及描述，行(例如，行419)中1T1C存储器单元418的数目可对应于感测线405及列122的数目，感测线405及列122的数目也可对应于1T1C感测放大器417的数目。相比之下，在具有呈2T2C配置的一些存储器单元的区段中，行中2T2C存储器单元的数目可对应于感测线的数目、列122的数目及/或2T2C感测放大器的数目，如本文描述。
如图1中展示，感测电路的部分，例如，感测放大器、计算组件等，可分离于各自与库区段123中的存储器单元125的区段物理地相关联的若干感测组件条带124之间。感测放大器可感测由所述区段的存储器单元存储的数据值，及/或感测放大器可感测感测线上的残余电压作为用于确定感测到的数据值的参考电压。
举例来说，如结合图4A展示及描述，感测组件条带(例如，424-1)中的1T1C感测放大器(例如，417-1-0)可经由延伸到阵列区段425-0中且耦合到1T1C存储器单元(例如，418-0)的感测线(例如，405-1-0)的一部分感测由行(例如，419-0)中的1T1C存储器单元存储的数据值。相同的1T1C感测放大器使用延伸到邻近阵列区段425-1中且不耦合到任何1T1C存储器单元的感测线(例如，405-1-0)的互补部分感测感测线的互补部分中的参考电压。感测线(例如，405-1-0)的互补部分中的参考电压使能够确定耦合到1T1C存储器单元的感测线的部分上的相对电压电平。替代地，数据值可由邻近阵列区段的例如行419-1中的存储器单元中的1T1C感测放大器(例如，417-1-0)同时使用延伸到阵列区段中的感测线的互补部分中感测到的参考电压来感测。
在一些实施例中，感测放大器可至少临时存储(例如，高速缓存)感测到的数据值。在一些实施例中，本文结合感测放大器描述的计算组件可对多个感测组件条带124中的经高速缓存数据值执行计算操作。
如图1中展示，库区段123可与控制器140相关联。在各种实施例中，图1中展示的控制器140可表示由图8中展示及结合图8描述的控制器840体现且含于控制器840中的功能性的至少一部分。控制器140可引导(例如，控制)将命令及数据139输入到库区段123及/或从库区段123输出(例如，移动)数据。
库区段123可包含到DRAM DQ的数据总线，例如，64位宽数据总线，其可对应于结合图1及/或6分别展示及描述的数据总线156及/或656。用于区段(例如，125-0、125-1、…、125-N-1)的每一库的每一数据总线可称为促成例如用于多个库及/或存储器装置的经组合数据总线的形成的数据总线的一部分。因而，在一些实施例中，用于八个库的八个64位宽数据总线部分可促成512位宽经组合数据总线。替代地或另外，每一库可个别地使用整个512位宽经组合数据总线，尽管一次一个库。也可利用使用数据总线部分的各种组合。举例来说，一个库可同时使用四个数据总线部分，而另四个库各自使用剩余四个数据总线部分中的一者，以及其它可能性。
为了了解本文描述的操作的执行，下文论述用于实施此类技术的设备。举例来说，此设备可为具有控制器的存储器装置，例如，如在140及/或640处展示及结合图1及/或6描述，其与存储器阵列及/或其感测电路一起位于芯片上，例如，如分别在630及650处展示及结合图8描述，及/或具有位向量运算的能力，例如，PIM能力，及相关联主机。然而，本文描述的实施例不限于具有PIM能力的存储器装置。
因而，在一些实施例中，涉及具有PIM能力的存储器装置的程序指令，例如，PIM命令，可遍及多个感测电路分布PIM命令及数据的实施，所述感测电路可实施操作且可将PIM命令及数据移动且存储于存储器阵列内，例如，而不必通过主机与存储器装置之间的A/C及数据总线来回传送。因此，可在更少时间内及/或使用更少电力存取及使用用于具有PIM能力的存储器装置的数据。举例来说，可通过增加围绕计算系统移动及存储于计算系统中的数据的速度、速率及/或有效性以便处理所请求的存储器阵列操作实现时间及电力优点。此类操作可包含计算操作，例如读取及/或写入等，如DRAM操作及/或PIM逻辑运算，例如逻辑布尔运算、数据移动操作等，以及本文描述的其它操作。
图2A是说明根据本发明的若干实施例的感测电路250-1的示意图。图2A展示耦合到一对相应互补感测线205-1及205-2的感测放大器206。图2A中展示的感测放大器206可对应于与图1中展示的多个感测组件条带124相关联的感测电路中(例如)及/或图6中展示的感测电路650中的多个感测放大器。
如结合图3展示及描述，互补存储器单元耦合到图2A中展示的互补感测线对205-1及205-2，例如，如列。举例来说，存储器单元可包括晶体管及电容器。存储器单元可为例如1T1C DRAM单元，其各自包括存储元件(例如，电容器)及存取装置(例如，晶体管)，但可使用其它配置，例如，每存储器单元具有两个晶体管及两个电容器的2T2C。在若干实施例中，存储器单元可为破坏性读取存储器单元，例如读取存储于单元中的数据会破坏所述数据使得最初存储于单元中的数据可在读取之后刷新。存储器单元阵列可经布置于由存取线耦合的行及由延伸到1T1C配置中的邻近区段中的每一者中的单个感测线耦合(如在图4A到4B中展示及结合图4A到4B描述)或由2T2C配置中的互补感测线对(例如，DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_，如图2A中205-1及205-2处及本文的其它地方处展示)耦合的列中。对应于每一对互补数据线的个别感测线分别也可称为感测线205-1(D)及205-2(D_)。尽管在图3中展示了仅三对互补感测线，例如，三个列，但本发明的实施例不限于此。举例来说，存储器单元阵列可包含额外列的存储器单元及/或感测线，例如，4,096、8,192、16,384等。
存储器单元可耦合到不同感测线及/或存取线。举例来说，存储器单元的存取晶体管的第一源极/漏极区域可耦合到感测线205-1(D)，存储器单元的存取晶体管的第二源极/漏极区域可耦合到存储器单元的电容器，且存储器单元的存取晶体管的栅极可耦合到存储器阵列的存取线。
如图2A中展示，感测电路250-1可包括对应于一列相应存储器单元，例如，耦合到相应互补感测线对的感测放大器206。感测放大器206可包括例如交叉耦合锁存器，其可在本文中称为初级锁存器。数据存储状态可包含感测放大器206存储数据值。如本文使用，数据值可称为位，例如，“二进制数字”的缩写。
在若干实例中，感测放大器206(或如图2B中展示及结合图2B描述的计算组件231)可处于与第一模式及第二模式相关联的两种状态中的至少一者中。如本文使用，感测放大器206的状态可描述数据到感测放大器206的传送或数据从感测放大器206的传送。感测放大器206的状态也可被描述为感测放大器206是处于平衡状态还是正存储数据值，例如，二进制0或1数据值。举例来说，感测放大器可经配置以处于初始状态，其中初始状态是平衡状态及数据存储状态中的一者。
根据各种实施例，感测放大器206可包括交叉耦合锁存器。然而，感测放大器206的实施例不限于交叉耦合锁存器。举例来说，图2A中的感测放大器206可为电流模式感测放大器及/或单端式感测放大器(例如，耦合到一个数据线的感测放大器)。本发明的实施例也不限于折叠式数据线架构。
在若干实施例中，感测放大器206可包括与对应计算组件(例如，结合图2B展示及描述的计算组件231)的晶体管及/或其耦合到的存储器单元阵列(例如，图8中展示的存储器阵列830及/或图3中展示的存储器单元302/303，其可符合特定特征大小，例如4F2、6F2等)成间距地形成的若干晶体管。感测放大器206包括锁存器215，其包含耦合到一对互补感测线D 205-1及D_205-2的四个晶体管。锁存器215可为交叉耦合锁存器。举例来说，一对晶体管(例如n沟道晶体管227-1及227-2，例如，NMOS晶体管)的栅极可与另一对晶体管(例如p沟道晶体管229-1及229-2，例如，PMOS晶体管)的栅极交叉耦合。如本文进一步描述，包括晶体管227-1、227-2、229-1及229-2的锁存器215可称为初级锁存器。然而，实施例不限于此实例。
相应感测线205-1及205-2上的电压及/或电流可提供到交叉耦合锁存器215的相应锁存器输入233-1及233-2，例如，初级锁存器的输入。在此实例中，锁存器输入233-1耦合到晶体管227-1及229-1的第一源极/漏极区域，还耦合到晶体管227-2及229-2的栅极。类似地，锁存器输入233-2可耦合到晶体管227-2及229-2的第一源极/漏极区域，还耦合到晶体管227-1及229-1的栅极。
在此实例中，晶体管227-1及227-2的第二源极/漏极区域可共同耦合到负控制信号(RNiF)228。晶体管229-1及229-2的第二源极/漏极区域可共同耦合到主动正控制信号(ACT)265。ACT信号265可为供应电压，例如，VDD，且RNiF信号可为参考电压，例如，接地。RNiF信号228及ACT信号265可用作启用交叉耦合锁存器215的激活信号。
经启用交叉耦合锁存器215可操作以放大锁存器输入233-1(例如，第一共同节点)与锁存器输入233-2(例如，第二共同节点)之间的差分电压使得锁存器输入233-1被驱动到ACT信号电压及RNiF信号电压中的一者，例如，被驱动到VDD及接地中的一者，且锁存器输入233-2被驱动到ACT信号电压及RNiF信号电压中的另一者。ACT信号电压及RNiF信号电压可对应于全轨电压，其用于通过确定用于读取操作以及其它可能操作的电压差将从所述对互补存储器单元感测到的电压转换成数据值，例如，二进制0或1数据值。
感测放大器206还可包含平衡电路214，其经配置以相关联于例如使感测放大器准备好逻辑操作使感测线205-1及感测线205-2平衡。在此实例中，平衡电路214包括晶体管224，其具有耦合到晶体管225-1的第一源极/漏极区域及感测线205-1的第一源极/漏极区域。晶体管224的第二源极/漏极区域可耦合到晶体管225-2的第一源极/漏极区域及感测线205-2。晶体管224的栅极可耦合到晶体管225-1及225-2的栅极。
晶体管225-1及225-2的第二源极漏极区域可耦合到平衡电压238，其可等于VDD/2，其中VDD是与阵列相关联的供应电压。晶体管224、225-1及225-2的栅极可耦合到控制信号226(EQ)。因而，激活EQ可启用晶体管224、225-1及225-2，这可有效地将感测线205-1短接到感测线205-2。短接感测线因而可使感测线205-1及205-2基本上平衡到平衡电压VDD/2。如本文描述，感测放大器206可经启用(例如，触发)以感测及/或存储来自耦合到可在感测放大器206的两个侧上的邻近感测线205-1及205-2的两个互补存储器单元的电压电势。
图2B是说明根据本发明的若干实施例的感测电路250-2的另一示意图。图2B指示若干感测放大器206可耦合到相应互补感测线对205-1及205-2，且对应的若干计算组件231可经由导通门207-1及207-2耦合到感测放大器206。图2B中展示的感测放大器206及计算组件231可对应于与图1中展示的多个感测组件条带124相关联的感测电路，例如，及/或对应于图8中展示的感测电路850。图2B中展示的感测电路250-2包含逻辑运算选择逻辑213，其可如下文进一步描述那样操作。
如图2B中展示，感测电路250-2可包括感测放大器206、计算组件231及逻辑运算选择逻辑213，其对应于一列相应存储器单元(例如，耦合到相应互补感测线对)。感测放大器206可例如如关于图2A描述那样配置。感测电路250-2可操作于预感测模式(例如，感测放大器206在逻辑运算控制信号有效之前触发)及后感测模式(例如，感测放大器206在逻辑运算控制信号有效之后触发)两者中，其中由计算组件231执行的逻辑运算的结果最初存储于感测放大器206中。
如图2B中展示，计算组件231可包括锁存器，其可在本文中称为次级锁存器264。次级锁存器264可以类似于上文关于初级锁存器215描述的方式的方式配置及操作。在一些实施例中，包含在次级锁存器中的一对交叉耦合p沟道晶体管(例如，PMOS晶体管)可使其相应源极耦合到供应电压212-2，例如，VDD，且次级锁存器的一对交叉耦合n沟道晶体管(例如，NMOS晶体管)可使其相应源极选择性地耦合到参考电压212-1，例如，接地，使得次级锁存器264可被连续地启用。在若干实施例中，计算组件231的次级锁存器264可用作累加器。因而，计算组件231可操作作为及/或可在本文中称为累加器。计算组件231的配置不限于图2B中展示的配置，且各种其它实施例在本发明的范围内是可行的。
导通门207-1及207-2的栅极可由逻辑运算选择逻辑信号Pass控制。举例来说，逻辑运算选择逻辑213的输出可耦合到导通门207-1及207-2的栅极。
存在于互补感测线对205-1及205-2上的数据值可经由导通门207-1及207-2加载到计算组件231中。当导通门207-1及207-2打开时，互补感测线对205-1及205-2上的数据值可被传递到计算组件231。互补感测线对205-1及205-2上的数据值可为当感测放大器被启用(例如，触发)时至少临时存储于感测放大器206中的数据值。逻辑运算选择逻辑信号经激活以打开(例如，接通)导通门207-1及207-2。
控制信号可操作以基于感测放大器206中的数据值(“B”)及计算组件231中的数据值(“A”)选择要实施的逻辑运算，例如，如本文使用，存储于感测放大器的初级锁存器中的数据值称为“B”数据值，且存储于计算组件的次级锁存器中的数据值称为“A”数据值。特定来说，控制信号可经配置以独立于存在于互补感测线对205-1及205-2上的数据值选择要实施的逻辑运算(例如，功能)，但经实施逻辑运算的结果可取决于存在于互补感测线对205-1及205-2上的数据值。
尽管图2B中未展示，但每一列存储器单元可耦合到列解码线，所述列解码线可经激活以经由本地输入/输出(I/O)线将数据值从对应感测放大器206及/或计算组件231传送到阵列外部的控制组件，例如外部处理资源，例如，主机处理器及/或其它功能单元电路。列解码线可耦合到列解码器，例如，图6中的列解码器652。然而，如本文描述，不必经由此类I/O线传送数据来执行逻辑运算。举例来说，电路可连同感测放大器206及计算组件231操作以执行逻辑运算而无需将数据传送到阵列外部的控制组件。如本文使用，传送数据可包含例如将数据从源位置移动到目的位置而没有必要维持源位置处数据的副本。
在操作中，一对互补感测线(例如，205-1/205-2)上的数据值可例如通过如上文描述那样操作逻辑运算选择逻辑加载到对应计算组件231中。举例来说，数据值可经由使用存储于对应感测放大器206中的数据值覆写当前存储于计算组件231中的数据值而加载到计算组件231中。
图2B中的感测电路250-2可在数个模式中操作以执行逻辑(例如，位向量及/或PIM)运算，包含其中逻辑运算的结果最初存储于感测放大器206中的第一模式及其中逻辑运算的结果最初存储于计算组件231中的第二模式。举例来说，如果感测放大器206经平衡且控制信号经激活以在感测放大器206与计算组件231之间提供传导路径，例如，电连续性，那么存储于计算组件231中的数据值可从计算组件231传送到感测放大器206。如果感测放大器206经配置以存储第一位(例如，第一数据值)且控制信号经激活以在感测放大器206与计算组件231之间提供导电路径，那么在控制信号激活之前存储于计算组件231中的第二位(例如，第二数据值)可由第一位取代且感测放大器206保留第一位。此外，若干位向量及/或PIM操作可使用第一位及第二位使用逻辑运算选择逻辑执行，且运算的结果可存储于计算组件231中。
如本文描述，在一些实施例中，感测放大器206可连同计算组件231操作以例如使用来自阵列的数据及/或残余电压作为输入执行各种逻辑运算。在若干实施例中，逻辑运算的结果可存储回到阵列而无需经由数据线地址存取传送数据，例如，无需触发列解码信号使得数据经由本地I/O线传送到阵列外部的电路及感测电路。因而，本发明的若干实施例可使能够使用比各种先前方法更少的电力执行各种PIM操作，例如，位向量运算、逻辑运算、移位操作、数学运算、使用共享I/O线的数据移动操作等。另外，因为若干实施例可减少或消除跨越I/O线移动(例如，复制、传送)数据以便例如在存储器与离散处理器(其可偏离间距)之间执行操作，所以与先前方法相比，若干实施例可实现增加并行处理能力。
图3是根据本发明的若干实施例的存储器装置的示意图。在图3中说明的实施例中，存储器阵列330是成对的1T1C存储器单元阵列，例如，DRAM阵列，其可各自包含存取装置302(例如，晶体管)及存储元件303(例如，电容器)以形成2T2C存储器单元。存储器阵列330的2T2C存储器单元可经布置于由存取线304-X(行X)、304-Y(行Y)等耦合的行(例如，如在119处展示及结合图1描述)及由互补感测线对DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_及DIGIT(n+1)/DIGIT(n+1)_等耦合的列中。对应于每一对互补数据线的个别感测线可分别称为感测线305-1(DIGIT(n))及305-2(DIGIT(n)_)。尽管图3中展示仅三对互补感测线，但本发明的实施例不限于此，且存储器单元阵列可包含额外列存储器单元及/或感测线，例如，4,096、8,192、16,384等。
如图3中展示，特定存储器单元晶体管302的栅极可耦合到其对应存取线304-X、304-Y等，特定存储器单元晶体管的第一源极/漏极区域可耦合到其对应数据线，例如，305-1(DIGIT(n))、305-2(DIGIT(n)_)，且特定存储器单元晶体管的第二源极/漏极区域可耦合到其对应电容器303。
存储器单元可耦合到不同感测线及/或存取线。举例来说，晶体管302-1的第一源极/漏极区域可耦合到感测线305-1，晶体管302-1的第二源极/漏极区域可耦合到电容器303-1，且晶体管302-1的栅极可耦合到存取线304-Y。晶体管302-2的第一源极/漏极区域可耦合到感测线305-2，晶体管302-2的第二源极/漏极区域可耦合到电容器303-2，且晶体管302-2的栅极可耦合到存取线304-X。单元板，如图3中展示，可耦合到电容器303-1及303-2中的每一者。单元板可为共同节点，在各种存储器阵列配置中，参考电压(例如，接地)可施加到所述共同节点。
如本文描述，晶体管302及电容器303可促成在单一行存储器阵列中形成耦合到互补感测线(例如，感测线305-1及305-2)的互补存储器单元(例如，2T2C存储器单元)对。在感测操作中从存储器单元感测到的数据值(例如，电压)的数目可对应于存储器单元的列的数目及/或与例如图1中展示及结合图1描述的区段125的行相交的感测线对的数目，例如，4,096、8,192、16,384等。在各种实施例中，每一区段可包含256、512、1024个行以及其它可能数目个行，且每一库区段可被划分成32、64或128个区段以及各种可能值。
根据本发明的若干实施例，图3中说明的存储器阵列330耦合到感测电路350。在一些实施例中，感测电路350-1可包含对应于相应列存储器单元(例如，耦合到相应互补数据线对305-1、305-2)的2T2C感测放大器306，但不额外包含计算组件(例如，图2B中展示的231)。然而，实施例不限于此。举例来说，感测电路(未展示)的一些实施例可包含可执行计算及/或累加器功能性的计算组件。感测电路350可对应于结合图1中的感测组件条带124描述的感测电路，例如，及/或对应于图8中展示的感测电路850。
感测放大器306可对应于先前关于图2A到2B描述的感测放大器206。感测放大器306可操作以确定存储于所选择的存储器单元中的数据值(例如，逻辑状态)及/或所选择的存储器单元处的残余电压，其可由存在于互补感测线305-1、305-2上的电压表示。
图4A是根据本发明的若干实施例的呈1T1C配置的存储器装置的库中的区段(例如，425-0处的区段0、425-1处的区段1、425-2处的区段2等)的框图。举例来说，图4A展示1T1C DRAM架构。然而，本发明的实施例可使用2T2C DRAM架构。当区段425-1中的行419-1通过执行触发行命令被选择且打开(例如，触发)时，424-1处的感测组件条带-1中的8192个1T1C感测放大器(例如，417-1-0、417-1-1、…、417-1-8191)及424-2处的感测组件条带2中的8192个感测放大器(例如，417-2-1、417-2-2、…、417-2-8192)可被启用(例如，触发)以感测及/或存储来自耦合到感测放大器中的每一者的感测线的两个部分(例如，405-1及405-2)的电压电势。
如区段425-1中展示，耦合到与行419-1相交的感测放大器417-1-0、417-1-1、…、417-1-8191的感测线(例如，感测线405-1-0、405-1-1、…、405-1-8191)的部分朝向行419-1向上延伸穿过区段425-1，其中感测线可选择地耦合到行419-1中的特定1T1C存储器单元，例如，如418-1-0、418-1-1、…、等处展示。耦合到感测放大器417-1-0、417-1-1、…、417-1-8191且从感测放大器417-1-0、417-1-1、…、417-1-8191向下延伸到区段425-0中的感测线(例如，感测线405-1-0、405-1-1、…、405-1-8191)中的每一者的互补部分可由感测放大器使用以在感测线未耦合到区段425-0中的存储器单元时(例如，感测线打开)感测感测线上的参考(例如，残余)电压。区段425-0中的打开的感测线上的残余电压可用作参考值以确定对应于在区段425-1的行419-1中的存储器单元上感测到的电压的数据值。感测组件条带424-2中的感测放大器417-2-1、417-2-2、…、417-2-8192可类似地耦合到区段425-1中与行419-1相交的感测线的部分及延伸到区段425-2中的感测线的部分以用作参考值来确定行419-1中的剩余存储器单元的数据值。因而，感测组件条带424-1及424-2中的16,384个感测放大器的组合可感测及锁存(例如，存储)来自与行419-1相关联的16,384个存储器单元的数据值。
在一些实施例中，区段425-1中的一半感测线可耦合到感测组件条带424-1中的感测放大器，而区段425-1中的另一半感测线可耦合到感测组件条带424-2(例如，经配置为交错感测线)中的感测放大器。用于感测组件条带424-1中的感测放大器的参考感测线在区段425-0中，而用于感测组件条带424-2中的感测放大器的参考感测线在区段425-2中。参考感测线的此相邻(例如，邻近)区段的利用可在整个存储器阵列(例如，DRAM架构)内继续。
图4B是根据本发明的若干实施例的呈1T1C配置的存储器装置的库中的区段(例如，子阵列)的框图。子阵列425-0的第一部分的存储器单元(例如，耦合到偶数数字线的存储器单元)耦合到感测电路条带406-0。子阵列425-0的第二部分的存储器单元(例如，耦合到奇数数字线的存储器单元)耦合到感测电路条带406-1。子阵列425-1的第一部分的存储器单元(例如，耦合到偶数数字线的存储器单元)耦合到感测电路条带406-1。子阵列425-1的第二部分的存储器单元(例如，耦合到奇数数字线的存储器单元)耦合到感测电路条带406-2。
子阵列425-0、425-1及425-2的行0中的存储器单元包含耦合在一起的邻近存储器单元。举例来说，每一子阵列具有一行，其中耦合到偶数数字线的所述行中的每一存储器单元耦合到耦合到奇数数字线的邻近存储器。耦合到奇数数字线的子阵列的行0中的存储器单元418-1经由连接461耦合到耦合到偶数数字线的子阵列的行0中的存储器单元418-2。每一子阵列具有一行，其中第一部分的存储器单元中的存储器单元(例如，耦合到奇数数字线的存储器单元418-1)耦合到第二部分的存储器单元中的邻近存储器单元(例如，耦合到偶数数字线的存储器单元518-2)。因此，当打开行时，其中第一部分的存储器单元中的存储器单元耦合到第二部分的存储器单元中的邻近存储器单元，数据将存储于第一及第二部分的存储器单元中。
存储于第一子阵列(例如，子阵列425-2)中的数据可传送到其它子阵列(例如，子阵列425-0及425-1)而无需从阵列传送数据。举例来说，存储于子阵列425-2的行中的数据可传送到子阵列425-0的行。数据可通过经由其共同感测电路条带将数据移动到邻近子阵列，将数据移位到邻近部分存储器单元，且经由邻近部分存储器单元共有的另一感测电路条带将数据移动到另一子阵列来传送。
举例来说，通过使用控制信号激活子阵列425-2的行4及使用控制信号使感测电路条带406-2有效以将来自行4的数据存储于感测电路条带406-2中的子阵列425-2中，可从子阵列425-2中的行4传送数据。来自行4的数据存储于耦合到子阵列425-2的感测电路条带406-2的节点中，而来自行4的数据的补集存储于耦合到子阵列425-1的感测电路条带406-2的节点中。通过使用控制信号激活子阵列425-1的行0以将数据的补集移动到耦合到感测电路条带406-2的存储器单元且由于耦合到不同感测电路条带的子阵列425-1的行0中的邻近存储器单元耦合在一起而移动到耦合到感测电路条带406-1的存储器单元，数据的补集被传送到子阵列425-1。通过使用控制信号激活感测电路条带406-1以将数据的补集存储于感测电路条带406-1中，数据的补集被传送到感测电路条带406-1。数据的补集存储于耦合到子阵列425-1的感测电路条带406-1的节点中，而来自子阵列425-1的行4的数据存储于耦合到子阵列425-0的感测电路条带406-1的节点中。通过使用控制信号激活子阵列425-0的行0以将数据移动到耦合到感测电路条带406-1的存储器单元且由于耦合到不同感测电路条带的子阵列425-0的行0中的邻近存储器单元耦合在一起而移动到耦合到感测电路条带406-0的存储器单元，数据被传送到子阵列425-0。接着，通过使用控制信号激活感测电路条带406-0以将数据存储于感测电路条带406-0中及激活行4例如将数据存储于子阵列425-0中以将数据传送到耦合到感测电路条带406-0的子阵列425-0的行4中的存储器单元，数据可被存储于子阵列425-0中。耦合到感测电路条带406-0的子阵列425-0的行4中的存储器单元中的存储器单元存储最初来自耦合到感测电路条带406-2的子阵列425-2的行4中的存储器单元的数据。
可使用经由共享感测电路条带将数据及/或数据的补集移动到邻近子阵列、将数据及/或数据的补集移位到耦合到不同感测电路条带的邻近子阵列中的邻近部分存储器单元及将数据及/或数据的补集移动到不同感测条带的过程任何数目次以将数据及/或数据的补集传送到存储器单元阵列中的各种子阵列。
图5是根据本发明的若干实施例的在图1及图6及本文中的其它地方中展示及结合图1及图6及本文中的其它地方描述的控制器140及640的更详细框图。在图5中展示的实例中，展示包含控制逻辑531、定序器532及时序电路533作为存储器装置520的控制器540的部分的控制器540。存储器装置520可包含存储器装置中的每一库上的控制器540且可称为库过程控制单元(BPCU)。
在图5中展示的实例中，控制逻辑531可呈负责从存储器单元阵列(例如，图6中作为阵列630的阵列)提取及执行机器指令(例如，微码指令)的微码引擎的形式。定序器532也可呈若干微码引擎及/或ALU电路的形式。替代地，控制逻辑531可呈特大指令字(VLIW)类型处理资源的形式，且定序器532及时序电路533可呈状态机及晶体管电路的形式。
控制逻辑531可经由数据线645从存储器阵列830接收微码指令(位)，例如，如图6B中展示及结合图6B描述。在一些实施例中，微码指令可最初存储于高速缓存571中。控制逻辑531可将微码指令解码成由定序器532实施的函数调用，例如，微码函数调用(uCODE)。微码函数调用可为定序器532接收并执行以导致存储器装置520例如使用感测电路(例如图6中的感测电路650)执行特定计算及/或逻辑运算的操作。时序电路533可提供时序以协调计算及/或逻辑运算的执行且负责提供对阵列(例如图8中展示的阵列830)的无冲突存取。
如结合图6描述，控制器540可经由图2A到2B及6中展示的控制线及数据路径耦合到感测电路650及/或与存储器单元阵列相关联的额外逻辑电路670，包含高速缓存、缓冲器、感测放大器、计算组件、扩展行地址(XRA)锁存器及/或寄存器。因而，图6中展示的感测电路650及逻辑670可以各种方式(包含通过数据线425)与存储器单元阵列630相关联(例如，耦合到存储器单元阵列630)。控制器540可控制阵列的常规DRAM计算操作，例如读取、写入、复制及/或擦除操作等。然而，另外，由控制逻辑531检索及执行的微码指令及由定序器532接收及执行的微码函数调用可导致图6中展示的感测电路650执行额外逻辑运算，例如加法、乘法，或作为更具体实例，布尔运算，例如AND、OR、XOR等，其比常规的DRAM读取及写入操作更复杂。在各种实施例中，计算及/或逻辑运算可使用图2A到2B中展示及结合图2A到2B描述的感测电路的感测放大器206及/或计算组件231执行。因此，在此存储器装置520实例中，可对存储器装置520执行微码指令执行、计算操作及/或逻辑运算，如由如本文描述那样从存储器单元阵列630移动到控制器540以供微码引擎执行的微码指令(位)所启用。
因而，控制逻辑531、定序器532及时序电路533可操作以生成用于DRAM阵列的操作循环序列。在存储器装置520实例中，每一序列可经设计以执行操作，例如布尔逻辑运算AND、OR、XOR等，其一起实现特定功能。举例来说，操作序列可针对一(1)位加反复地执行逻辑运算以便计算多位和。每一操作序列可馈送到耦合到时序电路533的先进先出(FIFO)缓冲器中以提供与相关联于图6中展示的存储器单元阵列630(例如，DRAM阵列)的感测电路650及/或额外逻辑电路670的时序协调。
在图5中展示的实例存储器装置520中，时序电路533可提供时序且从例如四(4)个FIFO队列提供对阵列的无冲突存取。在此实例中，一个FIFO队列可支持阵列计算，一个可用于指令提取，一个用于微码(例如，uCODE)指令提取，且一个用于DRAM I/O。控制逻辑531及定序器532两者可生成状态信息，其可经由FIFO接口路由回到库仲裁器。库仲裁器可聚合此状态数据且将其报告回到主机610。
图6是根据本发明的若干实施例的呈包含存储器装置620的计算系统659的形式的设备的框图。如本文使用，存储器装置620、控制器640、存储器阵列630、感测电路650及/或逻辑670也可单独被视为“设备”。
在先前方法中，数据可例如经由包括I/O线的总线从存储器阵列及感测电路传送到处理资源(例如处理器、微处理器及/或计算引擎)，其可包括ALU电路及/或经配置以执行适当操作的其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到此(类)处理资源可涉及显著时间及/或电力消耗。即使处理资源定位于与存储器阵列相同的芯片上，在将数据从阵列移动到计算电路中也会消耗显著电力，这可涉及执行感测线(其可在本文中称为数字线或数据线)地址存取，例如，列解码信号的触发，以便将数据从感测线传送到I/O线(例如，本地I/O线)上，从而将外围数据传送到阵列，其可被传送到主机中的高速缓存，且从而将数据提供到外围计算电路。
在若干实施例中，感测电路650可用于使用存储于存储器单元阵列(例如，阵列630)中的数据作为输入执行逻辑运算且将逻辑运算的结果存储回到阵列630而无需经由感测线地址存取传送数据，例如，无需触发列解码信号。因而，各种计算功能可使用感测电路650执行且在感测电路650内执行，而非(或相关联于)由感测电路外部的处理资源执行，例如，由与主机610相关联的处理器及/或定位于装置620上(例如，定位于控制器640上或其它地方)的其它处理电路(例如ALU电路)执行。
在各种先前方法中，与操作数相关联的数据，例如，将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含若干寄存器且将使用操作数执行计算功能，且结果将经由I/O线传送回到阵列。相比之下，在本发明的若干实施例中，感测电路650可经配置以对存储于存储器阵列630中的数据执行逻辑运算且将结果存储回到存储器阵列630而无需启用耦合到感测电路850的I/O线(例如，本地I/O线)。额外逻辑电路670可耦合到感测电路650且可用于存储(例如，高速缓存及/或缓冲)本文描述的操作结果。
感测电路650可与存储器单元阵列成间距地形成。在一些实例中，处理资源电路(例如，计算引擎)可能不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的存储器单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。因而，举例来说，与先前PIM系统的ALU电路相关联的装置，例如，逻辑门，可能不能与存储器单元成间距地形成，这可影响芯片大小及/或存储器密度。本发明的若干实施例可包含控制电路及/或感测电路，例如，包含感测放大器及/或计算组件，如本文描述，其与存储器单元阵列成间距地形成，且经配置以例如能够对与存储器单元的间距执行计算功能，例如，存储器及/或PIM操作。在一些实施例中，感测电路能够执行数据感测及计算功能及存储器单元阵列本地的数据的至少临时存储(例如，高速缓存)。
具PIM能力的装置操作可使用基于位向量的操作。如本文使用，术语“位向量”希望意味着位向量存储器装置(例如，PIM装置)上存储于存储器单元阵列的行中及/或存储于感测电路中的若干位。因此，如本文使用，“位向量运算”希望意味着对作为例如由PIM装置使用的虚拟地址空间及/或物理地址控制的一部分的位向量执行的操作。在一些实施例中，位向量可为在位向量存储器装置上的物理连续数目个位，其物理相连地存储于行及/或感测电路中使得对作为虚拟地址空间及/或物理地址空间的连续部分的位向量执行位向量运算。
在一些实施例中，位向量存储器装置，例如，能够执行位向量运算的PIM装置，可执行逻辑运算。举例来说，具有位向量运算能力的PIM装置对位向量操作。如本文使用，术语“位向量”希望意味着位向量存储器装置(例如，PIM装置)上的物理连续数目个位，无论在存储器单元阵列中的行中是否物理相连，例如，水平定向，或在列中是否物理相连，例如，垂直定向。因此，如本文使用，“位向量运算”希望意味着对作为例如由具位向量运算能力的存储器装置使用的虚拟地址空间的部分(也称为“块”)的位向量执行的操作。举例来说，虚拟地址空间的块可具有256个位的位长度。块可能与或不能不与虚拟地址空间中的其它块物理连续。此类位向量运算在例如2T2C配置(如图2A到2B中展示及结合图2A到2B描述)中可由感测放大器206与计算组件231的组合启用(例如，执行)。读者应了解，虽然DRAM存储器装置配置及/或(例如，由PIM装置执行的)DRAM位向量运算是关于本文呈现的一些实例论述，但实施例不限于DRAM及/或PIM DRAM实施方案。
举例来说，PIM装置中的一行虚拟地址空间可具有16K个位的位长度，例如，对应于DRAM配置中的16K个互补存储器单元对。对于此16K位行，感测电路650，如本文描述，可包含与选择性地耦合到16位行中的对应存储器单元的感测线成间距地形成的对应16K个处理元件，例如本文所描述的计算组件。PIM装置中的计算组件可操作为由感测电路650感测到的(例如，由与计算组件231成对的感测放大器206感测到的及/或存储于感测放大器206中的)存储器单元的行的位向量中的单个位上的一位向量处理元件，如结合图2B及本文的其它地方进一步描述。
因而，在若干实施例中，无需阵列630及感测电路650外部的电路来执行计算功能，这是因为感测电路650可执行适当存储器及/或逻辑运算以便执行此类计算功能而无需使用外部处理资源。因此，感测电路650可用于至少在某一程度上补充及/或取代此外部处理资源(或至少此外部处理资源的带宽消耗)。
然而，在若干实施例中，感测电路650可用于执行除了由外部处理资源(例如，主机610)执行的操作以外的操作，例如，执行指令。例如，主机610及/或感测电路650可限于执行仅某些逻辑运算及/或某一数目个逻辑运算。
启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于使用感测电路(例如，650)执行操作而无需启用阵列的列解码线。无论是否相关联于经由感测电路650执行操作而使用本地I/O线，本地I/O线都可被启用以便将结果传送到适当位置而非传送回到阵列630，例如，传送到外部寄存器。
如本文描述，控制器640可经配置以引导指令从第一感测电路(例如，感测组件条带424-0)到组件(例如，ECC电路及/或数据线)的移动，及/或引导数据值从第二感测电路(例如，感测组件条带424-1)到组件的移动。
图6中说明的计算系统659可包含主机610，其耦合(例如，连接)到包含存储器阵列630的存储器装置620。主机610可为主机系统，例如个人膝上型计算机、桌上型计算机、平板计算机、数码相机、智能电话或存储卡读取器以及各种其它类型的主机。主机610可包含系统母板及/或背板且可包含若干处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路)。计算系统659可包含分离的集成电路，或主机610及存储器装置620两者可在同一集成电路上。计算系统659可为例如服务器系统及/或高性能计算(HPC)系统及/或其任一者的一部分。尽管图6中展示的实例说明具有冯·诺依曼架构的系统，但本发明的实施例可实施于非冯·诺依曼架构中，其可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为了清楚起见，计算系统659的描述已经简化以集中在与本发明特别相关的特征上。举例来说，在各种实施例中，例如，存储器阵列630可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及NOR快闪阵列。存储器阵列630可包含存储器单元，其经布置于由存取线(在本文中其可称为字线或选择线)耦合的行及由感测线(在本文中其可称为数据线或数字线)耦合的列中。尽管图6中展示了单个存储器阵列630，但实施例不限于此。例如，存储器装置620可除了本文所描述的若干区段(例如，子阵列)之外包含若干存储器阵列630(例如，DRAM单元、NAND快闪单元等的若干库)。
存储器装置620可包含地址电路642，其锁存由I/O电路644通过数据总线656(例如，I/O总线)从主机610提供的地址信号，例如，经由本地I/O线及全局I/O线提供到外部ALU电路及DRAM DQ。如本文使用，DRAM DQ可实现经由总线(例如，数据总线156及/或656)将数据输入到库及从库输出数据，例如，从控制器640及/或主机610输出数据及/或将数据输入到控制器640及/或主机610。在写入操作期间，可将电压(高＝1，低＝0)施加到DQ，例如，引脚。此电压可转换成适当信号且存储于所选择的存储器单元中。在读取操作期间，一旦存取完成且输出例如通过输出启用信号为低而启用，从所选择的存储器单元读取的数据值就可在DQ处出现。在其它时间，DQ可处于高阻抗状态，使得DQ不会拉电流或灌电流且不会将信号呈现到系统。此还可在两个或两个以上装置(例如，库)共享数据总线时减少DQ争用。
可通过(例如)总线657(例如，高速接口(HSI)带外(OOB)总线)将状态及异常信息从存储器装置620上的控制器640提供到主机610。总线657可由主机110使用以将命令(例如，PIM命令)分发到多个存储器装置620-1、…、620-N(未展示)以将那些程序指令存储于存储器装置的给定库内。
地址信号通过地址电路642接收且由行解码器646及列解码器652解码以存取存储器阵列630。数据可通过(例如)使用感测电路650的若干感测放大器感测感测线(图2A到2B及3中的数字线)上的电压及/或电流变化从存储器阵列630感测(读取)。感测放大器可从存储器阵列630读取及锁存来自一页(例如，一行)数据的数据值。额外计算组件，例如，如231处展示及结合图2B描述，可耦合到感测放大器且可结合感测放大器一起使用以感测、存储(例如，高速缓存及/或缓冲)数据、对数据执行计算功能(例如，运算)及/或移动数据。I/O电路644可用于通过数据总线656(例如，64位宽数据总线)与主机610进行双向数据通信。写入电路648可用于将数据写入到存储器阵列630。
控制器640(例如，库控制逻辑及定序器)可解码由控制总线654从主机610提供的信号(例如，命令)。这些信号可包含芯片启用信号、写入启用信号及/或地址锁存信号，其可用于控制对存储器阵列630执行的操作，包含数据感测、数据存储、数据移动、数据计算(PIM)、数据读取、数据写入及/或数据擦除操作以及其它操作。具有例如存储于硬件(例如专用集成电路(ASIC))、固件及/或软件实施例中的指令的控制电路可与控制器640相关联。在各种实施例中，控制器640可负责从主机610发布指令及存取存储器阵列630。控制器640可为状态机、定序器或一些其它类型的控制器。控制器640可控制例如向左或向右移位阵列(例如，存储器阵列630)的行中的数据。
结合图2A到2B描述感测电路650的实例。例如，在各种实施例中，感测电路650可包含若干感测放大器及/或若干计算组件。计算组件可用作累加器且可用于如由控制器640及/或每一区段的相应区段控制器(未展示)引导那样例如对与互补感测线相关联的数据执行操作。在一些实施例中，计算组件可耦合到耦合到区段的每一相应感测组件条带中(例如，分别耦合到图1中展示及结合图1及其它地方描述的区段125-0及125-1的感测组件条带124-0及124-1中)的感测电路650内的每一感测放大器，例如，如分别在图2B中的231及206处展示。然而，实施例不限于此。举例来说，在一些实施例中，在若干感测放大器与计算组件之间可能不存在1:1相关性。举例来说，每计算组件可存在一个以上感测放大器或每感测放大器可存在一个以上计算组件，其在区段、库等之间可不同。
在若干实施例中，感测电路650可用于使用存储于存储器阵列630中的数据作为输入执行操作且参与数据的移动以用于到存储器阵列630中的不同位置的读取、写入、逻辑、复制、传送、及/或存储操作而无需经由感测线地址存取传送数据(例如，无需触发列解码信号)。因而，各种计算功能(PIM操作)可使用感测电路650执行且在感测电路650内执行，而非(或相关联地)由感测电路650外部的处理资源执行(例如，由与主机610相关联的处理器及定位于存储器装置620(例如控制器640上或其它地方)上的其它处理电路执行，例如ALU电路)。
在各种先前方法中，与操作数相关联的数据(例如)将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)被提供到外部ALU电路。外部ALU电路可包含若干寄存器且可使用操作数执行计算功能，且结果将经由I/O线被传送回到阵列。
相比之下，如本文描述，感测电路650经配置以对存储于存储器阵列630中的数据执行操作且将结果存储回到存储器阵列630而无需启用耦合到感测电路650的本地I/O线及全局I/O线。感测电路650可与存储器单元阵列成间距地形成。额外外围感测放大器及/或逻辑670(例如，各自执行指令以用于执行相应操作的区段控制器)可耦合到感测电路650。根据本文的一些实施例，感测电路650及外围感测放大器及/或逻辑670可在执行操作时合作。
逻辑，如本文描述，希望意味着用于实施一或多个特定功能的硬件(例如，呈专用集成电路(ASIC)的形式)及/或固件。逻辑的一个实例可包含状态机，如本文描述。另一实例可包含嵌入式处理资源。逻辑可包含可被发送到具有实施逻辑运算的处理能力的存储器装置的指令，例如，PIM命令及/或指令，例如ECC码及/或微码。因而，逻辑可与主机610、控制器640及/或存储器阵列630(例如，在逻辑670处)相关联，例如，定位在或连接到主机610、控制器640及/或存储器阵列630处及/或连接到主机610、控制器640及/或存储器阵列630。
因此，在若干实施例中，无需存储器阵列630及感测电路650外部的电路来执行计算功能，这是因为感测电路650可执行适当操作以便执行此类计算功能，例如，在指令序列中，而无需使用外部处理资源。因此，感测电路650可用于至少在某一程度上补充及/或取代此外部处理资源(或至少减少将数据传送到此外部处理资源及/或从此外部处理资源传送数据的带宽消耗)。
在若干实施例中，感测电路650可用于执行除了由外部处理资源(例如，主机610)执行的操作之外的操作，例如，执行指令序列。举例来说，主机610及感测电路650中的任一者可限于执行仅某些操作及/或某一数目个操作。
启用本地I/O线及/或全局I/O线可包含启用(例如，接通、激活)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于不启用本地I/O线及/或全局I/O线。举例来说，在若干实施例中，感测电路650可用于执行操作而无需启用阵列的列解码线。然而，本地I/O线及/或全局I/O线可经启用以便将结果传送到适当位置而非传送回到存储器阵列630，例如，传送到外部寄存器。
方法可进一步包含存储固件指令作为用于例如由组件执行操作的指令位，其是读取操作、写入操作及/或擦除操作以及对存储器装置820执行的其它数据处理操作不可存取的。因而，可保护用于执行对计算系统的功能性重要的操作的指令免于此类数据处理操作。
所述方法可进一步包含由阵列区段425-0及邻近阵列区段425-1定位在其上的芯片上的组件执行操作，如由芯片上控制器840引导。因而，可在没有芯片外装置(例如，主机810)的引导的情况下执行操作。
虽然本文说明且描述了包含感测电路、感测放大器、计算组件、微码引擎(例如，包含控制逻辑、定序器、定时组件等)及/或控制器等的各种组合及配置的实例实施例，但本发明的实施例不限于本文明确陈述的那些组合。本文揭示的感测电路、感测放大器、计算组件、微码引擎(例如，包含控制逻辑、定序器、定时组件及/或控制器等)的各种组合及配置明确包含在本发明的范围内。
尽管本文说明且描述了具体实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可代替展示的具体实施例。本发明希望覆盖本发明的一或多个实施例的调适或变化。应理解，以说明性方式而非限制性方式进行了上文描述。所属领域的技术人员在审阅上文描述之后应明白上文实施例的组合及本文未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书以及有权享有此类权利要求书的等效物的完整范围确定。
在前述具体实施方式中，出于简化本发明的目的一些特征被一起分组在单个实施例中。揭示的此方法不应解译为反映本发明揭示的实施例必须使用比每一权利要求中明确陈述的特征更多的特征的意图。而是，如所附权利要求书反映，发明标的物在于少于单个揭示实施例的全部特征。因此，所附权利要求书借此并入具体实施方式中，其中每一权利要求其自身作为单独实施例。

Claims (17)

1.一种设备，其包括：
第一存储器单元阵列(425-0)及第二存储器单元阵列(425-1)，其中所述第一阵列(425-0)的第一部分的存储器单元及所述第二阵列(425-1)的第一部分的存储器单元耦合到第一感测电路条带(424-1)；及
第三存储器单元阵列(425-2)，其中所述第三阵列(425-2)的第一部分的存储器单元耦合到第二感测电路条带(424-3)，且其中所述第二阵列(425-1)的第二部分的存储器单元及所述第三阵列(425-2)的第二部分的存储器单元耦合到第三感测电路条带(424-2)；且
其中所述第二阵列(425-1)的特定行通过将来自所述第一部分的存储器单元的所述存储器单元耦合(461)到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二阵列(425-1)中的所述第二部分的存储器单元的存储器单元的所述第二阵列(425-1)中的所述第一部分的存储器单元的存储器单元。
2.根据权利要求1所述的设备，其中所述设备经配置以经由所述第一感测电路条带、所述第二阵列的所述第一及第二部分的存储器单元、所述第三感测电路条带及所述第三阵列的所述第二部分的存储器单元将数据从所述第一阵列的所述第一部分的存储器单元移动到所述第三阵列的所述第一部分的存储器单元。
3.根据权利要求2所述的设备，其中所述设备经配置以：
经由所述第一感测条带将所述数据的补集从所述第一阵列的所述第一部分的存储器单元移动到所述第二阵列的所述特定行上的所述第二阵列的所述第一部分的存储器单元；及
将所述数据的所述补集从所述特定行上的所述第二阵列的第一部分的存储器单元移动到所述特定行上的所述第二阵列的所述第二部分的存储器单元。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述第三阵列的特定行通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第三阵列中的所述第二部分的存储器单元的存储器单元的所述第三阵列中的所述第一部分的存储器单元的存储器单元。
5.根据权利要求4所述的设备，其中所述设备经配置以：
经由所述第三感测电路条带将数据从所述第二阵列的所述特定行上的所述第二部分的存储器单元移动到所述第三阵列的所述特定行上的所述第一部分的存储器单元；
将数据从所述第三阵列的所述特定行上的所述第一部分的存储器单元移动到所述第三阵列的所述特定行上的所述第二部分的存储器单元；及
将数据从所述第三阵列的所述特定行上的所述第二部分的存储器单元移动到所述第三阵列中的另一行上的所述第二部分的存储器单元。
6.一种设备，其包括：
存储器单元阵列(630)；及
控制器(540、640)，其耦合到所述存储器单元阵列(630)且经配置以：
引导数据从第一子阵列(425-0)的行中的第一部分的存储器单元到第一感测电路(424-1)的移动；
引导所述数据的补集从所述第一感测电路(424-1)到第二子阵列(425-1)中的存储器单元的特定行的移动，其中存储器单元的所述特定行的每一存储器单元耦合到存储器单元的所述特定行的邻近存储器单元；及
引导所述数据的所述补集从所述第二子阵列(425-1)中的存储器单元的所述特定行中的存储器单元到所述第二子阵列(425-1)中的存储器单元的所述特定行中的邻近存储器单元的移动。
7.根据权利要求6所述的设备，其中所述控制器进一步经配置以：
引导所述数据的所述补集从所述第二子阵列的存储器单元的所述特定行中的所述邻近存储器单元到第二感测电路的移动。
8.根据权利要求7所述的设备，其中所述控制器进一步经配置以：
引导所述数据从所述第二感测电路到第三子阵列中的存储器单元的特定行的移动，其中存储器单元的所述特定行的每一存储器单元耦合到存储器单元的所述特定行的邻近存储器单元。
9.根据权利要求6到8中任一权利要求所述的设备，其中所述控制器进一步经配置以：
引导所述数据从所述第三子阵列中的存储器单元的所述特定行中的存储器单元到所述第三子阵列中的存储器单元的所述特定行中的邻近存储器单元的移动；及
引导所述数据从所述第三子阵列中的存储器单元的所述特定行中的所述邻近存储器单元到所述第三子阵列中的另一行的移动。
10.根据权利要求6到8中任一权利要求所述的设备，其中所述数据从所述第一子阵列中的所述第一行的移动将所述数据放置在耦合到存储器单元的所述第一行的所述第一感测电路的若干第一节点上。
11.根据权利要求6到8中任一权利要求所述的设备，其中所述数据从所述第一子阵列中的存储器单元的所述第一行的移动将所述数据的所述补集放置在耦合到所述第二子阵列的所述第一感测电路的若干第二节点上。
12.根据权利要求6到8中任一权利要求所述的设备，其中所述第二子阵列中的存储器单元的所述特定行中的所述邻近存储器单元耦合到所述第一感测电路的所述若干第二节点。
13.一种用于操作存储器装置(620)的方法，其包括：
感测存储于第一子阵列(425-0)中的行上的第一部分的存储器单元中的数据；
将所述数据移动到第一感测电路条带(424-1)；
将所述数据的补集从所述第一感测电路条带(424-1)移动到第二子阵列(425-1)中的行上的第一部分的存储器单元及所述第二子阵列(425-1)中的所述行上的第二部分的存储器单元，其中所述第二子阵列(425-1)中的所述行通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第二子阵列(425-1)中的所述第二部分的存储器单元的存储器单元的所述第二子阵列(425-1)中的所述第一部分的存储器单元的存储器单元；
将所述数据的所述补集移动到第二感测电路条带(424-3)；及
将所述数据从所述第二感测电路条带(424-3)移动到第三子阵列(425-2)中的行上的第一部分的存储器单元。
14.根据权利要求13所述的方法，其包含将所述数据从所述第二感测电路条带移动到所述第三子阵列中的所述行上的第二部分的存储器单元，其中所述第三子阵列中的所述行通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元包含来自耦合到来自所述第三子阵列中的所述第二部分的存储器单元的存储器单元的所述第三子阵列中的所述第一部分的存储器单元的存储器单元。
15.根据权利要求14所述的方法，其中所述方法进一步包括将数据从所述第三子阵列中的所述行上的所述第二部分的存储器单元移动到所述第三子阵列中的另一行上的所述第二部分的存储器单元。
16.一种用于操作存储器装置(620)的方法，其包括：
经由由第一子阵列(425-0)中的第一部分的存储器单元及第二子阵列(425-1)中的第一部分的存储器单元共享的第一感测电路条带(424-1)将数据从所述第一子阵列(425-0)传送到所述第二子阵列(425-1)；
将所述数据从所述第二子阵列(425-1)中的所述第一部分的存储器单元移位到所述第二子阵列(425-1)中的第二部分的存储器单元，其中所述第二子阵列(425-1)中的所述第一部分的存储器单元通过将来自所述第一部分的存储器单元的所述存储器单元短接到来自所述第二部分的存储器单元的邻近存储器单元耦合到所述第二子阵列(425-1)中的所述第二部分的存储器单元；及
经由由所述第二子阵列(425-1)中的所述第二部分的存储器单元及第三子阵列(425-2)中的第一部分的存储器单元共享的第二感测电路条带(424-3)将所述数据从所述第二子阵列(425-1)传送到所述第三子阵列(425-2)。
17.根据权利要求16所述的方法，其中所述方法进一步包括：
将所述数据从所述第三子阵列中的所述第一部分的存储器单元移位到所述第三子阵列中的第二部分的存储器单元，其中所述第三子阵列中的所述第一部分的存储器单元通过将来自所述第一部分的存储器单元的所述存储器单元耦合到来自所述第二部分的存储器单元的邻近存储器单元耦合到所述第三子阵列中的所述第二部分的存储器单元；及
经由由所述第三子阵列中的所述第二部分的存储器单元及第四子阵列中的第一部分的存储器单元共享的第三感测电路条带传送所述第三子阵列内的所述数据。
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