CN107783783A - 与微代码指令有关的设备及方法 - Google Patents

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Abstract

本发明包含与微代码指令有关的设备及方法。一种实例设备包括存储微代码指令集合的存储器。所述集合中的每一微代码指令可包括第一字段及第二字段，第一字段包括数个控制数据单元，第二字段包括数个类型选择数据单元。所述集合中的每一微代码指令可具有由所述数个类型选择数据单元的值定义的特定指令类型，且对应于所述数个控制数据单元的特定功能可基于所述特定指令类型而改变。

Description

与微代码指令有关的设备及方法
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说涉及与微代码指令有关的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在未被供电时留存所存储数据而提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM))等。
计算系统通常包含可检索及执行指令的数个处理资源(例如，一或多个处理器)。执行指令可涉及各种操作的执行，例如，可包含将结果存储到合适的位置。指令可为微代码指令的形式，其可存储在可由处理资源存取的存储器(例如，只读存储器(ROM)、RAM等)中。处理器可包括数个功能单元，举例来说，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，所述功能单元可用于执行微代码指令以执行各种操作。作为实例，每一微代码指令可包括用于控制计算系统(例如，ALU、寄存器、I/O电路等)内的各种组件的数个数据单元(例如，位)。例如，微代码指令可将较高级机器代码转化为电路级操作序列。在各种实例中，单个微代码指令可指定数个特定操作。例如，单个微代码指令的位可指示ALU的数个设置(例如，ALU的进位输入是否被设置为零、是否针对二进制补码函数设置ALU等)、ALU内的更新状态旗标，指示要存储结果的特定寄存器，可指示下一个微代码指令的位置，指示微代码指令的奇偶校验，及/或可指示寄存器集合中的哪个特定寄存器耦合到ALU等以及各种其它功能。以此方式，可执行微代码指令集合的各种序列来执行数个基本操作，其可包含(例如)经由例如AND、OR、NOT、NAND、NOR及XOR的数个逻辑运算以及反相(例如，二进制反相)对数据(例如，操作数)执行例如算术运算(例如，加法、减法、乘法、除法等)的操作。
例如，微代码指令的大小(例如，位数)可取决于特定计算系统而变化。例如，为了使微代码指令控制计算系统(或其特定部分)内的所有期望功能，每一微代码指令可包括特定数目的控制数据单元(例如，90位、108位、160位等)。因而，微代码指令大小可影响在计算系统内存储及/或执行微代码所需的存储器的总量。
发明内容
附图说明
图1A是根据本发明的数个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图1B是根据本发明的数个实施例的图1A中所示的控制器的更多细节的框图。
图1C是根据本发明的数个实施例的图1A中所示的主机的更多细节的框图。
图2A说明根据先前方法的微代码指令。
图2B说明根据本发明的数个实施例的微代码指令。
图3说明根据本发明的数个实施例的具有不同数目的类型选择数据单位的数个微代码指令。
图4是说明根据本发明的数个实施例的感测电路的示意图。
图5是说明根据本发明的数个实施例的感测电路的示意图。
图6是说明根据本发明的数个实施例的由感测电路实施的可选逻辑运算结果的逻辑表。
具体实施方式
本发明包含与微代码指令有关的设备及方法。一种实例设备包括存储微代码指令集合的存储器。所述集合中的每一微代码指令可包括第一字段及第二字段，第一字段包括数个控制数据单元，第二字段包括数个类型选择数据单元。所述集合中的每一微代码指令具有由所述数个类型选择数据单元的值指示的特定指令类型，且对应于所述数个控制数据单元的特定功能可基于所述特定指令类型而改变。
本发明的实施例可提供诸多益处，例如减小单个微代码指令(例如，微代码字)的大小。作为实例，考虑其中(例如，从存储器)检索数个微代码指令(例如，微代码指令序列)以供(例如，通过处理资源)执行的系统。存储器通常可提供有限的空间来存储数个微代码指令。本发明的数个实施例可提供诸多益处，例如与先前方法相比减小微代码指令的大小(例如，数据单元的数量)，而不牺牲微代码指令的功能能力，以及各种其它益处。在维持功能能力的同时减小微代码指令的大小可提供诸多益处，例如减小存储微代码所需的存储器容量的总量及/或可增加在可能具有有限的存储容量的给定位置(例如，高速缓冲存储器)中可存储的微代码指令的数目。
如本文中进一步描述，数个实施例包含具有控制数据单元及类型选择数据单元的微代码指令。控制数据单元可用于基于它们的值来(例如，经由提供给系统组件的控制信号)控制计算系统的各种功能。类型选择数据单元的值指示对应于微代码指令的特定指令类型。在数个实施例中，由微代码指令的组成控制数据单元控制的特定功能取决于类型选择数据单元的值(例如，取决于特定指令类型)。例如，如果第一微代码指令的类型选择数据单元具有第一值，那么可使用对应于第一微代码指令的第一组控制数据单元(例如，最低有效8位)来控制特定寄存器的选择。然而，如果第二(例如，不同的)微代码指令的类型选择数据单元具有不同值，那么可使用对应于第二微代码指令的第一组控制数据单元(例如，相同的最低有效8位)来控制一或多个不同的存储器功能(例如，程序计数器操作，而非寄存器选择)。
在本发明的以下详细描述中，参考形成本发明的一部分且其中通过说明展示本发明的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可在不脱离本发明的范围的情况下利用其它实施例且做出过程、电及/或结构改变。如本文中所使用，例如“N”的标示符(尤其关于图式中的元件符号)指示可包含如此指定的数个特定特征。如本文中所使用，“数个”特定事物指代一或多个此类事物(例如，数个存储器阵列可指代一或多个存储器阵列)。“多个”特定事物意在指代超过一个此类事物。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。例如，130可参考图1中的元件“30”，且类似元件可在图4中表示为430。将明白的是，可添加、更换及/或删除本文各种实施例中所展示的元件，以便提供本发明的数个额外实施例。另外，如将了解，在图中提供的元件的比例及相对尺度意在说明本发明的某些实施例，且不应视为限制意义。
图1A是根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、控制器140、存储器阵列130、感测电路150、逻辑电路170及/或高速缓冲存储器171也可单独被视为“设备”。
系统100包含耦合(例如，连接)到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储卡读取器以及各种其它类型的主机。主机110可包含系统主板及/或背板且可包含数个处理资源(例如，一或多个处理器、微处理器等)。结合图1C描述主机110的一个实例的更详图。
系统100可包含单独集成电路，或主机110及存储器装置120两者均可位于相同集成电路上。例如，系统100可为服务器系统及/或高性能计算(HPC)系统及/或其部分。虽然图1中所示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但是本发明的实施例可以非冯·诺依曼架构(其可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等))来实施。
为清楚起见，系统100已经简化以集中于与本发明特定相关的特征。例如，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成通过存取线(在本文中可称为字线及/或选择线)耦合的行及通过感测线(在本文中可称为数据线及/或数字线)耦合的列的存储器单元。虽然图1中展示单个阵列130，但是实施例并不限于此。例如，存储器装置120可包含数个阵列130(例如，数个DRAM单元库、NAND快闪单元等)。另外，虽然未展示，但是多个存储器装置120可经由相应的多个存储器通道耦合到主机110。
存储器装置120包含地址电路111以锁存通过I/O电路173提供于总线156(例如，数据总线)上的地址信号。总线156可充当数据总线(例如，I/O总线)及地址总线；然而，实施例不限于此。状态及/或异常信息可通过可包含带外总线157的高速接口(HSI)从存储器装置120上的控制器140提供到主机110。通过地址电路111接收地址信号且由行解码器146及列解码器185对地址信号进行解码以存取存储器阵列130。可通过使用感测电路150感测数据线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取及锁存一页(例如，行)数据。I/O电路173可用于经由数据总线156与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。
控制器140对通过控制总线154从主机110提供的信号进行解码。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令及将对阵列130的存取进行定序以及其它功能。例如，执行来自主机110的指令可包含使用对应于感测电路150及/或逻辑170的处理资源来执行操作(例如，通过执行微代码指令)，如本文中进一步描述。控制器140可包含状态机(例如，专用集成电路(ASIC)形式的固件及/或硬件)、定序器及/或某种其它类型的控制电路。在图1A中所示的实例中，控制器140包含高速缓冲存储器171，其可存储(例如，至少暂时地存储)根据本文中描述的数个实施例的可执行(例如，通过与控制器140及/或主机110相关联的处理资源)以执行存储器操作的微代码指令。结合图1B描述控制器140的一个实例的更详图。
如下文进一步描述，在数个实施例中，感测电路150可包括数个感测放大器及数个计算组件，其可用作且在本文中被称为累加器，且可用于执行各种存储器操作(例如，对与互补感测线相关联的数据执行逻辑运算)。在数个实施例中，对应于计算组件的存储位置(例如，锁存器)可用作移位寄存器级。例如，可将时钟信号施加到计算组件以将数据从一个计算组件移位到相邻的计算组件。
在数个实施例中，感测电路150可用于使用存储于阵列130中的数据作为输入来执行逻辑运算且将逻辑运算的结果存储回到阵列130，而无需经由感测线地址存取传送数据(例如，无需触发列解码信号)。因而，可使用感测电路150且在其内执行各种计算功能，而非(或与之结合)通过感测电路外部的处理资源(例如，通过与主机110相关联的处理器及/或定位于装置120上(例如，在控制电路140上或别处)的其它处理电路，例如ALU电路)来执行。
在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由局部I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含数个寄存器且将使用操作数执行计算功能，且结果将经由I/O线传送回到阵列。相比之下，在本发明的数个实施例中，感测电路150经配置以对存储于存储器阵列130中的数据执行逻辑运算且将结果存储回到存储器阵列130，而无需启用耦合到感测电路150的I/O线(例如，局部I/O线)。感测电路150可依照与所述阵列的感测线相同的间距形成。例如，存储器阵列的单元可具有特定单元大小(例如，4F2或6F2，其中“F”为对应于单元的特征大小)。如下文进一步描述，在数个实施例中，对应于感测电路150的感测组件(例如，相应的感测放大器及计算组件对)是依照与阵列的感测线相同的间距形成且可经操作以执行各种计算功能。例如，如果感测线间距为3F，那么感测组件的晶体管可配合在相同的3F间距内。相比之下，与各种存储器中内置处理器(PIM)系统的ALU电路相关联的装置(例如，逻辑门)可能无法依照与感测线相同的间距形成，(例如)与本发明的数个实施例相比，这可增加芯片大小及/或存储器密度。额外的逻辑电路170可耦合到感测电路150且可用于存储(例如，缓存及/或缓冲)本文中描述的操作的结果。
因而，在数个实施例中，不需要阵列130及感测电路150外部的电路来执行计算功能，这是因为感测电路150可在不使用外部处理资源的情况下执行适当逻辑运算以执行此类计算功能。在数个实施例中，感测电路150可作为数个1位处理资源进行操作，而耦合到阵列130的相应列的感测组件充当相应的1位处理元件。因此，感测电路150可用于(至少在一定程度上)补充及/或替换外部处理资源，例如主机的ALU电路。
启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于在不启用阵列的列解码线的情况下使用感测电路(例如，150)执行逻辑运算。无论局部I/O线是否与经由感测电路150执行逻辑运算结合使用，局部I/O线均可经启用以将结果传送到除回到阵列130之外的合适位置(例如，外部寄存器)。
图1B是根据本发明的数个实施例的图1A中所示的控制器140的更多细节的框图。在图1B中所示的实例中，控制器140被示为包含控制逻辑131、定序器132及定时电路133。
作为实例，控制逻辑131可包括经配置以控制提取及执行指令(例如，微代码指令172)的数个组件(例如，程序计数器、寄存器、ALU、分支逻辑、状态机等)。例如，可从存储器阵列(例如，130)及/或从主机(例如，110)提取微代码指令172，且可将其存储在高速缓冲存储器(例如，高速缓冲存储器171)中以供执行。在数个实施例中，控制逻辑131可对微代码指令进行解码以供定序器132执行。
定序器132还可包括经配置以执行微代码指令(例如，微代码172)的数个组件(例如，数个FIFO缓冲器、程序计数器逻辑、分支逻辑、寄存器、微代码指令高速缓冲存储器、ALU、状态机等)，且可报告状态信息，例如微代码指令中检测到的错误状况、无效电路状态等。微代码指令172(例如，微代码字)可包括数个位，其值控制控制器140内的特定组件(例如，各种ALU、寄存器等)以及控制器140外部的组件(例如，感测电路150、逻辑170、解码电路146/185等)以执行各种存储器操作。
定时电路133可包括数个组件(例如，状态机、FIFO缓冲器、行地址选通链接口等)以提供定时来协调对存储器(例如阵列130)的无冲突存取。作为实例，定时电路133可在关联于使用感测电路150执行逻辑运算的微代码指令的执行与关联于将数据从阵列130传送到外部处理资源(例如，控制器140及/或主机110)的微代码指令的执行之间作出定时协调。
例如，控制器140可执行微代码指令172以控制存储器阵列130上的常规操作(例如，写入、读取、复制、擦除等)。另外，控制器140可执行微代码指令172以结合使用相应的感测组件作为处理资源(例如下文进一步描述)执行各种操作(例如，数学运算(例如加法、乘法等)，例如，通过执行布尔AND运算、OR运算、反相运算、移位运算等)来控制感测电路150。
因而，控制器140(例如，控制逻辑131、定序器132及定时电路133)可操作以执行微代码指令172的集合(例如，序列)以(例如，对阵列130)执行各种存储器操作。作为实例，可(例如，由控制器140)执行微代码指令的特定集合以并行地对阵列130中存储(例如，作为向量)的数据元素执行数个数学运算。
图1C是根据本发明的数个实施例的图1A中所示的主机110的更多细节的框图。主机110可为例如处理器(例如，CPU)，其可包括各种功能单元电路。在此实例中，主机110包含程序计数器134，其可提取指令(例如微代码指令138)以供执行单元135执行。微代码指令138可包括数个微代码指令集合，其可(例如，以特定顺序)执行以(例如，结合执行程序)执行各种存储器操作。
例如，微代码指令138的执行可控制程序计数器134的各种功能(例如，使程序计数器递增)以及主机110的其它功能单元电路的各种功能。例如，在此实例中，执行单元135包括数个寄存器136及ALU 137，其功能可由微代码指令138的控制数据单元来控制。还可执行微代码指令138以(例如，经由例如图1A中所示的总线156的总线)控制数个存储器装置(例如，存储器装置120)与主机110之间的I/O操作。例如，微代码指令138可为例如下文结合图2B描述的微代码指令。微代码指令138可存储在主机110上的存储器中及/或可从位于存储器装置(例如，存储器装置120)上的存储器(例如，存储器130)检索以在主机110本地执行。
图2A说明根据先前方法的微代码指令291。图2B说明根据本发明的数个实施例的微代码指令。
图2A中所说明的实例微代码指令291可被称为微代码字291，且包括数个数据单元(例如，位)。在此实例中，微代码字291包含字段292及字段294(全局)，字段292包括数个控制数据单元，字段294包括数个全局数据单元。微代码字291可包括例如160位，其中32个全局位及128个控制位292。字291的位的数量(例如，其大小)及/或全局位的特定数量(例如，字段294的大小)及控制位292的特定数量(例如，字段292的大小)可取决于特定系统。例如，一个特定系统可经配置以执行90位微代码指令，其可包含或可不包含任何全局位，而另一系统可经配置以执行包括92个控制位及16个全局位的108位微代码指令。在各种情况下，系统的微代码字291的大小取决于对用于执行存储器操作的期望集合的所有可能指令进行编码所需的位的数量。例如，为了执行与执行程序相关联的给定集合操作(例如，算术运算、位移等)，可能需要例如128位以便对所有可能的微代码指令进行编码(例如，以便控制与执行存储器操作的期望集合相关联的所有系统组件)。如上文提及，微代码字(例如，字291)的每一位或多组位可用于控制不同的系统组件(例如，寄存器、ALU、I/O线、程序计数器、驱动器等)。
字段294的全局位可包含例如对应于字291的数个奇偶校验位及/或纠错码(ECC)位、与微代码错误消息相关联的数个位，及/或与微代码调试相关联的数个位。字段292的控制位用于结合执行操作来控制计算系统内的各种组件。
在各种实例中，某些类型(例如，类别)的微代码指令不是或不能被同时执行。例如，与系统复位(或数个特定系统组件复位)相关联的微代码指令291不能在与执行算术运算相关联的微代码指令291相同的时间执行。另外，虽然每一微代码指令291包括相同数量的控制位(例如，字段292的大小一致)，但是取决于由特定微代码字291实施的操作的类型，各种控制位保持未被使用。例如，第一类型的第一操作(例如，I/O操作)可经由第一组控制位292来控制，而第二类型的第二操作(例如，算术运算)可经由不同组的控制位292来控制。
在图2A中所示的实例中，微代码字291的控制位字段292包括与执行不同类型的操作相关联的数个字段295-1(类型1)、295-2(类型2)、295-3(类型3)及295-4(类型4)。作为实例，字段295-1的位可与执行数学(例如，算术)运算相关联，字段295-2的位可与执行程序计数器控制操作相关联，字段295-3的位可与执行I/O操作相关联，且字段295-4的位可与使用感测电路(例如，150)作为处理组件执行布尔运算相关联。因为执行不同的操作类型可与控制系统(例如，100)及/或装置(120)内相应的不同电路(例如，硬件组件)相关联，所以对应于相应字段295-1、295-2、295-3及295-4的多组位可对应于不同的相应组的电路的控制。
虽然字段295-1、295-2、295-3及295-4在图2A中被说明为按顺序组织，但是字段及/或其组成位可处于控制位292之间的非顺序位位置处。虽然图2A中未展示，但是字段295-1、295-2、295-3及295-4中的每一者可包括对应于它们不同的组成控制位的数个字段(例如，子字段)(例如，包括对应于特定组件的控制的位的字段，例如对应于操作数地址、寄存器地址、程序计数器地址的地址字段以及各种其它字段)。另外，虽然在图2A中将字段292的控制位组织成四种不同的操作类型，但是本发明的实施例不限于特定数目的操作类型。例如，控制位292可被组织成对应于相应不同操作类型的多于或少于四个“类型”的字段。
如上文提及，字段292的大小可对应于用于执行操作集合中的任一者(例如，与特定操作类型无关的任何期望操作)的位的数量。然而，仅控制位292的子集(例如，295-1、295-2、295-3及295-4)可与执行选定操作相关联。例如，在各种先前方法中，执行每一操作涉及提取及执行整个字291，即使位292中的若干位不影响与执行特定操作相关联的组件(例如，受字段295-1、295-2及295-3的控制位影响的组件不同于受与执行对应于类型4的操作相关联的字段295-4的控制位影响的组件)。
图2B说明根据本发明的数个实施例的微代码指令201。类似于图2A中所说明的微代码指令291，微代码指令201可被称为微代码字201，且包括数个数据单元(例如，位)。在此实例中，微代码字201包含字段295(类型X)、字段293(类型选择)及字段294(全局)，字段295包括数个控制数据位，字段293包括数个类型选择位，字段294包括数个全局位。微代码字201中的字段294的全局位的功能可类似于微代码字291的全局位的功能(例如，奇偶校验、ECC、调试、错误消息等)。
不同于图2A中所示的微代码字291(其中对应于字段292内的控制位的特定功能不可变(例如，它们保持静态))，对应于微代码字201的字段295内的控制位的特定功能是可变的。例如，对应于字段295的控制位的特定功能可基于字段293的类型选择位而变化。根据数个实施例，字段293的类型选择位指示由字段295的控制位实施的数个操作类型中的特定操作类型。例如，类型选择位可用于在可经由单个微代码字201实施的不同操作类型之间进行选择，这可减小微代码字的大小(例如，与先前的微代码字(例如图2A中描述的字291)的大小相比)。为了进一步说明微代码字201的字段295的控制位的可变性质(与微代码字291的字段292的控制位的静态性质相比)，考虑以下内容。如果考虑字291的字段292内的十六个相应位位置处的十六位，那么所述十六位的功能(例如，对应于位值的相应控制信号及/或由此控制的相应硬件组件)保持相同，与字291经配置以实施何种操作类型(例如，类型1、类型2、类型3及类型4)无关。相比之下，如果考虑字201的字段295内的十六个相应位位置处的十六位，那么所述十六位的功能(例如，对应于位值的相应控制信号及/或由此控制的相应硬件组件)取决于字段293的类型选择位的值而改变。例如，如果类型选择位具有第一值(例如，“00”)，那么十六位可对应于控制一或多个特定寄存器，且如果类型选择位具有第二值(例如，“11”)，那么相同的十六位可对应于控制一或多个程序计数器。
在图2B中所示的实例中，类型选择字段293包括两个类型选择位，其值可用于指示对应于字段295的四种不同操作类型中的一者。例如，如图2B中所示，字段295的控制位可取决于字段293的位的值而对应于四种不同操作类型(例如，类型1、类型2、类型3及类型4)中的一者。在此实例中，具有值“00”(例如，如字段293-1中所示)的字段293的类型选择位指示字段295的控制位对应于类型1的操作(例如，如字段295-1中所示)。具有值“01”(例如，如字段293-2中所示)的字段293的类型选择位指示字段295的控制位对应于类型2的操作(例如，如字段295-2中所示)。具有值“10”(例如，如字段293-3中所示)的字段293的类型选择位指示字段295的控制位对应于类型3的操作(例如，如字段295-3中所示)。另外，具有值“11”(例如，如字段293-4中所示)的字段293的类型选择位指示字段295的控制位对应于类型4的操作(例如，如字段295-4中所示)。
使用类型选择位来指示控制位所对应的特定操作类型可提供诸多益处，例如与先前微代码字(例如，291)的大小相比，减小微代码字(例如，201)的大小。例如，如果微代码字291的字段292的大小是128位(例如，字段295-1到295-4中的每一者包括32位)，那么执行每一类型(例如，类型1、类型2、类型3及类型4)的单个微代码操作将涉及提取及执行各自包括128个控制位(加上数个全局位)的四个微代码字291。相比之下，字段293的两个选择位可用于在四种不同的操作类型之间进行选择，使得执行每一类型的单个微代码操作将涉及提取及执行各自包括32个控制位及2个类型选择位(加上数个全局位)的四个微代码字201。因为包含类型选择字段293减小微代码字的大小，所以与微代码字291相比，特定存储器位置(例如，高速缓冲存储器)可存储更多的微代码字201，这可提高计算系统的速度及/或效率以及提供其它益处。
实施例不限于图2B中所示的实例。例如，类型选择字段293可包括多于或少于两个位。例如，如结合图3进一步描述，类型选择字段293可包括单个位，其值(例如，“1”或“0”)可用于在两种不同的操作类型之间进行选择，或可使用多于两个位来在多个(例如，2N，其中N是类型选择位的数量)不同的操作类型之间进行选择。
图3说明展示根据本发明的数个实施例的具有特定大小的微代码指令的不同数目的类型选择位及控制位的表。图3中所示的表假设为10位的微代码指令大小。因此，如图2中所示，假设10位均不用作类型选择位，微代码字301包括零个类型选择位。然而，如果10位中的一者用作类型选择位(例如，字段393-1包括一位)，那么可使用类型选择位来在对应于操作类型字段395-1的两种不同的操作类型之间进行选择，操作类型字段395-1包括9位(例如，总共10位-1个类型选择位)。如果10位中的两者用作类型选择位(例如，字段393-2包括两位)，那么类型选择位可代表四个不同值，且因而可用于在对应于操作类型字段395-2的四种不同的操作类型之间进行选择，操作类型字段395-2包括8位(例如，总共10位-2个类型选择位)。如果10位中的三者用作类型选择位(例如，字段393-3包括三位)，那么类型选择位可代表八个不同值，且因而可用于在对应于操作类型字段395-3的多达八种不同的操作类型之间进行选择，操作类型字段395-3包括7位(例如，总共10位-3个类型选择位)。
以此方式，包括零个类型选择位的10位微代码指令(例如，指令301)可包括经配置以执行10个不同功能(例如，控制10个不同硬件组件)的10个控制位。相比之下，对于包括2位类型选择字段(例如，393-2)的10位微代码指令，8个剩余控制位可经配置以取决于类型选择位的值执行多达32个不同的功能(例如，取决于所述两个类型选择位的特定值，8个控制位中的每一者可对应于不同的硬件组件或其部分)。类似地，对于包括3位类型选择字段(例如，393-3)的10位微代码指令，7个剩余控制位可经配置以取决于类型选择位的值执行多达56个不同的功能(例如，取决于所述三个类型选择位的特定值，7个控制位中的每一者可对应于不同的硬件组件或其部分)。如结合图2B所描述，在数个实施例中，类型选择字段(例如，393-1、393-2及393-3)内的位的不同值可对应于相应的不同操作类型。例如，第一值可对应于算术函数，第二值可对应于程序计数器操作，第三值可对应于I/O操作，第四值可对应于布尔运算。然而，实施例不限于特定操作类型。
根据本文中描述的实施例在微代码指令内包含类型选择位可提供诸多益处，例如减少与执行特定操作相关联的微代码字的大小。例如，现有技术的微代码指令集合可包括含用于执行四种不同操作类型的128个控制位的微代码字。作为实例，128个控制位(例如，四组32位)的四个不同组中的每一者可对应于四种不同的操作类型。因而，执行来自四种不同的操作类型中的每一者的操作将包含提取及执行各自包括128个控制位(加上额外全局位)的四个不同的微代码字。相比之下，根据本发明的微代码指令集合可包括含32个控制位及用于在四种不同操作类型之间进行选择的两个类型选择位的微代码字。因此，在此实例中，执行来自四种不同的操作类型中的每一者的操作将包含提取及执行各自包括32个控制位(加上额外全局位及所述两个类型选择位)的四个不同的微代码字。因此，与现有技术的微代码字相比，微代码字的大小减小可促成在给定总量的存储器中存储更多微代码字的能力以及其它益处。
图4是说明根据本发明的数个实施例的感测电路450的示意图。感测电路450可对应于图1中所示的感测电路150，且可经由根据本文中描述的实施例的微代码指令予以控制。
在图4中所示的实例中，存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元可包含晶体管402-1及电容器403-1，且第二存储器单元可包含晶体管402-2及电容器403-2等。在此实施例中，存储器阵列430是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列，但是也可使用其它单元配置(例如，每个存储器单元具有两个晶体管及两个电容器的2T2C)。在数个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会破坏数据，使得最初存储于单元中的数据在读取之后被刷新)。
存储器阵列430的单元可被布置成由存取(字)线404-X(行X)、404-Y(行Y)等耦合的行，及由数对互补感测线(例如，图4中所示的数字线DIGIT(D)及DIGIT(D)_，以及图5中所示的DIGIT(n)及DIGIT(n)_)耦合的列。对应于每一对互补感测线的个别感测线也可分别称为DIGIT(D)的数字线405-1及DIGIT(D)_的数字线405-2。虽然在图4中仅展示一对互补数字线，但是本发明的实施例不限于此，且存储器单元阵列可包含存储器单元及数字线的额外列(例如，4,096、8,192、16,384等)。
虽然行及列被说明为彼此正交，但是实施例不限于此。例如，行及列可相对于彼此以各种其它二维或三维配置定向。
存储器单元可耦合到不同的数字线及字线。例如，晶体管402-1的第一源极/漏极区域可耦合到数字线405-1(D)，晶体管402-1的第二源极/漏极区域可耦合到电容器403-1，且晶体管402-1的栅极可耦合到字线404-Y。晶体管402-2的第一源极/漏极区域可耦合到数字线405-2(D)_，晶体管402-2的第二源极/漏极区域可耦合到电容器403-2，且晶体管402-2的栅极可耦合到字线404-X。如图4中所示，单元板可耦合到电容器403-1及403-2中的每一者。单元板可为可在各种存储器阵列配置中将参考电压(例如，接地)施加到其的公共节点。
根据本发明的数个实施例，存储器阵列430经配置以耦合到感测电路450。在此实施例中，感测电路450包括对应于存储器单元的相应列(例如，耦合到相应对的互补数字线)的感测放大器406及计算组件431。感测放大器406可耦合到成对互补数字线405-1及405-2。计算组件431可经由选通门(pass gate)407-1及407-2耦合到感测放大器406。选通门407-1及407-2的栅极可耦合到运算选择逻辑413。
运算选择逻辑413可经配置以包含用于控制选通门的选通门逻辑及用于控制交换门的交换门逻辑，所述选通门将未转置的成对互补数字线耦合在感测放大器406与计算组件431之间，所述交换门将已转置的成对互补数字线耦合在感测放大器406与计算组件431之间。运算选择逻辑413也可耦合到成对互补数字线405-1及405-2。运算选择逻辑413可经配置以基于选定运算来控制选通门407-1及407-2。
感测放大器406可经操作以确定存储在选定存储器单元中的数据值(例如，逻辑状态)。感测放大器406可包括交叉耦合锁存器，其在本文中可被称为主锁存器。在图4中所说明的实例中，对应于感测放大器406的电路包括锁存器415，锁存器415包含耦合到一对互补数字线405-1(D)及405-2(D)_的四个晶体管。然而，实施例不限于此实例。锁存器415可为交叉耦合锁存器(举例来说，一对晶体管(例如n通道晶体管(例如，NMOS晶体管)427-1及427-2)的栅极与另一对晶体管(例如p通道晶体管(例如，PMOS晶体管)429-1及429-2)的栅极交叉耦合)。
在操作中，当感测(例如，读取)存储器单元时，数字线405-1(D)或405-2(D)_中的一者上的电压将略大于数字线405-1(D)或405-2(D)_的另一者上的电压。ACT信号及RNL*信号可被驱动为低以启用(例如，触发)感测放大器406。具有较低电压的数字线405-1(D)或405-2(D)_会将PMOS晶体管429-1或429-2中的一者接通到比PMOS晶体管429-1或429-2中的另一者更大的程度，由此将具有较高电压的数字线405-1(D)或405-2(D)_驱动为高到比另一数字线405-1(D)或405-2(D)_被驱动为高时更大的程度。
类似地，具有较高电压的数字线405-1(D)或405-2(D)_会将NMOS晶体管427-1或427-2中的一者接通到比NMOS晶体管427-1或427-2中的另一者更大的程度，由此将具有较低电压的数字线405-1(D)或405-2(D)_驱动为低到比另一数字线405-1(D)或405-2(D)_被驱动为低时更大的程度。因此，在短暂的延迟之后，具有稍大电压的数字线405-1(D)或405-2(D)_通过源晶体管被驱动到电源电压VCC的电压，且另一数字线405-1(D)或405-2(D)_通过吸收晶体管被驱动到参考电压(例如，接地)的电压。因此，交叉耦合的NMOS晶体管427-1及427-2以及PMOS晶体管429-1及429-2充当感测放大器对，其放大数字线405-1(D)及405-2(D)_上的差分电压且操作以锁存从选定存储器单元感测的数据值。
实施例不限于图4中所说明的感测放大器406的配置。作为实例，感测放大器406可为电流模式感测放大器及单端感测放大器(例如，耦合到一条数字线的感测放大器)。另外，本发明的实施例不限于例如图4中所示的折叠数字线架构。
感测放大器406可结合计算组件431操作以使用来自阵列的数据作为输入来执行各种运算。在数个实施例中，可将运算结果存储回到阵列，而无需经由数字线地址存取传送数据(例如，无需触发列解码信号使得数据经由局部I/O线传送到阵列及感测电路外部的电路)。因而，与各种先前方法相比，本发明的数个实施例可能能够使用更少的电力执行操作。另外，因为数个实施例无需跨局部及全局I/O线及/或外部数据总线传送数据以便执行计算功能(例如，在存储器与离散处理器之间)，所以与先前方法相比，数个实施例可实现增大(例如，更快)的处理能力。
感测放大器406可进一步包含平衡电路414，其可经配置以使数字线405-1(D)及405-2(D)_平衡。在此实例中，平衡电路414包括耦合在数字线405-1(D)与405-2(D)_之间的晶体管424。平衡电路414还包括晶体管425-1及425-2，晶体管425-1及425-2各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区域，其中VDD是与阵列相关联的电源电压。晶体管425-1的第二源极/漏极区域可耦合到数字线405-1(D)，且晶体管425-2的第二源极/漏极区域可耦合到数字线405-2(D)_。晶体管424、425-1及425-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线426。因此，激活EQ启用晶体管424、425-1及425-2，其有效地将数字线405-1(D)及405-2(D)_短接在一起且短接到平衡电压(例如，VDD/2)。
如下文进一步描述，在数个实施例中，感测电路450(例如，感测放大器406及计算组件431)可经操作以执行选定运算，且最初将结果存储在感测放大器406或计算组件431中的一者中，而无需经由局部或全局I/O线从感测电路传送数据(例如，无需经由激活例如列解码信号执行感测线地址存取)。
如图4中所示，计算组件431还可包括锁存器，其在本文中可被称为辅助锁存器464。辅助锁存器464可以与上文关于主锁存器415描述的方式类似的方式进行配置及操作，例外之处在于：包含在辅助锁存器中的成对交叉耦合p通道晶体管(例如，PMOS晶体管)可使它们相应的源极耦合到电源电压(例如，VDD)，且辅助锁存器的成对交叉耦合n通道晶体管(例如，NMOS晶体管)可使它们相应的源极选择性地耦合到参考电压(例如，接地)使得辅助锁存器被连续地启用。计算组件431的配置不限于图4中所示的配置，且各种其它实施例是可行的。
图5是说明根据本发明的数个实施例的感测电路的示意图。图5说明阵列的数个列，每一列包括耦合到对应的感测放大器506及计算组件531的一对互补感测线505-1及505-2。计算组件531可经由选通门507-1及507-2耦合到感测放大器506。图5中所示的感测放大器506可对应于图4中所示的感测放大器406。图5中所示的感测电路例如可对应于图1A中所示的感测电路150。图5中所示的逻辑运算选择逻辑513可对应于图4中所示的逻辑运算选择逻辑413。
选通门507-1及507-2的栅极可通过逻辑运算选择逻辑信号Pass来控制。例如，逻辑运算选择逻辑的输出可耦合到选通门507-1及507-2的栅极。计算组件531可锁存相应的数据值，且可经由将数据值进行移位(例如，右及/或左)来作为移位寄存器操作。
作为实例，计算组件531可包括经配置以将数据值进行左及/或右移位的移位寄存器的相应级(例如，移位单元)。例如，如图5中所说明，移位寄存器的每一计算组件531(例如，级)包括一对右移晶体管581及586、一对左移晶体管589及590以及一对反相器587及588。根据本文中描述的实施例，信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L可被施加到相应的控制线582、583、541及543，以结合执行逻辑运算及/或将数据进行移位来启用/禁用对应计算组件531的锁存器上的反馈。
图5中所示的感测电路还展示耦合到数个逻辑选择控制输入控制线(包含ISO、TF、TT、FT及FF)的逻辑运算选择逻辑513。根据逻辑选择控制输入控制线上的逻辑选择控制信号的条件以及当隔离晶体管550-1及550-2经由ISO控制信号被断言而启用时成对互补感测线505-1及505-2上存在的数据值来确定从多个逻辑运算中选择一个逻辑运算。
根据各种实施例，逻辑运算选择逻辑513可包含四个逻辑选择晶体管：耦合在交换晶体管542的栅极与TF信号控制线之间的逻辑选择晶体管562、耦合在选通门507-1及507-2的栅极与TT信号控制线之间的逻辑选择晶体管552、耦合在选通门507-1及507-2的栅极与FT信号控制线之间的逻辑选择晶体管554，及耦合在交换晶体管542的栅极与FF信号控制线之间的逻辑选择晶体管564。逻辑选择晶体管562及552的栅极通过隔离晶体管550-1(其栅极耦合到ISO信号控制线)耦合到真感测线。逻辑选择晶体管564及554的栅极通过隔离晶体管550-2(其栅极也耦合到ISO信号控制线)耦合到互补感测线。
成对互补感测线505-1及505-2上存在的数据值可经由选通门507-1及507-2而加载到计算组件531中。当选通门507-1及507-2开启(例如，导通)时，成对互补感测线505-1及505-2上的数据值被传递到计算组件531(例如，加载到移位寄存器中)。成对互补感测线505-1及505-2上的数据值可为当感测放大器被触发时存储于感测放大器506中的数据值。逻辑运算选择逻辑信号Pass为高以开启选通门507-1及507-2。
ISO、TF、TT、FT及FF控制信号可操作以基于感测放大器506中的数据值(“B”)及计算组件531中的数据值(“A”)来选择逻辑函数进行实施。特定来说，ISO、TF、TT、FT及FF控制信号经配置以选择逻辑函数进行实施而与成对互补感测线505-1及505-2上存在的数据值无关(但是所实施的逻辑运算的结果可取决于成对互补感测线505-1及505-2上存在的数据值)。即，ISO、TF、TT、FT及FF控制信号直接选择逻辑运算进行实施，因为成对互补感测线505-1及505-2上存在的数据值并不被传递通过逻辑来操作选通门507-1及507-2的栅极。
另外，图5展示交换晶体管542，其经配置以在感测放大器506与计算组件531之间交换成对互补感测线505-1及505-2的定向。当交换晶体管542开启时，交换晶体管542的感测放大器506侧上的成对互补感测线505-1及505-2上的数据值被反向耦合到交换晶体管542的计算组件531侧上的成对互补感测线505-1及505-2，且由此被加载到计算组件531的可加载移位寄存器中。
当ISO控制信号线被激活且TT控制信号被激活(例如，高)且真感测线上的数据值为“1”或FT控制信号被激活(例如，高)且互补感测线上的数据值为“1”时，逻辑运算选择逻辑信号Pass可被激活(例如，高)以开启选通门507-1及507-2。
真感测线上的数据值是“1”则开启逻辑选择晶体管552及562。互补感测线上的数据值是“1”则开启逻辑选择晶体管554及564。如果ISO控制信号或相应的TT/FT控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极所耦合到的感测线)上的数据值不为高，那么选通门507-1及507-2将不会被特定逻辑选择晶体管开启。
当ISO控制信号线被激活且TF控制信号被激活(例如，高)且真感测线上的数据值为“1”或FF控制信号被激活(例如，高)且互补感测线上的数据值为“1”时，逻辑运算选择逻辑信号Pass*可被激活(例如，高)以开启(例如，导通)交换晶体管542。如果相应的控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极所耦合到的感测线)上的数据值不为高，那么交换晶体管542将不会被特定逻辑选择晶体管开启。
Pass*控制信号不一定与Pass控制信号互补。Pass及Pass*控制信号可同时被激活或同时被停用。然而，Pass及Pass*控制信号两者同时激活会将成对互补感测线短接在一起，这可能是要避免的破坏性配置。
图5中所说明的感测电路经配置以根据四个逻辑选择控制信号直接选择多个逻辑运算中的一个进行实施(例如，逻辑运算选择不取决于成对互补感测线上存在的数据值)。逻辑选择控制信号的一些组合可导致选通门507-1及507-2以及交换晶体管542同时开启，这将成对互补感测线505-1及505-2短接在一起。根据本发明的数个实施例，可由图5中所说明的感测电路实施的逻辑运算可为图6中所示的逻辑表中概述的逻辑运算。
图6是说明根据本发明的数个实施例的由图5中所示的感测电路实施的可选逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)结合互补感测线上存在的特定数据值可用于选择多个逻辑运算中的一个来实施，这涉及存储在感测放大器506及计算组件531中的起始数据值。四个控制信号结合互补感测线上存在的特定数据值控制选通门507-1及507-2以及交换晶体管542的状态，这继而影响在触发之前/之后计算组件531及/或感测放大器506中的数据值。可选择地控制交换晶体管542的状态的能力有利于实施涉及反相数据值(例如，反相操作数及/或反相结果)的逻辑运算等等。
图6中所说明的逻辑表6-1展示存储在计算组件531中的起始数据值(“A”)(在列644中展示)及存储在感测放大器506中的起始数据值(“B”)(在列645中展示)。逻辑表6-1中的其它3列标头是指选通门507-1及507-2以及交换晶体管542的状态，选通门507-1及507-2以及交换晶体管542可取决于四个逻辑选择控制信号(例如，TF、TT、FT及FF)的状态、结合成对互补感测线505-1及505-2上存在的特定数据值而分别被控制为开启(例如，导通)或关闭(例如，不导通)。“未开启”列对应于选通门507-1及507-2以及交换晶体管542均处于不导通状态，“开启真”对应于选通门507-1及507-2处于导通条件中，且“开启反相”对应于交换晶体管542处于导通条件中。对应于选通门507-1及507-2以及交换晶体管542均处于导通条件中的配置未反映在逻辑表6-1中，因为这导致感测线短接在一起。
经由对选通门507-1及507-2以及交换晶体管542进行选择性控制，逻辑表6-1上部的三列中的每一者可与逻辑表6-1下部的三列中的每一者组合以提供3×3＝9个不同的结果组合，对应于九个不同的逻辑运算，如由675处所示的各种连接路径所指示。可由感测电路(例如，图1A中的150)实施的九个不同的可选逻辑运算在图6中所说明的逻辑表6-2中予以概述，包含XOR逻辑运算。
图6中所说明的逻辑表6-2的列展示包含逻辑选择控制信号(FF、FT、TF及TT)的状态的标头680。例如，在行676中提供第一逻辑选择控制信号的状态，在行677中提供第二逻辑选择控制信号的状态，在行678中提供第三逻辑选择控制信号的状态，且在行679中提供第四逻辑选择控制信号的状态。在行647中概述对应于结果的特定逻辑运算。
虽然已在本文中说明及描述特定实施例，但是所属领域的技术人员将了解，经计算以实现相同结果的布置可取代展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变化。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的技术人员在检视上文描述后将明白在本文中未具体描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及权利要求书有权拥有的等效物的全范围确定本发明的一或多个实施例的范围。
在前述实施方式中，出于简化本发明的目的，将一些特征集中于单一实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确叙述更多的特征的意图。而是，如所附权利要求书反映，本发明的主题在于少于单一所揭示实施例的所有特征。因此，特此将所附权利要求书并入实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (20)

1.一种设备，其包括：
存储器(130、430)，其存储微代码指令集合(138、172)，所述集合(138、172)中的每一微代码指令包括：
数个控制数据单元；及
数个类型选择数据单元(293-1、…、293-4、393-1、…、393-4)；
其中所述集合(138、172)中的每一微代码指令具有由所述数个类型选择数据单元的值指示的特定指令类型(295-1、…、295-4、395-1、…、395-4)；及
其中对应于所述数个控制数据单元的特定功能可基于所述特定指令类型(295-1、…、295-4、395-1、…、395-4)而改变。
2.根据权利要求1所述的设备，其中所述集合(138、172)中的每一微代码指令包括能够指示2N个不同指令类型(295-1、…、295-4、395-1、…、395-4)中的特定者的N个类型选择数据单元(293-1、…、293-4、393-1、…、393-4)。
3.根据权利要求1到2中任一权利要求所述的设备，其中所述数个类型选择数据单元(293-1、…、293-4、393-1、…、393-4)包括至少两位。
4.根据权利要求1到2中任一权利要求所述的设备，其中所述数个类型选择数据单元(293-1、…、293-4、393-1、…、393-4)能够指示多个不同指令类型(295-1、…、295-4、395-1、…、395-4)，且其中：
所述多个不同指令类型(295-1、…、295-4、395-1、…、395-4)中的一者与执行布尔运算相关联；且
所述多个不同指令类型(295-1、…、295-4、395-1、…、395-4)中的另一者与执行输入/输出I/O操作相关联。
5.根据权利要求1到2中任一权利要求所述的设备，其中所述数个类型选择数据单元(293-1、…、293-4、393-1、…、393-4)能够指示多个不同指令类型(295-1、…、295-4、395-1、…、395-4)，且其中所述多个不同指令类型(295-1、…、295-4、395-1、…、395-4)中的一者与执行以下中的一项相关联：
复位操作；及
程序计数器操作。
6.一种设备，其包括：
存储器(130、430)，其存储微代码指令集合(138、172)；及
控制器(140)，其耦合到所述存储器(130、430)且经配置以：
基于所述微代码指令(138、172)内的数个类型选择数据单元的值来确定对应于所述集合(138、172)的微代码指令的指令类型(295-1、…、295-4、395-1、…、395-4)；及
根据所述经确定指令类型(295-1、…、295-4、395-1、…、395-4)执行所述微代码指令(138、172)以基于所述微代码指令(138、172)内的数个控制数据单元的值来执行存储器操作的至少一部分；
其中对应于所述数个控制数据单元的功能取决于所述经确定指令类型(295-1、…、295-4、395-1、…、395-4)。
7.根据权利要求6所述的设备，其中所述控制器(140)包括经配置以对所述微代码指令(138、172)进行解码的控制逻辑(131)。
8.根据权利要求6所述的设备，其中所述控制器(140)包括经配置以存储所述微代码指令(138、172)的高速缓冲存储器(171)。
9.根据权利要求6所述的设备，其中所述控制器(140)包括经配置以执行所述微代码指令(138、172)的定序器(132)。
10.根据权利要求6到9中任一权利要求所述的设备，其中所述设备包括存储器装置(120)且所述控制器(140)包括所述存储器装置(120)的计算组件(431、531)。
11.根据权利要求6到9中任一权利要求所述的设备，其中所述控制器(140)经配置以从位于包含所述控制器(140)的主机(110)上的所述存储器(130、430)检索所述微代码指令(138、172)。
12.根据权利要求6到9中任一权利要求所述的设备，其进一步包括耦合到所述控制器(140)的存储器装置(120)，其中所述控制器(140)经配置以从位于所述存储器装置(120)上的所述存储器(130、430)检索所述微代码指令(138、172)。
13.一种操作计算系统(100)的方法，其包括：
执行微代码指令(138、172)以控制所述计算系统(100)中的数个组件；
其中所述微代码指令(138、172)包括：
数个控制数据单元；及
数个类型选择数据单元(293-1、…、293-4、393-1、…、393-4)；及
其中所述微代码指令(138、172)是各自具有相关联的指令类型(295-1、…、295-4、395-1、…、395-4)的多个微代码指令(138、172)中的一者，且其中对应于所述数个控制数据单元的特定功能可基于所述相关联的指令类型(295-1、…、295-4、395-1、…、395-4)而改变。
14.根据权利要求13所述的方法，其进一步包括执行微代码指令序列(138、172)以执行特定存储器操作，且其中所述序列(138、172)的至少两个微代码指令具有不同的相关联的指令类型(295-1、…、295-4、395-1、…、395-4)。
15.根据权利要求14所述的方法，其中所述至少两个微代码指令(138、172)包括至少一个算术运算及至少一个程序计数器操作。
16.根据权利要求13所述的方法，其中所述微代码指令(138、172)包括功能与所述相关联的指令类型(295-1、…、295-4、395-1、…、395-4)无关的数个全局数据单元(294)。
17.根据权利要求16所述的方法，其中所述数个全局数据单元(294)包括以下至少一者：
奇偶校验位；及
调试位。
18.一种用于执行微代码指令(138、172)的方法，其包括：
基于所述微代码指令(138、172)内的数个类型选择数据单元的值来确定微代码指令的指令类型(295-1、…、295-4、395-1、…、395-4)；及
根据所述经确定指令类型(295-1、…、295-4、395-1、…、395-4)执行所述微代码指令(138、172)以基于所述微代码指令(138、172)内的数个控制数据单元的值来执行至少一部分存储器操作；
其中对应于所述数个控制数据单元的功能取决于所述经确定指令类型(295-1、…、295-4、395-1、…、395-4)。
19.根据权利要求18所述的方法，其中确定所述指令类型(295-1、…、295-4、395-1、…、395-4)包括确定至少两个类型选择数据单元的值。
20.根据权利要求18到19中任一权利要求所述的方法，其进一步包括执行微代码指令序列(138、172)，其中所述微代码指令序列(138、172)包括：
所述集合(138、172)中的第一微代码指令，且其中所述第一微代码指令的所述类型选择数据单元的值是第一值；及
所述集合(138、172)中的第二微代码指令，且其中所述第二微代码指令的所述类型选择数据单元的值不同于所述第一值。
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