CN109478170A - 存取状态信息 - Google Patents

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Abstract

本发明包含与存取状态信息相关的设备及方法。一种实例性设备包括主机及耦合到所述主机的存储器装置。所述存储器装置包含控制器，所述控制器经配置以将指示所述控制器的状态寄存器是否含有已产生状态信息的状态信号提供到状态仲裁器。响应于所述状态信号指示所述状态寄存器含有所述已产生状态信息，所述控制器还可将所述状态信息从所述控制器经由状态媒介提供到所述状态仲裁器。

Description

存取状态信息
技术领域
本发明大体来说涉及半导体存储器及方法，且更具体来说涉及与存取状态信息相关的设备及方法。
背景技术
存储器装置通常作为内部半导体集成电路而被设置在计算机或其它电子系统中。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及闸流管随机存取存储器(TRAM)。非易失性存储器在不被供电时可通过存留所存储的数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如，相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如，从旋转矩转移随机存取存储器(STT RAM))等等。
电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储至适合位置。处理器可包括若干个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，所述功能单元可用于通过对数据(例如，一或多个操作数)执行运算(例如，计算操作)而执行指令。如本文中所使用，计算操作可以是(举例来说)布尔运算(Boolean operation)，例如AND、OR、NOT、NOT、NAND、NOR及XOR，及/或可涉及操控数据的其它操作(例如，反相、移位、算术、统计以及许多其它可能的操作)。举例来说，功能单元电路可用以经由若干个逻辑运算来对操作数执行算术运算，例如加、减、乘及/或除。例如上文所描述的计算操作可与“存储操作”区分开，计算操作如本文中所使用可指代不涉及数据操控的运算(例如，经由通常与处理资源相关联的功能单元)。存储操作的实例包含数据读取操作、数据写入操作及数据刷新操作。
在将指令提供到功能单元电路以供执行时，可涉及电子系统中的若干个组件。可(例如)由例如控制器及/或主机处理器等处理资源来执行所述指令。数据(例如，将对其执行指令的操作数)可存储在可由功能单元电路存取的存储器阵列中。在功能单元电路开始对数据执行指令之前，可从存储器阵列检索指令及/或数据并对其进行定序及缓冲。此外，由于可在一或多个时脉周期中通过功能单元电路执行不同类型的操作，因此也可对指令及/或数据的中间结果进行定序及缓冲。
在许多例子中，处理资源(例如，处理器及/或相关联的功能单元电路)可在存储器阵列外部，且经由位于处理资源与存储器阵列之间的汇流排存取数据以执行一组指令。可提高在存储器装置中进行的处理的处理性能，处理器可被实施在存储器内部及/或实施成靠近存储器(例如，直接与存储器阵列位于同一芯片上)。在存储器装置中进行处理可通过减少或消除经由总线进行的与执行计算操作相关联的数据传送量来节省时间及/或可减少功耗，举例来说。
在各种例子中，对于主机(例如，主机处理器)来说，从存储器装置存取状态信息是有用的。举例来说，这些状态信息可关系到流程控制、除错、异常及/或错误以及与存储器装置所执行的操作相关联的各种其它状态信息。
附图说明
图1A是根据本发明的若干个实施例的呈包含存储器装置的计算系统形式的设备的框图。
图1B是根据本发明的若干个实施例的图1A所展示控制器的实例的详细框图。
图2A说明状态通道的一部分。
图2B是图解说明根据本发明的若干个实施例的状态通道的一部分的框图。
图3是图解说明图2B中所展示的状态通道的一部分的额外细节的框图。
图4是图解说明根据本发明的若干个实施例的读出电路的示意图。
图5是图解说明根据本发明的若干个实施例的读出电路的示意图。
图6是图解说明根据本发明的若干个实施例的可选择逻辑运算结果的逻辑表，所述逻辑运算结果可由图5中所展示的读出电路实施。
具体实施方式
本发明包含与存取状态信息相关的设备及方法。本发明包含与存取状态信息相关的设备及方法。一个实例性设备包括主机及耦合到主机的存储器装置。存储器装置包含控制器，所述控制器经配置以将指示控制器的状态寄存器是否含有已产生状态信息的状态信号提供给状态仲裁器。响应于状态信号指示状态寄存器含有已产生状态信息，控制器还可将状态信息从控制器经由状态媒介提供至状态仲裁器。
本发明的实施例可包含状态通道，所述状态通道与先前方法相比具有各种益处。举例来说，与先前方法相比，若干个实施例可包含精简的逻辑(例如，较少的逻辑组件及/或简化的逻辑)、更高效的路由(例如，经由较少数据路径的路由)及/或与将状态信息从存储器装置的控制器提供到主机相关联的等待时间缩短。举例来说，就精简的逻辑来说，本发明实施例可将由控制器产生的状态信息从控制器本地的状态寄存器传送到主机，而无需将状态信息重新存储在状态聚合器的一组单独状态寄存器中(例如，状态FIFO(先进先出))，举例来说。
此外，就更高效的路由来说，在各种例子中，存储器装置可包含多个存储器阵列，每一存储器阵列皆具有对应的控制器来对所述阵列执行操作(例如，存储操作及/或计算操作等)。控制器可各自具有若干个状态寄存器，所述状态寄存器经配置以存储可包括多个位(例如，64、128等)的状态信息(例如，状态消息)。举例来说，考虑八个控制器各自具有两个128位宽的状态寄存器。在此实例中，每一128位宽的状态寄存器可需要从寄存器到状态聚合器及/或到主机的128个数据路径。因此，在此实例中，将需要2K个数据路径(128/寄存器x16个寄存器)来将状态信息从相应寄存器提供到主机。如本文中进一步所描述，本发明的若干个实施例可经由比先前方法少的数据路径提供已产生状态信息，例如在上文所描述的实例中。举例来说，若干个实施例包含对从相应状态寄存器提供的状态信息进行时分多路复用，这可减少数据路径的数据，且具有其它益处。
就减少与传送状态信息相关联的等待时间来说，本发明的若干个实施例连续地轮询从相应状态寄存器提供的状态请求信号。与其中在控制器(例如，状态聚合器、主机等)外部的组件可间歇性地从特定寄存器被动请求状态信息的方法相比，此连续轮询会改进等待时间。
在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程改变、电改变及/或结构改变。如本文中所使用，例如“N”等指定符(特别是关于图式中的参考编号)指示可包含被如此指定的若干个特定特征。如本文中所使用，若干个特定事物可指代此类事物中的一或多者(例如，若干个存储器阵列可指代一或多个存储器阵列)。“多个”特定事物旨在指代一个以上此类事物。
本文中的各图所遵循的编号惯例是，第一个数字或前几个数字对应于图式的图编号，且其余数字标识图式中的元件或组件。可使用类似的数字来标识不同图之间的类似元件或组件。举例来说，130可指代图1中的元件“30”，且类似元件在图4中可被指代为430。将了解，可添加、交换及/或去除本文中各个实施例中所展示的元件，以便提供本发明的若干个额外实施例。另外，将了解，各图中所提供的元件的比例及相对标度旨在图解说明本发明的特定实施例且不应视为具限制意义。
图1是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100形式的设备的框图。如本文中所使用，存储器装置120、控制器140、存储器阵列130、读出电路150、逻辑电路170及/或状态寄存器134也可被单独地视为“设备”。
系统100包含耦合到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可以是一主机系统，例如个人膝上型计算机、桌上型计算机、数字相机、智能电话或存储器读取器以及各种其它类型的主机。主机110可包含系统母板及/或底板，且可包含若干个处理资源(例如，一或多个处理器、微处理器等)。
系统100可包含单独集成电路，或者主机110及存储器装置120两者可位于同一集成电路上。系统100可以是(举例来说)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1中所展示的实例图解说明具有冯·诺依曼型(Von Neumann)架构的系统，但可以非冯·诺依曼型架构实施本发明的实施例，非冯·诺依曼型架构可不包含通常与冯·诺依曼型架构相关联的一或多个组件(例如，CPU、ALU等)。
为清晰起见，系统100已被简化以聚焦于与本发明特定相关的特征。举例来说，存储器阵列130可以是DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括被配置成行及列的存储器单元，所述行是由存取线(其在本文中可被称为字线及/或选择线)耦合，所述列是由读出线(其在本文中可被称为数字线或数字线)耦合。尽管图1中展示单个阵列130，但实施例并不仅限于此。例如，存储器装置120可包含若干个阵列130(例如，若干个DRAM单元库、NAND快闪单元等)。另外，尽管未加以展示，但多个存储器装置120可耦合经由相应多个存储器通道到主机110。
存储器装置120包含地址电路111，地址电路111用以锁存经由总线156通过I/O电路173提供的地址信号。总线156可用作数据总线(例如，I/O总线)及地址总线；然而，实施例并不仅限于此。地址信号可由地址电路111接收，并由行解码器184及列解码器185进行解码以存取存储器阵列130。可将可包含异常信息的状态信息通过包含高速接口(HSI)的状态通道从存储器装置120上的控制器140提供到主机110，所述高速接口可包含带外总线157。带外总线可指代与数据(例如，DQ)总线分离的总线。可通过使用读出电路150感测数字线上的电压改变及/或电流改变来自存储器阵列130读取数据。读出电路150可从存储器阵列130读取并锁存一页(例如，一行)数据。I/O电路173可用于经由总线156与主机110进行双向数据传达。写入电路135可用于将数据写入到存储器阵列130。
控制器140解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令且定序地存取阵列130以及其它功能。举例来说，执行来自主机110的指令可包含使用与读出电路150及/或逻辑170对应的处理资源来执行计算操作，如本文中进一步描述。控制器140可包含状态机(例如，呈特殊应用集成电路(ASIC)形式的固件及/或硬件)、定序器、控制逻辑及/或一些其它类型的控制电路。在图1A中所展示的实例中，根据本文中所描述的若干个实施例，控制器140包含寄存器134(例如，状态寄存器)，寄存器134可存储状态信息。关于图1B描述控制器140的一个实例的更详细说明。
如下文进一步描述，在若干个实施例中，读出电路150可包括若干个读出放大器及若干个计算组件，所述若干个计算组件可用作且可被称为累加器，且可用于执行计算操作(例如，对与互补读出线相关联的数据执行逻辑运算)。在若干个实例中，对应于计算组件的存储位置(例如，锁存器)可用作移位寄存器的级。举例来说，可将时钟信号施加到计算组件以将数据从一个计算组件移位到邻近计算组件。
在若干个实施例中，读出电路150可用于使用存储于阵列130中的数据作为输入来执行逻辑运算并将逻辑运算的结果存储回到阵列130，而无需经由读出线地址存取传送数据(例如，无需激发列解码信号)。如此，各种计算操作可使用读出电路150且在读出电路150内执行，而非由读出电路外部的处理资源(例如，通过与主机110相关联的处理器及/或其它处理电路，例如位于器件120上(例如，位于控制器140上或其它位置)的ALU电路)执行(或与处理资源的执行相关联)。
在各种先前方法中，(例如)将经由读出电路从存储器读取与操作数相关联的数据且将所述数据经由I/O线(例如，经由局域I/O线及/或全域I/O线)提供到外部ALU电路。外部ALU电路可包含若干个寄存器且将使用所述操作数来执行计算操作，且将经由I/O线将结果传送回到阵列。相比之下，在本发明的若干个实施例中，读出电路150经配置以对存储于存储器阵列130中的数据执行逻辑运算，且在不启用耦合到读出电路150的I/O线(例如，局域I/O线)的情况下将结果存储回到存储器阵列。
在若干个实例中，读出电路150可形成在阵列的存储器单元的间距上。举例来说，存储器阵列的单元可具有特定单元大小，例如4F2或6F2，其中F是对应于单元的特征大小。如下文进一步描述，在若干个实例中，对应于读出电路150的感测组件(例如，相应读出放大器与计算组件对)与阵列的读出线形成在相同的间距上，且可被操作以执行各种计算操作。举例来说，如果读出线间距是3F，那么感测组件的晶体管可配接在相同3F间距内。相比之下，与各种先前存储器中处理器(PIM)系统的ALU电路相关联的装置(例如，逻辑门)可不能形成在存储器单元的间距上，与本发明的若干个实施例相比，这可增大芯片大小，举例来说。额外逻辑电路170可耦合到读出电路150且可用于存储(例如，高速缓冲存储器及/或缓冲器)本文中所描述的操作结果。
如此，在若干个实施例中，不需要在阵列130及读出电路150外部的电路来执行计算操作，这是因为读出电路150可被操作以执行各种计算操作(例如，与数学运算相关联的逻辑运算)，而无需使用外部处理资源。在若干个实例中，读出电路150可用作若干个1位处理资源，其中感测组件耦合到阵列130的相应列从而用作相应1位处理元件。因此，读出电路150可用于至少在一定程度上补充及/或替换外部处理资源，例如主机的ALU电路。
启用I/O线可包含启用(例如，接通)具有耦合到一解码信号(例如，一行解码信号)之一栅极及耦合到I/O线之一源极/漏极之一晶体管。然而，在不启用阵列的列解码线的情况下，实施例并不仅限于使用读出电路(例如，150)执行逻辑运算。无论是否与经由读出电路150执行逻辑运算相关联地使用局域I/O线，皆可启用局域I/O线以便除了传送回到阵列130之外亦将结果传送到适合位置(例如，到外部寄存器，例如状态寄存器134)。
图1B是根据本发明的若干个实施例的图1A中所展示的控制器140的实例详细框图。在图1B中所展示的实例中，控制器140被展示为包括控制逻辑131、定序器132及时序电路133。控制逻辑131及定序器132可分别包含状态寄存器134-1及134-2。
尽管图1B中未加以展示，但控制逻辑131可包括若干个组件(例如，程序计数器、寄存器、ALU、分支逻辑、状态机等)经配置以控制指令的提取及执行。举例来说，可从存储器阵列(例如，130)及/或从主机(例如，110)提取微码指令并可将微码指令存储在(例如，控制器的)高速缓冲存储器中以供执行。在若干个实例中，控制逻辑131可对微码指令进行解码以由定序器132执行。定序器132还可包括经配置以执行微码指令的若干个组件(例如，若干个FIFO缓冲器、程序计数器逻辑、分支逻辑、寄存器、微码指令高速缓冲存储器、ALU、状态机等)。时序电路133可提供时序以协调操作的执行(例如，存储操作及/或计算操作)且负责提供对阵列(例如图1A中的阵列130)的无冲突存取。
在图1B中所展示的实例中，控制逻辑131及定序器132包含相应的状态寄存器134-1及134-2。状态寄存器134-1及/或134-2可存储已产生状态信息。作为实例，与寄存器134-1相关联的状态信息可包含与程序指令有关的状态信息，例如程序计数器状态信息、断点、非法指令等，以及各种其它异常。与寄存器134-2相关联的状态信息可包含与在微码指令、无效电路状态中检测到的错误状态相关的状态信息等。状态信息还可包括控制流程信息及除错信息以及其它的状态信息。已产生状态信息可经由例如本文中所描述的状态通道提供(例如，报告)到主机(例如，主机110)。举例来说，状态寄存器134-1及134-2内的状态信息可经由状态仲裁器(例如，图2B中所展示的状态仲裁器246)被路由到主机。在若干个实例中，将与相应的状态寄存器134-1及134-2对应的状态信号提供到状态仲裁器。如下文进一步描述，可持续地监测(例如，通过状态仲裁器)状态信号以确定相应寄存器是否含有将报告的所产生状态信息。
图2A说明状态通道的一部分。图2A中所展示的实例包含状态聚合器271。状态聚合器271可用作仲裁器组件，其可经配置以执行各种功能，例如协调对多个存储器库执行的命令及提供来自与库对应的相应多个控制器的状态信息。如本文中所使用，库可包括控制器(例如，140)、对应存储器单元阵列(例如，130)，及用于对阵列执行操作的各种相关联电路。作为实例，尽管图1A中所展示的存储器装置120说明单个控制器140及阵列130(例如，单个库)，但存储器装置可包括4个、8个、或16个库。
举例来说，在图2A中所展示的实例中，状态聚合器271耦合到包括相应控制器(例如，控制器0到控制器7)的8个库。控制器可以是例如图1B中所展示的控制器140等控制器。如此，在此实例中，8个控制器中的每一者包括两个状态寄存器(例如，图1B中所展示的134-1及134-2)，所述状态寄存器经配置以存储与相应库对应的状态信息。举例来说，每一控制器包括控制逻辑状态寄存器及定序器状态寄存器。可将状态信息从状态寄存器经由相应数据路径(例如，274-0、274-1、…、274-12、274-15)提供到状态聚合器271。数据路径274-0到274-15可以是“N”位数据路径，其中N可表示相应状态寄存器的宽度。举例来说，如果状态寄存器是128位寄存器，那么数据路径可各自是128位数据路径(例如，16个单独的128位总线)。聚合器271可经由FIFO接口从所述多个状态寄存器接收状态信息。举例来说，每一控制器可各自具有进入到状态聚合器271中以用于推送状态信息的一对FIFO。状态聚合器271可从FIFO中的每一者撷取状态信息并可将所述状态信息推送回到主机(例如，经由带外总线156推送回到主机110)。可期望将状态信息经由带外总线提供到主机以防止及/或减小数据总线(例如，DQ)上的存储器带宽。
在图2A中所展示的实例中，状态聚合器271包含状态FIFO，所述状态FIFO包括多个寄存器272-0(状态FIFO 0库0)，272-1(状态FIFO 1库0)、…、272-14(状态FIFO0库7)、272-15(状态FIFO 1库7)以暂时地存储从控制器的状态寄存器撷取的状态信息。
关于图2A所描述的实例性状态通道可提供有效的方式将来自相应库的状态信息报告给主机。然而，此状态通道可具有缺陷。举例来说，在仲裁器组件(例如，状态聚合器271)上设置一组寄存器(例如，272-0到272-15)可提高与系统相关联的逻辑量。作为实例，针对128位宽的状态消息，将需要状态聚合器271上的2K锁存器(128位x16)以存储对应于16个相应状态寄存器的16个状态消息。此外，为每一单独的N位状态寄存器提供单独的N位数据路径(例如，274-0到274-15)可导致信号路由复杂性提高(例如，与关于图2B中所展示的实施例所描述的路由复杂性相比)。此外，图2A中所展示的状态通道可依赖于状态聚合器271来循环地(例如，周期性地)监测(例如，轮询)控制器的状态寄存器，以确定相应状态寄存器是否含有将报告给主机的所产生状态信息(例如，错误信息、异常信息等)。与其中持续地监测状态寄存器的状态通道相比，以此方式轮询状态寄存器可导致等待时间增加，举例来说。
图2B是图解说明根据本发明的若干个实施例的状态通道的一部分的框图。与图2A中所展示的实例类似，图2B中所展示的实例性实施例包含状态仲裁器246。与状态聚合器271类似，状态仲裁器246可用作仲裁器组件，其可经配置以执行各种功能，例如协调对多个存储器库执行的命令及将来自相应多个控制器(例如，240)的状态信息提供到对应于库。
图2B中所展示的状态通道包含局域在控制器240本地(例如，驻存于控制器240上)的若干个寄存器234。控制器240可以是例如图1A及1B中所描述的控制器140等控制器。在若干个实例中，控制器240包含状态媒介248，状态媒介248经配置以将已产生状态信息从寄存器234提供至状态仲裁器246。在此实例中，控制器240表示耦合到状态仲裁器246的多个控制器，且每一控制器可具有与其相关联的相应状态媒介248。但图2B中仅展示一个控制器。
与图2A中的状态通道不同，状态仲裁器246不包含包括用以暂时地存储从控制器240的状态寄存器234撷取的状态信息的多个寄存器(例如，272-0到272-15)的状态FIFO。相比之下，状态仲裁器246包含状态控制组件292，状态控制组件292经配置以将从状态寄存器234(例如，经由状态媒介248)接收到的状态信息提供到主机(例如，图1A中所展示的主机110)。举例来说，状态控制组件292可以是状态机(例如，例如图3中所展示的状态机392)及/或一些其它类型的控制电路。提供不包含单独的状态FIFO寄存器的状态仲裁器246可减小系统的大小及/或电路复杂性，且包含以及其它益处。下文关于图3详细地描述关于状态仲裁器246及其与将已产生状态信息从状态寄存器报告给主机相关联的的操作的更多细节。
在图2B中所展示的实例中，将与相应状态寄存器234中的每一者对应的状态请求信号209-1从控制器240提供到状态仲裁器246。作为实例，如果存储器装置包含16个状态寄存器，那么信号209-1可表示16个提供到状态仲裁器246的状态请求信号。状态请求信号209-1可以是旗标，其可经“设置”以指示对应寄存器含有将提供到主机的所产生状态信息。在若干个实例中，一旦状态旗标被设置，其便保持设置直到被服务为止(例如，直到对应状态信息已被成功地提供到主机为止)。在图2B中所展示的实施例中，可持续地监测状态请求信号209-1(例如，经由通过状态控制组件292进行持续轮询)，与例如图2A中所描述的可涉及被动地监测状态寄存器(例如，经由周期性轮询)的实例相比，此可减少与为状态请求提供服务相关联的等待时间。
状态控制组件292可经配置以监测状态请求信号209-1且确定为状态请求提供服务的次序(例如，在多个状态寄存器含有将报告的已产生状态信息的事件中)。举例来说，在图2B中所图解说明的实施例中，响应于状态请求信号209-1指示对应状态寄存器234含有已产生状态信息，状态控制组件292可将授权信号209-2提供到状态媒介248，从而指示哪一状态寄存器234被授权准许提供其状态信息。响应于授权信号209-2，状态媒介可将信号209-3提供到与选定状态寄存器234对应的控制组件，指示可将已产生状态信息提供到状态媒介248(例如，如箭头290所指示)。
在若干个实例中，状态媒介248经配置以对从状态寄存器234接收到N位状态信息(例如，消息)进行时分多路复用，使得经由少于N个数据路径在多次数据传送中将所述状态信息提供到状态仲裁器246。举例来说，在图2B中所展示的实例中，将N位状态信息经由“N/D”数据路径(例如，290-1、290-2、…、290-(N/D))提供到状态仲裁器246，其中“N/D”是小于“N”的正整数。作为实例，对于128位状态消息(例如，N＝128)来说，N/D可以是8(例如，D＝16)或N/D可以是16(例如，D＝8)。在若干个实例中，每一相应状态寄存器234可与不同的N/D数据路径(例如，290-1到290-(N/D))相关联。举例来说，如果存在16个状态寄存器234，每一状态寄存器234经配置以存储128位状态消息(例如，N＝128)且D是16使得N/D是8，那么每一状态寄存器234可与状态媒介248与状态仲裁器246之间的8个数据路径相关联。在此特定实例中，经由8位数据路径经由时分多路复用提供特定状态消息的全部128个位将涉及经由8位数据路径进行16次数据传送(例如，128个位/8位数据路径＝传送16次8个不同的位)。实施例并不仅限于状态媒介248与状态仲裁器246之间的特定数目个数据路径。
根据本发明的若干个实施例执行时分多路复用可提供各种益处。举例来说，如上文所描述地对状态消息进行时分多路复用可显著地减少控制器(例如，240)与状态仲裁器(例如，246)之间的数据路径的数量。举例来说，对于16个128位宽的状态寄存器来说，提供8位数据路径/寄存器(例如，N/D＝8)而非128位数据路径将会使路线数量从2K(例如，128x16)减少到128(例如，8x16)。
在若干个实例中且如在图2B中所展示，状态媒介248可位于控制器240本地。举例来说，如果存储器装置包含各自包括两个状态寄存器(例如，在存储器装置中存在16个寄存器)8个控制器(例如，图1B中所展示的控制器140)，那么存储器装置也可包含与一对相应的状态寄存器对应且在相应控制器240本地的8个状态媒介。然而，实施例并不仅限于此。举例来说，状态媒介248可位于控制器240外部且仍经配置以个别地对应于特定控制器的状态寄存器。
图3是图解说明图2B中所展示的状态通道的一部分的额外细节的框图。状态仲裁器346、状态媒介348及状态寄存器334-1/334-2可与图2B中所展示的相应的状态仲裁器246、状态媒介248及状态寄存器234类似。图3中所展示的实例包含与控制组件331/332对应的16个状态寄存器334-1/334-2(例如，状态寄存器134-1及134-2)，所述控制组件331/332可与图1B中所展示的控制组件131(例如，控制逻辑)及132(例如，SEQUENCER)类似。实施例并不仅限于状态寄存器334-1/334-2及/或控制组件331/332的特定数量。
作为实例，16个状态寄存器334-1/334-2可对应于8个控制器(例如，两个寄存器/控制器140，如图1B中所展示)。尽管展示了单个状态媒介348，但可存在与相应控制器(例如，包括控制组件331/332的控制器)对应的多个状态媒介348。
如图3中所展示，状态仲裁器346包含状态控制组件392(例如，状态MACHINE)，状态控制组件392可与图2B中所描述的状态控制组件类似。如上文所描述，在操作中，通过状态状态机392主动地监测(例如，持续地轮询)与相应状态寄存器334-1/334-2对应的状态请求信号309-1。在此实例中，存在与16个状态寄存器334-1/334-2对应的16个状态请求信号309-1。控制组件331/332可产生存储于对应状态寄存器334-1/334-2中的状态信息。状态请求信号309-1经配置以在对应状态寄存器334-1/334-2含有已产生状态信息时向状态状态机392提供指示。状态请求信号309-1可以是用于指示对应状态寄存器含有将报告的状态信息的旗标或中断信号以及其它类型的信号。
状态仲裁器346可包含状态选择件339，状态选择件339可经配置以控制为状态信号309-1提供服务时的时序。举例来说，状态选择件339可在若干个接收到状态请求信号309-1当中进行选择(例如，在多个状态请求信号同时被“设置”的事件中)。状态选择件339可向状态媒介348提供状态授权信号309-2以指示从哪一状态寄存器334-1/334-2提供状态信息。响应于接收到状态授权信号309-2，状态媒介348可将信号309-3提供到对应控制组件331/332，以可发送指示对应已产生状态信息(例如，发送到状态媒介348)。响应于控制器接收到信号309-3，将选定状态寄存器的状态信息发送到对应状态媒介(例如，如箭头312-1所指示)。出于论述目的，将假定状态寄存器334-1/334-2是128位宽的寄存器(例如，以存储128位宽的状态消息)；然而，实施例并不仅限于此。
如箭头312-2所指示，状态媒介348经配置以将选定状态信息提供(例如，发送)到状态仲裁器346。如上文所描述，状态媒介348可经配置以对从选定状态寄存器334-1/334-2接收到的状态信息执行时分多路复用。作为实例，针对128位状态消息，状态媒介可经配置以执行16次单独的8位数据传送以将选定状态消息提供到状态仲裁器346。在此实例中，箭头312-2可表示多个8位宽的总线(例如，针对16个128位宽的状态寄存器中的每一者具有一个8位宽的总线)。多路复用器397可用于选择16个8位宽的总线中的特定总线(例如，选择与选定状态寄存器对应的总线)以输入到状态机392(例如，如箭头312-3所展示)。如箭头312-4所展示，可对从状态机392输出的数据进行编码(例如，经由编码器394)。编码可以是(举例来说)可提供适合DC平衡及/或时钟恢复的8b/10b编码以及各种其它编码。如箭头312-5所展示，编码数据可从编码器394(例如，以并行方式)输出并经由数据串行化器396进行串行传输。信号312-6可表示从状态仲裁器346输出且提供到主机(例如，经由带外总线)的串行传输数据。
状态媒介348也可将信号321发送到对应控制组件331/332以更新选定状态寄存器334-1/334-2。作为实例，信号321可以是“弹出(pop)”信号或用于清除选定状态寄存器的信号，此还可致使与选定状态寄存器334-1/334-2对应的状态请求信号309-1复位。
作为替代方案，箭头312-2可表示“有线ORed”总线。举例来说，箭头312-1可表示16个128位总线(对应于16个相应的128位寄存器334-1/334-2)。在此实例中，总线312-2可以是由特定状态寄存器334-1/334-2选择性地驱动的128位总线。举例来说，“有线OR配置”可用于(例如，通过状态媒介348)选择16个128位总线中的对应于箭头312-1的那一者驱动对应于箭头312-2的总线。这样一来，选定状态消息的128个位将被并行地提供到状态仲裁器346且将不需要多路复用器397。在此实例中，状态选择件339可用于选择状态寄存器334-1/334-2中哪一者被允许驱动总线312-2。
在图3中所图解说明的实例中，将时钟信号322(CLK)提供到状态仲裁器346。时钟信号322可以是(举例来说)DDR接口时钟以及其它类型的时钟信号。图3的实例包含接收时钟信号322且输出经修改时钟信号323的时钟修改组件393(STATUS CLKDIV5)。经修改时钟信号323可具有是时钟信号322的特定部分(例如，1/2、1/4、1/5等)的频率，举例来说。与经修改时钟信号323相关联的修改量可根据各种因素来定。举例来说，在若干个实例中，状态媒介348可配置以使得时钟信号322之每五个时钟循环其仅可输出8个位。因此，为状态媒介348提供具有是时钟信号322的五倍长的时钟循环时间的时钟信号323可以是有益的。时钟信号322及经修改时钟信号323可被提供到与图3中所展示的状态通道相关联的各种组件。
在若干个实例中，可将已产生状态信息从状态寄存器(例如，334-1/334-2)经由带内总线(例如，图1A中所展示的数据总线156)提供到主机。举例来说，可将对应于16个状态寄存器的警报信号提供到主机(例如，经由警报引脚)。举例来说，警报信号可以是16个状态请求信号309-1中的OR。在此实施方案中，警报信号将响应于状态请求信号309-1中的任一者被设置而作用。响应于警报信号起作用，主机可轮询状态寄存器334-1/334-2以确定哪一状态寄存器含有将报告的状态信息。在读取特定状态寄存器334-1/334-2之后，可更新(例如，清除)读取状态寄存器且可撤销激活(例如，复位)警报信号，从而假定状态寄存器均不含有将报告的状态信息。作为实例，可经由DMA(直接存储器存取)读取命令实现对状态寄存器334-1/334-2的带内存取。带内存取(例如，存取经由带内数据总线)可通过主机(举例来说)提供对状态信息的存取，所述主机不可支持带外存取(例如，经由额外引脚)。另外，在若干个实例中，在与带内存取相关联的情况下，可不需要可用于警报信号的专用警报引脚。举例来说，主机可经配置以经由警报信号周期性地轮询状态寄存器334-1/334-2而非持续地轮询。
图4是图解说明根据本发明的若干个实施例的读出电路的示意图。读出电路450可对应于图1中所展示的读出电路150。在图4中所展示的实例中，存储器单元包含存储元件(例如，电容器)及存取装置(例如，晶体管)。举例来说，第一存储器单元包含晶体管402-1及电容器403-1，且第二存储器单元可包含晶体管402-2及电容器403-2等。在此实施例中，存储器阵列430是1T1C(单晶体管单电容器)存储器单元的DRAM阵列，但可使用其它单元配置(例如，每存储器单元具有两个晶体管及两个电容器的2T2C)。在若干个实施例中，存储器单元可以是破坏性读取存储器单元(例如，读取存储于单元中之数据会破坏数据，使得原本存储于单元中的数据在被读取之后被刷新)。
存储器阵列430的单元可被布置成由存取(字)线404-X(行X)、404-Y(行Y)等耦合的行及由数对互补读出线(例如，图4中所展示的数字线DIGIT(D)与DIGIT(D)_以及图5中所展示的DIGIT_(n)及DIGIT(n)_)耦合的列。对应于每一对互补读出线的个别读出线亦可分别称为针对DIGIT(D)的数字线405-1及针对DIGIT(D)_的数字线405-2。尽管图4中仅展示一对互补数字线，但本发明的实施例并不仅限于此，且存储器单元阵列可包含额外的存储器单元列及/或数字线(例如，4,096、8,192、16,384等)。
尽管行及列被图解说明为彼此正交，但实施例并不仅限于此。举例来说，可以各种其它的二维或三维配置来相对于彼此对行及列进行定向。
存储器单元可耦合到不同的数字线及/或字线。举例来说，晶体管402-1的第一源极/漏极区域可耦合到数字线405-1(D)，晶体管402-1的第二源极/漏极区域可耦合到电容器403-1，且晶体管402-1的栅极可耦合到字线404-Y。晶体管402-2的第一源极/漏极区域可耦合到数字线405-2(D)_，晶体管402-2的第二源极/漏极区域可耦合到电容器403-2，且一晶体管402-2的栅极可耦合到字线404-X。图4中所展示的单元板可耦合到电容器403-1及403-2中的每一者。单元板可以是可在各种存储器阵列配置中被施加参考电压(例如，接地)的共同节点。
根据本发明的若干个实施例，存储器阵列430经配置以耦合到读出电路450。在此实施例中，读出电路450包括对应于相应存储器单元列(例如，耦合到相应互补数字线对)的读出放大器406及计算组件431。读出放大器406可耦合到所述一对互补数字线405-1及405-2。计算组件431可经由通过门406-1及407-2耦合到读出放大器406。通过门407-1及407-2的栅极可耦合到逻辑运算选择逻辑413。
操作选择逻辑413可经配置以包含：通过门逻辑，其用于控制将非转置的所述一对互补数字线耦合在读出放大器406与计算组件431之间的通过门；及交换门逻辑，其用于控制将转置的所述一对互补数字线耦合在读出放大器406与计算组件431之间的交换门。操作选择逻辑413还可耦合到所述一对互补数字线405-1及405-2。操作选择逻辑413可经配置以基于选定操作而控制通过门407-1及407-2。
读出放大器406可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。读出放大器406可包括交叉耦合锁存器，所述交叉耦合锁存器在本文中可被称为初级锁存器。在图4中所图解说明的实例中，对应于读出放大器406的电路包括锁存器415，锁存器415包含耦合到所述一对互补数字线405-1及405-2的四个晶体管。然而，实施例并不仅限于此实例。锁存器415可以是交叉耦合锁存器(例如，n通道晶体管(例如，NMOS晶体管)427-1及427-2的晶体管对之栅极与例如p通道晶体管(例如，PMOS晶体管)429-1及429-2之另一晶体管对之栅极交叉耦合)。
在操作中，当感测(例如，读取)存储器单元时，数字线405-1(D)或405-2(D)_中的一者上的电压将稍大于数字线405-1(D)或405-2(D)_中的另一者上的电压。可将ACT信号驱动为高且可将RNL*信号驱动为低以启用(例如，激发)读出放大器406。具有较低电压的数字线405-1(D)或405-2(D)_将接通PMOS晶体管429-1或429-2中的一者至大于PMOS晶体管429-1或429-2中的另一者的程度，借此将具有较高电压的数字线405-1(D)或405-2(D)_驱动为高至大于另一数字线405-1(D)或405-2(D)_被驱动为高的程度。
类似地，具有较高电压的数字线405-1(D)或405-2(D)_将接通NMOS晶体管427-1或427-2中的一者至大于NMOS晶体管427-1或427-2中的另一者的程度，借此将具有较低电压的数字线405-1(D)或405-2(D)_驱动为低至大于另一数字线405-1(D)或405-2(D)_被驱动为低的程度。因此，在短暂延迟之后，具有稍微较大电压的数字线405-1(D)或405-2(D)_通过源极晶体管被驱动到供应电压VDD的电压，且另一数字线405-1(D)或405-2(D)_通过槽式晶体管被驱动至参考电压的电压(例如，接地)。因此，交叉耦合的NMOS晶体管427-1与427-2以及PMOS晶体管429-1与429-2用作读出放大器对，该读出放大器对放大数字线405-1(D)及405-2(D)_上的差分电压且操作以锁存从选定存储器单元感测到的数据值。
实施例并不仅限于图4中图解说明的读出放大器406配置。作为实例，读出放大器406可以是电流模式读出放大器及/或单端读出放大器(例如，耦合到一个数字线的读出放大器)。同时，本发明的实施例并不仅限于例如图4中所展示的折叠式数字线架构。
可操作读出放大器406连同计算组件431以使用来自阵列的数据作为输入来执行各种操作。在若干个实施例中，可在不经由数字线地址存取传送数据的情况下(例如，在不激发列解码信号使得经由局域I/O线将数据传送至在阵列及读出电路外部的电路的情况下)将操作的结果存储回到阵列。如此，本发明的若干个实施例可能够使用比各种先前方法少的电力来执行操作。另外，由于若干个实施例不需要跨越局域及全域I/O线及/或外部数据总线传送数据来执行计算操作(例如，在存储器与离散处理器之间)，因此若干个实施例可实现比先前方法更强(例如，更快)的处理能力。
读出放大器406可进一步包含平衡电路414，平衡电路414可经配置以平衡数字线405-1(D)及405-2(D)_。在此实例中，平衡电路414包括耦合在数字线405-1(D)与405-2(D)_之间的晶体管424。平衡电路414还包括各自具有耦合到平衡电压(例如，VDD/2)的第一源极/漏极区的晶体管425-1及425-2，其中VDD是与该阵列相关联的供应电压。晶体管425-1的第二源极/漏极区可以是耦合数字线405-1(D)，且晶体管425-2的第二源极/漏极区可以是耦合数字线405-2(D)_。晶体管424、425-1及425-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线426。如此，激活EQ会启用晶体管424、425-1及425-2，此有效地将数字线405-1(D)及405-2(D)_短接在一起且短接至平衡电压(例如，VDD/2)。
如下文进一步描述，在若干个实施例中，读出电路450(例如，读出放大器406及计算组件431)可经操作以执行选定操作，且首先该结果存储于读出放大器406或计算组件431中的一者中，而不经由局域或全域I/O线传送来自读出电路的数据(例如，不经由例如激活列解码信号执行读出线地址存取，举例来说)。
如图4中所展示，所述计算组件431还可包括锁存器，所述锁存器在本文中可被称为次级锁存器464。可以与上文关于所述初级锁存器415所描述的方式类似的方式来配置及操作次级锁存器464，唯有以下情况除外：包含在所述次级锁存器中的所述一对交叉耦合p通道晶体管(例如，PMOS晶体管)可具有耦合到供应电压(例如，VDD)的其相应源极，且所述次级锁存器的所述一对交叉耦合n通道晶体管(例如，NMOS晶体管)可具有选择性地耦合到参考电压(例如，接地)的其相应源极，使得所述次级锁存器被持续地启用。所述计算组件431的配置并不仅限于图4中所展示的配置，且各种其它实施例是可行的。
图5是图解说明根据本发明的若干个实施例的读出电路的示意图。图5说明阵列的各自包括一对互补读出线505-1及505-2的若干个列，所述一对互补读出线505-1及505-2耦合到对应读出放大器506及计算组件535。计算组件535可经由通过门507-1及507-2耦合到所述读出放大器506。图5中所展示的读出放大器506可对应于图4中所展示的读出放大器406。图5中所展示的读出电路可对应于图1A中所展示的读出电路150，举例来说。图5中所展示的逻辑运算选择逻辑513可对应于图4中所展示的逻辑运算选择逻辑413。
通过门507-1及507-2的栅极可由逻辑运算选择逻辑信号Pass来控制。举例来说，所述逻辑运算选择逻辑的输出可耦合到所述通过门507-1及507-2的栅极。计算组件535可锁存相应数据值，且可经由移位所述数据值(例如，向右及/或向左)而用作移位寄存器。
作为实例，所述计算组件535可包括经配置以向左及/或向右移位数据值的移位寄存器的相应级(例如，移位单元)。举例来说，如在图5中所图解说明，移位寄存器的每一计算组件535(例如，级)包括一对右移位晶体管581及586、一对左移位晶体管589及590以及一对反相器587及588。信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L可被施加到相应控制线582、583、541及543以根据本文中所描述的实施例启用/停用与执行逻辑运算及/或将数据移位相关联的对应计算组件535的锁存器上的反馈。
图5中所展示的读出电路还展示耦合到若干个逻辑选择控制输入控制线(包含ISO、TF、TT、FT及FF)的逻辑运算选择逻辑513。依据逻辑选择控制输入控制线上的逻辑选择控制信号的状况以及在经由被断言的ISO控制信号启用隔离晶体管550-1及550-2时存在于所述一对互补读出线505-1及505-2上的数据值而确定从多个逻辑运算而选择的逻辑运算。
根据各种实施例，逻辑运算选择逻辑513可包括四个逻辑选择晶体管：逻辑选择晶体管562，其耦合在交换晶体管542的栅极与TF信号控制线之间；逻辑选择晶体管552，其耦合在通过门507-1及507-2的栅极与TT信号控制线之间；逻辑选择晶体管554，其耦合在通过门507-1及507-2的栅极与FT信号控制线之间；及逻辑选择晶体管564，其耦合在交换晶体管542的栅极与FF信号控制线之间。逻辑选择晶体管562及552的栅极通过隔离晶体管550-1(具有耦合到ISO信号控制线的栅极)耦合到真值读出线。逻辑选择晶体管564及554的栅极通过隔离晶体管550-2(也具有耦合到ISO信号控制线的栅极)耦合到互补读出线。
存在于所述一对互补读出线505-1及505-2上的数据值可经由所述通过门507-1及507-2被加载到所述计算组件535中。当所述通过门507-1及507-2是开启(例如，导通)时，所述一对互补读出线505-1及505-2上的数据值被传递到所述计算组件535(例如，加载到所述移位寄存器中)。所述一对互补读出线505-1及505-2上的数据值可以是在读出放大器被激发时存储于读出放大器506中的数据值。逻辑运算选择逻辑信号Pass为高以开启所述通过门507-1及507-2。
ISO、TF、TT、FT及FF控制信号可操作以基于读出放大器506中的数据值(“B”)及计算组件535中的数据值(“A”)而选择逻辑功能来实施。特定而言，ISO、TF、TT、FT及FF控制信号经配置以独立于存在于所述一对互补读出线505-1及505-2上的数据值而选择所述逻辑功能来实施(但经实施逻辑运算的结果可取决于存在于所述一对互补读出线505-1及505-2上的数据值。即，由于存在于所述一对互补读出线505-1及505-2上的数据值为通过逻辑被传递以操作所述通过门507-1及507-2的栅极，因此ISO、TF、TT、FT及FF控制信号选择所述逻辑运算来直接实施。
另外，图5展示经配置以交换一对互补读出线505-1与505-2在所述读出放大器506与所述计算组件535之间的定向的交换晶体管542。当所述交换晶体管542开启时，所述交换晶体管542的读出放大器506侧上的所述一对互补读出线505-1及505-2上的数据值反向耦合到所述交换晶体管542的计算组件535侧上的所述一对互补读出线505-1及505-2，且借此被加载到所述计算组件535的可加载移位寄存器中。
当ISO控制信号线被激活且TT控制信号中的任一者被激活(例如，高)且真值读出线上的数据值为“1”或FT控制信号被激活(例如，高)且互补读出线上的数据值为“1时”，逻辑运算选择逻辑信号Pass可被激活(例如，高)以开启OPEN通过门507-1及507-2。
真值读出线上的数据值为“1”会开启逻辑选择晶体管552及562。互补读出线上的数据值为“1”会开启逻辑选择晶体管554及564。如果所述ISO控制信号或者相应TT/FT控制信号或对应读出线(例如，与特定逻辑选择晶体管的栅极耦合的读出线)上的数据值中的任一者不为高，那么通过门507-1及507-2将不被特定的逻辑选择晶体管开启。
当ISO控制信号线被激活，且TF控制信号被激活(例如，高)且真值读出线上的数据值为“1”或者FF控制信号被激活(例如，高)且互补读出线上的数据值为“1”时，逻辑运算选择逻辑信号Pass*可被激活(例如，高)以开启交换晶体管542(例如，导通)。如果相应控制信号或对应读出线(例如，与特定逻辑选择晶体管的栅极耦合的读出线)上的数据值并非为高的，那么交换晶体管542将不被特定的逻辑选择晶体管开启。
Pass*控制信号未必与Pass控制信号互补。Pass控制信号与Pass*控制信号两者可同时启动或同时撤销启动。然而，Pass控制信号与Pass*控制信号两者同时启动将所述一对互补读出线短接在一起。
图5中所图解说明的读出电路经配置以直接依据四个逻辑选择控制信号选择多个逻辑运算中的一者来实施(例如，逻辑运算选择不取决于存在于所述一对互补读出线上的数据值)。逻辑选择控制信号的一些组合可使得通过门507-1及507-2以及交换晶体管542同时被开启，此使所述一对互补读出线505-1及505-2短接在一起。根据本发明的若干个实施例，可由图5中所图解说明的读出电路实施的逻辑运算可以是在图6中所展示的逻辑表中汇总的逻辑运算。
图6是图解说明根据本发明的若干个实施例的可选择逻辑运算结果的逻辑表，所述可选择逻辑运算结果可由例如图5中所展示的读出电路实施。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同存在于互补读出线上的特定数据值一起可用于选择多个逻辑运算中的一者来实施涉及存储于读出放大器506及计算组件535中的开始数据值。四个控制信号连同存在于互补读出线上的特定数据值控制通过门507-1及507-2以及交换晶体管542的状态，这继而会在激发之前/之后影响计算组件535及/或读出放大器506中的数据值。可选择地控制交换晶体管542的状态的能力促进实施涉及逆数据值(例如，逆操作数及/或逆结果)的逻辑运算以及其它。
图6中所图解说明的逻辑表6-1展示列644中所展示的存储在所述计算组件535中的起动数据值(“A”)及列645中所展示的存储在所述读出放大器506中的起动数据值(“B”)。逻辑表6-1中的其它3个列标题指代通过门507-1及507-2以及交换晶体管542的状态，其可根据四个逻辑选择控制信号(例如，TF、TT、FT及FF)与所述一对互补读出线505-1及505-2上的特定数据值的状态而分别被控制以开启(例如，导通)或关闭(例如，不导通)。“不开启”列对应于通过门507-1及507-2以及交换晶体管542皆处于非导通状况中，“开启真值”对应于通过门507-1及507-2处于导通状态中，且“开启反相”对应于交换晶体管542处于导通状况中。逻辑表6-1中不反映出对应于通过门507-1及507-2以及交换晶体管542皆处于导通条件中之配置，这是因为此结果使得读出线被短接在一起。
经由选择性地控制通过门507-1及507-2以及交换晶体管542，逻辑表6-1的上部部分的三列中的每一者可与逻辑表6-1的下部部分之三列中的每一者组合以提供对应于九个不同逻辑运算的3x 3＝9个不同的结果组合，如通过在675处所展示的各个连接路径所指示。可由读出电路(例如，图1A中的150)实施的9个不同的可选择逻辑运算汇总在图6中所图解说明的逻辑表6-2中，所述9个不同的可选择逻辑运算包含XOR逻辑运算。
图6中所图解说明的逻辑表6-2的列展示包含逻辑选择控制信号(FF、FT、TF及TT)的状态的标题680。举例来说，第一逻辑选择控制信号的状态提供于行676中，第二逻辑选择控制信号的状态提供于行677中，第三逻辑选择控制信号的状态提供于行678中，且第四逻辑选择控制信号的状态提供于行679中。行647中汇总对应于结果的特定逻辑运算。
尽管本文中已图解说明及描述了具体实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的具体实施例。本发明旨在涵盖本发明的一或多个实施例的修改或变化形式。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明之后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例之范畴包含其中使用以上结构及方法之其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权这些权利要求书的等效内容的全部范围来确定。
在前述详细说明中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应被解释为反映出本发明的意图：即本发明所揭示的实施例必须使用比每一权利要求中明确陈述的更多的特征之。而是，如以下权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到详细说明中，其中每一权利要求独立地作为单独实施例。

Claims (21)

1.一种设备，其包括：
主机；及
存储器装置，其耦合到所述主机，其中所述存储器装置包含控制器，所述控制器经配置以：
将指示所述控制器的状态寄存器是否含有已产生状态信息的状态信号提供到状态仲裁器；及
响应于所述状态信号指示所述状态寄存器含有所述已产生状态信息，将所述状态信息从所述控制器经由状态媒介提供到所述状态仲裁器。
2.根据权利要求1所述的设备，其中所述状态媒介经配置以响应于确定所述状态信号被授权而向所述状态寄存器请求所述已产生状态信息。
3.根据权利要求1到2中任一权利要求所述的设备，其中所述状态仲裁器经配置以将所述状态信息经由带内数据总线发送到所述主机。
4.根据权利要求1到2中任一权利要求所述的设备，其中所述状态仲裁器经配置以将所述状态信息经由带外总线发送到所述主机。
5.根据权利要求1到2中任一权利要求所述的设备，其中所述状态信号是作为中断请求信号被发送。
6.一种设备，其包括：
主机；及
存储器装置，其包括：
状态仲裁器；
多个控制器，其中所述多个控制器中的每一者经配置以：
将指示所述控制器的对应状态寄存器是否含有已产生状态信息的状态信号提供到所述状态仲裁器；及
将所述已产生状态信息经由状态媒介提供到所述状态仲裁器。
7.根据权利要求6所述的设备，其中所述状态媒介经配置以：
响应于从所述状态仲裁器接收到的状态授权信号而向所述对应状态寄存器请求所述已产生状态信息；及
当所述状态媒介从所述对应状态寄存器接收到所述已产生状态信息时，更新所述状态寄存器。
8.根据权利要求6所述的设备，其中所述状态仲裁器经配置以将所述已产生状态信息经由数据总线发送到所述主机。
9.根据权利要求6到8中任一权利要求所述的设备，其中所述状态信号是作为中断请求信号被发送。
10.根据权利要求6到8中任一权利要求所述的设备，其中所述状态媒介经配置而以时分多路复用形式将所述已产生状态信息提供到所述状态仲裁器。
11.根据权利要求6到8中任一权利要求所述的设备，其中所述状态仲裁器经配置以持续地监测从所述存储器装置的相应多个状态寄存器提供到所述状态仲裁器的多个状态信号。
12.根据权利要求6到8中任一权利要求所述的设备，其中所述多个控制器中的每一者包含定序器及控制逻辑，所述定序器及所述控制逻辑各自包括经配置以存储已产生状态信息的相应状态寄存器，且其中所述定序器及所述控制逻辑中的每一者经配置以将与所述已产生状态信息对应的相应状态信号提供到所述状态媒介。
13.一种状态通道，其包括：
状态仲裁器，其经配置以持续地监测从多个控制器接收到的状态信号，其中所述状态信号指示所述控制器各自的对应状态寄存器是否含有将提供到主机的已产生状态信息；及
状态媒介，其经配置以响应于从所述状态仲裁器接收到的状态授权信号而将与所述状态授权信号对应的所述已产生状态信息提供到所述状态仲裁器。
14.根据权利要求13所述的设备，其中所述状态仲裁器经配置以将与所述状态授权信号对应的所述已产生状态信息经由带外总线提供到所述主机。
15.根据权利要求13所述的设备，其中所述多个控制器中的每一者耦合到相应存储器单元阵列的读出电路，所述多个控制器经配置以控制所述读出电路执行存储操作及计算操作。
16.根据权利要求15所述的设备，其中每一相应存储器单元阵列的所述读出电路每列包括读出放大器及对应计算组件。
17.根据权利要求13所述的设备，其中每一控制器经配置而以时分多路复用形式发送与所述状态信号对应的所述已产生状态信息。
18.一种操作存储器的方法，其包括：
将指示控制器的状态寄存器是否含有已产生状态信息的状态信号提供到状态仲裁器；及
响应于所述状态信号指示所述状态寄存器含有所述已产生状态信息，将所述状态信息从所述控制器经由状态媒介提供到所述状态仲裁器。
19.根据权利要求18所述的方法，其中所述状态仲裁器及所述控制器位于耦合到主机的存储器装置上；
其中所述控制器耦合到读出电路，所述读出电路耦合到存储器单元阵列；
其中所述控制器经配置以控制所述读出电路对所述阵列中所存储的数据执行存储操作及计算操作；
其中所述已产生状态信息包括N位状态信息；且
其中将所述N位状态信息从所述控制器经由所述状态媒介提供到所述状态仲裁器包括：对所述N位状态信息进行时分多路复用，使得将所述N位状态信息经由少于N个数据路径提供到所述状态仲裁器。
20.根据权利要求18所述的方法，其中所述状态媒介经配置以经由有线OR配置将与相应多个状态寄存器相关联的多个第一N位数据路径中的一者选择性地耦合到通往所述状态仲裁器的第二N位数据路径，且其中所述多个状态寄存器中的每一者经配置以存储N位状态信息。
21.根据权利要求18所述的方法，其中所述状态信号是与相应多个状态寄存器对应的多个状态信号中的一者，且其中所述方法包含持续地监测提供到所述状态仲裁器的所述多个状态信号。
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