TWI622991B - 用於快取操作之裝置及方法 - Google Patents

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TWI622991B
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傑瑞米亞 J 威爾庫克
理查 C 墨菲
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美光科技公司
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Abstract

本發明包含用於快取操作之裝置及方法。一實例性裝置包含一記憶體器件，其包含記憶體胞之複數個子陣列，其中該複數個子陣列包含各自複數個子陣列之一第一子集及該各自複數個子陣列之一第二子集。該記憶體器件包含耦合至該第一子集之感測電路，該感測電路包含一感測放大器及一運算組件。該第一子集經組態為用於對自該第二子集移動之資料執行操作之一快取記憶體。該裝置亦包含經組態以導引自該第二子集中之一子陣列至該第一子集中之一子陣列之一資料值之一第一移動的一快取控制器。

Description

用於快取操作之裝置及方法
本發明大體上係關於半導體記憶體及方法，且更特定言之，本發明係關於用於快取操作之裝置及方法。
記憶體器件通常提供為電腦或其他電子系統中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如主機資料、錯誤資料等等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)及其他記憶體。非揮發性記憶體可在未供電時藉由保留經儲存資料而提供永久性資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁阻性隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM))及其他記憶體。
電子系統通常包含數個處理資源(例如，一或多個處理器)，其等可擷取及執行指令且將經執行指令之結果儲存至一適當位置。一處理器可包括數個功能單元，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及一組合邏輯區塊，例如，該等功能單元可用於藉由對資料(例如，一或多個 運算元)執行一操作而執行指令。如本文中所使用，一運算可為(例如)諸如「及」運算、「或」運算、「非」運算、「反及」運算、「反或」運算及/或「XOR」運算之一布林(Boolean)運算及/或其他運算(例如反相、移位、算術、統計及諸多其他可行運算)。例如，功能單元電路可用於經由數個邏輯運算對運算元執行諸如加法、減法、乘法及除法之算術運算。
一電子系統中之數個組件可涉及：將指令提供至功能單元電路來執行。可(例如)藉由一處理資源(諸如一控制器及/或主機處理器)來執行該等指令。可將資料(例如，將對其執行指令之運算元)儲存於可由功能單元電路存取之一記憶體陣列中。可自該記憶體陣列擷取指令及/或資料，且可在功能單元電路開始對資料執行指令之前序列化及/或緩衝指令及/或資料。此外，因為可透過功能單元電路在一或多個時脈循環中執行不同類型之運算，所以亦可序列化及/或緩衝指令及/或資料之中間結果。用於完成一或多個時脈週期中之一運算之一序列可指稱一運算週期。用於完成一運算週期之時間可能花費於處理及運算執行及/或一運算裝置及/或系統之電力消耗。
在諸多例項中，處理資源(例如，處理器及/或相關聯功能單元電路)可在記憶體陣列外部，且可經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一指令集。處理效能可在一記憶體中處理器(processor-in-memory)器件中得以改良，其中可在一記憶體內部及/或附近(例如，直接在相同於記憶體陣列之一晶片上)實施一處理器。一記憶體中處理器件可藉由減少及/或消除外部通信而節省時間且亦可節約電力。
100‧‧‧運算系統
110‧‧‧主機
118‧‧‧列
119‧‧‧列
120‧‧‧記憶體器件
121‧‧‧庫
122‧‧‧記憶體行
123‧‧‧庫區段
124-0至124-N-1‧‧‧感測組件條
125-0‧‧‧短數位線子陣列
125-1‧‧‧短數位線子陣列
125-2‧‧‧短數位線子陣列
126-0至126-N-1‧‧‧長數位線子陣列
128-0至128-M-1‧‧‧分隔區
130‧‧‧記憶體陣列
140‧‧‧控制器
141‧‧‧命令及資料
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧I/O電路
146‧‧‧列解碼器
148‧‧‧寫入電路
149‧‧‧寫入路徑
150‧‧‧感測電路
151‧‧‧控制器及資料暫存器
152‧‧‧行解碼器
153‧‧‧A/C路徑
154‧‧‧控制匯流排
155‧‧‧共用I/O線
156‧‧‧資料匯流排
157‧‧‧帶外匯流排
160‧‧‧邏輯組件
170‧‧‧周邊感測放大器及邏輯
171‧‧‧快取控制器
172-0‧‧‧第一隔離條
202-1‧‧‧電晶體
202-2‧‧‧電晶體
203-1‧‧‧電晶體
203-2‧‧‧電晶體
204-X‧‧‧存取(字)線
204-Y‧‧‧存取(字)線
205-1‧‧‧數位線
205-2‧‧‧數位線
206‧‧‧感測放大器
207-1‧‧‧傳遞閘
207-2‧‧‧傳遞閘
212-1‧‧‧GND
212-2‧‧‧VDD
213‧‧‧運算選擇邏輯
214‧‧‧平衡電路
215‧‧‧鎖存器
224‧‧‧電晶體
225-1‧‧‧電晶體
225-2‧‧‧電晶體
226‧‧‧EQ
227-1‧‧‧電晶體
227-2‧‧‧電晶體
229-1‧‧‧電晶體
229-2‧‧‧電晶體
230‧‧‧記憶體陣列
231‧‧‧運算組件
232-1‧‧‧連接電路
232-2‧‧‧連接電路
250‧‧‧感測電路
264‧‧‧次要鎖存器
305-1‧‧‧數位線
305-2‧‧‧數位線
306-0至306-7‧‧‧感測放大器
307-1‧‧‧傳遞閘
307-2‧‧‧傳遞閘
319‧‧‧列
325‧‧‧DRAM記憶體子陣列
331-1至331-7‧‧‧運算組件
332‧‧‧第一隔離電晶體
333‧‧‧第二隔離電晶體
350-0至350-7‧‧‧感測電路
355‧‧‧共用I/O線
358-1‧‧‧行選擇電路
358-2‧‧‧行選擇電路
359-1‧‧‧選擇電晶體
359-2‧‧‧選擇電晶體
372‧‧‧隔離條
405-0‧‧‧數位線
406-0至406-X-1‧‧‧感測放大器
422-0至422-7‧‧‧行
424-0至424-N-1‧‧‧感測組件條
425-0‧‧‧短數位線子陣列
426-N-1‧‧‧長數位線子陣列
431-0至431-X-1‧‧‧運算組件
450-0至450-X-1‧‧‧感測電路
455-1至455-M‧‧‧分隔區
462-1至462-M‧‧‧部分
圖1A係根據本發明之數個實施例之呈包含一記憶體器件之一運算系統之形式之一裝置之一方塊圖。
圖1B係根據本發明之數個實施例之一記憶體器件之一庫區段之一方塊圖。
圖1C係根據本發明之數個實施例之一記憶體器件之一庫之一方塊圖。
圖2係繪示根據本發明之數個實施例之一記憶體器件之感測電路的一示意圖。
圖3係繪示用於根據本發明之數個實施例之一記憶體器件中之資料移動之電路的一示意圖。
圖4A及圖4B係繪示用於根據本發明之數個實施例之一記憶體器件中之資料移動之電路的另一示意圖。
本發明包含用於快取操作(例如用於記憶體中處理(PIM)結構)之裝置及方法。在至少一實施例中，該裝置包含一記憶體器件，其包含記憶體胞之複數個子陣列，其中該複數個子陣列包含各自複數個子陣列之一第一子集及該各自複數個子陣列之一第二子集。該記憶體器件包含耦合至該第一子集之感測電路，該感測電路包含一感測放大器及一運算組件。該第一子集經組態為用於對自該第二子集移動之資料執行操作之一快取記憶體。該裝置亦包含經組態以導引自該第二子集中之一子陣列至該第一子集中之一子陣列之一資料值之一第一移動的一快取控制器。
該快取控制器亦可經組態以導引自該第一子集中之該子陣列至該第二子集中之一子陣列之已對其執行一操作之資料值的一第二移動。例如， 該快取控制器可經組態以導引自該第二子集中之一子陣列至該第一子集中之一子陣列之一資料值之一第一移動來由耦合至該第一子集之該感測電路對該資料值執行一操作。該快取控制器亦可經組態以導引自該第一子集中之子陣列(在一些實施例中)返回至該資料值先前儲存於其中之該第二子集中之子陣列中之儲存裝置之該資料值(已對其執行操作)之一第二移動。
此一序列之資料移動及/或對該第一子集(例如快取記憶體)而非該第二子集(例如儲存裝置)中之資料值執行之操作由經組態如此之一快取控制器在一資料處理操作期間導引，無關於一主機。例如，儘管主機(例如圖1A中之110)(其可能並不定位於相同於包含快取控制器(例如圖1A中之171)之記憶體器件之適當節距及/或晶片上)可能已命令資料處理操作且該命令可能已被一處理器/定序器(例如圖1A中之控制器140)執行，但是剛剛所描述之資料移動及/或操作可委託給快取控制器來執行。在一些實施例中，快取控制器171可與控制器140形成於晶片上且與控制器140相關聯地運作(例如執行操作)，如結合圖1A所展示及描述。如本文中所描述，與其他物體一起位於晶片上意指形成於相同於對應子陣列中之記憶體胞之晶片上。然而，實施例並不如此限制。例如，在一些實施例中，快取控制器171可定位成與主機110相關聯主機110(例如，主機可根據對其將執行操作之資料值來指示快取控制器)上及/或執行與主機110相關聯之操作。
除非上下文依其他方式清楚地規定(例如藉由使用諸如相鄰等等之術語)，否則諸如第一及第二之序數在本文中用於幫助區別類似組件(例如記憶體胞之子陣列、其等之子集等等)且並非用於指示一特定排序及/或該等組件之間的關係。例如，一第一子陣列可為相對於子陣列之一庫中之子陣列0的子陣列4且第二子陣列可為任何其他後續子陣列(例如子陣列5、子陣 列8、子陣列61及其他可能性)或該第二子陣列可為任何其他先前子陣列(例如子陣列3、2、1或0)。再者，將資料值自一第一子陣列移動至一第二子陣列被提供為此資料移動之一非限制實例。例如，在一些實施例中，可將資料值自各子陣列循序及/或並行移動至一相同庫中之另一子陣列(例如，其可為一相鄰子陣列及/或由數個其他子陣列隔開)或一不同庫中之另一子陣列。
一主機系統及一控制器可對程式指令(例如PIM命令指令)之一整體區塊及資料執行位址解析且導引(例如控制)至一目的(例如目標)庫內之分配位置(例如子陣列及子陣列及部分)中之資料及命令的分配、儲存及/或移動(例如流動)。寫入資料及執行命令(例如執行存在，如本文中所描述)可利用至DRAM器件之一正常DRAM寫入路徑。如讀者將明白，儘管相對於本文中所呈現之實例來討論一DRAM式PIM器件，但實施例不限於一PIM DRAM實施方案。
如本文中所描述，實施例可允許一主機系統將數個位置(例如子陣列)及子陣列之部分最先分配於一或多個DRAM庫中以保存(例如儲存)資料(例如保存於子陣列之第二子集中)。然而，為了增大資料處理(例如對資料值執行之操作)之速度、速率及/或效率，可將資料值移動(例如複製、傳送及/或傳輸)至經組態用於增大資料處理之速度、速率及/或效率之另一子陣列(例如，子陣列之第一子集中)，如本文中所描述。
PIM系統之效能可受記憶體次數(例如列循環次數)影響。用於資料處理之一操作可包含：打開(存取)一庫中之一列記憶體胞；讀取及/或寫入該等記憶體胞；及接著關閉該列。此等操作所花費之時間週期可取決於每個運算組件(例如圖2中之感測電路250中之運算組件231)之記憶體胞之數目 及/或將一行中之全部記憶體胞連接至一各自運算組件之數位線之長度。較短數位線可提供每個運算組件之相對改良效能，但由於數位線變短，每個記憶體胞亦可具有更多運算組件，且因此具有記憶體胞之一較低密度。此較低密度可導致相對較高功率及/或晶粒面積要求。相比而言，較長數位線可具有用於相同記憶體胞密度之較少運算組件，但該等較長數位線可導致每個運算組件之相對較低效能。因此，可有益於組合短數位線之效能優點及長數位線之記憶體胞密度優點。
一記憶體器件(例如一PIM DRAM記憶體器件)在本文中被描述成包含複數個子陣列，其中該等子陣列之至少一者與比該記憶體器件內(例如相同記憶體庫中)之其他子陣列之數位線短(例如記憶體胞之每行具有較少記憶體胞及/或行之一較短實體長度)之數位線組態。具有較短數位線之子陣列可對該等記憶體胞具有所得較快存取次數且感測電路可經組態成具有結合較快存取次數使用之PIM功能性，如本文中所描述。
因而，具有較短數位線及PIM功能性之子陣列可用作一快取記憶體，其用於依用於經組態成具有較長數位線(例如，因此具有較慢存取次數)之子陣列之一增大速度、速率及/或效率執行操作。具有較長數位線之子陣列可用於資料儲存以利用較長數位線中之相對較高數個記憶體胞。在一些實施例中，可針對記憶體胞之一較高密度來進一步組態具有該等較長數位線之子陣列而用於更有效資料儲存。例如，可藉由使感測電路中無PIM功能性來促成一較高密度，此係因為操作在資料值被移動至快取記憶體之後執行而非在儲存裝置中之資料值上執行。替代地或組合地，可使用一較高記憶體架構(例如1T1C記憶體胞)來組態(例如形成)較長數位線子陣列，同時可使用一較低密度架構(例如2T2C記憶體胞)來組態較短數位線子陣 列。可對該架構作出其他改變來增大較短數位線子陣列而非較長數位線子陣列中之資料存取之速度、速率及/或效率(例如，在短數位線子陣列及長數位線子陣列中使用諸如DRAM、SRAM等等之不同記憶體陣列架構，改變字線長度及其他潛在改變)。
相應地，複數個子陣列(其中該複數個子陣列之一第一子集具有相對較短數位線且該複數個子陣列之一第二子集具有相對較長數位線)可包含於一記憶體器件之一庫中(例如混合於各種實施例中，如本文中所描述)。具有較短數位線之子陣列可用作用於執行具有較長數位線之子陣列之操作之快取記憶體。運算(例如操作之執行)可首先發生於或僅發生於具有較短數位線之子陣列中以導致相對於具有較長數位線之子陣列之增大效能。具有較長數位線之子陣列可首先或僅用於資料儲存且(因而)可針對記憶體密度組態。在一些實施例中，具有較長數位線之子陣列可經組態成具有至少一些PIM功能(例如提供在第一子集之子陣列中對其執行若干累計運算之大量資料之移動的一替代例，及其他原因)。然而，不論較長數位線是否組態成具有至少一些PIM功能，較佳地，可將資料移動至較短數位線子陣列及自較短數位線子陣列移動資料以執行相對高速單一操作及/或操作序列。因而，在一些實施例中，僅第一子集之短數位線子陣列可具有任何PIM功能，藉此可節約晶粒面積及/或功率消耗。
例如，一短數位線子陣列中之記憶體胞之列可用作用於長數位線(例如儲存裝置)子陣列之數個快取記憶體。一快取控制器可管理兩種類型之子陣列之間的資料移動且可儲存資訊以記錄自特定儲存子陣列之源列移動至特定快取記憶體子陣列之目的列之資料，且反之亦然。在一些實施例中，短數位線子陣列可操作為快取控制器在完成一操作之後自其自動返回 一資料值或一系列資料值的回寫快取記憶體。
一記憶體器件中之一庫可包含記憶體胞之複數個子陣列，其中複數個分隔區可各包含該複數個子陣列之一各自群組。在各種實施例中，由複數個分隔區(例如用於分隔區間及/或分隔區內資料移動之一資料匯流排，如本文中所描述)共用之一I/O線可經組態以藉由使用與該共用I/O線相關聯之隔離電路來使該等分隔區可選地連接及斷開將該複數個子陣列分離成複數個分隔區而形成該共用I/O線之分離部分。因而，沿其長度與複數個位置處之隔離電路相關聯之一共用I/O線可用於將子陣列之分隔區分離成各種組合中之有效分離區塊(例如各分隔區中之數個子陣列，取決於各種子陣列及/或分隔區是否經由共用I/O線之部分連接等等，如由一控制器導引)。此可使個別分隔區內之區塊資料移動實質上並行發生。
藉由在各分隔區或分隔區之組合中並行(例如實質上在相同時間點)執行資料移動，分隔區之隔離可增大各分隔區內及複數個分隔區(例如部分或全部分隔區)之一組合中之資料移動之速度、速率及/或效率。例如，此可減少否則使資料循序移動(例如複製、傳送及/或傳輸)於沿記憶體胞之一陣列中之一共用I/O線可選地耦合之各種短數位線及/或長數位線子陣列之間所花費之時間。此資料移動之並行本質允許分隔區之子陣列中之資料值之全部或多數之局域移動使得該移動可為數倍快。例如，該移動可更快達約分隔區之數目的倍數(例如就4個分隔區而言，可在不使用本文中所描述之分隔區的情況下所花費時間之約四分之一執行各分隔區之子陣列中之資料值之並行移動)。
在本發明之以下實施方式中，參考形成本發明之一部分且其中藉由繪示展示本發明之一或多個實施例可如何實踐之附圖。足夠詳細描述此等 實施例以使一般技術者實踐本發明之實施例，且應理解，可在不背離本發明之範疇之情況下利用其他實施例且做出程序、電性及結構改變。
如本文中所使用，諸如「X」、「Y」、「N」、「M」等等之標示符(尤其關於圖式中之元件符號)指示：可包含如此指定之數個特定特徵。亦應瞭解，本文中所使用之術語僅係為了描述特定實施例且不意在限制。如文中所使用，除非另有明確指示，否則單數形式「一」、「一個」及「該」可包含單數個及複數個指示物兩者。另外，「數個」、「至少一個」及「一或多個」(例如數個記憶體陣列)可係指一或多個記憶體陣列，而「複數個」意指一個以上此等物件。此外，字詞「可(can)」及「可(may)」貫穿本申請案係依一允許意義(即，具有可能性，能夠)而非依強制意義(即，必須)使用。術語「包含」及其衍生詞意謂「包含但不限於」。術語「耦合(coupled)」及「耦合(coupling)」可視情況而意指直接或間接實體連接或用於存取及移動(傳輸)命令及資料。術語「資料」及「資料值」在本文中可互換使用且可視情況而具有相同含義。
如本文中所使用，資料移動係包含(例如)將資料值自一源位置複製、傳送及/或傳輸至一目的位置之一包含性術語。可經由一長數位線子陣列及一短數位線子陣列之各自感測組件條共用之一I/O線將資料(例如)自該長數位線(例如儲存裝置)子陣列移動至該短數位線(例如快取記憶體)子陣列，如本文中所描述。複製資料值可指示：經由共用I/O線將儲存(快取)於一感測組件條中之資料值複製且移動至另一子陣列；及儲存於子陣列之列中之原始資料值可保持不變。傳送資料值可指示：經由共用I/O線將儲存(快取)於感測組件條中之資料值複製且移動至另一子陣列；及可改變儲存於子陣列之列中之原始資料值之至少一者(例如，藉由擦除及/或藉由一 後續寫入操作，如本文中所描述)。傳輸資料值可用於指示移動經複製及/或經傳送之資料值的程序(例如放置於共用I/O線上之來自源位址且被傳輸至目的位置之資料)。
本文中之圖式遵循一編號慣例，其中第一數字對應於圖式編號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字來識別不同圖式之間之類似元件或組件。例如，108可指涉圖1中之元件「08」，且一類似元件可在圖2中指涉208。應瞭解，可添加、交換及消除本文中各種實施例中所展示之元件以提供本發明之數個額外實施例。另外，圖式中所提供元件之比例及相對尺度意欲繪示本發明之某些實施例，而不應被視為意在限制。
圖1A係根據本發明之數個實施例之呈包含一記憶體器件120之一運算系統100之形式之一裝置之一方塊圖。如本文中所使用，一記憶體器件120、控制器140、快取控制器171、通道控制器143、記憶體陣列130、感測電路150(包含感測放大器及運算組件)及周邊感測放大器及邏輯170各亦可單獨視為一各自「裝置」。
在先前方法中，可(例如，經由包括輸入/輸出(I/O)線之一匯流排)將資料自陣列及感測電路傳送至諸如一處理器、微處理器及運算引擎之一處理資源，其可包括經組態以執行適當操作之ALU電路及其他功能單元電路。然而，將資料自一記憶體陣列及感測電路傳送至此(等)處理資源可涉及大量電力消耗。即使處理資源定位於相同於記憶體陣列之一晶片上，但在將資料移出陣列至運算電路(此可涉及：執行一感測線(其在本文中可稱為一數位線或資料線)位址存取(例如，一行解碼信號之觸發)以將資料自感測線傳送至I/O線(例如，局域及全域I/O線)上；將資料移動至陣列周 邊；及將資料提供至運算功能)時仍可消耗大量電力。
此外，(若干)處理資源(例如，一運算引擎)之電路可不符合與一記憶體陣列相關聯之節距規則。例如，一記憶體陣列之胞可具有一4F2或6F2胞大小，其中「F」係對應於胞之一特徵大小。因而，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘)可無法形成於與記憶體胞之適當節距上，此可影響(例如)晶片大小及記憶體密度。
例如，本文中所描述之感測電路150可形成於相同於一對互補感測線之一適當節距上。例如，一對互補記憶體胞可具有一6F2節距(例如3F×2F)之一胞大小。若用於互補記憶體胞之一對互補感測線之節距係3F，則感測電路位於適當節距上指示：感測電路(例如每各自對互補感測線之一感測放大器及對應運算組件)經形成以配合於該等互補感測線之3F節距內。
此外，各種先前系統之(若干)處理資源(例如，一運算引擎，諸如一ALU)之電路可不符合與一記憶體陣列相關聯之節距規則。例如，一記憶體陣列之記憶體胞可具有一4F2或6F2胞大小。因而，與先前系統之ALU電路相關聯之器件(例如，邏輯閘)可無法形成於與記憶體胞之適當節距上(例如相同於感測線之一節距上)，此可影響(例如)晶片大小及/或記憶體密度。在一些運算系統及子系統(例如一中央處理單元(CPU))之背景下，可在不位於適當節距上及/或具有記憶體(例如陣列中之記憶體胞)之晶片上之一位置中處理資料，如本文中所描述。例如，資料可由與一主機相關聯之一處理資源處理而非在與記憶體之節距上處理。
相比而言，本發明之數個實施例可包含與陣列之記憶體胞形成於適當節距上之感測電路150(例如，包含感測放大器及/或運算組件)。感測電 路150可經組態用於(例如能夠)執行運算功能(例如邏輯運算)。
能夠器件運算之PIM可使用基於位元向量之運算。如本文中所使用，術語「位元向量」意指儲存於記憶體之一陣列之一列中及/或感測電路中之一位元向量記憶體器件(例如一PIM器件)上之數個位元。因此，如本文中所使用，一「位元向量運算」意指對一位元向量執行之一操作，該位元向量係虛擬位址空間及/或實體位置空間之一部分(例如由一PIM器件使用)。在一些實施例中，位元向量可為實體鄰接數個位元，其等位於實體鄰接儲存於一列及/或感測電路中之位元向量記憶體器件上使得位元向量操作執行於一位元向量上，該位元向量係虛擬位址空間及/或實體位址空間之一鄰接部分。例如，PIM器件中之一列虛擬位址空間可具有16K位元之一位元長度(例如對應於一DRAM組態中之16K互補對記憶體胞)。如本文中所描述，用於此一16K位元列之感測電路150可包含與可選地耦合至16位元列中之對應記憶體胞之感測線形成於適當節距上的對應16K處理元件(例如運算組件，如本文中所描述)。PIM器件中之一運算組件可操作為由感測電路150感測(例如，由與運算組件成對之一感測放大器感測及/或儲存於該感測放大器中，如本文中所描述)之記憶體胞之列之位元向量之一單一位元上之一位元處理元件。
本發明之數個實施例包含與記憶體胞之一對應陣列之感測線形成於適當節距上之感測電路。該感測電路能夠執行資料感測及/或運算功能(例如，取決於該感測電路是否與一短數位線或一長數位線子陣列相關聯)且將資料局域儲存至記憶體胞之陣列。
為了明白本文中所描述之經促進之資料移動(例如複製、傳送及/或傳輸)技術，下文討論用於實施此等技術之一裝置(例如具有PIM能力之一記 憶體器件及一相關聯主機)。根據各種實施例，涉及具有PIM能力之一記憶體器件之程式指令(例如，PIM命令)可將PIM命令及資料之實施方案分佈於多個感測電路上，該等感測電路可實施運算且可將PIM命令及資料移動及儲存於記憶體陣列內(例如不必在位址及控制(A/C)及一主機與該記憶體器件之間的資料匯流排上方來回傳送該等PIM命令)。因此，可在較少時間內且使用較少電力來存取及使用用於具有PIM能力之一記憶體器件之資料。例如，可藉由增大移動於一運算系統周圍且儲存於運算系統中之資料之速度、速率及/或效率以處理請求記憶體陣列操作(例如讀取、寫入、邏輯運算等等)來實現一時間及電力優點。
圖1A中所繪示之系統100可包含耦合(例如，連接)至記憶體器件120(其包含記憶體陣列130)之一主機110。主機110可為諸如一個人膝上型電腦、一桌上型電腦、一平板電腦、一數位相機、一智慧型電話或一記憶卡讀取器，以及各種其他類型之主機的一主機系統。主機110可包含一系統主機板及/或背板且可包含若干處理資源(例如，一或多個處理器、微處理器或一些其他類型之控制電路)。系統100可包含單獨積體電路或主機110及記憶體器件120兩者可位於相同積體電路上。系統100可為(例如)一伺服器系統及/或一高效能運算(HPC)系統及/或該高效能運算(HPC)系統之一部分。儘管圖1A中所展示之實例繪示具有一范紐曼(Von Neumann)架構之一系統，但本發明之實施例可在非范紐曼架構(其可不包含通常與一范紐曼架構相關聯之一或多個組件(例如，CPU、ALU等等))中實施。
為使清楚，系統100之描述已經簡化以集中於與本發明特定相關之特徵。例如，在各種實施例中，記憶體陣列130可為(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、 NAND快閃陣列及/或NOR快閃陣列。記憶體陣列130可包含配置成由存取線(其在本文中可指稱字線或選擇線)耦合之列及由感測線(其在本文中可指稱數位線或資料線)耦合之行的記憶體胞。儘管圖1A中展示一單一記憶體陣列130，但實施例不限於此。例如，除數個子陣列之外，記憶體器件120可包含數個記憶體陣列130(例如，數個DRAM胞庫、NAND快閃胞庫等等)，如本文中所描述。
記憶體器件120可包含用於鎖存由I/O電路144提供於一資料匯流排156(例如來自主機110之一I/O匯流排)上方(例如經由局域I/O線及全域I/O線提供至外部ALU電路及DRAM資料線(DQ))之位址信號的位址電路142。如本文中所使用，DRAM DQ可使資料經由一匯流排(例如資料匯流排156)輸入至一庫且使資料自一庫輸出(例如自控制器140及/或主機110輸出及輸入至控制器140及/或主機110)。在一寫入操作期間，例如，可將電壓及/或電流變動施加至一DQ(例如一針腳)。此等變動可轉譯成一適當信號且儲存於一選定記憶體胞中。在一讀取操作期間，一旦完成存取且啟動輸出，則自一選定記憶體胞讀取之一資料值可出現於該DQ處。在其他時間，DQ可處於適當狀態中使得DQ不會提供或汲入電流且不會將一信號呈現給系統。此亦可在兩個或兩個以上器件(例如庫)共用資料匯流排時減少DQ爭用，如本文中所描述。
狀態及例外資訊可自記憶體器件120上之控制器140提供至一通道控制器143(例如透過一高速介面(HSI)帶外匯流排157)(其繼而可自通道控制器143提供至主機110)。通道控制器143可包含一邏輯組件160，其用於分配各自庫之陣列中之複數個位置(例如用於子陣列之控制器)以儲存庫命令、應用程式指令(例如操作之序列)及用於與複數個記憶體器件(例如120- 0、120-1、...、120-N)之各者之操作相關聯之各種庫之引數(PIM命令)。通道控制器143可將命令(例如PIM命令)調度至複數個記憶體器件120-0、120-1、...、120-N以將此等程式指令儲存於一記憶體器件之一給定庫內。
位址信號透過位址電路142接收且由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。可藉由使用(如本文中所描述)感測電路150之數個感測放大器來感測感測線(數位線)上之電壓及/或電流變化而自記憶體陣列130感測(讀取)資料。一感測放大器可自記憶體陣列130讀取及鎖存一資料頁(例如，一列)。如本文中所描述，額外運算組件可耦合至感測放大器且可與感測放大器一起用於感測、儲存(例如快取及緩衝)、執行運算功能(例如操作)及/或移動資料。I/O電路144可用於通過資料匯流排156(例如一64位元寬資料匯流排)與主機110雙向資料通信。寫入電路148可用於將資料寫入至記憶體陣列130。然而，行解碼器152之功能可與本文中所描述之行選擇電路358區分，行選擇電路358經組態以相對於(例如)一操作條中之一子陣列之特定行及對應操作單元來實施資料移動操作。
控制器140(例如，庫控制邏輯及定序器)可解碼由控制匯流排154自主機110提供之信號(例如命令)。此等信號可包含可用於控制對記憶體陣列130執行之控制操作(包含資料感測、資料儲存、資料移動、資料寫入及資料抹除操作及其他操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制器140可負責執行來自主機110之指令且存取記憶體陣列130。控制器140可為一狀態機、一定序器或一些其他類型之控制器。控制器140可控制一陣列(例如，記憶體陣列130)之一列中之移位資料(例如，右或左)。
下文(例如圖2及圖3中)將進一步描述感測電路150之實例。例如，在數個實施例中，感測電路150可包含數個感測放大器及數個運算組件，其等可充當一累加器且可用於執行由一控制器140及/或各子陣列之一各自子陣列控制器(圖中未展示)導引之操作(例如對與互補感測線相關聯之資料之操作)。
在數個實施例中，感測電路150可用於使用儲存於記憶體陣列130中之資料作為輸入而執行操作，且在不經由一感測線位址存取而傳送資料的情況下(例如，在不觸發一行解碼信號的情況下)參與至記憶體陣列130中之一不同位置之傳送、寫入、邏輯及儲存操作之資料的移動。因而，各種運算功能可使用感測電路150且在感測電路150內執行，而非由感測電路150外部之處理資源(例如，由與主機110相關聯之一處理器及定位於器件120上(諸如在控制器140上或別處)之其他處理電路，諸如ALU電路)執行(或與由感測電路150外部之處理資源執行相關聯)。
在各種先前方法中，例如，與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由局域I/O線及全域I/O線)提供至外部ALU電路。外部ALU電路可包含數個暫存器且將使用運算元來執行運算功能，且結果將經由I/O線傳送回至陣列。
相比而言，在本發明之數個實施例中，感測電路150經組態以在不啟用耦合至感測電路150之一局域I/O線及全域I/O線的情況下對儲存於記憶體陣列130中之資料執行操作且將結果儲存回至記憶體陣列130。感測電路150可與用於陣列之記憶體胞之感測線形成於適當節距上。額外周邊感測放大器及/或邏輯170(例如各執行用於執行一各自操作之指令的子陣列控制器)可耦合至感測電路150。感測電路150及周邊感測放大器及邏輯 170可根據本文中所描述之一些實施例來協作執行操作。
因而，在數個實施例中，記憶體陣列130及感測電路150外部之電路不必執行運算功能，此係因為感測電路150可執行適當操作以在不使用一外部處理資源的情況下依一序列之指令執行此等運算功能。因此，感測電路150可用於至少在某種程度上互補及/或替代此一外部處理資源(或至少減小將資料轉送至此一外部處理資源及/或自此一外部處理資源轉送之資料之頻寬消耗)。
在數個實施例中，感測電路150可用於執行除由一外部處理資源(例如，主機110)執行之操作之外的操作(例如，用於執行一序列之指令)。例如，主機110及感測電路150之任一者可限於僅執行特定操作及/或特定數個操作。
啟用一局域I/O線及全域I/O線可包含：啟用(例如，接通，啟動)具有耦合至一解碼信號(例如一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極的一電晶體。然而，實施例不限於不啟用一局域I/O線及全域I/O線。例如，在數個實施例中，感測電路150可用於在不啟用陣列之行解碼線的情況下執行操作。然而，(若干)局域I/O線及(若干)全域I/O線可經啟用以將一結果傳送至一適當位置而非傳送回至記憶體陣列130(例如，至一外部暫存器)。
圖1B係根據本發明之數個實施例之一記憶體器件之一庫區段123之一方塊圖。庫區段123可表示一記憶體器件之一庫之數個庫區段之一實例性區段(例如庫區段0、庫區段1、...、庫區段M)。如圖1B中所展示，一庫區段123可包含水平展示為X之複數個記憶體行122(例如一實例性DRAM庫及庫區段中之16,384行)。另外，庫區段123可被劃分成子陣列0、子陣列 1、...、及子陣列N-1(例如32個、64個、128個或各種奇數個子陣列)，如125-0及125-1處展示成兩個短數位線(例如快取記憶體)子陣列之實例及126-0、...、126-N-1處展示為相同庫區段中之數個長數位線(例如儲存裝置)子陣列之實例。圖1B中所繪示之實施例之組態(例如短數位線及長數位線子陣列之數目及/或定位)係為使清楚而展示且不限於此等組態。
短數位線及長數位線子陣列分別由經組態以耦合至一資料路徑(例如本文中所描述之共用I/O線)之放大區域隔開。因而，短數位線子陣列125-0及125-1及長數位線子陣列126-0、...、126-N-1可各具有分別對應於感測組件條0、感測組件條1、...、及感測組件條N-1之放大區域124-0、124-1、...、124-N-1。
各行122可經組態以耦合至感測電路150，如結合圖1A及本文中別處所描述。因而，一子陣列中之各行可個別地耦合至一感測放大器及/或促成用於子陣列之一感測組件條之一運算組件之至少一者。例如，如圖1B中所展示，庫區段123可包含各具有感測電路150之感測組件條0、感測組件條1、...、感測組件條N-1，感測電路150具有可(在各種實施例中)用作暫存器、快取記憶體及資料緩衝器等等且耦合至子陣列125-0及125-1及126-0、...、126-N-1中之各行122的至少感測放大器。
在一些實施例中，一運算組件可耦合至耦合至一短數位線子陣列(例如分別耦合至端數位線子陣列125-0及125-1之感測組件條124-0及124-1中)之各自感測組件條中之感測電路150內之各感測放大器。然而，實施例並不如此限制。例如，在一些實施例中，感測放大器與運算組件之數目之間可能不存在一1：1相關性(例如，每個運算組件可存在一個以上感測放大器或每個感測放大器可存在一個以上運算組件，其可改變於子陣列、分隔 區、庫等等之間)。
短數位線子陣列125-0及125-1之各者可包含垂直展示為Y之複數個列119(例如，各區段可包含一實例性DRAM庫中之512個列)。長數位線子陣列126-0、...、126-N-1可包含垂直展示為Z之複數個列118(例如，各子陣列可包含一實例性DRAM庫中之1024列)。實例性實施例不限於本文中所描述之行之實例性水平及/或垂直定向或列之數目。
PIM DRAM架構之實施方案可在感測放大器及運算組件位準處(例如，在一感測組件條中)執行處理。PIM DRAM架構之實施方案可允許有限數個記憶體胞連接至各感測放大器(例如，約1K或1024個記憶體胞)。一感測組件條可包含自約8K至約16K個感測放大器。例如，用於一長數位線子陣列之一感測組件條可包含16K個感測放大器且可經組態以耦合至具有列及行之各交叉點處之一記憶體胞1K列及約16K行之一陣列來產生每行1K(1024)個記憶體胞。相比而言，用於一短數位線子陣列之一感測組件條可包含16K個感測放大器及運算組件且可經組態以耦合至(例如)長數位線子陣列之1K列之至多一半之一陣列來產生每行512個記憶體胞。在一些實施例中，各自感測組件條中之感測放大器及/或運算組件之數目(例如對應於一列中之數個記憶體胞)可改變於短數位線子陣列之至少一些與長數位線子陣列之間。
列、行及每行記憶體胞之數目及/或剛剛所呈現之長數位線及短數位線子陣列中之行之間之記憶體胞之數目之比率係舉例提供而不具限制性。例如，長數位線子陣列可具有各具有一各自1024個記憶體胞之行且短數位線子陣列可具有各具有一各自512、256或128個記憶體胞及小於512之其他可行數目之行。在各種實施例中，長數位線子陣列每行可具有少於或 多於1024個記憶體胞，其中短數位線子陣列中之每行記憶體胞之數目如剛描述般組態。替代地或另外，快取記憶體子陣列可經形成具有小於、等於或大於長數位線子陣列(儲存裝置子陣列)之數位線長度的一數位線長度使得該等快取記憶體子陣列並非剛剛所描述之短數位線子陣列。例如，快取記憶體子陣列之數位線及/或記憶體胞之組態可提供比儲存裝置子陣列之組態快之運算(例如2T2C替代1T1C，SRAM替代DRAM等等)。相應地，一快取記憶體子陣列中之記憶體胞之列之數目及/或每條數位線之記憶體胞之對應數目可小於、等於或大於一儲存裝置子陣列中之記憶體胞之列之數目及/或儲存裝置子陣列之每條數位線之記憶體胞之對應數目。
一隔離條(例如隔離條172)可與複數個子陣列之一分隔區128相關聯。例如，隔離條0(172)經舉例展示成相鄰感測組件條124-N-1(其耦合至長數位線子陣列126-N-1)。在一些實施例中，長數位線子陣列126-N-1可為128子陣列中之子陣列32且可為沿子陣列之四個分隔區之一第一分隔區中之第一方向之一最後子陣列，如本文中所描述。如將結合圖1C及圖3進一步描述，隔離條可包含經組態以使一選定共用I/O線之部分可選地(例如，如由控制器140及/或快取控制171導引)連接及斷開之數個隔離電晶體。可選地啟用(例如啟動及停用)隔離電晶體使經由至感測放大器及/或運算組件(例如，在感測組件條中，如本文中所描述)及來自感測放大器及/或運算組件之資料值之共用I/O線之分隔區之間的移動連接及斷開。
因而，複數個子陣列125-0及125-1及126-0、...、126-N-1，複數個感測組件條124-0、124-1、...、124-N-1及隔離條172可被視為一單一分隔區128。然而，在一些實施例中，取決於資料移動之方向，一單一隔離條可由兩個相鄰分隔區共用。
如圖1B中所展示，庫區段123可與控制器140相關聯。在各種實施例中，圖1B中所展示之控制器140表示由圖1A中所展示之控制器140體現及控制器140中所含之功能性之至少一部分。控制器140可導引(例如控制)至庫區段123之命令及資料141之輸入及自庫區段123(例如至主機110)之資料之輸出以及控制庫區段123中之資料移動，如本文中所描述。庫區段123可包含至DRAM DQ(其可對應於結合圖1A描述之資料匯流排156)之一資料匯流排156(例如一64位元寬資料匯流排)。快取控制器171(例如，回應於由控制器140執行之一命令)可受委託負責導引本文中所描述之快取操作中之資料值之移動及/或對該等資料值執行之操作。
圖1C係根據本發明之數個實施例之一記憶體器件之一庫121之一方塊圖。庫121可表示一記憶體器件之一實例性庫(例如庫0、庫1、...、庫M-1)。如圖1C中所展示，一庫121可包含耦合至一控制器140之一A/C路徑153(例如一匯流排)。同樣地，在各種實例中，圖1C中所展示之控制器140可表示由圖1A及圖1B中所展示之控制器140體現且控制器140所含之功能性之至少一部分。
如圖1C中所展示，一庫121可包含複數個庫區段(例如庫區段123)。如圖1C中進一步展示，一庫區段123可細分成複數個子陣列(例如用於短數位線子陣列之125-0、125-1及125-2及用於長數位線子陣列之126-0、126-1、...、126-N-1處所展示之子陣列0、子陣列1、...、子陣列N-1)。圖1C中所繪示之短數位線及長數位線子陣列之數目及/或定位之組態係為使清楚而展示且不限於此等組態。儘管一庫區段123可經組態如所展示且其中一短數位線子陣列125-0位於一長數位線子陣列126-0之頂部上，接著另一短數位線子陣列125-1位於另一長數位線子陣列126-1之頂部上，其中總 計4個子陣列依1：1比率均勻穿插(例如穿插於一分隔區128-0中)，但短數位線及/或長數位線子陣列之其他數目及/或比率係可行的。例如，任何可行數目個短數位線及/或長數位線子陣列可包含於經判定適合於一特定實施方案之任何排序配置中之一庫區段123及/或一分隔區128中(其中短數位線子陣列與長數位線子陣列之之比率為1：1、1：2、1：4、1：8等等，其中一或多個短數位線子陣列之各群組定位成相鄰於一或多個長數位線子陣列之一群組，及其他組態)。相應地，在一些實施例中，一個以上短數位線子陣列可經串列定位成彼此相鄰及/或一個以上長數位線子陣列可經串列定位成彼此相鄰。
短數位線子陣列之125-0、125-1及125-2及長數位線子陣列之126-0、126-1、...、126-N-1處所展示之複數個子陣列可各耦合至可包含感測電路150及邏輯電路170之感測組件條124-0、124-1、...、124-N-1及/或由感測組件條124-0、124-1、...、124-N-1隔開。如提及，感測組件條124-0、124-1、...、124-N-1各包含感測電路150，至少感測放大器經組態以耦合至各子陣列中之記憶體胞之各行，如圖2中所展示及結合圖3、圖4A及圖4所進一步描述。子陣列及相關聯感測組件條可劃分成共用一I/O線155之數個分隔區(例如128-0、128-1、...、128-M-1)，如本文中將進一步描述。
如圖1C中所示意展示，一庫121及該庫之各區段123可包含作為一資料路徑(例如匯流排)之一共用I/O線155，其耦合至一指令及/或資料(例如，程式指令(PIM命令))讀取路徑中之複數個控制/資料暫存器且耦合至一特定庫121中之複數個庫區段(例如，庫區段123)。控制器140可經組態以接收用於開始執行一給定庫(例如庫121-1)中之一操作之一命令。控制 器140可經組態以針對特定庫自複數個位置擷取指令及/或常數資料(例如，使用耦合至控制器及資料暫存器151之共用I/O線155)且使用感測電路150之運算組件來執行一操作。控制器140可將經擷取之指令及/或常數資料局域快取至特定庫(例如指令快取記憶體171及/或邏輯電路170中)。
如本文中所描述，一I/O線可由記憶體胞之複數個分隔區、子陣列、列及/或特定行經由耦合至該等子陣列之各者之感測組件條可選地共用。例如，數個行之一可選子集(例如總數個行之8行子集)之各者之感測放大器及/或運算組件可選地耦合至用於儲存(快取)於將移動(例如傳送、傳輸及/或饋送)至複數個共用I/O線之各者之該感測組件條中之資料值之該複數個共用I/O線之各者。除非另有明確指示，否則單數形式「一」、「一個」及「該」可包含本文中之單數個及複數個指示物兩者，所以「一共用I/O線」可用於係指「複數條共用I/O線」。再者，「共用I/O線」係「複數個共用I/O線」之一縮寫。
在一些實施例中，控制器140及/或快取控制器171可經組態以經由耦合至控制器及資料暫存器151之共用I/O線155將資料導引(例如提供指令(命令))至記憶體陣列130中之一特定庫121之複數個位置及感測組件條124-0、124-1、...、124-N-1。例如，控制器及資料暫存器151可中繼將由感測組件條124-0、124-1、...、124-N-1之感測電路150之感測放大器及/或運算組件執行之指令。例如，圖1C將快取控制器171繪示成與控制器140相關聯且經由一寫入路徑149耦合至庫121中之短數位線子陣列125-0、125-1及125-2、長數位線子陣列126-0、126-1、...、126-N-1及/或感測組件條124-0、124-1、...、124-N-1之各者。
如結合圖1B所描述，複數個子陣列(例如圖1C中舉例展示之4個子陣 列125-0、125-1、126-0及126-1)及其等各自感測組件條可(與一第一隔離條0(172-0)相關聯)組成一第一分隔區128-0。隔離條172-0可定位於子陣列3(126-1)與子陣列4(125-2)之間使得子陣列126-1係沿第一分隔區128-0之一第一方向(例如圖1C之內文中之向下)之一最後子陣列且子陣列125-2係沿一第二分隔區128-1之該第一方向之一第一子陣列。數個子陣列及其等各自感測組件條可進一步沿該第一方向延伸直至一第二隔離條(圖中未展示)定位於第二分隔區128-1與一第三分隔區128-M-1之一第一子陣列126-N-1之間。如先前所指示，子陣列可依任何順序配置於各庫區段123及/或分隔區128中使得(例如)短數位線子陣列125-0及125-2可分別為分隔區128-0及128-1中之第一子陣列，而長數位線子陣列126-N-1可為分隔區128-M-1中之第一子陣列，及其他可行組態。
然而，實施例不受限於此。例如，在各種實施例中，庫區段123中可存在任何數個短數位線子陣列125及任何數個長數位線子陣列126，庫區段123可由隔離條分隔成任何數個分隔區(例如，只要各種分隔區中存在至少一短數位線子陣列及至少一長數位線子陣列之一組合)。在各種實施例中，分隔區可取決於實施方案而各包含相同數個或不同數個短數位線子陣列及/或長數位線子陣列、感測組件條等等。
圖2係繪示根據本發明之數個實施例之感測電路250之一示意圖。感測電路250可對應於圖1A中所展示之感測電路150。
一記憶體胞可包含一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，一第一記憶體胞可包含電晶體202-1及電容器203-1，且一第二記憶體胞可包含電晶體202-2及電容器203-2等等。在此實施例中，記憶體陣列230係1T1C(一電晶體一電容器)記憶體胞之一DRAM陣列，但 可使用組態之其他實施例(例如每個記憶體胞具有兩個電晶體及兩個電容器之2T2C)。在數個實施例中，記憶體胞可為破壞性讀取記憶體胞(例如，讀取儲存於胞中之資料破壞該資料使得最初儲存於胞中之資料在讀取之後可被刷新)。
記憶體陣列230之胞可配置成由存取(字)線204-X(列X)、204-Y(列Y)等等耦合之列及由互補感測線對(例如，圖2中所展示之數位線DIGIT(D)及DIGIT(D)_及圖3及圖4至圖4B中所展示之DIGIT_0及DIGIT_0*)耦合之行。對應於各對互補感測線對之個別感測線之數位線205-1及205-2亦可分別稱為DIGIT(D)及DIGIT(D)_或圖3及圖4A至圖4B中之對應元件符號。儘管圖2中僅展示一對互補數位線，但本發明之實施例不限於此，且一記憶體胞陣列可包含額外行記憶體胞及數位線(例如，4,096行、8,192行、16,384行等)。
儘管列及行被繪示成在一平面中正交定向，但實施例不限於此。例如，列及行可在任何可行三維組態中彼此相對定向。列及行可相對於彼此定向成任何角度，可定向於一實質水平平面或一實質垂直平面中，及/或可定向於一折疊拓撲中，及其他可行三維組態。
記憶體胞可耦合至不同數位線及字線。例如，一電晶體202-1之一第一源極/汲極區域可耦合至數位線205-1(D)，電晶體202-1之一第二源極/汲極區域可耦合至電容器203-1，且一電晶體202-1之一閘極可耦合至字線204-Y。一電晶體202-2之一第一源極/汲極區域可耦合至數位線205-2(D)_，電晶體202-2之一第二源極/汲極區域可耦合至電容器203-2，且一電晶體202-2之一閘極可耦合至字線204-X。一胞板(如圖2中所展示)可耦合至電容器203-1及203-2之各者。胞板可為在各種記憶體陣列組態中可施 加一參考電壓(例如，接地)之一共同節點。
記憶體陣列230經組態耦合至根據本發明之數個實施例之感測電路250。在此實施例中，感測電路250包括對應於記憶體胞之各自行(例如，耦合至一短數位線子陣列中之各自互補數位線對)之一感測放大器206及一運算組件231。感測放大器206可耦合至互補數位線對205-1及205-2。運算組件231可經由傳遞閘207-1及207-2耦合至感測放大器206。傳遞閘207-1及207-2之閘極可耦合至運算選擇邏輯213。
運算選擇邏輯213可經組態以包含：傳遞閘邏輯，其用於控制耦合將未轉置於感測放大器206與運算組件231之間的互補數位線對之傳遞閘；及交換閘邏輯，其用於控制耦合經轉置於感測放大器206與運算組件231之間的互補數位線對之交換閘。運算選擇邏輯213亦可耦合至互補數位線對205-1及205-2。運算選擇邏輯213可經組態以基於一選定操作來控制傳遞閘207-1及207-2之連續性。
感測放大器206可經操作以判定儲存於一選定記憶體胞中之一資料值(例如，邏輯狀態)。感測放大器206可包括一交叉耦合鎖存器，其在本文中可稱為一主要鎖存器。在圖2中所繪示之實例中，對應於感測放大器206之電路包括一鎖存器215，其包含耦合至一對互補數位線D 205-1及(D)_205-2之四個電晶體。然而，實施例不限於此等實例。鎖存器215可為一交叉耦合鎖存器。例如，諸如n通道電晶體(例如，NMOS電晶體)227-1及227-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)229-1及229-2之另一對電晶體之閘極交叉耦合。包括電晶體227-1、227-2、229-1及229-2之交叉耦合鎖存器215可稱為一主要鎖存器。
在操作中，當感測(例如，讀取)一記憶體胞時，資料線205-1(D)或 205-2(D)_之一者上之電壓將略大於數位線205-1(D)或205-2(D)_之另一者上之電壓。例如，可驅使一ACT信號及一RNL*信號降低以啟用(例如，觸發)感測放大器206。與PMOS電晶體229-1或229-2之一者相比，具有較低電壓之數位線205-1(D)或205-2(D)_將在更大程度上接通PMOS電晶體229-1或229-2之另一者，藉此驅使具有較高電壓之數位線205-1(D)或205-2(D)_升高至大於另一數位線205-1(D)或205-2(D)_經驅使而升高之程度。
類似地，與NMOS電晶體227-1或227-2之一者相比，具有較高電壓之數位線205-1(D)或205-2(D)_將在更大程度上接通NMOS電晶體227-1或227-2之另一者，藉此驅使具有較低電壓之數位線205-1(D)或205-2(D)_降低至大於另一數位線205-1(D)或205-2(D)_經驅使而降低之程度。因此，在一短暫延遲之後，具有略大電壓之數位線205-1(D)或205-2(D)_透過一源電晶體驅動至供應電壓VCC之電壓，且另一數位線205-1(D)或205-2(D)_透過一汲入電晶體驅動至參考電壓之電壓(例如，接地)。因此，交叉耦合NMOS電晶體227-1及227-2以及PMOS電晶體229-1及229-2充當一感測放大器對，其等放大數位線205-1(D)及205-2(D)_上之差動電壓且操作以鎖存自選定記憶體胞感測之一資料值。如本文中所使用，感測放大器206之交叉耦合鎖存器可稱為主要鎖存器215。
實施例不限於圖2中所繪示之感測放大器206組態。舉一實例，感測放大器206可為一電流模式感測放大器及一單端感測放大器(例如，耦合至一數位線之感測放大器)。此外，本發明之實施例不限於諸如圖2中所展示之架構之一折疊數位線架構。
感測放大器206可連同運算組件231一起操作以使用來自一陣列之資 料作為輸入而執行各種操作。在數個實施例中，可將一操作之結果儲存回至陣列而不經由一數位線位址存取傳送資料(例如，不觸發一行解碼信號使得資料經由局域I/O線傳送至陣列及感測電路外部之電路)。因而，與各種先前方法相比，本發明之數個實施例能夠使用較少電力來執行操作及其相關聯之運算功能。另外，由於數個實施例減少或消除跨局域及全域I/O線傳送資料以執行操作及相關聯運算功能(例如，將資料傳送於記憶體與一離散處理器之間)，所以與先前方法相比，數個實施例可實現一增大(例如更快)處理能力。
感測放大器206可進一步包含平衡電路214，其可經組態以平衡數位線205-1(D)及205-2(D)_。在此實例中，平衡電路214包括耦合於數位線205-1(D)與205-2(D)_之間的一電晶體224。平衡電路214亦包括電晶體225-1及225-2，其等各具有耦合至一平衡電壓(例如VDD/2)之一第一源極/汲極區域，其中VDD係與陣列相關聯之供應電壓。電晶體225-1之一第二源極/汲極區域可耦合數位線205-1(D)，且電晶體225-2之一第二源極/汲極區域可耦合數位線205-2(D)_。電晶體224、225-1及225-2之閘極可耦合在一起且耦合至一平衡(EQ)控制信號線234。因而，啟動EQ啟用電晶體224、225-1及225-2，此將數位線205-1(D)及205-2(D)_有效地短接在一起且短接至一平衡電壓(例如VCC/2)。
儘管圖2展示包括平衡電路214之感測放大器206，但實施例不限於此，且平衡電路214可與感測放大器206離散地實施，在相同於圖2中所展示之組態的一組態中實施或完全不實施。
如下文進一步描述，在數個實施例中，感測電路250(例如，感測放大器206及運算組件231)可經操作以執行一選定運算且將結果最先儲存於 感測放大器206或運算組件231之一者中，而不經由一局域或全域I/O線自感測電路傳送資料(例如，不經由例如一行解碼信號之啟動執行一感測線位址存取)。
可實施各種類型之操作之性能。例如，布林運算(例如涉及資料值之布林邏輯函數)用於諸多較高階程式應用中。因此，可使用運算之改良操作來達成之速度及功率效率可針對此等程式應用提供提高速度及/或功率效率。
如圖2中所展示，運算組件231亦可包括一鎖存器，其在本文中可指稱一次要鎖存器264。次要鎖存器264可依類似於上文關於主要鎖存器215描述之方式的一方式組態及操作，但包含於次要鎖存器中之交叉耦合p通道電晶體(例如PMOS電晶體)對可使其等各自源極耦合至一供應電壓(例如VDD)，且次要鎖存器之交叉耦合n通道電晶體(例如NMOS電晶體)對可使其等各自源極可選地耦合至一參考電壓(例如接地)使得連續啟用次要鎖存器除外。運算組件231之組態不限於圖2中所展示之組態，且各種其他實施例係可行的。
在各種實施例中，連接電路232-1可(例如)耦合於217-1處且連接電路232-2可在217-1處耦合至主要鎖存器215用於經感測及/或經儲存資料值之移動。經感測及/或經儲存資料值可經由一共用I/O線移動至另一子陣列之一特定列及/或行中之一選定記憶體胞，如本文中所描述，及/或經由連接電路232-1及232-2直接移動至其他子陣列之特定列及/或行中之選定記憶體胞。儘管圖2展示分別耦合於主要鎖存器215之217-1及217-2處之連接電路232-1及232-2，但實施例不限於此。例如，除用於耦合連接電路232-1及232-2之其他可行位置之外，連接電路232-1及232-2可(例如)耦合至次 要鎖存器264以移動經感測及/或經儲存資料值。
在各種實施例中，連接電路(例如232-1及232-2)可經組態以將耦合至一第一子陣列中之一特定行之感測電路連接至一第二子陣列(例如，其可為一相鄰子陣列及/或隔開達數個其他子陣列)中之一對應行中之數個列。因而，連接電路可經組態以將一資料值(例如自一選定列及特定行)移動(例如複製、傳送及/或傳輸)至一選定列及第二子陣列中之對應行(例如，資料值可複製至一選定記憶體胞)用於執行一短數位線子陣列中之一操作及/或用於將資料值儲存於一長數位線子陣列中。在一些實施例中，資料值之移動可由執行一指令集之快取控制器171及/或控制器140導引以將該資料值儲存於感測電路250(例如感測放大器206及/或耦合運算組件231)中且快取控制器171可選擇一特定列及/或由第二子陣列中之對應行穿插之一特定記憶體胞以藉由該資料值之移動(例如複製、傳送及/或傳輸)來接收該資料值。
圖3係繪示用於根據本發明之數個實施例之一記憶體器件中之資料移動之電路的一示意圖。圖3展示8個感測放大器(例如分別展示於306-0、306-1、...、306-7處之感測放大器0、1、...、7)，其等各耦合至一各自互補感測線對(例如數位線305-1及305-2)。圖3亦展示8個運算組件(例如331-0、331-1、...、331-7處展示之運算組件0、1、...、7)，其等各經由各自傳遞閘307-1及307-2及數位線305-1及305-2耦合至一各自感測放大器(例如，如306-0處之感測放大器0)。例如，傳遞閘可如圖2中所展示般連接且可由一操作選擇信號Pass控制。選擇邏輯之一輸出可耦合至傳遞閘307-1及307-2及數位線305-1及305-2。對應對感測放大器及運算組件可促成350-0、350-1、...、350-7處所指示之感測電路之形成。
呈現於互補數位線對305-1及305-2上之資料值可載入至運算組件331-0中，如結合圖2所描述。例如，當啟用傳遞閘307-1及307-2時，互補數位線對305-1及305-2上之資料值可自感測放大器傳遞至運算組件(例如306-0至331-0)。互補數位線對305-1及305-2上之資料值可為在觸發感測放大器時儲存於感測放大器306-0中之資料值。
圖3中之感測放大器306-0、306-1、...、306-7可各對應於圖2中所展示之感測放大器206。圖3中所展示之運算組件331-0、331-1、...、331-7可各對應於圖2中所展示之感測放大器231。圖3中所繪示之感測放大器306及運算組件331之大小係為使清楚而展示。然而，如圖2中所展示，感測放大器306及/或運算組件331可經形成以配合於對應互補數位線305-1及305-2內(例如形成於與對應互補數位線305-1及305-2之適當節距上)。一感測放大器及一運算組件之一組合可促成經組態以耦合至由數個子陣列及/或分隔區共用之一I/O線355之一DRAM記憶體子陣列325(例如，如圖1B及圖1C中之125處所展示之一短數位線子陣列)之一部分之感測電路(例如350-0、350-1、...、350-7)，如本文中所描述。感測放大器306-0、306-1、...、306-7及運算組件331-0、331-1、...、331-7之成對組合(如圖3中所展示)可包含於一感測組件條中，如圖1B及圖1C中之124處及圖4A及圖4B中之424處所展示。
圖3中所繪示之實施例之組態係為使清楚而展示且不限於此等組態。例如，用於與運算組件331-0、331-1、...、331-7及共用I/O線355組合之感測放大器306-0、306-1、...、306-7之圖3中所繪示之組態不限於感測放大器306-0、306-1、...、306-7及運算組件331-0、331-1、...、331-7之組合一半形成於記憶體胞(圖中未展示)之行322上方且另一半形成於記憶體 胞之行322下方。感測放大器與形成經組態以耦合至一共用I/O線之感測電路之運算組件之此等組合之數目亦不限於8。另外，共用I/O線335之組態不限於被分成用於單獨耦合兩組互補數位線305-1及305-2之各者之兩者，共用I/O線335之定位亦不限於位於形成感測電路之感測放大器及運算組件之組合之中間(例如，而非位於感測放大器及運算組件之組合之任一端處)。
圖3中所繪示之電路亦展示經組態以相對於一子陣列325之特定行322來實施資料移動操作之行選擇電路358-1及358-2、與其相關聯之互補數位線305-1及305-2及共用I/O線355(例如，如由圖1A至圖1C中所展示之快取控制器171及/或控制器140所導引)。例如，行選擇電路358-1具有經組態以與對應行(諸如行0、行2、行4及行6)耦合之選擇線0、2、4及6。行選擇電路358-2具有經組態以與對應行(諸如行1、行3、行5及行7)耦合之選擇線1、3、5及7。在各種實施例中，結合圖3所繪示之行選擇電路358表示由結合圖4A及圖4B所繪示之多工器460體現及多工器460所含之功能性之至少一部分。
快取控制器171及/或控制器140可耦合至行選擇電路358以控制選擇線(例如選擇線0)來存取儲存於感測放大器、運算組件中及/或呈現於互補數位線對(例如在經由來自選擇線0之信號啟動選擇電晶體359-1及359-2時之305-1及305-2)上之資料值。啟動選擇電晶體359-1及359-2(例如由控制器140及/或快取控制器171導引)實現行0(322-0)之感測放大器306-0、運算組件331-0及/或互補數位線305-1及305-2之耦合以將數位線0及數位線0*上之資料值移動至共用I/O線355。例如，經移動之資料值可為來自儲存(快取)於用於一短數位線子陣列之感測組件條之感測放大器306-0及/或運 算組件331-0中之一特定列319的資料值。類似地可由啟動適當選擇電晶體之快取控制器171及/或控制器140選擇透過來自行0至7之各者之資料值。
再者，啟用(例如啟動)選擇電晶體(例如選擇電晶體359-1及359-2)可使一特定感測放大器及/或運算組件(例如分別為306-0及/或331-0)與一共用I/O線355耦合使得由一放大器及/或運算組件儲存之資料值可被移動至共用I/O線355(例如放置於共用I/O線355上，傳送及/或傳輸至至共用I/O線355)。在一些實施例中，一行(例如行322-0)經一次選擇以耦合至一特定共用I/O線355來移動(例如複製、傳送及/或傳輸)經儲存之資料值。在圖3之實例性組態中，將共用I/O線355繪示成一共用、差動I/O線對(例如共用I/O線及共用I/O線*)。因此，行0(322-0)之選擇可自一列(例如列319)及/或儲存於與互補數位線305-1及305-2相關聯之感測放大器及/或運算組件中產生兩個資料值(例如具有0及/或1之值之兩個位元)。此等資料值可與共用差動I/O線355之各共用、差動I/O對(例如共用I/O及共用I/O*)並行輸入。
如本文中所描述，一記憶體器件(例如圖1A中之120)可經組態以經由一資料匯流排(例如156)及一控制匯流排(例如154)耦合至一主機(例如110)。記憶體器件(例如圖1B中之庫區段123)中一庫121可包含記憶體胞之複數個子陣列(例如圖1B及圖1C中之125-0及125-1及126-0、...、126-N-1)。庫121可包含經由記憶體胞之複數個行(例如圖1B中之122)耦合至複數個子陣列之感測電路(例如圖1A中之150及圖2、圖3、圖4A及圖4B中之對應元件符號)。感測電路可包含耦合至該等行之各者之一感測放大器及/或運算組件(例如圖2中分別為206及231)。
庫121可包含各包含複數個子陣列之一各自群組之複數個分隔區(例 如圖1C中之128-0、128-1、...、128-M-1)。耦合至該庫之一快取控制器171可經組態以導引自一第一分隔區中之一第一子陣列至一第二子陣列(例如圖1C中之自分隔區128-0之子陣列125-0至子陣列126-0)之一第一資料移動，並行地導引自一第二分隔區中之一第一子陣列至一第二子陣列(例如自圖1C中之自分隔區128-1中之子陣列125-2至子陣列126-2(圖中未展示))之一第二資料移動。
在各種實施例中，一第一子陣列之感測電路(例如圖1A中之150及圖2、圖3、圖4A及圖4B中之對應元件符號)可經由共用I/O線355之第一部分耦合至第一分隔區內之第二子陣列之感測電路且第二分隔區內之一第一子陣列之感測電路可經由共用I/O線355之第二部分耦合至第二子陣列之感測電路。例如，如結合圖3、圖4A及圖4B所描述，可經由選擇電路358及/或多工器460可選地耦合一感測組件條124中之感測放大器及/或運算組件。快取控制器171及/或控制器140可經組態以導引自(例如)一第一分隔區之一第一子陣列至該第一分隔區之一第二子陣列中之複數個記憶體胞之複數個資料值之一移動，並行地導引自一第二分隔區之一第一子陣列至該第二分隔區之一第二子陣列中之複數個記憶體胞之複數個資料值之一移動。
在一些實施例中，複數個短數位線子陣列125可各經組態以包含記憶體胞之相同數個複數個列(例如圖1B中之119及圖3中之319)，複數個長數位線子陣列126可各經組態以包含記憶體胞之相同數個複數個列(例如圖1B中之118)，及/或複數個分隔區可各經組態以包含各群組中之相同數個複數個短數位線及長數位線子陣列。然而，實施例並不如此限制。例如，在各種實施例中，至少一子陣列中之列之數目及至少一分隔區中之子陣列之數目可取決於實施方案而不同於其他子陣列及/或分隔區。
記憶體器件120可包含經組態以耦合至複數個子陣列之感測電路之一共用I/O線(例如圖1C中之155)，諸如用於可選地實施自一第一子陣列中之一記憶體胞至一第二子陣列中之一記憶體胞之一資料值之移動。在各種實施例中，記憶體器件120可包含由分隔區(例如圖3中之355及圖4A及圖4B中之455-1、455-2、...、455-M)共用之一複數條I/O線，諸如用於可選地實施自一第一子陣列至一第二子陣列(例如相同分隔區或一不同分隔區中)之複數個資料值之並行移動。控制器140可經組態以回應於一命令(例如來自主機110)而使用本文中所描述之並行定位資料移動來使資料值移動(複製、傳送及/或傳輸)於使用一DRAM協定及DRAM邏輯及電介面之記憶體胞之庫中之子陣列之間。例如，快取控制器171及/或控制器140可經組態以使用用於實施DRAM協定及DRAM邏輯及電介面之經儲存指令。
如本文中所描述，記憶體胞之陣列可包含其中快取控制器171回應於一命令而經組態以經由一共用I/O線將資料自源位置移動至目的位置之DRAM記憶體胞之一實施方案。源位置可位於一第一庫中且目的位置可位於記憶體器件中之一第二庫中及/或源位址可位於記憶體器件中之一庫之一第一子陣列中且目的位置可位於相同庫之一第二子陣列中。該第一子陣列及該第二子陣列可位於該庫之相同分隔區中或該等子陣列可位於該庫之不同分隔區中。
如本文中所描述，一記憶體器件120可包含記憶體胞之複數個子陣列，其中該複數個子陣列包含各自複數個子陣列之一第一子集(例如圖1B及圖1C中之短數位線子陣列125及圖3、圖4A及圖4B中之對應元件符號)及各自複數個子陣列之一第二子集(例如圖1B及圖1C中之長數位線子陣列126及圖4A及圖4B中之對應元件符號)。記憶體器件可包含耦合至第一子 集之感測電路(例如圖1A中之150及圖2、圖3、圖4A及圖4B中之對應元件符號)，感測電路包含一感測放大器及一運算組件(例如，分別為圖2中之206及231及圖3、圖4A及圖4B中之對應元件符號)，其中第一子集可經組態為用於對自第二子集移動之資料執行操作之一快取記憶體。
記憶體器件120亦可包含一快取控制器(例如圖1A至圖1C中之171)，其經組態以導引自第二子集之一子陣列(例如，自圖1B及圖1C中之長數位線(儲存裝置)子陣列126-0及圖4A及圖4B中之對應元件符號)至第一子集中之一子陣列(例如，至圖1B及圖1C中之短數位線(快取記憶體)子陣列125-0及圖3、圖4A及圖4B中之對應元件符號)之一資料值之一第一移動。快取控制器171亦可經組態以導引自第一子集中之子陣列至第二子集中之一子陣列之已對其執行一操作之資料值之一第二移動(例如，可能但未必返回至資料值自其最初發送之相同儲存裝置子陣列)。
在一些實施例中，感測電路150可經由記憶體胞之一行122耦合至第一子集中之一第一子陣列125，該感測電路包含耦合至該行之感測放大器206及運算組件231。在一些實施例中，第一子集之第一子陣列125之一行中之數個記憶體胞可為第二子集中之一第一子陣列126之一行中之數個記憶體胞之至多一半。替代地或另外，在一些實施例中，第一子集中之第一子陣列125之一感測線(例如一對互補感測線之一感測線)之一第一實體長度可為第二子集中之一第一子陣列126之一感測線之一第二實體長度之至多一半。替代地或另外，在一些實施例中，第一子集中之第一子陣列125之一行之一第一實體長度可為第二子集中之一第一子陣列126之一行之一第二實體長度之至多一半。短數位線子陣列與長數位線子陣列之行中之記憶體胞及/或行之實體長度對比數目由圖1B中之各自列119及118之跨度及 由圖1C、圖4A及圖4B中之子陣列及/或數位線之對比長度表示。
記憶體器件120可包含耦合至子陣列(例如長數位線子陣列126)之第二子集之感測電路150。在一些實施例中，耦合至第二子集之感測電路可包含一感測放大器但無運算組件。儘管在一些實施例中，第二子集之感測電路可包含感測放大器及運算組件兩者，但為了區分其中不包含運算組件之實施例，該實施例被稱為第二子集之第二感測電路且第一子集之感測電路(其包含運算組件)被稱為第一感測電路。因而，子陣列之第二子集可用於在至子陣列之第一子集之第一感測電路之資料值的第一移動之前將由第一感測電路已對其執行一操作之一資料值作為一經感測資料值儲存於第二感測電路中。
記憶體器件之第一感測電路及第二感測電路可與複數個子陣列之各自第一子集及第二子集之感測線形成於適當節距上(例如，如圖1B、圖1C、圖3、圖4A及圖4B中所展示)。在一些實施例中，行選擇電路(例如圖3中之358-1及358-2)可用於藉由可選地耦合至一各自感測線(例如305-1及305-2)(其耦合至第一子集及第二子集之任一者中之一子陣列325之記憶體胞之一特定行(例如322-0))之至少一感測放大器來可選地感測該特定行中之資料。
子陣列之第二子集(例如長數位線子陣列126之記憶體胞)可用於在至子陣列之第一子集之資料值之第一移動之前儲存可由第一感測電路對其執行操作之資料值。另外，子陣列之第二子集(例如相同或不同長數位線子陣列126之相同或不同記憶體胞)可用於在資料值之該第二移動之後儲存由第一感測電路已對其執行操作之資料值。
本文中所描述之快取控制器171可經組態以導引自第二子集中之一第 一子陣列中之一選定列至第一子集中之一第一子陣列中之一選定列之資料值的第一移動及自該第一子集中之該第一子陣列之該選定列至該第二子集中之該第一子陣列中之該選定列之已對其執行操作之資料值的一第二移動。例如，在一些實施例中，可將資料值自該第二子陣列之一選定列(或一選定記憶體胞)移動至該第一子陣列之一選定列(或一選定記憶體胞)；可由該第一子陣列之感測電路對該資料值執行一操作；接著可在執行操作之後將經更改之資料值移動回至該第二子集之該第一子陣列之相同選定列(或相同選定記憶體胞)。
記憶體器件120可包含與快取控制器171相關聯之一控制器(例如圖1A至圖1C中之140)。控制器140可耦合至記憶體器件之一庫121。該控制器可經組態以自一主機110接收一指令集來執行一資料處理操作且將用於執行該指令集之命令指令傳遞至該庫中之快取控制器。
在一些實施例中，記憶體器件120可包含經組態以將耦合至第一子集中之一第一子陣列中之一特定行之感測電路(例如，如232-1及232-2處所展示及結合圖2所描述)連接至第二子集中之一第一子陣列中之一對應行中之數個列的連接電路。例如，連接電路可經組態以將資料值移動至第一子集中之第一子陣列(例如短數位線子陣列125)之一選定列或若干列及對應行來執行操作(例如在各自感測組件條中)。
可由執行將資料值自第二子集中之第一子陣列(例如長數位線子陣列126)移動至第一子集中之第一子陣列中之選定列或若干列及對應行之一指令集的快取控制器171來導引資料值之移動(例如經由一共用I/O線及/或連接電路)。第一子集中之第一子陣列中之選定列或若干列及對應行可經組態以接收(例如快取)資料值。快取控制器171接著可導引對該第一子集中 之該第一子陣列之該感測電路中之資料值之操作的執行。
快取控制器171可經進一步組態以導引自第一子集中之第一子陣列(例如短數位線子陣列125)中之選定列或若干列及對應行至第二子集中之第一子陣列(例如長數位線子陣列126)中之對應行中之數個列之已對其執行操作之資料值的移動(例如經由共用I/O線及/或連接電路)。在各種實施例中，在對資料值執行(若干)操作之後將資料值移動至其之列、行及/或子陣列可不同於來自其之資料值自長數位線子陣列被發送至短數位線子陣列之列、行及/或子陣列。例如，可將資料值移動至一或多個長數位線子陣列中之不同列、行及/或子陣列及/或至一或多個短數位線子陣列中之不同列、行及/或子陣列。
在一些實施例中，例如，當執行一短數位線(例如快取記憶體)子陣列中之一PIM命令之一控制器試圖存取未快取於該短數位線子陣列中之一列時，該快取控制器可將資料自適當長數位線(例如儲存裝置)子陣列移動(例如複製、傳送及/或傳輸)至該快取記憶體子陣列之數個列中。當無自由列及/或無列可用於將資料值移動至快取記憶體子陣列中時，可在載入(例如寫入)資料值之經移動列之前自該快取記憶體子陣列至少暫時移動一列資料值(例如，將資料值保存於另一位置中)。此亦可涉及將資料值自短數位線(例如快取記憶體)子陣列移動(例如複製、傳送及/或傳輸)至一長數位線(例如儲存裝置)子陣列中。在一些實施例中，可自一長數位線子陣列直接擷取一資料值(例如先前並未對該資料值執行操作時)。替代地或另外，至快取於短數位線子陣列中之一列之一記憶體請求可觸發至長數位線子陣列(隨後可自其擷取資料值)之一回寫(例如，在執行一運算之後)。
所要主機、控制器及/或對儲存於已移動至(例如快取於)短數位線子 陣列之長數位線子陣列之列中之資料值的其他存取可經重導引以使用快取於短數位線子陣列中之版本(例如針對一致性、效率、速度等等)。一特定短數位線(例如快取記憶體)子陣列亦可與長數位線(例如儲存裝置)子陣列之一或多者(例如一組長數位線(例如儲存裝置)子陣列)相關聯。例如，來自一儲存裝置之一相同列可橫跨分隔子陣列之若干對應群組(例如分隔區)快取於一快取記憶體子陣列之一對應相同列中。此可減小快取控制器在判定資料移動之源位置及目的位置的複雜性及/或可允許並行資料移動執行於分隔區之一或多者中之長數位線及短數位線子陣列之間，如本文中所描述。
在各種實施例中，記憶體器件120可包含隔離電路(例如圖1B及圖1C中之隔離條172及/或圖3中之隔離條372及隔離電晶體332及333)，其經組態以使對應於一第一分隔區之一共用I/O線355之一第一部分與對應於一第二分隔區之共用I/O線355之一第二部分斷開。快取控制器171及/或控制器140可經組態以導引隔離電路而在第一分隔區內及第二分隔區內之資料值並行移動期間使共用I/O線355之第一部分及第二部分斷開。共用I/O線355之斷開部分可使一第一分隔區內之資料值之移動與一第二分隔區內之資料值之並行移動隔離。
圖3示意性繪示與舉例展示成一短數位線子陣列之子陣列325相關聯之一隔離條372。在一些實施例中，子陣列325可為一分隔區中沿一第一方向之一最後子陣列(例如，如由圖1C中之分隔區128-0中之長數位線子陣列126-1處舉例)。隔離條372可包含經組態以使一選定共用I/O線355之部分可選地(例如，如由快取控制器171及/或控制器140導引)連接及斷開之數個隔離電晶體332。隔離條372可定位於一第一分隔區(例如128-0)與一 第二分隔區(128-1)之間。
在一些實施例中，隔離條372可包含一第一隔離電晶體332及一第二隔離電晶體333，第一隔離電晶體332耦合至共用I/O線之第一部分(例如對應於分隔區128-0)以可選地控制自第一分隔區至第二分隔區之資料移動，且第二隔離電晶體333耦合至共用I/O線之第二部分(例如對應於分隔區128-1)以可選地控制自第二分隔區至第一分隔區之資料移動。如圖3中所展示，在一些實施例中，第一隔離電晶體332可位於與第一分隔區(128-0)相關聯之隔離條372之一側上且第二隔離電晶體333可位於與第二分隔區(128-1)相關聯之隔離條之一對置側上。儘管圖3展示用於共用I/O線355之兩個繪示部分之各者之一電晶體332、333，但在一些實施例中，可存在經組態以使一共用I/O線355之兩個部分可選地連接或斷開之一電晶體(例如電晶體332)。在一些實施例中，隔離條372可經定位成與分隔區中之最後子陣列之感測組件條相關聯(例如，如圖1C中之子陣列128-0之172-0處所展示)。
圖4A及圖4B表示繪示用於根據本發明之數個實施例之一記憶體器件之資料移動之電路的另一示意圖。如圖1B及圖1C中所繪示及圖4A及圖4B中更詳細展示，一DRAM記憶體器件之一庫區段可包含複數個子陣列，其等在圖4A及圖4B中於425-0處指示為短數位線子陣列0且於426-N-1處指示為長數位線子陣列N-1。
圖4A及圖4B(其等被視為水平連接)繪示各子陣列(例如各部分地展示於圖4A中且部分地展示於圖4B中之短數位線子陣列425-0及長數位線子陣列426-N-1)可具有至少數個相關聯感測放大器406-0、406-1、...、406-X-1。另外，至少短數位線子陣列425-0可具有運算組件431-0、431- 1、...、431-X-1。在一些實施例中，各子陣列425-0、...、426-N-1可具有一或多個相關聯感測組件條(例如圖1B及圖1C中之124-0、...、124-N-1)。根據本文中所描述之實施例，各子陣列425-0、...、426-N-1可分成部分462-1(圖4A中所展示)、462-2、...、462-M(圖4B中所展示)。部分462-1、...、462-M可各分別包含特定數個(例如2、4、6、8、16等等)感測放大器及/或運算組件(例如感測電路150)及可選地耦合至一給定共用I/O線(例如455-1、455-2、...、455-M)之行422-0、...、422-X-1中之對應行(例如422-0、422-1、...、422-7)。至少針對短數位線子陣列425-0，對應對感測放大器及運算組件可促成圖4A及圖4B中之450-0、450-1、...、450-X-1處所指示之感測電路的形成。
在一些實施例中，如圖3、圖4A及圖4B中所展示，可選地耦合至一共用I/O線455(其可為一對共用差動線)之感測放大器及/或運算組件以及對應行之特定數目可為8。子陣列之部分462-1、462-2、...、462-M之數目可相同於可耦合至子陣列之共用I/O線455-1、455-2、...、455-M之數目。可根據各種DRAM架構來配置子陣列以用於耦合子陣列425-0、...、426-N-1之間的共用I/O線455-1、455-2、...、455-M。
例如，圖4A中之子陣列0(425-0)之部分462-1可對應於圖3中所繪示之子陣列之部分。因而，感測放大器0(406-0)及運算組件0(431-0)可耦合至行422-0。如本文中所描述，一行可經組態以包含指稱數位線0及數位線0*之一對互補數位線。然而，替代實施例可包含用於記憶體胞之一單一行之一單一數位線405-0(感測線)。實施例不受限於此。
如圖1B及圖1C中所繪示及圖4A及圖4B中更詳細展示，在各種實施例中，一感測組件條可自一子陣列之一端延伸至該子陣列之一對置端。例 如，如針對子陣列0(425-0)所展示，感測組件條0(424-0)(其示意性展示於一折疊感測線架構中之DRAM行上方及下方)可包含子陣列0(425-0)之部分462-1中之感測放大器0(406-0)及運算組件0(431-0)至部分462-M中之感測放大器X-1(406-X-1)及運算組件X-1(431-X-1)且自子陣列0(425-0)之部分462-1中之感測放大器0(406-0)及運算組件0(431-0)延伸至部分462-M中之感測放大器X-1(406-X-1)及運算組件X-1(431-X-1)。
如結合圖3所描述，用於與運算組件431-0、431-1、...、431-X-1組合之感測放大器406-0、406-1、...、406-X-1及共用I/O線0(455-1)至共用I/O線M-1(455-M)之圖4A及圖4B中所繪示之組態不限於感測電路(450)之感測放大器與運算組件之組合之一半形成於記憶體胞之行上方且一半形成於一折疊DRAM架構之記憶體胞之行422-0、422-1、...、422-X-1下方。例如，在各種實施例中，用於一特定短數位線子陣列425之一感測組件條424可經形成具有形成於記憶體胞之行上方及/或下方之感測組件條之任何數個感測放大器及運算組件。類似地，在各種實施例中，用於一特定長數位線子陣列426之一感測組件條424可經形成具有形成於記憶體胞之行上方及/或下方之感測組件條之任何數個感測放大器及運算組件。相應地，在如圖1B及圖1C中所繪示之一些實施例中，感測電路之感測放大器及/或運算組件及對應感測組件條可形成於記憶體胞之行上方或下方。
如結合圖3所描述，各子陣列可具有經組態以相對於一子陣列(例如子陣列425-0及其互補數位線)之特定行422來實施資料移動操作之行選擇電路(例如358)，該子陣列將經儲存之資料值自感測放大器406及/或運算組件431耦合至給定共用I/O線455-1、...、455-M(例如圖3中之互補共用I/O線355)。例如，快取控制器171可將記憶體胞之資料值導引於經感測且 移動至一相同或不同編號行中之一或多個數位線子陣列425之一相同或不同編號列之長數位線子陣列426-N-1之一特定列(例如選自圖1B中之列18)中。例如，在一些實施例中，資料值可自一第一子陣列之一部分移動至一第二子陣列之一不同部分(例如，未必自長數位線子陣列N-1之部分462-1移動至短數位線子陣列0之部分462-1)。在一些實施例中，可使用移位技術來將資料自部分462-1中之一行移動至部分462-M中之一行。
行選擇電路(例如圖3中之358)可導引子陣列之部分(例如短數位線子陣列425-0或長數位線子陣列426-N-1之部分462-1)之8行之各者(例如數位/數位*)之移動(例如循序移動)使得用於各自部分之感測組件條424-0之感測放大器及/或運算組件可將全部資料值依一特定順序(例如依其中感測行之一順序)儲存(快取)及移動至共用I/O線。就用於8行之各者之互補數位線數位/數位*及互補共用I/O線355而言，可存在自子陣列之一部分定序至共用I/O線使得一資料值(例如位元)自感測放大器及/或運算組件之各者被一次輸入至互補共用I/O線之各者的16個資料值(例如位元)。
因而，就各具有8行且可經組態以耦合至一不同共用I/O線(例如455-1至455-M)之子陣列之2048個部分(例如子陣列425-0、...426-N-1之各者之子陣列部分462-1)而言，2048個資料值(例如位元)可在實質相同時間點(例如並行)移動至複數條共用I/O線。相應地，複數條共用I/O線可為(例如)至少一千位元寬(例如2048位元寬)，諸如用於增大一DRAM實施方案中之資料移動之速度、速率及/或效率(例如相對於一64位元寬資料路徑)。
如圖4A及圖4B中所繪示，針對各子陣列(例如短數位線子陣列425-0及長數位線子陣列426-N-1)，一或多個多工器460-1及460-2可針對子陣列 耦合至感測組件條424之各部分462-1、462-2、...462-M之感測放大器及/或運算組件。在一些實施例中，結合圖4A及圖4B所繪示之多工器460可包含至少由結合圖3所繪示之行選擇電路358體現且行選擇電路358所含之功能性。多工器460-1及460-2可經組態以將由子陣列之一部分(例如部分462-1)中之數個選定感測放大器及/或運算組件儲存(快取)之資料值(例如位元)存取、選擇、接收、協同、組合及移動(例如複製、傳送及/或傳輸)至共用I/O線(例如共用I/O線455-1)。多工器可形成於感測放大器及/或運算組件與共用I/O線之間。因而，如本文中所描述，一共用I/O線可經組態以耦合庫區段子陣列對之間之一源位置及一目的位置用於促進資料移動。
如本文中所描述，一快取控制器171可耦合至一記憶體器件(例如121)之一庫來執行用於將該庫中之資料自一源位置(例如長數位線子陣列426-N-1)移動至一目的位置(例如短數位線子陣列425-0)之一命令，且反之亦然(例如在執行一操作之後)。在各種實施例中，一庫區段可包含庫區段中之記憶體胞之複數個子陣列(例如子陣列125-0至126-N-1及425-0至426-N-1)。在各種實施例中，該庫區段可進一步包含經由記憶體胞之複數個行(例如322-0、422-0及422-1)耦合至複數個子陣列之感測電路(例如150)。感測電路可包含耦合至該等行之各者且經組態以實施移動資料之命令之一感測放大器及/或一運算組件(例如圖2中分別為206及231及圖3、圖4A及圖4B中之對應元件符號)。
在各種實施例中，該庫區段可進一步包含用於耦合源位置及目的位置以移動資料之一共用I/O線(例如155、355、455-1及455-M)。另外，快取控制器171及/或控制器140可經組態以導引複數個子陣列及感測電路來對經移動之資料執行至該庫區段(例如一不同選定子陣列之一特定列及/或 行中之一選定記憶體胞)中之目的位置之一資料寫入操作。
在各種實施例中，裝置可包含一感測組件條(例如124及424)，其包含對應於記憶體胞之數個行之數個感測放大器及/或運算組件(例如，其中記憶體胞之各行經組態以耦合至一感測放大器及/或一運算組件)。庫區段中之數個感測組件條(例如424-0至424-N-1)可對應於庫區段中之數個子陣列(例如425-0至426-N-1)。
數個感測放大器及/或運算組件可選地(例如循序地)耦合至共用I/O線(例如，如由圖3中之358-1、358-2、359-1及359-2處之行選擇電路所展示)。行選擇電路可經組態以將一共用I/O線可選地耦合至(例如)源位置中之8個感測放大器及運算組件之一或多者(例如，如圖3中之子陣列325及圖4A及圖4B中之子陣列部分462-1至462-M中所展示)。因而，該源位置中之8個感測放大器及/或運算組件可循序耦合至共用I/O線。根據一些實施例，形成於該陣列中之數個共用I/O線可對應於該陣列中之數個行與可選地耦合至該等共用I/O線之各者之感測放大器及/或運算組件之數目(例如8)之一除法。例如，當陣列(例如庫區段)中或其各子陣列中存在16,384行，且每行具有一感測放大器及/或運算組件時，則16384行除以8產生2048條共用I/O線。
一源感測組件條(例如124及424)可包含數個感測放大器及/或運算組件，其等可經選擇及組態以與複數條共用I/O線並行地移動(例如複製、傳送及/或傳輸)自源位置之一列感測之資料值(例如數個位元)。例如，回應於用於透過行選擇電路循序感測之命令，儲存於子陣列之一列之選定行之記憶體胞中之資料值可由感測組件條感測之感測放大器及/或運算組件感測且儲存(快取)於感測組件條感測之感測放大器及/或運算組件中，直至數 個資料值(例如數個位元)達到儲存於該列中之資料值之數目及/或一臨限值(例如感測組件條中之感測放大器及/或運算組件之數目)，接著經由複數條共用I/O線移動(例如複製、傳送及/或傳輸)資料。在一些實施例中，資料之臨限量可對應於複數條共用I/O線之至少一千位元寬度。
如本文中所描述，快取控制器171可經組態以經由共用I/O線將資料值自源位置中之一選定列及一選定行移動至目的位置中之一選定列及一選定行。在各種實施例中，可回應於命令由耦合至一特定子陣列425-0、...、426-N-1及/或各自子陣列之一特定感測組件條424-0、...、424-N-1之快取控制器171移動資料值。可將一源(例如第一)子陣列之列中之資料值循序移動至一目的(例如第二)子陣列之各自列。在各種實施例中，各子陣列可取決於一特定子陣列是否係一短數位線子陣列或一長數位線子陣列而包含128、256、512、1024列及其他數個列。例如，在一些實施例中，資料值可自該源子陣列之一第一列移動至該目的子陣列之一各自第一列，接著自該源子陣列之一第二列移動至該目的子陣列之一各自第二列，隨後自該源子陣列之一第三列移動至該目的子陣列之一各自第三列，且繼續直至到達(例如)該源子陣列之一最後列或該目的子陣列之一最後列。如本文中所描述，各自子陣列可位於相同分隔區中或位於不同分隔區中。
在各種實施例中，輸入至快取控制器171之源位置(例如一第一子陣列)中之一選定列及一選定行可不同於目的位置(例如一第二子陣列)中之一選定列及一選定行。因而，源子陣列中之選定列及選定行之記憶體胞中之資料之一位置可不同於移動至目的子陣列中之選定列及選定行之記憶體胞之資料之一位置。例如，源位置可為圖4A中之長數位線子陣列426-N-1之部分462-1之一特定列及數位線且目的位置可為圖4B中之短數位線子陣 列425-0中之部分462-M之一不同列及數位線。
如本文中所描述，一目的感測組件條(例如124及424)可相同於一源感測組件條。例如，複數個感測放大器及/或運算組件可經選擇及組態(例如，取決於來自控制器140之命令及/或自快取控制器171之方向)以將感測資料可選地移動至經耦合之共用I/O線且自複數條經耦合之共用I/O線之一者(例如將移動至目的位置)可選地接收資料。可使用本文中所描述之行選擇電路(例如圖3中之358-1、358-2、359-1及359-2)及/或多工器(例如圖4A及圖4B中之460-1及460-2)來執行對目的感測組件條中之感測放大器及/或運算組件之選擇。
根據一些實施例，控制器140及/或快取控制器171可經組態以將由目的感測組件條中之複數個選定感測放大器及/或運算組件可選地接收之一定量之資料(例如數個資料位元)寫入至目的子陣列中之目的位置之一選定列及行。在一些實施例中，用於寫入之資料量對應於複數條共用I/O線之至少一千位元寬度。
根據一些實施例，目的感測組件條包含複數個選定感測放大器及/或運算組件，其等經組態以在一定量之經接收之資料值(例如數個資料位元)超過複數個共用I/O線之至少一千位元寬度時儲存經接收之資料值(例如位元)。在各種實施例中，控制器140及/或快取控制器171可經組態以將經儲存之資料值(例如數個資料位元)寫入至目的位置中之一選定列及行作為複數個子集。在一些實施例中，寫入資料之至少一第一子集之資料值之量對應於複數條共用I/O線之至少一千位元寬度。根據一些實施例，控制器140及/或快取控制器171可經組態以將經儲存之資料值(例如數個資料位元)寫入至目的位置中之選定列及行作為一單一組(例如不作為資料值之子集)。
如本文中所描述，控制器140及/或快取控制器171可耦合至一記憶體器件(例如120)之一庫(例如121)來執行用於該庫中之並行定位資料移動之一命令。記憶體器件中之一庫可包含複數個分隔區(例如圖1C中之128-0、128-1、...、128-M-1)，其等各包含各自複數個子陣列(例如圖1B及圖1C中所展示之125-0及125-1及126-0、...、126-N-1及圖4A及圖4B中所展示之425-0、...、426-N-1)。
該庫可包含與複數個子陣列之感測線位於適當節距上且經由複數條感測線(例如圖2中之205-1及205-2，305-1及305-2及圖3、圖4A及圖4B中之對應元件符號)耦合至複數個子陣列之感測電路(例如圖1A中之150及圖2中之250)。包含一感測放大器及一運算組件(例如圖2中分別為206及231及圖3、圖4A及圖4B中之對應元件符號)之感測電路可耦合至一感測線。
該庫亦可包含複數條共用I/O線(例如圖3中之355及圖4A及圖4B中之455-1、455-2、...、455-M)，其等經組態以耦合至複數個子陣列之感測電路來可選地實施一第一分隔區(例如圖1C中之分隔區128-0)之子陣列之間(例如圖1C中之短數位線子陣列125-0與長數位線子陣列126-0之間)之複數個資料值的移動，並行地實施一第二分隔區(例如分隔區128-1)之子陣列之間(例如短數位線子陣列125-2與長數位線子陣列126-2(圖中未展示)之間)之複數個資料值的移動。隔離電路(例如圖1B及圖1C中之隔離條172及圖3中之隔離條372及隔離電晶體332及333)可經組態以可選地連接或斷開由各種分隔區(例如第一分隔區128-0及第二分隔區128-1)共用之一I/O線之部分。
控制器140及/或快取控制器171可經組態以可選地導引隔離電路來斷開對應於第一分隔區及第二分隔區之複數條共用I/O線之部分。斷開該等 部分可(例如)允許一第一資料移動(例如自一第一分隔區中之一第一子陣列至一第二子陣列)與一並行第二資料移動(例如自一第二分隔區中之一第一子陣列至一第二子陣列)隔離。控制器140及/或快取控制器171亦可經組態以可選地導引隔離電路來連接對應於第一分隔區及第二分隔區之複數條共用I/O線之部分。連接該等部分可(例如)實現自第一分隔區中之一子陣列至第二分隔區中之一子陣列之資料移動。
控制器140及/或快取控制器171可經組態以可選地導引隔離電路來連接對應於一第三分隔區(圖中未展示)及一第四分隔區(例如圖1C中之分隔區128-M-1)之複數條共用I/O線之部分。如此連接對應於第三分隔區及第四分隔區之部分可實現自第三分隔區中之一子陣列至第四分隔區中之一子陣列之一並行資料移動，並行地實現自第一分隔區中之一子陣列至第二分隔區中之一子陣列之一資料移動，如剛剛所描述。控制器140及/或快取控制器171亦可經組態以可選地導引隔離電路來斷開對應於第二分隔區及第三分隔區之複數條共用I/O線之部分。如此斷開第二分隔區與第三分隔區可使自第一分隔區至第二分隔區之資料移動與自第三分隔區至第四分隔區之並行資料移動隔離。
可選擇(例如由控制器140及/或快取控制器171經由一適當選擇線打開)一列用於第一感測組件條且可感測記憶體胞之資料值。在感測之後，第一感測組件條可耦合至共用I/O線，且將第二感測組件條耦合至相同共用I/O線。第二感測組件條可仍處於一預充電狀態(例如準備接受資料)中。在來自第一感測組件條之資料已被移動(例如驅動)至第二感測組件條中之後，第二感測組件條可觸發(例如鎖存)以將資料儲存至各自感測放大器及/或運算組件中。可打開(例如在鎖存資料之後)耦合至第二感測組件條 之一列且可將駐存於感測放大器及/或運算組件中之資料寫入至該列之目的位置中。
在一些實施例中，2048條共用I/O線可經組態為一2048位元寬共用I/O線。根據一些實施例，可藉由與陣列中之一列記憶體胞交叉之陣列中之數目行除以複數條共用I/O線之2048位元寬度來判定用於將資料自源位置中之一第一列移動至目的位置中之一第二列之數個週期。例如，一陣列(例如一庫、一庫區段或其一子陣列)可具有16,384行，其可對應於一列中之16,384個資料值，該16,384個資料值在除以與該列交叉之複數條共用I/O線之2048位元寬度時可產生8個週期，各單獨週期實質上處於用於移動該列中之資料之各2048位元片段使得該列中之全部16,384個資料位元在完成8個週期之後被移動之相同時間點。例如，一次可將源位置之感測電路中之複數個(例如8之一子集，如圖4A及圖4B中所展示)感測放大器或運算組件之僅一者耦合至一各自共用I/O線。在具有16,384條共用I/O線之實施例中，可並行移動全部16384個資料位元。
替代地或另外，可藉由與陣列中之記憶體胞之列交叉之陣列中之數個行除以複數條共用I/O線之2048位元寬度及將結果乘以控制器之一時脈速率來判定用於將資料自源位置之一第一列移動至目的位置中之一第二列之一帶寬。在一些實施例中，判定一列陣列中之數個資料可基於陣列中之複數條感測(數位)線。
在一些實施例中，第一子陣列中之源位置及第二子陣列中之目的位置可位於一記憶體器件之一單一庫區段中(例如，如圖1B至圖1C及圖4A至圖4B中所展示)。替代地或另外，第一子陣列中之源位置及第二子陣列中之目的位置可位於耦合至複數條共用I/O線及/或連接電路之記憶體器件之 單獨庫及庫區段中(例如，如232-1及232-2處所展示及接合圖2所描述)。因而，可經由複數條I/O線及/或連接電路將資料值自第一子陣列之第一感測組件條移動(例如並行地移動)至第二子陣列之第二感測組件條。
在各種實施例中，控制器140及/或快取控制器171可針對第一感測組件條選擇(例如經由一適當選擇線打開)記憶體胞之一第一列來感測儲存於其中之資料，將複數條共用I/O線耦合至第一感測組件條及將第二感測組件條耦合至複數條共用I/O線(例如經由行選擇電路358-1、358-2、359-1及359-2及/或多工器460-1及460-2)。因而，可經由複數條I/O線將資料值自第一感測組件條並行移動至第二感測組件條。第一感測組件條可儲存(例如快取)經感測之資料且第二感測組件條可儲存(例如快取)經移動之資料。
控制器140及/或快取控制器171可針對第二感測組件條(例如經由行選擇電路358-1、358-2、359-1及359-2及/或多工器460-1及460-2)選擇(例如經由一適當選擇線打開)記憶體胞之一第二列(其對應於目的位置)。控制器140及/或快取控制器171接著可導引將移動至第二感測組件條之資料寫入至記憶體胞之第二列中之目的位置。
共用I/O線可共用於部分或全部感測組件條之間。在各種實施例中，一感測組件條或一對感測組件條(例如將一源位置與一目的位置耦合)可在任何給定時間處與共用I/O線通信。如本文中所描述，一源子陣列之一源列(例如512列之任一者)可不同於(例如，無需匹配)一目的子陣列之一目的列，其中源子陣列及目的子陣列可(在一些實施例中)位於記憶體胞之相同或不同庫及庫區段中。再者，一選定源行(例如經組態以耦合至一特定共用I/O線之8行之任一者)可不同於(例如，無需匹配)一目的子陣列之一選定 目的行。
如本文中所描述，一I/O線455可由第二子集(例如長數位線子陣列426)及第一子集(例如短數位線子陣列425)之感測電路424共用。共用I/O線可經組態以可選地耦合至第一子集之感測電路來實現至第一子集中之一選定子陣列之感測電路之儲存於第二子集之一選定列中之選定記憶體胞中之一資料值的移動。
快取控制器171可經組態以導引對第一子集中之選定子陣列之感測電路中之資料值之一操作的執行。在一些實施例中，快取控制器可經組態以在由感測電路對資料值執行操作之前導引自第一子集中之選定子陣列425之感測電路450至選定子陣列之一選定列中之一選定記憶體胞之資料值的移動。例如，可在對資料值執行操作之前自感測電路450移動將保存於短數位線子陣列425中之一記憶體胞中之資料值。在一些實施例中，快取控制器可經組態以在由感測電路對資料值執行操作之後導引自第一子集中之選定子陣列425之感測電路450至選定子陣列之一選定列中之一選定記憶體胞之資料值的移動。例如，可在對感測電路450中之資料值執行操作之後自感測電路450移動將保存於短數位線子陣列425中之記憶體胞中之資料值。此可為資料值第一次保持於短數位線子陣列425中之記憶體胞中或第一次藉由覆寫先前保持於記憶體胞中之資料值來保存對其執行操作之資料值。
快取控制器171可經組態以導引經由共用I/O線455之自第一子集中之選定子陣列(例如一選定短數位線子陣列425)之感測電路450至第二子集中之選定子陣列(例如一選定長數位線子陣列426)之一選定列之已對其執行操作之資料值的移動。複數條共用I/O線455-1、455-2、...、455-M可經 組態以可選地耦合至複數個子陣列之感測電路450來可選地實現至第一子集之可選耦合感測電路中之對應複數個感測放大器及/或運算組件之儲存於第二子集之一列中之複數個資料值的並行移動。在一些實施例中，複數條共用I/O線455-1、455-2、...、455-M可經組態以可選地耦合至複數個子陣列之感測電路450來可選地實現自感測儲存於第二子集之一列中之複數個資料值之對應複數個感測放大器至可選耦合感測電路之複數個資料值的並行移動。在一些實施例中，可在無用於第二子集之感測電路中之耦合運算組件的情況下包含複數個感測放大器。在一些實施例中，複數條共用I/O線之數目可對應於數個位元寬度共用I/O線。
本文中所描述之感測電路450可包含於複數個感測組件條424-0、...、424-N-1中且各感測組件條可與庫中之複數個子陣列之第一子集及第二子集之一各自子陣列425-0、...、426-N-1實體相關聯。記憶體器件之一庫中之數個複數個感測組件條可對應於該庫中之第一子集及第二子集中之數個複數個子陣列。各感測組件條可耦合至複數個子陣列之第一子集及第二子集之各自子陣列且I/O線可由一耦合對複數個感測組件條中之感測電路450可選地共用。
如與短數位線子陣列425-0相關聯之感測組件條424-0中所展示，一感測組件條可經組態以包含對應於經組態用於快取操作之第一子集中之記憶體胞之數個複數個行422之數個複數個感測放大器406及運算組件431。感測組件條424-0中之數個感測放大器及運算組件可選地耦合至一共用I/O線(例如，各自感測放大器及/或運算組件之各者可選地耦合至共用I/O線455-1、455-2、...、455-M之一者)。
如與長數位線子陣列426-N-1相關聯之感測組件條424-N-1中所展 示，一感測組件條可經組態包含對應於經組態用於資料儲存之第二子集中之記憶體胞之數個複數個行422之數個複數個感測放大器406(例如，無運算組件)。感測組件條424-N-1中之數個感測放大器可選地耦合至一共用I/O線(例如，各自感測放大器及/或運算組件之各者可選地耦合至共用I/O線455-1、455-2、...、455-M之一者)。
在一些實施例中，複數個子陣列之第一子集(例如短數位線子陣列425)可為PIM DRAM胞之數目子陣列。相比而言，在一些實施例中，複數個子陣列之第二子集(例如長數位線子陣列426)可為記憶體胞而非PIM DRAM胞之數個子陣列或可包含記憶體胞之數個子陣列。例如，如先前所描述，第二子集之記憶體胞可與經形成無運算組件之感測電路相關聯，使得處理功能性減少或消除。替代地或另外，一類型之記憶體胞而非DRAM可用於長數位線子陣列中用於資料之儲存。
在各種實施例中，如圖1B及圖1C中所展示，第一子集中之數個子陣列可對應於第二子集中之數個子陣列(例如依一1：1比率組態)。例如，如圖1C中所展示，第一子集中之數個子陣列之各者可與第二子集中之一各自子陣列實體相關聯。替代地或另外，如圖1B中所展示，第一子集中之數個子陣列可彼此實體相關聯作為一第一區塊且第二子集中之數個子陣列亦可彼此相關聯作為一第二區塊。此等替代組態可改變於庫及/或庫之分隔區之間。在一些實施例中，第一子集中之數個子陣列可對應於第二子集中之各自複數個子陣列(例如，其中第一子集中之一子陣列相對於第二子集中之複數個子陣列依1：2、1：4及/或1：8等等比率組態)。例如，第一子集中之數個子陣列之各者可與第二子集中之各自複數個子陣列實體相關聯(例如，第一子集中之一子陣列可相鄰於第二子集中之四個子陣列，接著 第一子集中之另一子陣列可相鄰於第二組中之四個子陣列等等)。
本文中所描述之記憶體器件120可包含複數個子陣列之第一子集、複數個子陣列之第二子集及複數個分隔區(例如圖1C中之128-0、128-1、...、128-M-1)，其中在一些實施例中，該複數個分隔區之各分隔區可包含來自各自第一子集(125)之至少一子陣列及來自各自第二子集(126)之至少一子陣列。記憶體器件120可包含由該等分隔區共用之一I/O線155。共用I/O線155可包含複數個部分(例如，其可對應於分隔區128-0、128-1、...、128-M-1之長度)。隔離電路(圖1B及圖1C中之隔離條172及/或圖3中之隔離條372及隔離電晶體332及333)可經組態以將共用I/O線之複數個部分之一第一部分與該共用I/O線之一第二部分可選地連接，其中該第一部分對應於複數個分隔區之一第一分隔區(例如128-0)且該第二部分對應於該複數個分隔區之一第二分隔區(例如128-1)。
在一些實施例中，快取控制器171可經組態以可選地導引該隔離電路來使共用I/O線之第一部分在並行導引資料移動期間與共用I/O線之第二部分斷開，其中一第一導引資料移動位於第一分隔區內且一第二導引資料移動位於第二分隔區內。例如，該第一導引資料移動可為經由共用I/O線之第一部分(例如對應於分隔區128-0)自第二子集中之一第一子陣列(例如長數位線子陣列126-0)至第一子集中之一第一子陣列(例如短數位線子陣列125-0)。該第二導引資料移動可為經由共用I/O線之第二部分(例如對應於分隔區128-1)自第二子集中之一第二子陣列(例如長數位線子陣列126-2(圖中未展示))至第一子集中之一第二子陣列(例如短數位線子陣列125-2)。
一第三導引資料移動可為在由第一子陣列之感測電路(例如位於感測 組件條124-0中)對一第一資料值執行一運算之後經由共用I/O線之第一部分(例如對應於分隔區128-0)自第一子集中之一第一子陣列(例如短數位線子陣列125-0)至第二子集中之一第一子陣列(例如長數位線子陣列126-0)。一第四導引資料移動可為在由第二子陣列之感測電路(例如位於感測組件條124-2中)對一第二資料值執行一運算之後經由共用I/O線之第二部分(例如對應於分隔區128-1)自第一子集中之一第二子陣列(例如短數位線子陣列125-2)至第二子集中之一第二子陣列(例如長數位線子陣列126-2(圖中未展示))。例如，該第三導引資料移動可位於第一分隔區(例如128-0)內且該第四導引資料移動可(例如並行執行)位於第二分隔區(例如128-1)內。
在一些實施例中，可將一短數位線快取記憶體子陣列中之已對其執行一操作之資料值返回至資料值最初自其發送之相同長數位線儲存在裝置子陣列及/或可將已對其執行操作之資料值返回用於不同於資料最初自其發送之儲存裝置子陣列的一短數位線子陣列中之儲存裝置。例如，當各自資料值亦返回至資料值最初自其發送之長數位線子陣列時，下文將描述之第三導引資料移動可對應於一第五導引資料移動且下文將描述之第四導引資料移動可對應於一第六導引資料移動，如剛剛所描述。因此，已對其執行操作之資料值可返回用於一個以上長數位線子陣列中。
因而，在由第一子陣列之感測電路對一第一資料值執行一運算之後，一第三導引資料移動可為經由共用I/O線之第一部分(例如對應於分隔區128-0)自第一子集中之一第一子陣列(例如短數位線子陣列125-0)至第二子集中之一第三子陣列(例如長數位線子陣列126-1)。在一些實施例中，在由第二子陣列之感測電路對一第二資料值執行一運算之後，一第四 導引資料移動可為經由共用I/O線之第二部分(例如對應於分隔區128-1)自第一子集中之一第二子陣列(例如短數位線子陣列125-2)至第二子集中之一第四子陣列(例如長數位線子陣列126-2(圖中未展示))。例如，該第三導引資料移動可位於第一分隔區(例如128-0)內且該第四導引資料移動可(例如並行執行)位於第二分隔區(例如128-1)內。
在各種實施例中，快取控制器171可經組態以在一導引資料移動期間可選地導引隔離電路來將第一部分(例如對應於分隔區128-0)連接至第二部分(例如對應於任何分隔區128-1、...、128-M-1)。該導引資料移動可為經由共用I/O線之第一部分及第二部分自第二部分中之第二子集中之一子陣列(例如長數位線子陣列126-N-1)至第一部分中之第一子集中之一子陣列(例如短數位線子陣列125-0)。在各種實施例中，快取控制器171亦可經組態以可選地導引該隔離電路來在一導引資料移動期間將該第一部分連接至該第二部分，其中在對一資料值執行一操作之後，該導引資料移動可為經由該共用I/O線之經連接之第一部分及第二部分自該第一部分中之第一子集之子陣列(例如短數位線子陣列125-0)至該第二部分中之第二子集中之一子陣列(例如，資料值最先自其發送之長數位線子陣列126-N-1及/或分隔區128-1、...、128-M-1中之任何其他數位線子陣列)。
在各種實施例中，數個子陣列在一庫中之複數個分隔區之間及/或庫之間可不同。長數位線子陣列與短數位線子陣列之比率，或子陣列之任一類型在連接分隔區之前是否存在於一分隔區中於一庫中之複數個分隔區之間及或庫之間亦可不同。
如本文中所描述，一感測組件條(例如424-N-1)可包含經組態以將自第二子集中之一第一子陣列(例如長數位線子陣列426-N-1)之一列(例如一 或多個列118)感測之一定量之資料並行地移動至複數條共用I/O線(例如455-1、455-2、...、455-M)，其中該一定量之資料對應於該複數條I/O線之至少一千位元寬度。與第一子集中之一第一子陣列(例如短數位線子陣列425-0)相關聯之一感測組件條(例如424-0)可包含數個感測放大器406及運算組件431，其等經組態以接收(例如快取)自第二子集中之第一子陣列之列感測且經由複數條共用I/O線並行移動之一定量之資料。快取控制器171可經組態以導引由與短數位線子陣列相關聯之感測組件條中之至少一運算組件對接收量之資料中之至少一資料值之一操作的執行。
儘管為使清楚，本文中之描述係指少數部分及分隔區，但本文中所呈現之裝置及方法可適用於本文中時共用I/O線、分隔區、子陣列及/或列之任何數個部分。例如，控制器140及/或快取控制器171可發送信號以導引自一庫中之一第一子陣列至該庫中之一最後子陣列之經由共用I/O線之各自部分之隔離電路之連接及斷開來實現自任何分隔區中之一子陣列至任何其他分隔區中之一子陣列之資料移動(例如，分隔區可為相鄰的及/或由數個分隔區隔開)。另外，儘管共用I/O線之兩個斷開部分經描述以實現兩個各自成對分隔區內之並行資料移動，但控制器140及/或快取控制器171可發送信號以導引經由共用I/O線之任何數個部分之隔離電路之連接及斷開來實現任何數個各自成對分隔區內之並行資料移動。再者，可沿第一方向及/或第二方向之任一者在共用I/O線之各自部分中可選地並行移動資料。
如本文中所描述，提供用於操作一記憶體器件120以藉由執行非暫時性指令來由一處理資源執行快取操作。該方法可包含：感測記憶體器件之一庫121中之一選定第一子陣列(例如長數位線子陣列426-N-1)之一選定第 一列(例如列118之一或多者)中之一選定記憶體中之一資料值。可將經感測之資料值移動至耦合至庫中之一選定第二子陣列(例如短數位線子陣列425-0)之一感測組件條(例如424-0)。在一些實施例中，該選定第二子陣列可組態有在該選定第二子陣列中成一行之數個記憶體胞，數個記憶體胞係該選定第一子陣列之一行中之數個記憶體胞之至多一半。可對耦合至該選定第二子陣列之感測組件條中之經感測之資料值執行一操作。可將已對其執行操作之該資料值自該感測組件條(例如424-0)移動至一選定子陣列之一選定列中之一記憶體胞。
在各種實施例中，可將已對其執行操作之該資料值可選地移動至數個位置，其中將該資料值移動至一位置並不排除將該資料值移動至一或多個其他位置。例如，可將該資料值自感測組件條(例如424-0)移動至記憶體器件之一相同庫中之選定第一子陣列之選定第一列中之選定記憶體胞。例如，可將已對其執行操作之資料值返回至自其最初發送之記憶體胞。可將該資料值自該感測組件條移動至相同庫中之選定第一子陣列之一選定第二列中之一選定記憶體胞。例如，可將該資料值返回至該資料值自其發送之子陣列中之一不同列中之一記憶體胞。可將該資料值自該感測組件條移動至相同庫中之選定第二子陣列之一選定第二列中之一選定記憶體胞。例如，可將該資料值返回至一子陣列中之一列中之一記憶體胞，該子陣列係該資料值自其發送之一不同子陣列。
可將該資料值自該感測組件條移動至相同庫中之選定第一子陣列之複數個選定列之各者中之一選定記憶體胞。例如，可將該資料值返回至該資料值自其發送之一個以上列之各者中之一記憶體胞。可將該資料值自該感測組件條移動至複數個選定列之各者中之一選定記憶體胞，其中各選定 列位於相同庫中之複數個子陣列之一各自子陣列中。例如，可將該資料值返回至一個以上列之各者中之一記憶體胞，其中各列位於該資料值自其發送之庫中之一不同子陣列中。
在一些實施例中，可將該資料值自該感測組件條移動至一不同庫中之一選定子陣列之一選定列中之一選定記憶體胞。例如，可將已對其執行操作之資料值返回至該子陣列位於該資料值自其發送之記憶體器件之一不同庫中之一子陣列之一記憶體胞。儘管經由共用I/O線之資料值之移動可位於相同庫內，但結合圖2所描述之連接電路232-1及232-2可用於庫之間的資料移動。
如本文中所描述，在一些實施例中，該方法可包含：將經感測之資料值儲存於耦合至選定第一子陣列(例如426-N-1)之一第一感測組件條(例如424-N-1)中。可將經感測之資料值自第一感測組件條移動至耦合至選定第二子陣列(例如425-0)之一第二感測組件條(例如424-0)。經感測之資料值可儲存於選定第二子陣列之一選定第二列(例如列119之一或多者)中之一記憶體胞中。在各種實施例中，經感測之資料值可在對其執行操作之前及/或之後保存於該選定第二子陣列中。
該方法可包含：對耦合至該選定第二子陣列之感測組件條中之經感測之資料值執行複數個(例如一序列之)操作。例如，可將數個資料值自一長數位線子陣列(例如426-N-1)移動至一短數位線子陣列(例如425-0)用於使用相對於一長數位線子陣列來提高之一速度、速率及/或效率而執行一序列操作。可在具有經提高之速度、速率及/或效率之短數位線子陣列中執行各操作且該優點可依一序列操作中之各額外操作成比例增大。可將已對其執行複數個操作之資料值自感測組件條移動至數個位置中之一選定子 陣列之一選定列中之一記憶體胞，如本文中所描述。
在一些實施例中，該方法可包含：經由一第一感測組件條(例如424-N-1)及一第二感測組件條(例如424-0)共用之一I/O線(例如455-1)將耦合至選定第一子陣列(例如426-N-1)之該第一感測組件條及耦合至選定第二子陣列(例如425-0)之該第二感測組件條可選地耦合。該方法可包含：經由共用I/O線將經感測之資料值自耦合至選定第一子陣列之第一感測組件條移動至耦合至選定第二子陣列之第二感測組件條。在本文中所描述之各種實施例中，該方法可包含：經由一共用I/O線(例如，其可不同於先前共用I/O線)將已對其執行操作之資料值自耦合至選定第二子陣列(例如425-0)之第二感測組件條移動至耦合至選定第一子陣列(例如選自426-0、...、426-N-1之一或多個子陣列)之第一感測組件條。可將已對其執行操作之資料值寫入至選定第一子陣列之至少一選定列之至少一選定記憶體胞。
雖然本文中已繪示及描述包含控制器、快取控制器、短數位線子陣列、長數位線子陣列、感測電路、感測放大器、運算組件、感測組件條、共用I/O線、行選擇電路、多工器、連接電路、隔離條等等之各種組合及組態的實例性實施例，但本發明之實施例不限於本文中明確敘述之此等組合。本文中所揭示之控制器、快取控制器、短數位線子陣列、長數位線子陣列、感測電路、感測放大器、運算組件、感測組件條、共用I/O線、行選擇電路、多工器、連接電路、隔離條等等之其他組合及組態明確包含於本發明之範疇內。
儘管已在本文中繪示及描述特定實施例，但一般技術者將暸解，經運算以達成相同結果之一配置可取代展示之特定實施例。本發明意欲涵蓋本發明之一或多個實施例之調適或變動。應瞭解，已依一繪示性方式而非 一限制性方式進行以上描述。熟悉技術者在檢視以上描述後將明白未在本文中特別描述之上述實施例之組合及其他實施例。本發明之一或多個實施例之範疇包含其中使用上文結構及程序之其他應用。因此，應參考隨附申請專利範圍連同此等申請專利範圍所授權之等效物之全部範圍而判定本發明之一或多個實施例之範疇。
在前述[實施方式]中，為簡化本發明而將一些特徵一起集合於一單一實施例中。本發明之此方法不應解釋為反映以下意圖：本發明之所揭示實施例必須使用多於各請求項中所明確陳述之特徵。確切而言，如以下申請專利範圍反映，發明標的物可存在少於一單一所揭示實施例之所有特徵。因此，以下申請專利範圍以此方式併入[實施方式]中，其中每一請求項單獨作為一獨立實施例。

Claims (24)

  1. 一種用於操作一記憶體器件之裝置，其包括：該記憶體器件，其包括：記憶體胞之複數個子陣列，該複數個子陣列包含該各自複數個子陣列之一第一子集及該各自複數個子陣列之一第二子集；第一感測電路，其耦合至該第一子集，該第一感測電路包含一感測放大器及一運算組件(compute component)，其中該第一子集經組態為用於對自該第二子集移動之資料執行操作之一快取記憶體；一快取控制器，其經組態以導引自該第二子集中之一子陣列至該第一子集中之一子陣列之一資料值的一第一移動。
  2. 如請求項1之裝置，其中該快取控制器進一步經組態以導引自該第一子集中之該子陣列至該第二子集中之一子陣列之已對其執行一操作之該資料值的一第二移動。
  3. 如請求項1之裝置，其中該記憶體器件進一步包括：第二感測電路，其耦合至該第二子集；及其中：該第二感測電路包含一感測放大器且無運算組件；及該第二子集在該資料值之該第一移動之前儲存將由該第一感測電路對其執行操作之該資料值作為該第二感測電路中之一經感測資料值。
  4. 如請求項1之裝置，其中該第一感測電路及一第二感測電路與該複數個子陣列之各自第一子集及第二子集之感測線形成於適當節距上。
  5. 如請求項1之裝置，其中該第二子集在該資料值之一第二移動之後儲存由該第一感測電路已對其執行操作之該資料值。
  6. 如請求項1之裝置，其中該第二子集在至該第一子集之該資料值之該第一移動之前儲存由該第一感測電路將對其執行操作之該資料值。
  7. 如請求項1之裝置，其中該記憶體器件進一步包括行選擇電路，其用於藉由可選地耦合至耦合至用於該第一子集及該第二子集之任一者中之一子陣列之記憶體胞之一特定行之一各自感測線之至少一感測放大器來可選地感測該特定行中之資料。
  8. 如請求項1之裝置，其中該記憶體器件進一步包括：連接電路，其經組態以將耦合至該第一子集中之一第一子陣列中之一特定行之感測電路連接至該第二子集中之一第一子陣列中之一對應行中之數個列；及其中：該連接電路經組態以將該資料值移動至該第一子集中之該第一子陣列中之一選定列及該對應行以用於執行操作；該資料值之該移動由該快取控制器導引，該快取控制器執行用於將該資料值自該第二子集中之該第一子陣列移動至該第一子集中之該第一子陣列中之該選定列及該對應行之一指令集；該第一子集中之該第一子陣列中之該選定列及該對應行經組態以接收該資料值；及該快取控制器導引對該第一子集中之該第一子陣列之該感測電路中之該資料值之操作的執行。
  9. 一種用於操作一記憶體器件之裝置，其包括：一快取控制器，其耦合至該記憶體器件以執行用於快取操作之一命令，其中該記憶體器件包括：記憶體胞之複數個子陣列之一第一子集；記憶體胞之該複數個子陣列之一第二子集；感測電路，其可選地耦合至該第一子集及該第二子集，該感測電路包含耦合至該第一子集之一各自感測線之一感測放大器及一運算組件；及一I/O線，其由該第二子集及該第一子集之該感測電路共用，該共用I/O線經組態以可選地耦合至該第一子集之該感測電路來使儲存於該第二子集中之一資料值移動至該第一子集中之一選定子陣列之該感測電路；及其中該快取控制器經組態以導引對該第一子集中之該選定子陣列之該感測電路中之該資料值之一操作的執行。
  10. 如請求項9之裝置，其中該快取控制器進一步經組態以導引在由該感測電路對其執行該操作之前自該第一子集中之該選定子陣列之該感測電路至該選定子陣列之一選定列之該資料值的移動。
  11. 如請求項9之裝置，其中該快取控制器進一步經組態以導引在由該感測電路對其執行操作之後自該第一子集中之該選定子陣列之該感測電路至該選定子陣列之一選定列之該資料值的移動。
  12. 如請求項9之裝置，其中該快取控制器進一步經組態以導引經由該共用I/O線自該第一子集中之該選定子陣列之該感測電路至該第二子集中之一選定子陣列之已對其執行操作之該資料值的移動。
  13. 如請求項9之裝置，其中：複數個共用I/O線經組態以：可選地耦合至該複數個子陣列之該感測電路來使儲存於該第二子集中之複數個資料值可選地並行移動至該第一子集之經可選耦合之感測電路中之對應複數個感測放大器及/或運算組件。
  14. 如請求項9之裝置，其中：複數個共用I/O線經組態以：可選地耦合至該複數個子陣列之該感測電路以使複數個資料值自感測儲存於該第二子集中之該複數個資料值之對應複數個感測放大器可選地並行移動至該第一子集之經可選耦合之感測電路；及其中該複數個感測放大器包含於用於該第二子集之該感測電路中。
  15. 如請求項9之裝置，其中：該複數個子陣列之該第一子集係記憶體中處理(PIM)動態隨機存取記憶體(DRAM)胞之數個子陣列；及該複數個子陣列之該第二子集係記憶體胞而非記憶體中處理(PIM)動態隨機存取記憶體(DRAM)胞之數個子陣列。
  16. 一種用於操作一記憶體器件之裝置，其包括：一快取控制器，其耦合至該記憶體器件，其中該記憶體器件包括：記憶體胞之複數個子陣列之一第一子集；記憶體胞之該複數個子陣列之一第二子集；複數個分隔區，其中該複數個分隔區之各分隔區包含來自該各自第一子集之一子陣列及來自該各自第二子集之一子陣列；感測電路，其耦合至該第一子集及該第二子集，該感測電路包含耦合至用於該第一子集之複數條感測線之一各自感測線之一感測放大器及一運算組件；一I/O線，其由該等分隔區共用且包括複數個部分；及隔離電路，其經組態以將該共用I/O線之該複數個部分之一第一部分與該共用I/O線之一第二部分可選地連接；及其中該第一部分對應於該複數個分隔區之一第一分隔區且該第二部分對應於該複數個分隔區之一第二分隔區。
  17. 如請求項16之裝置，其中該快取控制器經組態以可選地導引該隔離電路以在並行導引資料移動期間使該共用I/O線之該第一部分自該共用I/O線之該第二部分斷開，其中一第一導引資料移動位於該第一分隔區內且一第二導引資料移動位於該第二分隔區內。
  18. 如請求項17之裝置，其中：該第一導引資料移動係經由該共用I/O線之該第一部分自該第二子集中之一第一子陣列至該第一子集中之一第一子陣列；及該第二導引資料移動係經由該共用I/O線之該第二部分自該第二子集中之一第二子陣列至該第一子集中之一第二子陣列。
  19. 如請求項16之裝置，其中該快取控制器經組態以可選地導引該隔離電路以：在一導引資料移動期間使該第一部分連接至該第二部分；及其中該導引資料移動係經由該共用I/O線之經連接之該第一部分及該第二部分自該第二部分中之該第二子集中之一子陣列至該第一部分中之該第一子集中之一子陣列。
  20. 如請求項16之裝置，其中該記憶體器件進一步包括：一感測組件條，其與該第一子集中之一第一子陣列相關聯；數個感測放大器及運算組件，其等經組態以接收自該第二子集中之一第一子陣列之一列感測且經由複數條共用I/O線並行移動之一定量之資料；及其中該快取控制器經組態以導引由該感測組件條對該所接收量之資料中之至少一資料值之一操作的執行。
  21. 一種用於操作一記憶體器件之方法，其包括：感測該記憶體器件中之一選定第一子陣列之一選定第一列中之一資料值；將該經感測資料值移動至耦合至一選定第二子陣列之一感測組件條(stripe)，其中該選定第二子陣列組態有成一行之數個記憶體胞，該行係該選定第一子陣列之一行中之數個記憶體胞之至多一半；及對耦合至該選定第二子陣列之該感測組件條中之該感測資料值執行一操作。
  22. 如請求項21之方法，其中該方法進一步包括：將該經感測資料值儲存於耦合至該選定第一子陣列之一第一感測組件條中；將該經感測資料值自該第一感測組件條移動至耦合至該選定第二子陣列之一第二感測組件條；及將已對其執行操作之該資料值自該第二感測組件條移動至該選定第二子陣列之一選定列。
  23. 如請求項21之方法，其中該方法進一步包括：對耦合至該選定第二子陣列之該感測組件條中之該經感測資料值執行複數個操作；及將已對其執行該複數個操作之該資料值自該感測組件條移動至一選定子陣列之一選定列。
  24. 如請求項21之方法，其中該方法進一步包括：經由該第一感測組件條及該第二感測組件條共用之一I/O線將耦合至該選定第一子陣列之一第一感測組件條與耦合至該選定第二子陣列之一第二感測組件條選擇性地耦合；經由該共用I/O線將該感測資料值自該第一感測組件條移動至該第二感測組件條；經由該共用I/O線將已對其執行操作之該資料值自該第二感測組件條移動至該第一感測組件條；及將已對其執行操作之該資料值寫入至一選定第一子陣列之一選定列。
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