TWI656533B - 用於在資料路徑中計算之裝置及方法 - Google Patents

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TWI656533B
TWI656533B TW107105870A TW107105870A TWI656533B TW I656533 B TWI656533 B TW I656533B TW 107105870 A TW107105870 A TW 107105870A TW 107105870 A TW107105870 A TW 107105870A TW I656533 B TWI656533 B TW I656533B
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格蘭 E 哈許
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Abstract

本發明包含用於在資料路徑中計算之裝置及方法。一例示性裝置包含一記憶體胞陣列。感測電路耦合至該記憶體胞陣列。一共用輸入/輸出(I/O)線提供與該陣列相關聯之一資料路徑。該共用I/O線將該感測電路耦合至該共用I/O線之該資料路徑中之一計算組件。

Description

用於在資料路徑中計算之裝置及方法
本發明大體上係關於半導體記憶體及方法，且更特定言之係關於用於在資料路徑中計算之裝置及方法。
記憶體器件通常係提供為電腦或其他電子系統中之內部半導體積體電路。存在數個不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)，且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。非揮發性記憶體可在未供電時藉由留存儲存資料而提供永久性資料，且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM))、電阻性隨機存取記憶體(RRAM)及磁阻性隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)等。
電子系統通常包含數個處理資源(例如，一或多個處理器)，該等處理資源可擷取及執行指令且將該等經執行指令之結果儲存至一合適位置。一處理器可包括數個功能單元(諸如算術邏輯單元(ALU)電路、浮點單元 (FPU)電路及一組合邏輯區塊)，例如，該等功能單元可用於藉由對資料(例如，一或多個運算元)執行一運算而執行指令。如本文中所使用，運算可為(例如)一布林(Boolean)運算(諸如AND、OR、NOT、NAND、NOR及XOR)，及/或其他運算(例如，反相、移位、算術、統計以及許多其他可能運算)。例如，功能單元電路可用於經由數個運算對運算元執行算術運算，諸如加法、減法、乘法及除法。
在提供指令至功能單元電路以供執行時可涉及一電子系統中之數個組件。可(例如)藉由一處理資源(諸如一控制器及/或主機處理器)執行該等指令。可將資料(例如，將對其執行指令之運算元)儲存於可藉由功能單元電路存取之一記憶體陣列中。可自該記憶體陣列擷取指令及/或資料，且可在功能單元電路開始對該資料執行指令之前序列化及/或緩衝該等指令及/或資料。此外，由於可透過功能單元電路以一或多個時脈循環執行不同類型之運算，所以亦可序列化及/或緩衝該等指令及/或資料之中間結果。在一或多個時脈循環中完成一運算之一序列可被稱為一運算循環。在一計算裝置及/或系統之處理及計算效能及電力消耗方面，完成一運算循環所消耗之時間成本高。
在許多例項中，處理資源(例如，處理器及相關聯功能單元電路)可在記憶體陣列外部，且可經由該等處理資源與該記憶體陣列之間的一匯流排存取資料以執行一指令集。可改良其中可在一記憶體內部及/或附近(例如，直接在與記憶體陣列相同之一晶片上)實施一處理及/或邏輯資源之一記憶體中處理(PIM)器件中的處理效能。一記憶體中處理(PIM)器件可藉由減小及消除外部通信而節省時間且亦可節約電力。
在某些實施方案之一面向中，一種裝置包括：一記憶體胞陣列；感測電路，其耦合至該記憶體胞陣列；一共用輸入/輸出(I/O)線，其提供與該陣列相關聯之一資料路徑，其中該共用I/O線將該感測電路耦合至該共用I/O線之該資料路徑中之一計算組件。在某些實施方案之另一面向中，一種裝置包括：一記憶體胞陣列；感測電路，其耦合至該記憶體胞陣列；複數個共用輸入/輸出(I/O)線，其等在該陣列本端且提供與該陣列相關聯之一資料路徑；一計算單元，其在該複數個共用I/O線之一資料路徑中，其中該複數個共用I/O線將該感測電路耦合至該計算單元；及一控制器，其經組態以引導：一資料值自該陣列中之一記憶體胞移動至該計算單元中之一計算組件；及使用該共用I/O線之該資料路徑中之該計算組件對該資料值執行一運算。
在某些實施方案之另一面向中，一種用於在一記憶體器件中執行一計算操作之方法包括：將一資料值自一陣列中之一記憶體胞移動至該陣列本端之一共用I/O線之一資料路徑中之一計算組件，其中該共用I/O線之一間距依據該陣列之一間距而變化；及使用該共用I/O線之該資料路徑中之一計算組件對該資料值執行一運算。
在某些實施方案之另一面向中，一種用於在一記憶體器件中執行一計算操作之方法包括：將複數個資料值自一記憶體胞陣列中之一列移動至該陣列本端之一共用I/O線之一資料路徑中之複數個計算組件，其中該共用I/O線之一間距依據該陣列之一間距而變化；及使用該共用I/O線之該資料路徑中之該複數個計算組件對該複數個資料值執行一運算。
100‧‧‧計算系統/系統
110‧‧‧主機
120‧‧‧記憶體器件/器件
121-1‧‧‧記憶體庫
123-1至123-N‧‧‧記憶體庫區段
124-1至124-N‧‧‧邏輯條
130‧‧‧記憶體陣列/陣列/記憶體胞陣列
131-1至131-M‧‧‧計算組件
140‧‧‧控制器
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧輸入/輸出(I/O)電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
155‧‧‧共用輸入/輸出(I/O)線
156‧‧‧資料匯流排
157‧‧‧頻帶外(OOB)匯流排
170‧‧‧鎖存器/邏輯電路/邏輯
202-1‧‧‧電晶體
202-2‧‧‧電晶體
203-1‧‧‧電容器
203-2‧‧‧電容器
204-X‧‧‧存取線/字線
204-Y‧‧‧存取線/字線
205-1‧‧‧數位線
205-2‧‧‧數位線
206‧‧‧感測放大器
207-1‧‧‧傳遞閘
207-2‧‧‧傳遞閘
213‧‧‧運算選擇邏輯/邏輯運算選擇邏輯
214‧‧‧平衡電路
215‧‧‧鎖存器/交叉耦合鎖存器/主要鎖存器
224‧‧‧電晶體
225-1‧‧‧電晶體
225-2‧‧‧電晶體
226‧‧‧平衡(EQ)控制信號線
227-1‧‧‧n通道電晶體/電晶體/NMOS電晶體/交叉耦合NMOS電晶體
227-2‧‧‧n通道電晶體/電晶體/NMOS電晶體/交叉耦合NMOS電晶體
229-1‧‧‧p通道電晶體/電晶體/PMOS電晶體/交叉耦合PMOS電晶體
229-2‧‧‧p通道電晶體/電晶體/PMOS電晶體/交叉耦合PMOS電晶體
230‧‧‧記憶體陣列/陣列
231‧‧‧計算組件
250‧‧‧感測電路
264‧‧‧次要鎖存器
305-1‧‧‧數位線
305-2‧‧‧數位線
306-0至306-7‧‧‧感測放大器
307-1‧‧‧傳遞閘
307-2‧‧‧傳遞閘
319‧‧‧列
322-0‧‧‧行0
325‧‧‧動態隨機存取記憶體(DRAM)記憶體子陣列/子陣列
331-0至331-7‧‧‧計算組件
350-0至350-7‧‧‧感測電路
355‧‧‧共用輸入/輸出(I/O)線
358-1‧‧‧行選擇電路
358-2‧‧‧行選擇電路
359-1‧‧‧選擇電晶體
359-2‧‧‧選擇電晶體
360‧‧‧計算單元
405‧‧‧數位線
409-1至409-Z‧‧‧多工器
414-1至414-Z‧‧‧多工器
423‧‧‧區段/記憶體庫區段/記憶體庫象限
423-1‧‧‧記憶體庫象限/陣列
423-2‧‧‧記憶體庫象限/陣列
424-1至424-N‧‧‧邏輯條
425-1至425-32‧‧‧子陣列
431-1至431-Z‧‧‧計算組件
451-1至451-Z‧‧‧計算組件
455‧‧‧共用輸入/輸出(I/O)線
455-1至455-Z‧‧‧共用輸入/輸出(I/O)線
460‧‧‧計算單元
460-1‧‧‧計算單元
460-2‧‧‧計算單元
465‧‧‧蝴蝶式網路
520‧‧‧具備記憶體中處理(PIM)能力之器件/記憶體器件/記憶體中處理(PIM)器件
521-1至521-7‧‧‧記憶體庫
531-1至531-7‧‧‧控制邏輯
532-1至532-7‧‧‧定序器
533-1至533-7‧‧‧時序電路
540-1至540-7‧‧‧控制器
541‧‧‧高速介面(HSI)/介面
545‧‧‧記憶體庫仲裁器
555-1至555-7‧‧‧共用輸入/輸出(I/O)線
601‧‧‧子陣列遮罩
602-1‧‧‧位址指標
602-2‧‧‧位址指標
603‧‧‧索引
604‧‧‧條件碼
611‧‧‧暫存器位址指標
612‧‧‧暫存器索引
624-1至624-N‧‧‧邏輯條
631-1至631-Z‧‧‧計算組件
641‧‧‧遮罩條
642‧‧‧控制器
655‧‧‧共用輸入/輸出(I/O)線
660‧‧‧計算組件/計算單元
706‧‧‧感測放大器
707-1‧‧‧傳遞閘
707-2‧‧‧傳遞閘
713‧‧‧邏輯運算選擇邏輯/運算選擇邏輯
731‧‧‧計算組件
742‧‧‧交換電晶體
750-1‧‧‧隔離電晶體
750-2‧‧‧隔離電晶體
752‧‧‧邏輯選擇電晶體
754‧‧‧邏輯選擇電晶體
755-1‧‧‧共用輸入/輸出(I/O)線
755-2‧‧‧共用輸入/輸出(I/O)線
762‧‧‧邏輯選擇電晶體
764‧‧‧邏輯選擇電晶體
781‧‧‧右移位電晶體
782‧‧‧控制線
783‧‧‧控制線
786‧‧‧右移位電晶體
787‧‧‧反相器
788‧‧‧反相器
789‧‧‧左移位電晶體
790‧‧‧左移位電晶體
791‧‧‧控制線
792‧‧‧控制線
844‧‧‧欄
845‧‧‧欄
847‧‧‧列
875‧‧‧連接路徑
876‧‧‧列
877‧‧‧列
878‧‧‧列
879‧‧‧列
880‧‧‧標頭
FT‧‧‧控制信號
FF‧‧‧控制信號
ISO‧‧‧控制信號
Pass‧‧‧邏輯運算選擇邏輯信號
Pass*‧‧‧邏輯運算選擇邏輯信號
PHASE 1R‧‧‧信號
PHASE 2R‧‧‧信號
PHASE 1L‧‧‧信號
PHASE 2L‧‧‧信號
TF‧‧‧控制信號
TT‧‧‧控制信號
圖1A係根據本發明之數項實施例之呈包含一記憶體器件之一電子系 統之形式之一裝置的一方塊圖。
圖1B係根據本發明之數項實施例之呈包含一記憶體器件(其具有在一陣列之記憶體庫區段本端之一資料路徑中之一共用輸入/輸出(I/O)線)之一電子系統之形式之一裝置的另一方塊圖。
圖2係繪示根據本發明之數項實施例之一記憶體器件之感測電路的一示意圖，該感測電路包含一計算組件。
圖3係繪示根據本發明之數項實施例之用於一陣列之一資料路徑中之複數個共用I/O線之電路的一示意圖。
圖4A係繪示藉由在一陣列本端之一資料路徑中之複數個共用I/O線耦合至具有複數個邏輯條之一計算單元的該陣列之複數個區段的一方塊圖實例。
圖4B係繪示複數個陣列之一方塊圖實例，該複數個陣列藉由在該等陣列本端之一資料路徑中之複數個共用I/O線耦合至一計算單元中之複數個計算組件，其中該計算組件具有等於一共用I/O線之資料路徑之間距之一間距且該間距係該陣列之數位線之一間距的倍數。
圖5係繪示根據本發明之數項實施例之一記憶體器件之一控制器之一實例的一方塊圖。
圖6係繪示一記憶體器件之一控制器之另一實例的一方塊圖，該控制器使用在一陣列本端之一資料路徑中之一共用I/O線控制資料值至具有複數個邏輯條之一計算單元的移動。
圖7係繪示根據本發明之數項實施例之一記憶體器件之感測電路的一示意圖。
圖8係繪示根據本發明之數項實施例之藉由圖3中所展示之一感測電 路實施之可選擇邏輯運算結果的一邏輯表。
本發明包含用於在資料路徑中計算之裝置及方法。在至少一項實施例中，一裝置包含具有一記憶體胞陣列之一記憶體器件及耦合至該記憶體胞陣列之感測電路。在一些實施例中，該記憶體器件可為一記憶體中處理(PIM)器件且該感測電路可包含一感測放大器及一計算組件(例如，耦合至記憶體胞之各行)。
一共用輸入/輸出(I/O)線用作與陣列相關聯之一資料路徑。該共用I/O線將感測電路耦合至該共用I/O線之該資料路徑中之一計算組件。與該共用I/O線之該資料路徑相關聯之計算組件具有等於該資料路徑之間距之一間距且該間距依據記憶體胞陣列之數位線之一間距而變化。例如，計算組件具有一間距，其係記憶體胞陣列之數位線之間距的整數倍。如本文中所使用，一「共用I/O線」意謂在一資料路徑中之陣列本端之一I/O線，該資料路徑具有依據記憶體胞陣列之一間距而變化之一間距。該共用I/O可定位於記憶體陣列之一記憶體庫上且可經多工化至該陣列之複數個行(例如，一動態隨機存取記憶體(DRAM)陣列之互補數位線)。該共用I/O不同且相異於與陣列相關聯之I/O電路，其意欲根據一陣列協定(諸如DDR4)往返於一陣列移動資料及/或運用一主機將資料移至及移出一記憶體器件。
在一些實施例中，計算組件係在與陣列本端之資料路徑之共用I/O線相關聯之一邏輯條中。陣列可具有用於在該陣列本端之資料路徑之複數個共用I/O線且該邏輯條可具有複數個計算組件。該複數個計算組件之各者係與陣列本端之資料路徑之複數個共用I/O線之至少一者相關聯。在一些實施例中，該複數個計算組件中之每一個計算組件係與陣列本端之資料路 徑之複數個共用I/O線之一者相關聯。
在一些實施例中，複數個計算組件之各者可移位至陣列本端之資料路徑之複數個共用I/O線之另一者。在一些實施例中，陣列係一動態隨機存取記憶體(DRAM)陣列且感測電路包含一感測放大器及一計算組件。
記憶體器件包含一控制器且可進一步包含可選擇地耦合至一記憶體胞行且經組態以儲存(例如，快取)自感測電路移動之一資料值之一鎖存器。記憶體器件包含一控制器，該控制器經組態以引導一資料值自陣列中之一記憶體胞列移動至與該陣列本端之資料路徑之複數個共用I/O線之一者相關聯之一計算組件。
如下文更詳細描述，實施例可容許一主機系統分配一或多個DRAM記憶體庫中之數個位置(例如，陣列、子陣列及/或子陣列之部分)以保持(例如，儲存)及/或處理資料。一主機系統及一控制器可對整個區塊之程式指令(例如，PIM命令指令)及資料執行位址解析且引導(例如，控制)資料及命令分配、儲存及/或移動(例如，流動)至一目的地(例如，目標)記憶體庫內之經分配位置(例如，子陣列及子陣列之部分)中。寫入資料及/或執行命令(例如，執行運算，如本文中所描述)可利用DRAM器件之一正常DRAM寫入路徑。如讀者將瞭解，雖然關於本文中所提呈之實例論述一DRAM型PIM器件，但實施例並不限於一PIM DRAM實施方案。
本文中所描述之記憶體器件可使用針對子陣列之一記憶體庫之數個控制器、針對個別子陣列之控制器及/或針對鎖存器組件之控制器(例如，各控制器為一定序器、一狀態機、一微控制器、一子處理器、ALU電路或某一其他類型之控制器)來執行一指令集以對資料(例如，一或多個運算元)執行一運算。如本文中所使用，運算可為(例如)一布林邏輯運算(諸如 AND、OR、NOT、NAND、NOR及XOR)，及/或其他運算(例如，反相、移位、算術、統計以及許多其他可能運算)。例如，功能單元電路可用於經由數個邏輯運算對運算元執行算術運算，諸如加法、減法、乘法及除法。
本發明描述實現對儲存於記憶體胞中之資料值(例如，在移動至一計算組件時，如本文中所描述)執行運算(例如，PIM運算，諸如AND、OR、再新、列複製、移位、加法、乘法等)，實質上同時對來自一相同記憶體庫、該相同記憶體庫中之一相同子陣列及/或該相同子陣列中之一相同列(例如，在一DRAM陣列中，以及其他類型之記憶體陣列中)之資料值執行(例如)讀取及/或寫入操作。例如，可對儲存於一子陣列之記憶體胞之一列中之資料值執行該等運算，實質上同時藉由一控制器及/或一主機對相同資料執行讀取及/或寫入操作，如本文中所描述。
因此，當一列經啟動以在一陣列中經感測時，儲存於該列之記憶體胞中之資料值(例如，整個列之資料值)可移動(例如，複製、傳送及/或輸送)至與該陣列相關聯之一資料路徑中之複數個計算組件(例如，其等各形成一計算單元中之一邏輯條之至少一部分)。複數個共用輸入/輸出(I/O)線將該等資料值耦合至該陣列本端之該資料路徑中之該複數個計算組件。與該等共用I/O線之該資料路徑相關聯之該複數個計算組件具有依據記憶體胞陣列之數位線之一間距而變化之一間距。在本文中所描述之一些實施例中，一計算單元中之一邏輯條之複數個計算組件可與一陣列之一記憶體庫之各記憶體庫區段相關聯。與一共用I/O相關聯之計算組件可經組態以耦合(例如，直接或間接連接，如本文中所描述)至陣列本端之共用I/O之一資料路徑，且可進一步耦合至連接至遠離記憶體器件之一主機之一資料匯 流排及/或耦合至將記憶體器件上之一陣列之一記憶體庫連接至一陣列之另一記憶體庫的一資料匯流排。
在一個實例中，本發明在一些實施例中描述在感測一列時，該列中之資料值(例如，來自該列中之所有16,384個記憶體胞之資料值)可經移動以儲存(例如，快取)於一鎖存器組件(例如，感測放大器)中以進一步在一共用I/O線上移動至陣列本端之共用I/O之資料路徑中的一計算單元中之一邏輯條。在一個實例中，兩千個資料值(2K)可藉由一八路多工器透過兩千個(2K)共用I/O線自1萬6千行(例如，數位線對)之鎖存器多工化至一計算單元之一邏輯條中之兩千個(2K)計算組件(例如，2K個位元)。在另一實例中，一千個資料值(1K)可藉由十六路多工器透過一千條(1K)共用I/O線自1萬6千行(例如，數位線對)之鎖存器多工化至一計算單元之一邏輯條中之一千個(1K)計算組件(例如，1K個位元)。因而，自其移動資料值之記憶體庫、子陣列及/或列中之記憶體胞可用於(例如，藉由使原始資料值移動至陣列本端之共用I/O之資料路徑中之計算單元中的一邏輯條而)對儲存於其中之其他資料值執行運算。
如本文中所使用，資料移動係一包含性術語，其包含(例如)將資料值自一源位置複製、傳送及/或輸送至一目的地位置。例如，資料可自一子陣列之一鎖存器(例如，感測放大器)移動至陣列本端之一共用I/O線之一資料路徑中之一邏輯條中的一計算組件。複製資料值可指示儲存(快取)於鎖存器中之資料值經複製及移動至陣列本端之共用I/O線之資料路徑中之一邏輯條中的一計算組件且儲存於子陣列之列中之原始資料值可保持不變。傳送資料值可指示儲存(快取)於鎖存器中之資料值經複製及移動至陣列本端之共用I/O線之資料路徑中之一邏輯條中的一計算組件且儲存於子 陣列之列中之原始資料值之至少一者可改變(例如，藉由經擦除及/或藉由一後續寫入操作，如本文中所描述)。輸送資料值可用於指示藉以使經複製及/或經傳送之資料值移動(例如，藉由將資料值自源位置放置於共用I/O線上且輸送至目的地位置)之程序。
PIM DRAM架構之實施方案可在感測放大器及計算組件層級處(例如，在一邏輯條中)執行處理。PIM DRAM架構之實施方案可容許僅有限數目個記憶體胞(例如，大約1K或1024個記憶體胞，如上文一個實例中給出)連接至陣列本端之共用I/O線之資料路徑中之一邏輯條中的各計算組件。一陣列可包含自大約8K至大約16K行(數位線對)及相關聯感測放大器。一陣列之一記憶體庫可劃分成四(4)個象限且各象限可具有複數個子陣列，例如，三十二(32)個子陣列。各子陣列可具有複數個列(例如，512列)且耦合至大約16K行。然而，實施例並不限於此闡釋性實例。
在一些實施例中，作為一計算單元之部分之複數個邏輯條可與各象限相關聯。例如，在陣列本端之共用I/O線之資料路徑中之一計算單元中的各邏輯條可與一記憶體庫之各象限中之一子陣列相關聯。因此，在以上實例中，在陣列本端之共用I/O線之資料路徑中的一計算單元可具有128個邏輯條(4個象限，一個邏輯條針對每象限32個子陣列之各者)。然而，實施例並不限於此闡釋性實例。在一些實施例中，記憶體(例如，一DRAM陣列中之記憶體胞之)之一記憶體庫可包含DRAM之64K列×16K行以提供大約十億位元之記憶體。
本發明描述在一陣列本端之一共用I/O線之一資料路徑中的一計算組件，其包含用作感測放大器以儲存(快取)自與該陣列相關聯之感測電路移動(例如，複製、傳送及/或輸送)之資料值的複數個鎖存器。計算組件可在 陣列本端之複數個共用I/O線之資料路徑中之一計算單元中的複數個邏輯條中使得該複數個邏輯條各包含總數目個計算組件之一子集。計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N(例如，如結合圖1B展示及描述)具有等於在陣列之一記憶體庫121-1本端之複數個共用I/O線155之資料路徑之間距的一間距。根據實施例，該複數個共用I/O線155之資料路徑之間距依據一記憶體胞陣列之數位線之一間距而變化。計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N可藉由感測電路150及/或額外鎖存器170(圖1A中所展示)耦合至複數個共用I/O線155之資料路徑。
因而，該架構可促進儲存於一陣列之一列中之資料值移動(例如，複製、傳送及/或輸送)至陣列本端之複數個共用I/O線之資料路徑中的計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N。具有感測放大器之感測電路150(且其在一些實施例中亦可包含如圖2中所展示之計算組件)可將來自一陣列中之記憶體胞之一經多工化行之記憶體胞耦合至該陣列本端之複數個共用I/O線155之資料路徑中之一計算單元中的計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N。以此方式，計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N可經由選擇邏輯(結合圖3至圖7所論述)透過複數個共用I/O線155間接耦合至一行之記憶體胞。
本文中所描述之記憶體陣列架構可提供除剛描述之益處以外之數個益處。可藉由(例如)與執行其他運算(例如，執行DDR4 I/O運算)並行地實現對儲存於記憶體胞中之資料執行之PIM運算而增大整體處理速度。例如，可在陣列本端之共用I/O線155之資料路徑中的具有複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N之一計算單元中執行PIM運算。藉由實例且非限制地，一旦將資料值自陣列之列載入至該計算 單元中之複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N，便可在該計算單元中以2奈秒(ns)之速度(相較於觸發陣列中之列所需之60奈秒(ns)之一例示性時間)控制計算操作而無需將該等資料值移動回至該等列中。以此方式，計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N提供經移動資料值之儲存以執行特定函數(例如，AND、OR、NOR、XOR、加法、減法、乘法、除法等)，同時可將一列之原始資料值保存回至一列，保存於別處及/或覆寫。如結合圖5及圖6更多論述，可藉由一記憶體庫之一控制器引導在陣列本端之複數個共用I/O線之資料路徑中之計算單元中的計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N之操作。
在本發明之以下詳細描述中，參考形成本發明之一部分之隨附圖式，且在隨附圖式中藉由圖解展示可如何實踐本發明之一或多項實施例。此等實施例經足夠詳細描述以使一般技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可在不脫離本發明之範疇之情況下作出程序、電及結構改變。
如本文中所使用，指定符諸如「X」、「Y」、「N」、「M」等(尤其關於圖式中之元件符號)指示可包含如此指定之數個特定特徵。亦應理解，本文中所使用之術語僅出於描述特定實施例之目的，且並不意欲限制。如本文中所使用，除非上下文另有明確規定，否則單數形式「一」、「一個」及「該」可包含單數及複數個參考物兩者。此外，「數個」、「至少一個」及「一或多個」(例如，數個記憶體陣列)可係指一或多個記憶體陣列，而「複數個」意指一個以上此等事物。此外，貫穿此申請案在一容許意義上(亦即，有可能、能夠)而非在一強制意義上(亦即，必須)使 用字詞「可(can及may)。術語「包含」及其衍生詞意謂「包含(但不限於)」。術語「耦合(coupled/coupling)」意謂直接或間接實體連接或用於命令及/或資料之存取及移動(傳輸)，視內容脈絡情況而定。術語「資料」及「資料值」在本文中可互換使用且可具有相同含義，視內容脈絡情況而定。
如本文中所描述，複數個共用I/O線155可經由耦合至各陣列之選擇邏輯而由複數個子陣列、記憶體庫區段、象限、列及/或記憶體胞之特定行可選擇地共用。例如，包含一感測放大器及用於數個行之一可選擇子集(例如，總數目個行之八(8)個、十六(16)個等行子集)之各者之選擇邏輯的感測電路150及/或額外鎖存器170可選擇地耦合至複數個共用I/O線155之各者以使資料值移動至該複數個共用I/O線之一資料路徑中之一計算單元中的複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N。在一些實施例中，可選擇地耦合至複數個共用I/O線155之各者之複數個計算組件131-1、…、131-M可對應於可選擇地耦合至該複數個共用I/O線之行數(例如，2K、1K等)。因為單數形式「一」、「一個」及「該」在本文中可包含單數及複數個參考物兩者，所以除非上下文另有明確規定，否則「共用I/O線」可用於指代「一對互補共用I/O線」。此外，「共用I/O線」係「複數個共用I/O線」之一縮寫。
本文中之圖遵循一編號慣例，其中首位數字或前幾位數字對應於圖號且剩餘數字識別圖中之一元件或組件。可藉由使用類似數字識別不同圖之間的類似元件或組件。例如，108可指代圖1A中之元件「08」，且一類似元件可在圖2中指代為208。如將瞭解，可添加、交換及/或消除本文中之各項實施例中所展示之元件，以便提供本發明之數項額外實施例。此 外，圖中所提供之元件之比例及/或相對標度旨在繪示本發明之某些實施例，且不應被視作限制意義。
圖1A係根據本發明之數項實施例之呈包含一記憶體器件120(其包含一記憶體陣列130)之一計算系統100之形式之一裝置的一方塊圖。如本文中所使用，一記憶體器件120、控制器140、記憶體陣列130、感測電路150及/或數個額外鎖存器170亦可被單獨視作一「裝置」。
如本文中所使用，額外鎖存器意謂感測、耦合及/或移動(例如，讀取、儲存、快取)一陣列中之記憶體胞之資料值且相異於圖1B、圖3至圖4及圖6至圖7中所展示之複數個共用I/O線155之一資料路徑中的一計算單元中之複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N之額外功能性(例如，放大器、選擇邏輯)。如圖1B中所展示，在陣列本端之複數個共用輸入/輸出(I/O)線155之一資料路徑中的邏輯條124-1、…、124-N可與記憶體庫121-1中之記憶體胞之各種記憶體庫區段123-1、…、123-N相關聯。記憶體庫121-1可為記憶體器件120上之複數個記憶體庫之一者。
圖1A中之系統100包含耦合(例如，連接)至記憶體器件120之一主機110。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶體卡讀取器以及各種其他類型之主機。主機110可包含一系統主機板及/或底板，且可包含數個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者可在相同積體電路上。系統100可為(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其之一部分。儘管圖1A中所展示之實例繪示具有馮．諾伊曼(Von Neumann)架構之一系統，然本發明之實施例亦可實施於非馮．諾伊曼架構中，其可不包含通常與馮．諾伊曼架構相關聯之一或多個組件(例如，CPU、ALU等)。
為清楚起見，系統100已經簡化以集中於與本發明特定相關之特徵。記憶體陣列130可為DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列以及其他類型之陣列。陣列130可包含配置成藉由存取線(其等在本文中可稱為字線或選擇線)耦合之列及藉由感測線(其等在本文中可稱為資料線或數位線)耦合之行之記憶體胞。儘管圖1A中展示一單個陣列130，然實施例並不受限於此。例如，記憶體器件120可包含數個陣列130(例如，DRAM胞、NAND快閃胞之數個記憶體庫等)。
記憶體器件120可包含位址電路142以鎖存藉由I/O電路144經由一資料匯流排156(例如，連接至主機110之一I/O匯流排)提供之位址信號(例如，經由本端I/O線及全域I/O線提供至外部ALU電路及/或DRAM DQ)。如本文中所使用，DRAM DQ可能夠經由一匯流排(例如，資料匯流排156)將資料輸入至一記憶體庫及/或自一記憶體庫輸出資料(例如，自控制器140及/或主機100輸出資料及/或將資料輸入至控制器140及/或主機100)。在一寫入操作期間，可將一電壓(高=1、低=0)施加至一DQ(例如，一接針)。此電壓可轉變成一適當信號且儲存於一選定記憶體胞中。在一讀取操作期間，一旦完成存取，自一選定記憶體胞讀取之一資料值便可出現於DQ處且(例如，藉由輸出啟用信號為低)啟用輸出。在其他時間，DQ可處於一高阻抗狀態中，使得DQ未流出或汲入電流且未向系統呈現一信號。當兩個或兩個以上器件(例如，記憶體庫)共用一經組合資料匯 流排時，此亦可減少DQ爭用，如本文中所描述。此等DQ係單獨的且相異於在陣列130本端之一資料路徑中之複數個共用I/O線155(在圖1B中)。
狀態及異常資訊可(例如)透過一頻帶外(OOB)匯流排157(例如，高速介面(HSI))自記憶體器件120之控制器140提供至一通道控制器143，繼而可自該通道控制器143提供至主機110。該通道控制器143可包含一邏輯組件以將複數個位置(例如，針對子陣列之控制器)分配於各自記憶體庫之陣列中以儲存與複數個記憶體器件120之各者之操作相關聯的各種記憶體庫之記憶體庫命令、應用程式指令(例如，針對操作序列)及引數(PIM命令)。通道控制器143可將命令(例如，PIM命令)分派給複數個記憶體器件120以將該等程式指令儲存於一記憶體器件120之一給定記憶體庫121(圖1B)內。
透過位址電路142接收位址信號且藉由一列解碼器146及一行解碼器152解碼該等位址信號以存取記憶體陣列130。可藉由使用感測電路150之如本文中所描述之數個感測放大器感測在感測線(數位線)上之電壓及/或電流變化而自記憶體陣列130感測(讀取)資料。一感測放大器可自記憶體陣列130讀取及鎖存一頁(例如，一列)資料。如本文中所描述，額外計算電路可耦合至感測電路150且可結合感測放大器一起用於感測、儲存(例如，快取及/或緩衝)、執行計算函數(例如，運算)及/或移動資料。可使用I/O電路144以經由資料匯流排156(例如，64位元寬資料匯流排)與主機110進行雙向資料通信。可使用寫入電路148以將資料寫入至記憶體陣列130。
控制器140(例如，圖5中所展示之記憶體庫控制邏輯、定序器及時序電路)可解碼藉由控制匯流排154自主機110提供之信號(例如，命令)。此等信號可包含晶片啟用信號、寫入啟用信號及/或位址鎖存信號，該等信 號可用於控制對記憶體陣列130執行之操作，包含資料感測、資料儲存、資料移動(例如，複製、傳送及/或輸送資料值)、資料寫入及/或資料擦除操作以及其他操作。在各項實施例中，控制器140可負責執行來自主機110之指令且存取記憶體陣列130。控制器140可為一狀態機、一定序器或某一其他類型之控制器。控制器140可控制使資料在一陣列(例如，記憶體陣列130)之一列中移位(例如，向右或向左)及執行微碼指令以執行諸如計算操作之運算，例如，AND、OR、NOR、XOR、加法、減法、乘法、除法等。
下文(例如，在圖2及圖3中)進一步描述感測電路150之實例。例如，在一些實施例中，感測電路150可包含數個感測放大器及數個計算組件，其等可用作一累加器且可用於在各子陣列中(例如，對與互補感測線相關聯之資料)執行運算。
在一些實施例中，感測電路150可用於使用儲存於記憶體陣列130中之資料作為輸入執行操作且參與將用於複製、傳送、輸送、寫入、邏輯及/或儲存操作之資料移動至記憶體陣列130中之一不同位置而不經由一感測線位址存取傳送資料(例如，未觸發一行解碼信號)。因而，各種計算函數可使用感測電路150且在感測電路150內執行而非藉由感測電路150外部之處理資源(例如，藉由與主機110相關聯之一處理器及/或定位於器件120上(諸如定位於控制器140上或別處)之其他處理電路，諸如ALU電路)執行(或與由處理資源執行相關聯)。然而，此外，根據本發明之實施例對自陣列之列移動至一計算單元中之複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N之資料值執行計算函數。且作為一實例，根據實施例，可在該計算單元中以2奈秒(ns)之速度(相較於觸發陣列中之列所需 之60奈秒(ns)之一例示性時間)控制計算操作而無需將該等資料值移動回至該等列中。
在各種先前方法中，(例如)與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由本端I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含數個暫存器且將使用運算元執行計算函數且結果將經由I/O電路144傳送回至陣列。
相比而言，根據本發明之實施例在陣列本端之一資料路徑中之一計算單元中對經由複數個共用I/O線155自陣列之列移動至複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N之資料值執行計算函數。此外，感測電路150可經組態以對儲存於記憶體陣列130中之資料執行運算且在未啟用耦合至感測電路150之一I/O線(例如，一本端I/O線)的情況下將結果儲存回至記憶體陣列130。然而，一旦經載入，便可在計算單元中更快(例如，以2奈秒(ns)之速度)(相較於觸發陣列中之列所需之(例如)60奈秒(ns)之一例示性時間)地控制計算操作而無需將該等資料值移動回至列中。感測電路150可形成於與陣列之記憶體胞之間距上。與複數個共用I/O線155之資料路徑相關聯的複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N具有等於該資料路徑之間距之一間距且該間距依據記憶體胞陣列之數位線之一間距而變化。例如，計算組件具有該記憶體胞陣列之數位線之間距的整數倍之一間距。
例如，本文中所描述之感測電路150可形成於與一對互補感測線(例如，數位線)相同之一間距上。作為一實例，一對互補記憶體胞可具有擁有一6F2間距(例如，3F x 2F)之一胞大小，其中F係一特徵大小。若該等互補記憶體胞之一對互補感測線之間距係3F，則感測電路在間距上指示該 感測電路(例如，每各自對之互補感測線一感測放大器及對應計算組件)經形成以裝配於該等互補感測線之3F間距內。同樣地，與複數個共用I/O線155之資料路徑相關聯之計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N具有依據該等互補感測線之3F間距而變化之一間距。例如，計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N將具有記憶體胞陣列之數位線之3F間距的整數倍之一間距。
相比而言，各種先前系統之(若干)處理資源(例如，一計算引擎，諸如一ALU)之電路可不符合與一記憶體陣列相關聯之間距規則。例如，一記憶體陣列之記憶體胞可具有一4F2或6F2胞大小。因而，與先前系統之ALU電路相關聯之器件(例如，邏輯閘)可不能夠形成於與記憶體胞之間距上(例如，形成於與感測線相同之一間距上)，例如，此可影響晶片大小及/或記憶體密度。在一些計算系統及子系統(例如，一中央處理單元(CPU))之背景內容中，可在並不處於與記憶體(例如，陣列中之記憶體胞)之間距上及/或具有記憶體之晶片上之一位置中處理資料，如本文中所描述。例如，可藉由與一主機相關聯之一處理資源(例如，而非在與記憶體之間距上)處理資料。
因而，在數項實施例中，不需要在陣列130及感測電路150外部之電路來執行計算函數，因為感測電路150可在不使用一外部處理資源的情況下執行適當操作以執行此等計算函數或可在陣列本端之複數個共用I/O線之一資料路徑中執行此等操作。因此，感測電路150及/或複數個共用I/O線155之一資料路徑中之一計算單元中的複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N可用於至少在一定程度上補充或取代此一外部處理資源(或此一外部處理資源之至少頻寬消耗)。在一些實施例 中，感測電路150及/或複數個共用I/O線155之一資料路徑中之一計算單元中的複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N可用於執行除了藉由一外部處理資源(例如，主機110)執行之操作以外的操作(例如，執行指令)。例如，主機110及/或感測電路150可限於僅執行特定操作及/或特定數目個操作。
本文中所描述之操作可包含與一具備記憶體中處理(PIM)能力之器件相關聯之操作。具備PIM能力之器件操作可使用基於位元向量之操作。如本文中所使用，術語「位元向量」意謂一位元向量記憶體器件(例如，一PIM器件)上之實體上連續儲存於一記憶體胞陣列之一列中之實體上連續數目個位元。因此，如本文中所使用，一「位元向量操作」意謂對一位元向量(其係(例如，藉由一PIM器件使用之)虛擬位址空間之一連續部分)執行之一操作。例如，該PIM器件中之虛擬位址空間之一列可具有16K個位元之一位元長度(例如，對應於一DRAM組態中之16K對互補記憶體胞)。如本文中所描述，用於此一16K位元列之感測電路150可包含形成於與可選擇地耦合至該16位元列中之對應記憶體胞之感測線之間距上的一對應16K個處理元件(例如，計算組件，如本文中所描述)。PIM器件中之一計算組件可作為一單位元處理元件(PE)而對藉由感測電路150感測(例如，藉由與計算組件成對之一感測放大器感測及/或儲存於該感測放大器中，如本文中所描述)之記憶體胞之列之位元向量的一單個位元進行操作。類似地，複數個共用I/O線155之一資料路徑中之一計算單元中的複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N可作為一單位元處理元件(PE)而對儲存於一陣列中之記憶體胞之列之位元向量的一單個位元進行操作。
啟用一I/O線可包含啟用(例如，接通、啟動)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及/或耦合至該I/O線之一源極/汲極之一電晶體。然而，實施例並不限於不啟用一I/O線。例如，在數項實施例中，感測電路(例如，150)可用於在不啟用陣列之行解碼線的情況下執行操作。
然而，可啟用複數個共用I/O線155以便將資料值載入至該複數個共用I/O線155之一資料路徑中之一計算單元中的複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N(其中可更快地控制計算操作)。例如，在該計算單元中之該複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N中，可依2奈秒(ns)之速度執行計算操作。此速度增強可歸因於無需憑藉用於觸發陣列中之列之相關聯時間(例如，60奈秒(ns))將資料值移動回至列中。
圖1B係根據本發明之數項實施例之一記憶體器件之一記憶體庫121-1之一方塊圖。例如，記憶體庫121-1可表示一記憶體器件120之一例示性記憶體庫。如圖1B中所展示，一記憶體庫121-1可包含複數個主記憶體行(水平展示為X)(例如，在一例示性DRAM記憶體庫中之16,384行)。此外，記憶體庫121-1可劃分成記憶體庫區段(例如，32個子陣列之象限)123-1、123-2、…、123-N。各記憶體庫區段可與複數個共用I/O線155之一資料路徑中之一計算單元中之邏輯條124-1、…、124-N中的複數個計算組件131-1、…、131-M相關聯。記憶體庫區段123-1、…、123-N之各者可包含複數個列(垂直展示為Y)(例如，各區段可為一例示性DRAM記憶體庫中之包含32個子陣列之一象限，各子陣列各可包含512列)。例示性實施例並不限於本文所描述之行及列之例示性水平及/或垂直定向或該等行及 列之例示性數目。
如圖1B中所展示，記憶體庫121-1可劃分成複數個記憶體庫區段123-1、…、123-N。各記憶體庫區段可具有在與其相關聯之複數個共用I/O線155之一資料路徑中之一計算單元中的複數個計算組件131-1、…、131-M及/或邏輯條124-1、…、124-N。記憶體庫121-1可包含用以引導對載入至複數個共用I/O線155之一資料路徑中之一計算單元中之邏輯條124-1、…、124-N中的複數個計算組件131-1、…、131-M之資料值之操作的一控制器140。
圖2係繪示根據本發明之數項實施例之感測電路250之一示意圖。感測電路250可對應於圖1A中所展示之感測電路150。
如圖2之例示性實施例中所展示，一記憶體胞可包含一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，一第一記憶體胞可包含電晶體202-1及電容器203-1，且一第二記憶體胞可包含電晶體202-2及電容器203-2等。在此實施例中，記憶體陣列230係1T1C(一個電晶體一個電容器)記憶體胞之一DRAM陣列，但可使用其他組態實施例(例如，每記憶體胞具有兩個電晶體及兩個電容器之2T2C)。在數項實施例中，記憶體胞可為破壞性讀取記憶體胞(例如，讀取儲存於胞中之資料損毀該資料使得最初儲存於胞中之資料在被讀取之後再新)。
記憶體陣列230之胞可配置成藉由存取(字)線204-X(列X)、204-Y(列Y)等耦合之列及藉由互補感測線對(例如，圖2中所展示之數位線DIGIT(D)及DIGIT(D)_)耦合之行。對應於各對互補感測線之個別感測線亦可分別被稱為數位線205-1 DIGIT(D)及205-2 DIGIT(D)_或圖3及圖4A至圖4B中之對應元件符號。儘管圖2中展示僅一對互補數位線，然本發明 之實施例並不受限於此，且一記憶體胞陣列可包含額外行之記憶體胞及數位線(例如，4,096、8,192、16,384等)。
儘管列及行係繪示為正交定向在一平面中，但實施例並不受限於此。例如，列及行可相對於彼此依任何可行三維組態定向。例如，列及行可相對於彼此定向成任何角度，可定向於一實質上水平平面中或一實質上垂直平面中，及/或可定向成一折疊拓撲以及其他可能三維組態。
記憶體胞可耦合至不同數位線及字線。例如，電晶體202-1之一第一源極/汲極區域可耦合至數位線205-1(D)，電晶體202-1之一第二源極/汲極區域可耦合至電容器203-1且電晶體202-1之一閘極可耦合至字線204-Y。電晶體202-2之一第一源極/汲極區域可耦合至數位線205-2(D)_，電晶體202-2之一第二源極/汲極區域可耦合至電容器203-2且電晶體202-2之一閘極可耦合至字線204-X。如圖2中所展示之一胞板可耦合至電容器203-1及203-2之各者。該胞板可為一共同節點，在各種記憶體陣列組態中可將一參考電壓(例如，接地)施加至該共同節點。
根據本發明之數項實施例，記憶體陣列230經組態以耦合至感測電路250。在此實施例中，感測電路250包括對應於各自記憶體胞行(例如，耦合至各自互補數位線對)之一感測放大器206及一計算組件231。感測放大器206可耦合至互補數位線對205-1及205-2。計算組件231可經由傳遞閘207-1及207-2耦合至感測放大器206。傳遞閘207-1及207-2之閘極可耦合至運算選擇邏輯213。
運算選擇邏輯213可經組態以包含：傳遞閘邏輯，其用於控制傳遞閘以將未轉置之互補數位線對耦合於感測放大器206與計算組件231之間；及交換閘邏輯，其用於控制交換閘以將經轉置之互補數位線對耦合於感測 放大器206與計算組件231之間。運算選擇邏輯213亦可耦合至互補數位線對205-1及205-2。運算選擇邏輯213可經組態以基於一選定操作控制傳遞閘207-1及207-2之連續性。
可操作感測放大器206以判定儲存於一選定記憶體胞中之一資料值(例如，邏輯狀態)。感測放大器206可包括一交叉耦合鎖存器(其在本文中可被稱為一主要鎖存器)。在圖2中所繪示之實例中，對應於感測放大器206之電路包括一鎖存器215，鎖存器215包含耦合至一對互補數位線D 205-1及(D)_205-2之四個電晶體。然而，實施例並不限於此實例。鎖存器215可為一交叉耦合鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)227-1及227-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)229-1及229-2之另一對電晶體之閘極交叉耦合)。包括電晶體227-1、227-2、229-1及229-2之交叉耦合鎖存器215可被稱為主要鎖存器。
在操作中，當感測(例如，讀取)一記憶體胞時，數位線205-1(D)或205-2(D)_之一者上之電壓將略大於數位線205-1(D)或205-2(D)_之另一者上之電壓。可驅使一ACT信號及一RNL*信號降低以啟用(例如，觸發)感測放大器206。具有較低電壓之數位線205-1(D)或205-2(D)_將接通PMOS電晶體229-1或229-2之一者至大於PMOS電晶體229-1或229-2之另一者之程度，藉此驅使具有較高電壓之數位線205-1(D)或205-2(D)_升高至大於另一數位線205-1(D)或205-2(D)_經驅使而升高之程度。
類似地，具有較高電壓之數位線205-1(D)或205-2(D)_將接通NMOS電晶體227-1或227-2之一者至大於NMOS電晶體227-1或227-2之另一者之程度，藉此驅使具有較低電壓之數位線205-1(D)或205-2(D)_降低至大於另一數位線205-1(D)或205-2(D)_經驅使而降低之程度。因 此，在一短暫延遲之後，具有稍大電壓之數位線205-1(D)或205-2(D)_透過一流出電晶體驅動至供應電壓VCC之電壓，且另一數位線205-1(D)或205-2(D)_透過一汲入電晶體驅動至參考電壓之電壓(例如，接地)。因此，交叉耦合NMOS電晶體227-1及227-2及PMOS電晶體229-1及229-2用作一感測放大器對，其等放大數位線205-1(D)及205-2(D)_上之差分電壓且操作以鎖存自選定記憶體胞感測之一資料值。
實施例並不限於圖2中所繪示之感測放大器206組態。作為一實例，感測放大器206可為一電流模式感測放大器及一單端感測放大器(例如，耦合至一個數位線之感測放大器)。又，本發明之實施例並不限於一折疊數位線架構(諸如圖2中所展示之架構)。
感測放大器206可連同計算組件231一起操作以使用來自一陣列之資料作為輸入而執行各種運算。在數項實施例中，可在不經由一數位線位址存取傳送資料的情況下(例如，在未觸發一行解碼信號使得經由本端I/O線將資料傳送至陣列及感測電路外部的電路之情況下)將一運算之結果儲存回至該陣列。因而，本發明之數項實施例可能夠使用少於各種先前方法之功率執行運算及與該等運算相關聯的計算函數。此外，因為數項實施例無需跨本端及全域I/O線傳送資料以便執行計算函數(例如，在記憶體與離散處理器之間)，所以相較於先前方法，數項實施例可實現一增大(例如，更快)之處理能力。
感測放大器206可進一步包含平衡電路214，平衡電路214可經組態以使數位線205-1(D)及205-2(D)_平衡。在此實例中，平衡電路214包括耦合於數位線205-1(D)與205-2(D)_之間的一電晶體224。平衡電路214亦包括各具有耦合至一平衡電壓(例如，VDD/2)之一第一源極/汲極區域之電 晶體225-1及225-2，其中VDD係與陣列相關聯的一供應電壓。電晶體225-1之一第二源極/汲極區域可耦合至數位線205-1(D)，且電晶體225-2之一第二源極/汲極區域可耦合至數位線205-2(D)_。電晶體224、225-1及225-2之閘極可耦合在一起且耦合至一平衡(EQ)控制信號線226。因而，啟動EQ啟用電晶體224、225-1及225-2，此將數位線205-1(D)及205-2(D)_有效地短接在一起且短接至平衡電壓(例如，VCC/2)。
儘管圖2展示包括平衡電路214之感測放大器206，然實施例並不受限於此，且平衡電路214可與感測放大器206離散地實施，以與圖2中所展示之組態不同之一組態實施，或完全不實施。
如下文進一步描述，在數項實施例中，感測電路250(例如，感測放大器206及計算組件231)可經操作以執行一選定運算且在不經由一本端或全域I/O線傳送來自感測電路之資料之情況下(例如，在不經由例如啟動一行解碼信號執行一感測線位址存取之情況下)首先將結果儲存於感測放大器206或計算組件231之一者中。
然而，進一步關於本文中所描述之實施例，具有感測放大器之感測電路150(且其在一些實施例中亦可包含如圖2中所展示之計算組件)亦可將來自一陣列中之記憶體胞之一經多工化行之記憶體胞耦合至如結合圖4所論述之在陣列本端之複數個共用I/O線455之資料路徑中之一計算單元460中的計算組件431-1、…、431-Z及/或邏輯條424-1、…、424-N。以此方式，計算組件431-1、…、431-Z及/或邏輯條424-1、…、424-N可經由選擇邏輯(結合圖3至圖7所論述)通過複數個共用I/O線455間接耦合至一行之記憶體胞。
運算(例如，涉及資料值之布林邏輯運算)之執行係基本且常用的。布 林邏輯運算係用於許多更高階運算中。因此，可藉由改良運算實現之速度及/或功率效率可轉變成更高階功能性之速度及/或功率效率。
如圖2中所展示，計算組件231亦可包括一鎖存器(其在本文中被稱為一次要鎖存器264)。次要鎖存器264可依類似於上文關於主要鎖存器215所描述之方式之一方式組態及操作，惟以下除外：包括次要鎖存器之交叉耦合之p通道電晶體(例如，PMOS電晶體)對可具有耦合至一供應電壓(例如，藉由一線212-2耦合至VDD)之其各自源極，且次要鎖存器之交叉耦合之n通道電晶體(例如，NMOS電晶體)對可具有選擇性地耦合至一參考電壓(例如，藉由一線212-1耦合至接地(GND))之其等各自源極，使得連續地啟用次要鎖存器。計算組件231之組態並不限於圖2中所展示之組態，且各種其他實施例係可行的。
如本文中所描述，一記憶體器件(例如，圖1A中之120)可經組態以經由一資料匯流排(例如，156)及一控制匯流排(例如，154)耦合至一主機(例如，110)。記憶體器件120中之一記憶體庫121可包含記憶體胞之複數個記憶體庫區段(圖1B中之123-1、…、123-N)。記憶體庫121可包含經由記憶體胞之複數個行(圖1B)耦合至複數個陣列之感測電路(例如，圖1A中之150及圖2及圖3中之對應元件符號)。該感測電路可包含耦合至該等行之各者之一感測放大器及一計算組件(例如，在圖2中分別為206及231)。
各記憶體庫區段123可與在陣列230本端之複數個共用I/O線(圖1B中之155)之一資料路徑中之一計算單元中的複數個邏輯條(例如，圖1B中之124-1、…、124-N)相關聯。耦合至記憶體庫之一控制器(例如，圖1A至圖1B中之140)可經組態以如本文中所描述般引導資料值移動至陣列230本端之一共用I/O線355/455(圖3及圖4)之一資料路徑中之一計算單元 360/460(圖3及圖4)中的一邏輯條424(圖4)中之一計算組件431(圖4)。
記憶體器件可包含具有可對應於記憶體胞之複數個行(圖1B)之一數目之複數個計算組件(例如，圖4中分別為431-1、…、431-Z)之一邏輯條(例如，圖1B中之124及圖4中之424)。如結合圖3進一步論述，感測電路250中之數個感測放大器206及/或計算組件231可(例如，經由圖3中之行選擇電路358-1及358-1)可選擇地耦合至複數個共用I/O線355(圖3)。該行選擇電路可經組態以藉由可選擇地耦合至複數個(例如，四個、八個及十六個及其他可能性)感測放大器及/或計算組件而可選擇地感測一陣列之記憶體胞之一特定行中之資料。
在一些實施例中，一記憶體庫中之複數個邏輯條(例如，圖1B中之124-1、…、124-N)之一數目可對應於該記憶體庫中之圖1B中之記憶體庫區段123-1、…、123-N(例如，具有複數個子陣列之一象限)之一數目。一邏輯條可包含在陣列230本端之一共用I/O線455(圖4)之一資料路徑中之複數個計算組件431-1、…、431-Z(圖4)，其等如同圖2中所展示之計算組件231。如圖3中將展示，自陣列之一列感測之資料值可藉由行選擇邏輯經由複數個共用I/O線355(圖3)並行移動至該複數個共用I/O線355(圖3)之一資料路徑中之一計算單元360(圖3)中的複數個計算組件431(圖4)。在一些實施例中，資料量可對應於該複數個共用I/O線之至少1K位元寬度。
如本文中所描述，記憶體胞陣列可包含DRAM記憶體胞之一實施方案，其中控制器經組態以回應於一命令而經由一共用I/O線將資料自源位置移動(例如，複製、傳送及/或輸送)至目的地位置。在各項實施例中，該源位置可在一第一記憶體庫中且該目的地位置可在陣列230本端之共用I/O 線355(圖3)之一資料路徑中之一計算單元360(圖3)中。
如圖3中所描述，裝置可經組態以將資料自包含與第一數目個感測放大器及計算組件相關聯之一特定列(例如，圖3中之319)及行位址之一源位置移動(例如，複製、傳送及/或輸送)至一共用I/O線(例如，圖3中之355)。此外，裝置可經組態以將資料移動至包含與共用I/O線355(圖3)之一資料路徑中之一計算單元360(圖3)相關聯的一特定邏輯條424(圖4)之一目的地位置。如讀者將瞭解，各共用I/O線355(圖3)可實際上包含一對互補共用I/O線(例如，圖3中之共用I/O線及共用I/O線*)。在本文中所描述之一些實施例中，2048個共用I/O線(例如，互補共用I/O線對)可經組態為一2048位元寬共用I/O線。在本文中所描述之一些實施例中，1024個共用I/O線(例如，互補共用I/O線對)可經組態為一1024位元寬共用I/O線。
圖3係繪示根據本發明之數項實施例之用於一記憶體器件中之資料移動之電路的一示意圖。圖3展示各耦合至各自互補共用I/O線355對(例如，共用I/O線及共用I/O線*)之八個感測放大器(例如，分別以306-0、306-1、…、306-7展示之感測放大器0、1、…、7)。圖3亦展示各經由各自傳遞閘307-1及307-2以及數位線305-1及305-2耦合至一各自感測放大器(例如，如對於感測放大器0以306-0展示)之八個計算組件(例如，以331-0、331-1、…、331-7展示之計算組件0、1、…、7)。例如，該等傳遞閘可如圖2中所展示般連接且可藉由一運算選擇信號Pass加以控制。例如，選擇邏輯之一輸出可耦合至傳遞閘307-1及307-2之閘極以及數位線305-1及305-2。對應感測放大器及計算組件對可促進形成以350-0、350-1、…、350-7指示之感測電路。
可將存在於互補數位線對305-1及305-2上之資料值載入至計算組件 331-0中，如結合圖2所描述。例如，當啟用傳遞閘307-1及307-2時，可將該對互補數位線305-1及305-2上之資料值自感測放大器傳遞至計算組件(例如，306-0至331-0)。當觸發感測放大器306-0時該對互補數位線305-1及305-2上之資料值可為儲存於該感測放大器中之資料值。
圖3中之感測放大器306-0、306-1、…、306-7可各對應於圖2中所展示之感測放大器206。圖3中所展示之計算組件331-0、331-1、…、331-7可各對應於圖2中所展示之計算組件231。一個感測放大器與一個計算組件之一組合可促成耦合至一共用I/O線355(其由該等共用I/O線355之一資料路徑中之數個邏輯條共用)之一DRAM記憶體子陣列325之一部分之感測電路(例如，350-0、350-1、…、350-7)。
圖3中所繪示之實施例之組態係為清楚目的而展示且並不限於此等組態。例如，圖3中所繪示之用於感測放大器306-0、306-1、…、306-7連同計算組件331-0、331-1、…、331-7及共用I/O線355之組態並不限於感測電路之感測放大器306-0、306-1、…、306-7與計算組件331-0、331-1、…、331-7之組合之一半形成於記憶體胞行322(未展示)上方且一半形成於記憶體胞行322下方。形成經組態以耦合至一共用I/O線之感測電路之感測放大器與計算組件之此等組合的數目亦不限於八個。此外，共用I/O線355之組態並不限於分成單獨耦合兩組互補數位線305-1及305-2之各者之兩個部分，共用I/O線355亦不限於定位於形成感測電路之感測放大器與計算組件之組合的中間(例如，而非定位於感測放大器與計算組件之組合之任一端處)。
圖3中所繪示之電路亦展示行選擇電路358-1及358-2，其經組態以實施相對於一子陣列325之特定行322、與其相關聯之互補數位線305-1及 305-2以及共用I/O線355之資料移動操作(例如，如藉由圖1A至圖1B中所展示之控制器140引導)。例如，行選擇電路358-1具有經組態以與對應行(諸如行0(332-0)、行2、行4及行6)耦合之選擇線0、2、4及6。行選擇電路358-2具有經組態以與對應行(諸如行1、行3、行5及行7)耦合之選擇線1、3、5及7。在各項實施例中，結合圖3所描述之行選擇電路358可表示藉由多工器(例如，一八(8)路多工器、十六(16)路多工器等)體現及包含在多工器中之功能性之至少一部分。
控制器140可耦合至行選擇電路358以控制選擇線(例如，選擇線0)以存取儲存於感測放大器、計算組件中及/或存在於互補數位線對(例如，305-1及305-2，當經由來自選擇線0之信號啟動選擇電晶體359-1及359-2時)上之資料值。啟動選擇電晶體359-1及359-2(例如，如藉由控制器140引導)實現行0(322-0)之感測放大器306-0、計算組件331-0及/或互補數位線305-1及305-2之耦合以將數位線0及數位線0*上之資料值移動至共用I/O線355。例如，該等經移動之資料值可為來自儲存(快取)於感測放大器306-0及/或計算組件331-0中之一特定列319之資料值。類似地可藉由控制器140啟動適當選擇電晶體而選擇來自行0至行7之各者之資料值。
此外，啟用(例如，啟動)選擇電晶體(例如，選擇電晶體359-1及359-2)可啟用一特定感測放大器及/或計算組件(例如，分別為306-0及/或331-0)以與一共用I/O線355耦合使得可將藉由一放大器及/或計算組件儲存之資料值移動至共用I/O線355(例如，放置於共用I/O線355上及/或傳送至共用I/O線355)。在一些實施例中，每次選擇一個行(例如，行322-0)以耦合至一特定共用I/O線355以移動(例如，複製、傳送及/或輸送)經儲存資料值。在圖3之例示性組態中，共用I/O線355係繪示為一共用、差分I/O線對 (例如，共用I/O線及共用I/O線*)。因此，選擇行0(322-0)可自一列(例如，列319)產生兩個資料值(例如，具有值0及/或1之兩個位元)及/或可產生如儲存於與互補數位線305-1及305-2相關聯之感測放大器及/或計算組件中之兩個資料值。此等資料值可並行輸入至共用差分I/O線355之各共用、差分I/O對(例如，共用I/O線及共用I/O線*)。
圖4A係繪示藉由在一陣列130(圖1A)本端之一資料路徑中之複數個共用I/O線455耦合至具有複數個邏輯條424-1、…、424-N之一計算單元460的陣列130之複數個區段423之一者的一方塊圖。在圖4A之例示性實施例中，記憶體庫區段423(例如，記憶體庫象限)經展示為具有複數個子陣列425-1、…、425-32。在圖4A中，記憶體庫象限423中繪示三十二(32)個子陣列。然而，實施例並不限於此實例。此實例展示具有藉由十六(16)多工化至共用I/O線455之16K行之一記憶體庫區段。因此，16K行經多工化至1K共用I/O線455使得每16行可提供可作為1024(1K)個位元之一群組並行移動至計算單元460之一資料值。此處，共用I/O線455對計算單元460提供一1K位元寬資料路徑。
在圖4A之實例中，各邏輯條424-1、…、424-N具有複數個計算組件431-1、…、431-Z，如本文中已結合圖2之感測電路250描述。在一些實施例中，複數個邏輯條424-1、…、424-N之各者經組態以使用複數個計算組件431-1、…、431-Z執行一計算函數。在一些實施例中，複數個邏輯條424-1、…、424-N之各者可使用複數個計算組件431-1、…、431-Z執行一不同邏輯運算。例如，在一些實施例中，複數個邏輯條424-1、…、424-N之至少一者可經組態以執行一長移位加速器操作，例如，八(8)六十四(64)位元桶形移位器操作。此實例亦可提供八(8)位元資料塊中之一部分 重新排序且可支援具有一8位元交叉條之256個位元之資料塊中之一收集/分散操作。在另一實例中，在一些實施例中複數個邏輯條424-1、…、424-N之至少一者可經組態以執行Kogge-Stone加速以產生一部分進位預看(carry look ahead)以加速一水平加法。在另一實例中，在一些實施例中複數個邏輯條424-1、…、424-N之至少一者可經組態以執行「資料塊」匹配加速。此實例可提供小位元群組(例如，4個或8個位元資料塊)中之垂直模式加速。在另一實例中，在一些實施例中複數個邏輯條424-1、…、424-N可經組態以用作一顯式遮罩暫存器以實施如將由一編譯器使用之布林運算。如本文中所使用，一「資料塊」指代參考小於一經定址資料列之一位元長度，例如，一256位元資料塊(在一128位元組可定址列內)可經定址以使一位元寬度匹配至一特定介面。此可期望匹配一16K+行記憶體陣列之一256位元介面。
根據實施例，與記憶體庫區段相關聯之控制器140(圖1A)可執行微碼指令以引導1K位元資料值自與一特定經存取列連接之複數個子陣列425-1、…、425-32中之各經多工化行並行移動至計算單元460中之一特定邏輯條424-1、…、424-N之一特定計算組件431-1、…、431-Z。
根據一些實施例，可使用一蝴蝶式網路465以將1K位元資料值連接至複數個邏輯條424-1、…、424-N之一各自者中之複數個計算組件431-1、…、431-Z之一各自者。藉由實例且非限制地，可將1K位元之資料值並行移動至與記憶體庫區段423之4個象限之各者中之32個子陣列425-1、…、425-32之各者相關聯的一邏輯條。在此實例中，具有1K計算組件431-1、…、431-Z之128個邏輯條424-1、…、424-N各可包含於計算單元460中。可根據來自控制器140(圖1A)之微碼指令對載入至計算單元460 之邏輯條424-1、…、424-N中之複數個計算組件431-1、…、431-Z的資料值進行操作以對該等資料值執行運算(例如，AND、OR、NOR、XOR、加法、減法、乘法、除法等)，如本文中已結合圖2之感測電路250描述。如上文所提及，一旦將資料值載入至計算單元460，便可根據藉由控制器140(圖1A)執行之微碼指令在計算單元中更快地(例如，以大約2奈秒(ns)之速度)控制計算操作而無需將該等資料值移動回至陣列130(圖1A)之列中。例如，可使用計算單元460以一更快速度(相較於觸發及存取該陣列130(圖1A)中之列所需之(例如)大約60奈秒(ns)之一例示性時間)執行計算操作。
在圖4A之例示性實施例中，複數個共用I/O線455之資料路徑中之計算單元460中的複數個計算組件431-1、…、431-Z及/或424-1、…、424-N具有等於一共用I/O線之資料路徑之間距之一間距。根據實施例，該資料路徑之間距依據記憶體胞之陣列130(圖1A)之數位線之一間距而變化(例如，係數位線之間距的倍數(2x、4x等))。例如，複數個計算組件431-1、…、431-Z及/或424-1、…、424-N具有該記憶體胞陣列之數位線之間距的整數倍之一間距。
圖4B係繪示複數個陣列之一方塊圖實例，該複數個陣列藉由在該等陣列本端之一資料路徑中之複數個共用I/O線耦合至一計算單元中之複數個計算組件，其中該計算組件具有等於一共用I/O線之資料路徑之間距之一間距且該間距係該陣列之數位線之一間距的倍數。圖4B之實例繪示複數個陣列(例如，記憶體庫象限423-1、423-2、陣列區段等)，其等可具有藉由數位線405存取之記憶體胞。
在圖4B之實例中，記憶體庫象限423-1及423-2經展示為具有根據一 數位線製程之一給定特徵尺寸(設計規則)之大約一萬六千(16K)條數位線405寬之一間距。記憶體庫象限423-1及423-2可各別地包括感測放大器條406-1及406-2。又展示複數個共用I/O線455-1、455-2、…、455-Z，其等可具有依據該數位線製程之給定特徵尺寸(設計規則)而變化(例如，係該給定特徵尺寸的倍數)之一不同間距。在圖4B之實例中，複數個共用I/O線455-1、455-Z之資料路徑具有數位線405之間距的大約十六(16)倍的一間距。因此在此實例中，展示分別透過16：1多工器(例如，409-1、…、409-Z及414-1、…、414-Z)多工化至16K數位線405之大約一千(1K)條共用I/O線455-1、…、455-Z。然而，實施例並不限於本文所提供之數值實例且可將更多或更少數位線405多工化至複數個共用I/O線455-1、…、455-Z。例如，共用I/O線455-1、…、455-Z可具有如藉由數位線製程之一給定特徵尺寸(設計規則)設定之數位線405之間距的倍數(除了16倍(例如，16x)以外)之一間距。
如圖4B之實例中所展示，一計算組件(例如，在複數個計算組件431-1、…、431-Z及451-1、…、451-Z中)可分別與各共用I/O線455-1、…、455-Z相關聯。該複數個計算組件431-1、…、431-Z及451-1、…、451-Z可分別在展示為460-1及460-2之一計算單元之圖4A中所展示之複數個邏輯條(例如，424-1、424-2、…、424-N)內。如圖4B之實例中所展示，一計算組件(例如，與各共用I/O線455-1、…、455-Z相關聯之複數個計算組件431-1、…、431-Z及451-1、…、451-Z中)可具有等於該等共用I/O線455-1、…、455-Z之資料路徑且因此係陣列(例如，423-1及423-2)之數位線405之間距的十六倍(例如，16x)之一間距。根據各項實施例，因為共用I/O線455-1、…、455-Z之資料路徑中之計算組件431-1、…、431-Z及 451-1、…、451-Z與數位線405之間距並不限於一對一(例如，1x倍)關係，所以該等計算組件431-1、…、431-Z及451-1、…、451-Z並不限於陣列423-1及423-2之「垂直」對準，且在此實例中可為十六倍(16x)。因而，共用I/O線455-1、…、455-Z之資料路徑中之計算組件431-1、…、431-Z及451-1、…、451-Z可用於(例如，藉由具有一更大佔據面積及空間)對儲存於其中之資料值執行更穩健邏輯運算集(諸如上文提及之長移位加速)，同時仍接近陣列423-1及423-2且不在陣列或記憶體晶粒之一周邊區域中。
圖5係繪示根據本發明之數項實施例之一記憶體器件之一控制器之一實例的一方塊圖。在一些實施方案中，該方塊圖提供一具備PIM能力之器件(諸如圖1A至圖2中之記憶體器件120)之一個實例之一部分的更多細節。在圖5之實例中，控制器540-1、…、540-7(通稱為控制器540)可與具備PIM能力之器件520之各記憶體庫521-1、…、521-7(通稱為521)相關聯。在圖5之實例中展示八個記憶體庫。然而，實施例並不限於此例示性數目。控制器540可表示圖1A中所展示之控制器140。各記憶體庫可包含一或多個記憶體胞陣列(未展示)。例如，各記憶體庫可包含一或多個陣列(諸如圖1A中之陣列130)且可包含圖1A中所展示之解碼器、其他電路及暫存器。在圖5中所展示之例示性具備PIM能力之器件520中，控制器540-1、…、540-7經展示為具有控制邏輯531-1、…、531-7、定序器532-1、…、532-7及時序電路533-1、…、533-7作為一記憶體器件520之一或多個記憶體庫521上之一控制器540之部分。該具備PIM能力之器件520可表示圖1A中所展示之記憶體器件120之部分。
如圖5之實例中所展示，具備PIM能力之器件520可包含用以在該具 備PIM能力之器件520處接收資料、位址、控制信號及/或命令之一高速介面(HSI)541。在各項實施例中，HSI 541可耦合至與具備PIM能力之器件520相關聯之一記憶體庫仲裁器545。HSI 541可經組態以自一主機(例如，如圖1A中之110)接收命令及/或資料。如圖5之實例中所展示，記憶體庫仲裁器545可耦合至複數個記憶體庫521-1、…、521-7。
在圖5中所展示之實例中，控制邏輯531-1、…、531-7可呈負責提取及執行來自各記憶體庫521-1、…、521-7之部分之一記憶體胞陣列(例如，如圖1A中之陣列130之一陣列)之機器指令(例如，微碼指令)之一微碼引擎之形式。定序器532-1、…、532-7亦可呈微碼引擎之形式。替代性地，控制邏輯531-1、…、531-7可呈特大指令字(VLIW)類型處理資源之形式且定序器532-1、…、532-7及時序電路533-1、…、533-7可呈狀態機及電晶體電路之形式。
控制邏輯531-1、…、531-7可將微碼指令解碼成藉由定序器532-1、…、532-7實施之函式呼叫(例如，微碼函式呼叫(uCODE))。圖6繪示在圖6中展示為642之控制器540之另一實施例，其繪示根據本發明之實施例之一定序器之一更詳細部分。微碼函式呼叫可為定序器532-1、…、532-7接收及執行以引起PIM器件520使用感測電路(諸如圖1A中之感測電路150)或使用圖4及圖6中所展示之計算單元460及660執行特定邏輯運算之操作。時序電路533-1、…、533-7可提供時序以協調該等邏輯運算之執行且負責提供對陣列(諸如圖1A中之陣列130)之無衝突存取。
如結合圖1A所描述，控制器540-1、…、540-7可經由圖5中展示為555-1、…、555-7之控制線及資料路徑耦合至與記憶體胞陣列相關聯之感測電路150、計算單元460/660及/或額外邏輯電路170(包含快取區、緩衝 器、感測放大器、擴展列位址(XRA)鎖存器及/或暫存器)。因而，圖1A、圖4及圖6中所展示之感測電路150、計算單元460/660及邏輯170可使用圖5中展示為555-1、…、555-7之共用I/O線相關聯於記憶體胞陣列130。控制器540-1、…、540-7可控制陣列之正規DRAM操作(諸如讀取、寫入、複製及/或擦除操作等)。此外，然而，藉由控制邏輯531-1、…、531-7擷取及執行之微碼指令及藉由定序器532-1、…、532-7接收及執行之微碼函式呼叫引起圖1A、圖4及圖6中所展示之感測電路150及/或計算單元460/660執行額外邏輯運算(諸如加法、乘法或(作為一更特定實例)布林運算，諸如AND、OR、XOR等)，其等不同於常規DRAM讀取及寫入操作(例如，比常規DRAM讀取及寫入操作更複雜)。因此，在此具備PIM能力之器件520實例中，可在一具備PIM能力之器件520之記憶體庫521-1、…、521-7上執行微碼指令執行及邏輯運算。
根據實施例，控制邏輯531-1、…、531-7、定序器532-1、…、532-7及時序電路533-1、…、533-7可操作以針對一DRAM陣列產生操作循環序列及/或引導記憶體器件520上(例如，記憶體庫521-1、…、521-7上，包含在共用I/O線455-1、…、455-7之一資料路徑中之一計算單元460/660中)之運算(例如，邏輯運算)的執行。在具備PIM能力之器件520實例中，各序列可經設計以執行一起達成一特定功能之運算(諸如布林邏輯運算AND、OR、XOR等)。例如，運算序列可重複執行一(1)位元加法之一邏輯運算以計算一多位元總和。可將各運算序列饋送至耦合至時序電路533-1、…、533-7之一先進/先出(FIFO)緩衝器中以提供與和圖1A中所展示之記憶體胞陣列130(例如，DRAM陣列)相關聯之感測電路150、計算單元460/660及/或額外邏輯電路170之時序協調。
在圖5中所展示之例示性具備PIM能力之器件520中，時序電路533-1、…、533-7可提供時序且可提供對來自四個(4)FIFO佇列之陣列之無衝突存取及/或可協調計算單元460/660中之運算之時序。在此實例中，一個FIFO佇列可支援陣列計算，一個FIFO佇列可用於指令提取，一個FIFO佇列用於微碼(例如，Ucode)指令提取且一個FIFO佇列用於DRAM I/O。控制邏輯531-1、…、531-7及定序器532-1、…、532-7兩者皆可產生經由一FIFO介面投送回至記憶體庫仲裁器545之狀態資訊。記憶體庫仲裁器545可彙總此狀態資料且經由介面(HSI)541將其報告回至一主機110。
圖6係繪示一記憶體器件120(圖1A)之一控制器642之一部分之另一實例的一方塊圖，控制器642藉由具有複數個邏輯條624-1、…、624-N之一計算單元660使用在一陣列130(圖1A)本端之一資料路徑中之一共用I/O線655引導資料值之移動及對資料值之運算。在圖6之實例中，控制器642之部分係一控制器之一定序器部分(諸如圖5中之定序器532)之一實例。
在圖6之例示性實施例中，控制器642之定序器部分可對三種類別之微碼指令(陣列操作、計算組件操作及控制操作)操作。如601處所展示，位元值可提供為一子陣列遮罩之部分以識別一記憶體庫區段之一象限中之一特定子陣列，如上文已描述。在602-1及602-2處，與如結合圖2之感測電路250描述且在圖7中更詳細展示為731(A)及706(B)之一主要鎖存器及次要鎖存器相關聯之A及B位址指標提供一陣列130(圖1A)中之資料值之實體位址之指標。在603處，位元值可另外提供一額外索引至陣列130(圖1A)中。如圖6之實例中所展示，位址指標602-1及602-2以及索引603係用於存取一陣列130(圖1A)之特定列及感測線(例如，列字線及位元線)。
本文中所描述之複數個共用I/O線655可將陣列130(圖1A)連接至在 該陣列本端之共用I/O線655之一資料路徑中的計算單元660。將指令自控制器642提供至該計算單元以將來自共用I/O線655之資料值載入至該計算單元660之一給定邏輯條624-1、…、624-N中之一給定計算組件631-1、…、631-Z。計算單元660之一遮罩條641可能夠選擇一感測線及計算組件值以用於讀取或寫入。
在604處，來自一佈線線或(wired OR)邏輯組態之一條件碼可提供運用計算單元660之一線或運算之一位元值結果。在611處，位元值可提供一暫存器位址作為用於計算組件操作指令之一第二暫存器源之一指標。在612處，位元值可指示計算單元660之一邏輯條624-1、…、624-N之一暫存器索引以及用於計算組件操作指令之一第二暫存器源之暫存器位址指標611。
圖7係繪示根據本發明之數項實施例之能夠實施一XOR邏輯運算之計算單元460/660電路的一示意圖。圖7展示耦合至一對互補共用I/O線755-1及755-2之一感測放大器706、邏輯運算選擇邏輯713及經由傳遞閘707-1及707-2耦合至感測放大器706之一計算組件731。圖7中所展示之感測放大器706可依類似於圖2中所展示之如與感測電路250相關聯之感測放大器206(例如，主要鎖存器)之一方式運作。圖7中所展示之計算組件731可類似於圖2中所展示之如與感測電路250相關聯之計算組件231(例如，次要鎖存器)運作。圖7中所展示之邏輯運算選擇邏輯713可類似於圖2中所展示之與感測電路250相關聯之邏輯運算選擇邏輯213運作。傳遞閘707-1及707-2之閘極可由一邏輯運算選擇邏輯713信號(例如，Pass)加以控制。例如，邏輯運算選擇邏輯713之一輸出可耦合至傳遞閘707-1及707-2之閘極。此外，計算組件731可包括經組態以使資料值向左及向右移位之一可 載入移位暫存器。
根據圖7中所繪示之實施例，計算組件731可包括經組態以使資料值向左及向右移位之一可載入移位暫存器之各自階段(例如，移位胞)。例如，如圖7中所繪示，該移位暫存器之各計算組件731(例如，級)包括一對右移位電晶體781及786、一對左移位電晶體789及790以及一對反相器787及788。可將信號PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L施加至各自控制線782、783、791及792以啟用/停用對應計算組件731之鎖存器上與根據本文中所描述之實施例執行邏輯運算及/或移位資料相關聯之回饋。
圖7中所展示之計算單元460/660電路展示耦合至數個邏輯選擇控制輸入控制線(包含ISO、TF、TT、FT及FF)之運算選擇邏輯713。自邏輯選擇控制輸入控制線上之邏輯選擇控制信號之條件以及在經由確證ISO控制信號啟用隔離電晶體750-1及750-2時存在於互補共用I/O線對755-1及755-2上之資料值而判定自複數個邏輯運算之一邏輯運算選擇。
根據各項實施例，運算選擇邏輯713可包含四個邏輯選擇電晶體：耦合於交換電晶體742之閘極與一TF信號控制線之間的邏輯選擇電晶體762、耦合於傳遞閘707-1及707-2之閘極與一TT信號控制線之間的邏輯選擇電晶體752、耦合於傳遞閘707-1及707-2之閘極與一FT信號控制線之間的邏輯選擇電晶體754及耦合於交換電晶體742之閘極與一FF信號控制線之間的邏輯選擇電晶體764。邏輯選擇電晶體762及752之閘極透過隔離電晶體750-1(其具有耦合至一ISO信號控制線之一閘極)耦合至真感測線。邏輯選擇電晶體764及754之閘極透過隔離電晶體750-2(其亦具有耦合至一ISO信號控制線之一閘極)耦合至互補感測線。
可經由傳遞閘707-1及707-2將存在於互補共用I/O線對755-1及755-2上之資料值載入至計算組件731中。計算組件731可包括一可載入移位暫存器。當傳遞閘707-1及707-2開啟時，互補共用I/O線對755-1及755-2上之資料值(「A」)經傳遞至計算組件731且藉此經載入至該可載入移位暫存器中。互補共用I/O線對755-1及755-2上之資料值可為在觸發感測放大器706時儲存於該感測放大器中之資料值(「B」)。在此實例中，邏輯運算選擇邏輯信號Pass為高以開啟傳遞閘707-1及707-2。
ISO、TF、TT、FT及FF控制信號可操作以基於感測放大器706中之資料值(「B」)及計算組件731中之資料值(「A」)選擇一邏輯函數進行實施。特定言之，ISO、TF、TT、FT及FF控制信號經組態以獨立於存在於互補共用I/O線對755-1及755-2上之資料值而選擇邏輯函數進行實施(儘管經實施邏輯運算之結果可取決於存在於互補共用I/O線對755-1及755-2上之資料值)。例如，ISO、TF、TT、FT及FF控制信號直接選擇邏輯運算進行實施，此係因為存在於互補共用I/O線對755-1及755-2上之資料值並未傳遞通過用以操作傳遞閘707-1及707-2之閘極之邏輯。
此外，圖7展示經組態以在感測放大器706與計算組件731之間交換互補共用I/O線對755-1及755-2之定向之交換電晶體742。當交換電晶體742開啟時，交換電晶體742之感測放大器706側上之互補共用I/O線對755-1及755-2上之資料值相反耦合(oppositely-couple)至交換電晶體742之計算組件731側上之互補共用I/O線對755-1及755-2，且藉此載入至計算組件731之可載入移位暫存器中。
當ISO控制信號線被啟動且TT控制信號在真共用I/O線上之資料值為「1」之情況下被啟動(例如，為高)或FT控制信號在互補共用I/O線上之資 料值為「1」之情況下被啟動(例如，為高)時，邏輯運算選擇邏輯713信號Pass可經啟動(例如，為高)以開啟傳遞閘707-1及707-2(例如，傳導)。
真共用I/O線上之資料值係一「1」開啟邏輯選擇電晶體752及762。互補共用I/O線上之資料值係一「1」開啟邏輯選擇電晶體754及764。若ISO控制信號或對應共用I/O線(例如，特定邏輯選擇電晶體之閘極耦合至之共用I/O線)上之各自TT/FT控制信號或資料值並非為高，則傳遞閘707-1及707-2將不會由一特定邏輯選擇電晶體開啟。
當ISO控制信號線經啟動且TF控制信號在真共用I/O線上之資料值為「1」之情況下經啟動(例如，為高)或FF控制信號在互補共用I/O線上之資料值為「1」之情況下經啟動(例如，為高)時，邏輯運算選擇邏輯信號Pass*可經啟動(例如，為高)以開啟交換電晶體742(例如，傳導)。若對應共用I/O線(例如，特定邏輯選擇電晶體之閘極耦合至之共用I/O線)上之各自控制信號或資料值並非為高，則交換電晶體342將不會由一特定邏輯選擇電晶體開啟。
Pass*控制信號不一定與Pass控制信號互補。可同時啟動或撤銷啟動Pass及Pass*控制信號兩者。然而，Pass及Pass*控制信號兩者之同時啟動使互補共用I/O線對短接在一起，此可為應避免之一破壞性組態。
圖7中所繪示之計算單元460/660電路經組態以自四個邏輯選擇控制信號直接選擇複數個邏輯運算之一者來實施(例如，邏輯運算選擇並不取決於存在於互補共用I/O線對上之資料值)。邏輯選擇控制信號之一些組合可引起傳遞閘707-1及707-2及交換電晶體742兩者同時開啟，此將互補共用I/O線對755-1及755-2短接在一起。根據本發明之數項實施例，可藉由圖7中所繪示之計算單元460/660電路實施之邏輯運算可為圖8中展示之邏 輯表中概述之邏輯運算。
圖8係繪示根據本發明之數項實施例之藉由圖7中所展示之複數個共用I/O線755-1及755-2之一資料路徑中之計算單元460/660電路實施之可選擇邏輯運算結果的一邏輯表。四個邏輯選擇控制信號(例如，TF、TT、FT及FF)連同存在於互補共用I/O線上之一特定資料值一起可用於選擇複數個邏輯運算之一者進行實施，此涉及儲存於計算單元460/660電路之感測放大器706(例如，主要鎖存器)及計算組件731(例如，次要鎖存器)中之起始資料值(「A」及「B」)。該四個控制信號連同存在於互補共用I/O線上之一特定資料值一起控制傳遞閘707-1及707-2以及交換電晶體742之連續性，此繼而影響在觸發之前/之後在計算組件731及/或感測放大器706中之資料值。可選擇地控制交換電晶體742之連續性之能力促進實施涉及反相資料值(例如，反相運算元及/或反相結果)等之邏輯運算。
圖8中所繪示之邏輯表8-1展示在844處之欄A中所展示之儲存於計算組件731(例如，次要鎖存器)中之起始資料值及在845處之欄B中所展示之儲存於感測放大器706(例如，主要鎖存器)中之起始資料值。邏輯表8-1中之其他3欄標頭係指傳遞閘707-1及707-2以及交換電晶體742之連續性，其等可取決於四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態以及存在於互補共用I/O線對755-1及755-2上之一特定資料值而分別控制為開啟或關閉。「Not Open」欄856對應於傳遞閘707-1及707-2以及交換電晶體742皆處於一非傳導條件，「Open True」欄870對應於傳遞閘707-1及707-2處於一傳導條件下且「Open Invert」欄871對應於交換電晶體742處於一傳導條件。在邏輯表8-1中未反映對應於傳遞閘707-1及707-2以及交換電晶體742皆處於一傳導條件之組態，此係因為此導致感測線短接在 一起。
經由傳遞閘707-1及707-2以及交換電晶體742之連續性之選擇性控制，邏輯表8-1之上部分之三個欄之各者可與邏輯表8-1之下部分之三個欄之各者組合以提供對應於九個不同邏輯運算之3 x 3=9個不同結果組合，如藉由875處所展示之各種連接路徑所指示。在圖8中所繪示之邏輯表8-2中概述可藉由計算單元460/660電路實施之九個不同可選擇邏輯運算(包含一XOR邏輯運算)。
圖8中所繪示之邏輯表8-2之欄展示包含邏輯選擇控制信號之狀態之一標頭880。例如，在表8-2之列876中提供一第一邏輯選擇控制信號之狀態，在表8-2之列877中提供一第二邏輯選擇控制信號之狀態，在表8-2之列878中提供一第三邏輯選擇控制信號之狀態且在表8-2之列879中提供一第四邏輯選擇控制信號之狀態。在表8-2之列847中概述對應於結果之特定邏輯運算。
方法可進一步包含將一資料值(已對其執行一運算)自一計算組件731移動至複數個邏輯條624-1、624-N中之另一選定邏輯條624-1、624-N中之一計算組件以覆寫該選定邏輯條之計算組件中之最初使用一網路(諸如圖4中之465)移動至該計算組件之一資料值。例如，如本文中所描述，可在一第一計算組件中對移動至該第一計算組件之一資料值執行一運算，且可將該資料值移動回至次要計算組件以覆寫最初移動至該第一計算組件之資料值。
在各項實施例中，方法可進一步包含將複數個經儲存之資料值自一邏輯條624-1、…、624-N中之複數個計算組件631-1、…、631-Z移動至計算單元460/660中之另一選定邏輯條624-1、624-N，該另一選定邏輯條 624-1、624-N不同於最初自其移動經儲存之資料值之一第一選定邏輯條624-1、624-N。在一些實施例中，該複數個經儲存之資料值可為已對其執行一運算之複數個資料值。在各項實施例中，方法可進一步包含將複數個經儲存之資料值自一邏輯條中之複數個計算組件移動至計算單元中之複數個選定邏輯條及/或移動至記憶體器件520之另一記憶體庫521-1、…、521-7之一資料路徑中之計算單元中的複數個邏輯條。例如，移動至一記憶體庫中之計算單元中之該複數個選定邏輯條之該複數個經儲存之資料值可為(例如，如藉由控制器及/或主機引導)已對其執行一運算之複數個資料值。
在各項實施例中，方法可進一步包含：感測一選定邏輯條之一選定第一計算組件中之一資料值；將該經感測之資料值自該第一計算組件移動至第二計算組件；及將該經儲存之資料值自該第二計算組件移動至一共用I/O線及/或資料匯流排。該經感測之資料值可儲存回至耦合至該共用I/O線之一陣列130中之一選定列中之一記憶體胞。
方法可進一步包含經由資料匯流排之至少一部分將儲存於一計算單元之複數個邏輯條中之複數個計算組件中的複數個值之至少一資料值可選擇地輸出至一主機。該複數個計算組件之一子集可在數個邏輯條之各者中且該複數個邏輯條之至少一者可在複數個計算單元之各者中。在該複數個計算單元之各者中之複數個邏輯條中之複數個計算組件可各可選擇地耦合至資料匯流排之一各自部分。用於複數個記憶體庫之各者之資料匯流排之各自部分可經組合以形成一經組合資料匯流排。該經組合資料匯流排之各各自部分可選擇地耦合至主機。例如，在一些實施例中，資料值可經由該經組合資料匯流排輸出至主機中之數個DQ組件以啟用對來自複數個記憶 體庫之資料值之一讀取操作及/或一寫入操作。
在一DRAM實施方案中，一共用I/O線可用作一資料路徑(例如，一資料流管線)以在記憶體胞陣列之各種位置之間(例如，在子陣列之間及/或在子陣列與鎖存器條之間)移動(例如，複製、傳送及/或輸送)該陣列中中之資料。該共用I/O線可在所有邏輯條與鎖存器條之間共用。在各項實施例中，一個邏輯條或鎖存器條及/或一邏輯條與一鎖存器條之一對(例如，耦合一源位置與一目的地位置)可在任何給定時間與該共用I/O線通信。該共用I/O線可用於完成將資料自一個邏輯條移動(例如，複製、傳送及/或輸送)至鎖存器條，且反之亦然。
本發明之實施例可藉由使用一DRAM實施方案之一經改良資料路徑(例如，一共用I/O線)增大一PIM陣列中之資料移動之一速度、速率及/或效率。如本文中所描述，一記憶體器件中之一對記憶體庫位置中之一源位置與一目的地位置可經組態以經由複數個共用I/O線耦合。如本文中所描述，該記憶體器件中之一記憶體庫包含一記憶體胞陣列、經由複數個感測線耦合至該陣列之感測電路(該感測電路包含感測放大器及計算組件)及經由複數個共用I/O線耦合至該陣列及該感測電路之計算單元電路(該計算單元電路包含具有經組態以實施運算之感測放大器及計算組件之複數個邏輯條)。一控制器耦合至該陣列、該感測電路及該計算單元電路。
可自該控制器接收一命令以將來自陣列中之一源位置之資料值移動(例如，複製、傳送及/或輸送)至計算單元電路中之一目的地位置。可使用感測放大器及/或計算組件經由複數個共用I/O線將該等資料值自該源位置移動至該目的地位置。
雖然在本文中已繪示及描述包含感測電路、感測放大器、計算組 件、邏輯條、共用I/O線、行選擇電路、多工器、鎖存器組件、鎖存器條及/或鎖存器等之各種組合及組態的例示性實施例，但本發明之實施例並不限於本文中明確敘述之該等組合。本文中所揭示之感測電路、感測放大器、計算組件、邏輯條、共用I/O線、行選擇電路、多工器、鎖存器組件、鎖存器條及/或鎖存器等之其他組合及組態係明確包含於本發明之範疇內。
儘管在本文中已繪示及描述特定實施例，然一般技術者將瞭解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明旨在涵蓋本發明之一或多項實施例之調適或變動。應理解，已以一闡釋性方式且非一限制性方式作出上文描述。熟習此項技術者在檢視上文描述之後將明白在本文中未具體描述之上述實施例之組合及其他實施例。本發明之一或多項實施例之範疇包含其中使用上述結構及程序之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之全範圍而判定本發明之一或多項實施例之範疇。
在前述[實施方式]中，出於簡化本發明之目的，將一些特徵集中於一單一實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用多於每一請求項中明確敘述之特徵之一意圖。實情係，如以下發明申請專利範圍反映，本發明標的在於少於一單一所揭示實施例之所有特徵。因此，以下發明申請專利範圍特此併入[實施方式]中，其中每一請求項自身獨立地作為一單獨實施例。

Claims (25)

  1. 一種裝置，其包括：一記憶體胞陣列；感測電路，其耦合至該記憶體胞陣列；一共用輸入/輸出(I/O)線，其提供與該陣列相關聯之一資料路徑，其中該共用I/O線將該感測電路耦合至該共用I/O線之該資料路徑中之一計算組件，其中該計算組件經組態以對來自該陣列中之一記憶體胞的一資料值執行一計算運算，其中該計算組件係包含於複數個邏輯條之一邏輯條中，該複數個邏輯條係包含於一計算單元中，且其中該複數個邏輯條之各者經組態以執行一不同計算運算。
  2. 如請求項1之裝置，其中該共用I/O線之該資料路徑中之該計算組件具有等於該資料路徑之間距之一間距且該間距依據該記憶體胞陣列之數位線之一間距而變化。
  3. 如請求項2之裝置，其中該間距係該記憶體胞陣列之數位線之該間距的整數倍。
  4. 如請求項1至3中任一項之裝置，其中該共用I/O線經多工化至該陣列之複數個互補數位線。
  5. 如請求項1至3中任一項之裝置，其中該邏輯條係與在該陣列本端之該共用I/O線之該資料路徑相關聯。
  6. 如請求項5之裝置，其中該邏輯條包括複數個計算組件。
  7. 如請求項1至3中任一項之裝置，其進一步包括：一控制器，其經組態以引導：一資料值自該陣列中之一記憶體胞移動至該共用I/O之該資料路徑中之該計算組件；及使用該共用I/O線之該資料路徑中之該計算組件對該資料值執行該計算運算。
  8. 一種裝置，其包括：一記憶體胞陣列；感測電路，其耦合至該記憶體胞陣列；複數個共用輸入/輸出(I/O)線，其等在該陣列本端且提供與該陣列相關聯之一資料路徑；一計算單元，其在該複數個共用I/O線之一資料路徑中，其中該複數個共用I/O線將該感測電路耦合至該計算單元，且其中該計算單元包含複數個邏輯條，其中該複數個邏輯條之各者經組態以執行一不同計算運算；及一控制器，其經組態以引導：一資料值自該陣列中之一記憶體胞移動至該計算單元中之該複數個邏輯條之一邏輯條中之一計算組件；及使用該共用I/O線之該資料路徑中之該計算組件對該資料值執行該該計算運算。
  9. 如請求項8之裝置，其中該複數個邏輯條之各者具有複數個計算組件。
  10. 如請求項9之裝置，其中該複數個邏輯條之一者中之該複數個計算組件中之每一個計算組件係與在該陣列本端之該複數個共用I/O線之一者相關聯。
  11. 如請求項9之裝置，其中該複數個邏輯條之至少一者中之計算組件之一數目等於該複數個共用I/O線之一數目。
  12. 如請求項9之裝置，其中該複數個邏輯條之一者經組態以執行一長移位加速器運算。
  13. 如請求項9之裝置，其中該複數個邏輯條中之該複數個計算組件之各者之一關聯可移位至在該陣列本端之該複數個共用I/O線之另一者。
  14. 如請求項8至13中任一項之裝置，其中該感測電路包含一感測放大器及一計算組件，其中可使用該感測電路中之該計算組件及使用該計算單元中之該計算組件執行該運算。
  15. 如請求項8至13中任一項之裝置，其中該控制器經組態以使用該計算單元中之該計算組件對該資料值執行多個運算而未將該多個運算之各者之一結果移動回至該陣列中之一記憶體胞。
  16. 如請求項15之裝置，其中該多個運算係邏輯運算。
  17. 一種用於在一記憶體器件中執行一計算運算之方法，其包括：將一資料值自一陣列中之一記憶體胞移動至在該陣列本端之一共用I/O線之一資料路徑中之一計算組件，其中該共用I/O線之一間距依據該陣列之一間距而變化；及使用該共用I/O線之該資料路徑中之該計算組件對該資料值執行一運算，其中該計算組件係包含於複數個邏輯條之一邏輯條中，該複數個邏輯條係包含於一計算單元中，且其中該複數個邏輯條之各者經組態以執行一不同計算運算。
  18. 如請求項17之方法，其中執行該運算包括在該共用I/O線之該資料路徑中對該資料值執行一邏輯運算。
  19. 如請求項17之方法，其中該方法包括將複數個資料值自該陣列中之一列移動至該共用I/O線之該資料路徑中之該邏輯條中的複數個計算組件。
  20. 如請求項19之方法，其中該方法包括：將該複數個資料值移動至該複數個邏輯條；及使用該複數個邏輯條之至少一者在該資料路徑中執行一長移位加速器運算。
  21. 一種用於在一記憶體器件中執行一計算運算之方法，其包括：將複數個資料值自一記憶體胞陣列中之一列移動至在該陣列本端之一共用I/O線之一資料路徑中之複數個計算組件，其中該共用I/O線之一間距依據該陣列之一間距而變化；及使用該共用I/O線之該資料路徑中之該複數個計算組件對該複數個資料值執行一運算，其中該複數個計算組件係包含於一計算單元之複數個邏輯條中，其中該複數個邏輯條之各者經組態以執行一不同計算運算。
  22. 如請求項21之方法，其中該方法包括將該複數個資料值移動至該共用I/O線之該資料路徑中之該計算單元之該複數個邏輯條中的該複數個計算組件。
  23. 如請求項22之方法，其中該方法包括：使用該計算單元中之該複數個計算組件對該複數個資料值執行多個運算而未將該多個運算之各者之一結果移動回至該陣列中之該列。
  24. 如請求項21至23中任一項之方法，其中該方法包括使用該陣列之一記憶體庫上之一控制器執行微碼指令以：將該複數個資料值移動至該複數個計算組件；及在該共用I/O線之該資料路徑中對該複數個資料值執行該運算。
  25. 如請求項21至23中任一項之方法，其中該方法包括：使用複數個共用I/O線將該複數個資料值移動至該複數個計算組件，該複數個共用I/O線之各者經多工化至該陣列中之複數個行；及在該複數個共用I/O線之該資料路徑中對作為一群組之該複數個資料值並行執行該運算。
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