TW201638787A - 用於資料移動之裝置及方法 - Google Patents

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Abstract

本發明包含用於資料移動之裝置及方法。一例示性裝置包括一記憶體器件。該記憶體器件包含一記憶體胞陣列及經由複數個感測線耦合至該陣列之感測電路。該感測電路包含一感測放大器及耦合至一感測線且經組態以實施運算之一計算組件。該記憶體器件中之一控制器經組態以耦合至該陣列及該感測電路。該記憶體器件中之一共用I/O線經組態以耦合一來源位置與一目的地位置。

Description

用於資料移動之裝置及方法
本發明大體上係關於半導體記憶體及方法，且更特定言之係關於用於資料移動之裝置及方法。
記憶體器件通常提供為電腦或其他電子系統中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如，主機資料、錯誤資料等等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。非揮發性記憶體可藉由在未供電時留存所儲存資料而提供永久性資料且可包含反及(NAND)快閃記憶體、反或(NOR)快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁阻性隨機存取記憶體(MRAM)，諸如自旋扭矩轉移隨機存取記憶體(STT RAM))等等。
電子系統通常包含數個處理資源(例如，一或多個處理器)，其等可擷取及執行指令且將所執行指令之結果儲存至一合適位置。一處理器可包括數個功能單元，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及一組合邏輯區塊，(例如)該等功能單元可用於藉由對資料(例如，一或多個運算元)執行諸如及(AND)、或(OR)、非(NOT)、 反及(NAND)、反或(NOR)及互斥或(XOR)邏輯運算之邏輯運算而執行指令。例如，功能單元電路可用於經由數個運算對運算元執行諸如加法、減法、乘法及除法之算術運算。
在將指令提供至功能單元電路以供執行中可涉及一電子系統中之數個組件。例如，可藉由諸如一控制器及主機處理器之一處理資源執行指令。資料(例如，將對其執行指令之運算元)可儲存於可藉由功能單元電路存取之一記憶體陣列中。可自該記憶體陣列擷取指令及資料且可在功能單元電路開始對資料執行指令之前序列化及/或緩衝指令及資料。此外，由於可透過功能單元電路以一或多個時脈循環執行不同類型之運算，故亦可序列化及緩衝指令及資料之中間結果。
在諸多例項中，處理資源(例如，處理器及相關聯之功能單元電路)可在記憶體陣列外部，且經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一組指令。可在一記憶體中處理器器件中改良處理效能，其中可在一記憶體內部及附近(例如，直接在與記憶體陣列相同之一晶片上)實施一處理器。一記憶體中處理器件可藉由減少及消除外部通信而節省時間且亦可保存電力。然而，一記憶體中處理器件庫之間及之內的資料移動可影響記憶體中處理器件之資料處理時間。
0‧‧‧選擇線
1‧‧‧選擇線
2‧‧‧選擇線
3‧‧‧選擇線
4‧‧‧選擇線
5‧‧‧選擇線
6‧‧‧選擇線
7‧‧‧選擇線
100‧‧‧計算系統
110‧‧‧主機
119‧‧‧列
120‧‧‧記憶體器件
121‧‧‧庫
122‧‧‧行
123‧‧‧庫區段
124-0至124-N-1‧‧‧感測組件帶
125-0至125-N-1‧‧‧子陣列
130‧‧‧記憶體陣列
140‧‧‧控制器
141‧‧‧資料
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧I/O電路
146‧‧‧列解碼器
148‧‧‧寫入電路
149‧‧‧寫入路徑
150‧‧‧感測電路
151‧‧‧控制及資料暫存器
152‧‧‧行解碼/行解碼器/行解碼線
153‧‧‧位址/控制(A/C)路徑
154‧‧‧控制匯流排
155‧‧‧共用I/O線
156‧‧‧資料匯流排
157‧‧‧高速介面(HSI)帶外匯流排
170‧‧‧邏輯/邏輯電路
171‧‧‧快取區
202-1‧‧‧電晶體
202-2‧‧‧電晶體
203-1‧‧‧電容器
203-2‧‧‧電容器
204-X‧‧‧存取(字)線
204-Y‧‧‧存取(字)線
205-1‧‧‧數位線
205-2‧‧‧數位線
206‧‧‧感測放大器
207-1‧‧‧傳遞閘
207-2‧‧‧傳遞閘
213‧‧‧運算選擇邏輯
214‧‧‧平衡電路
215‧‧‧鎖存器
224‧‧‧電晶體
225-1‧‧‧電晶體
225-2‧‧‧電晶體
226‧‧‧平衡(EQ)控制信號線
227-1‧‧‧n通道電晶體
227-2‧‧‧n通道電晶體
229-1‧‧‧p通道電晶體
229-2‧‧‧p通道電晶體
230‧‧‧記憶體陣列
231‧‧‧計算組件
250‧‧‧感測電路
264‧‧‧次級鎖存器
305-1‧‧‧數位線
305-2‧‧‧數位線
306-0至306-7‧‧‧感測放大器
307-1‧‧‧傳遞閘/數位線
307-2‧‧‧傳遞閘/數位線
319‧‧‧列
322-0‧‧‧行
325‧‧‧子陣列
331-0至331-7‧‧‧計算組件
350-0至350-7‧‧‧感測電路
355‧‧‧共用I/O線
358-1‧‧‧行選擇電路
358-2‧‧‧行選擇電路
359-1‧‧‧行選擇電路
359-2‧‧‧行選擇電路
405-0‧‧‧數位線
405-1‧‧‧數位線
405-2‧‧‧數位線
406-0至406-X-1‧‧‧感測放大器
422-0至422-X-1‧‧‧行
424-0至424-N-1‧‧‧感測組件帶
425-0至425-N-1‧‧‧子陣列
431-0至431-X-1‧‧‧計算組件
450-0至450-X-1‧‧‧感測電路
455-1至455-M‧‧‧共用I/O線
460-1‧‧‧多工器
460-2‧‧‧多工器
462-1至462-M‧‧‧部分
525-0‧‧‧來源子陣列
525-N-1‧‧‧目的地子陣列
572‧‧‧時序圖
575‧‧‧時間標度
576‧‧‧來源感測組件帶
577‧‧‧來源列
578‧‧‧感測電路
579‧‧‧來源行
580‧‧‧共用I/O線
581‧‧‧共用I/O線
582‧‧‧目的地感測組件帶
583‧‧‧目的地列
584‧‧‧感測電路
585‧‧‧目的地行
圖1A係根據本發明之數項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖1B係根據本發明之數項實施例之一記憶體器件之一庫區段之一方塊圖。
圖1C係根據本發明之數項實施例之一記憶體器件之一庫之一方塊圖。
圖2係圖解說明根據本發明之數項實施例之一記憶體器件之感測 電路之一示意圖。
圖3係圖解說明根據本發明之數項實施例之用於一記憶體器件之資料移動之電路之一示意圖。
圖4A至圖4B係圖解說明根據本發明之數項實施例之用於一記憶體器件之資料移動之電路之另一示意圖。
圖5圖解說明根據本發明之數項實施例之與使用電路執行數個資料移動操作相關聯之一時序圖。
本發明包含用於資料移動(例如，用於記憶體中處理器(PIM)結構以及在本文中描述之其他組態或另外組態)之裝置及方法。在至少一項實施例中，該裝置包含經組態以經由一資料匯流排及一控制匯流排耦合至一主機之一記憶體器件。記憶體器件中之一庫包含一記憶體胞陣列及經由複數個感測線耦合至陣列之感測電路(例如，形成於與陣列之間距上)。感測電路包含一感測放大器及耦合至一感測線且經組態以實施運算之一計算組件。記憶體器件中之一控制器經組態以耦合至陣列及感測電路。該記憶體器件中之一共用I/O線經組態以將一來源位置及一目的地位置(例如)耦合在一對庫位置之間。
如在下文更詳細描述，該等實施例可允許一主機系統分配一或多個DRAM庫中之數個位置(例如，子陣列)及子陣列之部分)以保持(例如，儲存)資料。一主機系統及一控制器可對程式指令(例如，PIM命令指令)及資料之一整個區塊執行位址解析且將資料及命令直接(例如，控制)分配且儲存至經分配位置(例如，一目的地(例如，目標)庫內之子陣列及子陣列之部分)中。寫入資料及命令可利用DRAM器件之一正常DRAM寫入路徑。如讀者將瞭解，雖然關於在本文中提出之實例論述一DRAM型PIM器件，但實施例不限於PIM DRAM實施方案。
PIM庫(例如，其中之子陣列及子陣列部分)之間及之內的資料移動可影響PIM運算是否有效完成(執行)。因此，本發明提出可藉由使用一改良資料路徑(例如，如在本文中描述之一DRAM實施方案之一共用I/O線)來增大一PIM陣列中之資料移動之一速度、速率及效率之結構及程序。
在先前方法中，資料可自陣列及感測電路(例如，經由包括輸入/輸出(I/O)線之一匯流排)傳送至記憶體陣列外部之一處理資源(諸如可定位於一主機上之一處理器、微處理器及/或計算引擎)，該處理資源可包括ALU電路及經組態以執行適當運算之其他功能單元電路。然而，將資料自一記憶體陣列及感測電路傳送至此(等)處理資源可涉及顯著電力消耗。即使處理資源定位於與記憶體陣列相同之一晶片上，將資料自陣列移出至計算電路仍可消耗顯著電力，此可涉及：執行一感測線(其在本文中可稱為一數位線或資料線)位址存取(例如，觸發(firing)一行解碼152信號)以便將資料自感測線傳送至I/O線(例如，本地及全域I/O線)上；將資料移動至記憶體陣列之一周邊；及提供資料至計算功能。
此外，(該等)處理資源之電路(例如，一計算引擎)可不符合與一記憶體陣列相關聯之間距規則。例如，一記憶體陣列之胞可具有4F2或6F2胞大小，其中「F」係對應於胞之一特徵大小。因而，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘)可能無法形成於與記憶體胞之間距上，此可影響(例如)晶片大小及記憶體密度。
本發明之數項實施例包含形成於與一記憶體胞陣列之間距上之感測電路及計算電路。感測電路及計算電路能夠在記憶體胞陣列本地執行資料感測及計算功能及資料儲存(例如，快取)。
為瞭解本文中描述之改良資料移動技術，用於實施此等技術之一裝置(例如，具有PIM能力之一記憶體器件及相關聯主機)之一論述 如下。根據各種實施例，涉及具有PIM能力之一記憶體器件之程式指令(例如，PIM命令)可將PIM命令及資料之實施分佈於多個感測電路上方，該等感測電路可實施運算且可將PIM命令及資料移動並儲存於記憶體陣列內，例如不必經由一A/C及資料匯流排在一主機與記憶體器件之間來回傳送此等PIM命令及資料。因此，可以較少時間且使用較少電力存取及使用具有PIM能力之一記憶體器件之資料。例如，可藉由增大在一計算系統周圍移動且儲存於該計算系統中以便處理所請求記憶體陣列操作(例如，讀取、寫入等等)之資料之速度、速率及效率而實現一時間及電力優勢。
在本發明之以下詳細描述中，參考形成本發明之一部分且其中藉由圖解展示可如何實踐本發明之一或多項實施例之隨附圖式。足夠詳細描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應理解，可在不脫離本發明之範疇之情況下利用其他實施例且做出程序、電及結構改變。
如在本文中使用，諸如「X」、「Y」、「N」、「M」等等之標示符(尤其關於圖式中之元件符號)指示可包含如此指定之數個特定特徵。亦將理解，在本文中使用之術語僅出於描述特定實施例之目的且不旨在係限制性。如在本文中使用，單數形式「一」、「一個」及「該」包含單數及複數參考，除非內容脈絡另外明確規定，「數個」、「至少一個」及「一或多個」亦如此(例如，數個記憶體陣列可係指一或多個記憶體陣列)，而「複數個」旨在係指此等事物之一者以上。此外，字詞「可」及「可能」貫穿本申請案用於一容許意義(即，具有......之潛力、能夠)而非一強制意義(即，必須)。術語「包含」及其之派生詞意謂「包含但不限於」。根據內容脈絡，術語「經耦合」及「耦合」意謂直接或間接實體連接或指令(例如，控制信號)及資料之存取及移動(傳輸)。
本文中之圖式遵循一編號慣例，其中首位或前幾位數字對應於圖式圖號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間的類似元件或組件。例如，108可參考圖1中之元件「08」，且一類似元件可在圖2中參考為208。如將暸解，可添加、交換及消除在本文之各種實施例中展示之元件，以便提供本發明之數項額外實施例。另外，在圖中提供之元件之比例及相對尺度旨在圖解說明本發明之某些實施例且不應視為一限制意義。
圖1A係根據本發明之數項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如在本文中使用，一記憶體器件120、控制器140、通道控制器143、記憶體陣列130、感測電路150(包含感測放大器及計算電路)及周邊感測放大器及邏輯170各亦可被單獨視為一「裝置」。
系統100可包含耦合(例如，連接)至記憶體器件120之一主機110，記憶體器件120包含記憶體陣列130。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一平板電腦、一數位相機、一智慧型電話或一記憶體卡讀取器以及各種其他類型之主機。主機110可包含一系統主機板及背板且可包含數個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者可位於相同積體電路上。例如，系統100可為一伺服器系統及一高效能計算(HPC)系統及其等之一部分。儘管在圖1A中展示之實例圖解說明具有一范紐曼(Von Neumann)架構之一系統，但本發明之實施例可以非范紐曼架構(其可不包含通常與一范紐曼架構相關聯之一或多個組件(例如，CPU、ALU等等))實施。
為明確起見，系統100之描述已經簡化以集中於與本發明特定相關之特徵。例如，在各種實施例中，記憶體陣列130可為一DRAM陣 列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及NOR快閃陣列。記憶體陣列130可包含配置成藉由存取線(在本文中可稱為字線或選擇線)耦合之列及藉由感測線(在本文中可稱為資料線或數位線)耦合之行之記憶體胞。儘管在圖1A中展示一單一記憶體陣列130，但實施例不限於此。例如，除數個子陣列以外，記憶體器件120可包含數個記憶體陣列130(例如，DRAM胞、NAND快閃胞等等之數個庫)，如在本文中描述。因此，可藉由實例及/或明確性關於PIM及/或DRAM架構做出本發明中之描述。然而，除非另外明確規定，否則本發明及申請專利範圍之範疇不限於PIM及/或DRAM架構。
記憶體器件120可包含位址電路142以鎖存藉由1/O電路144經由一資料匯流排156(例如，經由一I/O匯流排自主機110)提供(例如，經由本地I/O線及全域I/O線提供至外部ALU電路及DRAM DQ)之位址信號。例如，可透過一高速介面(HSI)帶外匯流排157將狀態及例外資訊自記憶體器件120上之控制器140提供至一通道控制器143，繼而可自通道控制器143提供至主機110。位址信號透過位址電路142接收且藉由一列解碼器146及一行解碼器152解碼以存取記憶體陣列130。可藉由使用感測電路150之數個感測放大器(如在本文中描述)感測感測線(數位線)上之電壓及電流改變而自記憶體陣列130感測(讀取)資料。一感測放大器可自記憶體陣列130讀取及鎖存一頁(例如，一列)資料。如在本文中描述，額外計算電路可耦合至感測電路150且可與感測放大器組合使用以感測、儲存(例如，快取及緩衝)及移動資料。I/O電路144可用於經由資料匯流排156(例如，一64位元寬之資料匯流排)與主機110之雙向資料通信。寫入電路148可用於將資料寫入至記憶體陣列130。
控制器140(例如，庫控制邏輯及定序器)可解碼藉由控制匯流排 154自主機110提供之信號(例如，命令)。控制器140可藉由發佈由來自主機110之經解碼命令判定之控制信號而控制操作。此等信號可包含可用於控制對記憶體陣列130執行之操作(包含資料感測、資料儲存、資料移動、資料寫入及資料擦除操作以及其他操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制器140可負責執行來自主機110之指令並存取記憶體陣列130。可藉由在一記憶體陣列130外部及/或內部之處理資源(例如，藉由感測電路150中之計算組件231，如在本文中描述)執行控制信號。控制器140可為一狀態機、一定序器或某一其他類型之控制器。控制器140可控制一陣列(例如，記憶體陣列130)之一列中之移位資料(例如，向右或向左)。
在下文(例如，在圖2及圖3中)進一步描述感測電路150之實例。例如，在數項實施例中，感測電路150可包含數個感測放大器及數個計算組件，該等計算組件可充當一累加器且可用於(例如，對與互補感測線相關聯之資料)執行運算。
在數項實施例中，感測電路150可用於使用儲存於記憶體陣列130中之資料作為輸入來執行運算且參與將用於寫入及儲存操作之資料移動回至記憶體陣列130中之一不同位置而不經由一感測線位址存取傳送資料(例如，不觸發一行解碼信號)。因而，各種計算功能可使用感測電路150執行且在感測電路150內執行而非(或結合)藉由感測電路150外部之處理資源(例如，藉由與主機110相關聯之一處理器及定位於器件120上(諸如在控制器140上或別處)之其他處理電路，諸如ALU電路)執行。
在各種先前方法中，例如，與一運算元相關聯之資料將經由感測電路自記憶體讀取且經由I/O線(例如，經由本地I/O線及全域I/O線)提供至外部ALU電路(例如，在主機中)。外部ALU電路可包含數個暫存器且將使用運算元執行計算功能，且結果將經由I/O線傳送回至陣 列。相比之下，在本發明之數項實施例中，感測電路150經組態以對儲存於記憶體陣列130中之資料執行運算且將結果儲存回至記憶體陣列130，而不啟用耦合至感測電路150之一本地I/O線及全域I/O線(例如，用於基於主機命令之讀取及/或寫入操作)。相比之下，在本文中描述之資料移動操作利用本文中描述之感測電路150與共用I/O線155之間的一協同作用。感測電路150及共用I/O線155可形成於與陣列之記憶體胞之間距上。額外周邊感測放大器及邏輯170可耦合至感測電路150。根據本文中描述之一些實施例，感測電路150及周邊感測放大器及邏輯170可協同執行運算。
因而，在數項實施例中，記憶體陣列130及感測電路150外部之電路無需執行計算功能，此係因為感測電路150可執行適當運算以便執行此等計算功能，而不使用一外部處理資源。因此，感測電路150可用於至少在某種程度上補充及取代此一外部處理資源(或至少此一外部處理資源之頻寬消耗)。
在數項實施例中，感測電路150可用於執行除藉由一外部處理資源(例如，主機110)執行之運算以外的運算(例如，執行指令)。例如，主機110及感測電路150之任一者可限於僅執行特定運算及特定數目個運算。
啟用一本地I/O線及全域I/O線(例如，用於讀取及/或寫入操作)可包含啟用(例如，接通)具有耦合至一解碼信號(例如，一行解碼152信號)之一閘極及耦合至本地I/O線及/或全域I/O線之一源極/汲極之一電晶體。然而，實施例不限於不啟用一本地I/O線及全域I/O線。例如，在數項實施例中，感測電路150可用於執行操作(諸如資料移動)而不啟用陣列之行解碼線152。然而，(諸)本地I/O線及(諸)全域I/O線可經啟用，以便將一結果傳送至一合適位置而非傳送回至記憶體陣列130(例如，至一外部暫存器)。
圖1B係根據本發明之數項實施例之一記憶體器件之一庫區段123之一方塊圖。例如，庫區段123可表示一記憶體器件之一庫之數個庫區段之一例示性區段(例如，庫區段0、庫區段1、......、庫區段M)。如在圖1B中展示，一庫架構可包含水平展示為X個之複數個記憶體行122(例如，一例示性DRAM庫及庫區段中之16,384個行)。另外，庫區段123可被分為分別在125-0、125-1、......、125-N-1處展示之子陣列0、子陣列1、......及子陣列N-1(例如，128個子陣列)，其等藉由經組態以耦合至一資料路徑(例如，在本文中描述之共用I/O線)之放大區域分開。因而，子陣列125-0、125-1、......、125-N-1各可具有展示為124-0、124-1、......、124-N-1之放大區域，其等分別對應於感測組件帶0、感測組件帶1、......及感測組件帶N-1。
各行122經組態以耦合至感測電路150，如結合圖1A及本文中之別處描述。因而，一子陣列中之各行可個別地耦合至促成用於該子陣列之感測組件帶之一感測放大器及計算組件。例如，如在圖1B中展示，庫架構可包含感測組件帶0、感測組件帶1、......、感測組件帶N-1，其等各具有含在各種實施例中可用作暫存器、快取及資料緩衝且耦合至子陣列125-0、125-1、......、125-N-1中之各行122之感測放大器及計算組件之感測電路150。如在圖1A中展示，耦合至記憶體陣列130之感測電路150內之計算組件可補充與控制器140相關聯之快取區171。
子陣列125-0、125-1、......、125-N-1之各者可包含垂直展示為Y個之複數個列119(例如，在一例示性DRAM庫中，各子陣列可包含512個列)。例示性實施例不限於本文中描述之行及列之例示性水平及垂直定向或其等之例示性數目。
如在圖1B中展示，庫架構可與控制器140相關聯。在各種實例中，在圖1B中展示之控制器140可表示藉由在圖1A中展示之控制器 140體現且包含於控制器140中之功能性之至少一部分。控制器140可引導(控制)基於命令之控制信號及資料141輸入至庫架構及將資料自庫架構輸出(例如，至主機110)，並控制庫架構中之資料移動，如在本文中描述。庫架構可包含DRAM DQ之一資料匯流排156(例如，一64位元寬之資料匯流排)，其可對應於結合圖1A描述之資料匯流排156。
圖1C係根據本發明之數項實施例之一記憶體器件之一庫121之一方塊圖。例如，庫121可表示一記憶體器件之一例示性庫(例如，庫0、庫1、......、庫M)。如在圖1C中展示，一庫架構可包含耦合一控制器140之一位址/控制(A/C)路徑153(例如，一匯流排)。又，在圖1C中展示之控制器140可在各種實例中表示藉由在圖1A及圖1B中展示之控制器140體現且包含於控制器140中之功能性之至少一部分。
如在圖1C中展示，一庫架構可包含複數個庫區段，例如，一特定庫121中之庫區段123。如在圖1C中進一步展示，一庫區段123可被細分為分別藉由感測組件帶124-0、124-1、......、124-N-1分開之複數個子陣列(例如，在125-1、125-2、......、125-N-1處展示之子陣列0、子陣列1、......、子陣列N-1)，如在圖1B中展示，該等感測組件帶包含感測電路及邏輯電路150/170，如在圖1A中展示且結合圖2至圖5進一步描述。
如在本文中描述，可藉由記憶體胞之複數個分區、子陣列、列及特定行經由耦合至子陣列之各者之感測組件帶選擇性地共用一I/O線。例如，數個行之一可選子集(例如，總行數之八個行子集)之各者之感測放大器及/或計算組件可選擇性地耦合至複數個共用I/O線之各者以用於將儲存(快取)於感測組件帶中之資料值移動(例如，傳送、運輸及/或饋送)至複數個共用I/O線之各者。由於單數形式「一」、「一個」及「該」可包含本文中之單數及複數參考兩者，故「一共用I/O 線」可用於指代「複數個共用I/O線」，除非內容脈絡另外明確規定。再者，「共用I/O線」係「複數個共用I/O線」之一縮寫。
如在圖1C中示意性地展示，一庫121及該庫之各區段123之一架構可包含經組態以耦合至庫區段123及複數個庫(未展示)之複數個記憶體胞子陣列125-0、125-1、......、125-N-1之複數個共用I/O線155(例如，資料路徑、匯流排)。可經由藉由在圖1B中展示之124-0、124-1、......、124-N-1表示之感測組件帶將共用I/O線155選擇性地耦合於記憶體胞之子陣列、列及特定行之間。如所述，感測組件帶124-0、124-1、......、124-N-1各包含具有經組態以耦合至各子陣列中之各記憶體胞行之感測放大器及計算組件之感測電路150，如在圖1A中展示且結合圖2至圖5進一步描述。
共用I/O線155可經利用以增大一PIM陣列中(例如，在子陣列之間)之資料移動之一速度、速率及效率。在至少一項實施例中，使用共用I/O線155藉由提供至少一千位元寬度而提供一改良資料路徑。在一項實施例中，2048個共用I/O線經耦合至16,384個行以提供一2048位元寬度。所圖解說明之共用I/O線155可形成於與陣列之記憶體胞之間距上。
在一些實施例中，控制器140可經組態以使用控制及資料暫存器151經由共用I/O線155將指令(基於命令之控制信號)及資料提供至記憶體陣列130中之一特定庫121之複數個位置且提供至感測組件帶124-0、124-1、......、124-N-1。例如，控制及資料暫存器151可提供使用感測組件帶124-0、124-1、......、124-N-1中之感測電路150之感測放大器及計算組件執行之指令。圖1C圖解說明與控制器140相關聯且耦合至庫121中之子陣列125-0、......、125-N-1之各者之一寫入路徑149之一指令快取區171。
PIM DRAM架構之實施方案可以感測放大器及計算組件層級執行 處理。PIM DRAM架構之實施方案可僅允許有限數目個記憶體胞連接至各感測放大器(例如，約512個記憶體胞)。一感測組件帶124可包含自約8,000個至約16,000個感測放大器。例如，一感測組件帶124可經組態以耦合至512個列及約16,000個行之一陣列。一感測組件帶可用作一建置組塊以構建更大記憶體。在用於一記憶體器件之一陣列中，可存在128個感測組件帶，其等對應於128個子陣列，如在本文中描述。因此，512個列乘以128個感測組件帶將產生與約16,000個行相交之約66,000個列以形成約十億位元之DRAM。
因而，當以感測放大器層級處理時，僅512個記憶體胞列可用於執行與彼此之邏輯函數且無法容易地對其中資料耦合至不同感測組件帶之多個列執行邏輯函數。為完成耦合至不同感測組件帶之不同子陣列中之資料之處理，將待處理之所有資料移動至相同子陣列中，以便耦合至相同感測組件帶。
然而，DRAM實施方案未用於將資料自一感測組件帶移動至另一感測組件帶。如所述，一感測組件帶可含有多達16,000個感測放大器，其等對應於約16,000個行或自各列儲存(例如，快取)之資料之約16,000個資料值(例如，位元)。一DRAM DQ資料匯流排(例如，如在圖1A至1B中之156處展示)可經組態為一64位元之部分。因而，使用一DRAM DQ資料匯流排將來自一16,000位元列之全部資料自一感測組件帶傳送(移動)至另一感測組件帶將需要(例如)256個循環(例如，16,000除以64)。
為在PIM DRAM實施方案中達成以一高速度、速率及效率進行自一感測組件帶至另一感測組件帶之資料移動，在本文中描述共用I/O線155。例如，運用組態為一2048位元寬之共用I/O線155之2048個共用I/O線，自一整列移動資料(如剛描述)將需要8個循環，資料移動之速度、速率及效率增大32倍。因而，與其他PIM DRAM實施方案相比 (例如，相對於一64位元寬之資料路徑)，利用在本發明中描述之結構及程序節省用於資料移動之時間。在各種實施例中，例如，可藉由不必自一庫、庫區段及其之子陣列讀取資料、儲存資料且接著將資料寫入另一位置中及/或藉由減少用於資料移動之循環數目而節省時間。
圖2係圖解說明根據本發明之數項實施例之感測電路250之一示意圖。感測電路250可對應於在圖1A中展示之感測電路150。
一記憶體胞可包含一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，一第一記憶體胞可包含電晶體202-1及電容器203-1，且一第二記憶體胞可包含電晶體202-2及電容器203-2等等。在此實施例中，記憶體陣列230係1T1C(一個電晶體一個電容器)記憶體胞之一DRAM陣列，但可使用其他組態實施例(例如，每一記憶體胞具有兩個電晶體及兩個電容器之2T2C)。在數項實施例中，記憶體胞可為破壞性讀取記憶體胞(例如，讀取儲存於記憶體胞中之資料破壞資料，使得最初儲存於胞中之資料在讀取之後經再新)。
記憶體陣列230之胞可配置成藉由存取(字)線204-X(Row X)、204-Y(Row Y)等等耦合之列及藉由互補感測線對(例如，在圖2中展示之數位線DIGIT(D)及DIGIT(D)_及在圖3及圖4A至圖4B中展示之DIGIT_0及DIGIT_0*)耦合之行。對應於各對互補感測線之個別感測線亦可分別稱為數位線205-1 DIGIT(D)及205-2 DIGIT(D)_或圖3及圖4A至圖4B中之對應元件符號。儘管在圖2中僅展示一對互補數位線，但本發明之實施例不限於此，且一記憶體胞陣列可包含額外記憶體胞行及數位線(例如，4,096個、8,192個、16,384個等等)。
記憶體胞可耦合至不同數位線及字線。例如，一電晶體202-1之一第一源極/汲極區域可耦合至數位線205-1(D)，電晶體202-1之一第二源極/汲極區域可耦合至電容器203-1，且一電晶體202-1之一閘極可耦合至字線204-Y。一電晶體202-2之一第一源極/汲極區域可耦合至 數位線205-2(D)_，電晶體202-2之一第二源極/汲極區域可耦合至電容器203-2，且一電晶體202-2之一閘極可耦合至字線204-X。如在圖2中展示，一胞板可耦合至電容器203-1及203-2之各者。胞板可為在各種記憶體陣列組態中可施加一參考電壓(例如，接地)之一共同節點。
根據本發明之數項實施例，記憶體陣列230經組態以耦合至感測電路250。在此實施例中，感測電路250包括對應於各自記憶體胞行(例如，耦合至各自互補數位線對)之一感測放大器206及一計算組件231。感測放大器206可耦合至互補數位線對205-1及205-2。計算組件231可經由傳遞閘207-1及207-2耦合至感測放大器206。傳遞閘207-1及207-2之閘極可耦合至運算選擇邏輯213。
運算選擇邏輯213可經組態以包含：傳遞閘邏輯，其用於控制將未轉置之互補數位線對耦合在感測放大器206與計算組件231之間之傳遞閘；及交換閘邏輯，其用於控制將經轉置之互補數位線對耦合在感測放大器206與計算組件231之間之交換閘。運算選擇邏輯213亦可耦合至該對互補數位線205-1及205-2。運算選擇邏輯213可經組態以基於一選定運算控制傳遞閘207-1及207-2之連續性。
感測放大器206可經操作以判定儲存於一選定記憶體胞中之一資料值(例如，邏輯狀態)。感測放大器206可包括一交叉耦合鎖存器，其在本文中可稱為一初級鎖存器。在圖2中圖解說明之實例中，對應於感測放大器206之電路包括一鎖存器215，該鎖存器215包含耦合至一對互補數位線D 205-1及(D)_205-2之四個電晶體。然而，實施例不限於此實例。鎖存器215可為一交叉耦合鎖存器，例如，諸如n通道電晶體(例如，NMOS電晶體)227-1及227-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)229-1及229-2之另一對電晶體之閘極交叉耦合。包括電晶體227-1、227-2、229-1及229-2之交叉耦合鎖存器215可稱為一初級鎖存器。
在操作中，當感測(例如，讀取)一記憶體胞時，數位線205-1(D)或205-2(D)_之一者上之電壓將略大於數位線205-1(D)或205-2(D)_之另一者上之電壓。可驅使一ACT信號及一RNL*信號降低以啟用(例如，觸發)感測放大器206。與PMOS電晶體229-1或229-2之一者相比，具有較低電壓之資料線205-1(D)或205-2(D_)將在更大程度上接通PMOS電晶體229-1或229-2之另一者，藉此驅使具有較高電壓之數位線205-1(D)或205-2(D)_升高至大於另一數位線205-1(D)或205-2(D)_經驅使而升高之程度。
類似地，與NMOS電晶體227-1或227-2之一者相比，具有較高電壓之資料線205-1(D)或205-2(D_)將在更大程度上接通NMOS電晶體227-1或227-2之另一者，藉此驅使具有較低電壓之數位線205-1(D)或205-2(D)_降低至大於另一數位線205-1(D)或205-2(D)_經驅使而降低之程度。因此，在一短暫延遲後，具有略大電壓之數位線205-1(D)或205-2(D)_透過一流出電晶體驅動至供應電壓VDD之電壓，且另一數位線205-1(D)或205-2(D)_透過一汲入電晶體驅動至參考電壓(例如，接地)之電壓。因此，交叉耦合之NMOS電晶體227-1及227-2及PMOS電晶體229-1及229-2充當一感測放大器對，其等放大數位線205-1(D)及205-2(D)_上之差動電壓且經操作以鎖存自選定記憶體胞感測之一資料值。如在本文中使用，感測放大器206之交叉耦合鎖存器可稱為一初級鎖存器215。
實施例不限於在圖2中圖解說明之感測放大器206組態。作為一實例，感測放大器206可為一電流模式感測放大器及/或一單端感測放大器(例如，耦合至一數位線之感測放大器)。而且，本發明之實施例不限於諸如在圖2中展示之一折疊數位線架構。
感測放大器206可連同計算組件231一起操作以使用來自一陣列之資料作為輸入而執行各種運算。在數項實施例中，可將一運算之結 果儲存回至陣列而不經由一數位線位址存取傳送資料(例如，不觸發一行解碼信號使得經由本地I/O線將資料傳送至陣列及感測電路外部之電路)。因而，本發明之數項實施例可能夠使用少於各種先前方法之電力執行與其相關聯之運算及計算功能。另外，由於數項實施例無需跨本地及全域I/O線傳送資料以便執行計算功能(例如，在記憶體與離散處理器之間)，故與先前方法相比，數項實施例可實現增大(例如，更快)處理能力。
感測放大器206可進一步包含平衡電路214，其可經組態以平衡數位線205-1(D)及205-2(D)_。在此實例中，平衡電路214包括耦合於數位線205-1(D)與205-2(D)_之間的一電晶體224。平衡電路214亦包括各具有耦合至一平衡電壓(例如，VDD/2)之一第一源極/汲極區域之電晶體225-1及225-2，其中VDD係與陣列相關聯之一供應電壓。電晶體225-1之一第二源極/汲極區域可耦合數位線205-1(D)，且電晶體225-2之一第二源極/汲極區域可耦合數位線205-2(D)_。電晶體224、225-1及225-2之閘極可耦合在一起，且耦合至一平衡(EQ)控制信號線226。因而，啟動EQ啟用電晶體224、225-1及225-2，此將數位線205-1(D)及205-2(D)_有效地短接在一起且短接至平衡電壓(例如，VDD/2)。
儘管圖2展示包括平衡電路214之感測放大器206，但實施例不限於此，且平衡電路214可與感測放大器206離散地實施、以不同於在圖2中展示之一組態實施或完全不實施。
如下文進一步描述，在若干實施例中，感測電路250(例如，感測放大器206及計算組件231)可經操作以執行一選定運算且最初將結果儲存於感測放大器206或計算組件231之一者中，而不經由一本地或全域I/O線自感測電路傳送資料(例如，不經由例如一行解碼信號之啟動執行一感測線位址存取)。
邏輯運算之效能(例如，涉及資料值之布林(Boolean)邏輯函數)係基本且常用的。在諸多高階函數中使用布林邏輯函數。因此，可使用改良邏輯運算實現之速度及電力效率可轉變為具有高階功能性之速度及電力效率。
如在圖2中展示，計算組件231亦可包括一鎖存器，其在本文中可稱為一次級鎖存器264。次級鎖存器264可以類似於在上文關於初級鎖存器215描述之一方式組態及操作，惟包含於次級鎖存器中之交叉耦合p通道電晶體對(例如，PMOS電晶體)可使其等各自源極耦合至一供應電壓(VDD)且次級鎖存器之交叉耦合n通道電晶體對(例如，NMOS電晶體)可使其等各自源極選擇性地耦合至一參考電壓(例如，接地)，使得連續啟用次級鎖存器除外。計算組件231之組態不限於在圖2中展示之組態，且各種其他實施例係可行的。
圖3係圖解說明根據本發明之若干實施例之用於一記憶體器件之資料移動之電路之一示意圖。圖3展示各耦合至一對互補感測線(例如，數位線305-1及305-2)之八個感測放大器(例如，分別在306-0、306-1、......、306-7處展示之感測放大器0、1、......、7)。圖3亦展示各經由傳遞閘及數位線307-1及307-2耦合至一感測放大器(例如，如針對感測放大器0 306-0展示)之八個計算組件(例如，在331-0、331-1、......、331-7處展示之計算組件0、1、......、7)。例如，傳遞閘可如在圖2中展示般連接且可藉由一運算選擇信號Pass來控制。例如，選擇邏輯之一輸出可耦合至傳遞閘之閘極及數位線307-1及307-2。對應感測放大器及計算組件對可促成在350-0、350-1、......、350-7處指示之感測電路之形成。
存在於互補數位線對305-1及305-2上之資料值可載入至計算組件331-0中，如結合圖2描述。例如，當傳遞閘開啟時，互補數位線對305-1及305-2上之資料值可自感測放大器傳遞至計算組件(例如，306- 0至331-0)。互補數位線對305-1及305-2上之資料值可為當觸發感測放大器時儲存於感測放大器306-0中之資料值。
圖3中之感測放大器306-0、306-1、......、306-7各可對應於在圖2中展示之感測放大器206。在圖3中展示之計算組件331-0、331-1、......、331-7各可對應於在圖2中展示之計算組件231。一個感測放大器與一個計算組件之一組合可促成經組態以耦合至一共用I/O線355之一DRAM記憶體子陣列325之一部分之感測電路(例如，350-0、350-1、......、350-7)，如在本文中描述。在圖3中展示之感測放大器306-0、306-1、......、306-7與計算組件331-0、331-1、......、331-7之成對組合可包含於一感測組件帶中，如在圖1B中之124處及圖4A及圖4B中之424處展示。
在圖3中圖解說明之實施例之組態出於明確目的而展示且不限於此等組態。例如，在圖3中針對與計算組件331-0、331-1、......、331-7及共用I/O線355組合之感測放大器306-0、306-1、......、306-7圖解說明之組態不限於感測電路之感測放大器306-0、306-1、......、306-7與計算組件331-0、331-1、......、331-7之組合之一半形成於記憶體胞行322上方(未展示)且一半形成於記憶體胞行322下方。形成經組態以耦合至一共用I/O線之感測電路之感測放大器與計算組件之此等組合之數目不限於八個。另外，共用I/O線355之組態不限於分成兩個以用於單獨耦合兩組互補數位線305-1及305-2之各者，共用I/O線355之定位亦不限於處於形成感測電路之感測放大器與計算組件之組合中間(例如，而非處於感測放大器與計算組件之組合之任一端處)。
在圖3中圖解說明之電路亦展示行選擇電路358-1、358-2，其經組態以對一子陣列325之特定行322及其之互補數位線305-1及305-2執行資料移動操作(例如，如藉由在圖1A至圖1C中展示之控制器140引導)，從而將所感測資料值耦合至共用I/O線355。例如，行選擇電路 358-1具有經組態以與諸如行0(322-0)、行2、行4及行6之對應行耦合之選擇線0、2、4及6。行選擇電路358-2具有經組態以與諸如行1、行3、行5及行7之對應行耦合之選擇線1、3、5及7。
控制器140可耦合至行選擇電路358以控制選擇線(例如，選擇線1)以在經由來自行選擇線0之信號啟用選擇電晶體359-1、359-2時存取儲存於感測放大器、計算組件中及/或存在於互補數位線對(例如，305-1及305-2)上之資料值。開啟選擇電晶體359-1、359-2(例如，如藉由控制器140引導)實現感測放大器0 306-0與計算組件0 331-0之耦合以與行0(322-0)之互補數位線305-1及305-2耦合以移動儲存於感測放大器306-0及/或計算組件331-0中之一特定列319之數位線0及數位線0*上之資料值。可藉由控制器140憑藉開啟適當選擇電晶體而經由一適當選擇線使一感測放大器與一計算組件之一特定組合與一對互補數位線耦合而類似地選擇來自行0至7之各者中之列之資料值。
再者，開啟選擇電晶體(例如，選擇電晶體359-1、359-2)使一特定感測放大器及/或計算組件(例如，306-0及/或331-0)能夠與一共用I/O線355耦合，使得所感測(儲存)資料值可放置於共用I/O線355上(例如，傳送至共用I/O線355)。在一些實施例中，一次選擇一個行(例如，行0 322-0)以耦合至一特定共用I/O線355以移動(例如，傳送)所感測資料值。在圖3之例示性組態中，共用I/O線355經圖解說明為一共用差動I/O線對，例如，共用I/O線及共用I/O線*。因此，行0 322-0之選擇可產生來自一列(例如，319)之儲存於與互補數位線305-1及305-2相關聯之感測放大器及/或計算組件中之兩個資料值(例如，具有值0及/或1之兩個位元)。此等資料值可並行輸入至共用差動I/O線355之共用差動I/O對(共用I/O及共用I/O*)之各者。
根據本發明之各種實施例，一記憶體器件(例如，圖1A中之120)可經組態以經由一資料匯流排(例如，156)及一控制匯流排(例如， 154)耦合至一主機(例如，110)。記憶體器件中之一庫區段(例如，圖1B中之123)可包含一記憶體胞陣列(例如，圖1A中之130)及經由複數個感測線(例如，在圖2中之205-1及205-2且在圖3、圖4A及圖4B中之對應元件符號處)耦合至陣列之感測電路(例如，圖1A中之150)。感測電路可包含耦合至一感測線且經組態以在與陣列之間距上實施運算之一感測放大器及一計算組件(例如，在圖2中分別為206及231且在圖3、圖4A及圖4B中之對應元件符號處)。記憶體器件中之一控制器(例如，140)可經組態以耦合至陣列及感測電路。記憶體器件中之一共用I/O線(例如，圖1C中之155、圖3中之355及圖4A及圖4B中之455-1及455-M)可經組態以將一來源位置(例如，圖4A及圖4B中之子陣列0(425-0))及一目的地位置(例如，圖4A及圖4B中之子陣列N-1(425-N-1))耦合於一對庫區段位置之間。
如在本文中描述，記憶體胞陣列可包含DRAM記憶體胞之一實施方案，其中控制器經組態以回應於一命令而使用DRAM邏輯及電介面以經由一共用I/O線將資料自來源位置移動至目的地位置。根據各種實施例，來源位置可在記憶體器件中之一第一庫中且目的地位置可在一第二庫中，且來源位置可在記憶體器件中之一庫之一第一子陣列中且目的地位置可在相同庫之一第二子陣列中。根據各種實施例，第一子陣列及第二子陣列可在相同庫區段中或子陣列可在不同庫區段中。
根據本文中描述之各種實施例，裝置可經組態以將資料自一來源位置(包含與子陣列0(425-0)中之第一數目個感測放大器及計算組件(例如，分別為406-0及431-0)相關聯之一特定列(例如，圖3中之319)及行位址)移動至一共用I/O線(例如，455-1)。另外，裝置可經組態以使用共用I/O線(例如，455-1)將資料移動至一目的地位置(包含分別與子陣列N-1(425-N-1)中之第二數目個感測放大器及計算組件(例如，406-0及431-0)相關聯之一特定列及行位址)。如讀者將瞭解，各 共用I/O線(例如，455-1)實際上可包含一對互補共用I/O線，例如，如在圖3之例示性組態中展示之共用I/O線及共用I/O線*。在本文中描述之一些實施例中，2048個共用I/O線(例如，互補共用I/O線對)可經組態為一2048位元寬之共用I/O線。
圖4A及圖4B係圖解說明根據本發明之數項實施例之用於一記憶體器件中之資料移動之電路之另一示意圖。如在圖1B至圖1C中圖解說明且在圖4A及圖4B中更詳細展示，一DRAM記憶體器件之一庫區段可包含複數個子陣列，其等在圖4A及圖4B中之425-0處指示為子陣列0且在425-N-1處指示為子陣列N-1。
圖4A至圖4B(其等應視為水平連接)圖解說明各子陣列(例如，在圖4A中部分展示且在圖4B中部分展示之子陣列0 425-0)可具有數個相關聯之感測放大器406-0、406-1、......、406-X-1及計算組件431-0、431-1、......、431-X-1。例如，各子陣列425-0、......、425-N-1可具有一或多個相關聯之感測組件帶(例如，圖1B中之124-0、......、124-N)。根據本文中描述之實施例，各子陣列425-0、......、425-N-1可分成部分462-1(在圖4A中展示)、462-2、......、462-M(在圖4B中展示)。可藉由將預定數目個感測放大器及計算組件(例如，感測電路150)以及對應行(例如，行422-0、......、422-X-1中之422-0、422-1、......、422-7)組態至一給定共用I/O線(例如，455-M)而界定部分462-1、......、462-M。對應感測放大器及計算組件對可促成在圖4A至圖4B中之450-0、450-1、......、450-X-1處指示之感測電路之形成。
在一些實施例中，如在圖3、圖4A及圖4B中展示，每一共用I/O線組態之感測放大器及計算組件以及對應行之預定數目可為八個。子陣列之部分462-1、462-2、......、462-M之數目可相同於經組態以耦合至子陣列之共用I/O線455-1、455-2、......、455-M之數目。可根據用於將共用I/O線455-1、455-2、......、455-M耦合於子陣列425-0、 425-1、......、425-N-1之間的各種動態隨機存取記憶體(DRAM)架構來配置子陣列。
例如，圖4A中之子陣列0 425-0之部分462-1可對應於在圖3中圖解說明之子陣列之部分。因而，感測放大器0 406-0及計算組件0 431-0可耦合至行422-0。如在本文中描述，一行可經組態以包含稱為數位線0及數位線0*之一對互補數位線。然而，替代實施例可包含用於一單一記憶體胞行之一單一數位線405-0(感測線)。實施例不限於此。
如在圖1B至圖1C中圖解說明且在圖4A至圖4B中更詳細展示，在各種實施例中，一感測組件帶可自一子陣列之一端延伸至子陣列之一相對端。例如，如針對子陣列0(425-0)展示，感測組件帶0(424-0，在一折疊感測線架構中之DRAM行上方及下方示意性地展示)可包含且自部分462-1中之感測放大器0(406-0)及計算組件0(431-0)延伸至子陣列0(425-0)之部分462-M中之感測放大器X-1(406-X-1)及計算組件X-1(431-X-1)。
如結合圖3描述，在圖4A至圖4B中針對與計算組件431-0、431-1、......、431-X-1及共用I/O線0(455-1)至共用I/O線M-1(455-M)組合之感測放大器406-0、406-1、......、406-X-1圖解說明之組態不限於感測電路(例如，450)之感測放大器與計算組件之組合之一半形成於一折疊DRAM架構中之記憶體胞行上方且一半形成於記憶體胞行422-0、422-1、......、422-X-1下方。例如，在各種實施例中，可使用形成於記憶體胞行上方及下方之感測放大器帶之任何數目個感測放大器及計算組件形成用於一特定子陣列425之一感測組件帶424。因此，在圖1B至圖1C中圖解說明之一些實施例中，感測電路及對應感測放大器帶之所有感測放大器及計算組件可形成於記憶體胞行上方或下方。
如結合圖3描述，各子陣列可具有行選擇電路(例如，358)，其經組態以對諸如子陣列0(425-0)之一子陣列之特定行422及其之互補數 位線實施資料移動操作，從而將來自感測放大器406及/或計算組件431之所儲存資料值耦合至給定共用I/O線455-1、......、455-M(例如，圖3中之互補共用I/O線355)。例如，控制器140可引導子陣列0(425-0)之一特定列(例如，列319)中之記憶體胞之資料值經感測及移動至一相同或不同編號行中之子陣列N-1(425-N-1)之一相同或不同編號列(例如，兩個子陣列之不同部分)(例如，未必自子陣列0之部分462-1至子陣列N-1之部分462-1)。例如，在一些實施例中，可使用移位技術將資料值自部分462-1中之一行移動至部分462-M中之一行。
行選擇電路(例如，圖3中之358)可引導一特定列之子陣列(例如，425-0)之部分(例如，462-1)中之八個行(例如，digit/digit*)之各者之移動(例如，依序移動)，使得用於該部分之感測組件帶(例如，424-0)之感測放大器及計算組件可以一特定順序(例如，以其中感測行之一順序)將所有資料值儲存(快取)及移動至共用I/O線。在用於八個行之各者之互補數位線digit/digit*及互補共用I/O線355之情況下，可存在自子陣列之一部分定序至共用I/O線之16個資料值(例如，位元)，使得每次自感測放大器及計算組件之各者輸入一資料值(例如，位元)至互補共用I/O線之各者。
因而，在各具有八個行(例如，子陣列425-0、425-1、......、425-N-1之各者之子陣列部分462-1)且各經組態以耦合至一不同共用I/O線(例如，455-1至455-M)之子陣列之2048個部分之情況下，2048個資料值(例如，位元)可在實質上相同時間點(例如，並行)移動至複數個共用I/O線。因此，本發明描述將複數個共用I/O線組態為至少一千位元寬(例如，2048個位元寬)以增大一DRAM實施方案中之資料移動之速度、速率及效率(例如，相對於一64位元寬之資料路徑)。
如在圖4A至圖4B中圖解說明，在各子陣列(例如，子陣列0 425-0)中，一或多個多工器460-1、460-2可耦合至用於子陣列之感測組件 帶424-0之各部分462-1、462-2、......、462-M之感測放大器及計算組件。多工器460-1、460-2可經組態以存取、選擇、接收、協調、組合及運輸藉由子陣列之一部分(例如，部分462-1)中之數個選定感測放大器及計算組件儲存(快取)之資料值(例如，位元)以輸入至共用I/O線(例如，共用I/O線0 455-1)。因而，如在本文中描述，一共用I/O線可經組態以將一來源位置與一目的地位置耦合在一對庫區段位置之間以用於改良資料移動。
根據本發明之各種實施例，一控制器(例如，140)可耦合至一記憶體器件之一庫(例如，121)以執行一命令以將庫中之資料自一來源位置(例如，子陣列0 425-0)移動至一目的地位置(例如，子陣列N-1 425-N-1)。在各種實施例中，一庫區段可包含庫區段中之記憶體胞之複數個子陣列，例如，子陣列125-0至125-N-1及425-0至425-N-1。在各種實施例中，庫區段可進一步包含經由複數個記憶體胞行(例如，322-0及422-0及422-1)耦合至複數個子陣列之感測電路(例如，150)。感測電路可包含耦合至行之各者且經組態以實施移動資料之命令之一感測放大器及一計算組件(例如，在圖2中分別為206及231且在圖3、圖4A及圖4B中之對應元件符號處)。
在各種實施例中，庫區段可進一步包含一共用I/O線(例如，155、355及455-1及455-M)以耦合來源位置與目的地位置以移動資料。另外，控制器可經組態以耦合至複數個子陣列及感測電路以對經移動資料執行至目的地位置(例如，庫區段中)之一資料寫入操作。
因而，控制器140可經組態以引導經由共用I/O線移動之資料寫入至目的地位置中之特定記憶體胞(例如，至一子陣列之一特定列中之記憶體胞)。除經組態以引導資料寫入至記憶體陣列130之控制器140之替代途徑以外(例如，如在圖1A中展示)，亦可同樣地對經移動資料執行一資料寫入操作，其中經由I/O電路144及寫入電路148透過資料 匯流排156(例如，一64位元寬之資料匯流排)自主機110傳送資料。
根據各種實施例，裝置可包含一感測組件帶(例如，124及424)，其經組態以包含對應於複數個記憶體胞行之一數目之數目個複數感測放大器及計算組件，其中各記憶體胞行經組態以耦合至一感測放大器及一計算組件。庫區段中之複數個感測組件帶(例如，424-0至424-N-1)之數目可對應於庫區段中之複數個子陣列(例如，425-0至425-N-1)之一數目。
數個感測放大器及計算組件可經組態以選擇性地(例如，依序)耦合至共用I/O線(例如，如藉由圖3中之358-1、358-2、359-1及359-2處之行選擇電路展示)。行選擇電路可經組態以藉由選擇性地耦合至(例如)來源位置(例如，如在圖3中之子陣列325及在圖4A至圖4B中之子陣列部分462-1至462-M中展示)中之八個感測放大器及計算組件而選擇性地感測一子陣列之一特定記憶體胞行中之資料。因而，來源位置中之八個感測放大器及計算組件可經組態以依序耦合至共用I/O線。根據本文中描述之實施例，可藉由將陣列中之行數除以耦合至共用I/O線之各者之八個感測放大器及計算組件而組態形成於陣列中之共用I/O線之一數目。例如，當陣列(例如，庫區段)或其之各子陣列中存在16,384個行且每一行存在一個感測放大器及計算組件時，16,384個行除以八產生2048個共用I/O線。
在各種實施例中，裝置可包含數個多工器(例如，如在圖4A至圖4B中之各種子陣列之部分462-1至462-M中之460-1及460-2處展示)。因而，根據各種實施例，裝置可包含複數個感測放大器及計算組件及用以選擇一感測放大器及一計算組件以耦合至共用I/O線之一多工器。多工器可形成於感測放大器及計算組件與共用I/O線之間以存取、選擇、接收、協調、組合及運輸選定資料以輸入至經耦合共用I/O線。
根據本文中描述之各種實施例，一記憶體胞陣列可包含具有一對互補感測(數位)線(例如，圖3中之305-1及305-2)之一記憶體胞行。在一些實施例中，感測電路可包含選擇性地耦合至互補感測(數位)線對之各者之一感測放大器(例如，306-0)及經由傳遞閘(例如，307-1、307-2)耦合至感測放大器之一計算組件(例如，331-0)。
根據一些實施例，一來源感測組件帶(例如，124及424)可包含數個感測放大器及計算組件，其等可經選擇及組態以將自來源位置之一列感測之一定量之資料(例如，數個位元)並行發送至複數個共用I/O線。例如，回應於用於透過行選擇電路依序感測之控制信號，子陣列之一列之選定行之記憶體胞可感測及儲存(快取)一定量之資料(例如，數個位元)直至該量達到一臨限值且接著經由複數個共用I/O線發送資料。在一些實施例中，臨限資料量可對應於複數個共用I/O線之至少一千位元寬度。
在一些實施例中，來源感測組件帶可包含數個感測放大器及計算組件，其等可經選擇及組態以在自來源位置之一列感測之資料(例如，位元)之一量(例如，資料位元之數目)超過複數個共用I/O線之至少一千位元寬度時儲存所感測資料。在此實施例中，來源感測組件帶可經組態以在耦合至複數個共用I/O線時發送自來源位置之列感測之資料作為複數個子集。例如，資料之至少一第一子集之量可對應於複數個共用I/O線之至少一千位元寬度。
如在本文中描述，控制器可經組態以(例如)回應於來自控制器140之控制信號經由共用I/O線將資料自來源位置中之一選定列及一選定感測線移動至目的地位置中之一選定列及一選定感測線。根據各種實施例，輸入至控制器之來源位置(例如，一第一子陣列)中之一選定列及一選定感測線可不同於目的地位置(例如，一第二子陣列)中之一選定列及一選定感測線。
如在本文中描述，一來源子陣列中之選定列及選定感測線之記憶體胞中之資料之一位置可不同於移動至一目的地子陣列中之一選定列及選定感測線之記憶體胞之資料之一位置。例如，來源位置可為圖4A中之子陣列0 425-0之部分462-1之一特定列及數位線且目的地可為圖4B中之子陣列N-1 425-N-1中之部分462-M之一不同列及數位線。
根據本文中之實施例，一目的地感測組件帶(例如，124及424)可相同於一來源感測組件帶。例如，可(例如)取決於來自控制器之控制信號選擇及組態複數個感測放大器及計算組件以將所感測資料選擇性地發送至經耦合共用I/O線且自複數個經耦合共用I/O線之一者選擇性地接收資料(例如，以移動至目的地位置)。可使用本文中描述之行選擇電路(例如，圖3中之358-1、358-2、359-1及359-2)執行目的地感測組件帶中之感測放大器及計算組件之選擇。
根據一些實施例，控制器可經組態以將藉由目的地感測組件帶中之複數個選定感測放大器及計算組件選擇性地接收之一定量之資料(例如，數個資料位元)寫入至目的地子陣列中之目的地位置之一選定列及一選定感測線。在一些實施例中，寫入之資料量對應於複數個共用I/O線之至少一千位元寬度。
根據一些實施例，目的地感測組件帶可包含複數個選定感測放大器及計算組件，其等經組態以在所接收資料之一量(例如，資料位元之數目)超過複數個共用I/O線之至少一千位元寬度時儲存所接收資料(例如，位元)。根據一些實施例，控制器可經組態以將所儲存資料(例如，數個資料位元)作為複數個子集寫入至目的地位置中之一選定列及複數個選定感測線。在一些實施例中，經寫入資料之至少一第一子集之資料量可對應於複數個共用I/O線之至少一千位元寬度。根據一些實施例，控制器可經組態以將所儲存資料(例如，數個資料位元)作為一單一集合(例如，並非作為資料子集)寫入至目的地位置中之選 定列及選定感測線。
本發明之實施例提供一種藉由使用一改良資料路徑(例如，一DRAM實施方案之一共用I/O線)來增大一PIM陣列中之資料移動之一速度、速率及效率之方法。根據如在本文中描述之各種實施例，一記憶體器件中之一對庫位置中之一來源位置及一目的地位置可經組態以經由複數個共用I/O線耦合。如在本文中描述，記憶體器件中之一庫可包含：一記憶體胞陣列；感測電路，其經由複數個感測線耦合至陣列，感測電路包含感測放大器及經組態以實施運算之計算組件；及一控制器，其耦合至陣列及感測電路。
該方法可包含自控制器接收一控制信號以將資料自來源位置移動至目的地位置(例如，記憶體胞之一DRAM陣列之目的地位置)。該方法可進一步包含使用感測放大器及計算組件經由複數個共用I/O線將資料自來源位置移動至目的地位置(例如，DRAM陣列之目的地位置)。
在一些實施例中，該方法可包含將2048個共用I/O線組態為一2048位元寬之共用I/O線。根據一些實施例，可藉由將與陣列中之一記憶體胞列相交之陣列中之行之一數目除以複數個共用I/O線之2048位元寬度而組態用於將資料自來源位置中之一第一列移動至目的地位置中之一第二列之一循環數目。例如，一陣列(例如，一庫、一庫區段)及其之一子陣列可具有16,384個行，其等可對應於一列中之16,384個資料值，其等在除以與列相交之複數個共用I/O線之2048位元寬度時可產生八個循環，各單獨循環處於用於移動列中之所有資料之實質上相同時間點(例如，並行)。替代性地或另外，可藉由將與陣列中之記憶體胞列相交之陣列中之行之數目除以複數個共用I/O線之2048位元寬度且使結果與控制器之一時脈速率相乘而組態用於將資料自來源位置中之一第一列移動至目的地位置中之一第二列之一頻寬。在一些 實施例中，判定陣列之一列中之資料值之一數目可係基於陣列中之複數個感測(數位)線。
一第一記憶體胞子陣列中之一來源位置可經組態以經由複數個共用I/O線耦合至一第二記憶體胞子陣列中之一目的地位置，其中複數個共用I/O線可經組態為至少一千位元寬之共用I/O線。該方法可包含組態用於第一子陣列(例如，425-0)之一第一感測組件帶(例如，424-0)及用於第二子陣列(例如，425-N-1)之第二感測組件帶(例如，424-N-1)以包含耦合至第一及第二子陣列中之各對應記憶體胞行(例如，422-0至422-X-1)之一感測放大器及一計算組件(例如，分別為406-0及431-0)。一控制器可經組態以(例如)經由行選擇電路358-1、358-2、359-1及359-2耦合至第一及第二子陣列以及第一及第二感測組件帶之記憶體胞。
該方法可包含使用用於第一子陣列之第一感測組件帶及用於第二子陣列之第二感測組件帶經由複數個共用I/O線將資料自第一子陣列中之來源位置移動至第二子陣列中之目的地位置。根據各種實施例，用於第一子陣列之第一放大器帶及用於第二子陣列之第二感測組件帶可經組態以(例如)經由圖3中之行選擇電路358-1、358-2、359-1及359-2及圖4A至圖4B中之多工器460-1及460-2耦合至複數個共用I/O線。
根據一些實施例，第一子陣列中之來源位置及第二子陣列中之目的地位置可在一記憶體器件之一單一庫區段中，如在圖1B至圖1C及圖4A至圖4B中展示。替代性地或另外，第一子陣列中之來源位置及第二子陣列中之目的地位置可在耦合至複數個共用I/O線之記憶體器件之單獨庫及庫區段中。在一些實施例中，在兩個單獨庫之間的資料移動可包含耦合至兩個庫之間的複數個共用I/O線之數個中間暫存器(未展示)，以便臨時保持(例如，執行快取及/或資料緩衝功能)經移 動資料。因而，臨時保持經移動資料可解決關於使用共用I/O線在兩個庫之間移動資料(例如，關於控制信號、資料移動之同步化等等)之時序問題。因而，該方法可包含經由複數個共用I/O線將資料自用於第一子陣列之第一感測組件帶(例如，並行)移動至用於第二子陣列之第二感測組件帶。
根據各種實施例，該方法可包含組態複數個子陣列(例如，子陣列425-0至425-N-1)之各者中之一感測組件帶(例如，所有感測組件帶424-0至424-N-1)以耦合至複數個共用I/O線(例如，共用I/O線455-1)。在一些實施例中，該方法可包含使用第一感測組件帶(例如，感測組件帶424-0)每次僅將第一子陣列中之互補感測線之八個行之一者耦合至複數個共用I/O線之一者，且使用第二感測組件帶(例如，感測組件帶424-N-1)每次僅將第二子陣列中之互補感測線之八個行之一者耦合至複數個共用I/O線之一者。
該方法可包含經由複數個共用I/O線將資料自第一感測組件帶之數個感測放大器及計算組件移動至第二感測組件帶之對應數目個感測放大器及計算組件。例如，自來源位置之各感測放大器及計算組件感測之資料可移動至目的地位置中之一對應感測放大器及計算組件。
根據各種實施例，該方法可包含控制器選擇(例如，開啟)用於第一感測組件帶之對應於來源位置之一第一記憶體胞列以感測儲存於其中之資料，將複數個共用I/O線耦合(例如，開啟)至第一感測組件帶且例如，經由行選擇電路358-1、358-2、359-1及359-2及多工器460-1及460-2將第二感測組件帶耦合(例如，開啟)至複數個共用I/O線。因而，該方法可包含經由複數個共用I/O線將資料自第一感測組件帶並行移動至第二感測組件帶。該方法可包含第一感測組件帶儲存(例如，快取)所感測資料且第二感測組件帶儲存(例如，快取)經移動資料。
該方法可包含控制器(例如)經由行選擇電路358-1、358-2、359-1及359-2及多工器460-1及460-2選擇(例如，開啟)用於第二感測組件帶之對應於目的地位置之一第二記憶體胞列。接著，控制器可引導移動至第二感測組件帶之資料寫入至第二記憶體胞列中之目的地位置。
在一DRAM實施方案中，一共用I/O線可用作一資料路徑以在陣列中之各種位置(例如，子陣列)之間移動記憶體胞陣列中之資料。共用I/O線可在所有感測組件帶之間共用。在各種實施例中，一感測組件帶或一對感測組件帶(例如，耦合一來源位置與一目的地位置)可在任何給定時間與共用I/O線通信。共用I/O線用於完成將資料自一感測組件帶移動至另一感測組件帶。可開啟第一感測組件帶中之一列且可感測該列中之記憶體胞之資料值。在感測之後，可將第一感測組件帶開啟至共用I/O線，且將第二感測組件帶開啟至相同共用I/O線。第二感測組件帶仍可在一預充電狀態中，例如，準備好接受資料。在已將來自第一感測組件帶之資料移動(例如，驅動)至第二感測組件帶中之後，第二感測組件帶可觸發(例如，鎖存)資料至各自感測放大器及計算組件中。(例如)在鎖存資料之後可開啟耦合至第二感測組件帶之一列，且駐留於感測放大器及計算組件中之資料可寫入至該列之目的地位置中。
圖5圖解說明根據本發明之數項實施例之與使用電路執行數個資料移動操作相關聯之一時序圖572。在圖5中示意性地圖解說明之時序圖572經展示為啟用資料移動之電路中之一信號序列之一實例，如在本文中描述。藉由實例展示以任意長度之發信單元水平劃界之一時間標度575(t0、t1、t2、......、t13)。
根據本發明之各種實施例，一控制器(例如，圖1A至圖1C中之140)可經組態以耦合至一記憶體器件之一或多個庫及庫區段(例如，圖1B至圖1C中之121/123)以執行一命令以將資料自一來源子陣列(例 如，一來源子陣列425-0及525-0)移動至一目的地子陣列(例如，一目的地子陣列425-N-1及525-N-1)。
因而，在t1，控制器可提供一信號以使來源子陣列525-0之來源感測組件帶576之一預充電經驅動而降低以啟用(例如，觸發)來源感測組件帶以讀取及儲存所感測資料。可在t2將一信號輸入至選定來源列577以藉由驅使列升高而實現該列之記憶體胞中之資料值之一讀取(感測)。可在t3將一信號輸入至與來源感測組件帶相關聯之感測電路578(例如，感測放大器及計算組件)以藉由驅使感測電路升高而實現該列之記憶體胞中之資料值之感測。可在t4將一信號輸入至選定來源行579以藉由驅使行升高而實現該列之選定來源行之記憶體胞中之資料值之一讀取(感測)。
根據各種實施例，在t3，控制器可提供一信號以實現數個共用I/O線581之一預充電以藉由驅使其等降低而將數個共用I/O線與來源子陣列之來源感測組件帶耦合。在約t4至t5之間，可透過數個共用I/O線580傳導所感測資料，以便可藉由目的地子陣列525-N-1之組件存取所感測資料。例如，如在本文中描述，可在自約t4至t5之時間週期期間透過經耦合之數個共用I/O線依序發送來自經組態以耦合至數個共用I/O線之各者之依序選定行(例如，行1至行8)之資料。在一些實施例中，如在580處展示，透過數個共用I/O線傳導之資料可包含自互補感測線感測之資料。
在t3，控制器可提供一信號以使目的地子陣列525-N-1之目的地感測組件帶582之一預充電經驅動而降低以啟用(例如，觸發)目的地感測組件帶以藉由耦合至數個共用I/O線580而接收及儲存經移動資料。可在t4將一信號輸入至選定目的地行585以藉由驅使選定目的地行升高而實現資料值至與用於選定行之目的地感測組件帶相關聯之感測電路584(例如，感測放大器及計算組件)之移動。可在t5輸入一信 號以藉由驅使與來源感測組件帶相關聯之感測電路584(例如，感測放大器及計算組件)升高而鎖存移動至目的地感測組件帶之資料以儲存於感測電路中。可在t6將一信號輸入至選定目的地列583以藉由驅使其升高而使儲存於感測電路中之資料能夠移動及寫入至其選定記憶體胞。
可實施各種時間訊框以在提供一信號以停用(例如，關閉)信號傳導途徑之前使信號傳導途徑保持啟用(例如，開啟)。根據一些實施例，藉由在t5驅使感測電路584(例如，感測放大器及計算組件)升高而儲存於感測電路中之資料可保持存取至選定目的地列583直至在t11輸入一信號以藉由驅使信號傳導途徑降低而停用信號傳導途徑。因而，用於感測電路584之信號傳導途徑可自t5至t11(其涵蓋自t6至t10之時間訊框，其間開啟用於選定目的地列之信號傳導途徑)開啟。
根據本發明之各種實施例，一來源子陣列之一來源列(例如，512個列之任一者)可不同於(例如，無需匹配)一目的地子陣列之一目的地列，其中來源及目的地子陣列在各種實施例中可處在記憶體胞之相同或不同庫及庫區段中。再者，一選定來源行(例如，經組態以耦合至一特定共用I/O線之八個行之任一者)可不同於(例如，無需匹配)一目的地子陣列之一選定目的地行。
雖然已在本文中圖解說明及描述包含感測電路、感測放大器、計算組件、感測組件帶、共用I/O線、行選擇電路、多工器、信號時序序列等等之各種組合及組態之例示性實施例，但本發明之實施例不限於本文中明確敘述之該等組合。在本文中揭示之感測電路、感測放大器、計算組件、感測組件帶、共用I/O線、行選擇電路、多工器、信號時序序列等等之其他組合及組態明確包含於本發明之範疇內。
儘管本文中已圖解說明及描述特定實施例，然一般技術者將瞭解，經計算以達成相同結果之一配置可取代所示之特定實施例。本發 明旨在涵蓋本發明之一或多項實施例之調適或變動。應瞭解，已依一闡釋性方式而非一限制性方式進行上述描述。熟習此項技術者在檢閱上述描述之後將瞭解上述實施例與本文中未具體描述之其他實施例之組合。本發明之一或多項實施例之範疇包含其中使用上述結構及程序之其他應用。因此，應參考隨附申請專利範圍連同此等申請專利範圍所授權之等效物之全範圍而判定本發明之一或多項實施例之範疇。
在前述【實施方式】中，為簡化本發明之目的將一些特徵集合在一單一實施例中。本發明之此方法不應解釋為反映以下意圖：本發明之所揭示實施例必須使用多於各請求項中所明確陳述之特徵。實情係，如以下申請專利範圍反映，本發明標的在於少於一單一揭示實施例之全部特徵。因此，以下申請專利範圍特此併入至【實施方式】中，其中各請求項自身獨立作為一單獨實施例。
100‧‧‧計算系統
110‧‧‧主機
120‧‧‧記憶體器件
130‧‧‧記憶體陣列
140‧‧‧控制器
142‧‧‧位址電路
143‧‧‧通道控制器
144‧‧‧I/O電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼/行解碼器/行解碼線
154‧‧‧控制匯流排
156‧‧‧資料匯流排
157‧‧‧高速介面(HSI)帶外匯流排
170‧‧‧邏輯/邏輯電路
171‧‧‧快取區

Claims (20)

  1. 一種裝置，其包括：一記憶體器件，其包括：一記憶體胞陣列；感測電路，其經由複數個感測線耦合至該陣列，該感測電路包含一感測放大器及耦合至一感測線且經組態以實施運算之一計算組件；一控制器，其經組態以耦合至該陣列及該感測電路；及一共用I/O線，其經組態以耦合一來源位置與一目的地位置。
  2. 如請求項1之裝置，其中該裝置經組態以：使用耦合至該共用I/O線之第一數目個感測放大器及計算組件自該來源位置移動資料；及使用耦合至該共用I/O線之第二數目個感測放大器及計算組件將該資料移動至目的地位置。
  3. 如請求項1之裝置，其中該裝置進一步包括經組態以耦合至該共用I/O線之該來源位置中之八個感測放大器及計算組件。
  4. 如請求項3之裝置，其中藉由將該陣列中之一行數除以耦合至該共用I/O線之該八個感測放大器及計算組件而組態形成於該陣列中之共用I/O線之一數目。
  5. 如請求項1之裝置，其中2048個共用I/O線經組態為一2048位元寬之共用I/O線。
  6. 如請求項1之裝置，其中該裝置進一步包括：複數個感測放大器及計算組件；及一多工器，其用以選擇一感測放大器及一計算組件以耦合至 該共用I/O線。
  7. 一種裝置，其包括：一控制器，其耦合至一記憶體器件，其中該記憶體器件包括：複數個記憶體胞子陣列；感測電路，其經由複數個記憶體胞行耦合至該複數個子陣列，該感測電路包含耦合至該等行之各者且經組態以實施移動資料之一命令之一感測放大器及一計算組件；及一共用I/O線，其用以耦合來源位置與目的地位置以移動資料；及其中該控制器經組態以耦合至該複數個子陣列及該感測電路以對該經移動資料執行至該目的地位置之一資料寫入操作。
  8. 如請求項7之裝置，其中該裝置進一步包括：一感測組件帶，其經組態以包含對應於該複數個記憶體胞行之一數目之數目個複數感測放大器及計算組件；且其中該數個感測放大器及計算組件選擇性地耦合至該共用I/O線。
  9. 如請求項7之裝置，其中該裝置進一步包括行選擇電路以藉由選擇性地耦合至該來源位置中之八個感測放大器及計算組件而選擇性地感測一子陣列之一特定記憶體胞行中之資料。
  10. 如請求項7之裝置，其中該裝置進一步包括：一來源感測組件帶，其包含經組態以將自該來源位置之一列感測之一定量之資料並行發送至複數個共用I/O線之數個感測放大器及計算組件；且其中該資料量對應於該複數個共用I/O線之至少一千位元寬 度。
  11. 如請求項7之裝置，其中該控制器經組態以經由該共用I/O線將該資料自該來源位置中之一選定列及一選定感測線移動至該目的地位置中之一選定列及一選定感測線。
  12. 如請求項7之裝置，其中該裝置進一步包括一目的地感測組件帶，其包含經組態以自該複數個經耦合共用I/O線之一者選擇性地接收該資料之複數個感測放大器及計算組件。
  13. 如請求項12之裝置，其中該控制器經組態以：將藉由該目的地感測組件帶中之該複數個感測放大器及計算組件選擇性地接收之一定量之資料寫入至一目的地子陣列中之該目的地位置之一選定列及選定感測線；且其中該資料量對應於該複數個共用I/O線之至少一千位元寬度。
  14. 一種用於操作一記憶體器件之方法，其包括：接收引導資料自該記憶體器件中之一來源位置移動至一目的地位置之控制信號；經由該記憶體器件中之複數個共用I/O線耦合該來源位置與該目的地位置；其中該記憶體器件包括：一記憶體胞陣列；感測電路，其經由複數個感測線耦合至該陣列，該感測電路包含感測放大器及經組態以實施運算之計算組件；及使用該等感測放大器及計算組件經由該複數個共用I/O線將該資料自該來源位置移動至該目的地位置。
  15. 如請求項14之方法，其中該方法進一步包括：藉由將與該陣列中之一記憶體胞列相交之該陣列中之之一行 數除以該複數個共用I/O線之一2048位元寬度而組態用於將該資料自該來源位置中之一第一列移動至該目的地位置中之一第二列之一循環數目。
  16. 如請求項14之方法，其中該方法進一步包括：接收用以將該資料自該等記憶體胞之一動態隨機存取記憶體(DRAM)陣列之該來源位置移動至該目的地位置之該等控制信號；及將該資料自該DRAM陣列之該來源位置移動至該目的地位置。
  17. 一種用於操作一記憶體器件之方法，其包括：經由複數個共用I/O線將用於一第一記憶體胞子陣列之一第一感測組件帶耦合至用於一第二記憶體胞子陣列之一第二感測組件帶；其中該複數個共用I/O線經組態為至少一千位元寬之共用I/O線；且其中該等第一及第二感測組件帶包含耦合至該等第一及第二子陣列中之各對應記憶體胞行之一感測放大器及一計算組件；及使用用於該第一子陣列之該第一感測組件帶及用於該第二子陣列之該第二感測組件帶經由該複數個共用I/O線將資料自該第一子陣列中之一來源位置移動至該第二子陣列中之一目的地位置。
  18. 如請求項17之方法，其中該方法進一步包括：使用該第一感測組件帶每次僅將該第一子陣列中之互補感測線之八個行之一者耦合至該複數個共用I/O線之一者；及使用該第二感測組件帶每次僅將該第二子陣列中之互補感測線之八個行之一者耦合至該複數個共用I/O線之一者。
  19. 如請求項17之方法，其中該方法進一步包括一控制器：選擇用於該第一感測組件帶之對應於該來源位置之一第一記憶體胞列以感測儲存於其中之資料；將該複數個共用I/O線耦合至該第一感測組件帶；將該第二感測組件帶耦合至該複數個共用I/O線；及經由該複數個共用I/O線將該資料自該第一感測組件帶並行移動至該第二感測組件帶。
  20. 如請求項19之方法，其中該方法進一步包括該控制器：選擇用於該第二感測組件帶之對應於該目的地位置之一第二記憶體胞列；及將移動至該第二感測組件帶之該資料寫入至該第二記憶體胞列中之該目的地位置。
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