CN108885595B - 用于高速缓冲存储操作的设备及方法 - Google Patents

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Abstract

本发明包含用于高速缓冲存储操作的设备及方法。实例设备包含存储器装置，所述存储器装置包含存储器单元的多个子阵列，其中所述多个子阵列包含相应多个子阵列的第一子集及所述相应多个子阵列的第二子集。所述存储器装置包含耦合到所述第一子集的感测电路，所述感测电路包含读出放大器及运算组件。所述第一子集经配置为用于对从所述第二子集移动的数据执行操作的高速缓冲存储器。所述设备还包含经配置以引导从所述第二子集中的子阵列到所述第一子集中的子阵列的数据值的第一移动的高速缓冲存储器控制器。

Description

用于高速缓冲存储操作的设备及方法
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说，本发明涉及用于高速缓冲存储操作的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如主机数据、错误数据等等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)与晶闸管随机存取存储器(TRAM)及其它存储器。非易失性存储器可在未供电时通过保留经存储数据而提供永久性数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM))及其它存储器。
电子系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将经执行指令的结果存储到适当位置。处理器可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，所述功能单元可用于通过对数据(例如，一或多个操作数)执行运算而执行指令。如本文中所使用，运算可为(例如)布尔(Boolean)运算(例如AND、OR、NOT、NOT、NAND、NOR及XOR)及/或其它运算(例如反相、移位、算术、统计及许多其它可行运算)。例如，功能单元电路可用于经由数个逻辑运算对操作数执行例如加法、减法、乘法及除法的算术运算。
电子系统中的数个组件可涉及：将指令提供到功能单元电路来执行。可(例如)通过处理资源(例如控制器及/或主机处理器)来执行所述指令。可将数据(例如，将对其执行指令的操作数)存储于可由功能单元电路存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据，且可在功能单元电路开始对数据执行指令之前序列化及/或缓冲指令及/或数据。此外，因为可经由功能单元电路在一个或多个时钟循环中执行不同类型的运算，所以还可序列化及/或缓冲指令及/或数据的中间结果。用于在一或多个时钟周期中完成运算的序列可被称为运算周期。就运算设备及/或系统的处理及运算性能及/或电力消耗而言，用于完成运算周期所耗费的时间可能会增加成本。
在许多例子中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且可经由处理资源与存储器阵列之间的总线存取数据以执行指令集。处理性能可在存储器中处理器(processor-in-memory)装置中得以改进，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器。存储器中处理装置可通过减少及/或消除外部通信而节省时间且还可节约电力。
附图说明
图1A是根据本发明的数个实施例的呈包含存储器装置的运算系统的形式的设备的框图。
图1B是根据本发明的数个实施例的存储器装置的库区段的框图。
图1C是根据本发明的数个实施例的存储器装置的库的框图。
图2是说明根据本发明的数个实施例的存储器装置的感测电路的示意图。
图3是说明用于根据本发明的数个实施例的存储器装置中的数据移动的电路的示意图。
图4A及4B是说明用于根据本发明的数个实施例的存储器装置中的数据移动的电路的另一示意图。
具体实施方式
本发明包含用于高速缓冲存储操作(例如用于存储器中处理(PIM)结构)的设备及方法。在至少一个实施例中，所述设备包含存储器装置，所述存储器装置包含存储器单元的多个子阵列，其中所述多个子阵列包含相应多个子阵列的第一子集及所述相应多个子阵列的第二子集。所述存储器装置包含耦合到所述第一子集的感测电路，所述感测电路包含读出放大器及运算组件。所述第一子集经配置为用于对从所述第二子集移动的数据执行操作的高速缓冲存储器。所述设备还包含经配置以引导从所述第二子集中的子阵列到所述第一子集中的子阵列的数据值的第一移动的高速缓冲存储器控制器。
所述高速缓冲存储器控制器还可经配置以引导从所述第一子集中的所述子阵列到所述第二子集中的子阵列的已对其执行操作的数据值的第二移动。例如，所述高速缓冲存储器控制器可经配置以引导从所述第二子集中的子阵列到所述第一子集中的子阵列的数据值的第一移动来由耦合到所述第一子集的所述感测电路对所述数据值执行操作。所述高速缓冲存储器控制器还可经配置以引导从所述第一子集中的子阵列(在一些实施例中)返回到所述数据值先前存储于其中的所述第二子集中的子阵列中的存储装置的所述数据值(已对其执行操作)的第二移动。
此序列的数据移动及/或对所述第一子集(例如高速缓冲存储器)而非所述第二子集(例如存储装置)中的数据值执行的操作由经配置以完成此的高速缓冲存储器控制器在数据处理操作期间引导而与主机无关。例如，尽管主机(例如图1A中的110)(其可能并不定位于与包含高速缓冲存储器控制器(例如图1A中的171)的存储器装置相同的节距及/或芯片上)可能已命令数据处理操作且所述命令可能已由处理器/定序器(例如图1A中的控制器140)执行，但是刚刚所描述的数据移动及/或操作可委托给高速缓冲存储器控制器来执行。在一些实施例中，高速缓冲存储器控制器171可与控制器140一起形成于芯片上且与控制器140相关联地运作(例如执行操作)，如结合图1A所展示及描述。如本文中所描述，与其它物体一起位于芯片上意指形成于与对应子阵列中的存储器单元相同的芯片上。然而，实施例并不如此限制。例如，在一些实施例中，高速缓冲存储器控制器171可定位成与主机110相关联及/或与主机110相关联地执行操作(例如，主机可就将对其执行操作的数据值来指示高速缓冲存储器控制器)。
除非上下文(例如通过使用例如相邻等等的术语)清楚地另外规定，否则例如第一及第二的序数在本文中用于帮助区别类似组件(例如存储器单元的子阵列、其的子集等等)且并非用于指示特定排序及/或所述组件之间的关系。例如，第一子阵列可为相对于子阵列的库中的子阵列0的子阵列4且第二子阵列可为任何其它后续子阵列(例如子阵列5、子阵列8、子阵列61及其它可能性)或所述第二子阵列可为任何其它先前子阵列(例如子阵列3、2、1或0)。此外，将数据值从第一子阵列移动到第二子阵列被提供为此数据移动的非限制实例。例如，在一些实施例中，可将数据值从每一子阵列循序及/或并行移动到相同库中的另一子阵列(例如，其可为相邻子阵列及/或由数个其它子阵列隔开)或不同库中的另一子阵列。
主机系统及控制器可对程序指令(例如PIM命令指令)的整体块及数据执行地址解析且引导(例如控制)到目的(例如目标)库内的分配位置(例如子阵列及子阵列的部分)中的数据及命令的分配、存储及/或移动(例如流动)。写入数据及执行命令(例如执行操作，如本文中所描述)可利用到DRAM装置的正常DRAM写入路径。如读者将明白，尽管相对于本文中所呈现的实例来讨论DRAM式PIM装置，但实施例不限于PIM DRAM实施方案。
如本文中所描述，实施例可允许主机系统最初将数个位置(例如子阵列)及子阵列的部分分配于一或多个DRAM库中以保存(例如存储)数据(例如保存于子阵列的第二子集中)。然而，为了增大数据处理(例如对数据值执行的操作)的速度、速率及/或效率，可将数据值移动(例如复制、传送及/或运送)到经配置用于增大数据处理的速度、速率及/或效率的另一子阵列(例如，子阵列的第一子集中)，如本文中所描述。
PIM系统的性能可受存储器存取时间(例如行循环时间)影响。用于数据处理的操作可包含：打开(存取)库中的一行存储器单元；读取及/或写入所述存储器单元；及接着关闭所述行。此类操作所花费的时间周期可取决于每个运算组件(例如图2中的感测电路250中的运算组件231)的存储器单元的数目及/或将列中的全部存储器单元连接到相应运算组件的数字线的长度。较短数字线可提供每个运算组件的相对改进性能，但由于数字线较短，每个存储器单元还可具有更多运算组件，且因此具有存储器单元的较低密度。此较低密度可导致相对较高功率及/或裸片面积要求。相比来说，较长数字线可具有用于相同存储器单元密度的较少运算组件，但所述较长数字线可导致每个运算组件的相对较低性能。因此，组合短数字线的性能益处及长数字线的存储器单元密度益处可为有益的。
存储器装置(例如PIM DRAM存储器装置)在本文中被描述成包含多个子阵列，其中所述子阵列中的至少一者经配置具有比所述存储器装置内(例如相同存储器库中)的其它子阵列的数字线短(例如存储器单元的每列具有较少存储器单元及/或列的较短物理长度)的数字线。具有较短数字线的子阵列可具有对所述存储器单元的所得较快存取时间且感测电路可经配置成具有结合较快存取时间使用的PIM功能性，如本文中所描述。
因而，具有较短数字线及PIM功能性的子阵列可用作高速缓冲存储器，其用于以用于经配置成具有较长数字线(例如，因此具有较慢存取时间)的子阵列的增大速度、速率及/或效率执行操作。具有较长数字线的子阵列可用于数据存储以利用其较长数字线中的相对较高数目个存储器单元。在一些实施例中，可针对存储器单元的较高密度来进一步配置具有所述较长数字线的子阵列而用于更有效数据存储。例如，可通过使感测电路中无PIM功能性来促成较高密度，这是因为操作在数据值被移动到高速缓冲存储器之后执行而非对存储装置中的数据值执行。替代地或组合地，可使用较高密度存储器架构(例如1T1C存储器单元)来配置(例如形成)较长数字线子阵列，同时可使用较低密度架构(例如2T2C存储器单元)来配置较短数字线子阵列。可对所述架构作出其它改变来增大较短数字线子阵列而非较长数字线子阵列中的数据存取的速度、速率及/或效率(例如，在短数字线子阵列及长数字线子阵列中使用例如DRAM、SRAM等等的不同存储器阵列架构，改变字线长度及其它潜在改变)。
相应地，多个子阵列(其中所述多个子阵列的第一子集具有相对较短数字线且所述多个子阵列的第二子集具有相对较长数字线)可包含于存储器装置的库中(例如混合于各种实施例中，如本文中所描述)。具有较短数字线的子阵列可用作用于执行具有较长数字线的子阵列的操作的高速缓冲存储器。运算(例如操作的执行)可主要发生于或仅发生于具有较短数字线的子阵列中，从而导致相对于具有较长数字线的子阵列增大性能。具有较长数字线的子阵列可主要或仅用于数据存储且(因而)可针对存储器密度配置。在一些实施例中，具有较长数字线的子阵列可经配置成具有至少某一PIM功能(例如提供在第一子集的子阵列中对其执行若干累加运算的大量数据的移动的替代例，及其它原因)。然而，不论较长数字线是否配置成具有至少某一PIM功能，来往于较短数字线子阵列移动(例如，复制、传送及/或运送)数据以执行相对高速单个操作及/或操作序列可为优选的。因而，在一些实施例中，仅第一子集的短数字线子阵列可具有任何PIM功能，借此可节约裸片面积及/或功率消耗。
例如，短数字线子阵列中的存储器单元的行可用作用于长数字线(例如存储装置)子阵列的数个高速缓冲存储器。高速缓冲存储器控制器可管理两种类型的子阵列之间的数据移动且可存储信息以记录从特定存储子阵列的源行移动到特定高速缓冲存储器子阵列的目的行的数据，且反之亦然。在一些实施例中，短数字线子阵列可操作为回写高速缓冲存储器，高速缓冲存储器控制器在完成对数据值的操作之后从回写高速缓冲存储器自动返回数据值或一系列数据值。
存储器装置中的库可包含存储器单元的多个子阵列，其中多个分区中的每一者可包含所述多个子阵列的相应群组。在各种实施例中，由多个分区(例如用于分区间及/或分区内数据移动的数据总线，如本文中所描述)共享的I/O线可经配置以通过使用与所述共享I/O线相关联的隔离电路使所述分区可选地连接及断开而将所述多个子阵列分离成多个分区以形成所述共享I/O线的分离部分。因而，沿其长度与多个位置处的隔离电路相关联的共享I/O线可用于将子阵列的分区分离成各种组合中的有效分离块(例如每一分区中的子阵列的数目取决于各种子阵列及/或分区是否如由控制器引导那样经由共享I/O线的部分连接等等)。这可使个别分区内的块数据移动能够实质上并行发生。
通过在每一分区或分区的组合中并行(例如实质上在相同时间点)执行数据移动，分区的隔离可增大每一分区内及多个分区(例如部分或全部分区)的组合中的数据移动的速度、速率及/或效率。例如，这可减少原本在沿存储器单元的阵列中的共享I/O线可选地耦合的各种短数字线及/或长数字线子阵列之间循序移动(例如复制、传送及/或运送)数据所花费的时间。此数据移动的并行本质可允许分区的子阵列中的数据值中的全部或大多数的局部移动使得所述移动可快数倍。例如，所述移动可更快达约分区的数目的倍数(例如就4个分区来说，可以在不使用本文中所描述的分区的情况下所花费时间的约四分之一来执行每一分区的子阵列中的数据值的并行移动)。
在本发明的以下实施方式中，参考形成本发明的部分且其中通过说明展示本发明的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使所属领域的技术人员实践本发明的实施例，且应理解，可在不脱离本发明的范围的情况下利用其它实施例且做出过程改变、电改变及结构改变。
如本文中所使用，例如“X”、“Y”、“N”、“M”等等的标示符(尤其关于图式中的元件符号)指示：可包含如此指定的数个特定特征。还应了解，本文中所使用的术语仅是为了描述特定实施例的目的且不意在限制。如文中所使用，除非上下文另有明确指示，否则单数形式“一”、“一个”及“所述”可包含单数个及复数个指示物两者。另外，“数个”、“至少一个”及“一或多个”(例如数个存储器阵列)可是指一或多个存储器阵列，而“多个”意指一个以上此类物体。此外，字词“可(can)”及“可(may)”贯穿本申请案是以允许意义(即，具有可能性，能够)而非以强制意义(即，必须)使用。术语“包含”及其衍生词意谓“包含但不限于”。术语“耦合(coupled)”及“耦合(coupling)”可视上下文需要而意指直接或间接物理连接或用于存取及移动(传输)命令及数据。术语“数据”及“数据值”在本文中可互换使用且可视上下文需要而具有相同含义。
如本文中所使用，数据移动是包含(例如)将数据值从源位置复制、传送及/或运送到目的位置的包含性术语。可经由长数字线子阵列及短数字线子阵列的相应感测组件条共享的I/O线将数据(例如)从所述长数字线(例如存储装置)子阵列移动到所述短数字线(例如高速缓冲存储器)子阵列，如本文中所描述。复制数据值可指示：经由共享I/O线将存储(高速缓冲存储)于感测组件条中的数据值经复制且移动到另一子阵列；及存储于子阵列的行中的原始数据值可保持不变。传送数据值可指示：经由共享I/O线将存储(高速缓冲存储)于感测组件条中的数据值复制且移动到另一子阵列；及可改变存储于子阵列的行中的原始数据值中的至少一者(例如，通过擦除及/或通过后续写入操作，如本文中所描述)。运送数据值可用于指示移动经复制及/或经传送的数据值的过程(例如通过将数据从源位置放置于共享I/O线上且将其运送到目的位置)。
本文中的图式遵循编号惯例，其中第一个数字或前几个对应于图式编号且剩余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图式之间的类似元件或组件。例如，108可指代图1中的元件“08”，且类似元件可在图2中指代为208。应了解，可新增、交换及消除本文中各种实施例中所展示的元件以提供本发明的数个额外实施例。另外，图式中所提供元件的比例及相对尺度希望说明本发明的某些实施例，而不应被视为意在限制。
图1A是根据本发明的数个实施例的呈包含存储器装置120的运算系统100的形式的设备的框图。如本文中所使用，存储器装置120、控制器140、高速缓冲存储器控制器171、通道控制器143、存储器阵列130、感测电路150(包含读出放大器及运算组件)及外围读出放大器及逻辑170中的每一者还可被单独视为相应“设备”。
在先前方法中，可(例如，经由包括输入/输出(I/O)线的总线)将数据从阵列及感测电路传送到例如处理器、微处理器及运算引擎的处理资源，其可包括经配置以执行适当操作的ALU电路及其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到这(些)处理资源可涉及大量电力消耗。即使处理资源定位于与存储器阵列相同的芯片上，在将数据移出阵列到运算电路(这可涉及：执行感测线(其在本文中可称为数字线或数据线)地址存取(例如，列解码信号的触发)以将数据从感测线传送到I/O线(例如，局部及全局I/O线)上；将数据移动到阵列外围；及将数据提供到运算功能)时仍可消耗大量电力。
此外，(若干)处理资源(例如，运算引擎)的电路可不符合与存储器阵列相关联的节距规则。例如，存储器阵列的单元可具有4F2或6F2单元大小，其中“F”是对应于单元的特征大小。因而，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可无法形成于与存储器单元的适当节距上，这可影响(例如)芯片大小及存储器密度。
例如，本文中所描述的感测电路150可形成于与一对互补感测线相同的节距上。作为实例，一对互补存储器单元可具有具备6F2节距(例如3F×2F)的单元大小。如果用于互补存储器单元的一对互补感测线的节距是3F，那么感测电路位于节距上指示：感测电路(例如每相应互补感测线对的读出放大器及对应运算组件)经形成以配合于所述互补感测线的3F节距内。
此外，各种先前系统的(若干)处理资源(例如，运算引擎，例如ALU)的电路可不符合与存储器阵列相关联的节距规则。例如，存储器阵列的存储器单元可具有4F2或6F2单元大小。因而，与先前系统的ALU电路相关联的装置(例如，逻辑门)可无法形成于与存储器单元的节距上(例如与感测线相同的节距上)，这可影响(例如)芯片大小及/或存储器密度。在一些运算系统及子系统(例如中央处理单元(CPU))的背景下，可在不位于存储器的节距上及/或具有存储器(例如阵列中的存储器单元)的芯片上的位置中处理数据，如本文中所描述。例如，数据可由与主机相关联的处理资源处理而非在与存储器的节距上处理。
相比来说，本发明的数个实施例可包含与阵列的存储器单元形成于节距上的感测电路150(例如，包含读出放大器及/或运算组件)。感测电路150可经配置用于(例如能够)执行运算功能(例如逻辑运算)。
有装置运算能力的PIM可使用基于位向量的运算。如本文中所使用，术语“位向量”意指存储于存储器的阵列的行中及/或感测电路中的位向量存储器装置(例如PIM装置)上的数个位。因此，如本文中所使用，“位向量运算”意指对位向量执行的操作，所述位向量是虚拟地址空间及/或物理地址空间的部分(例如由PIM装置使用)。在一些实施例中，位向量可为物理邻接的数个位，其位于物理邻接存储于行及/或感测电路中的位向量存储器装置上使得位向量操作对位向量执行，所述位向量是虚拟地址空间及/或物理地址空间的邻接部分。例如，PIM装置中的一行虚拟地址空间可具有16K位的位长度(例如对应于DRAM配置中的16K互补对存储器单元)。如本文中所描述，用于此16K位行的感测电路150可包含与可选地耦合到16位行中的对应存储器单元的感测线形成于节距上的对应16K处理元件(例如运算组件，如本文中所描述)。PIM装置中的运算组件可操作为由感测电路150感测(例如，由与运算组件成对的读出放大器感测及/或存储于所述读出放大器中，如本文中所描述)的存储器单元的行的位向量的单个位上的一位处理元件。
本发明的数个实施例包含与存储器单元的对应阵列的感测线形成于节距上的感测电路。所述感测电路可能够执行数据感测及/或运算功能(例如，取决于所述感测电路是否与短数字线或长数字线子阵列相关联)且将数据局部存储到存储器单元的阵列。
为了明白本文中所描述的经改进的数据移动(例如复制、传送及/或运送)技术，下文讨论用于实施此类技术的设备(例如具有PIM能力的存储器装置及相关联主机)。根据各种实施例，涉及具有PIM能力的存储器装置的程序指令(例如，PIM命令)可将PIM命令及数据的实施方案分布于多个感测电路上，所述感测电路可实施运算且可将PIM命令及数据移动及存储于存储器阵列内(例如不必在地址及控制(A/C)及主机与所述存储器装置之间经由数据总线来回传送所述PIM命令)。因此，可在较少时间内且使用较少电力来存取及使用用于具有PIM能力的存储器装置的数据。例如，可通过增大在运算系统周围及运算系统中移动及存储数据的速度、速率及/或效率以处理所请求的存储器阵列操作(例如读取、写入、逻辑运算等等)来实现时间及电力优点。
图1A中所说明的系统100可包含耦合(例如，连接)到存储器装置120(其包含存储器阵列130)的主机110。主机110可为主机系统，例如个人膝上型计算机、台式计算机、平板计算机、数码相机、智能电话及/或存储卡读取器，以及各种其它类型的主机。主机110可包含系统主板及/或背板且可包含数个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路或主机110及存储器装置120两者可位于相同集成电路上。系统100可为(例如)服务器系统及/或高性能运算(HPC)系统及/或所述HPC系统的部分。尽管图1A中所展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但本发明的实施例可在非冯诺依曼架构(其可不包含通常与冯诺依曼架构相关联的一或多个组件(例如，CPU、ALU等等))中实施。
为了清楚起见，系统100的描述已经简化以集中于与本发明特定相关的特征。例如，在各种实施例中，存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪存储器阵列及/或NOR快闪存储器阵列。存储器阵列130可包含布置成由存取线(其在本文中可指称字线或选择线)耦合的行及由感测线(其在本文中可指称数字线或数据线)耦合的列的存储器单元。尽管图1A中展示单个存储器阵列130，但实施例不限于此。例如，除数个子阵列之外，存储器装置120还可包含数个存储器阵列130(例如，数个DRAM单元库、NAND快闪存储器单元库等等)，如本文中所描述。
存储器装置120可包含用于锁存由I/O电路144经由数据总线156(例如来自主机110的I/O总线)提供(例如经由局部I/O线及全局I/O线提供到外部ALU电路及DRAM数据线(DQ))的地址信号的地址电路142。如本文中所使用，DRAM DQ可实现数据经由总线(例如数据总线156)输入到库且使数据从库输出(例如从控制器140及/或主机110输出及输入到控制器140及/或主机110)。在写入操作期间，例如，可将电压及/或电流变动施加到DQ(例如引脚)。这些变动可转译成适当信号且存储于选定存储器单元中。在读取操作期间，一旦完成存取且启用输出，从选定存储器单元读取的数据值便可出现于所述DQ处。在其它时间，DQ可处于适当状态中使得DQ不会源送或汲入电流且不会将信号呈现给系统。这还可在两个或两个以上装置(例如库)共享数据总线时减少DQ争用，如本文中所描述。
状态及例外信息可从存储器装置120上的控制器140提供到通道控制器143(例如经由高速接口(HSI)带外总线157)(其又可从通道控制器143提供到主机110)。通道控制器143可包含逻辑组件160，其用于分配每一相应库的阵列中的多个位置(例如用于子阵列的控制器)以存储库命令、应用程序指令(例如作为操作序列)及用于与多个存储器装置(例如120-0、120-1、...、120-N)中的每一者的操作相关联的各种库的自变量(PIM命令)。通道控制器143可将命令(例如PIM命令)调度到多个存储器装置120-0、120-1、...、120-N以将这些程序指令存储于存储器装置的给定库内。
地址信号经由地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。可通过使用如本文中所描述的感测电路150的数个读出放大器感测感测线(数字线)上的电压及/或电流变化而从存储器阵列130感测(读取)数据。读出放大器可从存储器阵列130读取及锁存数据页(例如，行)。如本文中所描述，额外运算组件可耦合到读出放大器且可与读出放大器一起用于感测、存储(例如高速缓冲存储及缓冲)、执行运算功能(例如操作)及/或移动数据。I/O电路144可用于通过数据总线156(例如64位宽数据总线)与主机110进行双向数据通信。写入电路148可用于将数据写入到存储器阵列130。然而，列解码器152的功能可与本文中所描述的列选择电路358区分，所述列选择电路358经配置以相对于(例如)操作条中的子阵列的特定列及对应操作单元来实施数据移动操作。
控制器140(例如，库控制逻辑及定序器)可解码由控制总线154从主机110提供的信号(例如命令)。这些信号可包含可用于控制对存储器阵列130执行的控制操作(包含数据感测、数据存储、数据移动、数据写入及数据擦除操作及其它操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140可负责执行来自主机110的指令且存取存储器阵列130。控制器140可为状态机、定序器或某一其它类型的控制器。控制器140可控制阵列(例如，存储器阵列130)的行中的数据移位(例如，右或左)。
下文(例如图2及3中)将进一步描述感测电路150的实例。例如，在数个实施例中，感测电路150可包含数个读出放大器及数个运算组件，其可充当累加器且可用于执行由控制器140及/或每一子阵列的相应子阵列控制器(图中未展示)引导的操作(例如对与互补感测线相关联的数据的操作)。
在数个实施例中，感测电路150可用于使用存储于存储器阵列130中的数据作为输入而执行操作，且在不经由感测线地址存取传送数据的情况下(例如，在不触发列解码信号的情况下)参与到存储器阵列130中的不同位置的用于传送、写入、逻辑及存储操作的数据移动。因而，各种运算功能可使用感测电路150且在感测电路150内执行，而非由感测电路150外部的处理资源(例如，由与主机110相关联的处理器及定位于装置120上(例如在控制器140上或别处)的其它处理电路，例如ALU电路)执行(或与由感测电路150外部的处理资源执行相关联)。
在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由局部I/O线及全局I/O线)提供到外部ALU电路。外部ALU电路可包含数个寄存器且将使用操作数来执行运算功能，且结果将经由I/O线传送回到阵列。
相比来说，在本发明的数个实施例中，感测电路150经配置以在不启用耦合到感测电路150的局部I/O线及全局I/O线的情况下对存储于存储器阵列130中的数据执行操作且将结果存储回到存储器阵列130。感测电路150可与用于阵列的存储器单元的感测线形成于节距上。额外外围读出放大器及/或逻辑170(例如各自执行用于执行相应操作的指令的子阵列控制器)可耦合到感测电路150。感测电路150及外围读出放大器及逻辑170可根据本文中所描述的一些实施例来协作执行操作。
因而，在数个实施例中，存储器阵列130及感测电路150外部的电路不必执行运算功能，这是因为感测电路150可执行适当操作以在不使用外部处理资源的情况下以一系列指令执行此类运算功能。因此，感测电路150可用于至少在某种程度上互补及/或替代此外部处理资源(或至少减小将数据传输到此外部处理资源及/或从此外部处理资源转送数据的带宽消耗)。
在数个实施例中，感测电路150还可用于执行除由外部处理资源(例如，主机110)执行的操作之外的操作(例如，用于执行一系列指令)。例如，主机110及感测电路150中的任一者可限于仅执行特定操作及/或特定数个操作。
启用局部I/O线及全局I/O线可包含：启用(例如，接通，激活)具有耦合到解码信号(例如列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于不启用局部I/O线及全局I/O线。例如，在数个实施例中，感测电路150可用于在不启用阵列的列解码线的情况下执行操作。然而，(若干)局部I/O线及(若干)全局I/O线可经启用以将结果传送到适当位置而非传送回到存储器阵列130(例如，到外部寄存器)。
图1B是根据本发明的数个实施例的存储器装置的库区段123的框图。库区段123可表示存储器装置的库的数个库区段的实例区段(例如库区段0、库区段1、...、库区段M)。如图1B中所展示，库区段123可包含水平展示为X的多个存储器列122(例如实例DRAM库及库区段中的16,384列)。另外，库区段123可被划分成子阵列0、子阵列1、...、及子阵列N-1(例如32个、64个、128个或各种奇数个子阵列)，如125-0及125-1处展示成两个短数字线(例如高速缓冲存储器)子阵列的实例及126-0、...、126-N-1处展示为相同库区段中的数个长数字线(例如存储装置)子阵列的实例。图1B中所说明的实施例的配置(例如短数字线及长数字线子阵列的数目及/或定位)是为清楚起见而展示且不限于这些配置。
短数字线及长数字线子阵列分别由经配置以耦合到数据路径(例如本文中所描述的共享I/O线)的放大区域隔开。因而，短数字线子阵列125-0及125-1及长数字线子阵列126-0、...、126-N-1中的每一者可具有分别对应于感测组件条0、感测组件条1、...、及感测组件条N-1的放大区域124-0、124-1、...、124-N-1。
每一列122可经配置以耦合到感测电路150，如结合图1A及本文中别处所描述。因而，子阵列中的每一列可个别地耦合到促成用于所述子阵列的感测组件条的读出放大器及/或运算组件中的至少一者。例如，如图1B中所展示，库区段123可包含各自具有感测电路150的感测组件条0、感测组件条1、...、感测组件条N-1，感测电路150具有可(在各种实施例中)用作寄存器、高速缓冲存储器及数据缓冲器等等且耦合到子阵列125-0及125-1及126-0、...、126-N-1中的每一列122的至少读出放大器。
在一些实施例中，运算组件可耦合到耦合到短数字线子阵列的每一相应感测组件条中(例如分别耦合到短数字线子阵列125-0及125-1的感测组件条124-0及124-1中)的感测电路150内的每一读出放大器。然而，实施例并不如此限制。例如，在一些实施例中，读出放大器与运算组件的数目之间可能不存在1:1相关性(例如，每个运算组件可存在一个以上读出放大器或每个读出放大器可存在一个以上运算组件，其可在子阵列、分区、库等等之间改变)。
短数字线子阵列125-0及125-1中的每一者可包含垂直展示为Y的多个行119(例如，每一子阵列可包含实例DRAM库中的512个行)。长数字线子阵列126-0、...、126-N-1中的每一者可包含垂直展示为Z的多个行118(例如，每一子阵列可包含实例DRAM库中的1024行)。实例实施例不限于本文中所描述的列的实例水平及垂直定向及/或行的数目。
PIM DRAM架构的实施方案可在读出放大器及运算组件级别处(例如，在感测组件条中)执行处理。PIM DRAM架构的实施方案可允许有限数目个存储器单元连接到每一读出放大器(例如，约1K或1024个存储器单元)。感测组件条可包含从约8K到约16K个读出放大器。例如，用于长数字线子阵列的感测组件条可包含16K个读出放大器且可经配置以耦合到具有行及列的每一交叉点处的存储器单元的1K行及约16K列的阵列以便产生每列1K(1024)个存储器单元。相比来说，用于短数字线子阵列的感测组件条可包含16K个读出放大器及运算组件且可经配置以耦合到(例如)长数字线子阵列的1K行的至多一半的阵列以便产生每列512个存储器单元。在一些实施例中，相应感测组件条中的读出放大器及/或运算组件的数目(例如对应于行中的数个存储器单元)可在短数字线子阵列中的至少一些与长数字线子阵列之间改变。
行、列及每列存储器单元的数目及/或刚刚所呈现的长数字线及短数字线子阵列中的列之间的存储器单元的数目的比率是通过实例提供而不具限制性。例如，长数字线子阵列可具有每一者具有相应1024个存储器单元的列且短数字线子阵列可具有每一者具有相应512、256或128个存储器单元及小于512的其它可行数目的列。在各种实施例中，长数字线子阵列每列可具有少于或多于1024个存储器单元，其中短数字线子阵列中的每列存储器单元的数目如刚描述那样配置。替代地或另外，高速缓冲存储器子阵列可经形成具有小于、等于或大于长数字线子阵列(存储装置子阵列)的数字线长度的数字线长度使得所述高速缓冲存储器子阵列并非刚刚所描述的短数字线子阵列。例如，高速缓冲存储器子阵列的数字线及/或存储器单元的配置可提供比存储装置子阵列的配置快的运算(例如2T2C替代1T1C，SRAM替代DRAM等等)。因此，高速缓冲存储器子阵列中的存储器单元的行的数目及/或每条数字线的存储器单元的对应数目可小于、等于或大于存储装置子阵列中的存储器单元的行的数目及/或存储装置子阵列的每条数字线的存储器单元的对应数目。
隔离条(例如隔离条172)可与多个子阵列的分区128相关联。例如，隔离条0(172)通过实例展示成相邻感测组件条124-N-1(其耦合到长数字线子阵列126-N-1)。在一些实施例中，长数字线子阵列126-N-1可为128个子阵列中的子阵列32且可为沿子阵列的四个分区的第一分区中的第一方向的最后子阵列，如本文中所描述。如将结合图1C及3进一步描述，隔离条可包含经配置以使选定共享I/O线的部分可选地(例如，如由控制器140及/或高速缓冲存储器控制器171引导)连接及断开的数个隔离晶体管。可选地启用(例如激活及取消激活)隔离晶体管使经由到读出放大器及/或运算组件(例如，在感测组件条中，如本文中所描述)及来自读出放大器及/或运算组件的数据值的共享I/O线的分区之间的移动连接及断开。
因而，多个子阵列125-0及125-1及126-0、...、126-N-1，多个感测组件条124-0、124-1、...、124-N-1及隔离条172可被视为单个分区128。然而，在一些实施例中，取决于数据移动的方向，单个隔离条可由两个相邻分区共享。
如图1B中所展示，库区段123可与控制器140相关联。在各种实例中，图1B中所展示的控制器140表示由图1A中所展示的控制器140体现及控制器140中所含的功能性的至少部分。控制器140可引导(例如控制)到库区段123的命令及数据141的输入及从库区段123(例如到主机110)的数据的输出以及控制库区段123中的数据移动，如本文中所描述。库区段123可包含到DRAM DQ(其可对应于结合图1A描述的数据总线156)的数据总线156(例如64位宽数据总线)。高速缓冲存储器控制器171(例如，响应于由控制器140执行的命令)可受委托负责引导本文中所描述的高速缓冲存储操作中的数据值的移动及/或对所述数据值执行的操作。
图1C是根据本发明的数个实施例的存储器装置的库121的框图。库121可表示存储器装置的实例库(例如库0、库1、...、库M-1)。如图1C中所展示，库121可包含耦合到控制器140的A/C路径153(例如总线)。同样地，在各种实例中，图1C中所展示的控制器140可表示由图1A及1B中所展示的控制器140体现且控制器140所含的功能性的至少部分。
如图1C中所展示，库121可包含多个库区段(例如库区段123)。如图1C中进一步展示，库区段123可细分成多个子阵列(例如用于短数字线子阵列的125-0、125-1及125-3及用于长数字线子阵列的126-0、126-1、...、126-N-1处所展示的子阵列0、子阵列1、...、子阵列N-1)。图1C中所说明的短数字线及长数字线子阵列的数目及/或定位的配置是为了清楚起见而展示且不限于这些配置。尽管库区段123可经配置如所展示且其中短数字线子阵列125-0位于长数字线子阵列126-0的顶部上，接着另一短数字线子阵列125-1位于另一长数字线子阵列126-1的顶部上，其中总计4个子阵列以1:1比率均匀穿插(例如穿插于分区128-0中)，但短数字线及/或长数字线子阵列的其它数目及/或比率是可行的。例如，任何可行数目个短数字线及/或长数字线子阵列可包含于经确定适合于特定实施方案的任何排序布置中的库区段123及/或其分区128中(例如，其中短数字线子阵列与长数字线子阵列的比率为1:1、1:2、1:4、1:8等等，其中一或多个短数字线子阵列的每一群组定位成相邻于一或多个长数字线子阵列的群组，及其它配置)。相应地，在一些实施例中，一个以上短数字线子阵列可连续地定位成彼此相邻及/或一个以上长数字线子阵列可经连续地定位成彼此相邻。
短数字线子阵列的125-0、125-1及125-3及长数字线子阵列的126-0、126-1、...、126-N-1处所展示的多个子阵列中的每一者可耦合到可包含感测电路150及逻辑电路170的感测组件条124-0、124-1、...、124-N-1及/或由感测组件条124-0、124-1、...、124-N-1隔开。如提及，感测组件条124-0、124-1、...、124-N-1中的每一者包含感测电路150，至少读出放大器经配置以耦合到每一子阵列中的存储器单元的每一列，如图2中所展示及结合图3、4A及4B所进一步描述。子阵列及相关联感测组件条可划分成共享I/O线155的数个分区(例如128-0、128-1、...、128-M-1)，如本文中将进一步描述。
如图1C中示意性展示，库121及所述库的每一区段123可包含作为数据路径(例如总线)的共享I/O线155，其耦合到指令及/或数据(例如，程序指令(PIM命令))读取路径中的多个控制/数据寄存器且耦合到特定库121中的多个库区段(例如，库区段123)。控制器140可经配置以接收用于开始执行给定库(例如库121-1)中的操作的命令。控制器140可经配置以针对特定库从多个位置检索指令及/或恒定数据(例如，使用耦合到控制器及数据寄存器151的共享I/O线155)且使用感测电路150的运算组件来执行操作。控制器140可在特定库本地(在例如指令高速缓冲存储器171及/或逻辑电路170中)高速缓冲存储经检索指令及/或恒定数据。
如本文中所描述，I/O线可由存储器单元的多个分区、子阵列、行及/或特定列经由耦合到所述子阵列中的每一者的感测组件条可选地共享。例如，数个列的可选子集(例如总数个列的8列子集)中的每一者的读出放大器及/或运算组件可选地耦合到用于存储(高速缓冲存储)于将移动(例如传送、运送及/或馈送)到多个共享I/O线中的每一者的所述感测组件条中的数据值的所述多个共享I/O线中的每一者。因为单数形式“一”、“一个”及“所述”可包含本文中的单数个及多个指示物两者，所以“共享I/O线”可用于指“多条共享I/O线”，除非上下文另有明确指示。此外，“共享I/O线”是“多个共享I/O线”的缩写。
在一些实施例中，控制器140及/或高速缓冲存储器控制器171可经配置以经由耦合到控制器及数据寄存器151的共享I/O线155将数据引导(例如提供指令(命令))到存储器阵列130中的特定库121的多个位置及感测组件条124-0、124-1、...、124-N-1。例如，控制器及数据寄存器151可中继将由感测组件条124-0、124-1、...、124-N-1中的感测电路150的读出放大器及/或运算组件执行的指令。例如，图1C将高速缓冲存储器控制器171说明成与控制器140相关联且经由写入路径149耦合到库121中的短数字线子阵列125-0、125-1及125-3、长数字线子阵列126-0、126-1、...、126-N-1及/或感测组件条124-0、124-1、...、124-N-1中的每一者。
如结合图1B所描述，多个子阵列(例如图1C中通过实例展示的4个子阵列125-0、125-1、126-0及126-1)及其相应感测组件条可(与第一隔离条0(172-0)相关联)组成第一分区128-0。隔离条172-0可定位于子阵列3(126-1)与子阵列4(125-2)之间使得子阵列126-1是沿第一分区128-0的第一方向(例如图1C的上下文中的向下)的最后子阵列且子阵列125-2是沿第二分区128-1的所述第一方向的第一子阵列。数个子阵列及其相应感测组件条可进一步沿所述第一方向延伸直到第二隔离条(图中未展示)定位于第二分区128-1与第三分区128-M-1的第一子阵列126-N-1之间。如先前所指示，子阵列可以任何顺序布置于每一库区段123及/或分区128中使得(例如)短数字线子阵列125-0及125-2可分别为分区128-0及128-1中的第一子阵列，而长数字线子阵列126-N-1可为分区128-M-1中的第一子阵列，及其它可行配置。
然而，实施例不如此限制。例如，在各种实施例中，库区段123中可存在任何数目个短数字线子阵列125及任何数目个长数字线子阵列126，库区段123可由隔离条分隔成任何数目个分区(例如，只要各种分区中存在至少一个短数字线子阵列与至少一个长数字线子阵列的组合)。在各种实施例中，分区可取决于实施方案而每一者包含相同数个或不同数目个短数字线子阵列及/或长数字线子阵列、感测组件条等等。
图2是说明根据本发明的数个实施例的感测电路250的示意图。感测电路250可对应于图1A中所展示的感测电路150。
存储器单元可包含存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元可包含晶体管202-1及电容器203-1，且第二存储器单元可包含晶体管202-2及电容器203-2等等。在此实施例中，存储器阵列230是1T1C(晶体管电容器)存储器单元的DRAM阵列，但可使用配置的其它实施例(例如每个存储器单元具有两个晶体管及两个电容器的2T2C)。在数个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据破坏所述数据使得最初存储于单元中的数据在读取之后可被刷新)。
存储器阵列230的单元可布置成由存取(字)线204-X(ROW X)、204-Y(ROW Y)等等耦合的行及由互补感测线对(例如，图2中所展示的数字线DIGIT(D)及DIGIT(D)_及图3及4A到4B中所展示的DIGIT_0及DIGIT_0*)耦合的列。对应于每一对互补感测线的个别感测线的数字线205-1及205-2还可分别称为DIGIT(D)及DIGIT(D)_或图3及4A到4B中的对应元件符号。尽管图2中仅展示一对互补数字线，但本发明的实施例不限于此，且存储器单元阵列可包含额外列存储器单元及数字线(例如，4,096列、8,192列、16,384列等)。
尽管行及列被说明成在平面中正交定向，但实施例不限于此。例如，行及列可在任何可行三维配置中彼此相对定向。行及列可相对于彼此定向成任何角度，可定向于实质水平平面或实质垂直平面中，及/或可定向于折叠拓扑中，及其它可行三维配置。
存储器单元可耦合到不同数字线及字线。例如，晶体管202-1的第一源极/漏极区域可耦合到数字线205-1(D)，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-Y。晶体管202-2的第一源极/漏极区域可耦合到数字线205-2(D)_，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-X。单元板(如图2中所展示)可耦合到电容器203-1及203-2中的每一者。单元板可为在各种存储器阵列配置中可施加参考电压(例如，接地)的共同节点。
存储器阵列230经配置耦合到根据本发明的数个实施例的感测电路250。在此实施例中，感测电路250包括对应于存储器单元的相应列(例如，耦合到短数字线子阵列中的相应互补数字线对)的读出放大器206及运算组件231。读出放大器206可耦合到互补数字线对205-1及205-2。运算组件231可经由传递门207-1及207-2耦合到读出放大器206。传递门207-1及207-2的栅极可耦合到运算选择逻辑213。
运算选择逻辑213可经配置以包含：传递门逻辑，其用于控制耦合将未转置于读出放大器206与运算组件231之间的互补数字线对的传递门；及交换门逻辑，其用于控制耦合经转置于读出放大器206与运算组件231之间的互补数字线对的交换门。运算选择逻辑213还可耦合到互补数字线对205-1及205-2。运算选择逻辑213可经配置以基于选定操作来控制传递门207-1及207-2的连续性。
读出放大器206可经操作以确定存储于选定存储器单元中的数据值(例如，逻辑状态)。读出放大器206可包括交叉耦合锁存器，其在本文中可称为主要锁存器。在图2中所说明的实例中，对应于读出放大器206的电路包括锁存器215，其包含耦合到一对互补数字线D205-1及(D)_205-2的四个晶体管。然而，实施例不限于此实例。锁存器215可为交叉耦合锁存器。例如，例如n沟道晶体管(例如，NMOS晶体管)227-1及227-2的一对晶体管的栅极与例如p沟道晶体管(例如，PMOS晶体管)229-1及229-2的另一对晶体管的栅极交叉耦合。包括晶体管227-1、227-2、229-1及229-2的交叉耦合锁存器215可称为主要锁存器。
在操作中，当感测(例如，读取)存储器单元时，数据线205-1(D)或205-2(D)_中的一者上的电压将略大于数字线205-1(D)或205-2(D)_中的另一者上的电压。例如，可驱使ACT信号及RNL*信号降低以启用(例如，触发)读出放大器206。与PMOS晶体管229-1或229-2中的一者相比，具有较低电压的数字线205-1(D)或205-2(D)_将在更大程度上接通PMOS晶体管229-1或229-2中的另一者，借此驱使具有较高电压的数字线205-1(D)或205-2(D)_升高到大于另一数字线205-1(D)或205-2(D)_经驱使而升高的程度。
类似地，与NMOS晶体管227-1或227-2中的一者相比，具有较高电压的数字线205-1(D)或205-2(D)_将在更大程度上接通NMOS晶体管227-1或227-2中的另一者，借此驱使具有较低电压的数字线205-1(D)或205-2(D)_降低到大于另一数字线205-1(D)或205-2(D)_经驱使而降低的程度。因此，在短暂延迟之后，具有略大电压的数字线205-1(D)或205-2(D)_经由源晶体管驱动到供应电压VCC的电压，且另一数字线205-1(D)或205-2(D)_经由汲入晶体管驱动到参考电压的电压(例如，接地)。因此，交叉耦合NMOS晶体管227-1及227-2以及PMOS晶体管229-1及229-2充当读出放大器对，其放大数字线205-1(D)及205-2(D)_上的差动电压且操作以锁存从选定存储器单元感测的数据值。如本文中所使用，读出放大器206的交叉耦合锁存器可称为主要锁存器215。
实施例不限于图2中所说明的读出放大器206配置。作为实例，读出放大器206可为电流模式读出放大器及单端读出放大器(例如，耦合到一个数字线的读出放大器)。此外，本发明的实施例不限于例如图2中所展示的架构的折叠数字线架构。
读出放大器206可连同运算组件231一起操作以使用来自阵列的数据作为输入而执行各种操作。在数个实施例中，可将操作的结果存储回到阵列而不经由数字线地址存取传送数据(例如，不触发列解码信号使得数据经由局部I/O线传送到阵列及感测电路外部的电路)。因而，与各种先前方法相比，本发明的数个实施例可实现使用更少电力来执行操作及与其相关联的运算功能。另外，由于数个实施例减少或消除跨局部及全局I/O线传送数据以执行操作及相关联运算功能(例如，在存储器与离散处理器之间传送数据)，所以与先前方法相比，数个实施例可实现增大(例如更快)的处理能力。
读出放大器206可进一步包含平衡电路214，其可经配置以平衡数字线205-1(D)及205-2(D)_。在此实例中，平衡电路214包括耦合于数字线205-1(D)与205-2(D)_之间的晶体管224。平衡电路214还包括晶体管225-1及225-2，其各自具有耦合到平衡电压(例如VDD/2)的第一源极/漏极区域，其中VDD是与阵列相关联的供应电压。晶体管225-1的第二源极/漏极区域可耦合到数字线205-1(D)，且晶体管225-2的第二源极/漏极区域可耦合到数字线205-2(D)_。晶体管224、225-1及225-2的栅极可耦合在一起且耦合到平衡(EQ)控制信号线234。因而，激活EQ启用晶体管224、225-1及225-2，这将数字线205-1(D)及205-2(D)_有效地短接在一起且短接到平衡电压(例如VCC/2)。
尽管图2展示包括平衡电路214的读出放大器206，但实施例不限于此，且平衡电路214可与读出放大器206离散地实施，在不同于图2中所展示的配置的配置中实施或完全不实施。
如下文进一步描述，在数个实施例中，感测电路250(例如，读出放大器206及运算组件231)可经操作以执行选定运算且最初将结果存储于读出放大器206或运算组件231中的一者中，而不经由局部或全局I/O线从感测电路传送数据(例如，不经由(例如)列解码信号的激活执行感测线地址存取)。
可实施各种类型的操作的性能。例如，布尔运算(例如涉及数据值的布尔逻辑函数)用于许多较高阶应用中。因此，可使用运算的改进性能来实现的速度及功率效率可针对这些应用提供改进的速度及/或功率效率。
如图2中所展示，运算组件231还可包括锁存器，其在本文中可指称次要锁存器264。次要锁存器264可以类似于上文关于主要锁存器215描述的方式的方式配置及操作，但包含于次要锁存器中的交叉耦合p沟道晶体管(例如PMOS晶体管)对可使其相应源极耦合到供应电压(例如VDD)，且次要锁存器的交叉耦合n沟道晶体管(例如NMOS晶体管)对可使其相应源极可选地耦合到参考电压(例如接地)使得连续启用次要锁存器除外。运算组件231的配置不限于图2中所展示的配置，且各种其它实施例是可行的。
在各种实施例中，连接电路232-1可(例如)耦合于217-1处且连接电路232-2可在217-1处耦合到主要锁存器215用于经感测及/或经存储数据值的移动。经感测及/或经存储数据值可经由共享I/O线移动到另一子阵列的特定行及/或列中的选定存储器单元，如本文中所描述，及/或经由连接电路232-1及232-2直接移动到其它子阵列的特定行及/或列中的选定存储器单元。尽管图2展示分别耦合于主要锁存器215的217-1及217-2处的连接电路232-1及232-2，但实施例不限于此。例如，除用于耦合连接电路232-1及232-2的其它可行位置之外，连接电路232-1及232-2可(例如)耦合到次要锁存器264以移动经感测及/或经存储数据值。
在各种实施例中，连接电路(例如232-1及232-2)可经配置以将耦合到第一子阵列中的特定列的感测电路连接到第二子阵列(例如，其可为相邻子阵列及/或隔开达数个其它子阵列)中的对应列中的数个行。因而，连接电路可经配置以将数据值(例如从选定行及特定列)移动(例如复制、传送及/或运送)到选定行及第二子阵列中的对应列(例如，数据值可复制到选定存储器单元)用于执行短数字线子阵列中的操作及/或用于将数据值存储于长数字线子阵列中。在一些实施例中，数据值的移动可由执行指令集的高速缓冲存储器控制器171及/或控制器140引导以将所述数据值存储于感测电路250(例如读出放大器206及/或耦合运算组件231)中且高速缓冲存储器控制器171可选择特定行及/或由第二子阵列中的对应列穿插的特定存储器单元以通过所述数据值的移动(例如复制、传送及/或运送)来接收所述数据值。
图3是说明根据本发明的数个实施例的用于存储器装置中的数据移动的电路的示意图。图3展示8个读出放大器(例如分别展示于306-0、306-1、...、306-7处的读出放大器0、1、...、7)，其中的每一者耦合到相应互补感测线对(例如数字线305-1及305-2)。图3还展示8个运算组件(例如331-0、331-1、…、331-7处展示的运算组件0、1、...、7)，其中的每一者经由相应传递门307-1及307-2及数字线305-1及305-2耦合到相应读出放大器(例如，如306-0处的读出放大器0展示)。例如，传递门可如图2中所展示那样连接且可由操作选择信号Pass控制。选择逻辑的输出可耦合到传递门307-1及307-2及数字线305-1及305-2的栅极。对应读出放大器及运算组件对可促成350-0、350-1、...、350-7处所指示的感测电路的形成。
存在于互补数字线对305-1及305-2上的数据值可加载到运算组件331-0中，如结合图2所描述。例如，当启用传递门307-1及307-2时，互补数字线对305-1及305-2上的数据值可从读出放大器传递到运算组件(例如306-0到331-0)。互补数字线对305-1及305-2上的数据值可为在触发读出放大器时存储于读出放大器306-0中的数据值。
图3中的读出放大器306-0、306-1、...、306-7中的每一者可对应于图2中所展示的读出放大器206。图3中所展示的运算组件331-0、331-1、...、331-7中的每一者可对应于图2中所展示的读出放大器231。图3中所说明的读出放大器306及运算组件331的大小是为了清楚起见而展示。然而，如图2中所展示，读出放大器306及/或运算组件331可经形成以配合于对应互补数字线305-1及305-2内(例如形成于与对应互补数字线305-1及305-2的适当节距上)。一个读出放大器与一个运算组件的组合可促成经配置以耦合到由数个子阵列及/或分区共享的I/O线355的DRAM存储器子阵列325(例如，如图1B及1C中的125处所展示的短数字线子阵列)的部分的感测电路(例如350-0、350-1、...、350-7)，如本文中所描述。读出放大器306-0、306-1、...、306-7及运算组件331-0、331-1、...、331-7的成对组合(如图3中所展示)可包含于感测组件条中，如图1B及1C中的124处及图4A及4B中的424处所展示。
图3中所说明的实施例的配置是为了清楚起见而展示且不限于这些配置。例如，用于与运算组件331-0、331-1、...、331-7及共享I/O线355组合的读出放大器306-0、306-1、...、306-7的图3中所说明的配置不限于读出放大器306-0、306-1、...、306-7与运算组件331-0、331-1、...、331-7的组合一半形成于存储器单元(图中未展示)的列322上方且另一半形成于存储器单元的列322下方。读出放大器与形成经配置以耦合到共享I/O线的感测电路的运算组件的此类组合的数目也不限于8。另外，共享I/O线335的配置不限于被分成用于单独耦合两组互补数字线305-1及305-2中的每一者的两者，共享I/O线335的定位也不限于位于形成感测电路的读出放大器及运算组件的组合的中间(例如，而非位于读出放大器及运算组件的组合的任一端处)。
图3中所说明的电路还展示经配置以相对于子阵列325的特定列322来实施数据移动操作的列选择电路358-1及358-2、与其相关联的互补数字线305-1及305-2及共享I/O线355(例如，如由图1A到1C中所展示的高速缓冲存储器控制器171及/或控制器140所引导)。例如，列选择电路358-1具有经配置以与对应列(例如列0、列2、列4及列6)耦合的选择线0、2、4及6。列选择电路358-2具有经配置以与对应列(例如列1、列3、列5及列7)耦合的选择线1、3、5及7。在各种实施例中，结合图3所说明的列选择电路358表示由结合图4A及4B所说明的多路复用器460体现及多路复用器460所含的功能性的至少一部分。
高速缓冲存储器控制器171及/或控制器140可耦合到列选择电路358以控制选择线(例如选择线0)来存取存储于读出放大器、运算组件中及/或存在于互补数字线对(例如在经由来自选择线0的信号激活选择晶体管359-1及359-2时的305-1及305-2)上的数据值。激活选择晶体管359-1及359-2(例如由控制器140及/或高速缓冲存储器控制器171引导)实现列0(322-0)的读出放大器306-0、运算组件331-0及/或互补数字线305-1及305-2的耦合以将数字线0及数字线0*上的数据值移动到共享I/O线355。例如，经移动的数据值可为来自存储(高速缓冲存储)于用于短数字线子阵列的感测组件条的读出放大器306-0及/或运算组件331-0中的特定行319的数据值。类似地可由激活适当选择晶体管的高速缓冲存储器控制器171及/或控制器140选择来自列0到7中的每一者的数据值。
此外，启用(例如激活)选择晶体管(例如选择晶体管359-1及359-2)可实现特定读出放大器及/或运算组件(例如分别为306-0及/或331-0)与共享I/O线355耦合，使得由放大器及/或运算组件存储的数据值可被移动到共享I/O线355(例如放置于共享I/O线355上，传送及/或运送到共享I/O线355)。在一些实施例中，一次选择一个列(例如列322-0)以耦合到特定共享I/O线355来移动(例如复制、传送及/或运送)经存储的数据值。在图3的实例配置中，将共享I/O线355说明成共享、差动I/O线对(例如共享I/O线及共享I/O线*)。因此，列0(322-0)的选择可从行(例如行319)及/或存储于与互补数字线305-1及305-2相关联的读出放大器及/或运算组件中产生两个数据值(例如具有0及/或1的值的两个位)。这些数据值可与共享差动I/O线355的每一共享、差动I/O对(例如共享I/O及共享I/O*)并行输入。
如本文中所描述，存储器装置(例如图1A中的120)可经配置以经由数据总线(例如156)及控制总线(例如154)耦合到主机(例如110)。存储器装置中的库121(例如图1B中的库区段123)可包含存储器单元的多个子阵列(例如图1B及1C中的125-0及125-1及126-0、...、126-N-1)。库121可包含经由存储器单元的多个列(例如图1B中的122)耦合到多个子阵列的感测电路(例如图1A中的150及图2、3、4A及4B中的对应元件符号)。感测电路可包含耦合到所述列中的每一者的读出放大器及/或运算组件(例如图2中分别为206及231)。
库121可包含各自包含多个子阵列的相应群组的多个分区(例如图1C中的128-0、128-1、...、128-M-1)。耦合到所述库的高速缓冲存储器控制器171可经配置以引导从第一分区中的第一子阵列到第二子阵列(例如图1C中的从分区128-0的子阵列125-0到子阵列126-0)的第一数据移动，并行地引导从第二分区中的第一子阵列到第二子阵列(例如图1C中的从分区128-1中的子阵列125-2到子阵列126-2(图中未展示))的第二数据移动。
在各种实施例中，第一子阵列的感测电路(例如图1A中的150及图2、3、4A及4B中的对应元件符号)可经由共享I/O线355的第一部分耦合到第一分区内的第二子阵列的感测电路且第二分区内的第一子阵列的感测电路可经由共享I/O线355的第二部分耦合到第二子阵列的感测电路。例如，如结合图3、4A及4B所描述，可经由选择电路358及/或多路复用器460可选地耦合感测组件条124中的读出放大器及/或运算组件。高速缓冲存储器控制器171及/或控制器140可经配置以引导从(例如)第一分区的第一子阵列到所述第一分区的第二子阵列中的多个存储器单元的多个数据值的移动，并行地引导从第二分区的第一子阵列到所述第二分区的第二子阵列中的多个存储器单元的多个数据值的移动。
在一些实施例中，多个短数字线子阵列125中可各自经配置以包含存储器单元的相同数个多个行(例如图1B中的119及图3中的319)，多个长数字线子阵列126可各自经配置以包含存储器单元的相同数个多个行(例如图1B中的118)，及/或多个分区可各自经配置以包含每一群组中的相同数目个多个短数字线及长数字线子阵列。然而，实施例并不如此限制。例如，在各种实施例中，至少一个子阵列中的行的数目及至少一个分区中的子阵列的数目可取决于实施方案而不同于其它子阵列及/或分区。
存储器装置120可包含经配置以耦合到多个子阵列的感测电路的共享I/O线(例如图1C中的155)，例如用于可选地实施从第一子阵列中的存储器单元到第二子阵列中的存储器单元的数据值的移动。在各种实施例中，存储器装置120可包含由分区(例如图3中的355及图4A及4B中的455-1、455-2、...、455-M)共享的多条I/O线，例如用于可选地实施从第一子阵列到第二子阵列(例如相同分区或不同分区中)的多个数据值的并行移动。控制器140可经配置以响应于命令(例如来自主机110)而使用本文中所描述的并行分隔数据移动来使数据值移动(复制、传送及/或运送)于使用DRAM协议及DRAM逻辑及电接口的存储器单元的库中的子阵列之间。例如，高速缓冲存储器控制器171及/或控制器140可经配置以使用用于实施DRAM协议及DRAM逻辑及电接口的经存储指令。
如本文中所描述，存储器单元的阵列可包含其中高速缓冲存储器控制器171经配置以响应于命令而经由共享I/O线将数据从源位置移动到目的位置的DRAM存储器单元的实施方案。源位置可位于第一库中且目的位置可位于存储器装置中的第二库中及/或源位置可位于存储器装置中的一个库的第一子阵列中且目的位置可位于相同库的第二子阵列中。所述第一子阵列及所述第二子阵列可位于所述库的相同分区中或所述子阵列可位于所述库的不同分区中。
如本文中所描述，存储器装置120可包含存储器单元的多个子阵列，其中所述多个子阵列包含相应多个子阵列的第一子集(例如图1B及1C中的短数字线子阵列125及图3、4A及4B中的对应元件符号)及相应多个子阵列的第二子集(例如图1B及1C中的长数字线子阵列126及图4A及4B中的对应元件符号)。存储器装置可包含耦合到第一子集的感测电路(例如图1A中的150及图2、3、4A及4B中的对应元件符号)，感测电路包含读出放大器及运算组件(例如，分别为图2中的206及231及图3、4A及4B中的对应元件符号)，其中第一子集可经配置为用于对从第二子集移动的数据执行操作的高速缓冲存储器。
存储器装置120还可包含高速缓冲存储器控制器(例如图1A到1C中的171)，其经配置以引导从第二子集的子阵列(例如，从图1B及1C中的长数字线(存储装置)子阵列126-0及图4A及4B中的对应元件符号)到第一子集中的子阵列(例如，到图1B及1C中的短数字线(高速缓冲存储器)子阵列125-0及图3、4A及4B中的对应元件符号)的数据值的第一移动。高速缓冲存储器控制器171还可经配置以引导从第一子集中的子阵列到第二子集中的子阵列的已对其执行操作的数据值的第二移动(例如，可能但未必返回到数据值从其最初发送的相同存储装置子阵列)。
在一些实施例中，感测电路150可经由存储器单元的列122耦合到第一子集中的第一子阵列125，所述感测电路包含耦合到所述列的读出放大器206及运算组件231。在一些实施例中，第一子集中的第一子阵列125的列中的数个存储器单元可为第二子集中的第一子阵列126的列中的数个存储器单元的至多一半。替代地或另外，在一些实施例中，第一子集中的第一子阵列125的感测线(例如一对互补感测线的感测线)的第一物理长度可为第二子集中的第一子阵列126的感测的第二物理长度的至多一半。替代地或另外，在一些实施例中，第一子集中的第一子阵列125的列的第一物理长度可为第二子集中的第一子阵列126的列的第二物理长度的至多一半。短数字线子阵列与长数字线子阵列的列中的存储器单元及/或列的物理长度对比数目由图1B中的相应行119及118的跨度及由图1C、4A及4B中的子阵列及/或数字线的对比长度表示。
存储器装置120可包含耦合到子阵列(例如长数字线子阵列126)的第二子集的感测电路150。在一些实施例中，耦合到第二子集的感测电路可包含读出放大器但无运算组件。尽管在一些实施例中，第二子集的感测电路可包含读出放大器及运算组件两者，但为了区分其中不包含运算组件的实施例，所述实施例被称为第二子集的第二感测电路且第一子集的感测电路(其包含运算组件)被称为第一感测电路。因而，子阵列的第二子集可用于在到子阵列的第一子集的第一感测电路的数据值的第一移动之前将由第一感测电路已对其执行操作的数据值作为经感测数据值存储于第二感测电路中。
存储器装置的第一感测电路及第二感测电路可与多个子阵列的相应第一子集及第二子集的感测线形成于节距上(例如，如图1B、1C、3、4A及4B中所展示)。在一些实施例中，列选择电路(例如图3中的358-1及358-2)可用于通过可选地耦合到相应感测线(例如305-1及305-2)(其耦合到第一子集及第二子集中的任一者中的子阵列325的存储器单元的特定列(例如322-0))的至少一个读出放大器来可选地感测所述特定列中的数据。
子阵列的第二子集(例如长数字线子阵列126的存储器单元)可用于在到子阵列的第一子集的数据值的第一移动之前存储可由第一感测电路对其执行操作的数据值。另外，子阵列的第二子集(例如相同或不同长数字线子阵列126的相同或不同存储器单元)可用于在数据值的所述第二移动之后存储由第一感测电路已对其执行操作的数据值。
本文中所描述的高速缓冲存储器控制器171可经配置以引导从第二子集中的第一子阵列中的选定行到第一子集中的第一子阵列中的选定行的数据值的第一移动及从所述第一子集中的所述第一子阵列的所述选定行到所述第二子集中的所述第一子阵列中的所述选定行的已对其执行操作的数据值的第二移动。例如，在一些实施例中，可将数据值从所述第二子阵列的选定行(或选定存储器单元)移动到所述第一子阵列的选定行(或选定存储器单元)；可由所述第一子阵列的感测电路对所述数据值执行操作；且接着可在执行操作之后将经更改的数据值移动回到所述第二子集的所述第一子阵列的相同选定行(或相同选定存储器单元)。
存储器装置120可包含与高速缓冲存储器控制器171相关联的控制器(例如图1A到1C中的140)。控制器140可耦合到存储器装置的库121。所述控制器可经配置以从主机110接收指令集来执行数据处理操作且将用于执行所述指令集的命令指令传递到所述库中的高速缓冲存储器控制器。
在一些实施例中，存储器装置120可包含经配置以将耦合到第一子集中的第一子阵列中的特定列的感测电路(例如，如232-1及232-2处所展示及结合图2所描述)连接到第二子集中的第一子阵列中的对应列中的数个行的连接电路。例如，连接电路可经配置以将数据值移动到第一子集中的第一子阵列(例如短数字线子阵列125)的(若干)选定行及对应列来执行操作(例如在相应感测组件条中)。
可由执行将数据值从第二子集中的第一子阵列(例如长数字线子阵列126)移动到第一子集中的第一子阵列中的选定行或若干行及对应列的指令集的高速缓冲存储器控制器171来引导数据值的移动(例如经由共享I/O线及/或连接电路)。第一子集中的第一子阵列中的(若干)选定行及对应列可经配置以接收(例如高速缓冲存储)数据值。高速缓冲存储器控制器171接着可引导对所述第一子集中的所述第一子阵列的所述感测电路中的数据值执行操作。
高速缓冲存储器控制器171可经进一步配置以引导从第一子集中的第一子阵列(例如短数字线子阵列125)中的(若干)选定行及对应列到第二子集中的第一子阵列(例如长数字线子阵列126)中的对应列中的数个行的已对其执行操作的数据值的移动(例如经由共享I/O线及/或连接电路)。在各种实施例中，在对数据值执行(若干)操作之后将数据值移动到其的行、列及/或子阵列可不同于来自其的数据值从长数字线子阵列被发送到短数字线子阵列的行、列及/或子阵列。例如，可将数据值移动到一或多个长数字线子阵列中的不同行、列及/或子阵列及/或到一或多个短数字线子阵列中的不同行、列及/或子阵列。
在一些实施例中，例如，当执行短数字线(例如高速缓冲存储器)子阵列中的PIM命令的控制器试图存取未高速缓冲存储于所述短数字线子阵列中的行时，所述高速缓冲存储器控制器可将数据从适当长数字线(例如存储装置)子阵列移动(例如复制、传送及/或运送)到所述高速缓冲存储器子阵列的数个行中。当无自由行及/或无行可用于将数据值移动到高速缓冲存储器子阵列中时，可在加载(例如写入)数据值的(若干)经移动行之前从所述高速缓冲存储器子阵列至少暂时移动(若干)行数据值(例如，将数据值保存于另一位置中)。这还可涉及将数据值从短数字线(例如高速缓冲存储器)子阵列移动(例如复制、传送及/或运送)到长数字线(例如存储装置)子阵列中。在一些实施例中，可从长数字线子阵列直接检索数据值(例如先前并未对所述数据值执行操作时)。替代地或另外，到高速缓冲存储于短数字线子阵列中的行的存储器请求可触发到长数字线子阵列(随后可从其检索数据值)的回写(例如，在执行运算之后)。
所要主机、控制器及/或对存储于已移动到(例如高速缓冲存储于)短数字线子阵列的长数字线子阵列的行中的数据值的其它存取可经重引导以使用高速缓冲于短数字线子阵列中的版本(例如针对一致性、效率、速度等等)。特定短数字线(例如高速缓冲存储器)子阵列还可与长数字线(例如存储装置)子阵列中的一或多者(例如一组长数字线(例如存储装置)子阵列)相关联。例如，来自存储装置的相同行可横跨分隔子阵列的若干对应群组(例如分区)高速缓冲存储于高速缓冲存储器子阵列的对应相同行中。这可减小高速缓冲存储器控制器在确定数据移动的源位置及目的位置的复杂性及/或可允许并行数据移动执行于分区中的一或多者中的长数字线及短数字线子阵列之间，如本文中所描述。
在各种实施例中，存储器装置120可包含隔离电路(例如图1B及1C中的隔离条172及/或图3中的隔离条372及隔离晶体管332及333)，其经配置以使对应于第一分区的共享I/O线355的第一部分与对应于第二分区的共享I/O线355的第二部分断开。高速缓冲存储器控制器171及/或控制器140可经配置以引导隔离电路而在第一分区内及第二分区内的数据值并行移动期间使共享I/O线355的第一部分及第二部分断开。共享I/O线355的断开部分可使第一分区内的数据值的移动与第二分区内的数据值的并行移动隔离。
图3示意性说明与通过实例展示成短数字线子阵列的子阵列325相关联的隔离条372。在一些实施例中，子阵列325可为分区中沿第一方向的最后子阵列(例如，如通过实例在图1C中的分区128-0中的长数字线子阵列126-1处展示)。隔离条372可包含经配置以使(若干)选定共享I/O线355的部分可选地(例如，如由高速缓冲存储器控制器171及/或控制器140引导)连接及断开的数个隔离晶体管332。隔离条372可定位于第一分区(例如128-0)与第二分区(128-1)之间。
在一些实施例中，隔离条372可包含第一隔离晶体管332及第二隔离晶体管333，第一隔离晶体管332耦合到共享I/O线的第一部分(例如对应于分区128-0)以可选地控制从第一分区到第二分区的数据移动，且第二隔离晶体管333耦合到共享I/O线的第二部分(例如对应于分区128-1)以可选地控制从第二分区到第一分区的数据移动。如图3中所展示，在一些实施例中，第一隔离晶体管332可位于与第一分区(128-0)相关联的隔离条372的侧上且第二隔离晶体管333可位于与第二分区(128-1)相关联的隔离条的对置侧上。尽管图3展示用于共享I/O线355的两个说明部分中的每一者的晶体管332、333，但在一些实施例中，可存在经配置以使共享I/O线355的两个部分可选地连接或断开的一个晶体管(例如晶体管332)。在一些实施例中，隔离条372可经定位成与分区中的最后子阵列的感测组件条相关联(例如，如图1C中的子阵列128-0的172-0处所展示)。
图4A及4B表示说明根据本发明的数个实施例的用于存储器装置中的数据移动的电路的另一示意图。如图1B及1C中所说明及图4A及4B中更详细展示，DRAM存储器装置的库区段可包含多个子阵列，其在图4A及4B中于425-0处指示为短数字线子阵列0且于426-N-1处指示为长数字线子阵列N-1。
图4A及4B(其被视为水平连接)说明每一子阵列(例如每一者部分地展示于图4A中且部分地展示于图4B中的短数字线子阵列425-0及长数字线子阵列426-N-1)可具有至少数个相关联读出放大器406-0、406-1、...、406-X-1。另外，至少短数字线子阵列425-0可具有运算组件431-0、431-1、...、431-X-1。在一些实施例中，每一子阵列425-0、...、426-N-1可具有一或多个相关联感测组件条(例如图1B及1C中的124-0、...、124-N-1)。根据本文中所描述的实施例，每一子阵列425-0、...、426-N-1可分成部分462-1(图4A中所展示)、462-2、...、462-M(图4B中所展示)。部分462-1、...、462-M中的每一者可分别包含特定数目个(例如2、4、6、8、16等等个)读出放大器及/或运算组件(例如感测电路150)以及可选地耦合到给定共享I/O线(例如455-1、455-2、...、455-M)的列422-0、...、422-X-1中的对应列(例如422-0、422-1、...、422-7)。至少针对短数字线子阵列425-0，对应读出放大器及运算组件对可促成图4A及4B中的450-0、450-1、...、450-X-1处所指示的感测电路的形成。
在一些实施例中，如图3、4A及4B中所展示，可选地耦合到共享I/O线455(其可为一对共享差动线)的读出放大器及/或运算组件以及对应列的特定数目可为8。子阵列的部分462-1、462-2、...、462-M的数目可与可耦合到子阵列的共享I/O线455-1、455-2、...、455-M的数目相同。可根据各种DRAM架构来布置子阵列以用于将共享I/O线455-1、455,2、...、455-M耦合在子阵列425-0、...、426-N-1之间。
例如，图4A中的子阵列0(425-0)的部分462-1可对应于图3中所说明的子阵列的部分。因而，读出放大器0(406-0)及运算组件0(431-0)可耦合到列422-0。如本文中所描述，列可经配置以包含称为数字线0及数字线0*的一对互补数字线。然而，替代实施例可包含用于存储器单元的单个列的单个数字线405-0(感测线)。实施例不如此限制。
如图1B及1C中所说明及图4A及4B中更详细展示，在各种实施例中，感测组件条可从子阵列的一个端延伸到所述子阵列的对置端。例如，如针对子阵列0(425-0)所展示，感测组件条0(424-0)(其示意性展示于折叠感测线架构中的DRAM列上方及下方)可包含子阵列0(425-0)的部分462-1中的读出放大器0(406-0)及运算组件0(431-0)到部分462-M中的读出放大器X-1(406-X-1)及运算组件X-1(431-X-1)且从子阵列0(425-0)的部分462-1中的读出放大器0(406-0)及运算组件0(431-0)延伸到部分462-M中的读出放大器X-1(406-X-1)及运算组件X-1(431-X-1)。
如结合图3所描述，用于与运算组件431-0、431-1、...、431-X-1组合的读出放大器406-0、406-1、...、406-X-1及共享I/O线0(455-1)到共享I/O线M-1(455-M)的图4A及4B中所说明的配置不限于感测电路(450)的读出放大器与运算组件的组合的一半形成于存储器单元的列上方且一半形成于折叠DRAM架构的存储器单元的列422-0、422-1、...、422-X-1下方。例如，在各种实施例中，用于特定短数字线子阵列425的感测组件条424可经形成具有形成于存储器单元的列上方及/或下方的感测组件条的任何数目个读出放大器及运算组件。类似地，在各种实施例中，用于特定长数字线子阵列426的感测组件条424可经形成具有形成于存储器单元的列上方及/或下方的感测组件条的任何数目个读出放大器及运算组件。相应地，在如图1B及1C中所说明的一些实施例中，感测电路的全部读出放大器及/或运算组件及对应感测组件条可形成于存储器单元的列上方或下方。
如结合图3所描述，每一子阵列可具有经配置以相对于子阵列(例如子阵列425-0及其互补数字线)的特定列422来实施数据移动操作的列选择电路(例如358)，所述子阵列将经存储的数据值从读出放大器406及/或运算组件431耦合到给定共享I/O线455-1、...、455-M(例如图3中的互补共享I/O线355)。例如，高速缓冲存储器控制器171可将存储器单元的数据值引导于经感测且移动到相同或不同编号列中的一或多个短数字线子阵列425的相同或不同编号行的长数字线子阵列426-N-1的特定行(例如选自图1B中的行118)中。例如，在一些实施例中，数据值可从第一子阵列的部分移动到第二子阵列的不同部分(例如，未必从长数字线子阵列N-1的部分462-1移动到短数字线子阵列0的部分462-1)。在一些实施例中，可使用移位技术来将数据从部分462-1中的列移动到部分462-M中的列。
列选择电路(例如图3中的358)可引导子阵列的部分(例如短数字线子阵列425-0或长数字线子阵列426-N-1的部分462-1)的8列中的每一者(例如数字/数字*)的移动(例如循序移动)，使得用于相应部分的感测组件条424-0的读出放大器及/或运算组件可将全部数据值以特定顺序(例如以其中感测列的顺序)存储(高速缓冲存储)及移动到共享I/O线。就用于8列中的每一者的互补数字线、数字/数字*及互补共享I/O线355来说，可存在从子阵列的部分定序到共享I/O线使得一个数据值(例如位)从读出放大器及/或运算组件中的每一者被一次输入到互补共享I/O线中的每一者的16个数据值(例如位)。
因而，就每一者具有8列且经配置以耦合到不同共享I/O线(例如455-1到455-M)的子阵列的2048个部分(例如子阵列425-0、…426-N-1中的每一者的子阵列部分462-1)来说，2048个数据值(例如位)可在实质相同时间点(例如并行)移动到多条共享I/O线。相应地，多条共享I/O线可为(例如)至少一千位宽(例如2048位宽)，例如用于增大DRAM实施方案中的数据移动的速度、速率及/或效率(例如相对于64位宽数据路径)。
如图4A及4B中所说明，针对每一子阵列(例如短数字线子阵列425-0及长数字线子阵列426-N-1)，一或多个多路复用器460-1及460-2可针对子阵列耦合到感测组件条424的每一部分462-1、462-2、…462-M的读出放大器及/或运算组件。在各种实施例中，结合图4A及4B所说明的多路复用器460可包含至少由结合图3所说明的列选择电路358体现且列选择电路358所含的功能性。多路复用器460-1及460-2可经配置以将由子阵列的部分(例如部分462-1)中的数个选定读出放大器及/或运算组件存储(高速缓冲存储)的数据值(例如位)存取、选择、接收、协作、组合及移动(例如复制、传送及/或运送)到共享I/O线(例如共享I/O线455-1)。多路复用器可形成于读出放大器及/或运算组件与共享I/O线之间。因而，如本文中所描述，共享I/O线可经配置以耦合库区段子阵列对之间的源位置及目的位置用于改进数据移动。
如本文中所描述，高速缓冲存储器控制器171可耦合到存储器装置(例如121)的库来执行用于将所述库中的数据从源位置(例如长数字线子阵列426-N-1)移动到目的位置(例如短数字线子阵列425-0)的命令，且反之亦然(例如在对其执行操作之后)。在各种实施例中，库区段可包含库区段中的存储器单元的多个子阵列(例如子阵列125-0到126-N-1及425-0到426-N-1)。在各种实施例中，所述库区段可进一步包含经由存储器单元的多个列(例如322-0、422-0及422-1)耦合到多个子阵列的感测电路(例如150)。感测电路可包含耦合到所述列中的每一者且经配置以实施移动数据的命令的读出放大器及/或运算组件(例如图2中分别为206及231及图3、4A及4B中的对应元件符号)。
在各种实施例中，所述库区段可进一步包含用于耦合源位置及目的位置以移动数据的共享I/O线(例如155、355、455-1及455-M)。另外，高速缓冲存储器控制器171及/或控制器140可经配置以引导多个子阵列及感测电路来对经移动数据执行到所述库区段(例如不同选定子阵列的特定行及/或列中的选定存储器单元)中的目的位置的数据写入操作。
在各种实施例中，设备可包含感测组件条(例如124及424)，其包含对应于存储器单元的数个列的数个读出放大器及/或运算组件(例如，其中存储器单元的每一列经配置以耦合到读出放大器及/或运算组件)。库区段中的数个感测组件条(例如424-0到424-N-1)可对应于库区段中的数个子阵列(例如425-0到426-N-1)。
数个读出放大器及/或运算组件可选地(例如循序地)耦合到共享I/O线(例如，如由图3中的358-1、358-2、359-1及359-2处的列选择电路所展示)。列选择电路可经配置以将共享I/O线可选地耦合到(例如)源位置中的8个读出放大器及运算组件中的一或多者(例如，如图3中的子阵列325及图4A及4B中的子阵列部分462-1到462-M中所展示)。因而，所述源位置中的8个读出放大器及/或运算组件可循序耦合到共享I/O线。根据一些实施例，形成于所述阵列中的共享I/O线的数目可对应于所述阵列中的列的数目除以可选地耦合到所述共享I/O线中的每一者的读出放大器及/或运算组件的数目(例如8)。例如，当阵列(例如库区段)中或其每一子阵列中存在16,384列，且每列具有一个读出放大器及/或运算组件时，16,384列除以8产生2048条共享I/O线。
源感测组件条(例如124及424)可包含数个读出放大器及/或运算组件，其可经选择及配置以与多条共享I/O线并行地移动(例如复制、传送及/或运送)从源位置的行感测的数据值(例如数个位)。例如，响应于用于经由列选择电路循序感测的命令，存储于子阵列的行的选定列的存储器单元中的数据值可由感测组件条感测的读出放大器及/或运算组件感测且存储(高速缓冲存储)于感测组件条感测的读出放大器及/或运算组件中，直到数个数据值(例如数个位)达到存储于所述行中的数据值的数目及/或阈值(例如感测组件条中的读出放大器及/或运算组件的数目)，且接着经由多条共享I/O线移动(例如复制、传送及/或运送)数据值。在一些实施例中，数据的阈值量可对应于多条共享I/O线的至少一千位宽度。
如本文中所描述，高速缓冲存储器控制器171可经配置以经由共享I/O线将数据值从源位置中的选定行及选定列移动到目的位置中的选定行及选定列。在各种实施例中，可响应于命令由耦合到特定子阵列425-0、...、426-N-1及/或相应子阵列的特定感测组件条424-0、...、424-N-1的高速缓冲存储器控制器171移动数据值。可将源(例如第一)子阵列的行中的数据值循序移动到目的(例如第二)子阵列的相应行。在各种实施例中，每一子阵列可取决于特定子阵列是否是短数字线子阵列或长数字线子阵列而包含128、256、512、1024行及其它数目个行。例如，在一些实施例中，数据值可从所述源子阵列的第一行移动到所述目的子阵列的相应第一行，接着从所述源子阵列的第二行移动到所述目的子阵列的相应第二行，随后从所述源子阵列的第三行移动到所述目的子阵列的相应第三行，且继续直到到达(例如)所述源子阵列的最后行或所述目的子阵列的最后行。如本文中所描述，相应子阵列可位于相同分区中或位于不同分区中。
在各种实施例中，输入到高速缓冲存储器控制器171的源位置(例如第一子阵列)中的选定行及选定列可不同于目的位置(例如第二子阵列)中的选定行及选定行及选定列。因而，源子阵列中的选定行及选定列的存储器单元中的数据的位置可不同于移动到目的子阵列中的选定行及选定列的存储器单元的数据的位置。例如，源位置可为图4A中的长数字线子阵列426-N-1的部分462-1的特定行及数字线且目的位置可为图4B中的短数字线子阵列425-0中的部分462-M的不同行及数字线。
如本文中所描述，目的感测组件条(例如124及424)可与源感测组件条相同。例如，多个读出放大器及/或运算组件可经选择及配置(例如，取决于来自控制器140的命令及/或从高速缓冲存储器控制器171的方向)以将感测数据可选地移动到经耦合的共享I/O线且从多条经耦合的共享I/O线中的一者(例如将移动到目的位置)可选地接收数据。可使用本文中所描述的列选择电路(例如图3中的358-1、358-2、359-1及359-2)及/或多路复用器(例如图4A及4B中的460-1及460-2)来执行对目的感测组件条中的读出放大器及/或运算组件的选择。
根据一些实施例，控制器140及/或高速缓冲存储器控制器171可经配置以将由目的感测组件条中的多个选定读出放大器及/或运算组件可选地接收的一定量的数据(例如数个数据位)写入到目的子阵列中的目的位置的选定行及列。在一些实施例中，用于写入的数据量对应于多条共享I/O线的至少一千位宽度。
根据一些实施例，目的感测组件条包含多个选定读出放大器及/或运算组件，其经配置以在一定量的经接收的数据值(例如数个数据位)超过多个共享I/O线的至少一千位宽度时存储经接收的数据值(例如位)。在各种实施例中，控制器140及/或高速缓冲存储器控制器171可经配置以将经存储的数据值(例如数个数据位)写入到目的位置中的选定行及列作为多个子集。在一些实施例中，写入数据的至少一个第一子集的数据值的量可对应于多条共享I/O线的至少一千位宽度。根据一些实施例，控制器140及/或高速缓冲存储器控制器171可经配置以将经存储的数据值(例如数个数据位)写入到目的位置中的选定行及列作为单个集合(例如不作为数据值的子集)。
如本文中所描述，控制器140及/或高速缓冲存储器控制器171可耦合到存储器装置(例如120)的库(例如121)来执行用于所述库中的并行分区数据移动的命令。存储器装置中的库可包含多个分区(例如图1C中的128-0、128-1、...、128-M-1)，其中的每一者包含相应多个子阵列(例如图1B及1C中所展示的125-0及125-1及126-0、...、126-N-1及图4A及4B中所展示的425-0、...、426-N-1)。
所述库可包含与多个子阵列的感测线位于节距上且经由多条感测线(例如图2中的205-1及205-2，305-1及305-2及图3、4A及4B中的对应元件符号)耦合到多个子阵列的感测电路(例如图1A中的150及图2中的250)。包含读出放大器及运算组件(例如图2中分别为206及231及图3、4A及4B中的对应元件符号)的感测电路可耦合到感测线。
所述库还可包含多条共享I/O线(例如图3中的355及图4A及4B中的455-1、455-2、...、455-M)，其经配置以耦合到多个子阵列的感测电路来可选地实施第一分区(例如图1C中的分区128-0)的子阵列之间(例如图1C中的短数字线子阵列125-0与长数字线子阵列126-0之间)的多个数据值的移动，并行地实施第二分区(例如分区128-1)的子阵列之间(例如短数字线子阵列125-2与长数字线子阵列126-2(图中未展示)之间)的多个数据值的移动。隔离电路(例如图1B及1C中的隔离条172及图3中的隔离条372及隔离晶体管332及333)可经配置以可选地连接或断开由各种分区(例如第一分区128-0及第二分区128-1)共享的I/O线的部分。
控制器140及/或高速缓冲存储器控制器171可经配置以可选地引导隔离电路来断开对应于第一分区及第二分区的多条共享I/O线的部分。断开所述部分可(例如)允许第一数据移动(例如从第一分区中的第一子阵列到第二子阵列)与并行第二数据移动(例如从第二分区中的第一子阵列到第二子阵列)隔离。控制器140及/或高速缓冲存储器控制器171还可经配置以可选地引导隔离电路来连接对应于第一分区及第二分区的多条共享I/O线的部分。连接所述部分可(例如)实现从第一分区中的子阵列到第二分区中的子阵列的数据移动。
控制器140及/或高速缓冲存储器控制器171可经配置以可选地引导隔离电路来连接对应于第三分区(图中未展示)及第四分区(例如图1C中的分区128-M-1)的多条共享I/O线的部分。如此连接对应于第三分区及第四分区的部分可实现从第三分区中的子阵列到第四分区中的子阵列的并行数据移动，并行地实现从第一分区中的子阵列到第二分区中的子阵列的数据移动，如刚刚所描述。控制器140及/或高速缓冲存储器控制器171还可经配置以可选地引导隔离电路来断开对应于第二分区及第三分区的多条共享I/O线的部分。如此断开第二分区与第三分区可使从第一分区到第二分区的数据移动与从第三分区到第四分区的并行数据移动隔离。
可选择(例如由控制器140及/或高速缓冲存储器控制器171经由适当选择线打开)行用于第一感测组件条且可感测存储器单元的数据值。在感测之后，第一感测组件条可耦合到共享I/O线，且将第二感测组件条耦合到相同共享I/O线。第二感测组件条可仍处于预充电状态(例如准备接受数据)中。在来自第一感测组件条的数据已被移动(例如驱动)到第二感测组件条中之后，第二感测组件条可触发(例如锁存)以将数据存储到相应读出放大器及/或运算组件中。可打开(例如在锁存数据之后)耦合到第二感测组件条的行且可将驻存于读出放大器及/或运算组件中的数据写入到所述行的目的位置中。
在一些实施例中，2048条共享I/O线可经配置为2048位宽共享I/O线。根据一些实施例，可通过将与阵列中的行存储器单元交叉的阵列中的列的数目除以多条共享I/O线的2048位宽度来确定用于将数据从源位置中的第一行移动到目的位置中的第二行的周期的数目。例如，阵列(例如库、库区段或其子阵列)可具有16,384列，其可对应于行中的16,384个数据值，所述16,384个数据值在除以与所述行交叉的多条共享I/O线的2048位宽度时可产生8个周期，每一单独周期实质上处于用于移动所述行中的数据的每一2048位片段使得所述行中的全部16,384个数据位在完成8个周期之后被移动的相同时间点。例如，一次可将源位置的感测电路中的多个(例如8的子集，如图4A及4B中所展示)读出放大器或运算组件中的仅一者耦合到相应共享I/O线。在具有16,384条共享I/O线的实施例中，可并行移动全部16,384个数据位。
替代地或另外，可通过与阵列中的存储器单元的行交叉的阵列中的列的数目除以多条共享I/O线的2048位宽度及将结果乘以控制器的时钟速率来确定用于将数据从源位置的第一行移动到目的位置中的第二行的带宽。在一些实施例中，确定阵列的一行中的数个数据可基于阵列中的多条感测(数字)线。
在一些实施例中，第一子阵列中的源位置及第二子阵列中的目的位置可位于存储器装置的单个库区段中(例如，如图1B到1C及图4A到4B中所展示)。替代地或另外，第一子阵列中的源位置及第二子阵列中的目的位置可位于耦合到多条共享I/O线及/或连接电路的存储器装置的单独库及库区段中(例如，如232-1及232-2处所展示及结合图2所描述)。因而，可经由多条I/O线及/或连接电路将数据值从第一子阵列的第一感测组件条移动(例如并行地移动)到第二子阵列的第二感测组件条。
在各种实施例中，控制器140及/或高速缓冲存储器控制器171可针对第一感测组件条选择(例如经由适当选择线打开)存储器单元的第一行来感测存储于其中的数据，将多条共享I/O线耦合到第一感测组件条及将第二感测组件条耦合到多条共享I/O线(例如经由列选择电路358-1、358-2、359-1及359-2及/或多路复用器460-1及460-2)。因而，可经由多条I/O线将数据值从第一感测组件条并行移动到第二感测组件条。第一感测组件条可存储(例如高速缓冲存储)经感测的数据且第二感测组件条可存储(例如高速缓冲存储)经移动的数据。
控制器140及/或高速缓冲存储器控制器171可针对第二感测组件条(例如经由列选择电路358-1、358-2、359-1及359-2及/或多路复用器460-1及460-2)选择(例如经由适当选择线打开)存储器单元的第二行(其对应于目的位置)。控制器140及/或高速缓冲存储器控制器171接着可引导将移动到第二感测组件条的数据写入到存储器单元的第二行中的目的位置。
共享I/O线可共享于部分或全部感测组件条之间。在各种实施例中，一个感测组件条或一对感测组件条(例如将源位置与目的位置耦合)可在任何给定时间与共享I/O线通信。如本文中所描述，源子阵列的源行(例如512行中的任一者)可不同于(例如，无需匹配)目的子阵列的目的行，其中源子阵列及目的子阵列可(在一些实施例中)位于存储器单元的相同或不同库及库区段中。此外，选定源列(例如经配置以耦合到特定共享I/O线的8列中的任一者)可不同于(例如，无需匹配)目的子阵列的选定目的列。
如本文中所描述，I/O线455可由第二子集(例如长数字线子阵列426)及第一子集(例如短数字线子阵列425)的感测电路424共享。共享I/O线可经配置以可选地耦合到第一子集的感测电路来实现到第一子集中的选定子阵列的感测电路的存储于第二子集的选定行中的选定存储器单元中的数据值的移动。
高速缓冲存储器控制器171可经配置以引导对第一子集中的选定子阵列的感测电路中的数据值执行操作。在一些实施例中，高速缓冲存储器控制器可经配置以在由感测电路对数据值执行操作之前引导从第一子集中的选定子阵列425的感测电路450到选定子阵列的选定行中的选定存储器单元的数据值的移动。例如，可在对数据值执行操作之前从感测电路450移动将保存于短数字线子阵列425中的存储器单元中的数据值。在一些实施例中，高速缓冲存储器控制器可经配置以在由感测电路对数据值执行操作之后引导从第一子集中的选定子阵列425的感测电路450到选定子阵列的选定行中的选定存储器单元的数据值的移动。例如，可在对感测电路450中的数据值执行操作之后从感测电路450移动将保存于短数字线子阵列425中的存储器单元中的数据值。这可为数据值第一次保持于短数字线子阵列425中的存储器单元中或第一次通过盖写先前保持于存储器单元中的数据值来保存对其执行操作的数据值。
高速缓冲存储器控制器171可经配置以引导经由共享I/O线455的从第一子集中的选定子阵列(例如选定短数字线子阵列425)的感测电路450到第二子集中的选定子阵列(例如选定长数字线子阵列426)的选定行的已对其执行操作的数据值的移动。多条共享I/O线455-1、455-2、...、455-M可经配置以可选地耦合到多个子阵列的感测电路450来可选地实现到第一子集的可选耦合感测电路中的对应多个读出放大器及/或运算组件的存储于第二子集的行中的多个数据值的并行移动。在一些实施例中，多条共享I/O线455-1、455-2、...、455-M可经配置以可选地耦合到多个子阵列的感测电路450来可选地实现从感测存储于第二子集的行中的多个数据值的对应多个读出放大器到可选耦合感测电路的多个数据值的并行移动。在一些实施例中，可在无用于第二子集的感测电路中的耦合运算组件的情况下包含多个读出放大器。在一些实施例中，多条共享I/O线的数目可对应于位宽度共享I/O线的数目。
本文中所描述的感测电路450可包含于多个感测组件条424-0、...、424-N-1中且每一感测组件条可与库中的多个子阵列的第一子集及第二子集的相应子阵列425-0、...、426-N-1物理相关联。存储器装置的库中的数个多个感测组件条可对应于所述库中的第一子集及第二子集中的数个多个子阵列。每一感测组件条可耦合到多个子阵列的第一子集及第二子集的相应子阵列且I/O线可由耦合对多个感测组件条中的感测电路450可选地共享。
如与短数字线子阵列425-0相关联的感测组件条424-0中所展示，感测组件条可经配置以包含对应于经配置用于高速缓冲操作的第一子集中的存储器单元的数个多个列422的数个多个读出放大器406及运算组件431。感测组件条424-0中的数个读出放大器及运算组件可选地耦合到共享I/O线(例如，相应读出放大器及/或运算组件中的每一者可选地耦合到共享I/O线455-1、455-2、...、455-M中的一者)。
如与长数字线子阵列426-N-1相关联的感测组件条424-N-1中所展示，感测组件条可经配置包含对应于经配置用于数据存储的第二子集中的存储器单元的数个多个列422的数个多个读出放大器406(例如，无运算组件)。感测组件条424-N-1中的数个读出放大器可选地耦合到共享I/O线(例如，相应读出放大器及/或运算组件中的每一者可选地耦合到共享I/O线455-1、455-2、...、455-M中的一者)。
在一些实施例中，多个子阵列的第一子集(例如短数字线子阵列425)可为PIMDRAM单元的数个子阵列。相比来说，在一些实施例中，多个子阵列的第二子集(例如长数字线子阵列426)可为存储器单元而非PIM DRAM单元的数个子阵列或可包含存储器单元的数个子阵列。例如，如先前所描述，第二子集的存储器单元可与经形成无运算组件的感测电路相关联，使得处理功能性减少或消除。替代地或另外，一种类型或若干类型的存储器单元而非DRAM可在长数字线子阵列中用于数据的存储。
在各种实施例中，如图1B及1C中所展示，第一子集中的数个子阵列可对应于第二子集中的数个子阵列(例如依1:1比率配置)。例如，如图1C中所展示，第一子集中的数个子阵列中的每一者可与第二子集中的相应子阵列物理相关联。替代地或另外，如图1B中所展示，第一子集中的数个子阵列可彼此物理相关联作为第一块且第二子集中的数个子阵列还可彼此相关联作为第二块。这些替代配置可在库及/或库的分区之间改变。在一些实施例中，第一子集中的数个子阵列可对应于第二子集中的相应多个子阵列(例如，其中第一子集中的子阵列相对于第二子集中的多个子阵列以1:2、1:4及/或1:8等等比率配置)。例如，第一子集中的数个子阵列中的每一者可与第二子集中的相应多个子阵列物理相关联(例如，第一子集中的子阵列可相邻于第二子集中的四个子阵列，接着第一子集中的另一子阵列可相邻于第二组中的四个子阵列等等)。
本文中所描述的存储器装置120可包含多个子阵列的第一子集、多个子阵列的第二子集及多个分区(例如图1C中的128-0、128-1、...、128-M-1)，其中在一些实施例中，所述多个分区的每一分区可包含来自相应第一子集(125)的至少一个子阵列及来自相应第二子集(126)的至少一个子阵列。存储器装置120可包含由所述分区共享的I/O线155。共享I/O线155可包含多个部分(例如，其可对应于分区128-0、128-1、...、128-M-1的长度)。隔离电路(图1B及1C中的隔离条172及/或图3中的隔离条372及隔离晶体管332及333)可经配置以将共享I/O线的多个部分的第一部分与所述共享I/O线的第二部分可选地连接，其中所述第一部分对应于多个分区的第一分区(例如128-0)且所述第二部分对应于所述多个分区的第二分区(例如128-1)。
在一些实施例中，高速缓冲存储器控制器171可经配置以可选地引导所述隔离电路来使共享I/O线的第一部分在并行引导数据移动期间与共享I/O线的第二部分断开，其中第一引导数据移动位于第一分区内且第二引导数据移动位于第二分区内。例如，所述第一引导数据移动可为经由共享I/O线的第一部分(例如对应于分区128-0)从第二子集中的第一子阵列(例如长数字线子阵列126-0)到第一子集中的第一子阵列(例如短数字线子阵列125-0)。所述第二引导数据移动可为经由共享I/O线的第二部分(例如对应于分区128-1)从第二子集中的第二子阵列(例如长数字线子阵列126-2(图中未展示))到第一子集中的第二子阵列(例如短数字线子阵列125-2)。
第三引导数据移动可为在由第一子阵列的感测电路(例如位于感测组件条124-0中)对第一数据值执行运算之后经由共享I/O线的第一部分(例如对应于分区128-0)从第一子集中的第一子阵列(例如短数字线子阵列125-0)到第二子集中的第一子阵列(例如长数字线子阵列126-0)。第四引导数据移动可为在由第二子阵列的感测电路(例如位于感测组件条124-2中)对第二数据值执行运算之后经由共享I/O线的第二部分(例如对应于分区128-1)从第一子集中的第二子阵列(例如短数字线子阵列125-2)到第二子集中的第二子阵列(例如长数字线子阵列126-2(图中未展示))。例如，所述第三引导数据移动可位于第一分区(例如128-0)内且所述第四引导数据移动可(例如并行执行)位于第二分区(例如128-1)内。
在一些实施例中，可将短数字线高速缓冲存储器子阵列中的已对其执行操作的数据值返回到数据值最初从其发送的相同长数字线存储在设备子阵列及/或可将已对其执行操作的数据值返回用于不同于数据最初从其发送的存储装置子阵列的短数字线子阵列中的存储装置。例如，当相应数据值还返回到数据值最初从其发送的长数字线子阵列时，下文将描述的第三引导数据移动可对应于第五引导数据移动且下文将描述的第四引导数据移动可对应于第六引导数据移动，如刚刚所描述。因此，已对其执行操作的数据值可返回用于一个以上长数字线子阵列中。
因而，在由第一子阵列的感测电路对第一数据值执行运算之后，第三引导数据移动可为经由共享I/O线的第一部分(例如对应于分区128-0)从第一子集中的第一子阵列(例如短数字线子阵列125-0)到第二子集中的第三子阵列(例如长数字线子阵列126-1)。在一些实施例中，在由第二子阵列的感测电路对第二数据值执行运算之后，第四引导数据移动可为经由共享I/O线的第二部分(例如对应于分区128-1)从第一子集中的第二子阵列(例如短数字线子阵列125-2)到第二子集中的第四子阵列(例如长数字线子阵列126-2(图中未展示))。例如，所述第三引导数据移动可位于第一分区(例如128-0)内且所述第四引导数据移动可(例如并行执行)位于第二分区(例如128-1)内。
在各种实施例中，高速缓冲存储器控制器171可经配置以在引导数据移动期间可选地引导隔离电路来将第一部分(例如对应于分区128-0)连接到第二部分(例如对应于任何分区128-1、...、128-M-1)。所述引导数据移动可为经由共享I/O线的第一部分及第二部分从第二部分中的第二子集中的子阵列(例如长数字线子阵列126-N-1)到第一部分中的第一子集中的子阵列(例如短数字线子阵列125-0)。在各种实施例中，高速缓冲存储器控制器171还可经配置以可选地引导所述隔离电路来在引导数据移动期间将所述第一部分连接到所述第二部分，其中在对数据值执行操作之后，所述引导数据移动可为经由所述共享I/O线的经连接的第一部分及第二部分从所述第一部分中的第一子集的子阵列(例如短数字线子阵列125-0)到所述第二部分中的第二子集中的子阵列(例如，数据值最先从其发送的长数字线子阵列126-N-1及/或分区128-1、...、128-M-1中的任何其它数字线子阵列)。
在各种实施例中，子阵列的数目可在库中的多个分区之间及/或库之间不同。长数字线子阵列与短数字线子阵列的比率，或子阵列的任一类型在连接分区之前是否存在于分区中也可在库中的多个分区之间及/或库之间不同。
如本文中所描述，感测组件条(例如424-N-1)可包含经配置以将从第二子集中的第一子阵列(例如长数字线子阵列426-N-1)的行(例如一或多个行118)感测的一定量的数据并行地移动到多条共享I/O线(例如455-1、455-2、...、455-M)，其中所述一定量的数据对应于所述多条I/O线的至少一千位宽度。与第一子集中的第一子阵列(例如短数字线子阵列425-0)相关联的感测组件条(例如424-0)可包含数个读出放大器406及运算组件431，其经配置以接收(例如高速缓冲存储)从第二子集中的第一子阵列的行感测且经由多条共享I/O线并行移动的一定量的数据。高速缓冲存储器控制器171可经配置以引导由与短数字线子阵列相关联的感测组件条中的至少一个运算组件对接收量的数据中的至少一个数据值执行操作。
尽管为使清楚，本文中的描述涉及少数部分及分区，但本文中所呈现的设备及方法可适用于本文中的共享I/O线、分区、子阵列及/或行的任何数目个部分。例如，控制器140及/或高速缓冲存储器控制器171可发送信号以引导从库中的第一子阵列到所述库中的最后子阵列的经由共享I/O线的相应部分的隔离电路的连接及断开，来实现从任何分区中的子阵列到任何其它分区中的子阵列的数据移动(例如，分区可为相邻的及/或由数个分区隔开)。另外，尽管共享I/O线的两个断开部分经描述以实现两个相应成对分区内的并行数据移动，但控制器140及/或高速缓冲存储器控制器171可发送信号以引导经由共享I/O线的任何数目个部分的隔离电路的连接及断开来实现任何数目个相应成对分区内的并行数据移动。此外，可沿第一方向及/或第二方向中的任一者在共享I/O线的相应部分中可选地并行移动数据。
如本文中所描述，提供一种用于通过由处理资源执行非暂时性指令来操作存储器装置120以执行高速缓冲存储操作的方法。所述方法可包含：感测存储器装置的库121中的选定第一子阵列(例如长数字线子阵列426-N-1)的选定第一行(例如行118中的一或多者)中的选定存储器中的数据值。可将经感测的数据值移动到耦合到库中的选定第二子阵列(例如短数字线子阵列425-0)的感测组件条(例如424-0)。在一些实施例中，所述选定第二子阵列可配置有在所述选定第二子阵列的列中的数个存储器单元，数个存储器单元是所述选定第一子阵列的列中的数个存储器单元的至多一半。可对耦合到所述选定第二子阵列的感测组件条中的经感测的数据值执行操作。可将已对其执行操作的所述数据值从所述感测组件条(例如424-0)移动到选定子阵列的选定行中的存储器单元。
在各种实施例中，可将已对其执行操作的所述数据值可选地移动到数个位置，其中将所述数据值移动到一个位置并不排除将所述数据值移动到一或多个其它位置。例如，可将所述数据值从感测组件条(例如424-0)移动到存储器装置的相同库中的选定第一子阵列的选定第一行中的选定存储器单元。例如，可将已对其执行操作的数据值返回到最初从其发送数据值的存储器单元。可将所述数据值从所述感测组件条移动到相同库中的选定第一子阵列的选定第二行中的选定存储器单元。例如，可将所述数据值返回到所述数据值从其发送的子阵列中的不同行中的存储器单元。可将所述数据值从所述感测组件条移动到相同库中的选定第二子阵列的选定第二行中的选定存储器单元。例如，可将所述数据值返回到子阵列中的行中的存储器单元，所述子阵列不同于所述数据值从其发送的子阵列。
可将所述数据值从所述感测组件条移动到相同库中的选定第一子阵列的多个选定行中的每一者中的选定存储器单元。例如，可将所述数据值返回到所述数据值从其发送的一个以上行中的每一者中的存储器单元。可将所述数据值从所述感测组件条移动到多个选定行中的每一者中的选定存储器单元，其中每一选定行位于相同库中的多个子阵列的相应子阵列中。例如，可将所述数据值返回到一个以上行中的每一者中的存储器单元，其中每一行位于不同于所述数据值从其发送的库中的子阵列的子阵列中。
在一些实施例中，可将所述数据值从所述感测组件条移动到不同库中的选定子阵列的选定行中的选定存储器单元。例如，可将已对其执行操作的数据值返回到位于不同于所述数据值从其发送的存储器装置的库的库中的子阵列中的存储器单元。尽管经由共享I/O线的数据值的移动可位于相同库内，但结合图2所描述的连接电路232-1及232-2可用于库之间的数据移动。
如本文中所描述，在一些实施例中，所述方法可包含：将经感测的数据值存储于耦合到选定第一子阵列(例如426-N-1)的第一感测组件条(例如424-N-1)中。可将经感测的数据值从第一感测组件条移动到耦合到选定第二子阵列(例如425-0)的第二感测组件条(例如424-0)。经感测的数据值可存储于选定第二子阵列的选定第二行(例如行119中的一或多者)中的存储器单元中。在各种实施例中，经感测的数据值可在对其执行操作之前及/或之后保存于所述选定第二子阵列中。
所述方法可包含：对耦合到所述选定第二子阵列的感测组件条中的经感测的数据值执行多个(例如一系列的)操作。例如，可将数个数据值从一行长数字线子阵列(例如426-N-1)移动到短数字线子阵列(例如425-0)用于以相对于长数字线子阵列经改进的速度、速率及/或效率执行一系列操作。可以经改进的速度、速率及/或效率在短数字线子阵列中执行每一操作且所述优点可随着一系列操作中的每一额外操作而成比例增大。可将已对其执行多个操作的数据值从感测组件条移动到数个位置中的选定子阵列的选定行中的存储器单元，如本文中所描述。
在一些实施例中，所述方法可包含：经由第一感测组件条(例如424-N-1)及第二感测组件条(例如424-0)共享的I/O线(例如455-1)将耦合到选定第一子阵列(例如426-N-1)的所述第一感测组件条及耦合到选定第二子阵列(例如425-0)的所述第二感测组件条可选地耦合。所述方法可包含：经由共享I/O线将经感测的数据值从耦合到选定第一子阵列的第一感测组件条移动到耦合到选定第二子阵列的第二感测组件条。在本文中所描述的各种实施例中，所述方法可包含：经由共享I/O线(例如，其可不同于先前共享I/O线)将已对其执行操作的数据值从耦合到选定第二子阵列(例如425-0)的第二感测组件条移动到耦合到选定第一子阵列(例如选自426-0、...、426-N-1的一或多个子阵列)的第一感测组件条。可将已对其执行操作的数据值写入到选定第一子阵列的至少一个选定行的至少一个选定存储器单元。
虽然本文中已说明及描述包含控制器、高速缓冲存储器控制器、短数字线子阵列、长数字线子阵列、感测电路、读出放大器、运算组件、感测组件条、共享I/O线、列选择电路、多路复用器、连接电路、隔离条等等的各种组合及配置的实例实施例，但本发明的实施例不限于本文中明确叙述的那些组合。本文中所揭示的控制器、高速缓冲存储器控制器、短数字线子阵列、长数字线子阵列、感测电路、读出放大器、运算组件、感测组件条、共享I/O线、列选择电路、多路复用器、连接电路、隔离条等等的其它组合及配置明确包含于本发明的范围内。
尽管已在本文中说明及描述特定实施例，但所属领域的技术人员将了解，经运算以实现相同结果的布置可取代展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调整或变动。应了解，已按说明性方式而非限制性方式进行以上描述。所属领域的技术人员在审阅以上描述后将明白未在本文中具体描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上文结构及过程的其它应用。因此，应参考所附权利要求书连同这些所附权利要求书所授权的等效物的全部范围来确定本发明的一或多个实施例的范围。
在前述具体实施方式中，为简化本发明而将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映以下意图：本发明的所揭示实施例必须使用多于每一权利要求中所明确陈述的特征。确切来说，如所附权利要求书反映，发明标的物存在少于单个所揭示实施例的全部特征。因此，所附权利要求书以此方式并入具体实施方式中，其中每一权利要求单独作为独立实施例。

Claims (21)

1.一种用于高速缓冲存储操作的设备，其包括：
存储器装置，其包括：
存储器单元的多个子阵列，所述多个子阵列包含相应多个子阵列的第一子集及所述相应多个子阵列的第二子集；
第一感测电路，其耦合到所述第一子集，所述第一感测电路包含读出放大器及运算组件，其中所述第一子集经配置以用作高速缓冲存储器以使用所述运算组件作为一位处理元件来执行运算操作，从而对从所述第二子集移动的数据值执行一位运算操作；
第二感测电路，其耦合到所述第二子集，所述第二感测电路包含读出放大器且不包含运算组件，其中所述第二感测电路经配置以，通过不具有运算组件，不执行运算操作；以及
所述第二子集在所述数据值到所述第一子集的第一移动之前存储将由所述第一感测电路对其执行所述运算操作的所述数据值作为所述第二感测电路中的经感测数据值以允许对所述数据值执行所述一位运算操作；以及
高速缓冲存储器控制器，其经配置以引导从所述第二子集中的子阵列到所述第一子集中的子阵列的所述数据值的所述第一移动。
2.根据权利要求1所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：
从所述第一子集中的所述子阵列到所述第二子集中的子阵列的已对其执行所述运算操作的所述数据值的第二移动。
3.根据权利要求1所述的设备，其中所述第一感测电路及第二感测电路与所述多个子阵列的相应第一子集及第二子集的感测线形成于节距上。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述第二子集在所述数据值的第二移动之后储存由所述第一感测电路已对其执行所述运算操作的所述数据值。
5.根据权利要求1到3中任一权利要求所述的设备，其中所述第二子集在到所述第一子集的所述数据值的所述第一移动之前储存将由所述第一感测电路对其执行所述运算操作的所述数据值。
6.根据权利要求1到3中任一权利要求所述的设备，其中所述存储器装置进一步包括：
列选择电路，其用于通过可选地耦合到至少一个读出放大器来可选地感测所述第一子集及所述第二子集中的任一者中的子阵列的存储器单元的特定列中的数据，所述至少一个读出放大器耦合到用于所述特定列的相应感测线。
7.根据权利要求1到3中任一权利要求所述的设备，其中所述存储器装置进一步包括：
连接电路，其经配置以将耦合到所述第一子集中的第一子阵列中的特定列的感测电路连接到所述第二子集中的第一子阵列中的对应列中的数个行；且其中：
所述连接电路经配置以将所述数据值移动到所述第一子集中的所述第一子阵列中的选定行及所述对应列以用于执行所述运算操作；
所述数据值的所述移动由所述高速缓冲存储器控制器引导，所述高速缓冲存储器控制器执行用于将所述数据值从所述第二子集中的所述第一子阵列移动到所述第一子集中的所述第一子阵列中的所述选定行及所述对应列的指令集；
所述第一子集中的所述第一子阵列中的所述选定行及所述对应列经配置以接收所述数据值；且
所述高速缓冲存储器控制器引导对所述第一子集中的所述第一子阵列的所述感测电路中的所述数据值执行所述运算操作。
8.一种用于高速缓冲存储操作的设备，其包括：
高速缓冲存储器控制器，其耦合到存储器装置以执行用于高速缓冲操作的命令，其中所述存储器装置包括：
存储器单元的多个子阵列的第一子集；
存储器单元的所述多个子阵列的第二子集；
感测电路，其可选地耦合到所述第一子集及所述第二子集，所述感测电路包含耦合到所述第一子集的相应感测线的读出放大器及运算组件；及
I/O线，其由所述第二子集及所述第一子集的所述感测电路共享，所述I/O线经配置以可选地耦合到所述第一子集的所述感测电路来使储存于所述第二子集中的数据值能够移动到所述第一子集中的选定子阵列的所述感测电路；其中：
所述高速缓冲存储器控制器经配置以使用所述运算组件作为一位处理元件来引导对所述第一子集中的所述选定子阵列的所述感测电路中的所述数据值执行运算操作，从而对所述数据值执行一位运算操作；
所述多个子阵列的所述第一子集是两个晶体管和两个电容器2T2C动态随机存取存储器DRAM单元的多个子阵列，所述2T2C DRAM单元经配置以允许执行存储器中处理PIM操作；以及
所述多个子阵列的所述第二子集是一个晶体管和一个电容器1T1CDRAM单元的多个子阵列，所述1T1C DRAM单元未经配置以允许执行PIM操作。
9.根据权利要求8所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：
在由所述感测电路对其执行所述运算操作之前从所述第一子集中的所述选定子阵列的所述感测电路到所述选定子阵列的选定行的所述数据值的移动。
10.根据权利要求8所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：
在由所述感测电路对其执行所述运算操作之后从所述第一子集中的所述选定子阵列的所述感测电路到所述选定子阵列的选定行的所述数据值的移动。
11.根据权利要求8到10中任一权利要求所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：
经由所述I/O线从所述第一子集中的所述选定子阵列的所述感测电路到所述第二子集中的选定子阵列的已对其执行所述运算操作的所述数据值的移动。
12.根据权利要求8到10中任一权利要求所述的设备，其中：
多个共享I/O线经配置以：
可选地耦合到所述多个子阵列的所述感测电路来使储存于所述第二子集中的多个数据值能够可选地并行移动到所述第一子集的经可选耦合的感测电路中的对应多个读出放大器及/或运算组件。
13.根据权利要求8到10中任一权利要求所述的设备，其中：
多个共享I/O线经配置以：
可选地耦合到所述多个子阵列的所述感测电路以使多个数据值能够从感测储存于所述第二子集中的所述多个数据值的对应多个读出放大器可选地并行移动到所述第一子集的经可选耦合的感测电路；
其中所述多个读出放大器包含于用于所述第二子集的所述感测电路中。
14.一种用于高速缓冲存储操作的设备，其包括：
高速缓冲存储器控制器，其耦合到存储器装置，其中所述存储器装置包括：
存储器单元的多个子阵列的第一子集；
存储器单元的所述多个子阵列的第二子集；
多个分区，其中所述多个分区的每一分区包含来自相应第一子集的子阵列及来自相应第二子集的子阵列；
感测电路，其耦合到所述第一子集及所述第二子集，所述感测电路包含耦合到用于所述第一子集的多条感测线的相应感测线的读出放大器及运算组件；
I/O线，其由所述分区共享且包括多个部分；及
隔离电路，其经配置以将所述I/O线的所述多个部分的第一部分与所述I/O线的第二部分可选地连接，
其中所述第一部分对应于所述多个分区的第一分区且所述第二部分对应于所述多个分区的第二分区，且其中：
所述高速缓冲存储器控制器经配置以可选地引导所述隔离电路在并行引导数据移动期间将所述I/O线的所述第一部分从所述I/O线的所述第二部分断开；
第一引导数据移动位于所述第一分区内且第二引导数据移动位于所述第二分区内；
在由所述感测电路对第一数据值执行操作之后，经由所述I/O线的所述第一部分从所述第一子集中的第一子阵列到所述第二子集中的第一子阵列进行第三引导数据移动；
在由所述感测电路对第二数据值执行操作之后，经由所述I/O线的所述第二部分从所述第一子集中的第二子阵列到所述第二子集中的第二子阵列进行第四引导数据移动；以及
所述第三引导数据移动位于所述第一分区内且所述第四引导数据移动位于所述第二分区内。
15.根据权利要求14所述的设备，其中：
所述第一引导数据移动是经由所述I/O线的所述第一部分从所述第二子集中的第一子阵列到所述第一子集中的第一子阵列；且
所述第二引导数据移动是经由所述I/O线的所述第二部分从所述第二子集中的第二子阵列到所述第一子集中的第二子阵列。
16.根据权利要求14所述的设备，其中所述高速缓冲存储器控制器经配置以可选地引导所述隔离电路以：
在引导数据移动期间使所述第一部分连接到所述第二部分；且
其中所述引导数据移动是经由所述I/O线的经连接的所述第一部分及所述第二部分从所述第二部分中的所述第二子集中的子阵列到所述第一部分中的所述第一子集中的子阵列。
17.根据权利要求14到16中任一权利要求所述的设备，其中所述存储器装置进一步包括：
感测组件条，其与所述第一子集中的第一子阵列相关联；
一定量的读出放大器及运算组件，其经配置以接收从所述第二子集中的第一子阵列的行感测且经由多条I/O线并行移动的一定量的数据；且
其中所述高速缓冲存储器控制器经配置以引导由所述感测组件条对所接收量的数据中的至少一个数据值执行运算操作。
18.一种用于操作存储器装置的方法，其包括：
使用第一感测组件条感测所述存储器装置中的选定第一子阵列的选定第一行中的数据值，所述第一感测组件条包括读出放大器，且不包括运算组件，所述第一感测组件条可选地耦合到所述选定第一行；
将经感测数据值移动到耦合到选定第二子阵列的第二感测组件条，其中所述选定第二子阵列包括一列中的一定量的存储器单元，所述一定量的存储器单元是所述选定第一子阵列的列中的一定量的存储器单元的至多一半；及
使用运算组件作为一位处理元件对所述经感测数据值执行运算操作以对耦合到所述选定第二子阵列的所述第二感测组件条中的所述经感测数据值执行一位运算操作，其中所述第二感测组件条包括读出放大器，所述读出放大器耦合至所述运算组件，所述第二感测组件条可选地耦合到所述选定第二子阵列中的行。
19.根据权利要求18所述的方法，其中所述方法进一步包括：
将所述经感测数据值储存于耦合到所述选定第一子阵列的所述第一感测组件条中；
将所述经感测数据值从所述第一感测组件条移动到耦合到所述选定第二子阵列的所述第二感测组件条；及
将已对其执行所述运算操作的所述数据值从所述第二感测组件条移动到所述选定第二子阵列的选定行。
20.根据权利要求18到19中任一权利要求所述的方法，其中所述方法进一步包括：
对耦合到所述选定第二子阵列的所述感测组件条中的所述经感测数据值执行多个运算操作；及
将已对其执行所述多个运算操作的所述数据值从所述感测组件条移动到选定子阵列的选定行。
21.根据权利要求18到19中的任一权利要求所述的方法，其中所述方法进一步包括：
经由所述第一感测组件条及所述第二感测组件条共享的I/O线将耦合到所述选定第一子阵列的所述第一感测组件条与耦合到所述选定第二子阵列的所述第二感测组件条选择性地耦合；
经由所述I/O线将所述感测数据值从所述第一感测组件条移动到所述第二感测组件条；
经由所述I/O线将已对其执行所述运算操作的所述数据值从所述第二感测组件条移动到所述第一感测组件条；及
将已对其执行所述运算操作的所述数据值写入到选定第一子阵列的选定行。
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