CN105378847A - Dram子阵列级自动刷新存储器控制器优化 - Google Patents

Dram子阵列级自动刷新存储器控制器优化 Download PDF

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Abstract

刷新动态随机存取存储器(DRAM)的方法包括检测该DRAM的处在一DRAM条的行处的打开页在该DRAM条的打开子阵列内。该方法还包括当该DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的该目标刷新行发布刷新命令。

Description

DRAM子阵列级自动刷新存储器控制器优化
相关申请的交叉引用
本申请主张以DeeptiV.Sriramagiri等人的名义于2013年7月12日提交的美国临时专利申请No.61/845,818的权益，该临时专利申请的公开内容通过引用被整体明确纳入于此。
技术领域
本公开一般涉及存储器刷新技术。更具体而言，本公开涉及存储器架构以及用以刷新动态随机存取存储器(DRAM)阵列的方法
背景
具有更高密度以及更小特征尺寸的动态随机存取存储器(DRAM)的开发提高了DRAM刷新操作的速率来补偿较大数目的漏泄存储器单元。较高的DRAM刷新速率能够影响系统性能。例如，DRAM刷新操作可能妨碍性能，因为存储器条的所有打开页一般要被关闭后条才可以被刷新。此外，DRAM条访问在刷新操作期间一般不被允许，这进一步妨碍了系统性能。
概述
在本公开的一方面，公开了刷新动态随机存取存储器(DRAM)的方法。该方法包括检测该DRAM的处在DRAM条的行处的打开页在该DRAM条的打开子阵列内。该方法还包括当DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的该目标刷新行发布刷新命令。
另一方面公开了存储器控制器，其包括动态随机存取存储器(DRAM)以及用存储器总线耦合到该DRAM的刷新控制器。该刷新控制器包括先列后行(CBR)计数器以及控制逻辑。该控制逻辑可操作以根据CBR计数器的值来检测该DRAM的处在DRAM条的行处的打开页位于该DRAM条的打开子阵列内。该控制逻辑还可操作以在该DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的该目标刷新行发布刷新命令。
在另一方面，存储器控制器包括动态随机存取存储器(DRAM)以及耦合到该动态随机存取存储器的刷新控制器。该刷新控制器包括先列后行(CBR)计数器。该刷新控制器包括用于根据CBR计数器的值来检测该DRAM的处在DRAM条的行处的打开页位于该DRAM条的打开子阵列内的装置。该刷新控制器还包括用于当该DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的该目标刷新行发布刷新命令的装置。
另一方面公开了刷新动态随机存取存储器(DRAM)的方法。该方法包括检测该DRAM的处在DRAM条的行处的打开页位于该DRAM条的打开子阵列内的步骤。该方法还包括当该DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的目标刷新行发布刷新命令的步骤。
这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
附图简述
为了更全面地理解本公开，现在结合附图参阅以下描述。
图1是常规DRAM阵列架构的示图。
图2是DRAM阵列中的DRAM条的示图。
图3是根据本公开的诸方面的DRAM条的示图。
图4是解说根据本公开诸方面的DRAM存储器控制器的功能的功能性框图。
图5是根据本公开的另一方面解说包括命令调度器和刷新调度器以在检测到子阵列级冲突时延迟刷新操作的DRAM存储器控制器的框图。
图6是解说图5的DRAM存储器控制器的根据本公开一方面的功能的功能性框图。
图7是解说图5的DRAM存储器控制器的根据本公开另一方面的功能的功能性框图。
图8是解说图5的DRAM存储器控制器的根据本公开进一步方面的功能的功能性框图。
图9是解说根据本公开的一方面的用于延迟向位于DRAM条的打开子阵列内的目标刷新行发布刷新操作的方法的流程图。
图10是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构与组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
动态随机存取存储器(DRAM)规模伸缩持续进行以增加每块DRAM芯片的总位数。此增加的容量直接影响了DRAM刷新操作的规范，DRAM刷新操作是位单元的值藉以被保持可读的过程。DRAM刷新操作的规范包括刷新命令被发送到DRAM条的间隔(tREFI)、以及刷新命令占用DRAM接口的时间量(tRFC)。
遗憾的是，DRAM规模伸缩也增加了弱留存单元(例如，具有较低的留存时间的单元)的数目。此类单元受制于频率刷新选项来维持所存储的信息。性能和功耗受到片上系统(SoC)或者其他类似计算机架构中的DRAM上的增加的刷新循环的显著影响。在没有增加的刷新循环的情况下，会因增加数目的弱留存单元而结果导致潜在的DRAM芯片产出损失。
根据本公开的方面，增加的动态随机存取存储器(DRAM)刷新速率的有害影响可以通过刷新DRAM条中的子阵列来得以缓解。在本公开的该方面，刷新DRAM条中的子阵列被执行而该存储器条中的其他子阵列被允许维持打开且同时允许访问这些其他子阵列。在本公开的另一方面，当DRAM条的目标刷新行在该DRAM条的打开子阵列中时，DRAM存储器控制器可以延迟向该DRAM条的该目标刷新行发布刷新命令。
图1解说了包括八个DRAM条102(102-1，…，102-8)的DRAM100。每个DRAM条102包括四个DRAM子阵列104。虽然图1解说了每个条102包括四个子阵列104，但是应当理解，本公开的各实现一般可以在每个DRAM条102中包括32个、64个或者某个其他数目的子阵列104。局部感测放大器106被耦合到子阵列104。每个局部感测放大器106的大小对应于DRAM页大小。例如，在当前实现中，页大小能够至多为大约4千字节(4KB)。
虽然图1解说了每个刷新循环中仅有一行被刷新的简化情形，但是应当理解，每个刷新循环可以刷新不止一行。例如，DRAM条可以具有32K行，但是刷新循环可以被实现成8K循环。在这种情形中，在一刷新循环(tRFC)期间每条刷新四行。这四行通常分布到四个子阵列中。例如，在具有总共三十二个子阵列的DRAM条中，当其中四个子阵列中在执行刷新操作时，剩余的28个子阵列可以自由进行正常操作。然而，本说明书是针对每个刷新循环刷新一行(一个子阵列)的，以便简化解释。
局部感测放大器106通过较窄I/O感测放大器总线110被耦合到全局输入/输出(I/O)感测放大器108。在一个示例中，I/O感测放大器总线110可以是128位宽，然而应当理解I/O感测放大器总线110可以实现为具有不同总线宽度。在所解说的示例中，对于8ns的预取操作，DRAM输出总线112可以是16位宽。应当理解，DRAM输出总线112也可以实现为具有不同总线宽度。
按常规，为了刷新DRAM阵列中的条，整个条首先被关闭，并且在刷新操作期间不允许对于该条的访问。然而，根据本公开的诸方面，当每个条102中的特定行(例如，图1中所示的刷新行114)在全条刷新操作期间被刷新时，条102不应当被关闭，除非正在被刷新的行(例如，图1中所示的刷新行114)位于与打开页相同的子阵列中。在图1中，例如，打开页116位于条102-7的子阵列104-7中。如本文中所描述的，子阵列104-7可以被称为“打开子阵列”。
根据本公开的诸方面，因为打开页116与正在被刷新的行(例如，刷新行114)并不在相同的子阵列(例如，打开子阵列104-7)中，所以打开页116能够在刷新操作期间维持打开。在该情形中，没有任何条102应当在刷新操作期间被关闭。在另一方面，根据本公开的诸方面，当正在刷新的行(例如，刷新行114)位于包括打开页(例如，打开页116)的条(例如，条102-7)的子阵列(例如，打开子阵列104-7)中时，在刷新操作期间整个条(例如，条102-7)都被关闭。
参见图2，DRAM架构200包括耦合到DRAM条206中的每个子阵列204的全局行解码器202以及列解码器203。在对DRAM条206的正常存储器访问期间，当从存储器控制器接收到激活命令时，由复用器电路系统208将该激活命令中所提供的行地址从行地址锁存器210耦合到全局行解码器202。
在刷新操作期间，复用器电路系统208将刷新计数器212生成的行地址耦合到全局行解码器202。在该示例中，刷新计数器212也被称为内部先列后行(CBR)计数器。刷新计数器212跟踪哪行已经被刷新以及哪行应当在下一刷新循环中被刷新。在DRAM架构200中，刷新计数器212一般在随机地址处开始。
复用器电路系统208在正常存储器访问期间从行地址锁存器210选择行地址或者在刷新操作期间从刷新计数器212选择行地址。在DRAM架构200中，一次仅有一个字线被全局行解码器202基于从复用器电路系统208接收到的行地址来断言。这防止了条206中的其他行被访问，即使是正在该条206内的不同子阵列204中执行刷新。
本公开的诸方面包括修改了DRAM设备和存储器控制器的DRAM架构。对于DRAM设备的改变允许多个字线在同一时间被断言。
参见图3，根据本公开诸方面的DRAM架构300允许在存储器条中的子阵列上进行刷新操作，而该存储器条在其他子阵列中具有打开页。DRAM架构300包括耦合到DRAM条306中的每个子阵列304的局部行解码器302以及列解码器303局部行地址锁存器305被耦合到局部列解码器302。耦合到行地址锁存器310以及刷新计数器312的复用器电路系统308将行地址耦合到子阵列选择器307。
根据本公开的诸方面，全局行解码器被子阵列选择器307和局部行解码器302所代替。这允许多个(例如，两个)字线在同一时间被激发以寻址两个分别子阵列中的行。例如，一个字线可以基于从行地址锁存器310接收的第一个子阵列中的行地址来被断言，与此同时，另一字线可以基于从刷新计数器312接收的第二个子阵列304中的行地址来被断言。
根据本公开的诸方面，刷新计数器312可以从0开始并且与地址控制器同步。该同步使得存储器控制器能够知晓DRAM设备内部哪行正在被刷新，从而该存储器控制器能够确定正常操作和刷新操作是否具有子阵列冲突。这可以通过在上电阶段将刷新计数器初始化到0并且在存储器控制器侧添加副本刷新计数器来实现，该副本刷新计数器也在上电时被初始化到0。这两个计数器在相同的条件下均将递增。尽管本公开的诸方面被描述为其中刷新计数器行为被预定义，但是本公开的其他方面包括替换性实现，在其中存储器控制器被配置成显式地仅提供哪个子阵列或者哪个子阵列以及该子阵列中的哪行可以在下一刷新循环中被刷新的指示。
根据本公开的另一方面，模式寄存器314被实现成存储并向存储器控制器指示DRAM条306中的子阵列304的数目。这允许存储器控制器确定每个设备的子阵列数目，例如，其可以在不同供应商所提供的存储器设备之间有所不同。
本公开的诸方面包括配置成允许访问DRAM条中的子阵列而此时该DRAM条中的另一子阵列的行被刷新的DRAM存储器控制器。DRAM存储器控制器协议引擎适配成允许刷新周期(tRFC窗口)期间的读/写/预充电命令，以及允许tRFC窗口期间的激活命令。
参考图4描述了根据本公开的诸方面的DRAM存储器控制器的功能性。在框420，DRAM存储器控制器加载设备子阵列参数。例如，设备子阵列参数可以包括来自模式寄存器314(图3)的信息。在框422，DRAM存储器控制器重置局部刷新(CBR)计数器。在框424，DRAM存储器控制器确定tREFI定时器(其指示刷新周期)是否期满。
当tREFI定时器已期满时，在框426，DRAM存储器控制器确定打开行是否与局部刷新计数器冲突。若没有打开行与局部刷新计数器冲突，即，在正被刷新的子阵列中没有行被打开，那么在框428，DRAM存储器控制器发送刷新命令。
若打开行与局部刷新计数器冲突(例如，在要被刷新的子阵列中有行打开)，那么在框430，DRAM存储器控制器向处于冲突中的条发送预充电命令以仅关闭其中正在被刷新的子阵列有行被打开的那个条。随后在框428，DRAM存储器控制器发送刷新命令。在刷新命令被发送之后，DRAM存储器控制器在框410重置tREFI定时器。
根据本公开的一方面，在子阵列冲突的情形中，DRAM存储器控制器仅发送预充电命令来关闭条。在刷新命令之后，DRAM侧计数器和存储器控制器CBR计数器二者均被递增。这允许在刷新期间在存储器设备中有打开行。藉由打开行提供了改善的性能，因为常规DRAM架构在刷新之前关闭所有打开行。
根据本公开的诸方面，因为配置了子阵列级并行化，所以读命令、写命令以及预充电命令在tRFC窗口期间当这些命令与刷新不在相同子阵列中时被允许。激活命令在tRFC窗口期间也被允许，但有一些合理的电流汲取限制，因为激活命令与刷新命令二者消耗大量的电流。在一个配置中，在这两个操作之间施加了合理的定时，但是激活命令和刷新命令两者都在tRFC窗口内被发布是有实现可能的。
虽然本公开的方面是参考用于在刷新操作期间刷新存储器设备中的所有条的架构与方法来描述的，但是应当理解本公开的各种方面也可以在其他DRAM设备中实现。例如，本公开的各种方面也可以在配置成在每条基础上执行刷新操作的DRAM设备中实现，其中条地址被用来标识正被刷新的条。
在本公开进一步的方面，当刷新命令被发布到DRAM条的目标刷新行时，子阵列级并行化可能不可用。例如，在刷新命令被发布到处于DRAM条的打开子阵列中的目标刷新行时，子阵列级并行化不可用。在本公开的该方面，当DRAM条的目标刷新行在DRAM条的打开子阵列中时，DRAM存储器控制器可以延迟向DRAM条的目标刷新行发布刷新命令。在一个配置中，DRAM存储器控制器跳过去往目标刷新行的刷新命令。在另一配置中，例如，如图5中所示，当存储器总线空闲时，经延迟的刷新命令由DRAM存储器控制器发布。
图5是根据本公开的一方面解说包括命令调度器510和刷新控制器520以在检测到子阵列级冲突时延迟刷新操作的发布的DRAM存储器控制器502的框图500。在该配置中，存储器总线512将存储器控制器502耦合到DRAM设备540(540-1，...，540-n)，每个DRAM设备包括存储器阵列550和刷新计数器560。刷新控制器520按刷新间隔(tREFI)发布刷新命令。在该配置中，刷新控制器520包括具有先列后行(CBR)计数器532以及模式寄存器(MR)534的刷新控制逻辑530。在该示例中，先列后行(CBR)计数器532追踪哪个子阵列已被刷新以及哪个子阵列应当在下一刷新循环中被刷新。模式寄存器(MR)534提供DRAM条中的子阵列的数目。在操作中，如图6中所进一步解说的，当DRAM条的目标刷新行处于该DRAM条的打开子阵列中时，刷新控制逻辑530结合先列后行(CBR)计数器532以及模式寄存器(MR)534延迟向该DRAM条的该目标刷新行发布刷新命令。
图6是解说图5的DRAM存储器控制器的根据本公开另一方面的功能的功能性框图600。在框602，DRAM存储器控制器502加载设备子阵列参数。设备子阵列参数可以包括来自模式寄存器534的信息。例如，框602和608的操作可以取决于条中的子阵列的数目，其可以由设备模式寄存器534提供。在框604，DRAM存储器控制器502重置了局部先列后行(CBR)计数器532。在框606，DRAM存储器控制器502确定tREFI定时器(其对应于刷新周期)是否期满。在框608，当tREFI定时器期满时，DRAM存储器控制器502确定打开子阵列是否与先列后行(CBR)计数器532所指示的目标刷新行冲突。在该配置中，框602和608确定当前打开行与待刷新行是否位于相同子阵列中。
当没有打开子阵列与先列后行(CBR)计数器532所指示的目标刷新行冲突时(例如，正在被刷新的子阵列中没有行被打开时)，在框620中，DRAM存储器控制器502发送刷新命令并且递增先列后行(CBR)计数器532。当打开子阵列与先列后行(CBR)计数器532冲突时(例如，待刷新子阵列中有行被打开时)，在框610，DRAM存储器控制器502跳过刷新命令并且更新待决刷新计数器。在刷新命令被发送(框620)或者刷新命令被跳过(框610)之后，DRAM存储器控制器502在框612重置tREFI定时器，在此后控制流返回框606。在一个示例中，例如，如图7中所示，可以推迟最多为八个刷新命令。
图7是解说图5的DRAM存储器控制器的根据本公开另一方面的功能的功能性框图700。在框702，DRAM存储器控制器502加载设备子阵列参数(例如，来自模式寄存器534)。例如，框702和708的操作可以取决于条中的子阵列的数目，其可以由设备模式寄存器534提供。在框704，DRAM存储器控制器502重置了先列后行(CBR)计数器532。在框706，DRAM存储器控制器502确定tREFI定时器(其对应于刷新周期)是否期满。当tREFI定时器期满时，在框706，框708被执行以确定是否存在子阵列冲突。
在该配置中，框702和708确定当前打开行与待刷新行是否位于相同子阵列中。特别地，在框708，当tREFI定时器期满时，DRAM存储器控制器502确定打开子阵列是否与先列后行(CBR)计数器532所指示的目标刷新行冲突。当没有打开子阵列与先列后行(CBR)计数器532所指示的目标刷新行冲突时(例如，正在被刷新的子阵列中没有行被打开时)，在框720中，DRAM存储器控制器502发送定向刷新命令。当打开子阵列与局部CBR计数器冲突时(例如，待刷新子阵列中有行被打开时)，在框710，DRAM存储器控制器502存储被跳过的刷新命令并且更新先列后行(CBR)计数器532。
如图7中所示，在框712，DRAM存储器控制器502确定打开子阵列是否与先列后行(CBR)计数器532所指示的下一目标刷新行冲突。在框720中，当没有子阵列行与先列后行(CBR)计数器532所指示的下一目标刷新行冲突时，DRAM存储器控制器502发送定向刷新命令。否则，控制流回到框710。在定向刷新命令被发送之后，在框722，针对所存储的CBR计数器值所指示的被跳过的目标刷新行发布刷新命令。在(诸)被跳过的刷新命令被发布之后，在框724，DRAM存储器控制器502重置tREFI定时器并且递增先列后行(CBR)计数器532，在此后控制流返回框706。在操作中，例如，如图8中所示，针对被跳过的刷新操作发布刷新命令可以在更为方便的时间执行。
图8是解说图5的DRAM存储器控制器的根据本公开进一步方面的功能的功能性框图800。在框822，DRAM存储器控制器502加载设备子阵列参数(例如，来自模式寄存器534)。例如，框822和830的操作可以取决于条中的子阵列的数目，其可以由设备模式寄存器534提供。在框824，DRAM存储器控制器502重置先列后行(CBR)计数器532。在框826，DRAM存储器控制器502确定tREFI定时器(其对应于刷新周期)是否期满。当tREFI定时器期满时，在框828，确定是否可针对被跳过的目标刷新行发布刷新命令。
在该配置中，若没有对子阵列中的待刷新行的正常命令待决，则框822和830发布刷新命令。特别地，当tREFI定时器期满时，在框828，DRAM存储器控制器502确定贷记刷新计数器是否小于最大指定限制。若贷记刷新计数器小于最大指定限制，则在框830，DRAM存储器控制器502确定针对CBR计数器532的命令队列是否是空的。若CBR计数器532的命令队列是空的，则在框832，DRAM存储器控制器502发布了针对由存储的CBR计数器值所指示的被跳过的目标刷新行的刷新命令。此外，存储器控制器502在框832递增贷记刷新计数器。此外，存储器控制器502也在框834递增局部CBR计数器532。在该配置中，刷新控制逻辑530维持有关被跳过的刷新命令的信息。刷新命令可以被跳过或者推迟直到更为方便的时间，例如，当忙于正常话务(例如，存储器总线512忙)时可以这样做。
图9是解说根据本公开的一方面的用于延迟向DRAM条的打开子阵列内的目标刷新行发布刷新操作的方法的流程图900。在框910，在DRAM条的行处检测到动态随机存取存储器(DRAM)的位于该DRAM条的打开子阵列内的打开页。例如，如图1中所示，打开页116位于条102-7的打开子阵列104-7中。因为刷新行114不在打开子阵列104-7内，所以打开页116能够在刷新操作期间维持打开。在该情况中，没有任何条102应当在刷新操作期间被关闭。
再次参见图9，在框912，确定DRAM条的目标刷新行是否在该DRAM条的打开子阵列内。例如，如图1中所示，刷新行114(例如，目标刷新行)并不位于条102-7的打开子阵列104-7中。相应地，在框914，刷新命令被发布到该目标刷新行。然而，目标刷新行可以位于图1的条102-7的包括打开页116的打开子阵列104-7之中。在这种情形中，在框920，当DRAM条的目标刷新行在DRAM条的打开子阵列内时，延迟向DRAM条的目标刷新行发布刷新命令。
在一个配置中，存储器控制器(包括刷新控制器)被用存储器总线耦合到动态随机存取存储器(DRAM)。该刷新控制器包括局部先列后行(CBR)计数器。刷新控制器包括用于检测DRAM的处在DRAM条的行处的打开页位于该DRAM条的打开子阵列内的装置。在本公开的一个方面，该检查装置可以是被配置成执行由检查装置所述的功能的刷新控制逻辑530和/或刷新控制器520。在该配置中，刷新控制器还包括用于延迟向DRAM条的目标刷新行发布刷新命令的装置。在本公开的一个方面，该延迟装置可以是被配置成执行由延迟装置所述的功能的刷新控制器520和/或刷新控制逻辑530。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。
图10示出其中可有利地采用本公开的一方面的示例性无线通信系统1000。出于解说目的，图10示出了三个远程单元1020、1030和1050以及两个基站1040。将认识到，典型的无线通信系统可具有远多于此的远程单元和基站。远程单元1020、1030和1050分别包括存储器控制器电路系统1025A、1025B和1025C，其为如以上所讨论的本公开的方面。图10示出了从基站1040到远程单元1020、1030、和1050的前向链路信号1080，以及从远程单元1020、1030、和1050到基站1040的反向链路信号1090。
在图10中，远程单元1020被示为移动电话，远程单元1030被示为便携式计算机，而远程单元1050被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是蜂窝电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、或者固定位置数据单元(诸如仪表读数装备)。尽管图10解说了根据本公开的教导的存储器控制器电路系统，但本公开并不限于所解说的这些示例性单元。例如，根据本公开的诸方面的存储器控制器电路系统可被合适地用在任何设备中。
尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”和“下方”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，则上方变成下方，反之亦然。此外，如果是侧面取向的，则上方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。
尽管已阐述了具体电路系统，但是本领域技术人员将领会，并非所有所公开的电路系统都是实践本公开所必需的。此外，某些众所周知的电路未被描述，以便保持专注于本公开。类似地，尽管本描述在某些地方引述逻辑“0”和逻辑“1”，但本领域技术人员应领会到这些逻辑值可以交换，且其余电路相应地调整，而不影响本公开的操作。
尽管已详细描述了本公开及其优点，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的精神和范围。例如，虽然前面的描述是针对于在同一时间断言两个字线的，但是两个以上字线也能够被断言。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (20)

1.一种刷新动态随机存取存储器(DRAM)的方法，包括：
检测所述DRAM的处在DRAM条的行处的打开页位于所述DRAM条的打开子阵列内；以及
当所述DRAM条的目标刷新行在所述DRAM条的所述打开子阵列内时，延迟向所述DRAM条的所述目标刷新行发布刷新命令。
2.如权利要求1所述的方法，其特征在于，进一步包括当所述DRAM条的所述目标刷新行位于所述DRAM条的关闭的子阵列内时，在关闭所述DRAM条的所述打开页之前向所述DRAM条的所述目标刷新行发布刷新命令。
3.如权利要求1所述的方法，其特征在于，延迟所述刷新命令的发布进一步包括跳过向所述目标刷新行发布所述刷新命令。
4.如权利要求3所述的方法，其特征在于，进一步包括：
递增先列后行(CBR)计数器以选择新的目标刷新行；
重置刷新间隔定时器；
基于所述刷新间隔定时器来确定刷新周期是否已期满；以及
当打开子阵列与新目标刷新行冲突时，响应于确定所述刷新周期期满而跳过向所述新目标刷新地址发布所述刷新命令。
5.如权利要求4所述的方法，其特征在于，进一步包括：
当所述打开子阵列与所述新目标刷新行不冲突时，响应于确定所述刷新周期期满而向所述新目标刷新行发布定向刷新命令；
递增所述CBR计数器来选择下一目标刷新行；以及
重置所述刷新间隔定时器。
6.如权利要求1所述的方法，其特征在于，延迟发布所述刷新命令进一步包括：
存储所述目标刷新行的先列后行(CBR)计数器值；
递增先列后行(CBR)计数器以选择新的目标刷新行；以及
在向所述目标刷新行发布所述刷新命令之前，向所述新目标刷新行发布刷新命令。
7.如权利要求6所述的方法，其特征在于，进一步包括，当存储器总线空闲时向所述目标刷新行发布所述刷新命令。
8.如权利要求6所述的方法，其特征在于，进一步包括：
根据每个存储的CBR计数器值来确定一个或多个被跳过的目标刷新行；
检测存储器总线的空闲状态；以及
向所述一个或多个被跳过的目标刷新行发布刷新命令直到所述存储器总线忙。
9.如权利要求1所述的方法，其特征在于，进一步包括将所述DRAM集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
10.一种存储器控制器，包括：
动态随机存取存储器(DRAM)；以及
用存储器总线耦合到所述DRAM的刷新控制器，所述刷新控制器包括先列后行(CBR)计数器以及控制逻辑，所述控制逻辑能操作以：
根据所述CBR计数器的值，检测所述DRAM的处在DRAM条的行处打开页位于所述DRAM条的打开子阵列内；以及
当所述DRAM条的目标刷新行在所述DRAM条的所述打开子阵列内时，延迟向所述DRAM条的所述目标刷新行发布刷新命令。
11.如权利要求10所述的存储器控制器，其特征在于，所述控制逻辑进一步能操作以当所述DRAM条的所述目标刷新行位于所述DRAM条的关闭的子阵列内时，在关闭所述DRAM条的所述打开页之前向所述DRAM条的所述目标刷新行发布刷新命令。
12.如权利要求10所述的存储器控制器，其特征在于，所述控制逻辑进一步能操作以跳过向所述目标刷新行发布所述刷新命令。
13.如权利要求12所述的存储器控制器，其特征在于，所述控制逻辑进一步能操作以在当所述打开子阵列不与新目标刷新行冲突时，响应于确定刷新周期已期满而向所述新目标刷新行发布定向刷新命令。
14.如权利要求10所述的存储器控制器，其特征在于，所述控制逻辑进一步能操作以在所述存储器总线空闲时，向被跳过的目标刷新行发布刷新命令。
15.如权利要求10所述的存储器控制器，其特征在于，所述存储器控制器被集成在移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
16.一种存储器控制器，包括：
动态随机存取存储器(DRAM)；以及
耦合到所述动态随机存取存储器的刷新控制器，所述刷新控制器包括先列后行(CBR)计数器，所述刷新控制器包括：
用于根据所述CBR计数器的值，检测所述DRAM的处在DRAM条的行处的打开页位于所述DRAM条的打开子阵列内的装置，以及
用于在所述DRAM条的目标刷新行在所述DRAM条的所述打开子阵列内时，延迟向所述DRAM条的所述目标刷新行发布刷新命令的装置。
17.如权利要求16所述的存储器控制器，其特征在于，所述存储器控制器被集成在移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
18.一种刷新动态随机存取存储器(DRAM)的方法，包括：
检测所述DRAM的处在DRAM条的行处的打开页位于所述DRAM条的打开子阵列内的步骤；以及
当所述DRAM条的目标刷新行在所述DRAM条的所述打开子阵列内时，延迟向所述DRAM条的所述目标刷新行发布刷新命令的步骤。
19.如权利要求18所述的方法，其特征在于，进一步包括：
跳过向所述目标刷新行发布所述刷新命令的步骤；或者
当存储器总线空闲时向所述目标刷新行发布所述刷新命令的步骤。
20.如权利要求18所述的方法，其特征在于，进一步包括将所述DRAM集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
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