KR20130118068A - 이-퓨즈 어레이 회로 - Google Patents

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KR20130118068A KR1020120040961A KR20120040961A KR20130118068A KR 20130118068 A KR20130118068 A KR 20130118068A KR 1020120040961 A KR1020120040961 A KR 1020120040961A KR 20120040961 A KR20120040961 A KR 20120040961A KR 20130118068 A KR20130118068 A KR 20130118068A
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Abstract

본 발명에 따른 이-퓨즈 어레이 회로는, 게이트단은 제1선택 라인에 연결되고 일단은 제1비트 라인에 연결되는 제1선택 트랜지스터; 게이트단은 프로그램/리드 라인에 연결되고 일단은 상기 제1선택 트랜지스터의 타단에 연결되는 제1이-퓨즈 트랜지스터; 게이트단은 제2선택 라인에 연결되고 일단은 상기 제1비트 라인에 연결되는 제2선택 트랜지스터; 및 게이트단은 상기 프로그램/리드 라인에 연결되고 일단은 상기 제2선택 트랜지스터의 타단에 연결되는 제2이-퓨즈 트랜지스터를 포함할 수 있다.

Description

이-퓨즈 어레이 회로{E-FUSE ARRAY CIRCUIT}
본 발명은 이-퓨즈 어레이 회로에 관한 것으로, 더욱 자세하게는 이-퓨즈 어레이 회로의 동작(특히 프로그램 동작)의 안정성을 높이는 기술에 관한 것이다.
일반적인 퓨즈는 레이져에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다.
이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 1을 참조하면, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 전원전압이 인가되고 드레인(D)/소스(S)에 접지전압이 인가된다.
게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전원전압이 인가되면 트랜지스터(T)의 게이트 옥사이드(gate oxide)가 파괴되면서 게이트(G)와 드레인/소스(D/S)가 쇼트(short)되어 이-퓨즈는 저항(R)으로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 전류가 흐르게 된다. 이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인/소스(D/S) 간의 저항값을 통해 이-퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
미국 등록특허 7269047에 개시된 바와 같이, 이-퓨즈를 어레이로 구성하는 방식으로 이-퓨즈가 차지하는 면적을 줄이기 위한 방안이 연구되고 있다.
도 2는 종래의 이-퓨즈로 구성되는 메모리 셀 어레이(1000)의 구성도이다.
도 2를 참조하면, 메모리 셀 어레이(1000)는 N개의 로우(row)와 M개의 컬럼(column)으로 배열되는 메모리 셀들(11~26)을 포함한다. 메모리 셀들(11~26) 각각은 메모리 소자(M1~M16)와 스위치 소자(S1~S16)를 포함한다. 메모리 소자(M1~M16)는 럽쳐(rupture)/브레이크다운(breakdown) 여부에 따라 저항 또는 캐패시터의 성질을 갖는 이-퓨즈 트랜지스터이다. 즉, 이-퓨즈(M1~M16)는 저항의 크기에 따라 데이터를 저장하는 저항성 메모리 소자라고 여겨질 수 있다. 스위치 소자(S1~S16)는 로우 라인(SWL1~SWLN)의 제어에 따라 메모리 소자(M1~M16)와 컬럼 라인(BL1~BLM)을 전기적으로 연결한다.
이하, 2번째 로우가 선택된 로우이고, M번째 컬럼이 선택된 컬럼, 즉 메모리 셀(18)이 선택된 메모리 셀이라고 가정하고, 프로그램 및 리드 동작시에 선택된 메모리 셀(18)과 선택되지 않은 메모리 셀(11~17, 19~26)에 인가되는 전압에 대해 알아보기로 한다.
프로그램 동작
선택된 로우의 로우 라인(SWL2)이 활성화되고 나머지 로우 라인들(SWL1, SWL3~SWLN)은 비활성화된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(PRWL2)에는 이-퓨즈의 게이트 옥사이드를 파괴시킬 정도의 높은 전압(일반적으로, 전원전압을 펌핑해 생성한 높은 전압)이 인가되고, 나머지 프로그램 리드/라인들(PRWL1, PRWL3~PRWLN)에는 낮은 레벨의 전압(예, 접지전압)이 인가된다. 선택된 컬럼 라인(BLM)은 데이터 억세스 회로에 연결되고, 선택되지 않은 컬럼 라인들(BL1~BLM-1)은 플로팅(floating)된다. 데이터 억세스 회로(미도시)는 입력된 데이터가 프로그램 데이터(예, '1')이면 선택된 컬럼 라인(BLM)을 '로우'레벨로 구동하여 선택된 메모리 셀(208)의 메모리 소자(M8)가 프로그램(럽쳐)되도록 하고, 입력된 데이터가 프로그램 데이터가 아니면(예, '0') 선택된 컬럼 라인(BLM)을 '하이'레벨로 구동하여 선택된 메모리 셀(208)의 메모리 소자(M8)가 프로그램되지 않도록 한다. 선택되지 않은 컬럼 라인들(BL1~BLM-1)은 플로팅되므로, 메모리 소자들(M5~M7)은 게이트에 높은 전압이 인가되더라도 프로그램되지 않는다.
리드 동작
선택된 로우의 로우 라인(SWL2)이 활성화되고 나머지 로우 라인들(SWL1, SWL3~SWLN)은 비활성화된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(PRWL2)에는 리드 동작에 적절한 전압(일반적으로, 전원 전압)이 인가되고, 나머지 프로그램/리드 라인(PRWL1, PRWL3~PRWLN)에는 낮은 레벨의 전압(예, 접지전압)이 인가된다. 선택된 컬럼 라인(BLM)은 데이터 억세스 회로에 연결되고, 선택되지 않은 컬럼 라인들(BL1~BLM-1)은 플로팅된다. 데이터 억세스 회로는 선택된 컬럼 라인(BLM)에 전류가 흐르면 메모리 소자(M8)가 프로그램되었다고 인식하고(메모리 셀(18)의 데이터를 '1'로 인식), 선택된 컬럼 라인(BLM)에 전류가 흐르지 않으면 메모리 소자(M8)가 프로그램되지 않았다고 인식한다(데이터 셀(18)의 데이터를 '0'으로 인식).
여기서는, 컬럼 라인들(BL1~BLN) 중 하나의 컬럼 라인(BLN)이 선택되는 것으로 예시하였지만, 한번에 여러 개의 컬럼 라인이 선택될 수도 있다. 즉, 하나의 로우에 속한 여러개의 메모리 셀들이 동시에 프로그램/리드 될 수도 있다.
도 3은 도 2에 도시된 선택된 이-퓨즈 트랜지스터(M8)의 럽쳐 과정에서의 전압 레벨 변화를 나타낸 그래프이다.
상술한 프로그램 동작에서 선택된 메모리 소자(M8) 즉, 이-퓨즈 트랜지스터(M8)의 게이트 단에 전원 전압보다 전압 레벨이 높은 펌핑 전압(VPP)이 인가되고, 드레인/소스 단에 저전압(예, 접지전압)이 인가됨으로 인해 이-퓨즈 트랜지스터(M8)가 럽쳐(또는 브레이크다운)되기 시작하면 순간적으로 많은 양의 전류가 게이트 단에서 드레인/소스 단으로 흐르게 된다. 그로 인해, 이-퓨즈 트랜지스터(M8)의 게이트 단의 전압 레벨이 순간적으로 브레이크다운 가능한 임계 전압 레벨(VB) 아래로 떨어지게 된다. 그로 인해, 이-퓨즈 트랜지스터(M8)가 브레이크다운이 가능한 충분한 시간을 가질 수 없게 되어, 브레이크다운이 시작된 이후의 추가적인 브레이크다운이나 소프트(soft) 브레이크다운을 기대하기 힘들게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 이-퓨즈를 프로그램하는 경우에 선택된 이-퓨즈가 브레이크다운이 가능한 충분한 시간을 가지도록 하는 이-퓨즈 어레이 회로를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 이-퓨즈 어레이 회로는, 게이트단은 제1선택 라인에 연결되고 일단은 제1비트 라인에 연결되는 제1선택 트랜지스터; 게이트단은 프로그램/리드 라인에 연결되고 일단은 상기 제1선택 트랜지스터의 타단에 연결되는 제1이-퓨즈 트랜지스터; 게이트단은 제2선택 라인에 연결되고 일단은 상기 제1비트 라인에 연결되는 제2선택 트랜지스터; 및 게이트단은 상기 프로그램/리드 라인에 연결되고 일단은 상기 제2선택 트랜지스터의 타단에 연결되는 제2이-퓨즈 트랜지스터를 포함할 수 있다.
본 발명에 따르면, 선택된 이-퓨즈 트랜지스터를 프로그램하는 경우에 선택되지 않은 이-퓨즈 트랜지스터가 캐패시터 역할을 수행하므로 선택된 이-퓨즈 트랜지스터가 브레이크다운되기 시작한 이후에 선택된 이-퓨즈 트랜지스터의 게이트 단의 전압 레벨이 천천히 변하게 된다. 그로 인해, 선택된 이-퓨즈 트랜지스터가 브레이크다운이 가능한 충분한 시간을 가질 수 있게 되어, 브레이크다운되기 시작한 이후의 추가적인 브레이크다운이나 소프트 브레이크다운이 가능하게 된다. 또한, 별도의 캐패시터를 추가하지 않기 때문에 회로의 면적을 작게 유지할 수 있다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면.
도 2는 종래의 이-퓨즈로 구성되는 메모리 셀 어레이(1000)의 구성도.
도 3은 도 2에 도시된 선택된 메모리 소자 즉 이-퓨즈 트랜지스터(M8)의 럽쳐 과정에서의 전압 레벨 변화를 나타낸 그래프.
도 4는 프로그램 대상이 되는 이-퓨즈 트랜지스터(E1)에 캐패시터(C)가 연결된 경우를 나타낸 도면.
도 5는 본 발명의 일실시예에 따른 이-퓨즈 어레이 회로를 나타낸 도면.
도 6은 도 5에 도시된 선택된 이-퓨즈 트랜지스터(M24)의 럽쳐 과정에서의 전압 레벨 변화를 나타낸 그래프.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 프로그램 대상이 되는 이-퓨즈 트랜지스터(E1)에 캐패시터(CP)가 연결된 경우를 나타낸 도면이다.
도 4에 도시된 바와 같이, 이-퓨즈 트랜지스터(E1)에 캐패시터(CP)를 연결하면, 이-퓨즈 트랜지스터(E1)가 브레이크다운되기 시작한 이후에 이-퓨즈 트랜지스터(E1)의 게이트 단의 전압 레벨의 변화가 억제된다. 즉, 캐패시터(CP)는 이-퓨즈 트랜지스터(E1)의 게이트 단의 전압 레벨이 천천히 변하도록 도와준다.
본 발명은 선택된 이-퓨즈 트랜지스터를 프로그램하는 경우에 나머지 선택되지 않은 이-퓨즈 트랜지스터(즉, 프로그램 대상이 아닌 이-퓨즈 트랜지스터)가 도 4에 도시된 캐패시터(CP)와 같은 역할을 수행하도록 함에 특징이 있다.
도 5는 본 발명의 일실시예에 따른 이-퓨즈 어레이 회로를 나타낸 도면이다.
이-퓨즈 어레이 회로는 제1 내지 제4메모리 셀(151~154), 전압공급부(100), 로우 디코더(200) 및 컬럼 제어회로(300)를 포함할 수 있다.
이-퓨즈 어레이 회로는 N X M개의 메모리 셀들을 포함할 수 있는데, 도 5에서는 설명의 편의를 위해 2 X 2개의 메모리 셀들을 포함하는 경우를 예시하였다.
제1메모리 셀(151)은 제1선택 트랜지스터(S21) 및 제1이-퓨즈 트랜지스터(M21)를 포함한다. 제1선택 트랜지스터(S21)는 게이트 단이 제1선택 라인(SWL1)에 연결되고 일단이 제1비트 라인(BL1)에 연결된다. 도 5에서는 설명의 편의를 위해 제1선택 트랜지스터(S21)가 NMOS 트랜지스터인 경우를 예시하였다. 제1이-퓨즈 트랜지스터(M21)는 게이트단이 프로그램/리드 라인(PRWL)에 연결되고 일단이 제1선택 트랜지스터(S21)의 타단에 연결된다. 그리고 제1이-퓨즈 트랜지스터(M21)의 타단은 플로팅될 수 있다.
제2메모리 셀(152)은 제2선택 트랜지스터(S22) 및 제2이-퓨즈 트랜지스터(M22)를 포함한다. 제2선택 트랜지스터(S22)는 게이트 단이 제2선택 라인(SWL2)에 연결되고 일단이 제1비트 라인(BL1)에 연결된다. 도 5에서는 설명의 편의를 위해 제2선택 트랜지스터(S22)가 NMOS 트랜지스터인 경우를 예시하였다. 제2이-퓨즈 트랜지스터(M22)는 게이트단이 프로그램/리드 라인(PRWL)에 연결되고 일단이 제2선택 트랜지스터(S22)의 타단에 연결된다. 그리고 제2이-퓨즈 트랜지스터(M22)의 타단은 플로팅될 수 있다.
제3메모리 셀(153)은 제3선택 트랜지스터(S23) 및 제3이-퓨즈 트랜지스터(M23)를 포함한다. 제3선택 트랜지스터(S23)는 게이트 단이 제1선택 라인(SWL1)에 연결되고 일단이 제2비트 라인(BL2)에 연결된다. 도 5에서는 설명의 편의를 위해 제3선택 트랜지스터(S23)가 NMOS 트랜지스터인 경우를 예시하였다. 제3이-퓨즈 트랜지스터(M23)는 게이트단이 프로그램/리드 라인(PRWL)에 연결되고 일단이 제3선택 트랜지스터(S22)의 타단에 연결된다. 그리고 제3이-퓨즈 트랜지스터(M23)의 타단은 플로팅될 수 있다.
제4메모리 셀(154)은 제4선택 트랜지스터(S24) 및 제4이-퓨즈 트랜지스터(M24)를 포함한다. 제4선택 트랜지스터(S24)는 게이트 단이 제2선택 라인(SWL2)에 연결되고 일단이 제2비트 라인(BL2)에 연결된다. 도 5에서는 설명의 편의를 위해 제4선택 트랜지스터(S24)가 NMOS 트랜지스터인 경우를 예시하였다. 제4이-퓨즈 트랜지스터(M24)는 게이트단이 프로그램/리드 라인(PRWL)에 연결되고 일단이 제4선택 트랜지스터(S24)의 타단에 연결된다. 그리고 제4이-퓨즈 트랜지스터(M24)의 타단은 플로팅될 수 있다.
도 5에 도시된 바와 같이, 제1 내지 제4이-퓨즈 트랜지스터(M21~M24)는 하나의 프로그램/리드 라인(PRWL)을 공유한다.
전압공급부(100)는 프로그램 동작 시(이-퓨즈 트랜지스터의 럽쳐 동작 시)에는 프로그램 대상이 되는 이-퓨즈 트랜지스터(M21~M24)의 게이트 옥사이드를 파괴시킬 정도의 높은 전압(일반적으로 전원전압을 펌핑해 생성한 높은 전압이고, 이하 '프로그램 전압'이라 함)을 프로그램/리드 라인(PRWL)에 공급하고, 리드 동작 시에는 리드 동작에 적절한 전압(일반적으로 전원전압(VDD)이고, 이하 '리드 전압'이라 함)을 프로그램/리드 라인(PRWL)에 공급한다.
로우 디코더(200)는 입력된 어드레스(ADD)를 디코딩해 제1 내지 제2선택 라인(SWL1 및 SWL2) 중에서 상기 어드레스(ADD)에 대응하는 선택 라인을 활성화하여, 해당 선택 라인의 선택 트랜지스터가 턴온되도록 한다. 예를 들어, 입력된 어드레스(ADD)가 제1선택 라인(SWL1)에 대응하는 경우에는 로우 디코더(200)는 제1선택 라인(SWL1)을 하이 레벨로 활성화하고, 그로 인해 제1선택 라인(SWL1)과 연결된 제1선택 트랜지스터(S21)와 제3선택 트랜지스터(S23)는 턴온된다.
컬럼 제어회로(300)는 컬럼 디코더(310), 전류 리미터(330) 및 센스앰프(340)를 포함한다. 컬럼 디코더(310)는 입력된 어드레스(ADD)를 디코딩해 제1 및 제2비트 라인(BL1, BL2) 중 선택된 비트 라인을 전류 리미터(330)와 연결시킨다. 예를 들어, 제1비트 라인(BL1)이 어드레스(ADD)에 대응하는 경우에 컬럼 디코더(310)는 제1비트 라인(BL1)과 연결된 스위치(321)를 턴온시켜 제1비트 라인(BL1)이 전류 리미터(330)와 연결되도록 한다. 전류 리미터(340)는 바이어스 전압(BIAS)에 의해 제어되는 트랜지스터로 구성되며(도 5에서는 설명의 편의를 위해 NMOS 트랜지스터로 구성), 제1 및 제2비트 라인(BL1, BL2) 중 선택된 비트 라인의 전류를 접지단으로 싱킹한다. 센스앰프(240)는 기준전압(VREF)과 전류 리미터(340) 상단의 노드의 전압을 비교해 데이터를 센싱한다. 로우 디코더(200)와 컬럼 디코더(310)에 의해 선택된 메모리 셀이 럽쳐된 경우에 전류 리미터(330)로 전류가 흐르므로 센스앰프(340)는 출력 데이터(OUTPUT)를 하이로 생성하고, 선택된 메모리 셀이 럽쳐되지 않은 경우에 전류 리미터(330)로 전류가 흐르지 않으므로 센스앰프(340)는 출력 데이터(OUTPUT)를 로우로 생성하게 된다.
이하에서는 제1 내지 제4메모리 셀(151~154) 중에서 제2메모리 셀(152)이 선택된 경우를 가정하여 이-퓨즈 어레이 회로의 프로그램 동작 및 리드 동작을 설명한다.
프로그램 동작
전압 공급부(100)는 프로그램 동작 시에 프로그램 전압을 프로그램/리드 라인(PRWL)에 공급한다. 제1 내지 제4이-퓨즈 트랜지스터(M21~M24)는 하나의 프로그램/리드 라인(PRWL)을 공유하므로 제1 내지 제4이-퓨즈 트랜지스터(M21~M24) 각각의 게이트 단에 상기 프로그램 전압이 인가된다.
한편, 로우 디코더(200)는 어드레스(ADD)를 디코딩해 선택된 제2선택 라인(SWL2)를 하이 레벨로 활성화한다. 그리고 제2선택 라인(SWL2)과 연결된 제2선택 트랜지스터(S22)와 제4선택 트랜지스터(S24)가 턴온된다.
컬럼 디코더(310)는 어드레스(ADD)를 디코딩해 선택된 제1비트 라인(BL1)을 전류 리미터(330)과 연결시키고, 전류 리미터(330)는 하이 레벨의 바이어스 전압(BIAS)에 응답해 제1비트 라인(BL1)의 전류를 접지단으로 싱킹한다. 결국 제1비트 라인(BL1)의 전압 레벨은 접지단과 연결되어 로우 레벨이 되고, 제2이-퓨즈 트랜지스터(M22)의 일단에는 턴온된 제2선택 트랜지스터(S22)에 의해 제1비트 라인(BL1)의 저전압이 인가된다.
결국, 제2이-퓨즈 트랜지스터(M22)의 게이트 단에는 프로그램 전압이 인가되고 일단에는 접지전압이 인가되어 제2이-퓨즈 트랜지스터(M22)가 럽쳐(브레이크다운)되기 시작한다. 이때, 선택되지 않은 나머지 이-퓨즈 트랜지스터(M21, M23~24)는 게이트 단에 프로그램 전압이 인가되더라도 드레인/소스 단이 플로팅되기 때문에 럽쳐되지 않는다. 한편, 선택되지 않은 즉, 럽쳐되지 않은 나머지 이-퓨즈 트랜지스터(M21, M23~24)는 선택된 제2이-퓨즈 트랜지스터(M22)에 대하여 도 4에 도시된 캐패시터(CP)와 같은 기능을 수행한다. 그로 인해, 제2이-퓨즈 트랜지스터(M22)가 브레이크다운되기 시작하더라도 제2이-퓨즈 트랜지스터(M22)의 게이트 단의 전압 레벨은 급격하게 변하지 않는다. 이는 도 6에 도시된 제2이-퓨즈 트랜지스터(M22)의 게이트 단의 전압 레벨 변화를 나타낸 그래프를 통해 확인할 수 있다.
도 6을 참조하면, 선택된 제2이-퓨즈 트랜지스터(M22)가 브레이크다운되기 시작한 시점(TBS) 이후에 제2이-퓨즈 트랜지스터(M22)의 게이트 단의 전압 레벨이 포화 전압(VSAT) 레벨까지 천천히 낮아지는 것을 확인할 수 있다. 이것은 선택되지 않은 나머지 이-퓨즈 트랜지스터(M21, M23~M24)가 제2이-퓨즈 트랜지스터(M22)에 대하여 도 4에 도시된 캐패시터(CP)와 동일한 기능을 수행하기 때문이다. 제2이-퓨즈 트랜지스터(M22)가 브레이크다운되기 시작한 시점(TBS)부터 포화 전압(VSAT) 레벨에 도달하는 데까지 걸리는 시간(TSAT) 중에서 제2이-퓨즈 트랜지스터(M22)의 게이트 단의 전압 레벨이 브레이크다운 가능한 임계 전압 레벨(VB) 보다 더 높은 시간(TBA)이 충분히 확보되어, 제2이-퓨즈 트랜지스터(M22)는 TBA 시간 동안 추가적인 브레이크다운이나 소프트 브레이크다운이 가능하게 된다.
리드 동작
전압 공급부(100)는 리드 동작 시에 리드 전압을 프로그램/리드 라인(PRWL)에 공급한다. 제1 내지 제4이-퓨즈 트랜지스터(M21~M24)는 하나의 프로그램/리드 라인(PRWL)을 공유하므로 제1 내지 제4이-퓨즈 트랜지스터(M21~M24) 각각의 게이트 단에 상기 리드 전압이 인가된다.
한편, 로우 디코더(200)는 어드레스(ADD)를 디코딩해 선택된 제2선택 라인(SWL2)를 하이 레벨로 활성화한다. 그리고 제2선택 라인(SWL2)과 연결된 제2선택 트랜지스터(S22)와 제4선택 트랜지스터(S24)가 턴온된다.
컬럼 디코더(310)는 어드레스(ADD)를 디코딩해 선택된 제1비트 라인(BL1)을 전류 리미터(330)과 연결시키고, 전류 리미터(330)는 하이 레벨의 바이어스 전압(BIAS)에 응답해 제1비트 라인(BL1)의 전류를 접지단으로 싱킹한다.
만약, 제2이-퓨즈 트랜지스터(M22)가 럽쳐된 경우라면, 전류 리미터(330)로 전류가 흐르므로 센스앰프(340)는 출력데이터(OUTPUT)를 하이 레벨로 생성하고, 제2이-퓨즈 트랜지스터(M22)가 럽쳐되지 않은 경우라면 전류 리미터(330)로 전류가 흐르지 않으므로 센스앰프(340)는 출력 데이터(OUTPUT)를 로우 레벨로 생성하게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
151~154: 메모리 셀 M21~M24: 이-퓨즈 트랜지스터
S21~S24: 선택 트랜지스터 100: 전압 공급부
200: 로우 디코더 300: 컬럼 제어회로
310: 컬럼 디코더 330: 전류 리미터
340: 센스앰프

Claims (8)

  1. 게이트단은 제1선택 라인에 연결되고 일단은 제1비트 라인에 연결되는 제1선택 트랜지스터;
    게이트단은 프로그램/리드 라인에 연결되고 일단은 상기 제1선택 트랜지스터의 타단에 연결되는 제1이-퓨즈 트랜지스터;
    게이트단은 제2선택 라인에 연결되고 일단은 상기 제1비트 라인에 연결되는 제2선택 트랜지스터; 및
    게이트단은 상기 프로그램/리드 라인에 연결되고 일단은 상기 제2선택 트랜지스터의 타단에 연결되는 제2이-퓨즈 트랜지스터
    를 포함하는 이-퓨즈 어레이 회로.
  2. 제 1항에 있어서,
    게이트단은 상기 제1선택 라인에 연결되고 일단은 제2비트 라인에 연결되는 제3선택 트랜지스터;
    게이트단은 상기 프로그램/리드 라인에 연결되고 일단은 상기 제3선택 트랜지스터의 타단에 연결되는 제3이-퓨즈 트랜지스터;
    게이트단은 상기 제2선택 라인에 연결되고 일단은 상기 제2비트 라인에 연결되는 제4선택 트랜지스터; 및
    게이트단은 상기 프로그램/리드 라인에 연결되고 일단은 상기 제4선택 트랜지스터의 타단에 연결되는 제4이-퓨즈 트랜지스터
    를 더 포함하는 이-퓨즈 어레이 회로.
  3. 제 2항에 있어서,
    상기 프로그램/리드 라인에 프로그램 동작 시 프로그램 전압이 인가되고, 리드 동작 시 상기 프로그램 전압보다 전압 레벨이 낮은 리드 전압이 인가되는
    이-퓨즈 어레이 회로.
  4. 제 2항에 있어서,
    프로그램 동작 시 상기 프로그램/리드 라인에 프로그램 전압을 인가하고, 리드 동작 시 상기 프로그램/리드 라인에 상기 프로그램 전압보다 전압 레벨이 낮은 리드 전압을 인가하는 전압 공급부
    를 더 포함하는 이-퓨즈 어레이 회로.
  5. 제 2항에 있어서,
    프로그램 동작 시 상기 제1선택 라인 및 상기 제2선택 라인 중에서 상기 제1 내지 제4이-퓨즈 트랜지스터 중 프로그램 대상이 되는 이-퓨즈 트랜지스터에 대응하는 선택 라인이 활성화되고,
    리드 동작 시 상기 제1선택 라인 및 상기 제2선택 라인 중에서 상기 제1 내지 제4이-퓨즈 트랜지스터 중 리드 대상이 되는 이-퓨즈 트랜지스터에 대응하는 선택 라인이 활성화되는
    이-퓨즈 어레이 회로.
  6. 제 2항에 있어서,
    프로그램 동작 시 또는 리드 동작 시 상기 제1선택 라인 및 상기 제2선택 라인 중에서 어드레스에 대응하는 선택 라인을 활성화하는 로우 디코더
    를 더 포함하는 이-퓨즈 어레이 회로.
  7. 제 2항에 있어서,
    프로그램 동작 시 상기 제1비트 라인 및 상기 제2비트 라인 중에서 상기 제1 내지 제4이-퓨즈 트랜지스터 중 프로그램 대상이 되는 이-퓨즈 트랜지스터에 대응하는 비트 라인에 저전압이 인가되고,
    리드 동작 시 상기 제1비트 라인 및 상기 제2비트 라인 중에서 상기 제1 내지 제4이-퓨즈 트랜지스터 중 리드 대상이 되는 이-퓨즈 트랜지스터에 대응하는 비트 라인에 상기 저전압이 인가되는
    이-퓨즈 어레이 회로.
  8. 제 2항에 있어서,
    프로그램 동작 시 또는 리드 동작 시에 상기 제1비트 라인 및 상기 제2비트 라인 중에서 어드레스에 대응하는 비트 라인을 접지단과 연결시키는 컬럼 제어회로
    를 더 포함하는 이-퓨즈 어레이 회로.
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