KR101313101B1

KR101313101B1 - 반도체 장치

Info

Publication number: KR101313101B1
Application number: KR1020060000813A
Authority: KR
Inventors: 켄이치 오사다; 타카유키 카와하라
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2005-01-05
Filing date: 2006-01-04
Publication date: 2013-09-30
Also published as: CN100557704C; KR20060080545A; JP2006190380A; US7420838B2; CN101661794B; TWI398867B; US7336526B2; JP4646634B2; CN102629488A; US20080002506A1; CN1832029A; TW200625306A; US7609545B2; US20080285336A1; US20060146634A1; CN101661794A

Abstract

본 발명은 반도체장치에 관한 것으로서 상변화 소자의 신뢰성을 향상시키기 위하여 불필요한 전류를 소자에 흐르게 하지 않게 부가되는 온도에 의해 상태가 변화함으로써 정보를 기억하는 메모리 셀과 입출력 회로를 갖고 전원의 활성화시에는 전원 회로가 전환될때까지 워드선을 오프 하여 불필요한 전류가 소자에 흐르는 것을 방지 데이터의 파괴를 막을 수가 있는 기술을 제공한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}

도 1은 본 발명을 적용한 회로도를 나타내는 도이다.

도 2는 도 1에 나타나는 회로의 동작 파형도이다.

도 3은 도 1의 메모리어레이를 상세하게 나타내는 도이다.

도 4는 도 3의 메모리어레이에 이용되는 메모리 셀을 나타내는 회로도이다.

도 5는 도 1의 전원 전압 온 검출 회로의 상세를 나타내는 도이다.

도 6은 도 1의 전원 전압 온 검출 회로의 상세를 나타내는 도이다.

도 7은 도 3에 나타내는 메모리어레이의 동작 파형도이다.

도 8은 도 3에 나타내는 메모리어레이의 다른 동작 파형도이다.

도 9는 도 1에서 사용되는 전원 회로의 회로도이다.

도 10은 전원 회로의 패턴을 정리한 도이다.

도 11은 도 3에 나타내는 메모리어레이의 다른 실시예를 나타내는 회로도이다.

도 12는 시스템 LSI에 사용한 경우의 실시예를 나타내는 블럭도이다.

도 13은 도 12에 나타내는 시스템 LSI의 다른 실시예를 나타내는 회로도이다.

도 14는 도 3에 나타내는 메모리어레이의 다른 실시예를 나타내는 회로도이 다.

도 15는 도 3에 나타내는 메모리어레이의 다른 실시예를 나타내는 회로도이다.

도 16은 도 15에 나타내는 메모리어레이의 동작 파형도이다.

도 17은 도 3에 나타내는 메모리어레이의 다른 실시예를 나타내는 회로도이다.

도 18은 도 17에 나타내는 메모리어레이의 동작 파형도이다.

*주요부위를 나타내는 도면부호의 설명*

ARRAY…메모리어레이

WL…워드선

BL…비트선

CELL…메모리 셀

MN…N채널형 MOS 트랜지스터

AMP…앰프 회로

ADEC…디코더 회로

PRV…제어 신호

MEM_ARY…메모리 셀 어레이

PSreset…리셋트용의 전원을 공급하는 전원 회로

PSset…세트용의 전원을 공급하는 전원 회로

PSread…독출용의 전원을 공급하는 전원 회로

Vreset…리셋트 전압

Vset…세트 전압

Vread…독출용 전압

Creset…활성화 신호

Cset…활성화 신호

Cread…활성화 신호

PRVNT…전원 전압 검출 회로

VDD…전원 전압

N…노드

PCM…기억소자

WD…워드 드라이버 회로

WD_ARY…워드 드라이버 어레이

MP…P채널형 MOS 트랜지스터

XADD…어드레스

PCR…독출용 프리챠지 회로

PC_ARY…프리챠지 회로 어레이

YS…컬럼 선택 회로

YS_ARY…컬럼 선택 회로 어레이

YSR…제어신호

SA…센스 앰프 회로

YSW…제어 신호

SA_EN…활성화 신호

RDATA…데이터 버스

WA…라이트 앰프 회로

WDATA…데이터 버스

WA_CONT…제어 신호

AMP_ARY…앰프어레이

INV…인버터 회로

PC_AMP…제어 신호

YS_AMP…제어 신호

Vref…리퍼런스 전압

PR_CONT…제어 회로

C0…용량

INVS…제어 신호

SETEND…세트 종료 신호

RESEREND…리셋트 종료 신호

CP…챠지 펌프 회로

OSC…링 오실레이터

Vref…기준 전압 발생 회로

CMP0…비교 회로

VDDQ…IO전압

SL…소스선

PRV_ARY…제어 어레이

IC…시스템 LSI

IO…입출력 회로

CPU…중앙 처리장치

MEM_MOD…메모리 모듈

MEM_CNT…메모리콘트롤 회로

PSU…전원 회로

WE…기입 허가 신호

RE…독출 허가 신호

READY…액세스 가능 신호

TIMER_SET…세트 시간을 계측하는 회로

TIMER_RESET…리셋트 시간을 계측하는 회로.

본 발명은 반도체 장치 및 반도체 기억장치에 관계되는 특히 비휘발성 메모리나 시스템 LSI(마이크로 컴퓨터등 )에 탑재되는 온 칩 메모리에 관한다.

고속으로 고집적인 불휘발성 메모리를 목표로 하여 상변화 메모리의 개발이 진행되고 있다. 상변화 메모리에 대해서는 비특허 문헌 1; 2; 3이나 특허 문헌 1로 기술되고 있다. 예를 들면 비특허 문헌 1에 나타나는 바와 같이 상변화 메모리에서는 칼코겐(chalcogenide) 재료로 불리는 상변화 재료를 저항성의 기억소자로서 채용해 상변화 재료 상태에 의해 그 기억소자의 저항이 다른 것을 이용해 정보를 기억한다. 상변화 저항의 개서는 전류를 흘려 발열시키는 것으로 재료의 상태를 변화시켜 실시한다. 리셋트(RESET) 동작이라고도 불리는 고저항화(아몰퍼스화)는 비교적 고온으로 유지하는 것으로 실시하고 세트(SET) 동작이라고도 불리는 저저항화(결정화)는 비교적 저온으로 충분한 기간 유지하는 것으로 실시한다. 상변화 재료의 독출 동작은 상변화 저항의 상태를 변화하지 않는 범위에서 전류를 흘려 실시한다.

비특허 문헌 2 및 특허 문헌 1에는 상변화 저항의 특성에 대해서 기술되고 있다. 또한 비특허 문헌 3에는 상변화 저항과 NMOS 트랜지스터에 의해 구성된 메모리 셀에 대해서 기술되고 있다.

이들의 문헌으로 고속의 ROM(READ-Only Memory)에 머물지 않고 불휘발성의 RAM(Random Access Memory)의 가능성도 기술되고 있어서 ROM과 RAM의 기능을 겸비하는 통합형 메모리의 실현도 언급되고 있다. 상변화 메모리는 상변화 저항의 전극 면적이 작은 쪽이 작은 전력으로 상변화 저항을 변화하기 때문에 스켈링이 용이하다 또한 상변화 저항은 크게 변화하기 때문에 고속 독출동작이 실현될 수 있다. 이들의 이유로부터 상변화 메모리에 의한 고속 불휘발성 메모리의 실현이 기대되고 있다.

동일한 고속 불휘발성 메모리를 실현하는 목적으로 강유전체 재료를 기억소 자에 사용하는 강유전체 메모리가 제안되고 있다. 강유전체 메모리는 기억소자의 커패시터의 절연 재료에 강유전체 재료를 이용하고 그 분극 상태에 의해 정보를 기억하는 것이다. 강유전체 메모리의 개서는 기억소자에 전압을 인가하고 그 분극 상태를 변화시켜 실시한다. 특허 문헌 2에는 강유전체 메모리에 있어서 전원 절단 도중에 기억소자의 커패시터의 양단에 전위차가 생기면 강유전체의 분극이 반전하여 기억된 데이터가 파괴된다는 과제가 지적되고 그 해결 수단으로서 모든 워드선을 비선택 레벨로 하는 내부 회로에 대해서 개시되고 있다. 또 특허 문헌 3에는 전원 투입시에 기억소자의 커패시터의 양단에 전위차가 생겨 강유전체의 분극이 반전해 기억된 데이터가 파괴된다고 하는 과제가 지적되고 그 해결 수단으로서 비트선과 플레이트선을 동전위로 하는 기술에 대해서 개시되고 있다.

[비특허 문헌 1] 아이·이·이·이 인터내셔널·솔리드스테이트 ·서킷트·컨퍼런스, 다이제스트·오브·테크니컬·페이퍼즈 제 202페이지로부터 제 203페이지(2002년)(2002 IEEE International Solid-State Circuits Conference

Digest of Technical Papers pp. 202-203. )

[비특허 문헌 2]아이·이·이·이 인터내셔널·일렉트론·데바이시즈·미팅 테크니컬·다이제스트 제923페이지로부터 제926페이지(2002년)(

2002 IEEE International Electron Devices Meeting Technical Digest pp. 923-926.)

[비특허 문헌 3] 논-보러타일·반도체·메모리·공장 다이제스트·오브·테크니컬·페이파즈 제91 페이지로부터 제92 페이지(2003년)(2003 Non-Volatile Semiconductor Memory Workshop Digest of Technical Papers pp. 91-92. )

[특허 문헌 1]일본국 특개 2003－100084호 공보

[특허 문헌 2]일본국 특개평 8－124377호 공보

[특허 문헌 3]일본국 특개평 8－124379호 공보

본원 발명자 등은 본원 발명을 함에 이르러 상변화 소자의 신뢰성에 대해서 검토했다. 특허 문헌 2 및 특허 문헌 3에 기재의 강유전체 메모리에 대해서는 기억소자가 커패시터로서 그 분극 정보를 기억하므로 전압이 인가되었을 때에 데이터를 고쳐 쓸 수 있다. 기억소자에 예기치 않은 전위차가 생겼을 때에 데이터 파괴가 된다. 한편 상변화 메모리에서는 기억소자는 저항으로서 전류가 흘러 발열했을 때에 데이터를 고쳐 쓸 수 있다. 강유전체 메모리라는 것은 정보의 기억과 개서의 메카니즘이 다르므로 예기치 않은 전위차가 생겨도 데이터 파괴에는 직결하지 않지만 상변화 소자 독특한 데이터 파괴 원인이 있을 수 있다. 본원 발명자 등은 상변화 소자에 특유의 관점에서 신뢰성에 대한 검토를 실시했다. 상변화 소자는 결정 상태에 의해 값을 기억하는 소자로 특히 아몰퍼스 상태가 열에 의해 결정화하는 것에 의해 데이터 파괴가 생기는 경우가 있어 문제인 것을 발견했다. 또한 발열은 전원의 활성 및 비활성시에 노이즈에 의해 기억소자에 일시적으로 흐르는 전류나 독출시에 흐르는 전류에 의해 생기는 것 또한 발열이 반복되는 것에 의해 서서히 결정화가 진행하여 데이터의 파괴에 이르는 일이 있다고 하는 문제점에 대해서도 새롭게 밝혔다. 본 발명이 해결하려고 하는 과제는 전원의 활성 및 비활성시에 기억소자에 흐르는 전류를 최소로 하고 발열을 억제하는 것이다. 또 독출시의 발열을 억 제하는 것으로 더욱 고신뢰의 메모리를 실현하는 것이다.

본원 명세서에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 아래와 같다.

제 1로 부가되는 온도에 의해 상태가 변화함으로써 정보를 기억하는 메모리 셀과 입출력 회로를 갖고 전원의 활성시에는 전원 회로가 전활될 때까지 워드선을 오프 하는 것에 있다.

제 2로 부가되는 온도에 의해 상태가 변화함으로써 정보를 기억하는 메모리 셀과 입출력 회로를 갖고 전원의 활성시에는 전원 회로가 전환될때까지 비트선과 소스선을 접속하는 것에 있다.

제 3으로 부가되는 온도에 의해 상태가 변화함으로써 정보를 기억하는 메모리 셀과 입출력 회로를 갖고 동일한 데이터를 계속하여 읽는 경우에는 워드선을 온 하지 않고 미리 독출해 둔 데이터를 출력하는 것에 있다.

제 4로 부가되는 온도에 의해 상태가 변화함으로써 정보를 기억하는 메모리 셀과 입출력 회로를 갖고 에러 수정 회로에 의해 에러 비트를 검출한 경우에는 재차 데이터를 기입하는 것에 있다.

이하 본 발명과 관계되는 반도체 기억장치의 매우 적합한 몇 개의 사례에 대해 도면을 이용해 설명한다. 실시 예의 각 기능 블록을 구성하는 회로 소자는 특히 제한이 없지만 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적회로 기술에 의해 단 결정 실리콘과 같은 하나의 반도체 기판상에 형성된다. 도면에는 MOS 트랜지스터의 기판 전위의 접속은 특히 명기하지 않지만 MOS 트랜지스터가 정상적으로 동작 가능한 범위이면 그 접속 방법은 특히 한정하지 않는다. 또 특히 거절이 없는 경우 신호의 로우레벨을 ‘L＇ 하이레벨을 ‘H＇로 한다.

본원 발명자들이 찾아낸 것처럼 상변화 소자에서는 아몰퍼스 상태가 결정 상태가 되는 데이터 파괴가 가장 큰 문제이고 전원의 온·오프시나 데이터의 독출시에 생긴다. 특히 (CPU) 등과 동일 반도체상에 형성된 메모리에서는 전원 투입시의 (CPU)는 리셋트 되어 있지 않고 제어 신호의 상태가 불확정인 것 또한 데이터 파괴 특성은 소자간의 격차가 존재하는 것이 문제를 유발하여 심각하게 하고 있다. 이들을 해결하기 위한 회로 방식을 설명한다.

＜전원 활성시/전원 비활성시의 씨퀀스＞

도 1은 본 발명의 칩 구성을 도 2에 (a)에 전원 활성시의 동작 파형을 (b)에 전원 비활성시의 동작 파형을 각각 나타내고 있다. 메모리어레이(ARRAY)는 복수의 워드선 (WL)과 복수의 비트선 (BL)으로 구성되고 있고 워드선 (WL)과 비트선 (BL)의 교점에 메모리 셀(CELL)이 접속되고 있다. 각 메모리 셀(CELL)은 워드선 (WL)과 비트선 (BL)에 접속되고 있다. 메모리 셀의 각각은 N채널형 MOS 트랜지스터와 기억소자로 구성되고 있다. 기억소자는 예를 들어 상변화 소자로 불리는 소자이다. 비트선 (BL)에는 앰프 회로 (AMP)가 워드선 (WL)에는 디코더 회로 (ADEC)가 각각 접속되고 있다. 워드선 (WL)에는 또 워드선 (WL)을 강제적으로 접지 전위로 하기 위한 N채널형 MOS 트랜지스터(MN1)가 접속되고 있고 게이트 전극은 제어 신호 (PRV) 에 접속되고 있다. 전원 회로는 리셋트용의 전원을 공급하는 전원 회로 (PSreset ; 세트용의 전원을 공급하는 전원 회로 (PSset ; 독출용의 전원을 공급하는 전원 회로 (PSread)의 3 종류로 구성된다. 전원 회로 (PSreset)는 리셋트 전압 (Vreset)을 ; 전원 회로 (PSset)는 세트 전압 (Vset)을 ; 전원 회로 (PSread)는 독출용 전압 (Vread)을 메모리어레이 (ARRAY)에 공급한다. 전원 회로 (PSreset)에는 활성화 신호 (Creset)가 ; 전원 회로 (PSset)에는 활성화 신호 (Cset)가 ; 전원 회로 (PSread)에는 활성화 신호 (Cread)가 입력된다. 전원전압 검출 회로 (PRVNT)는 전원 전압이 공급된 것을 검출하고 각 회로에 제어 신호 (Creset ; Cset ; Cread ; PRV)를 출력하는 회로이다. 전원 활성시의 동작은 외부로부터의 전원 전압 (VDD)이 ‘L＇로부터‘H＇가 되면 이것을 검출 회로 (PRVNT)는 검출하여 워드선 (WL)을 강제적으로 접지 전위로 하는 신호 (PRV)에 ‘H＇를 출력한다. 그 후 신호 (Cread) (Cset) (Creset) 의 순서로 ‘H＇레벨로 하여 출력전압이 낮은 전원 회로부터 활성화시켜 간다. 전원을 전환하는 순서는 낮은 전압의 전원 회로부터가 일반적으로 보다 안전하지만 3개 동시라도 다른 순서라도 상관없다. 모든 전원 회로가 안정된 지점에서 신호 (PRV)를 ‘H＇로부터 ‘L＇로 하고 워드선 (WL)의 접지 전위와의 접속을 분리한다. 이상과 같은 동작에 의해 전원의 활성시에 기억소자에 전류가 흐르는 것을 방지할 수 있고 발열에 의한 데이터 파괴를 방지할 수가 있다.

또 전원 오프시에도 동일하게 워드선을 강제적으로 접지 전위와 함으로써 데이터 파괴를 방지할 수 있다. 도 2b에 전원 소등시의 동작 파형을 나타내고 있다. 외부로부터의 전원 전압 (VDD)가 ‘H＇로부터 ‘L＇이 되면 이것을 검출 회로 (PRVNT_OFF)는 검출하고 워드선 (WL)을 강제적으로 접지 전위로 하는 신호 (PRV_OFF)에 ‘H＇를 출력한다. 그 후 신호 (Creset) (Cset) (Cread)의 순서로 ‘L＇레벨로 하여 출력전압이 높은 전원 회로부터 불활성화 시켜 간다. 전원을 비활성화하는 순서는 높은 전압의 전원 회로부터가 일반적으로 보다 안전하지만 3개 동시라도 다른 순서라도 상관없다. 이상과 같은 동작에 의해 전원의 활성시에 기억소자에 전류가 흐르는 것을 방지할 수 있고 발열에 의한 데이터 파괴를 방지할 수 있다.

또한 전원 활성과 활성을 검출하는 회로의 감도를 적절히 설정하는 것에 의해 실제의 전원 투입이나 차단이 아닐 때에 전원에 큰 노이즈가 들어가 전원 전압이 원하는 범위외가 되었을 때에도 그 노이즈에 의해 데이터가 파괴되는 것을 방지할 수가 있다.

본 발명의 취지는 전원 회로가 안정하게 전원을 공급할 수가 없는 기간에 기억소자를 통과하는 전류 경로를 차단함으로써 기억된 데이터의 파괴를 방지하는 점에 있다. 워드선을 접지 전위로 하여 비선택으로 하는 것은 그 일례이다. 예를 들면 접지 전위 이외의 전위여도 좋고 또 전류 경로의 차단은 통상 생각할 수 있는 리크를 수반한 것이어도 허용되는 등과 같이 발명의 취지를 일탈하지 않는 범위에서의 변경은 다수 생각할 수 있다.

＜메모리어레이 구성＞

이어서 도 1의 메모리어레이의 상세한 회로의 일례를 도 3에 나타낸 메모리어레이 ARRAY1를 이용해 설명한다. 메모리어레이 ARRAY1은 마이크로 콘트롤러에 온 칩 메모리로서 탑재되거나 비휘발성 메모리 단체에 탑재되거나 한다. 메모리 셀 어레이 (MEM_ARY)는 복수의 워드선 (WL)과 복수의 비트선 (BL)으로 구성되고 있고 워드선 (WL)과 비트선 (BL)의 교점에 메모리 셀(CELL)이 접속되고 있다. 각 메모리 셀(CELL)은 메모리 셀 (CELL00)로 예시되는 바와 같이 노드 N1으로 워드선 (WL)과 ; 노드 N2로 비트선 (BL)과 ; 노드 N3으로 접지 전위와 접속되고 있다. 각 메모리 셀(CELL)의 상세를 도 4a와b에 나타낸다. 메모리 셀의 각각은 N채널형 MOS 트랜지스터(MN00)와 기억소자인 (PCM00)로 구성되고 있다. 기억소자 (PCM00)는 예를 들어 상변화 소자로 불리는 소자이고 예를 들면 결정 상태에서는 10kΩ정도의 낮은 저항으로 ;아몰퍼스 상태에서는 100kΩ이상의 높은 저항인 것을 특징으로 하는 소자이다. 기억소자 (PCM00)는 기억소자에 부가되는 온도로 그 상태를 변화시킬 수가 있다. 구체적으로는 높은 온도를 기억소자에 부가 용해시켜 급냉함으로써 아몰퍼스 상태가 되어 낮은 온도를 비교적 장시간 더하는 것으로 결정 상태가 된다. 아몰퍼스 상태로 하는 것을 리셋트 동작 결정 상태로 하는 것을 세트 동작이라고 부른다. 소자에 부가되는 온도는 기억소자 (PCM00)에 흐르는 전류값 및 전류를 흘리는 시간을 변경함으로써 바꿀 수 있다. N채널형 MOS 트랜지스터(MN00)의 게이트 전극에는 노드 N1를 개입시켜 워드선 (WL)이 접속되고 N채널형 MOS 트랜지스터를 선택 상태에서는 온 상태로 ; 비선택 상태에서는 오프 상태가 되도록 제어한다. 또 본 실시예의 메모리 셀은 기억소자 (PCM00)의 저항값 바꾸어 말하면 비트선으로부터 소스선에 흐르는 전류값의 대소에 의해 정보를 독출한다. 따라서 a에 나타나는 바와 같이 상변화 소자 (PCM00)의 한쪽의 단자가 노드 N3을 개입시켜 접지전위에 접속되고 도 b에 나타나는 바와 같이 (PCM00)의 한쪽의 단자가 노드 N2를 개입시켜 비트선에 접속되어도 괜찮다. 본 명세서에서는 특히 언급하지 않는 한 b에 나타나는 메모리 셀을 이용한다.

메모리 셀(CELL)의 다른 실시예를 도 4 c와 d에 나타낸다. 메모리 셀의 각각은 PNP형 바이폴러 트랜지스터 (BP00)와 기억소자인 (PCM00)로 구성되고 있다. 기억소자 (PCM00)는 예를 들어 상변화 소자로 불리는 소자이고 예를 들면 결정 상태에서는 10kΩ정도의 낮은 저항으로; 아몰퍼스 상태에서는 100kΩ이상의 높은 저항인 것을 특징으로 하는 소자이다. PNP형 바이폴러 트랜지스터(BP00)의 베이스 전극에는 노드 N1를 개입시켜 워드선 (WL)이 접속되고 PNP형 바이폴러 트랜지스터(BP00)를 선택 상태에서는 온 상태로 ; 비선택 상태에서는 오프상태가 되도록 제어한다. 또 본 실시예의 메모리 셀은 기억소자 (PCM00)의 저항값 바꾸어 말하면 비트선으로부터 소스선에 흐르는 전류값의 대소에 의해 정보를 독출한다. 따라서 도 4c에 나타나는 바와 같이 상변화 소자 (PCM00)의 한쪽의 단자가 노드 N3을 개입시켜 접지 전위에 접속되고 다른 한쪽 단자가 PNP형 바이폴러 트랜지스터(BP00)의 콜렉터 전극에 접속되어도 도 4d에 나타나는 바와 같이 (PCM00)의 한쪽의 단자가 노드 N2를 개입시켜 비트선에 접속되고 또 한쪽의 단자가 PNP형 바이폴러 트랜지스터(BP00)의 이미터 전극에 접속되어도 괜찮다. 본 명세서에서는 특히 언급하지 않는 한 도 4d에 나타나는 메모리 셀을 이용한다.

도 3으로 돌아가 계속 메모리어레이의 상세한 회로를 설명한다. 워드선 (WL)에는 워드 드라이버 회로 (WD0; WD1)가 접속되고 있다. 워드 드라이버 회로 (WD0 ;(WD1)는 열형상으로 나열할 수 있고 워드 드라이버 어레이 (WD_ARY)를 형성한다. 예를 들면 워드 드라이버 회로 (WD0)는 워드선 (WL0)를 선택하는 N채널형 MOS 트랜지스터 (MN10)과 P채널형 MOS 트랜지스터 (MP10)과 워드선 (WL0)를 강제적으로 0 V로 하는 N채널형 MOS 트랜지스터 (MN2)로 구성되고 있고 디코더 회로 (ADEC)에 의해 하나의 워드선 (WL)을 선택한다. N채널형 MOS 트랜지스터 (MN2)의 게이트 전극은 제어 신호 (PRV)에 접속되고 있다. 디코더 회로 (ADEC)에는 어드레스 (XADD)가 입력된다.

비트선 (BL)에는 독출용 프리챠지 회로 (PCR)가 접속되고 있다. 독출용 프리 챠지 회로 (PCR)는 행형상으로 배치되고 프리챠지 회로 어레이 (PC_ARY)를 구성한다. 구체적으로는 예를 들면 프리챠지 회로 (PCR0)는 P채널형 MOS 트랜지스터 (MP20)로 구성되고 있고 드레인 전극에는 비트선 (BL0)가 ; 게이트 전극에는 제어 신호 (PC0)가 ; 소스 전극에는 독출용 전원 전위선 (Vread)이 각각 접속된다. 또 독출용 프리챠지 회로 (PCR)는 1개 걸러 제어 신호선 (PC0 ; PC1)에 접속된다.

비트선 (BL)에는 또한 컬럼 선택 회로 (YS)가 접속되고 있다. 컬럼 선택 회로 (YS)는 행형상으로 배치되고 컬럼 선택 회로 어레이 (YS_ARY)를 구성한다. 구체적으로는 예를 들면 컬럼 선택 회로 (YS0)는 P채널형 MOS 트랜지스터(MP30 ; MP31)로 구성되고 있고 P채널형 MOS 트랜지스터 (MP31)의 드레인 전극에는 비트선 (BL0)가; 게이트 전극에는 제어 신호 (YSR0)가 ; 소스 전극에는 센스 앰프 회로 (SA0)가 각각 접속된다. 또 P채널형 MOS트랜지스터 (MP30)의 드레인 전극에는 비트선 (BL0)가 ; 게이트 전극에는 제어 신호 (YSW0)가 ; 소스 전극에는 라이트 앰프 회로 (WA0)가 각각 접속된다. 컬럼 선택 회로 (YS)는 1개 걸러 제어 신호선 (YSR0 또는 (YSR1)과 (YSW0) 또는 (YSW1)에 접속된다. 따라서 병렬하여 독출하고 또는 기입되는 비트선 (BL)은 1개 걸러 제어된다. 즉 독출 동작 또는 기입 동작을 실시하고 있는 메모리 셀에 인접하는 메모리 셀은 반드시 비선택 상태가 된다. 이것에 의해 열을 발생하는 메모리 셀은 1개 거르게 되고 열이 국소적으로 발생하는 것을 방지할 수 있고 반도체 집적회로의 안정 동작의 향상을 도모 할 수가 있다.

센스 앰프 회로 (SA)는 활성화 신호 (SA_EN)에 의해 데이터를 증폭하고 데이터 버스 (RDATA))에 출력한다. 라이트 앰프 회로 (WA)는 데이터 버스 (WDATA)와 제어 신호 (WA_CONT)에 의해 비트선 (BL)에 적절한 전압을 공급한다. 센스 앰프 회로 (SA)와 라이트 앰프 회로 (WA)는 행 형상으로 나열할 수 있는 앰프 어레이 (AMP_ARY)를 형성한다.

센스 앰프 회로 (SA)는 N채널형 MOS 트랜지스터(MN40; MN41; MN42)와 P채널형 MOS 트랜지스터(MP43; MP44)로 구성되는 센스 앰프부와 P채널형 MOS 트랜지스터(MP40; MP41; MP42)로 구성되는 센스앰프 프리챠지부와 P채널형 MOS 트랜지스터 (MP45)로 구성되는 리퍼런스용 Y스윗치부와 인버터 회로 (INV0)로 구성되는 출력 회로 이루어진다. 센스 앰프부는 P채널형 MOS 트랜지스터(MP43; MP44;)와 N채널형 MOS 트랜지스터(MN40; MN41)로 이루어지는 플립 플랩과 센스 앰프를 활성으로 하는 N채널형 MOS 트랜지스터 (MN42)로 이루어지는 래치형 센스 앰프 회로이다. N채널형 MOS 트랜지스터 (MN42)의 게이트 전극에는 활성화 신호 (SA_EN)가 접속된다. 센스앰프 프리챠지부는 독출용 전원선 (Vread)와 센스 앰프부의 내부 노드를 연결하는 P채널형 MOS 트랜지스터(MP40 ; MP41)와 센스 앰프부의 내부 노드를 이퀄라이즈 하는 P채널형 MOS 트랜지스터 (MP42)로 구성된다. P채널형 MOS 트랜지스터(MP40 ; MP41 ; MP42)의 게이트 전극에는 제어 신호 (PC_AMP)가 접속된다. 리퍼런스용 Y스윗치부의 P채널형 MOS 트랜지스터 (MP45)의 게이트 전극은 제어 신호 (YS_AMP)에 ;소스 전극은 리퍼런스 전압인 (Vref)에 접속된다. 본 실시예에서는 독출 전압 (Vread)는 전원 전위보다 작은 전압 예를 들면 0.5 V로 한다. 덧붙여 리퍼런스 전위 (Vref)는 리드 전원 전위와 접지 전위와의 사이의 전위로 한다.

라이트 앰프 회로 (WA0)는 리셋트용 전압 (Vreset)을 비트선 (BL)에 공급하는 P채널형 MOS트랜지스터 (MP46)와 세트용 전압 (Vset)를 비트선에 BL로 공급하는 P채널형 MOS 트랜지스터 (MP47); P채널형 MOS 트랜지스터(MP46) (MP47)의 게이트 전극을 기입 데이터 버스 (WDATA)의 값과 제어 신호 (WA_CONT)에 근거해 제어하는 콘트롤 회로 (WCONT)로 구성된다.

제어 회로 (CNTL)은 메모리어레이(ARRAY) 외부로부터 제어 신호 (SETEND ; RESETEND ; YADD ; CNT)를 수취하고 제어 신호 (PC; YSR; YSW; WA_CONT ;SA_EN ;PC_AMP;YS_AMP)를 생성하여 출력한다.

도 5에는 전원 전압 검출 회로 (PRVNT)를 나타냈다. (PRVNT)는 N채널형 MOS 트랜지스터 (MNC0)와 용량(C0 ; C1); 제어 회로 (PR_CONT)로 구성된다. 용량 (C0)는 외부 전원인 전원 전압 (VDD)와 N채널형 MOS 트랜지스터 (MNC0)의 드레인 전극 (PRV)에 접속되고 용량 (C1)은 접지전위와 N채널형 MOS 트랜지스터 (MNC0)의 게이트 전극 (INVS)에 접속된다. 용량 (C0)은 (PRV)에 접속되는 기생 용량보다 큰 값으 로 하고 용량 (C1)은 (INVS)에 접속되는 기생 용량보다 큰 값으로 한다. 이것에 의해 전원 전압 (VDD)가 ‘L＇으로부터‘H＇로 이루어진 경우에 (PRV)는 전원 전압과 거의 동일한 값이 되고 (INVS)는 접지 전위를 유지한다.

제어 회로 (PR_CONT)에는 (PRV)가 입력되고 (INVS) (Creset) (Cset) (Cread)를 출력한다.

도 6에는 전원이 오프 되는 것을 검출하는 전원 전압 검출 회로 (PRVNT_OFF)를 나타냈다. (PRVNT_OFF)는 P채널형 MOS 트랜지스터 (MPC1)과 N채널형 MOS 트랜지스터 (MNC1)와 용량(C2 ; C3 ) 저항 (R2 ; R3) 제어 회로 (PR_CONT_OFF)로 구성된다. 용량 (C3)은 외부전원인 전원 전압 (VDD)와 P채널형 MOS 트랜지스터 (MPC1)와 N채널형 MOS 트랜지스터 (MNC1)의 게이트 전극 (INVS_OFF)에 접속되고 용량 (C2)는 저항 (R2)와 P채널형 MOS 트랜지스터 (MPC1)의 소스 전극에 접속된다. P채널형 MOS 트랜지스터 (MPC1)와 N채널형 MOS 트랜지스터 (MNC1)의 드레인 전극은 신호 (PRV_OFF)에 접속되고 신호 (PRV_OFF)는 제어 회로 (PR_CONT_OFF)에 접속됨과 동시에 (PRV)와 동일 메모리어레이에 입력되고 전원 오프시 상변화 소자 (PCM)에 전류가 흐르지 않게 제어한다. 또 저항 (R3)은 (INVS_OFF)를 ; 저항 (R2)는 P채널형 MOS 트랜지스터 (MPC1)의 소스 전극을 각각 전원 온시에 전원 전위 레벨로 하기 위해서 접속되고 있다.

용량 (C3)은 (PRV_OFF)에 접속되는 기생 용량보다 큰 값으로 하고 용량 (C3)은 (INVS_OFF)에 접속되는 기생 용량보다 큰 값으로 한다. 이것에 의해 전원 전압 (VDD)가 ‘H＇로부터 ‘L＇로 이루어진 경우에 (INVS_OFF)는 접지 전위가 되고 (PRV_OFF)는 전원 전압과 거의 동일한 값이 된다.

제어 회로 (PR_CONT_OFF)에는 (PRV_OFF)가 입력되고 Creset ; Cset ; Cread를 출력한다.

＜동작 방식＞

도 7을 이용해 상세한 동작을 설명한다. 전원 활성시(POWER UP)는 외부 전원 전압 (VDD)가 ‘L＇로부터‘H＇가 되면 이것을 검출 회로 (PRVNT)는 검출하고 신호 (PRV)가 ‘H＇가 된다. 이것에 의해 N채널형 MOS 트랜지스터 (MN2; MN3)는 온 하고 모든 워드선은 강제적으로 접지 전위가 되고 비선택 상태가 된다. 그 후 신호 (Cread) (Cset) (Creset) 의 순서로 ‘H＇레벨로 하고 출력전압이 낮은 전원 회로부터 활성화시켜 간다. 모든 전원 회로가 안정화 한 지점에서 제어 회로 (PR_CONT)에 의해 (INVS)를 ‘L＇로부터 ‘H＇로 하는 것으로 신호 (PRV)를 ‘H＇로부터‘L＇로 하고 워드선 (WL)의 접지 전위와의 강제적인 접속을 해제한다.

이 후 통상의 동작을 행한다.

본 실시예에서는 데이터 “1”을 메모리 셀 (CELL00)로 기입하고 데이터 “0”을 메모리 셀 (CELL11)로 기입하는 경우에 대해서 설명한다. 데이터 “1”과는 상변화 소자를 세트 하고 저항값을 1kΩ~10kΩ로 하는 것이다. 데이터 “0”과는 상변화 소자를 리셋트 하고 저항값을 100kΩ~1MΩ로 하는 것이다. 처음에는 세트 동작 SET를 실시한다. 어드레스 (ADD)와 기입 데이터 (WDATA0)가 입력된다. 어드레스 (ADD)는 디코더 회로 (ADEC)에 입력되는 X계 어드레스 (XADD)와 제어 회로 (CNTL)에 입력되는 Y계 어드레스 (YADD)로 나누어지고 있다. X계 어드레스는 디코 더 회로 (ADEC)로 디코드 되고 선택된 1개의 워드선 (WL)이 ‘L＇로부터 ‘H＇에 천이 한다.

본 실시예에서는 워드선 (WL0)가 선택된다. Y계 어드레스 (YADD)는 제어 회로 (CNTL)로 디코드되고 컬럼을 선택하는 신호 (YSW (YSR))가 된다. 본 실시예에서는 기록 제어 신호 (YSW0)가 선택되고‘H＇로부터‘L＇에 천이 한다.

기입 데이터 (WDATA0)는 라이트 앰프 회로 (WA0)에 입력되고 기입하는 데이터에 따라 비트선에 전압을 공급한다. 데이터 “1”을 기입하는 경우는 비트선에 전압 (Vset)를 공급한다. 기억소자가 세트 되는 충분한 시간 전압을 인가한 후 워드선 (WL0)를 오프하여 기입동작을 종료한다.

이어서 리셋트 동작 (RESET)를 실시한다. 어드레스 (ADD)와 기입 데이터 (WDATA0)가 바뀌어 워드선 (WL1)과 제어 신호 (YSW1)이 선택된다. 데이터 “0”을 기입하기 때문에 비트선에 전압 (Vreset)이 공급된다. (Vreset)는 기억소자를 용해 시킬 필요가 있기 때문에 통상은 전압 (Vset)보다 높은 전압이다. 기억소자가 리셋트 되는 충분한 시간 전압을 인가한 후 워드선 (WL1)를 오프 해 기입 동작을 종료한다.

도 3에 도시한 세트 종료 신호 (SETEND)는 세트 시간을 계측하여 세트가 종료한 것을 리셋트 종료 신호 (RESETEND)는 리셋트 시간을 계측하여 리셋트가 종료한 것을 각각 제어 회로 (CNTL)에 알리는 신호이다. 도 7에 세트 종료 신호 (SETEND)와 제어 회로 (CNTL)의 파형은 도시되지 않지만 통상은 리셋트 시간 쪽이 세트 시간보다 짧다.

이어서 독출동작 (READ)에 대해서 설명한다. 처음에 메모리 셀 (CELL00)로부터 독출하여 이어서 메모리 셀 (CELL11)로부터 독출을 행한다.

어드레스 (ADD)가 바뀌고 워드선 (WL0)와 제어 신호 (YSR0)가 선택된다. 프리챠지 제어 신호 (PC0)를 ‘H＇로부터 ‘L＇로 하고 비트선 (BL0)를 독출용 전압 (Vread)으로 프리챠지 한다. 또 동시에 제어 신호 (PC_AMP)도 'H＇로부터 ‘L＇로 하고 센스 앰프 회로 (SA)의 내부 노드도 프리챠지 한다. (Vread)는 기억소자를 파괴하지 않고 독출을 행할 수 있는 전압이기 때문에 통상은 (Vset)보다 작은 값이다. 그 후 제어 신호 (PC0)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL0)로부터 메모리 셀 (CELL00)에 의해 전류를 접지 전위에 흘린다. 메모리 셀 (CELL00)의 기억소자는 세트 상태로 저항이 예를 들면 1kΩ~10kΩ이므로 비트선의 전압은 비교적 빠르게 저하하고 리펀런스 전압 (Vref)보다 작아진다. 이 후 센스 앰프 활성화 신호 (SA_EN)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL0)와 리퍼런스 전위 (Vref)의 전위차를 증폭한다. 이 결과 데이터 버스 (RDATA0)에는 “1”이 출력된다.

다음에 어드레스 (ADD)가 바뀌고 워드선 (WL1)와 제어 신호 (YSR1)이 선택된다. 프리챠지 제어 신호 (PC1)를 ‘H＇로부터 ‘L＇로 하고 비트선 (BL1)를 독출용 전압 (Vread)로 프리챠지 한다. 또 동시에 제어 신호 (PC_AMP)도 ' H＇로부터 ‘L＇로 하고 센스 앰프 회로 (SA)의 내부 노드도 프리챠지 한다. 그 후 제어 신호 (PC1)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL1)로부터 메모리 셀 (CELL11)에 의해 전류를 접지 전위에 흘린다. 메모리 셀 (CELL11)의 기억소자는 리셋트 상태로 ; 저항이 예를 들면 100kΩ~1MΩ이므로 비트선의 전압은 거의 변화하지 않고 리퍼런스 전압 (Vref)보다 큰상태 그대로 된다. 이 후 센스 앰프 활성화 신호 (SA_EN)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL1)과 리퍼런스 전위 (Vref)의 전위차를 증폭한다. 이 결과 데이터 버스 (RDATA0)에는 “0”이 출력된다.

본 실시예에서는 (Vreset)는 예를 들면 1.5 V ; Vset는 1.0 V ; Vread는 0.5 V ; 리퍼런스 전압 (Vref)는 0.2 V이다.

이상과 같은 동작에 의해 전원의 활성시에 기억소자에 전류가 흐르는 것을 방지하고 데이터 파괴를 방지할 수 있다.

전원 오프시에도 모든 워드선을 강제적으로 접지 전위로서 비선택 상태로 함으로써 데이터 파괴를 방지할 수 있다. 도 8에 전원 오프시의 동작 파형을 나타낸다. 통상 동작중은 도 7에 의해 이미 설명한바와 같고 전원 비활성시(POWER OFF)는 외부 전원 전압 (VDD)가 ‘H＇로부터 ‘L＇가 되면 이것을 검출 회로 (PRVNT_OFF)는 검출하고 신호 (PRV_OFF)가 ‘H＇가 된다. 이것에 의해 N채널형 MOS 트랜지스터 (MN2; MN3)는 온 하고 모든 워드선은 강제적으로 접지 전위가 되고 비선택 상태가 된다. 그 후 신호 (Creset) (Cset) (Cread) 의 순으로 그리고 ‘L＇레벨로 하여 출력전압이 낮은 전원 회로부터 차례로 차단해 나간다. 이상과 같은 동작에 의해 전원 차단시에 있어 모든 전원 회로가 차단될 때까지 모든 워드선 (WL)을 강제적으로 접지 전위로 하여 비선택 상태로 하고 기억소자로의 전류의 유입을 방지하여 데이터 파괴를 방지할 수가 있다.

＜전원 회로 방식＞

도 9를 이용해 전원 회로에 대해서 설명한다. 본 실시예에서는 전압은 (Vreset)＞(VDD)＞(Vset)＞(Vread)의 대소 관계가 있고 리셋트용 전원 회로 (PSreset)는 승압 회로로 구성되고 세트용 전원 회로 (PSset)와 독출용 전원 회로 (PSread)는 강압 회로로 구성되고 있다. 전원 전압 검출회로 (PRVNT)로부터 제어 신호 (Creset)가 리셋트용 전원 회로 (PSreset)에 ; 제어 신호 (Cset)가 세트용 전원 회로 (PSset)에 ; 제어 신호 (Cread)가 독출용 전원 회로 (PSread)에 각각 접속된다. 또 리셋트용 전원 회로 (PSreset)로부터 전압 (Vreset)가 ; 세트용 전원 회로 (PSset)로부터 전압 (Vset)가 ; 독출용 전원 회로 (PSread)로부터 전압 (Vread)가 각각 메모리어레이(ARRAY)에 공급된다.

리셋트용 전원 회로 (PSreset)는 챠지 펌프 회로 (CP) ; 링 오실레이터 (OSC) ; 기준 전압 발생 회로 (Vref ; RESET ); 비교 회로 (CMP0)로 구성되는 승압 회로이다. 또 링오실레이터 (OSC)에는 N채널형 MOS 트랜지스터 (MN4)가 접속되고 게이트 전극에 접속된 신호 (Creset)에 의해 링 오실레이터를 온·오프 한다. 본회로는 출력전압 (Vreset)와 발생 기준 전압 (Vref ; RESET)를 비교하고 기준 전압보다 출력전압이 작을 때는 링 오실레이터 (OSC)의 스피드를 올리고 클 때에는 스피드를 내린다. 링 오실레이터 (OSC)의 출력은 챠지펌프 (CP)에 접속되고 승압 전압 (Vreset)가 생성된다. 전원 전압 (VDD) 활성시는 신호 (Creset)를 ‘L＇로 함으로써 링 오실레이터 (OSC)는 오프 하고 출력전압 (Vreset)는 접지 전위가 된다.

세트용 전원 회로 (PSset)는 기준 전압 발생 회로 (Vref (set ; 비교 회로 (CMP1); 출력 버퍼인 P채널형 MOS 트랜지스터 (MP0)로 구성되고 있다. 또 (MP0)의 게이트 전극에는 P채널형 MOS 트랜지스터 (MP1)이 접속되고 (MP1)의 게이트 전극에 접속된 신호 (Cset)에 P채널형 MOS 트랜지스터 (MP0)의 게이트 전극을 전원 전압 (VDD) 또는 플로팅으로 한다. 본회로는 출력전압 (Vset)으로 이루어진 기준 전압 (Vref(set))를 비교하고 이 결과에 근거해 출력 버퍼 P채널형 MOS 트랜지스터 (MP0)의 게이트 전극을 제어한다. 전원 전압 (VDD) 활성시는 신호 (Cset)를 ‘L＇로 함으로써 P채널형 MOS 트랜지스터 (MP0)는 오프 하고 출력전압 (Vset)는 접지 전위가 된다.

독출용 전원 회로 (PSread)는 기준 전압 발생 회로 (Vref(read)) 비교 회로 (CMP1); 출력 버퍼인 P채널형 MOS 트랜지스터 (MP2)로 구성되고 있다. 또 (MP2)의 게이트 전극에는 P채널형 MOS 트랜지스터 (MP3)이 접속되고 (MP3)의 게이트 전극에 접속된 신호 (Cread)에 의해 P채널형 MOS 트랜지스터 (MP2)의 게이트 전극을 전원 전압 (VDD) 또는 플로팅으로 한다. 본회로는 출력전압 (Vread)로 이루어진 기준 전압 (Vref(read))를 비교하고 이 결과에 의거하여 출력 버퍼 P채널형 MOS 트랜지스터 (MP2)의 게이트 전극을 제어한다. 전원 전압 (VDD) 활성시는 신호 (Cread)를 ‘L＇로 함으로써 P채널형 MOS 트랜지스터 (MP2)는 오프하고 출력전압 (Vread)는 접지 전위가 된다.

이상의 예는 전압이 (Vreset)＞(VDD)＞(Vset)＞(Vread)의 경우였지만 이외의 대소 관계의 경우는 도 10에 나타난 바와 같이 전압 (Vreset) (Vset) (Vread) 를 내부 회로의 동작 전압 (VDD)나 입출력 단자의 동작 전압 (VDDQ)를 기본으로 승압 회로 또는 강압 회로로 생성한다. 본 실시예는 도 10의 패턴 3에 상당한다.

리셋트는 많은 전류가 필요하기 때문에 전원 전압 (VDD)를 사용하는 것이 바 람직하다. 또 승압회로는 면적이 크기 때문에 가능한 한 강압 회로를 사용하는 것이 바람직하다. 따라서 패턴 2; 9 ;15 ;16이 이상적이다.

＜그 외의 실시예＞

도 11은 도 3에 나타낸 메모리어레이의 일부를 변경하고 있다. 전원 활성시 워드선 (WL)을 강제적으로 접지 전위로 하는 대신에 비트선 (BL)과 소스선 (SL)을 접속하는 방식이다. 제어 어레이 (PRV_ARY)에는 N채널형 MOS 트랜지스터가 행형상으로 배치되고 있다. N채널형 MOS 트랜지스터 (MN5)는 비트선 (BL0)와 소스선 (SL)를 접속하는 트랜지스터이고 제어신호 (PRV)에 의해 제어된다. 전원 활성시에는 (PRV)가 ‘H＇가 되고 비트선 (BL)과 소스선 (SL)은 강제적으로 접속되고 기억소자에 전류가 흐르는 것을 막아 데이터 파괴를 방지한다. 소스선 (SL)은 접지 전위에 접속되는 경우도 있지만 접지 전위에 노이즈가 생긴 경우에서도 기억소자에 전류가 흐르는 경우가 없고 데이터 파괴를 막을 수가 있다.

소스선 (SL)은 접지 전위와 같은 전위로 해도 좋고 적절한 단위마다 소스선구동 회로를 설치해 제어해도 좋다. 소스선 (SL)를 접지 전위로 하는 경우 메모리 셀 어레이상에 면상에 레이아웃 함으로써 노이즈 내성을 향상할 수가 있다. 적절한 단위마다 소스선 구동 회로를 설치하는 것으로 치밀하게 제어하는 것이 가능해진다.

도 12는 시스템 LSI(IC1)에 적용한 경우이다. IC1은 입출력 회로 (IO); 중앙 처리 장치 (CPU) ; 메모리 모듈 (MEM_MOD) ; 메모리콘트롤 회로 (MEM_CNT) ; 전원 회로 (PSU)로 구성된다. (CPU)로부터 메모리 모듈 (MEM_MOD)에 어드레스 (ADD)가 ; 메모리콘트롤 회로(MEM_CNT)에 기입 데이터 (WD ; 기입 허가 신호 (WE); 독출허가 신호(RE)가 각각 전해진다. 또 독출 데이터 (RD)와 액세스 가능 신호인 (READY) 신호는 메모리콘트롤 회로 (MEM_CNT)로부터 (CPU)에 출력된다. 메모리콘트롤 회로 (MEM_CNT)에는 세트 시간을 계측하는 (TIMER_SET)와 리셋트 시간을 계측하는 (TIMER_RESET) 회로 전원 전압 검출 회로 (PRVNT)가 포함되어 있다.

전원 전압이 활성화하면 전원 전압 검출 회로 (PRVNT)가 검출하고 제어 신호 (PRV)를 ‘H＇로 하고 워드선 (WL)을 접지 전위로 하고 동시에 세트 시간의 계측을 시작한다. 세트 시간이 경과하면 제어 신호 (PRV)를 ‘L＇로 하고 워드선 (WL)을 접지 전위로부터 분리하여 통상의 동작을 실시할 수 있도록 한다. 세트 시간 계측중에 전원 회로 (PSU)에 놓여져 있는 전원 회로 (PSreset; PSset ; PSread)를 시작한다. 또 (PRV)를 ‘L＇로 할 때에 동시에 (CPU)에 액세스 가능 신호로 (READY) 신호를 출력하고 액세스 가능한 것을 전한다.

상변화 메모리에서는 수 ns상 변화 소자에 전류가 흐르면 데이터가 파괴되므로 전원 전압 검출 회로가 메모리어레이로부터 멀어져 있는 경우 워드선을 강제적으로 오프 하는 신호가 지연되고 데이터가 파괴될 가능성이 높아진다. 이 때문에 도 13에 나타내는 방식을 고안했다. 도 13은 도 12의 일부를 변경한 것이고 전원 전압 검출 회로 (PRVNT)는 다수 있고 2개의 메모리어레이(ARRAY)마다 1개의 비율로 놓여져 있다. 예를 들면 전원 전압 검출 회로 (PRVNT0)는 메모리어레이 (ARRAY00)와 (ARRAY01)를 제어한다. 이와 같이 메모리 모듈 (MEM_MOD) 내부에 전원 전압 검출 회로 (PRVNT)를 매입함으로써 전원 활성시의 노이즈에 의해 기억소자로 전류가 흐르는 시간을 짧게 할 수 있고 데이터 파괴를 방지하는 것이 가능해진다.

도 14는 워드선 (WL)과 소스선 (SL)를 전원 활성시에 접속하는 메모리어레이(ARRAY3)이다. 예를 들면 워드선 (WL0)에는 워드 드라이버 (WDR_0)와 접속용 N채널형 MOS 트랜지스터 (MN7)의 드레인 전극이 접속되어 소스선 (SL)에는 소스선드라이버 (SDR_0)과 (MN7)의 소스 전극이 접속된다. 전원 활성시에는 신호 (PRV)가 ‘H＇가 되고 워드선 (WL)과 소스선 (SL)이 접속된다. 이 결과 메모리 셀(CELL)에 사용되는 N채널형 MOS 트랜지스터 (MN)의 게이트-소스간 전압이 0 V가 되기 때문에 기억소자 (PCM)에는 전류가 흐르지 않고 데이터 파괴를 막는 것이 가능해진다.

＜연속 독출에 의한 데이터 파괴＞

발명자들은 같은 상변화 소자를 연속하여 독출을 행한 경우 소자에 흐르는 전류에 의해 발열하고 리셋트 소자(아몰퍼스 상태)가 세트화(결정화) 하는 문제가 생기는 것을 찾아냈다. 독출시의 발열을 저감 하기 위해서는 독출시에 소자에 인가하는 전압을 내리고 인가하고 있는 시간을 짧게 하는 것이 유효하다. 전압을 내리면 독출속도가 열화 한다. 인가하고 있는 시간을 짧게 하기에는 비트선을 짧게 할 필요가 있기 때문에 면적의 오버헤드가 크다. 본 실시예에서는 연속하여 독출동작이 동일한 메모리 셀에 행해졌을 경우 실제로는 메모리 셀에 액세스하지 않고 데이터를 출력함으로써 발열 온도를 내리는 방법을 제안한다.

도 15는 본 실시예를 나타내는 도이지만 일부를 제외하고 도 3과 동일하고 다른 부분만 설명한다. 워드 드라이버 (WD)는 낸드 회로 (NAND)와 인버터 (INV)로 구성되고 디코더 회로 (ADEC)로부터의 디코드 신호와 액세스 허가 신호 (EN)가 입 력되고 있다.

연속 독출을 검출하는 회로 (SRD)는 어드레스 버퍼 (ABUF)와 비교 회로 (COMP)로 구성되고 어드레스 버퍼 (ABUF)는 매사이클 어드레스 (ADD)를 보존하고 다음의 사이클 (ABUF_OUT)에 출력하고 다음의 사이클의 어드레스 (ADD)와 비교 회로 (COMP)로 비교하고 결과를 액세스 허가 신호 (EN)으로서 출력한다.

다음에 도 16을 이용해 동작에 대해서 설명한다. 기입은 도 7에서 말한 방법과 동일하므로 독출만 설명한다. 메모리 셀 (CELL00)에는 데이터 “1”이 ; 메모리 셀 (CELL11)에는 데이터 “0”이 각각 기입되어 있고 먼저 사이클 (READ0)로 (CELL00)의 데이터가 독출된다.

어드레스 (ADD)가 바뀌어 워드선 (WL0)와 제어 신호 (YSR0)가 선택된다. 이 어드레스는 어드레스 버퍼 (ABUF)에 보존된다. 프리챠지 제어 신호 (PC0)를 ‘H＇로부터 ‘L＇로 하여 비트선 (BL0)를 독출용 전압 (Vread)에 프리챠지 한다. 또 동시에 제어 신호 (PC_AMP)도 'H＇로부터 ‘L＇로 하고 센스 앰프 회로 (SA)의 내부 노드도 프리챠지 한다. 그 후 제어 신호 (PC0)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL0)로부터 메모리 셀 (CELL00)에 의해 전류를 접지 전위로 흘린다. 메모리 셀 (CELL00)의 기억소자는 세트 상태로 저항이 예를 들면 1kΩ~10kΩ이므로 비트선의 전압은 비교적 빠르게 저하하고 리퍼런스 전압 (Vref)보다 작아진다. 이 후 센스 앰프 활성화 신호 (SA_EN)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL0)와 리퍼런스 전위 (Vref)의 전위차를 증폭한다. 이 결과 데이터 버스 (RDATA0)에는 “1”이 출력된다.

본 동작에서는 독출을 행하지 않는 비트선 (BL1)은 접지 전위인 채로 하고 또 독출을 행하지 않는 워드선 (WL1)도 접지 전위인 채로 하고 있다. 이 결과 독출을 행하는 셀 (CELL00)의 기억소자에만 전류가 흐르고 독출을 행하지 않는 셀에 대해서는 선택되어 있지 않은 워드선에 접속된 셀은 원래 선택된 워드선 (WL0)에 접속된 셀 (CELL01)에 있어서도 그 기억소자에는 전류가 흐르지 않고 열화 하는 경우는 없다.

다음의 사이클 (READ1)에서도 동일한 어드레스에 의한 독출을 행한다. 앞의 사이클의 어드레스인 (ABUF_OUT)의 값과 새로운 어드레스 (ADD)의 값이 비교 회로 (COMP)로 비교된다. 이 경우 일치 하므로 액세스 허가 신호 (EN)을 ‘L＇로 하고 워드선 (WL)도 제어 신호 (YSR)도 선택하지 않는다. 또 비트선도 프리챠지 하지 않는다. 센스 앰프 활성화 신호 (SA_EN)는 ‘H＇로 하고 앞의 데이터를 출력 한 채로로 한다. 이 때문에 모든 메모리 셀로 전류를 흘리는 경우 없이 데이터를 출력할 수 있고 기억소자 값의 파괴를 방지할 수 있다.

다음의 사이클 (READ2)에서는 메모리 셀 (CELL11)로부터 데이터 “0”을 독출한다. 어드레스 (ADD)가 바뀌고 이 어드레스는 어드레스 버퍼 (ABUF)에 보존된다. 앞 사이클의 어드레스인 (ABUF_OUT)의 값과 새로운 어드레스 (ADD)의 값이 비교 회로 (COMP)로 비교된다. 이 경우 일치하지 않으므로 액세스 허가 신호 (EN)를‘H＇로 하고 워드선 (WL1)과 제어 신호 (YSR1)이 선택된다. 프리챠지 제어 신호 (PC0)를 ‘H＇로부터 ‘L＇로 하고 비트선 (BL1)을 독출용 전압 (Vread)에 프리챠지 한다. 또 동시에 센스 앰프 활성화 신호 (SA_EN)를 ‘L＇로 하고 제어 신호 (PC_AMP)도 ‘H＇로부터‘L＇로 하고 센스 앰프 회로 (SA)의 내부 노드도 프리챠지 한다. 그 후 제어 신호 (PC1)를 ‘L＇로부터‘H＇로 하고 비트선 (BL0)로부터 메모리 셀 (CELL11)에 의해 전류를 접지 전위에 흘린다. 메모리 셀 (CELL11)의 기억소자는 리셋트 상태로 저항이 예를 들면 100kΩ~1MΩ이므로 비트선의 전압은 거의 변화하지 않고 리퍼런스 전압 (Vref)보다 큰 채로 이루어진다. 이 후 센스 앰프 활성화 신호 (SA_EN)를 ‘L＇로부터‘H＇로 하고 비트선 (BL1)과 리퍼런스 전위 (Vref)의 전위차를 증폭한다. 이 결과 데이터 버스 (RDATA0)에는 “0”이 출력된다.

이상과 같은 동작을 함으로써 독출을 행한 메모리 셀의 기억소자만 전류가 흘러 기억소자의 값의 파괴를 최소한으로 할 수 있다. 또 동일 소자를 연속 액세스 하는 경우는 실제로는 소자에 전류를 흘릴 필요가 없어지므로 기억소자의 값의 파괴를 막을 수가 있다.

본 실시예에서는 센스 앰프 회로 (SA)에 데이터를 보지하여 출력하고 있지만 래치 회로 등에 데이터를 보지하여도 좋다. 또 워드선 (WL)을 비활성화하는 신호 등의 내부 신호는 주파수를 바꾼 경우에도 일정하게 되도록 클럭의 활성화로부터 이루어지는 것이 바람직하다. 이것에 의해 주파수를 내린 경우에 더 발열을 억제할 수 있고 신뢰성을 향상할 수 있다.

또 어드레스 버퍼 (ABUF)를 여러개 갖고 차례로 사용하는 것으로 더욱 실제의 메모리 셀로의 액세스 수를 줄이는 것이 가능해진다.

＜에러 수정 회로＞

독출에 의한 발열이나 온도의 상승에 의해 리셋트 소자(아몰퍼스 상태)가 세 트화(결정화) 하는 데이터 파괴는 같은 어드레스로 1 비트 발생한 경우 다른 셀도 파괴될 가능성이 높다. 거기서 독출시에 에러 수정 회로 (ECC)로 1 비트의 에러를 검출한 경우 모든 데이터를 다시 개서하는 것이 유효하게 된다. 이것에 대해서 상세하게 기술한다.

도 17은 본 실시예를 나타내는 도이지만 일부를 제외하고 도 3과 동일하고 다른 부분만 설명한다. 독출한 데이터 (RDATA)는 에러 수정 회로 (ECC)에 접속되고또 에러 수정 회로 (ECC)는 기입 데이터 (WDATA)와도 접속되고 있다. 에러 수정 회로 (ECC)로부터는 에러 검출 신호 (ERR_DET)가 출력된다. 메모리 셀 어레이 (MEM_ARY)에는 통상의 메모리 셀에 부가하고 패리티(parity) 비트도 놓여져 있다.

다음에 도 18을 이용해 동작에 대해서 설명한다. 통상의 기입은 도 6으로 말한 방법과 동일하므로 독출만 설명한다. 메모리 셀 (CELL00)에는 데이터 “0”이 기입되어 있고 (CELL00)의 데이터가 독출된다.

어드레스 (ADD)가 바뀌고 워드선 (WL0)와 제어 신호 (YSR0)가 선택된다. 프리챠지 제어 신호 (PC0)를 ‘H＇로부터 ‘L＇로 하고 비트선 (BL0)를 독출용 전압 (Vread)에 프리챠지 한다. 또 동시에 제어 신호 (PC_AMP)도 'H＇로부터 ‘L＇로 하고 센스 앰프 회로 (SA)의 내부 노드도 프리챠지 한다. 그 후 제어 신호 (PC0)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL0)로부터 메모리 셀 (CELL00)에 의해 전류를 접지 전위에 흘린다. 메모리 셀 (CELL00)의 기억소자는 리셋트 상태로 저항이 예를 들면 100kΩ~1MΩ였지만 열화에 의해 저항이 100kΩ이하로 내려져 있고 비트선의 전압은 비교적 빠르게 저하하고 리퍼런스 전압 (Vref)보다 작아진다. 이 후 센스 앰프 활성화 신호 (SA_EN)를 ‘L＇로부터 ‘H＇로 하고 비트선 (BL0)와 리퍼런스 전위 (Vref)의 전위차를 증폭한다. 이 결과 데이터 버스 (RDATA0)에는 “1”이 출력된다.

독출한 데이터는 에러 수정 회로 (ECC)로 올바르게 정정된다. 에러가 발생한 경우에는 에러 검출 신호 (ERR_DET)가 ‘H＇가 되고 동일 어드레스로 데이터 “0”이 쓰여진 메모리 셀만 재차 기입을 행한다.

제어 신호 (YSW0)가 선택되고 데이터 “0”을 기입하기 때문에 비트선에 전압 (Vreset)가 공급 된다. 기억소자가 리셋트 되는 충분한 시간 전압을 인가한 후 워드선 (WL0)를 오프 하여 기입 동작을 종료한다.

발명자들은 상변화 메모리에 대해서는 전원의 투입이나 차단에 즈음하여 노이즈 혹은 동일 메모리 셀의 연속 독출에 의해 기억소자에 흐르는 전류에 의한 열스트레스는 아몰퍼스 상태로 리셋트 되어 있는 소자를 결정화하는 방향으로 데이터 파괴를 일으키는 경우가 있지만 반대로 결정 상태로 세트되고 있는 소자를 비결정화하는 경우는 없는 것을 찾아냈다. 즉 통상은 리셋트 소자만이 세트 상태로 파괴를 일으키기 때문에 에러 검출 후의 기입은 리셋트(데이터“0”의 기입) 만 좋다. 세트 시간이나 리드시간과 비교하여 리셋트 시간은 비교적 짧기 때문에 독출동작후에 실시하고 통상은 사이클에 영향을 거의 주지 않고 동일한 리드 사이클내에 은폐 할 수가 있다.

또 전원 활성시에 데이터를 한 번 독출하여 파괴되어 있는 데이터를 개서하면 또한 신뢰성 향상에 유효하다. 또 이 때 일부러 마진을 작게 하여 독출을 행하 면 열화 정도가 적을 때에 데이터 파괴를 검출할 수 있으므로 유효하다. 마진을 작게 하여 독출을 행함에는 센스 앰프 활성화 신호 (SA_EN)의 타이밍을 늦게 한다. 이것에 의해 리셋트 상태의 소자의 저항이 저하한 것을 검출할 수 있다. 또 센스 앰프의 리퍼런스 전압 (Vref)의 전압을 높게 함으로써 마진을 작게 하여 독출을 행할 수가 있다.

본 발명의 취지를 일탈하지 않는 한 여러 가지의 변경이 가능하다. 예를 들면 상변화 소자에 대신해 전류로 기억 정보를 고쳐쓰는 기억소자를 이용한 기억장치에는 특히 유효하다.

　본 발명에 의하면 고신뢰인 메모리를 실현할 수가 있다.

Claims

전원 공급 단자와,

제 1 방향으로 연장하는 복수의 워드선과,

상기 복수의 워드선과 교차하는 제 2 방향으로 연장하는 복수의 비트선과,

상기 복수의 워드선과 상기 복수의 비트선의 교점에 배치되는 복수의 메모리 셀을 포함한 메모리어레이와,

상기 복수의 워드선의 각각에 접속되는 복수의 워드 드라이버 회로와,

상기 복수의 비트선에 접속되는 복수의 독출 회로 및 기입 회로와,

상기 전원 공급 단자에 공급되는 전원을 변환하여 내부 회로에 전원을 공급하는 전원 공급 회로와,

전원 전위가 변동한 것을 검출하는 검출회로를 포함하고,

상기 복수의 메모리 셀의 각각은 상기 복수의 비트선 중 대응하는 1개에 서로 직렬 접속된 선택 소자와 기억소자를 갖고,

상기 선택 소자의 제어 전극이 상기 복수의 워드선 중 대응하는 1개에 접속되고,

상기 기억소자는 저항값의 변화로 데이터를 기억하고 전류를 흐르게 하는 것에 의해 정보를 고쳐 쓸 수 있는 것으로서,

상기 검출회로가 전원 전위가 변동한 것을 검출한 때, 상기 워드선에 의해 상기 선택 소자를 비선택으로 하고,

상기 워드선에는, 상기 워드선을 강제적으로 접지전위로 하는 트랜지스터가 접속되어 있는 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 검출회로는 상기 전원 공급 단자에 전원이 공급된 것을 전원 전위의 변동으로 하여 검지하고, 상기 워드선에 의해 상기 선택 소자를 비선택으로 하여 상기 기억소자로의 전류 경로를 차단하는 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 검출회로는 상기 전원 공급 단자의 전위가 소정의 전위 이하가 된 것을 검지하고, 상기 워드선에 의해 상기 선택 소자를 비선택으로 하여 상기 기억소자로의 전류 경로를 차단하는 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 복수의 전원 회로는 상기 메모리 셀에 데이터를 기입하기 위한 전압 발생 회로를 포함하는 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 복수의 전원 회로는 상기 기억소자에 제 1 레벨의 데이터를 기입하기 위한 제 1의 전압을 발생하는 제 1의 전원 회로와, 상기 기억소자에 제 2 레벨의 데이터를 기입하기 위한 제 2의 전압을 발생하는 제 2의 전원 회로와, 상기 기억소자에 저장된 데이터를 독출하기 위한 제 3의 전압을 발생하는 제 3의 전원 회로를 포함하고,

상기 제 2의 전압은 상기 제 1의 전압보다 작고 상기 제 3의 전압보다 큰 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 전원 공급 단자에 인가되는 제 1의 전원 전압을 상기 기억소자에 제 1 레벨의 데이터를 기입하기 위하여 이용하고,

상기 복수의 전원 회로는 상기 기억소자에 제 2 레벨의 데이터를 기입하기 위하여 제 2의 전압을 발생하는 제 2의 전원 회로와, 상기 기억소자에 저장된 데이터를 독출하기 위한 제 3의 전압을 발생하는 제 3의 전원 회로를 갖고,

상기 제 2의 전압은 상기 제 1의 전원 전압보다 작고 상기 제 3의 전압보다 큰 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 선택 소자는 n채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 기억소자는 상변화 소자인 것을 특징으로 하는 반도체 장치.
전원 공급 단자와,

복수의 비트선과,

복수의 소스선과,

복수의 메모리셀을 포함하는 메모리 어레이와,

상기 복수의 비트선과 접속되는 복수의 독출회로 및 복수의 기입회로와,

상기 전원 공급 단자에 공급되는 전원을 변환하여 상기 전원을 내부 회로에 공급하는 전원 공급 회로와,

전원 전위가 변동한 것을 검출하는 검출회로를 포함하고,

상기 복수의 메모리셀 각각은 대응하는 비트선 및 대응하는 소스선과 연결된 기억소자를 구비하고,

상기 기억소자는 저항값에 대응하여 정보를 기억하고 전류를 흘리는 것에 의해 정보를 고쳐 쓸 수 있고,

상기 검출회로가 전원 전위가 변동하는 것을 검출한 때, 상기 비트선과 상기 소스선은 같은 전위로 되고,

상기 비트선과 교차하는 워드선에는, 상기 워드선을 강제적으로 접지전위로 하는 트랜지스터가 접속되어 있는 것을 특징으로 하는 반도체장치.
청구항 9에 있어서,

상기 검출회로는 상기 전원 공급 단자에 전원이 공급된 것을 전원 전위의 변동으로서 검지하고, 상기 비트선과 상기 소스선을 접속하고 또 상기 기억소자로의 전류를 우회시키는 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 검출회로는 상기 전원 공급 단자의 전위가 소정의 전위 이하가 된 것을 검지하고, 상기 비트선과 상기 소스선을 접속하고 또 상기 기억소자로의 전류를 우회시키는 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 복수의 메모리 셀에 데이터의 기입을 위한 복수의 전압 발생 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 기억소자에 제 1 레벨의 데이터를 기입하기 위한 제 1의 전압을 발생하는 제 1의 전원 회로와,

상기 기억소자에 제 2 레벨의 데이터를 기입하기 위한 제 2의 전압을 발생하는 제 2의 전원 회로와,

상기 기억소자에 저장된 데이터를 독출하기 위한 제 3의 전압을 발생하는 제 3의 전원 회로를 갖고,

상기 제 2의 전압은 상기 제 1의 전압보다 작고 상기 제 3의 전압보다 큰 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 전원 공급 단자에 인가되는 제 1의 전원 전압은 상기 기억소자에 제 1 레벨의 데이터를 기입하기 위해 이용되고,

상기 복수의 전원 회로는 상기 기억소자에 제 2 레벨의 데이터를 기입하기 위한 제 2의 전원 전압을 발생하는 제 2의 전원 공급 회로와, 상기 기억소자에 저장된 데이터를 독출하기 위한 제 3의 전원 전압을 발생하는 제 3의 전원 공급 회로를 포함하는 복수의 전원 공급 회로가 설치되고,

상기 제 2의 전압은 상기 제 1의 전원 전압보다 작고 상기 제 3의 전압보다 큰 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

각 메모리셀은 n채널 MOS 트랜지스터로 구성되는 선택소자를 갖는 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 기억소자는 상변화 소자인 것을 특징으로 하는 반도체 장치.
청구항 9에 있어서,

상기 복수의 비트선과 교차되는 복수의 워드선을 더 포함하고,

상기 복수의 메모리셀은 상기 복수의 워드선과 상기 복수의 비트선의 교점들에 배열되고,

각 메모리셀은 선택소자를 구비하고,

상기 선택소자와 상기 기억소자는 대응하는 비트선과 대응하는 소스선 사이의 전류 경로에 배열되는 것을 특징으로 하는 반도체 장치.
로우 어드레스와 컬럼 어드레스를 기반으로 메모리 셀에 액세스하는 반도체 장치로서,

제 1 방향으로 연장하는 복수의 워드선과, 상기 복수의 워드선과 교차하는 제 2 방향으로 연장하는 복수의 비트선과, 상기 복수의 워드선과 상기 복수의 비트선의 교점에 배치되는 복수의 메모리 셀을 포함한 메모리 어레이와,

상기 복수의 워드선의 각각에 접속되는 복수의 워드 드라이버와,

상기 복수의 비트선에 접속되고 상기 복수의 비트선의 일부를 선택하여 복수의 독출 회로와 복수의 기입 회로에 접속하는 컬럼 선택 회로와,

전회의 액세스 사이클과 관련되는 로우 어드레스와 컬럼 어드레스를 기억하는 어드레스 보지 회로와,

어드레스 비교 회로를 갖고,

상기 워드선은 상기 로우 어드레스를 디코드하여 선택되고, 상기 컬럼 선택 회로는 상기 컬럼 어드레스를 디코드하여 선택되고,

상기 어드레스 비교 회로는 금회의 액세스 사이클과 관련되는 로우 어드레스와 컬럼 어드레스와 상기 어드레스 보지 회로에 보지된 상기 로우 어드레스와 상기 컬럼 어드레스를 비교하는 것이고,

상기 복수의 메모리 셀의 각각은 상기 복수의 비트선 중 대응하는 1개에 서로 직렬 접속된 선택 소자와 기억소자를 갖고, 상기 선택 소자의 제어 전극이 상기 복수의 워드선 중 대응하는 1개에 접속되어 구성되고,

상기 기억소자는 저항값의 변화로 데이터를 기억하는 것이고,

연속하는 독출 액세스 사이클에 있어서 상기 어드레스 비교 회로가 금회 액세스 사이클과 관련되는 로우 어드레스와 컬럼 어드레스가 전회의 액세스 사이클과 관련되는 로우 어드레스와 컬럼 어드레스와 각각 같은 것을 검출한 경우에는 상기 워드선을 온 하지 않는 것을 특징으로 하는 반도체 장치.
청구항 18에 있어서,

상기 반도체 장치는 프리챠지 회로를 더 갖고,

상기 프리챠지 회로는 상기 컬럼 선택 회로에 의해 선택되는 상기 비트선을 프리챠지 하고, 상기 메모리 어레이내의 다른 비트선을 프리챠지 하지 않는 것을 특징으로 하는 반도체 장치.
청구항 18에 있어서,

상기 반도체 장치는 연속하는 독출 액세스 사이클에 있어서 상기 어드레스 비교 회로가 금회 액세스 사이클과 관련되는 로우 어드레스와 컬럼 어드레스가 함께 전회의 액세스 사이클과 관련되는 로우 어드레스와 컬럼 어드레스와 각각 같은 것을 검출한 경우에는 상기 독출 회로의 값을 출력하는 것을 특징으로 하는 반도체 장치.
청구항 18에 있어서,

상기 기억소자는 상변화 소자인 것을 특징으로 하는 반도체 장치.
제 1 방향으로 연장하는 복수의 워드선과 상기 복수의 워드선과 교차하는 제 2 방향으로 연장하는 복수의 비트선과 상기 복수의 워드선과 상기 복수의 비트선의 교점에 배치되는 복수의 메모리 셀을 포함한 메모리 어레이와,

상기 복수의 워드선의 각각에 접속되는 복수의 워드 드라이버와,

상기 복수의 비트선에 접속되는 복수의 독출 회로와, 에러 체크 및 정정회로를 갖고,

상기 복수의 메모리 셀의 각각은 상기 복수의 비트선 중 대응하는 1개에 서로 직렬 접속된 선택 소자와 기억소자를 갖고, 상기 선택 소자의 제어 전극이 상기 복수의 워드선 중 대응하는 1개에 접속되어 구성되고,

상기 기억소자는 저항값의 변화로 데이터를 기억하는 것이고,

상기 에러 체크 및 정정회로에 의해 에러 비트를 검출한 경우에 상기 에러 체크 및 정정회로로 정정된 데이터를 기입하는 것을 특징으로 하는 반도체 장치.
청구항 22에 있어서,

상기 기억소자는 상변화 소자인 것을 특징으로 하는 반도체 장치.
청구항 23에 있어서,

상기 에러 체크 및 정정회로에 의해 에러 비트를 검출한 경우에 상기 상변화 소자의 비결정화만 수행하는 것을 특징으로 하는 반도체 장치.
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