JP2021149992A - 記憶装置 - Google Patents

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Abstract

【課題】 抵抗変化記憶素子に対して的確に読み出しや書き込みを行うことが可能な記憶装置を提供する。【解決手段】 実施形態に係る記憶装置は、第１の配線と、第２の配線と、第１の配線と第２の配線との間に接続され、抵抗状態に応じてデータを記憶する抵抗変化記憶素子及び抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、抵抗変化記憶素子にデータを書き込む際に、抵抗変化記憶素子及びスイッチング素子に書き込み電流を供給する電流供給回路と、電流供給回路による書き込み電流の供給動作が可能になった後に、スイッチング素子がオン状態になったことを検出する検出回路１４０と、検出回路でスイッチング素子がオン状態になったことを検出したときを起点として、電流供給回路からの書き込み電流の供給を停止するまでの時間を制御する制御回路１５０とを備える。【選択図】図３

Description

本発明の実施形態は、記憶装置に関する。
半導体基板上に抵抗変化記憶素子及びスイッチング素子を含む複数のメモリセルが集積化された記憶装置が提案されている。
米国特許第９８２４７５１号明細書
抵抗変化記憶素子に対して的確に読み出しや書き込みを行うことが可能な記憶装置を提供する。
実施形態に係る記憶装置は、第１の方向に延伸する第１の配線と、前記第１の方向と交差する第２の方向に延伸する第２の配線と、前記第１の配線と前記第２の配線との間に接続され、抵抗状態に応じてデータを記憶する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、前記抵抗変化記憶素子にデータを書き込む際に、前記抵抗変化記憶素子及び前記スイッチング素子に書き込み電流を供給する電流供給回路と、前記電流供給回路による書き込み電流の供給動作が可能になった後に、前記スイッチング素子がオン状態になったことを検出する検出回路と、前記検出回路で前記スイッチング素子がオン状態になったことを検出したときを起点として、前記電流供給回路からの書き込み電流の供給を停止するまでの時間を制御する制御回路と、を備える。
実施形態に係る記憶装置を含むメモリシステムの構成を示したブロック図である。 実施形態に係る記憶装置の構成を示したブロック図である。 実施形態に係る記憶装置におけるコア回路の構成を示したブロック図である。 実施形態に係る記憶装置におけるメモリセルアレイの構成を示したブロック図である。 実施形態に係る記憶装置におけるアレイ部の構成を模式的に示した回路図である。 実施形態に係る記憶装置におけるアレイ部のより具体的な構成を模式的に示した斜視図である。 実施形態に係る記憶装置における磁気抵抗効果素子及びセレクタの構成及び機能の一例を示した図である。 実施形態に係る記憶装置における磁気抵抗効果素子及びセレクタの構成及び機能の他の例を示した図である。 実施形態に係る記憶装置におけるセレクタの電流−電圧特性を模式的に示した図である。 実施形態に係る記憶装置における磁気抵抗効果素子とセレクタとの直列接続の電流−電圧特性を模式的に示した図である。 実施形態に係る記憶装置におけるメモリセルの選択方法について示した図である。 実施形態に係る記憶装置における読み出し／書き込み回路及びページバッファの構成を示したブロック図である。 実施形態に係る記憶装置におけるプリ回路部の構成を示した回路図である。 実施形態に係る記憶装置における電流供給回路、磁気抵抗効果素子及びセレクタの等価回路を示した図である。 実施形態に係る記憶装置におけるセンスアンプ部内の増幅回路の具体的な構成を示した回路図である。 実施形態に係る記憶装置における検出回路の構成を示した図である。 実施形態に係る記憶装置における制御回路の機能的な構成を示したブロック図である。 実施形態に係る記憶装置における書き込み動作を示したフローチャートである。 実施形態に係る記憶装置における書き込み動作を示したタイミングチャートである。 実施形態に係る記憶装置における読み出し動作を示したフローチャートである。 実施形態に係る記憶装置における読み出し動作を示したタイミングチャートである。 実施形態に係る記憶装置におけるフォーミング動作を示したフローチャートである。 実施形態に係る記憶装置における自己参照読み出し動作について示したフローチャートである。
以下、図面を参照して実施形態を説明する。
図１は、本実施形態に係る記憶装置（不揮発性記憶装置）を含むメモリシステムの構成を示したブロック図である。
図１に示したメモリシステム３０は、記憶装置１０及びメモリコントローラ２０を含んでいる。
メモリコントローラ２０は、パーソナルコンピュータ等のホスト４０からの命令に基づき、記憶装置１０に対するデータの読み出し及び書き込みを行う。
メモリコントローラ２０は、ホストインターフェース（ホストＩ／Ｆ）２１、データバッファ２２、レジスタ２３、ＣＰＵ２４、デバイスインターフェース（デバイスＩ／Ｆ）２５及びＥＣＣ回路２６を含んでいる。
ホストインターフェース２１は、ホスト４０に接続されており、ホストインターフェース２１を介してホスト４０とメモリシステム３０との間でデータの送信及び受信が行われる。
データバッファ２２は、ホストインターフェース２１を介してホスト４０からメモリシステム３０に送信されたデータを一時的に記憶する。また、データバッファ２２は、ホストインターフェース２１を介してメモリシステム３０からホスト４０に送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでもよいし、不揮発性のメモリでもよい。
レジスタ２３は、ＣＰＵ２４によって実行される設定情報、コマンド及びステータス等を記憶する。レジスタ２３は、揮発性のメモリでもよいし、不揮発性のメモリでもよい。
ＣＰＵ２４は、メモリシステム３０全体の動作を司るものであり、例えば、ホスト４０から受け取ったコマンドにしたがって記憶装置１０に対する所定の処理を実行する。
デバイスインターフェース２５は、メモリコントローラ２０と記憶装置１０との間で各種信号の送受信を行う。
ＥＣＣ回路２６は、ホスト４０から受信した書き込みデータを、データバッファ２２を介して受け取り、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付加された書き込みデータを、データバッファ２２やデバイスインターフェース２５に供給する。
また、ＥＣＣ回路２６は、記憶装置１０からデバイスインターフェース２５を介してデータを受け取り、受け取ったデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受け取ったデータにエラーが存在すると判定した場合には、受け取ったデータに対して、エラー訂正符号を用いてエラー訂正処理を行う。ＥＣＣ回路２６は、エラー訂正処理が行われたデータを、データバッファ２２やデバイスインターフェース２５に供給する。
図２は、本実施形態に係る記憶装置１０の構成を示したブロック図である。
図２に示した記憶装置１０は、コア回路１００及び周辺回路２００を含んでいる。
周辺回路２００は、カラムデコーダ２０１、ロウデコーダ２０２、コマンドアドレス入力回路２０３、コントローラ２０４及びＩ／Ｏ回路２０５を含んでいる。
カラムデコーダ２０１は、外部制御信号に基づいて、コマンドアドレス信号ＣＡによるコマンド又はアドレスを認識して、ビット線（グローバルビット線、ローカルビット線）の選択を制御する。
ロウデコーダ２０２は、コマンドアドレス入力回路２０３から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。具体的には、ロウデコーダ２０２は、データの読み出しや書き込みを行う際に、デコードされたロウアドレスに基づいて、選択されたソース線（グローバルソース線、ローカルソース線）に電圧を印加するように構成されている。
コマンドアドレス入力回路２０３には、メモリコントローラ２０から各種の外部制御信号（チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、コマンドアドレス信号ＣＡ等）が入力される。コマンドアドレス入力回路２０３は、コマンドアドレス信号ＣＡをコントローラ２０４に転送する。
コントローラ２０４は、コマンドとアドレスとを識別し、記憶装置１０を制御する。
Ｉ／Ｏ回路２０５は、データ線ＤＱを介してメモリコントローラ２０から入力された入力データ、或いは選択されたバンクから読み出された出力データを一時的に保持する。入力データは、選択されたバンクのメモリセルに書き込まれる。
図３は、コア回路１００の構成を示したブロック図である。
図３に示すように、コア回路１００は、メモリセルアレイ１１０、読み出し／書き込み回路１２０、ページバッファ１３０、検出回路１４０、制御回路１５０及び判定回路１６０を含んでいる。
以下、メモリセルアレイ１１０の構成及びメモリセルアレイ１１０で行われる動作等について、図４〜図１１を参照して説明する。
図４は、メモリセルアレイ１１０の構成を示したブロック図である。
メモリセルアレイ１１０は、アレイ状（マトリクス状）に配置された複数のサブメモリセルアレイ１１１を含んでいる。各サブメモリセルアレイ１１１は、アレイ部（マトリクス部）１１２、カラムスイッチ回路（ＣＳＷＣ）１１３及びロウスイッチ回路（ＲＳＷＣ）１１４を含んでいる。
アレイ部１１２は、半導体基板上にアレイ状（マトリクス状）に配置された複数のメモリセルを含んでいる。カラムスイッチ回路１１３は、カラムデコーダ２０１からの信号に基づいてグローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の接続を制御する。ロウスイッチ回路１１４は、ロウデコーダ２０２からの信号に基づいてグローバルソース線ＧＳＬとローカルソース線ＬＳＬとの間の接続を制御する。
図５は、アレイ部１１２の構成を模式的に示した回路図である。
アレイ部１１２は、上述したように、半導体基板上にアレイ状（マトリクス状）に配置された複数のメモリセルＭＣを含んでいる。メモリセルＭＣの一端はローカルビット線ＬＢＬに接続されており、メモリセルＭＣの他端はローカルソース線ＬＳＬに接続されている。
図６は、アレイ部１１２のより具体的な構成を模式的に示した斜視図である。
アレイ部１１２は、Ｘ方向に延伸するローカルソース線ＬＳＬと、Ｘ方向と交差するＹ方向に延伸するローカルビット線ＬＢＬと、ローカルソース線ＬＳＬとローカルビット線ＬＢＬとの間に接続されたメモリセルＭＣとを含んでいる。各メモリセルＭＣは、磁気抵抗効果素子（抵抗変化記憶素子）ＭＴＪと、磁気抵抗効果素子ＭＴＪに対して直列に接続されたセレクタ（スイッチング素子）ＳＥＬと、を含んでいる。
なお、図６に示した例では、ローカルビット線ＬＢＬに磁気抵抗効果素子ＭＴＪが接続され且つローカルソース線ＬＳＬにセレクタＳＥＬが接続されているが、ローカルビット線ＬＢＬにセレクタＳＥＬが接続され且つローカルソース線ＬＳＬに磁気抵抗効果素子ＭＴＪが接続されていてもよい。また、図６に示した例では、ローカルビット線ＬＢＬが上層側に設けられ且つローカルソース線ＬＳＬが下層側に設けられているが、ローカルビット線ＬＢＬが下層側に設けられ且つローカルソース線ＬＳＬが上層側に設けられていてもよい。また、図６に示した例では、磁気抵抗効果素子ＭＴＪが上層側に設けられ且つセレクタＳＥＬが下層側に設けられているが、磁気抵抗効果素子ＭＴＪが下層側に設けられ且つセレクタＳＥＬが上層側に設けられていてもよい。
図７は、磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬの構成及び機能の一例を示した図である。
磁気抵抗効果素子ＭＴＪは、不揮発性の抵抗変化記憶素子である。磁気抵抗効果素子ＭＴＪは、その抵抗状態に応じてデータを記憶するものであり、フリー層（記憶層）Ｆと、ピン層（参照層）Ｐと、フリー層Ｆとピン層Ｐとの間に設けられたトンネルバリア層Ｂとを含んでいる。フリー層Ｆは可変の磁化方向を有する強磁性層であり、ピン層Ｐは固定された磁化方向を有する強磁性層である。トンネルバリア層Ｂは、絶縁材料で形成された非磁性層である。なお、可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。また、固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。
フリー層Ｆの磁化方向がピン層Ｐの磁化方向に対して平行（parallel）であるときには磁気抵抗効果素子ＭＴＪは低抵抗状態であり、フリー層Ｆの磁化方向がピン層Ｐの磁化方向に対して反平行（antiparallel）であるときには磁気抵抗効果素子ＭＴＪは高抵抗状態である。したがって、磁気抵抗効果素子ＭＴＪは、抵抗状態（低抵抗状態、高抵抗状態）に応じて２値データを記憶することができる。また、磁気抵抗効果素子ＭＴＪは書き込み電流の方向に応じて低抵抗状態又は高抵抗状態を設定される。すなわち、Ａ１の方向に電流を流すと磁気抵抗効果素子ＭＴＪは高抵抗状態（反平行状態）に設定され、Ａ２の方向に電流を流すと磁気抵抗効果素子ＭＴＪは低抵抗状態（平行状態）に設定される。
なお、図７の例では、磁気抵抗効果素子ＭＴＪが高抵抗状態に設定されている場合をデータ“１”と規定し、磁気抵抗効果素子ＭＴＪが低抵抗状態に設定されている場合をデータ“０”と規定しているが、逆に、磁気抵抗効果素子ＭＴＪが高抵抗状態に設定されている場合をデータ“０”と規定し、磁気抵抗効果素子ＭＴＪが低抵抗状態に設定されている場合をデータ“１”と規定してもよい。
図８は、磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬの構成及び機能の他の例を示した図である。図７に示した例では、セレクタＳＥＬに近い方から順にフリー層Ｆ、トンネルバリア層Ｂ及びピン層Ｐが積層されていたが、図８に示した例では、セレクタＳＥＬに近い方から順にピン層Ｐ、トンネルバリア層Ｂ及びフリー層Ｆが積層されている。図８の例では、Ｂ１の方向に電流を流すと磁気抵抗効果素子ＭＴＪは高抵抗状態（反平行状態）に設定され、Ｂ２の方向に電流を流すと磁気抵抗効果素子ＭＴＪは低抵抗状態（平行状態）に設定される。
セレクタＳＥＬは、２端子型のスイッチング素子である。２端子間に印加される電圧が閾値未満の場合には、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である。２端子間に印加される電圧が閾値以上の場合には、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である。
図９は、セレクタＳＥＬの電流−電圧特性を模式的に示した図である。横軸はセレクタＳＥＬに印加される電圧（リニアスケール）であり、縦軸はセレクタＳＥＬに流れる電流（対数スケール）である。
まず、セレクタＳＥＬへの印加電圧を変化させた場合の特性について説明する。セレクタＳＥＬへの印加電圧が増加するにしたがって電流が増加し（矢印Ｃ１）、印加電圧が電圧Ｖｓｅｌ（第１の電圧）に達すると、電流がＩｓｅｌｌからＩｓｅｌｈへと急激に増加し（矢印Ｃ２）、セレクタＳＥＬはオン状態となる。また、印加電圧が減少して電圧Ｖｈｏｌｄ（第２の電圧）に達すると、電流がＩｈｏｌｄｈから急激に減少し（矢印Ｃ３）、セレクタＳＥＬはオフ状態となる。さらに印加電圧が減少すると、電流はＩｈｏｌｄｌへと減少する（矢印Ｃ４）。
次に、セレクタＳＥＬへの供給電流を変化させた場合の特性について説明する。セレクタＳＥＬの電流がＩｓｓからＩｓｅｌｌに達するまではセレクタの電圧は増加し、セレクタＳＥＬの電流がＩｓｅｌｌに達すると、電流がＩｈｏｌｄｈになるまで、電圧はＶｓｅｌからＶｈｏｌｄまで減少する（矢印Ｃ５）。電流がＩｈｏｌｄｈに達すると、電圧は再び増加する（矢印Ｃ６）。
図１０は、磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとの直列接続の電流−電圧特性を模式的に示した図である。横軸は磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとの直列接続に印加される電圧（リニアスケール）であり、縦軸は磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとの直列接続に流れる電流（対数スケール）である。また、破線（Ｐ）は磁気抵抗効果素子ＭＴＪが平行状態（低抵抗状態）の場合の特性であり、実線（ＡＰ）は磁気抵抗効果素子ＭＴＪが反平行状態（高抵抗状態）の場合の特性である。
図１０に示すように、セレクタＳＥＬがオフ状態のときには、磁気抵抗効果素子ＭＴＪの抵抗に比べてセレクタＳＥＬの抵抗が十分に大きいため、磁気抵抗効果素子ＭＴＪが低抵抗状態（Ｐ状態）のときの特性と磁気抵抗効果素子ＭＴＪが高抵抗状態（ＡＰ状態）のときの特性との間に実質的に差はない。一方、セレクタＳＥＬがオン状態のときには、セレクタＳＥＬの抵抗が小さくなるため、磁気抵抗効果素子ＭＴＪが低抵抗状態（Ｐ状態）のときの特性と磁気抵抗効果素子ＭＴＪが高抵抗状態（ＡＰ状態）のときの特性との間に差が生じる。具体的には、セレクタＳＥＬがオン状態であり且つ印加電圧がＶｈｏｌｄである場合、磁気抵抗効果素子ＭＴＪが低抵抗状態（Ｐ状態）のときには電流Ｉｈｏｌｄｐが流れ、磁気抵抗効果素子ＭＴＪが高抵抗状態（ＡＰ状態）のときには電流Ｉｈｏｌｄａｐが流れる。
図１１は、メモリセルＭＣの選択方法について示した図である。
所望のメモリセルＭＣを選択することで、所望のメモリセルＭＣに含まれるセレクタＳＥＬがオン状態となり、オン状態のセレクタＳＥＬを介して所望のメモリセルＭＣに含まれる磁気抵抗効果素子ＭＴＪに対して書き込みや読み出しを行うことが可能となる。
丸で囲んだ中央のメモリセルＭＣ（選択対象メモリセルＭＣ）を選択する場合には、選択対象メモリセルＭＣに接続されたローカルソース線ＬＳＬ（選択ＬＳＬ）と選択対象メモリセルＭＣに接続されたローカルビット線ＬＢＬ（選択ＬＢＬ）との間に所定の閾電圧（Ｖｔｈ）以上の電圧を印加することで、選択対象メモリセルＭＣに含まれるセレクタＳＥＬがオン状態となり、選択対象メモリセルＭＣに含まれる磁気抵抗効果素子ＭＴＪに対して書き込みや読み出しを行うことが可能となる。
例えば、選択ＬＳＬに電圧０（ゼロ）を印加し且つ選択ＬＢＬに電圧ＶＯＮを印加し、非選択ＬＳＬ及び非選択ＬＢＬには電圧（ＶＯＮ／２）を印加する。この場合、選択対象メモリセルＭＣに対してのみオン電圧（ＶＯＮ）が印加され、その他のメモリセルＭＣには、電圧が印加されないか（電圧ゼロ）或いは半選択電圧（ＶＯＮ／２）が印加される。オン電圧（ＶＯＮ）を所定の閾電圧Ｖｔｈよりも大きくし、半選択電圧（ＶＯＮ／２）を所定の閾電圧Ｖｔｈよりも小さくすることで、選択対象メモリセルＭＣのみを選択することが可能である。
図３の説明に戻ると、読み出し／書き込み回路１２０は、選択されたメモリセルＭＣに対して読み出し或いは書き込みを行うものである。ページバッファ１３０は、メモリセルＭＣから読み出されたデータ及びメモリセルＭＣに書き込まれるデータを一時的に保持するものである。
以下、読み出し／書き込み回路１２０の構成及び読み出し／書き込み回路１２０で行われる動作等について、図１２〜図１５を参照して説明する。
図１２は、読み出し／書き込み回路１２０及びページバッファ１３０の構成を示したブロック図である。
読み出し／書き込み回路１２０は、プリ回路部１２１及びセンスアンプ部１２２を含んでいる。プリ回路部１２１は、電流供給回路１２１ａ及び信号伝達回路１２１ｂを含んでいる。また、センスアンプ部１２２は、増幅回路１２２ａ及び比較回路１２２ｂを含んでおり、データ信号取得回路として機能する。
図１３は、プリ回路部１２１の構成を示した回路図である。具体的には、プリ回路部１２１に含まれる電流供給回路１２１ａ及び信号伝達回路１２１ｂの構成を示した回路図である。
電流供給回路１２１ａは、選択されたメモリセルＭＣに含まれる磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬの直列接続に電流を供給するものである。具体的には、電流供給回路１２１ａは、磁気抵抗効果素子ＭＴＪにデータを書き込む際の書き込み電流、磁気抵抗効果素子ＭＴＪからデータを読み出す際の読み出し電流、及びメモリセルＭＣに対するフォーミング処理を行う際のフォーミング電流を、直列接続された磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬに供給する。
電流供給回路１２１ａは、メモリセルＭＣに定電流を供給する定電流回路として機能するものであり、トランジスタ１２１ａ１及び１２１ａ２によって構成されている。トランジスタ１２１ａ１のゲート電圧ＶＬＯＡＤの大きさを制御することで、メモリセルＭＣに供給される電流の大きさが制御される。具体的には、読み出し電流よりも書き込み電流の方が大きく、書き込み電流よりもフォーミング電流の方が大きくなるように、ゲート電圧ＶＬＯＡＤの大きさが調整される。トランジスタ１２１ａ１にはトランジスタ１２１ａ２が直列に接続されており、トランジスタ１２１ａ２のゲート電圧ＶＥＮＢを制御してトランジスタ１２１ａ２をオン状態にすることで、トランジスタ１２１ａ１からトランジスタ１２１ａ２介してメモリセルＭＣに定電流が供給される。
信号伝達回路１２１ｂは、メモリセルＭＣから読み出されたデータ信号（磁気抵抗効果素子ＭＴＪに記憶されているにデータに応じた信号）を図１２のセンスアンプ部１２２に伝達するものであり、トランスミッションゲート１２１ｂ１及び１２１ｂ２によって構成されている。トランスミッションゲート１２１ｂ１をオン状態にすることで、メモリセルＭＣから読み出されたデータ信号Ｖ１ｓｔがトランスミッションゲート１２１ｂ１を介してセンスアンプ部１２２に伝達され、トランスミッションゲート１２１ｂ２をオン状態にすることで、メモリセルＭＣから読み出されたデータ信号Ｖ２ｎｄがトランスミッションゲート１２１ｂ２を介してセンスアンプ部１２２に伝達される。なお、データ信号Ｖ１ｓｔ及びＶ２ｎｄはそれぞれ、自己参照読み出し動作における１回目及び２回目の読み出し信号に対応する。
自己参照読み出しは、第１の読み出し動作、書き込み動作及び第２の読み出し動作を順番に行うことで、磁気抵抗効果素子ＭＴＪに記憶されているにデータを判別する読み出し方法である。
まず、第１の読み出し動作では、読み出し対象であるメモリセルＭＣ（対象メモリセルＭＣ）に記憶されている対象データ（高抵抗状態に対応するデータ或いは低抵抗状態に対応するデータ）を読み出す。続いて、対象メモリセルＭＣに対して高抵抗状態及び低抵抗状態の一方のデータ（参照データ）を書き込む。その後、第２の読み出し動作で、対象メモリセルＭＣに書き込まれている参照データを読み出す。
第１の読み出し動作で読み出された対象データ（上述したデータ信号Ｖ１ｓｔに対応するデータ）が第２の読み出し動作で読み出された参照データ（上述したデータ信号Ｖ２ｎｄに対応するデータ）と同じであれば、読み出された２つのデータのデータ信号（データ信号Ｖ１ｓｔ及びＶ２ｎｄ）にはほとんど差が生じない。一方、第１の読み出し動作で読み出された対象データと第２の読み出し動作で読み出された参照データとが異なっていれば、読み出された２つのデータのデータ信号（データ信号Ｖ１ｓｔ及びＶ２ｎｄ）には大きな差が生じる。
自己参照読み出しでは、上述した原理に基づき、データ信号Ｖ１ｓｔとデータ信号Ｖ２ｎｄとの差が基準値よりも大きいか小さいかを判定することで、対象メモリセルＭＣに記憶されている対象データを判別するものである。したがって、自己参照読み出しを行うことにより、メモリセルＭＣ間で特性がばらついていても、的確にデータを読み出すことが可能である。
図１４は、電流供給回路１２１ａ及びメモリセルＭＣに含まれる磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬの等価回路を示した図である。
図１３に示した電流供給回路１２１ａとメモリセルＭＣとの接続点の電圧をＶｘとし、電流供給回路１２１ａから供給される定電流（読み出し電流）をｉｃｏｎｓｔ、磁気抵抗効果素子ＭＴＪの抵抗をＲｍｔｊ、セレクタＳＥＬのオン抵抗をＲｓｅｌ、寄生抵抗成分をＲｐａｒａとすると、以下の式
Ｖｘ≒（Ｒｍｔｊ＋Ｒｓｅｌ＋Ｒｐａｒａ）×ｉｃｏｎｓｔ＋Ｖｈｏｌｄ
が成り立つ。
磁気抵抗効果素子ＭＴＪの抵抗Ｒｍｔｊは、磁気抵抗効果素子ＭＴＪが低抵抗状態である場合と高抵抗状態である場合とで異なっている。したがって、磁気抵抗効果素子ＭＴＪの抵抗状態（低抵抗状態、高抵抗状態）に応じた電圧Ｖｘが得られる。この電圧Ｖｘがデータ信号Ｖ１ｓｔ又はＶ２ｎｄとして信号伝達回路１２１ｂに送られる。すなわち、読み出し電流ｉｃｏｎｓｔをメモリセルＭＣに供給することによって得られた信号が、データ信号Ｖ１ｓｔ又はＶ２ｎｄとして信号伝達回路１２１ｂに送られる。
上述したように、信号伝達回路１２１ｂは、トランスミッションゲート１２１ｂ１及び１２１ｂ２で構成されている。トランスミッションゲート１２１ｂ１をオン状態にすることで、データ信号Ｖ１ｓｔがセンスアンプ部（データ信号取得回路）１２２に送られ、データ信号Ｖ１ｓｔがセンスアンプ部１２２によって取得される。また、トランスミッションゲート１２１ｂ２をオン状態にすることで、データ信号Ｖ２ｎｄがセンスアンプ部（データ信号取得回路）１２２に送られ、データ信号Ｖ２ｎｄがセンスアンプ部１２２によって取得される。
図１５は、センスアンプ部１２２内の増幅回路１２２ａの具体的な構成を示した回路図である。
増幅回路１２２ａは、ＰＭＯＳトランジスタＭ１２〜Ｍ１７及びＮＭＯＳトランジスタＭ１８〜Ｍ２７によって構成されている。増幅回路１２２ａでは、トランジスタＭ２４及びＭ２６のゲートにそれぞれデータ信号Ｖ１ｓｔ及びＶ２ｎｄが入力されており、データ信号Ｖ１ｓｔ及びＶ２ｎｄが増幅されてデータ出力信号ＤＯ及びＤＯＢが生成される。また、トランジスタＭ２５及びＭ２７のゲートにそれぞれシフト信号（オフセット信号）Ｖｓｈｆｔ１及びＶｓｈｆｔ２が入力されており、データ信号Ｖ１ｓｔ及びＶ２ｎｄに応じてオフセットが与えられる。
図１２に示すように、増幅回路１２２ａには比較回路１２２ｂが接続されている。比較回路１２２ｂでは、増幅回路１２２ａで生成されたデータ出力信号ＤＯ及びＤＯＢの電圧差が比較され、比較結果が出力される。
図３の説明に戻ると、検出回路１４０は、電流供給回路１２１ａによる電流（書き込み電流、読み出し電流或いはフォーミング電流）の供給動作が可能になった後に、セレクタＳＥＬがオン状態になったことを検出するものである。
検出回路１４０は、メモリセルアレイ１１０のシンク側に設けられている。すなわち、検出回路１４０は、電流供給回路１２１ａから供給されメモリセルＭＣ（磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬ）を通過した電流が流れ込む側に設けられている。検出回路１４０は、メモリセルＭＣ（磁気抵抗効果素子ＭＴＪ及びセレクタＳＥＬ）を通過した電流に基づく値を基準値と比較することで、セレクタＳＥＬがオン状態になったことを検出する。
図１６は、検出回路１４０の構成を示した図である。検出回路１４０は、抵抗素子１４１、増幅回路１４２及び比較回路１４３を含んでいる。
メモリセルＭＣを通過した電流ＩＤＥＴは、抵抗素子１４１に流れ込み、抵抗素子１４１によって電流−電圧変換される。セレクタＳＥＬがオフ状態のときには、電流ＩＤＥＴはほとんど流れないため、抵抗素子１４１の両端間の電圧差（Ｖｃｓ１−Ｖｃｓ２）は小さい。セレクタＳＥＬがオン状態になると、電流ＩＤＥＴが大幅に増加するため、抵抗素子１４１の両端間の電圧差（Ｖｃｓ１−Ｖｃｓ２）も大幅に増加する。
電圧差（Ｖｃｓ１−Ｖｃｓ２）は増幅回路１４２で増幅され、増幅回路１４２の出力電圧Ｖａｍｐは比較回路１４３で基準値（基準電圧Ｖｒｅｆ）と比較される。すなわち、メモリセルＭＣを通過した電流ＩＤＥＴに基づく値（電圧Ｖａｍｐ）が基準値（基準電圧Ｖｒｅｆ）と比較される。電圧Ｖａｍｐが基準電圧Ｖｒｅｆよりも小さい場合にはセレクタＳＥＬはオフ状態であり、電圧Ｖａｍｐが基準電圧Ｖｒｅｆよりも大きい場合にはセレクタＳＥＬはオン状態である。比較結果は、検出信号ＤＥＴとして検出回路１４０から出力される。
検出回路１４０からの検出信号ＤＥＴは、制御回路１５０に入力する。制御回路１５０では、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として、読み出し／書き込み回路１２０のタイミング制御を行う。具体的には、セレクタＳＥＬがオフ状態からオン状態に移行すると、検出信号ＤＥＴが非アクティブ状態からアクティブ状態に移行する。制御回路１５０では、検出信号ＤＥＴが非アクティブ状態からアクティブ状態に移行した時点を起点として、読み出し／書き込み回路１２０のタイミング制御を行う。
図１７は、制御回路１５０の機能的な構成を示したブロック図である。制御回路１５０は、書き込み制御回路１５１、読み出し制御回路１５２及びフォーミング制御回路１５３を含んでいる。
書き込み制御回路１５１は、書き込み動作時において、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として、電流供給回路１２１ａからの書き込み電流の供給を停止するまでの時間を制御する。具体的には、書き込み制御回路１５１は、上記検出時点（起点）から所定時間が経過したときに電流供給回路１２１ａが書き込み電流の供給を停止するように制御を行う。
書き込み制御回路１５１は、書き込み電流供給時間計測回路１５１ａ、書き込み電流供給時間判定回路１５１ｂ及び書き込み電流供給停止指示回路１５１ｃを含んでいる。
書き込み電流供給時間計測回路１５１ａは、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したとき（検出信号ＤＥＴが非アクティブ状態からアクティブ状態に移行した時点）を起点として、書き込み電流の供給時間を計測する。書き込み電流供給時間判定回路１５１ｂは、書き込み電流の供給時間が所定の経過時間に達したか否かを判定する。書き込み電流供給停止指示回路１５１ｃは、書き込み電流の供給時間が所定の時間に達したと判定されたときに、書き込み電流の供給を停止するよう電流供給回路１２１ａを制御する。
読み出し制御回路１５２は、読み出し動作時において、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として、センスアンプ部（データ信号取得回路）１２２がデータ信号を取得するまでの時間を制御する。具体的には、読み出し制御回路１５２は、上記検出時点（起点）から所定時間が経過したときに、メモリセルＭＣからのデータ信号をセンスアンプ部（データ信号取得回路）１２２が取得するように制御を行い、データ信号が取得された後に電流供給回路１２１ａが読み出し電流の供給を停止するように制御を行う。
読み出し制御回路１５２は、読み出し電流供給時間計測回路１５２ａ、読み出し電流供給時間判定回路１５２ｂ、データ信号取得指示回路１５２ｃ及び読み出し電流供給停止指示回路１５２ｄを含んでいる。
読み出し電流供給時間計測回路１５２ａは、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したとき（検出信号ＤＥＴが非アクティブ状態からアクティブ状態に移行した時点）を起点として、読み出し電流の供給時間を計測する。読み出し電流供給時間判定回路１５２ｂは、読み出し電流の供給時間が所定の経過時間に達したか否かを判定する。データ信号取得指示回路１５２ｃは、読み出し電流の供給時間が所定の時間に達したと判定されたときに、センスアンプ部（データ信号取得回路）１２２がメモリセルＭＣからのデータ信号を取得するように指示を行う。読み出し電流供給停止指示回路１５２ｄは、センスアンプ部１２２がデータ信号を取得した後に、読み出し電流の供給を停止するよう電流供給回路１２１ａを制御する。
フォーミング制御回路１５３は、フォーミング電流の供給に基づいてセレクタＳＥＬがオン状態になった後に、短い経過時間（書き込み動作時に電流供給回路１２１ａが書き込み電流の供給を行っている時間（所定時間）よりも短い経過時間）でフォーミング電流の供給を停止するよう電流供給回路１２１ａを制御する。具体的には、フォーミング制御回路１５３は、セレクタＳＥＬがオン状態になった直後に、フォーミング電流の供給を停止するよう電流供給回路１２１ａを制御する。フォーミング制御回路１５３は、フォーミング電流供給停止指示回路１５３ａを含んでおり、フォーミング電流供給停止指示回路１５３ａによって、フォーミング電流の供給を停止するよう電流供給回路１２１ａが制御される。
まず、書き込み動作時のタイミング制御について、図１８及び図１９を参照して説明する。図１８は書き込み動作を示したフローチャートであり、図１９は書き込み動作を示したタイミングチャートである。
まず、書き込み動作が開始され、電流供給回路１２１ａによる書き込み電流の供給動作が可能になる（Ｓ１１）。具体的には、まず、図１９（ｂ）に示すように、トランジスタ１２１ａ１（図１３参照）のゲートに対して書き込み電流供給用の電圧ＶＬＯＡＤＷが印加される。その後、図１９（ｃ）に示すように、トランジスタ１２１ａ２のゲートにオン電圧ＶＥＮＢＷが印加され、トランジスタ１２１ａ２がオン状態に移行する。トランジスタ１２１ａ２がオン状態になることで、書き込み電流の供給動作が可能になる。ただし、この段階では、書き込み電流の供給動作が可能になるだけであり、セレクタＳＥＬはオン状態にはなっておらず、磁気抵抗効果素子ＭＴＪへの書き込み電流の供給は開始されていない。すなわち、書き込み動作が開始されても、セレクタＳＥＬがオン状態に達するまでは起動期間であり、この起動期間では磁気抵抗効果素子ＭＴＪに書き込み電流は供給されていない。
トランジスタ１２１ａ２がオン状態に移行して電流供給回路１２１ａによる書き込み電流の供給動作が可能になった後、ある程度の時間が経過すると、書き込み電流の供給が実際に開始される（Ｓ１２）。具体的には、図１９（ｅ）に示すように、メモリセルＭＣへの印加電圧が増加し、図１９（ａ）に示すように、セレクタＳＥＬがオフ状態からオン状態へと移行する。これにより、磁気抵抗効果素子ＭＴＪへの書き込み電流の供給が開始される。
メモリセルＭＣに書き込み電流が供給されることでメモリセルＭＣから検出回路１４０に電流が流れ込み、検出回路１４０では流れ込んだ電流によってセレクタＳＥＬがオン状態になったことを検出する（Ｓ１３）。具体的には、抵抗素子１４１（図１６参照）の両端間の電圧差（Ｖｃｓ１−Ｖｃｓ２）に基づき、セレクタＳＥＬがオン状態になったことが検出される。図１９（ｆ）が電圧Ｖｃｓ１を示しており、図１９（ｇ）が電圧Ｖｃｓ２を示している。この電圧差（Ｖｃｓ１−Ｖｃｓ２）が増幅され、増幅回路１４２から電圧Ｖａｍｐが出力される。この電圧Ｖａｍｐは、比較回路１４３で基準電圧Ｖｒｅｆと比較され、電圧Ｖａｍｐが基準電圧Ｖｒｅｆよりも大きくなると、図１９（ｈ）に示すように、比較回路１４３から出力される検出信号ＤＥＴが非アクティブ状態からアクティブ状態に移行する。
検出信号ＤＥＴがアクティブ状態に移行すると、書き込み電流供給時間計測回路１５１ａ（図１７参照）は、図１９（ｄ）に示すように、図１９（ｈ）の検出信号ＤＥＴがアクティブ状態に移行した時点を起点として、書き込み電流供給時間の計測を開始する（Ｓ１４）。すなわち、図１９（ｄ）のｔ１１時点を起点として、書き込み電流供給時間の計測が開始される。
書き込み電流供給時間判定回路１５１ｂでは、書き込み電流供給時間が所定時間を経過したか否かを判定する（Ｓ１５）。
書き込み電流供給時間が所定時間を経過したと判定されると、図１９（ｄ）のｔ１２時点で、書き込み電流供給停止指示回路１５１ｃからの指示信号によって電流供給回路１２１ａからの書き込み電流の供給が停止される（Ｓ１６）。具体的には、図１９（ｃ）に示すように、書き込み電流供給停止指示回路１５１ｃからの指示信号によって電流供給回路１２１ａのトランジスタ１２１ａ２がオフ状態になり、電流供給回路１２１ａからの書き込み電流の供給が停止される。
次に、読み出し動作時のタイミング制御について、図２０及び図２１を参照して説明する。図２０は読み出し動作を示したフローチャートであり、図２１は読み出し動作を示したタイミングチャートである。
まず、読み出し動作が開始され、電流供給回路１２１ａによる読み出し電流の供給動作が可能になる（Ｓ２１）。具体的には、まず、図２１（ｂ）に示すように、トランジスタ１２１ａ１（図１３参照）のゲートに対して読み出し電流供給用の電圧ＶＬＯＡＤＲが印加される。その後、図２１（ｃ）に示すように、トランジスタ１２１ａ２のゲートにオン電圧ＶＥＮＢＲが印加され、トランジスタ１２１ａ２がオン状態に移行する。トランジスタ１２１ａ２がオン状態になることで、読み出し電流の供給動作が可能になる。ただし、この段階では、読み出し電流の供給動作が可能になるだけであり、セレクタＳＥＬはオン状態にはなっておらず、磁気抵抗効果素子ＭＴＪへの読み出し電流の供給は開始されていない。すなわち、読み出し動作が開始されても、セレクタＳＥＬがオン状態に達するまでは起動期間であり、この起動期間では磁気抵抗効果素子ＭＴＪに読み出し電流は供給されていない。
トランジスタ１２１ａ２がオン状態に移行して電流供給回路１２１ａによる読み出し電流の供給動作が可能になった後、ある程度の時間が経過すると、読み出し電流の供給が実際に開始される（Ｓ２２）。具体的には、図２１（ｅ）に示すように、メモリセルＭＣへの印加電圧が増加し、図２１（ａ）に示すように、セレクタＳＥＬがオフ状態からオン状態へと移行する。これにより、磁気抵抗効果素子ＭＴＪへの読み出し電流の供給が開始される。
メモリセルＭＣに読み出し電流が供給されることでメモリセルＭＣから検出回路１４０に電流が流れ込み、検出回路１４０では流れ込んだ電流によってセレクタＳＥＬがオン状態になったことを検出する（Ｓ２３）。具体的には、抵抗素子１４１（図１６参照）の両端間の電圧差（Ｖｃｓ１−Ｖｃｓ２）に基づき、セレクタＳＥＬがオン状態になったことが検出される。図２１（ｆ）が電圧Ｖｃｓ１を示しており、図２１（ｇ）が電圧Ｖｃｓ２を示している。この電圧差（Ｖｃｓ１−Ｖｃｓ２）が増幅され、増幅回路１４２から電圧Ｖａｍｐが出力される。この電圧Ｖａｍｐは、比較回路１４３で基準電圧Ｖｒｅｆと比較され、電圧Ｖａｍｐが基準電圧Ｖｒｅｆよりも大きくなると、図２１（ｈ）に示すように、比較回路１４３から出力される検出信号ＤＥＴが非アクティブ状態からアクティブ状態に移行する。
検出信号ＤＥＴがアクティブ状態に移行すると、読み出し電流供給時間計測回路１５２ａ（図１７参照）は、図２１（ｄ）に示すように、図２１（ｈ）の検出信号ＤＥＴがアクティブ状態に移行した時点を起点として、読み出し電流供給時間の計測を開始する（Ｓ２４）。すなわち、図２１（ｄ）のｔ２１時点を起点として、読み出し電流供給時間の計測が開始される。
読み出し電流供給時間判定回路１５２ｂでは、読み出し電流供給時間が所定時間を経過したか否かを判定する（Ｓ２５）。
読み出し電流供給時間が所定時間を経過したと判定されると、データ信号取得指示回路１５２ｃからの指示信号により、データ信号（Ｖ１ｓｔ或いはＶ２ｎｄ）がセンスアンプ部１２２に送られ、データ信号が取得される（Ｓ２６）。すなわち、図２１（ｄ）のｔ２２時点で読み出し電流供給時間が所定時間に達し、ｔ２２時点のデータ信号がセンスアンプ部１２２で取得される。具体的には、ｔ２２時点でデータ信号取得指示回路１５２ｃからの指示信号により、信号伝達回路１２１ｂのトランスミッションゲート１２１ｂ１又は１２１ｂ２がオン状態となり、メモリセルＭＣから読み出されたデータ信号Ｖ１ｓｔ又はＶ２ｎｄがトランスミッションゲート１２１ｂ１又は１２１ｂ２を介してセンスアンプ部１２２に伝達される。
上記のようにしてデータ信号が取得された後、図２１（ｄ）のｔ２３時点で、読み出し電流供給停止指示回路１５２ｄからの指示信号によって電流供給回路１２１ａからの読み出し電流の供給が停止される（Ｓ２７）。具体的には、図２１（ｃ）に示すように、読み出し電流供給停止指示回路１５２ｄからの指示信号によって電流供給回路１２１ａのトランジスタ１２１ａ２がオフ状態になり、電流供給回路１２１ａからの読み出し電流の供給が停止される。
次に、フォーミング動作時のタイミング制御について説明する。
フォーミング処理は、１回目の閾電圧Ｖｔｈが高いために必要な一種の書き込み処理であり、上述した記憶装置の初期段階に行われる処理である。フォーミング処理を行うことで、メモリセルＭＣが適切な初期状態に設定される。フォーミング処理でメモリセルＭＣに供給される電流は、書き込み電流及び読み出し電流よりも大きい。フォーミング処理ではメモリセルＭＣに大きな電流が供給されるため、フォーミング処理でのメモリセルＭＣへの電流供給時間を、上述した書き込み動作時及び読み出し動作時の電流供給時間よりも短くしたい。
図２２は、フォーミング動作を示したフローチャートである。
まず、フォーミング動作が開始され、電流供給回路１２１ａによるフォーミング電流の供給動作が可能になる（Ｓ３１）。このときの基本的な動作は、図１８に示した書き込み動作におけるステップＳ１１と同様であり、トランジスタ１２１ａ１及び１２１ａ２（図１３参照）がオン状態に設定される。
フォーミング電流の供給動作が可能になった後、ある程度の時間が経過すると、書き込み動作におけるステップＳ１２と同様にして、フォーミング電流の供給が実際に開始される（Ｓ３２）。
メモリセルＭＣにフォーミング電流が供給されることで、メモリセルＭＣから検出回路１４０に電流が流れ込み、セレクタＳＥＬがオン状態になったことが検出回路１４０で検出される（Ｓ３３）。このときの基本的な検出動作は、書き込み動作におけるステップＳ１３の動作と同様である。
上述したように、フォーミング処理ではメモリセルＭＣに大きな電流が流れるため、フォーミング処理でのメモリセルＭＣへの電流供給時間は短い。したがって、セレクタＳＥＬがオン状態になったことが検出された後に、短い経過時間（書き込み動作時に電流供給回路１２１ａが書き込み電流の供給を行っている時間（図１９のｔ１１時点からｔ１２時点までの経過時間に対応）よりも短い経過時間）でフォーミング電流の供給が停止される（Ｓ３４）。具体的には、セレクタＳＥＬがオン状態になったことが検出された直後に、フォーミング電流の供給が停止される。すなわち、メモリセルＭＣへの電流供給時間を計測することなく、セレクタＳＥＬがオン状態になったことが検出された直後にフォーミング電流の供給が停止される。基本的な停止動作は、書き込み動作におけるステップＳ１６の動作と同様である。なお、図１４の検出回路側（電流シンク側）のスイッチＭｓｎｋでフォーミング電流の供給を停止するようにしてもよい。
なお、上述した書き込み動作、読み出し動作及びフォーミング動作において、所定時間内にセレクタＳＥＬがオン状態になったことを検出回路１４０で検出できなかった場合には、判定回路１６０（図３参照）によってエラー判定が行われ、予め決められたエラー処理が行われる。
次に、自己参照読み出し動作について、図２３に示したフローチャートを参照して説明する。
まず、第１の読み出し動作を行う（Ｓ４１）。すなわち、対象メモリセルＭＣに記憶されている対象データの読み出しを行う。この第１の読み出し動作は、上述した読み出し動作（図２０及び図２１等で示した読み出し動作）を利用して行われる。第１の読み出し動作により、データ信号Ｖ１ｓｔが、トランスミッションゲート１２１ｂ１（図１３参照）を介してセンスアンプ部１２２（図１２参照）に送られる。
次に、リセット書き込み動作を行う（Ｓ４２）。すなわち、対象メモリセルＭＣに対して参照データを書き込む。このリセット書き込み動作は、上述した書き込み動作（図１８及び図１９等で示した書き込み動作）を利用して行われる。
次に、第２の読み出し動作を行う（Ｓ４３）。すなわち、対象メモリセルＭＣに記憶されている参照データの読み出しを行う。この第２の読み出し動作は、上述した読み出し動作（図２０及び図２１等で示した読み出し動作）を利用して行われる。第２の読み出し動作により、データ信号Ｖ２ｎｄが、トランスミッションゲート１２１ｂ２を介してセンスアンプ部１２２に送られる。
次に、第１の読み出し動作で読み出された対象データを、第２の読み出し動作で読み出された参照データと比較することで、対象メモリセルＭＣに記憶されている対象データを判別する。具体的には、比較回路１２２ｂ（図１２参照）によって対象データが参照データと比較される。
以上のように、本実施形態では、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として所定の処理が行われるため、磁気抵抗効果素子ＭＴＪに対して的確に書き込みや読み出しを行うことが可能となる。
スピン注入による磁化の反転は、室温の熱エネルギー、すなわちフォノンの助けを借りて行われるポアソン過程であるため、本質的に確率現象である。そのため、磁化反転の書き込み電流Ｉｃは、フォノンの影響で本質的に施行毎に揺らぐ量である。その揺らぎ幅は磁化反転過程や書き込み電流のパルス幅に依存する。スピン注入による磁気抵抗効果素子の磁化の反転確率は、単純な熱活性過程で示すことができると考えられている。また、磁気抵抗効果素子のトンネルバリア層の信頼性が電流或いは電圧と印加時間とに依存することは、絶縁膜の信頼性において広く知られている。また、セレクタのオンオフ時間については、確率的な現象として示されている。
上述したことからわかるように、磁気抵抗効果素子等の抵抗変化記憶素子とセレクタとによってメモリセルが構成された記憶装置では、的確な時間制御が重要である。本実施形態では、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として所定の処理が行われるため、的確な時間制御を行うことが可能である。
すなわち、書き込み動作では、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として、電流供給回路１２１ａからの書き込み電流の供給を停止するまでの時間を制御するため、以下に述べるように、的確なタイミングで書き込みを終了させることができる。
一般的に、メモリセルＭＣの特性にはばらつきがあるため、書き込み動作が開始された後、実際にセレクタＳＥＬがオン状態に移行するまでの時間にもばらつきが生じる。したがって、書き込み動作が開始された時点（例えば、図１３のトランジスタ１２１ａ２にオン信号を印加した時点）を起点として、書き込み時間を規定した場合には、セレクタＳＥＬがオン状態に移行するまでの時間のばらつきによって、磁気抵抗効果素子ＭＴＪに対する書き込み電流供給時間にもばらつきが生じる。そのため、メモリセルＭＣによっては、磁気抵抗効果素子ＭＴＪへの書き込みが完了する前に書き込み時間が終了し、書き込み不良が生じるおそれがある。一方、書き込み不良を防止するために書き込み時間を長くすると、書き込み動作に費やす時間が長くなり、処理速度の低下を招くことになる。
本実施形態では、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として、書き込み電流の供給を停止するまでの時間を制御するため、磁気抵抗効果素子ＭＴＪに対する書き込み電流の供給時間を一定にすることができ、書き込み不良の発生及び処理速度の低下のいずれも抑制することが可能である。
また、読み出し動作では、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として、データ信号取得回路（センスアンプ１２２）がデータ信号を取得するまでの時間を制御するため、以下に述べるように、的確なタイミングでデータ信号を取得することができる。
上述したように、メモリセルＭＣの特性にはばらつきがある。そのため、読み出し動作が開始された後、実際にセレクタＳＥＬがオン状態に移行するまでの時間にもばらつきが生じる。したがって、読み出し動作が開始された時点（例えば、図１３のトランジスタ１２１ａ２にオン信号を印加した時点）を起点としてデータ信号を取得するまでの時間を規定した場合には、セレクタＳＥＬがオン状態に移行するまでの時間のばらつきによって、磁気抵抗効果素子ＭＴＪに対する読み出し電流供給時間にもばらつきが生じてしまう。そのため、メモリセルＭＣによっては、磁気抵抗効果素子ＭＴＪから読み出されるデータ信号が安定化する前に読み出し時間が終了し、読み出し不良が生じるおそれがある。一方、読み出し不良を防止するために読み出し時間を長くすると、読み出し動作に費やす時間が長くなり、処理速度の低下を招くことになる。
本実施形態では、検出回路１４０でセレクタＳＥＬがオン状態になったことを検出したときを起点として、データ信号を取得するまでの時間を制御するため、データ信号取得までの磁気抵抗効果素子ＭＴＪへの読み出し電流の供給時間を一定にすることができ、読み出し不良の発生及び処理速度の低下のいずれも抑制することが可能である。
また、本実施形態では、検出回路１４０が、メモリセルＭＣを通過した電流が流れ込む側（シンク側）に設けられているため、セレクタＳＥＬがオン状態になったことを的確に検出することができる。すなわち、本実施形態では、オン状態のセレクタＳＥＬを通過した電流を検出回路１４０で検出するため、セレクタＳＥＬがオン状態になったことを確実に検出することができる。
なお、上述した実施形態では、抵抗変化記憶素子として磁気抵抗効果素子を用いたが、例えば、ＰＣＭ素子（相変化記憶素子）等の他の抵抗変化記憶素子を用いてもよい。
また、上述した実施形態では、スイッチング素子として、図９に示すような特性を有するセレクタを用いたが、スイッチング機能を有する（オン状態及びオフ状態を有する）他のスイッチング素子を用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…記憶装置 ２０…メモリコントローラ
２１…ホストインターフェース ２２…データバッファ
２３…レジスタ ２４…ＣＰＵ
２５…デバイスインターフェース ２６…ＥＣＣ回路
３０…メモリシステム ４０…ホスト
１００…コア回路 １１０…メモリセルアレイ
１１１…サブメモリセルアレイ １１２…アレイ部
１１３…カラムスイッチ回路 １１４…ロウスイッチ回路
１２０…読み出し／書き込み回路 １２１…プリ回路部
１２１ａ…電流供給回路 １２１ａ１、１２１ａ２…トランジスタ
１２１ｂ…信号伝達回路 １２１ｂ１、１２１ｂ２…トランスミッションゲート
１２２…センスアンプ部（データ信号取得回路）
１２２ａ…増幅回路 １２２ｂ…比較回路
１３０…ページバッファ １４０…検出回路
１４１…抵抗素子 １４２…増幅回路 １４３…比較回路
１５０…制御回路 １５１…書き込み制御回路
１５２…読み出し制御回路 １５３…フォーミング制御回路
１６０…判定回路
２００…周辺回路 ２０１…カラムデコーダ ２０２…ロウデコーダ
２０３…コマンドアドレス入力回路 ２０４…コントローラ
２０５…Ｉ／Ｏ回路
ＭＣ…メモリセル ＭＴＪ…磁気抵抗効果素子（抵抗変化記憶素子）
ＳＥＬ…セレクタ（スイッチング素子）

Claims (13)

  1. 第１の方向に延伸する第１の配線と、
    前記第１の方向と交差する第２の方向に延伸する第２の配線と、
    前記第１の配線と前記第２の配線との間に接続され、抵抗状態に応じてデータを記憶する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、
    前記抵抗変化記憶素子にデータを書き込む際に、前記抵抗変化記憶素子及び前記スイッチング素子に書き込み電流を供給する電流供給回路と、
    前記電流供給回路による書き込み電流の供給動作が可能になった後に、前記スイッチング素子がオン状態になったことを検出する検出回路と、
    前記検出回路で前記スイッチング素子がオン状態になったことを検出したときを起点として、前記電流供給回路からの書き込み電流の供給を停止するまでの時間を制御する制御回路と、
    を備えることを特徴とする記憶装置。
  2. 前記制御回路は、前記起点から所定時間が経過したときに前記電流供給回路が前記書き込み電流の供給を停止するように制御を行う
    ことを特徴とする請求項１に記載の記憶装置。
  3. 前記電流供給回路は、前記メモリセルに対するフォーミング処理を行う際に、前記抵抗変化記憶素子及び前記スイッチング素子にフォーミング電流を供給し、
    前記検出回路は、前記電流供給回路によるフォーミング電流の供給動作が可能になった後に、前記スイッチング素子がオン状態になったことを検出し、
    前記制御回路は、前記フォーミング電流の供給に基づいて前記スイッチング素子がオン状態になった後に、前記検出回路で前記スイッチング素子がオン状態になったことを検出したときを起点として前記電流供給回路が前記フォーミング電流の供給を停止するように制御を行う
    ことを特徴とする請求項２に記載の記憶装置。
  4. 前記電流供給回路は、前記メモリセルに対するフォーミング処理を行う際に、前記抵抗変化記憶素子及び前記スイッチング素子にフォーミング電流を供給し、
    前記検出回路は、前記電流供給回路によるフォーミング電流の供給動作が可能になった後に、前記スイッチング素子がオン状態になったことを検出し、
    前記制御回路は、前記フォーミング電流の供給に基づいて前記スイッチング素子がオン状態になった直後に、前記検出回路で前記スイッチング素子がオン状態になったことを検出したときを起点として、前記検出回路が前記フォーミング電流の供給を停止するように制御を行う
    ことを特徴とする請求項１に記載の記憶装置。
  5. 第１の方向に延伸する第１の配線と、
    前記第１の方向と交差する第２の方向に延伸する第２の配線と、
    前記第１の配線と前記第２の配線との間に接続され、抵抗状態に応じてデータを記憶する抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、
    前記抵抗変化記憶素子からデータを読み出す際に、前記抵抗変化記憶素子及び前記スイッチング素子に読み出し電流を供給する電流供給回路と、
    前記抵抗変化記憶素子に記憶されているデータに応じたデータ信号であって、前記読み出し電流の供給によって得られたデータ信号を取得するデータ信号取得回路と、
    前記電流供給回路による読み出し電流の供給動作が可能になった後に、前記スイッチング素子がオン状態になったことを検出する検出回路と、
    前記検出回路で前記スイッチング素子がオン状態になったことを検出したときを起点として、前記データ信号取得回路が前記データ信号を取得するまでの時間を制御する制御回路と、
    を備えることを特徴とする記憶装置。
  6. 前記制御回路は、前記起点から所定時間が経過したときに前記データ信号取得回路が前記データ信号を取得するように制御を行う
    ことを特徴とする請求項５に記載の記憶装置。
  7. 前記制御回路は、前記データ信号取得回路が前記データ信号を取得した後に、前記電流供給回路が前記読み出し電流の供給を停止するように制御を行う
    ことを特徴とする請求項５に記載の記憶装置。
  8. 前記検出回路は、前記抵抗変化記憶素子及び前記スイッチング素子を通過した電流に基づく値を基準値と比較することで、前記スイッチング素子がオン状態になったことを検出する
    ことを特徴とする請求項１又は５に記載の記憶装置。
  9. 前記検出回路は、前記メモリセルの直列接続２端子に対して前記電流供給回路とは反対側の電流シンク側に設けられている
    ことを特徴とする請求項１又は５に記載の記憶装置。
  10. 前記検出回路は、電流遮断スイッチを備え、前記メモリセルの直列接続２端子に対して前記電流供給回路とは反対側の電流シンク側に設けられ、電流検出時に前記電流遮断スイッチを制御する
    ことを特徴とする請求項１又は５に記載の記憶装置。
  11. 前記検出回路で前記スイッチング素子がオン状態になったことを検出できなかったことを判定する判定回路をさらに備える
    ことを特徴とする請求項１又は５に記載の記憶装置。
  12. 前記抵抗変化記憶素子は、磁気抵抗効果素子である
    ことを特徴とする請求項１又は５に記載の記憶装置。
  13. 前記スイッチング素子は、２端子間に印加される電圧が増加して第１の電圧に達するとオフ状態からオン状態に移行し、２端子間に印加される電圧が減少して前記第１の電圧よりも低い第２の電圧に達するとオン状態からオフ状態に移行する特性を有する
    ことを特徴とする請求項１又は５に記載の記憶装置。
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