CN102956268A - 数据读取电路、非易失性存储器件以及读取数据的方法 - Google Patents

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Abstract

一种非易失性存储器件包括单元阵列和感测放大电路，单元阵列包括多个存储单元。感测放大电路被配置成在存储单元的数据读取操作期间接收存储单元的数据电压、以及第一基准电压和第二基准电压，基于数据电压与第一基准电压和第二基准电压之间的电压电平差产生差分输出信号，并输出差分输出信号作为从存储单元读取的数据。

Description

数据读取电路、非易失性存储器件以及读取数据的方法
相关申请的交叉引用
本申请要求2011年8月25日在韩国知识产权局递交的第10-2011-0085146号韩国专利申请和2011年10月27日在韩国知识产权局递交的第10-2011-0110719号韩国专利申请的优先权，其公开通过引用被全部包含于此。
技术领域
本发明构思涉及数据读取电路，更具体地，涉及通过使用多个基准电压来执行数据读取操作的数据读取电路、包括该数据读取电路的非易失性存储器件，以及从该非易失性存储器件读取数据的方法。
背景技术
半导体存储器是一种在基于半导体的集成电路上实施的电子数据存储设备。半导体存储器件的例子可以包括易失性存储器件和非易失性存储器件。易失性存储器件为保持所存储的信息需要电力，非易失性存储器件则不需要。
非易失性存储器件的例子可以包括相变随机存取存储器（Phase ChangeRandom Access Memory，PRAM）、电阻随机存取存储器（Resistive RandomAccess Memory，RRAM）、磁随机存取存储器（Magnetic Random AccessMemory，MRAM）以及铁电随机存取存储器（Ferroelectric Random AccessMemory，FRAM）。PRAM通过更改制造器件的物质的状态来存储数据；RRAM使用例如复合金属氧化物的可变电阻材料来存储数据，所述复合金属氧化物的电阻值在被施加电压时改变；MRAM数据被由两个铁磁板形成的磁存储元件存储；并且，FRAM使用铁电层来存储数据。
具有改善的性能的半导体存储器件正在以几乎疯狂的速度发展。可以通过提高集成度、提高工作速度或者保障数据可靠性获得改善的性能。但是，由于很多因素所致，例如在制造半导体存储器件时出现的工艺偏差或者提供给用于操作半导体存储器件的电路（例如用于写或读数据的电路）的信号中的偏差，仍可能出现性能退化。因此，存在对于能够降低性能退化的半导体存储器件的需求。
发明内容
本发明构思提供了一种考虑到例如通常对性能有负面影响的多个因素，能够通过保障数据可靠性来改善半导体存储器件的性能的数据读取电路。本发明构思提供了一种包括该数据读取电路的非易失性存储器件，以及从该非易失性存储器件读取数据的方法。
根据本发明构思的一个示范性实施例，一种从非易失性存储器件读取数据的方法包括：在第一感测放大器处接收数据电压、第一基准电压和第二基准电压，其中，数据电压对应于存储在存储单元中的数据；在第一感测放大器处感测数据电压与第一基准电压和第二基准电压之间的电压电平差以产生第一差分输出信号和第二差分输出信号；以及在第二感测放大器处放大第一差分输出信号和第二差分输出信号以产生存储单元的读取数据。
第二感测放大器在第一延迟之后放大第一差分输出信号和第二差分输出信号。
第一延迟是从第一感测放大器被使能时到第二感测放大器被使能时的时间。
所述方法还包括：在接收数据电压和第一基准电压和第二基准电压之前，响应于控制信号，把第一感测放大器的第一差分输出端子和第二差分输出端子预充电到第一电平电压。
在第一感测放大器处执行的感测包括：存储施加于第一差分输出端子和第二差分输出端子的两个电压电平，其中，两个电压电平基于数据电压与第一基准电压和第二基准电压之间的电压电平差。
在第一感测放大器处执行的感测包括：响应于被延迟了第一延迟的控制信号，把所述两个电压电平作为第一差分输出信号和第二差分输出信号从第一感测放大器提供给第二感测放大器，其中，在第二感测放大器处执行的放大包含：放大第一差分输出信号和第二差分输出信号；以及，输出放大的第一差分输出信号和第二差分输出信号作为读取数据。
根据本发明构思的一个示范性实施例，一种非易失性存储器件包括：单元阵列，包括多个存储单元；以及，感测放大电路，被配置成在存储单元的数据读取操作期间接收存储单元的数据电压、第一基准电压和第二基准电压，基于数据电压与第一基准电压和第二基准电压之间的电压电平差产生差分输出信号，并输出差分输出信号作为从存储单元读取的数据。
感测放大电路包括：第一感测放大器，响应于控制信号，第一感测放大器被配置成接收数据电压和第一基准电压和第二基准电压，并基于数据电压与第一基准电压和第二基准电压之间的电压电平差产生差分输出信号；延迟单元，被配置成接收控制信号并产生经延迟的控制信号；以及，第二感测放大器，响应于经延迟的控制信号，第二感测放大器被配置成放大差分输出信号，并输出放大的差分输出信号作为从存储单元读取的数据。
所述非易失性存储器件还包括：第一基准电压产生单元，被配置成产生第一基准电压；以及，第二基准电压产生单元，被配置成产生第二基准电压，其中，第一基准电压和第二基准电压产生单元与单元阵列分离。
所述非易失性存储器件还包括基准单元阵列，基准单元阵列包括：第一基准单元，被配置成产生第一基准电压；以及，第二基准单元，被配置成产生第二基准电压。
第一基准单元和第二基准单元具有和存储单元相同的结构。
数据电压具有高电压电平或者低电压电平。
第一基准电压具有和数据电压相同的电压电平，并且第二基准电压具有和数据电压不同的电压电平。
第二基准电压具有和数据电压相同的电压电平，并且第一基准电压具有和数据电压不同的电压电平。
存储单元是磁随机存取存储器（MRAM）、相变随机存取存储器（PRAM）、电阻随机存取存储器（RRAM）或者铁电随机存取存储器（FRAM）。
根据本发明构思的一个示范性实施例，一种非易失性存储器件包括：包括存储单元、第一基准单元和第二基准单元的单元阵列，其中，存储单元被连接到第一位线，第一基准单元被连接到第二位线，并且第二基准单元被连接到第三位线；以及，感测放大器，被配置成接收从第一位线提供的存储单元的数据电压、从第二位线提供的第一基准单元的第一基准电压以及从第三位线提供的第二基准单元的第二基准电压，并且，响应于数据电压和第一基准电压和第二基准电压的接收，感测放大器被配置成确定数据电压与第一基准电压和第二基准电压之间的电压电平差，并输出该电压电平差作为从存储单元读取的数据。
数据电压与第一基准电压和第二基准电压之间的电压电平差是在从感测放大器的第一部分被控制信号使能时到延迟的控制信号使能感测放大器的第二部分时所测量的时间延迟之后确定的。
数据电压由包括存储单元的数据电压产生单元产生，第一基准电压由包括第一基准单元的第一基准电压产生单元产生，并且第二基准电压由包括第二基准单元的第二基准电压产生单元产生，其中，数据电压产生单元、第一基准电压产生单元和第二基准电压产生单元均具有相同的结构。
根据本发明构思的一个示范性实施例，一种非易失性存储器件包括：第一感测放大器、第二感测放大器和延迟单元，第一感测放大器包括用于接收数据电压的第一输入单元、用于接收第一基准电压和第二基准电压的第二输入单元、用于偏置第一感测放大器的第一偏置单元、用于对连接到第一输入单元的第一差分输出端子和连接到第二输入单元的第二差分输出端子进行预充电的预充电单元、用于存储第一差分输出端子处的第一电压的第一电容器，以及，用于存储第二差分输出端子处的第二电压的第二电容器，其中，第一电压和第二电压基于数据电压与第一基准电压和第二基准电压之间的电压电平差；延迟单元用于接收激活预充电单元的控制信号，将控制信号延迟，并把经延迟的控制信号提供给第二感测放大器；并且，第二感测放大器包括用于接收使能第二感测放大器的经延迟的控制信号的第二偏置单元，以及具有连接到第一差分输出端子的第一节点以及连接到第二差分输出端子的第二节点的锁存器，并且，当第二感测放大器被使能时，锁存器放大所存储的第一电压和第二电压，并通过第一差分输出端子和第二差分输出端子分别输出放大的第一电压和第二电压。
第一输入单元包括串联的第一晶体管和第二晶体管。
第一和第二晶体管包括金属氧化物半导体晶体管。
第二输入单元包括串联的第三晶体管和第四晶体管。
第三晶体管和第四晶体管包括金属氧化物半导体晶体管。
根据本发明构思的一个示范性实施例，一种自旋扭矩转移（STT）MRAM器件包括：感测放大器，具有接收从存储单元提供的数据电压的第一节点、接收第一基准电压的第二节点、接收第二基准电压的第三节点和输出作为从存储单元读取的数据的信号的第四节点，其中，所述信号基于数据电压与第一基准电压和第二基准电压之间的电压电平差。
第一基准电压由第一基准电压产生单元提供，并且第二基准电压由第二基准电压产生单元提供。
第一基准电压和第二基准电压产生单元被包括在存储单元阵列中，或者与存储单元阵列分离。
数据电压与第一基准电压和第二基准电压之间的电压电平差被存储在感测放大器的至少两个电容器中。
第一节点连接到第一晶体管的栅极，第二节点连接到第二晶体管的栅极，并且第三节点连接到第三晶体管的栅极。
附图说明
通过参考附图详细描述本发明构思的示范性实施例，本发明构思的上述和其他特征将变得更为清晰，在附图中：
图1是根据本发明构思的示范性实施例的存储系统的框图；
图2A是根据本发明构思的示范性实施例示出图1中所示的非易失性存储器件的框图；
图2B是图2A中所示的非易失性存储器件中的存储单元的电路图；
图2C是图2B中所示的存储单元的磁隧道结（Magnetic Tunnel Junction，MTJ）的剖视图；
图3是示出可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路的电路图；
图4是示出根据本发明构思的示范性实施例的非易失性存储器件的框图；
图5是根据本发明构思的示范性实施例示出图4中所示的非易失性存储器件的数据读取电路的电路图；
图6是包括在根据本发明构思的示范性实施例的数据读取电路中所包括的感测放大电路的框图；
图7和图8是根据本发明构思的示范性实施例示出图6中所示的感测放大电路的电路图；
图9A、图9B、图10A和图10B是根据本发明构思的示范性实施例示出图6中所示的感测放大电路的输入/输出波形的图；
图11A是把常规数据读取电路的数据信号波形与根据本发明构思的示范性实施例的数据读取电路的数据信号波形进行比较的图；
图11B是把常规数据读取操作中的访问时间与根据本发明构思的示范性实施例的数据读取操作中的访问时间进行比较的图；
图12和图13是示出了从根据本发明构思的示范性实施例的非易失性存储器件读取数据的方法的流程图；
图14是示出可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路的电路图；
图15是可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路的框图；
图16A和图16B是根据本发明构思的示范性实施例的可包括图15的数据读取电路的非易失性存储器件的框图；
图16C是根据本发明构思的示范性实施例在图16A和图16B中示出的非易失性存储单元的立体图；
图17是用于示出根据本发明构思的示范性实施例的非易失性存储器件的数据读取操作的电路图；
图18A是根据本发明构思的示范性实施例，示出图17中所示的感测放大电路单元的框图；
图18B是根据本发明构思的示范性实施例，用于说明多比特最低有效位（LSB）数据和最高有效位（MSB）数据的输出的表；
图19A和图19B是根据本发明构思的示范性实施例的示出图18A的解码电路的电路图；
图20是根据本发明构思的示范性实施例的示出可包括图15的数据读取电路的非易失性存储器件的框图；
图21和图22是根据本发明构思的示范性实施例的具有不同布局的非易失性存储器件的框图；
图23是可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路的电路图；
图24是包括根据本发明构思的示范性实施例的非易失性存储器件的电子系统的框图；
图25是包括根据本发明构思的示范性实施例的非易失性存储器件的单芯片微计算机的框图；以及
图26是具有根据本发明构思的示范性实施例的非易失性存储器件/系统的信息处理系统的框图。
具体实施方式
此后将参考附图详细地描述本发明构思的示范性实施例。贯穿附图和说明书，相同的参考数字可以指示相同的元件。
非易失性存储器件的例子可以包括相变随机存取存储器（PRAM）、电阻随机存取存储器（RRAM）、磁随机存取存储器（MRAM）以及铁电随机存取存储器（FRAM）。例如PRAM、RRAM和MRAM的非易失性存储器件可以具有动态随机存取存储器（DRAM）的低成本和高容量的特征，静态随机存取存储器（SRAM）的工作速度，以及快闪存储器的非易失性。例如，自旋扭矩转移（Spin Torque Transfer,STT）-MRAM（这是一种类型的MRAM）的读访问时间已经被降低到10纳秒或者更少。
一般地，非易失性存储器件包括用于读取存储单元的数据的读取电路，并且读取电路包括用于把存储单元的展开电压与基准电压进行比较的感测放大器。在例如MRAM、PRAM和RRAM的非易失性存储器件中，在存储数据的单元的电阻值、电流源的偏置电流值和位线电阻分量（resistancecomponent）上可能出现偏差。此外，由于从外部施加的基准电压在整个存储区域上转移，也可能导致基准电压上的偏差。由于这些偏差所致，可能出现性能退化。
图1是根据本发明构思的示范性实施例的存储系统的框图。如图1中所示，存储系统1000可以包括非易失性存储器件1100和控制器1200。非易失性存储器件1100可以包括存储单元阵列和用于针对存储单元阵列执行读/写操作的外围电路，存储单元阵列包括多个非易失性存储单元。控制器1200产生用于控制非易失性存储器件1100的命令/地址（command/address，CMD/ADD），并把写数据DATA提供给非易失性存储器件1100，或者，从非易失性存储器件1100接收读取数据。
控制器1200可以包括用于与主机连接的主机接口（interface，IF）1210和用于与非易失性存储器件1100连接的存储器IF 1230。在控制器1200中还可以包括用于控制控制器1200的总体操作的控制逻辑单元1220。例如，控制逻辑单元1220根据从主机输入的命令，把用于针对非易失性存储器件1100的读/写操作的各种控制信号通过存储器IF 1230提供给非易失性存储器件1100。RAM可以被设置在控制逻辑单元1220内部或者外部，以便在数据写操作中，写数据可以被暂时存储在该RAM中，或者，在数据读操作中，读取数据可以被暂时存储在该RAM中。
这里公开的部件的名称代表可被应用于本发明构思的例子，并且非易失性存储器件1100和控制器1200可被利用单独的半导体芯片或者单独的半导体封装实施。非易失性存储器件1100和控制器1200可以被集成在单个芯片中或者单个半导体封装中，并且，在这种情况下，非易失性存储器件1100自身可以被称为包括存储器件和控制器的存储系统。包括非易失性存储器件1100和控制器1200的存储系统1000可以利用例如安全数字（Secure Digital，SD）卡、多媒体卡（Multi-Media Card，MMC）等的存器卡来实施。
图2A、图2B和图2C是示出图1中所示的非易失性存储器件1100的例子的图。图2A是作为非易失性存储器件1100的例子的MRAM器件的框图，图2B是图2A中所示的单位单元的电路图，并且图2C是图2B中所示的单位单元的磁隧道结（MTJ）的结构的剖视图。
参考图2A、图2B和图2C，将描述非易失性存储器件1100的操作。如图2A中所示，非易失性存储器件1100可以包括：包括多个存储单元的单元阵列1110、用于选择单元阵列1110的字线WL的行解码器1120、用于选择单元阵列1110的位线BL的列解码器1130、用于针对位线BL执行预充电操作的预充电电路单元1140以及用于感测/放大单元阵列1110中的存储单元1111的位线BL的数据的感测放大电路块1150。非易失性存储器件1100可以包括用于产生提供给字线WL和/或位线BL的电流的电流产生单元1160，以及用于产生用于数据感测的各种基准电压VREFH和VREFL的基准电压产生单元1171和1172。在图2A中，示出了用于产生高电平基准电压VREFH的第一基准电压产生单元1171和用于产生低电平基准电压VREFL的第二基准电压产生单元1172作为例子。
单元阵列1110包括多个在字线WL和位线BL的交叉区域中形成的存储单元（例如MRAM单元）1111。每一存储单元1111均可以包括单个单元晶体管（Cell Transistor，CT）和单个MTJ。
行解码器1120和列解码器1130的每一个均可以包括多个基于金属氧化物半导体（MOS）的开关。行解码器1120响应于行地址选择字线WL，并且列解码器1130响应于列地址选择位线BL。预充电电路单元1140把位线BL预充电到预先确定的预充电电平，此后，在数据读取操作中，位线BL的电压被根据存储在存储单元1111中的数据值展开。感测放大电路块1150包括用于位线BL的多个感测放大电路，并感测和放大位线BL的展开电压。
在电流产生单元1160中产生的电流被作为恒定值提供给位线BL。位线BL的电压电平可以具有基于在电流产生单元1160中产生的电流值和存储在存储单元1111中的数据值的电平。例如，存储单元1111的MTJ根据所写的数据值具有大电阻值或者小电阻值，并且根据电阻值变化的不同电平的电压被提供给感测放大电路块1150作为数据电压。
根据本发明构思的示范性实施例，至少两个基准电压VREFL和VREFH被提供给感测放大电路块1150。尽管在图2A中，第一基准电压VREFH和第二基准电压VREFL分别在非易失性存储器件1100的第一基准电压产生单元1171和第二基准电压产生单元1172中产生，第一基准电压VREFH和第二基准电压VREFL也可以由控制器1200（在图1中）产生，并提供给非易失性存储器件1100。感测放大电路块1150包括对应于位线BL的多个感测放大电路，并且，每一感测放大电路通过输入端子接收数据电压以及第一基准电压VREFH和第二基准电压VREFL。
感测放大电路根据数据电压与第一基准电压VREFH和第二基准电压VREFL之间的电压电平差产生差分输出信号（此后也称为“多个差分输出信号”）。换句话说，感测放大电路通过把作为单个信号输入的数据电压进行差分放大，产生差分输出信号。通过使用至少一个用于存储与数据电压与第一基准电压VREFH和第二基准电压VREFL之间的电压电平差相对应的电压的电容器，可以产生差分输出信号，为此目的，感测放大电路可以包括积分电路，用于通过使用所述至少一个电容器对电压积分。通过在预先确定的时间点感测/放大差分输出信号，产生读取数据。后面将描述感测放大电路块1150的详细操作。
图2B是示出图2A中所示的单位单元的电路图，并且如图2B中所示，存储单元1111可以包括MTJ和CT。CT的栅极被连接到字线（例如，第一字线WL0），并且CT的一个电极通过MTJ被连接到位线（例如，第一位线BL0）。CT的另一个电极被连接到源极线（例如，第一源极线SL0）。用于写数据的电流可以沿从位线到源极线的方向或者从源极线到位线的方向传递。根据电流传递的方向，在MTJ中形成的向量的方向被确定，并且在随后的数据读取操作中，在MTJ中形成的电阻值根据所确定的向量的方向改变。
图2C是图2B中所示的单位单元的MTJ的结构的剖视图。如图2C中所示，MTJ可以包括固定层1111_1、自由层1111_2，以及设置在这两者之间的隧道层1111_3。MTJ还可以包括接触固定层1111_1的第一电极E1和接触自由层1111_2的第二电极E2。尽管在图2C中未示出，但是例如在第一电极E1和固定层1111_1之间，还可以提供反铁磁层以便固定固定层1111_1的磁化方向。
固定层1111_1的磁化方向被固定，并且自由层1111_2的磁化方向可以和固定层1111_1的磁化方向相同或者相反。写电流WC1和WC2可以被施加在第一电极E1和第二电极E2之间，并且，自由层1111_2的磁化方向根据写电流WC1和WC2的方向确定。例如，在从第二电极E2到第一电极E1施加写电流WC1之后，自由层1111_2可以被沿和固定层1111_1相同的磁化方向磁化。
MTJ的电阻值根据自由层1111_2的磁化方向改变。例如，如果自由层1111_2的磁化方向和固定层1111_1的磁化方向相同，则MTJ的电阻值低，其可以对应于存储数据‘0’。在另一方面，如果自由层1111_2的磁化方向和固定层1111_1的磁化方向相反，则MTJ的电阻值高，其可以对应于存储数据‘1’。
图3是示出可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路1300的电路图。数据读取电路1300可以包括设置在读取路径上以便参与数据读取操作的电路。数据读取电路1300可以包括图2A中所示部件中的至少一些，或者在图2A中未示出的其他部件。尽管在图3中示出了用于读取单个存储单元1111的数据的数据读取电路1300，但是，在非易失性存储器件1100中也可以提供用于从多个存储单元1111并行读取数据的多个数据读取电路。
参考图1和图3，将描述数据读取电路1300的详细结构和操作。
如图3中所示，数据读取电路1300可以包括连接到位线以便将位线预充电到预先确定的电平的预充电电路1141、用于选择位线的位线选择电路1131、用于箝位位线的箝位电路1191、用于给位线提供电流的电流源1161，以及用于接收数据电压VSA和至少两个基准电压VREFH和VREFL并响应于这些电压执行感测/放大操作的感测放大电路1151。图3中所示的电阻Rb 1指示位线导致的电阻分量，并且感测放大电路1151的输出VOUT被锁存电路锁存并作为读取数据提供给外部。
预充电电路1141可被设置成对应于每一位线，并且可以被包括在图2A中所示的预充电电路单元1140中。位线选择电路1131是响应于列地址的解码结果受开/关控制的电路，并且可以被包括在图2A中所示的列解码器1130中。箝位电路1191也可以被设置成对应于每一位线，并且感测放大电路1151旨在感测和放大每一位线的数据电压VSA，并且可以被包括在图2A中所示的感测放大电路块1150中。电流源1161可以被包括在图2A中所示的电流产生单元1160中，或者，在电流产生单元1160中产生的电流可以被共同提供给多个位线。
根据本发明构思的示范性实施例，当读取存储在存储单元1111中的数据时，非易失性存储器件1100使用至少两个基准电压VREFH和VREFL执行感测/放大操作。非易失性存储器件1100也根据数据电压VSA与所述至少两个基准电压VREFH和VREFL之间的电压电平差执行积分操作，并产生通过基于积分操作将数据电压VSA差分放大所获得的差分输出信号。非易失性存储器件1100也通过针对所述差分输出信号执行感测/放大操作产生输出VOUT。为此目的，感测放大电路1151可以包括用于响应于数据电压VSA产生差分输出信号的第一感测放大器，和通过感测/放大所述差分输出信号产生输出VOUT的第二感测放大器。第一感测放大器可以利用积分电路实施，该积分电路针对包括数据电压VSA和至少两个基准电压VREFH和VREFL的输入信号执行差分放大操作。
现在将描述图3中所示的数据读取电路1300的详细操作。假设至少两个基准电压VREFH和VREFL是第一基准电压VREFH和第二基准电压VREFL。
连接到存储单元1111的位线被预充电到预先确定的电平，然后，位线选择电路1131被选择以读取存储单元1111的数据。预先确定的电压被提供到箝位电路1191的栅极，并且，电流源1161把具有预先确定电平的电流提供给感测放大电路1151的第一输入端子（例如，用于接收数据电压VSA的输入端子）。存储单元1111的MTJ具有根据所存储数据改变的电阻值，并且，感测放大电路1151的第一输入端子的数据电压VSA根据MTJ的电阻值展开。
感测放大电路1151的第二输入端子和第三输入端子接收第一基准电压VREFH和第二基准电压VREFL。如上面提到的那样，通过使用从外部提供的预先确定的电源电压，第一基准电压VREFH和第二基准电压VREFL可以在非易失性存储器件1100中产生，或者，第一基准电压VREFH和第二基准电压VREFL可以从外部直接提供。
在感测放大电路1151中，把数据电压VSA的电平与第一基准电压VREFH的电平以及第二基准电压VREFL的电平进行比较，并且，通过根据电压电平差执行积分操作产生差分输出信号。通过在产生差分输出信号期间的特定时间点感测并放大该差分输出信号，产生了输出VOUT。第一基准电压VREFH和第二基准电压VREFL可以具有特定的电压电平，并且，随着数据电压VSA被展开，在数据电压VSA与第一基准电压VREFH和第二基准电压VREFL之间出现电压电平差。
图4是示出根据本发明构思的示范性实施例的非易失性存储器件的框图。图5是根据本发明构思的示范性实施例，在图4中所示的非易失性存储器件的数据读取电路的电路图。当描述图4和图5中所示的非易失性存储器件的结构和操作时，将不详细描述和图2A、图2B和图2C中所示那些相同的部件。
如图4中所示，非易失性存储器件1100包括用于存储数据的单元阵列1110、用于选择字线WL的行解码器120，以及用于选择位线BL的列解码器1130。非易失性存储器件1100还可以包括用于把位线BL预充电到预先确定的电平的预充电电路单元1140、用于感测单元阵列1110中的存储单元1111的位线BL的数据的感测放大电路1150，以及用于产生提供给字线WL和/或位线BL的电流的电流产生单元1160。单元阵列1110包括多个用于存储数据的存储单元（例如，MRAM单元）1111。
图4中所示的非易失性存储器件1100产生用于从MRAM单元1111读取数据的基准电压（例如，第一基准电压VREFH和第二基准电压VREFL）。为此目的，非易失性存储器件1100还包括基准单元阵列1180，基准单元阵列1180包括多个用于提供第一基准电压VREFH和第二基准电压VREFL的基准单元。用于存储数据的单元阵列1110的存储单元1111和基准单元阵列1180的基准单元可以具有相同的单元结构。
对应于逻辑高或者逻辑低的数据可以存储在基准单元阵列1180的基准单元1181和1182中。例如，逻辑高数据可以被写入基准单元阵列1180的一个单元（例如第一单元1181）中，并且，逻辑低数据可以被写入基准单元阵列1180的另一单元（例如第二单元1182）中。在基准单元阵列1180中，可以包括对应于字线WL中的至少一些的成对的第一基准单元1181和第二基准单元1182，或者，可以包括对应于每一字线WL的成对的第一基准单元1181和第二基准单元1182。因此，在针对单元阵列1110的数据读取操作中，写在第一基准单元1181和第二基准单元1182上的信息也被读取。
在针对存储单元1111的数据写操作期间，可以执行针对第一基准单元1181和第二基准单元1182的数据写操作。针对第一基准单元1181和第二基准单元1182的数据写操作起初可以被执行一次，并且，通过重复地读取其上被执行过一次数据写操作的第一基准单元1181和第二基准单元1182，可以获得第一基准电压VREFH和第二基准电压VREFL。当单元阵列1110的字线WL被选择时，第一基准单元1181和第二基准单元1182也可以被选择，所以在针对单元阵列1110的所选的字线WL的数据写操作中，所选的第一基准单元1181和第二基准单元1182也可以被写入。换句话说，每个数据更新时，可以重复针对第一基准单元1181和第二基准单元1182的数据写操作。在例如MRAM的存储器的情况下，存储在存储单元1111或者第一基准单元1181和第二基准单元1182中的数据值（例如MTJ的电阻值）可以随时间变化。结果，可以根据预先确定的时间段在存储单元1111上执行数据重写操作，并且，在针对存储单元1111的数据重写操作期间，针对第一基准单元1181和第二基准单元1182的数据重写操作也可以被执行。
对应于基准单元阵列1180的位线BL被额外设置，并且针对这些位线BL的预充电操作和选择操作被和对应于存储数据的单元阵列1110的位线BL相同或者相似地执行。在数据读取操作中，列解码器1130选择连接到第一基准单元1181和第二基准单元1182的位线BL。连接到第一基准单元1181和第二基准单元1182的位线BL的电压被展开，并且展开的电压分别作为第一基准电压VREFH和第二基准电压VREFL被提供给感测放大电路块1150。感测放大电路块1150包括多个感测放大电路，每一个感测放大电路均一起接收第一基准电压VREFH和第二基准电压VREFL以及与其对应的数据电压VSA。
逻辑高数据和逻辑低数据之一被存储在存储单元1111中，第一基准单元1181存储逻辑高数据，并且第二基准单元1182存储逻辑低数据。根据存储在存储单元1111中的数据，数据电压VSA具有与第一基准电压VREFH和第二基准电压VREFL中的一个大致相同的电平，并且具有与第一基准电压VREFH和第二基准电压VREFL中的另一个不同的电平。当根据数据电压VSA与第一基准电压VREFH和第二基准电压VREFL之间的电压电平差执行差分放大操作时，例如如果逻辑高数据被存储在存储单元1111中，则产生主要对应于数据电压VSA与第二基准电压VREFL之间的电压电平差的差分输出信号。
现在将描述图5中所示的数据读取电路1300的结构和操作。数据读取电路1300可以包括用于根据存储在存储单元1111中的数据产生数据电压VSA的读取（VSA）路径电路、用于产生第一基准电压VREFH的第一基准（VREFH）路径电路，以及用于产生第二基准电压VREFL的第二基准（VREFL）路径电路。第一基准（VREFH）路径电路和第二基准（VREFL）路径电路可以包括与读取（VSA）路径电路中所包括的那些相同的电路。例如，如图5中所示，第一基准（VREFH）路径电路可以包括预充电电路1142、位线选择电路1132、箝位电路1192和电流源1162，它们被连接到第一基准单元1181，并且第二基准（VREFL）路径电路可以包括预充电电路1143、位线选择电路1133、箝位电路1193和电流源1163，它们被连接到第二基准单元1182。虽然电流源1161到1163被示出为不同的电流源，但是，也可以使用来自公共电流源的电流，所述公共电流源是这些电流源1161到1163之一。
通过连接到存储单元1111的位线（例如，第一位线）把数据电压VSA提供到感测放大电路1151的第一输入端子。通过连接到第一基准单元1181和第二基准单元1182的位线（例如，第一基准位线和第二基准位线），把第一基准电压VREFH和第二基准电压VREFL提供到感测放大电路1151的第二输入端子和第三输入端子。感测放大电路1151基于上面描述的积分和感测/放大操作产生输出VOUT。
根据图5中所示的结构，一对第一基准单元1181和第二基准单元1182被设置成对应于单元阵列1110的多个存储单元1111，因此，面积代价不大。例如，多个存储单元1111以及第一基准单元1181和第二基准单元1182可以被设置成对应于单个字线，并且用于感测存储单元1111的数据的多个感测放大电路1151可以共同使用分别在第一基准单元1181和第二基准单元1182中产生的第一基准电压VREFH和第二基准电压VREFL。
图6是包括在根据本发明构思的示范性实施例的数据读取电路中所包括的感测放大电路的框图。
如图6中所示，感测放大电路1151可以被设置成对应于多个位线中的每一个，并且可以包括第一感测放大器2100和第二感测放大器2200。感测放大电路1151中还可以包括用于控制第一感测放大器2100和/或第二感测放大器2200的使能定时的延迟单元2300。第一感测放大器2100接收数据电压VSA以及第一基准电压VREFH和第二基准电压VREFL，并产生根据数据电压VSA与至少两个基准电压VREFH和VREFL之间的电压电平差展开的差分输出信号VOUT和VOUTb。
例如，当由图4中所示的基准单元产生第一基准电压VREFH和第二基准电压VREFL时，根据数据电压VSA与第一基准电压VREFH和第二基准电压VREFL中主要的一个之间的电压电平差产生差分输出信号VOUT和VOUTb。第二感测放大器2200感测/放大差分输出信号VOUT和VOUTb并输出感测的/放大的信号。尽管在图6中，第一感测放大器2100和第二感测放大器2200的输出端子被共享，并且第二感测放大器的输入端子和输出端子被彼此耦合，但是本发明构思的示范性实施例不限于此。例如，第二感测放大器2200可以通过其他输出端子输出差分输出信号VOUT和VOUTb的感测的和放大的信号。
用于使能第一感测放大器2100的控制信号Ctrl被提供给第一感测放大器2100，并且控制信号Ctrl通过延迟单元2300被提供给第二感测放大器2200。因此，第二感测放大器2200在预先确定的延迟之后被使能。在差分输出信号VOUT和VOUTb被根据第一感测放大器2100的差分放大操作展开并且第二感测放大器2200在预先确定的延迟以后被使能之后，差分输出信号VOUT和VOUTb被第二感测放大器2200感测/放大。以这种方式，通过感测/放大被充分展开的差分输出信号VOUT和VOUTb，读取数据的准确性可被提高。而且，通过在预先确定的时间点锁存放大的差分输出信号VOUT和VOUTb，可以产生具有全数字电压电平的读取数据信号。
图7和图8是根据本发明构思的示范性实施例示出图6中所示的感测放大电路1151的电路图。图7是示出图6中所示的感测放大电路1151的电路图，并且图8包括分别示出图7的彼此分离的第一感测放大器2100和第二感测放大器2200的电路图（a）和（b）。参考图7和图8，将描述感测放大电路1151的结构和操作。
感测放大电路1151可以包括第一感测放大器2100、第二感测放大器2200和延迟单元2300。第一感测放大器2100可以包括用于接收对应于存储在存储单元中的数据值的数据电压VSA的第一输入单元2110、用于接收第一基准电压VREFH和第二基准电压VREFL的第二输入单元2120，以及用于偏置第一感测放大器2100的偏置单元2130。第一感测放大器2100可以包括一个或多个用于存储基于数据电压VSA与第一基准电压VREFH和第二基准电压VREFL之间的差的差分放大信号的电容器2141和2142，以及用于把差分输出端子（此后也称为“多个差分输出端子”）预充电到预先确定的电平的预充电单元2150。
第一输入单元2110包括多个用于接收数据电压VSA的输入端子。例如，第一输入单元2110包括堆叠结构的两个金属氧化物（MOS）晶体管，并且数据电压VSA被提供到这两个MOS晶体管的栅极。第二输入单元2120包括多个用于接收第一基准电压VREFH和第二基准电压VREFL的输入端子，并且，例如第二输入单元2120也包括堆叠结构的两个MOS晶体管。第一基准电压VREFH和第二基准电压VREFL被分别提供到第二输入单元2120的这两个MOS晶体管的栅极。第一电容器2141通过第一差分输出端子连接到第一输入单元2110，并且第二电容器2142通过第二差分输出端子连接到第二输入单元2120。
在数据读取操作之前，第一感测放大器2100的预充电单元2150响应于控制信号Ctrl被激活，并且第一感测放大器2100的差分输出端子（例如，第一差分输出端子和第二差分输出端子）被预充电到预先确定的预充电电压。此后，根据提供给第一输入单元2110的数据电压VSA与提供给第二输入单元2120的第一基准电压VREFH和第二基准电压VREFL之间的电压电平差，通过差分输出端子的电流值改变，因此，施加于差分输出端子的电压的电平也改变。改变的电压被存储在第一电容器2141和第二电容器2142中。
例如，如果从基准单元阵列产生第一基准电压VREFH和第二基准电压VREFL，并且存储单元的数据具有逻辑高值，则数据电压VSA和第一基准电压VREFH具有基本相同的电平，因此，主要基于数据电压VSA与第二基准电压VREFL之间的电压电平差执行积分操作。作为积分操作的结果，差分输出信号VOUT和VOUTb之间的电压差逐渐地增加。
在从第一感测放大器2100的预充电单元2150被使能时起的预先确定的延迟之后使能第二感测放大器2200。例如，提供给预充电单元2150的控制信号Ctrl通过延迟单元2300，并被提供给第二感测放大器2200的偏置单元2220。换句话说，为了确保第一感测放大器2100的积分操作的时间，第二感测放大器2200的使能时间点被调整（或者，差分输出信号VOUT和VOUTb的感测时间点被调整）。一旦是第一感测放大器2100的输出的差分输出信号VOUT和VOUTb被充分展开，第二感测放大器2200被使能，并且第二感测放大器2200感测/放大差分输出信号VOUT和VOUTb，因而产生放大的差分输出信号VOUT和VOUTb。可以在感测操作之后的时间使用锁存器2210锁存放大的差分输出信号VOUT和VOUTb，并且锁存的信号可被作为读取数据提供给外部。
虽然在图8中，使用多个反相器实施延迟单元2300并且通过延迟控制第一感测放大器2100的预充电单元2150的控制信号Ctrl调整感测时间，但是本发明的示范性实施例不一定限于此。例如，第一感测放大器2100的预充电单元2150和第二感测放大器2200的偏置单元2220可以受不同的控制信号控制，并且，当这些控制信号的激活定时被调整时，可以不需要延迟单元2300。此外，延迟单元2300可以由其他形式的时间延迟电路构成。在用于感测/放大输入信号的第一感测放大器2100和第二感测放大器2200的情况下，它们的电压增益可以根据例如第一感测放大器2100和第二感测放大器2200中所包括的MOS晶体管的元件的特性被改变。通过调整放大操作的电压增益，第一感测放大器2100和第二感测放大器2200的输出波形可被改变。
图9A、图9B、图10A和图10B是根据本发明构思的示范性实施例示出图6中所示的感测放大电路1151的输入/输出波形的图。图9A和图9B是第一基准电压VREFH和第二基准电压VREFL由如图4中所示那样的基准单元阵列产生的情况的图，并且图10A和图10B是第一基准电压VREFH和第二基准电压VREFL由如图2A中所示那些的基准电压产生单元产生的情况的图。参考图7到图10B，将描述感测放大电路1151的操作。假设逻辑高数据被存储在存储单元中。
如图9A和图9B中所示，第一感测放大器2100的差分输出信号VOUT和VOUTb在展开阶段之前保持预充电电平Vprech。在选择用于数据读取操作的存储单元之后，连接到该存储单元的位线的数据电压VSA被展开。因为与选择存储单元一起选择第一基准单元和第二基准单元，所以第一基准电压VREFH和第二基准电压VREFL被展开。数据电压VSA具有和第一基准电压VREFH基本相同的值。
根据数据电压VSA与第二基准电压VREFL之间的电压电平差的变化，差分输出信号VOUT和VOUTb被展开，并且在预先确定的延迟之后，执行感测操作。通过使能第二感测放大器2200，可以执行感测操作，并且，通过感测操作，把差分输出信号VOUT和VOUTb放大为全数字电平。在感测操作之后，在预先确定的时间点锁存放大的差分输出信号VOUT和VOUTb，并且，锁存的信息作为读取数据提供给外部。
如图10A和图10B中所示，从基准电压产生单元产生的第一基准电压VREFH和第二基准电压VREFL具有恒定的电压电平。当存储单元被选择用于数据读取操作时，连接到该存储单元的位线的数据电压VSA被展开，并且数据电压VSA的电平逐渐地增加，从而在预先确定的时间点，数据电压VSA的电平超过了第一基准电压VREFH的电平。
在展开阶段之前，第一感测放大器2100的差分输出信号VOUT和VOUTb保持预充电电平Vprech，并且当数据电压VSA改变时被展开。在从差分输出信号VOUT和VOUTb的展开起的预先确定的延迟之后，执行感测操作。可以在从数据电压VSA具有和第一基准电压VREFH相同电平时起的预先确定的时间内执行感测操作。通过感测操作，差分输出信号VOUT和VOUTb放大为全数字电平，并且，在感测操作之后，在预先确定的时间点锁存放大的差分输出信号VOUT和VOUTb。锁存的信息被作为读取数据提供给外部。
图11A是把常规数据读取电路的数据信号波形与根据本发明构思的示范性实施例的数据读取电路的数据信号波形进行比较的图，并且图11B是把常规数据读取操作中的访问时间与根据本发明构思的示范性实施例的数据读取操作中的访问时间进行比较的图。
如图11A中所示，在根据本发明构思的示范性实施例的感测放大电路中，由于存储在积分电容器中的差分输出信号被直接提供为用于感测/放大操作的感测放大器的输入，因此差分输出信号被以较大增益放大，并因此差分输出信号可以被立即展开到全数字电平。因此，通过应用本发明构思的示范性实施例，展开速度和全数字电压恢复能力优于常规设计的数据读取电路。
图11B中示出了针对常规情况的访问时间和针对本发明构思的示范性实施例的访问时间。访问时间可以被定义为从感测放大器被使能时到展开的电压差达到100毫伏时的时间。当每位线的单元数量增加时，访问时间整体上也增加。但是，根据本发明构思的示范性实施例，访问时间总体上可以被降低到2纳秒或者更少。
图12和图13是示出了从根据本发明构思的示范性实施例的非易失性存储器件读取数据的方法的流程图。
根据该方法，源自存储单元的数据电压和至少两个基准电压被提供给感测放大电路。感测放大电路可以包括：用于对数据电压与第一基准电压和第二基准电压之间的电压电平差进行差分放大的第一感测放大器；以及，用于接收并感测/放大第一感测放大器的输出的第二感测放大器。可以利用用于产生对应于数据电压的差分输出信号并通过差分输出端子输出该差分输出信号的积分电路来实施第一感测放大器。可以利用用于通过差分输出端子接收差分输出信号、放大接收的差分输出信号，并通过差分输出端子输出放大的信号的放大电路来实施第二感测放大器。
当预先确定的控制信号被提供给第一感测放大器时，在操作S11中，第一感测放大器被使能。第一感测放大器可以包括用于把差分输出端子预充电到预先确定的电平的预充电单元，并且，预先确定的控制信号可以是用于激活预充电单元的预充电控制信号。在操作S12中，根据解码从外部提供的地址的结果，选择存储单元。在操作S13中，对应于存储在所选的存储单元中的数据的数据电压被产生，并且，第一基准电压和第二基准电压被产生，以便读取存储在存储单元中的数据。第一基准电压和第二基准电压可以如前面的实施例中那样从产生预先确定的直流（DC）电压值的基准电压产生单元产生，或者，可以是被存储逻辑高信息和逻辑低信息的基准单元展开的电压。
在操作S14中，第一感测放大器接收数据电压以及第一基准电压和第二基准电压，并放大数据电压与第一基准电压和第二基准电压之间的电压电平差，因而产生差分输出信号。第一感测放大器可以包括两个用于共同接收数据电压的输入端子和用于分别接收第一基准电压和第二基准电压的两个输入端子。可以利用通过使用一个或多个电容器执行积分操作的积分电路来实施第一感测放大器，并且，第一感测放大器把对应于积分操作的电压存储在所述一个或多个电容器中。存储在所述一个或多个电容器中的每一个中的电压电平根据数据电压与第一基准电压和第二基准电压之间的电压电平差变化，并且，例如如果第一电容器和第二电容器被包括在第一感测放大器中，则在第一电容器的节点处的电压和在第二电容器的节点处的电压可被产生作为差分输出信号。
在操作S15中，在预先确定的延迟之后，第二感测放大器被使能。可以通过例如反相器链的延迟装置调整所述延迟。所述延迟可以是从第一感测放大器被使能（或者第一感测放大器的预充电单元被激活）时到偏置电压被施加于第二感测放大器时的时间。在这种情况下，通过延迟预充电控制信号获得的信号可以用作控制第二感测放大器的偏置的控制信号。
第二感测放大器被连接到第一感测放大器的差分输出端子，以便接收差分输出信号。在操作S16中，在第二感测放大器被使能的时间点，差分输出信号被感测，并且放大的差分输出信号被产生作为读取数据。第二感测放大器的输出端子可以被共同连接到第一感测放大器的差分输出端子，所以读取数据可以通过差分输出端子输出。
图13是示出了第一感测放大器和第二感测放大器的详细操作的流程图。如图13中所示，在操作S21中，根据预充电控制信号，执行针对第一感测放大器的预充电操作。通过把差分输出端子的电平预充电到预先确定的电平，可以执行预充电操作。
在操作S22中，当数据电压以及第一基准电压和第二基准电压被提供给第一感测放大器时，执行把数据电压与第一基准电压和第二基准电压之间的电压电平差积分的操作。当第一基准电压和第二基准电压被从基准单元产生时，第一基准电压和第二基准电压其中之一的电平具有和数据电压的电平大致相同的值，并且另一个基准电压的电平具有和数据电压的电平不同的值。例如，如果逻辑高数据被存储在存储单元中，则数据电压具有和第一基准电压的电平大致相同的电平，所以主要积分数据电压与第二基准电压之间的电压电平差。在操作S23中，第一感测放大器产生对应于积分操作的差分输出信号。
在从执行预充电时起预先确定的延迟之后，在操作S24中，第二感测放大器被使能。第二感测放大器从第一感测放大器接收差分输出信号，并在所述预先确定的延迟之后感测和放大差分输出信号，因而在操作S25中产生了放大的差分输出信号。在从放大操作开始起预先确定的时间点，在操作S26中，放大的差分输出信号被锁存，并且在操作S27中，锁存的差分输出信号被作为读取数据输出。
图14是示出可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路的电路图。如图14中所示，数据读取电路3100可以被设置成对应于非易失性存储器件1100中所包括的多个位线中的每一个。
数据读取电路3100可以包括用于从存储单元3110读取数据的各种电路，例如，连接到位线以便把位线预充电到预先确定的电平的预充电电路3130、用于选择位线的位线选择电路3120、用于箝位位线的箝位电路3140和用于给位线提供电流的电流源3150。在图14中，存储单元3110是包括MTJ的MRAM单元，MRAM单元是一个例子。
数据读取电路3100可以包括：通过使用根据本发明构思的示范性实施例的多个基准电压，基于积分操作执行感测/放大操作的第一感测放大电路3160；以及执行共同感测/放大操作的第二感测放大电路3170。数据读取电路3100还可以包括用于响应于第一控制信号Ctrl1控制第一感测放大电路3160的选择的第一控制电路3161，以及用于响应于第二控制信号Ctrl2控制第二感测放大电路3170的选择的第二控制电路3171，从而数据读取电路3100选择性地操作第一感测放大电路3160和第二感测放大电路3170。
可以利用分别通过栅电极接收第一控制信号Ctrl1和第二控制信号Ctrl2的MOS晶体管来实施第一控制电路3161和第二控制电路3171。第一控制电路3161的第一电极和第二电极被分别连接到第一感测放大电路3160的输入端子（例如，接收数据电压VSA的第一输入端子）和第一感测放大电路3160的输出端子。第二控制电路3171的第一电极和第二电极分别被连接到第二感测电路3170的输入端子（例如，接收第一控制电路3161的输出VOUT1的第一输入端子）和第二感测电路3170的输出端子。第一感测放大电路3160分别通过第二输入端子和第三输入端子接收第一基准电压VREFH和第二基准电压VREFL。如先前所提到的那样，第一基准电压VREFH和第二基准电压VREFL可以是在非易失性存储器件1100中通过使用从外部提供的电压产生的DC电压，或者是直接从外部提供的DC电压。第一基准电压VREFH和第二基准电压VREFL可以是被存储逻辑高信息或者逻辑低信息的基准单元展开的电压。
第二感测放大电路3170通过第二输入端子接收基准电压VREF。基准电压VREF可以是在非易失性存储器件1100中产生的或者直接从外部提供的DC电压。基准电压VREF可以具有大致对应于第一基准电压VREFH和第二基准电压VREFL的中间值的电平。
如图14中所示，数据读取电路3100包括基于使用双基准电压VREFH和VREFL的积分电路的第一感测放大电路3160，以及使用单个基准电压VREF执行放大操作的第二感测放大电路3170。在非易失性存储器件1100的测试模式中，第一控制信号Ctrl1和第二控制信号Ctrl2可以被提供给第一感测放大电路3160和第二感测放大电路3170，所以通过使用第一感测放大电路3160和第二感测放大电路3170产生的输出波形的特性可以被确定。当第二感测放大电路3170被选择时，来自位线BL的数据电压VSA通过第一控制电路3161，并被提供给第二感测放大电路3170的第一输入端子。第二感测放大电路3170把数据电压VSA与基准电压VREF进行比较，并输出对应于这个比较结果的放大信号VOUT2。
在另一方面，如果第一感测放大电路3160被选择，则数据电压VSA被提供到第一感测放大电路3160的第一输入端子，并且如在前面的实施例中所提到的那样，根据数据电压VSA与第一基准电压VREFH和第二基准电压VREFL之间的电压电平差执行积分操作，并产生对应于积分结果的差分输出信号。此后，在预先确定的时间点，差分输出信号被感测/放大，从而从第一感测放大电路3160输出放大信号VOUT1。第一感测放大电路3160的输出端子可以通过第二控制电路3171电连接到第二感测放大电路3170的输出端子。
在测试模式中，可以使用从第一感测放大电路316和第二感测放大电路3170输出的放大信号VOUT1和VOUT2分析数据信号的波形。通过参考这个分析的结果，第一感测放大电路3160和第二感测放大电路3170其中之一可被设定成在非易失性存储器件1100的正常操作中使用。例如，如果从第二感测放大电路3170输出的放大信号VOUT2需要更多时间以达到全数字电平，则第一感测放大电路3160被设定成在非易失性存储器件1100的正常操作中被使能。非易失性存储器件1100可以包括存储用于设定操作模式的MRS码的模式寄存器设置（mode register set，MRS），以使第一控制电路3161和第二控制电路3171可以在非易失性存储器件1100的初始驱动时受MRS码控制。
图15是可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路的框图。为了方便描述上述部件，在数据读取电路中只示出了感测放大电路。
在图15中示出了用于从存储2比特或者更多比特数据的单位单元读取数据的数据读取电路4300。例如，非易失性存储器件1100可以每存储单元（或者每单位单元）存储2比特数据。通过使用多级单元（multi-level cell，MLC），可以实施用于单个存储2比特数据的单位单元，或者，通过使用两个单级单元，可以实施用于存储2比特数据的单位单元。
当2比特数据被存储在单位单元中时，通过连接到该单位单元的位线传递的数据电压VSA具有四个电平状态之一。使用多个基准电压来读取存储在这样的单位单元中的数据，并且，例如可以使用四个基准电压VREFH、VREFL、VREFHM和VREFLM。和前面的实施例类似，这些基准电压VREFH、VREFL、VREFHM和VREFLM可以分别从存储四个数据状态的基准单元产生。基准电压VREFH、VREFL、VREFHM和VREFLM可以在非易失性存储器件1100中通过使用从外部提供的电压产生，或者，可以是直接从外部提供的DC电压。
数据读取电路4300可以包括与位线对应的第一感测放大电路4310和第二感测放大电路4320。第一感测放大电路4310和第二感测放大电路4320分别接收数据电压VSA和至少两个基准电压。例如，当2比特数据被存储在单位单元中时，可以产生四个基准电压，第一感测放大电路4310可以接收第一基准电压VREFH和第四基准电压VREFL，并且第二感测放大电路4320可以接收第二基准电压VREFHM和第三基准电压VREFLM。
如前面实施例中所描述的那样，第一感测放大电路4310和第二感测放大电路4320的每一个都差分放大输入电压，并针对差分输出信号执行感测/放大操作。第一感测放大电路4310对数据电压VSA与第一基准电压VREFH和第四基准电压VREFL之间的电压电平差积分以产生差分输出信号，并在预先确定的时间点感测/放大该差分输出信号，因而产生放大的差分输出信号VOUT1和VOUT1b。同样地，第二感测放大电路4320对数据电压VSA与第二基准电压VREFHM和第三基准电压VREFLM之间的电压电平差积分以产生差分输出信号，并在预先确定的时间点感测/放大该差分输出信号，因而产生放大的差分输出信号VOUT2和VOUT2b。数据读取电路4300还可以包括用于接收放大的差分输出信号VOUT1、VOUT1b、VOUT2和VOUT2b的解码电路4330。
解码电路4330解码放大的差分输出信号VOUT1、VOUT1b、VOUT2和VOUT2b以产生数据信号Data。数据电压VSA的电平根据存储在单位单元中的数据具有不同的值，并且基于使用数据电压VSA的积分和感测/放大操作的放大的差分输出信号VOUT1、VOUT1b、VOUT2和VOUT2b也可以具有不同的电平。解码电路4330分析放大的差分输出信号VOUT1、VOUT1b、VOUT2和VOUT2b以产生2比特数据信号Data。
虽然在图15中示出了针对每一单位单元读取2比特数据的示范性实施例以及每个单位单元具有两个感测放大电路4310和4320的示范性实施例，但是本发明构思不限于此。例如，为了提高解码操作的准确性，可以为一个单位单元设置三个或更多个感测放大电路。在这种情况下，通过适当地组合四个基准电压VREFH、VREFL、VREFHM和VREFLM，可以为不同的感测放大电路提供不同的双基准电压。例如，在使用四个感测放大电路的情况下，数据读取电路可以包括两个感测放大电路，它们分别接收第一基准电压VREFH和第四基准电压VREFL以及第二基准电压VREFHM和第三基准电压VREFLM，如图15中所示。除了第一基准电压VREFH和和第三基准电压VREFLM被提供给这些感测放大电路其中之一，并且第二基准电压VREFHM和第四基准电压VREFL被提供给这些感测放大电路中的另一个之外，另两个感测放大电路可以和图15中所示的那些相同。
3比特或者更多比特的数据可以被存储在每一单位单元中，并且在这种情况下，可以从基准单元或者基准电压产生单元产生大量基准电压。
图16A和图16B是根据本发明构思的示范性实施例的可包括图15的数据读取电路4300的非易失性存储器件的框图。在描述当前实施例时，和上述实施例的那些部件相同或者类似的部件可以执行基本相同的操作，因此省略其详细描述。
参考图16A，非易失性存储器件4100可以包括：包括作为非易失性单元阵列的多个存储单元4111（例如，MRAM单元）的存储单元阵列4110、用于选择存储单元阵列4110的字线WL的行解码器4120、用于选择存储单元阵列4110的位线BL的列解码器4130、用于执行预充电操作的预充电电路单元4140，以及用于感测/放大数据的感测放大电路块4150。
此外，非易失性存储器件4100可以包括用于产生用于数据感测的各种基准电压VREFL、VREFLM、VREFHM和VREFH的第一到第四基准电压产生单元4171、4172、4173和4174。例如，第一基准电压产生单元4171产生低电平基准电压VREFL，第二基准电压产生单元4172产生低-中电平基准电压VREFLM，第三基准电压产生单元4173产生高-中电平基准电压VREFHM，并且，第四基准电压产生单元4174产生高电平基准电压VREFH。在图16A中，第一到第四基准电压产生单元4171到4174被示出为具有不同功能的块，但是，单个功能块可以产生多个基准电压。
此外，根据本发明构思的示范性实施例，多个基准电压VREFL、VREFLM、VREFHM和VREFH，例如第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH，被提供给感测放大电路块4150。在图16A中，第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH分别由非易失性存储器件4100中所包括的第一到第四基准电压产生单元4171到4174产生，但是，第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH可以由外部控制器（未示出）产生，并被提供给非易失性存储器件4100。感测放大电路块4150接收数据电压VSA与第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH。例如，感测放大电路块4150中的每一感测放大电路接收数据电压VSA，接收第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH其中至少一个，并通过使用接收的信号来执行感测和放大操作。基准电压的数量和与基准电压相关的部件可以以各种方式修改以取得这些目标。
图16B示出了以不同于图16A的方式产生基准电压的例子。例如，图16B中所示的非易失性存储器件4100从基准单元产生用于读取数据的基准电压（例如，第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH）。为此，除了存储单元阵列4110以外，非易失性存储器件4100的非易失性单元阵列还包括基准单元阵列4180。基准单元阵列4180可以包括具有对应于多个数据状态的电阻的基准单元。例如，当使用四个基准电压感测数据时，基准单元阵列4180包括提供第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH的第一到第四基准单元4181到4184。存储数据的单元阵列4110的存储单元4111和基准单元阵列4180的第一到第四基准单元4181到4184可以具有相同的单元结构。
数据‘00’、‘01’、‘10’和‘11’中的任何一个均可以被存储在基准单元阵列4180的第一到第四基准单元4181到4184中。针对第一到第四基准单元4181到4184的写操作可以被执行一次。数据‘00’被写入第一基准单元4181中，数据‘01’被写入第二基准单元4182中，数据‘10’被写入第三基准单元4183中，并且数据‘11’被写入第四基准单元4184中。在基准单元阵列4180中，第一到第四基准单元4181到4184可以被设置成对应于字线WL中的至少一些，或者可替换地，第一到第四基准单元4181到4184可以被设置成对应于每一字线WL。因此，在针对存储单元阵列4110的读取操作期间，写入基准单元阵列4180的第一到第四基准单元4181到4184的信息也被读取。
图16C是根据本发明构思的示范性实施例在图16A和图16B中示出的非易失性存储单元的立体图。在图16C中，STT-MRAM起到非易失性存储单元的例子的作用。通过使用多级单元（MLC），非易失性存储器件可以每单位单元存储至少两个比特的数据。通过允许一个MTJ单元具有四个电阻中的任意一个电阻，或者通过允许两个MTJ单元均具有两个电阻中的任意一个电阻，可以配置单位单元。图16C示出了两个MTJ单元被设置在单位单元中的例子。
参考图16C，存储单元4111可以包括第一MTJ单元410、第二MTJ单元420和单元晶体管CT。单元晶体管CT的栅极连接到字线（例如，第一字线WL0），并且单元晶体管CT的电极通过多个MTJ单元，即第一MTJ单元410和第二MTJ单元420，连接到位线（例如，第一位线BL0）。此外，单元晶体管CT的另一电极被连接到源极线SL0。
第一MTJ单元410包括第一固定层413、第一自由层411以及插在第一固定层413和第一自由层411之间的第一隧道层412。第二MTJ单元420包括第二固定层423、第二自由层421以及插在第二固定层423和第二自由层421之间的第二隧道层422。第一固定层413和第二固定层423的磁化方向是固定的，并且第一自由层411和第二自由层421的磁化方向在不同条件下可以与第一固定层413和第二固定层423的磁化方向相同或者相反。还可以提供用于固定第一固定层413和第二固定层423的磁化方向的元件，例如，反铁磁层。
图17是用于示出根据本发明构思的示范性实施例的非易失性存储器件4100的数据读取操作的电路图。为了描述方便，将省略数据传递电路（例如存储单元4111）或基准传递电路（例如，第一到第四基准单元4181-4184）中所包括的各种电路的图示。
返回图16A和图16B，由数据传递电路和基准传递电路产生的数据电压VSA以及第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH被提供给感测放大电路块4150。感测放大电路块4150包括多个感测放大电路单元。例如，每一感测放大电路单元4151可以被设置成对应于任何一个数据传递电路。尽管在图17中未示出，但是，其他的感测放大电路单元可以被设置成对应于各自的数据传递电路，并且第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH可以被共同提供给所述多个感测放大电路单元。
感测放大电路单元4151感测并放大数据电压VSA，并且可以被包括在图16A和图16B的感测放大电路块4150中。感测放大电路单元4151的输出可以被预先确定的锁存电路（未示出）锁存，并且可以被作为读取数据提供到外部。
根据当前实施例，感测放大电路单元4151可以通过使用数据电压VSA以及第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH来执行感测和放大操作。第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH可以具有根据存储在第一到第四基准单元4181到4184中的数据值展开的电压。随着数据电压VSA被展开，在数据电压VSA与第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH之间出现电压电平差。例如，当数据‘00’被写入存储单元4111时，数据电压VSA和第一基准电压VREFL具有相同的电压电平，并且在数据电压VSA与第二到第四基准电压VREFLM、VREFHM和VREFH之间出现电平差。
感测放大电路单元4151把数据电压VSA的电平与第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH的电平进行比较，并放大其之间的电压电平差以便产生输出信号，并针对输出信号执行解码操作以产生多比特最低有效位（LSB）数据和最高有效位（MSB）数据。用于产生输出信号的操作可以包括：用于产生对应于数据电压VSA与第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH之间的电平差的差分信号的操作，和，用于感测并放大所产生的差分信号的操作。此外，用于产生差分信号的操作可以由使用电容器（未示出）的积分电路执行，并且用于在电容器中累积数据电压VSA与第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH之间的电压电平差的操作可被执行。
此外，感测放大电路单元4151可以包括对应于一个数据传递电路的多个感测放大电路（未示出），并且，也可以包括用于通过组合感测放大电路的输出信号来产生多比特LSB数据和MSB数据的解码器（未示出）。第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH可以被分类为至少两个基准电压组合，每一个基准电压组合均包括至少一个基准电压，并且基准电压组合被提供给各自的感测放大电路。每一感测放大电路接收数据电压VSA与一个基准电压的组合，并产生因接收到的信号的电平差所致而产生的输出信号。
图18A是根据本发明构思的示范性实施例的示出感测放大电路单元4151的框图。图18B是根据本发明构思的示范性实施例的用于说明多比特LSB数据和MSB数据的输出的表。
参考图18A，感测放大电路单元4151包括对应于一个数据电压VSA或者存储单元4111的多个感测放大电路。例如，感测放大电路单元4151可以包括第一到第四感测放大电路431到434和解码电路441。第一到第四感测放大电路431到434中的每一个均共同接收因存储在存储单元4111中的数据所致的数据电压VSA，并且也从多个基准电压组合接收任意一个基准电压组合。例如，第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH可以被分类为四个基准电压组合，并且这些基准电压组合被提供给各自的第一到第四感测放大电路431到434。第一到第四感测放大电路431到434通过使用输入其的电压执行感测和放大操作来产生输出信号。例如，第一感测放大电路431通过使用数据电压VSA以及第一基准电压VREFL和第四基准电压VREFH执行感测和放大操作，产生第一输出信号VOUT。
通过使用上述方法，第二感测放大电路432接收数据电压VSA以及第二基准电压VREFLM和第三基准电压VREFHM，并产生第二输出信号VOUTM。此外，第三感测放大电路433接收数据电压VSA以及第一基准电压VREFL和第二基准电压VREFLM，并产生第三输出信号VOUTLM。此外，第四感测放大电路434接收数据电压VSA以及第三基准电压VREFHM和第四基准电压VREFH，并产生第四输出信号VOUTHM。
分别由第一到第四感测放大电路431到434产生的第一到第四输出信号VOUT、VOUTM、VOUTLM和VOUTHM被提供给解码电路441。解码电路441解码接收到的输出信号，并输出MLC的多比特MSB数据和LSB数据。
图18A示出了用于读取每单位单元存储2比特的数据的MLC的电路的例子，但是本发明构思不限于此。例如，可以把不同数量的感测放大电路设置成对应于一个单位单元，并且提供给各感测放大电路的第一到第四基准电压VREFL、VREFLM、VREFHM和VREFH的组合可被以各种方式定义。此外，MLC可以每单位单元存储多于3比特的数据。在这种情况下，更多数量的基准电压可以从基准单元产生，或者可以从外部提供。此外，在图18A中，解码电路441被包括在感测放大电路单元4151中，但是，解码电路441可以被包括在设置于感测放大电路单元4151外部的单独的解码器电路块中（未示出）。
此外，参考图18B，数据电压VSA根据存储在MLC中的数据值以不同方式被展开，并且从感测放大电路单元4151的第一到第四感测放大电路431到434输出的输出信号存在变化。
例如，当数据‘00’存储在MLC中时，由MLC产生的数据电压VSA和第一基准电压VREFL相同。因此，第一感测放大电路431感测并放大数据电压VSA与第四基准电压VREFH之间的电平差以输出具有逻辑低电平L的第一输出信号VOUT。第二感测放大电路432感测并放大数据电压VSA与第二基准电压VREFLM和第三基准电压VREFHM之间的电平差以输出具有逻辑低电平L的第二输出信号VOUTM。第三感测放大电路433感测并放大数据电压VSA与第二基准电压VREFLM之间的电平差以输出具有逻辑低电平L的第三输出信号VOUTLM。第四感测放大电路434感测并放大数据电压VSA与第三基准电压VREFHM和第四基准电压VREFH之间的电平差以输出具有逻辑低电平L的第四输出信号VOUTHM。
此外，当数据‘01’存储在MLC中，由MLC产生的数据电压VSA与第二基准电压VREFLM相同。因此，在数据电压VSA与第一、第三和第四基准电压VREFL、VREFHM和VREFH之间出现电平差，并且该电平差被感测放大电路感测和放大。在这种情况下，第一感测放大电路431输出具有逻辑低电平L的第一输出信号VOUT，第二感测放大电路432输出具有逻辑低电平Ｌ的第二输出信号VOUTM，第三感测放大电路433输出具有逻辑高电平H的第三输出信号VOUTLM，并且第四感测放大电路434输出具有逻辑低电平L的第四输出信号VOUTHM。
此外，当数据‘10’存储在MLC中，由MLC产生的数据电压VSA与第三基准电压VREFHM相同。在这种情况下，第一到第三感测放大电路431到433分别输出具有逻辑高电平H的第一到第三输出信号VOUT、VOUTM和VOUTLM。此外，第四感测放大电路434输出具有逻辑低电平L的第四输出信号VOUTHM。此外，当数据‘11’存储在MLC中，由MLC产生的数据电压VSA与第四基准电压VREFH相同。在这种情况下，第一到第四感测放大电路431到434分别输出具有逻辑高电平H的第一到第四输出信号VOUT、VOUTM、VOUTLM和VOUTHM。
图19A和图19B是根据本发明构思的示范性实施例的示出图18A的解码电路441的电路图。如图19A中所示，解码电路441A可以包括用于执行XOR操作的第一XOR门451和第二XOR门452。参考图18A和图19A，解码电路441A接收并解码第一输出信号VOUT、第二输出信号VOUTM、第三输出信号VOUTLM和第四输出信号VOUTHM，以便输出存储在MLC中的多比特数据。例如，当2比特的数据存储在MLC中时，解码电路441A输出多比特MSB数据和LSB数据。
参考图18B中示出的表，第一MSB数据具有对应于第一输出信号VOUT的电平的值。换句话说，如果第一输出信号VOUT具有逻辑低电平L，则存储在MLC中的第一MSB数据具有逻辑低值‘0’，并且，如果第一输出信号VOUT具有逻辑高电平H，则第一MSB数据具有逻辑高值‘1’。
此外，第二LSB数据具有根据其他输出信号的电平变化的值。例如，第二LSB数据的值可以由经过逻辑操作的第二到第四输出信号VOUTM、VOUTLM和VOUTHM确定。例如，可以使用XOR操作来确定第二LSB数据的值。为此，解码电路441A可以包括第一XOR门451和第二XOR门452。第一XOR门451接收第三输出信号VOUTLM和第四输出信号VOUTHM，并输出第三输出信号VOUTLM和第四输出信号VOUTHM的XOR的结果。第二XOR门452接收从第一XOR门451输出的信号和第二输出信号VOUTM，并输出从第一XOR门451接收的信号与第二输出信号VOUTM的XOR的结果，作为第二LSB数据。这里，第二LSB数据可以是第三输出信号VOUTLM和第四输出信号VOUTHM的XOR的结果。
参考图18B和图19A，如果第三输出信号VOUTLM和第四输出信号VOUTHM的XOR具有逻辑低值‘0’，则第二LSB数据具有对应于第一输出信号VOUT的电平的值，并且，如果第三输出信号VOUTLM和第四输出信号VOUTHM的XOR具有逻辑高值‘1’，则第二LSB数据具有对应于第一输出信号VOUT的相反电平的值。
参考图19A描述的输出解码器441A的配置仅仅是个例子，并且上述逻辑门的数量和配置可以变化以取得相同的目的，并且，也可以根据半导体存储器件的定时特性被部分地修改。
此外，图19B是根据本发明构思的示范性实施例的示出图18A的解码电路441的电路图。图19B的解码电路441B接收并解码第一输出信号VOUT、第三输出信号VOUTLM和第四输出信号VOUTHM，以便输出存储在MLC中的多比特数据。第一XOR门453接收第三输出信号VOUTLM和第四输出信号VOUTHM，并输出第三输出信号VOUTLM和第四输出信号VOUTHM的XOR的结果。此外，在图18B中示出的表中，由于第一输出信号VOUT和第二输出信号VOUTM相同，可以把第一输出信号VOUT而非第二输出信号VOUTM提供给第二XOR门454。第二XOR门454接收从第一XOR门453输出的信号和第一输出信号VOUT，并输出从第一XOR门453输出的信号与第一输出信号VOUT的XOR的结果，作为第二LSB数据。这里，第二LSB数据可以是第三输出信号VOUTLM和第四输出信号VOUTHM的XOR的结果。
图20是根据本发明构思的示范性实施例的示出可包括图15的数据读取电路4300的非易失性存储器件的框图。在图20中，假设解码电路被配置为与感测放大电路块分离的块。为了描述方便，图20仅示出了感测放大电路块和解码器块。
非易失性存储器件4100A包括读取单元阵列（未示出）的数据的感测放大电路块4110A和解码器块4120A。感测放大电路块4110A包括多个感测放大电路单元4111A、4112A、4113A…，并且，感测放大电路单元4111A、4112A、4113A…可以被设置成对应于数据读取电路。例如，n个感测放大电路单元可以被设置成对应于n个数据读取电路，并且，每一感测放大电路单元可以包括多个感测放大电路。
如图20中所示，解码器块4120A可以被设置在感测放大电路块4110A的外部，并且可以包括对应于感测放大电路单元4111A、4112A、4113A…的多个解码电路4121A、4122A、4123A…。此外，每一解码电路可以包括多个产生多比特数据的比特产生单元。例如，如图20中所示，当MLC存储2比特的数据时，解码电路4121A、4122A、4123A…中的每一个可以包括LSB产生单元和MSB产生单元。LSB产生单元和MSB产生单元可以交换操作结果和/或中间操作结果。
如上所述，使用多个基准电压VREF来读取MLC，并且基准电压VREF被共同提供给感测放大电路单元4111A、4112A、4113A…。此外，基准电压VREF可以被分类为多个基准电压组合。例如，当感测放大电路单元4111A、4112A、4113A…中的每一个均包括四个感测放大电路时，基准电压VREF可以被分类为四个基准电压组合Ref_comb1到Ref_comb4。
感测放大电路单元4111A、4112A、4113A…通过使用数据电压VSA和基准电压组合Ref_comb1到Ref_comb4执行感测和放大操作，并产生第一到第四输出信号VOUT、VOUTM、VOUTLM和VOUTHM。此外，LSB产生单元和MSB产生单元解码第一到第四输出信号VOUT、VOUTM、VOUTLM和VOUTHM，并且分别输出LSB数据和MSB数据。
可以用各种方式组合基准电压VREF。例如，可以以不同于图18B中示出的表的方式组合基准电压VREF。在这种情况下，从感测放大电路单元4111A、4112A、4113A…输出的第一到第四输出信号VOUT、VOUTM、VOUTLM和VOUTHM的电平可以具有不同值。
可以考虑到第一到第四输出信号VOUT、VOUTM、VOUTLM和VOUTHM的电平特性设计解码电路4121A、4122A、4123A…。换句话说，确定多比特数据的方法可以根据第一到第四输出信号VOUT、VOUTM、VOUTLM和VOUTHM的电平特性变化，并且，根据确定多比特数据的方法，可以以不同于图19A和图19B的那些的方式设计LSB产生单元和MSB产生单元。
图21和图22是根据本发明构思的示范性实施例的具有不同布局的非易失性存储器件的框图。图21中所示是针对每一单元阵列设置感测放大电路块的例子，并且图22中所示是多个单元阵列共享感测放大电路块的例子。
如图21中所示，非易失性存储器件5000可以包括：包括多个存储单元5110的单元阵列5100、用于选择单元阵列5100的字线WL的行解码器5200，和，用于选择单元阵列5100的位线BL的列选择区域5300。列选择区域5300可以包括感测放大电路块（例如，根据本发明构思的示范性实施例的数据读取电路的多个感测放大电路5310）和列选择线CSL，并且列选择区域5300响应于来自列解码器的列选择信号，控制位线BL和感测放大电路5310之间的连接。
单元阵列5100可以包括多个用于产生基准电压VREFH和VREFL的基准单元，例如，用于产生第一基准电压VREFH的第一基准单元5121和用于产生第二基准电压VREFL的第二基准单元5122。可以连接多个存储单元5110以及第一基准单元5121和第二基准单元5122以用于单个字线WL，并且把来自多个存储单元5110的数据电压通过各自的位线BL提供给感测放大电路5310的输入端子。
在连接到第一基准单元5121和第二基准单元5122的位线上展开的电压被作为第一基准电压VREFH和第二基准电压VREFL提供给列选择区域5300。在列选择区域5300中可以设置多个感测放大电路5310，并且第一基准电压VREFH和第二基准电压VREFL可被共同提供给所述多个感测放大电路5310。换句话说，从第一基准单元5121和第二基准单元5122产生的第一基准电压VREFH和第二基准电压VREFL被局部地提供给感测放大电路5310，并且从感测放大电路5310产生的读取数据通过全局线传递到输入/输出电路。
图22是具有不同于图21中所示的非易失性存储器件5000的布局的非易失性存储器件的例子的框图。如图22中所示，非易失性存储器件6000可以包括：包括多个存储单元6110的单元阵列6100、用于选择单元阵列6100的字线WL的行解码器6200，和，用于使用列选择线CSL选择单元阵列6100的位线BL的列选择区域6300。单元阵列6100可以包括用于产生第一基准电压VREFH的第一基准单元6121和用于产生第二基准电压VREFL的第二基准单元6122。
非易失性存储器件6000还可以包括通过解码列地址产生列选择信号的列解码器区域6400。列解码器区域6400可以被设置在对应于多个单元阵列6100的一侧，并且来自列解码器区域6400的列选择信号可以被全局地传递，并被共同提供给至少两个单元阵列6100。在列解码器区域6400上，可以设置感测放大电路块（例如，根据本发明构思的示范性实施例的数据读取电路的多个感测放大电路6410）。
用于局部传递第一基准电压VREFH和第二基准电压VREFL的局部传递线LIO可以被设置在列选择区域6300中，并且来自第一基准单元6121和第二基准单元6122的第一基准电压VREFH和第二基准电压VREFL被通过局部传递线LIO和全局传递线GIO提供给列解码器区域6400。通过全局传递线GIO传递的第一基准电压VREFH和第二基准电压VREFL可以被共同提供给多个感测放大电路6410。
根据图22中所示的非易失性存储器件6000的结构，在多个单元阵列6100之间共享感测放大电路6410，因而减小了感测放大电路6410占用的面积。在另一方面，由于数据电压和基准电压在达到全数字电平之前通过全局传递线GIO传递，因此可能出现根据全局传递线GIO的电阻分量的电压电平的变化，但是根据前述实施例的数据读取电路可以减小所述变化的影响，因而提高了读取数据的可靠性。
图23是可被包括在根据本发明构思的示范性实施例的非易失性存储器件中的数据读取电路的电路图。在图23中，应用了不同于前述实施例中描述的MRAM的存储器。
如图23中所示，数据读取电路7100包括用于读取存储在存储单元7110中的数据的各种电路，例如用于接收并感测/放大数据电压VSA和至少两个基准电压VREFH和VREFL的感测放大电路7120。数据读取电路7100还可以包括用于把位线预充电到预先确定的电平的预充电电路7130、用于选择位线的位线选择电路7140、用于箝位位线的箝位电路7150，和，用于给位线提供电流的电流源7160。
存储单元7110可以包括电阻存储器，例如可编程随机存取存储器（Programmable Random Access Memory，PRAM）单元或者RRAM单元，作为非易失性存储单元。如图23中所示，PRAM单元和RRAM单元的每一个都可以被配置或者建模为串联连接的二极管和电阻元件。数据被根据电阻元件的可变电阻特性存储，电阻元件的节点连接到位线，并且二极管的节点（例如阴极）连接到字线WL。尽管在图23中未示出，但是当利用FRAM单元实施非易失性存储单元时，电阻元件可被使用铁电薄膜的铁电电容器替代。
和在前述实施例中一样，可以从具有和存储单元7110相同的结构的基准单元产生基准电压VREFH和VREFL。例如，通过针对基准单元执行一次数据写操作，某些基准单元的电阻元件可以具有高电阻值，而且某些其他基准单元的电阻元件可以具有低电阻值。在随后的数据读取操作中，选择基准单元来把连接到该基准单元的位线的电压展开到基准电压VREFH和VREFL之一。感测放大电路7120接收数据电压VSA和基准电压VREFH和VREFL，通过根据数据电压VSA和基准电压VREFH和VREFL之间的电压电平差执行积分操作产生差分输出信号，并在预先确定的时间点感测/放大差分输出信号，因而产生放大的输出信号VOUT。
图24是包括根据本发明构思的示范性实施例的非易失性存储器件的电子系统的框图。参考图24，电子系统8100可以包括输入设备8110、输出设备8120、存储器设备8140和处理器设备8130。存储器设备8140可以包括具有多个非易失性存储单元的单元阵列，以及用于执行例如读/写的操作的外围电路，或者可以包括非易失性存储器件和存储器控制器作为一个系统。例如，假设存储器设备8140包括存储器控制器和非易失性存储器件，则图24中所示的存储器8141可以采用根据本发明构思的示范性实施例的非易失性存储器件。处理器设备8130可以通过对应接口连接到输入设备8110、输出设备8120和存储器设备8140，因而控制电子系统8100的总体操作。
图25是包括根据本发明构思的示范性实施例的非易失性存储器件的单芯片微计算机的框图。参考图25，电路模块形式的微计算机8200可以包括中央处理单元（CPU）8290、用作CPU 8290的工作区域的存储器（例如RAM8280）、总线控制器8270、振荡器8220、分频器电路8230、非易失性存储器8240、功率电路8250、输入/输出端口8260，以及电连接到内部总线BUS的包括定时器计数器等的其他外围电路8210。
CPU 8290可以包括命令控制部分和执行部分，通过命令控制部分解码取到的命令，并通过执行部分根据解码的结果执行处理操作。非易失性存储器8240存储CPU 8290的操作程序或者数据以及各种类型的数据。功率电路8250产生针对非易失性存储器8240的读/写操作所需的电压。分频器电路8230把从振荡器8220提供的源频率分频为多个频率，以提供基准时钟信号和其他内部时钟信号。
内部总线BUS可以包括地址总线、数据总线和控制总线。总线控制器8270响应于来自CPU 8290的访问请求控制对BUS的访问。如果微计算机8200被安装在系统上，则CPU 8290控制针对非易失性存储器8240的读/写操作。在设备测试或者在制造阶段，外部记录设备可以通过输入/输出端口8260直接控制针对非易失性存储器8240的读/写操作。
非易失性存储器8240或RAM 8280中的至少一个可以使用根据本发明构思的示范性实施例的非易失性存储器件。换句话说，根据本发明构思的示范性实施例的非易失性存储器件可以用来存储大容量数据，并且根据本发明构思的示范性实施例的非易失性存储器件也可以用来代替要求快速读/写操作的RAM 8280。
图26是具有根据本发明构思的示范性实施例的非易失性存储器件/系统的信息处理系统的框图。
参考图26，根据本发明构思的示范性实施例的非易失性存储系统8310可以被包括在移动设备或者例如桌上型计算机的计算机系统中。计算机系统8300（例如，信息处理系统）可以包括非易失性存储系统8310、调制解调器8320、CPU 8330、RAM 8340和电连接到系统总线的用户接口（UI）8350。非易失性存储系统8310可以包括存储器控制器8312和非易失性存储器件8311。在图26中，例如，MRAM被用作非易失性存储器件8311。但是，非易失性存储器件8311可以包括快闪存储器，或者例如PRAM、RRAM、FRAM等的非易失性存储器。
被CPU 8330处理的数据或者从外部输入的数据被存储在非易失性存储系统8310中。非易失性存储系统8310和RAM 8340其中至少一个可以包括根据本发明构思的示范性实施例的非易失性存储器件。换句话说，根据本发明构思的示范性实施例的非易失性存储器件可被应用于存储计算机系统8300所需的大容量数据的存储器，或者被应用于存储要求对其快速访问的数据（例如系统数据）的存储器。在计算机系统8300中，还可以提供应用芯片组、相机图像处理器（Camera Image Processor，CIS）、输入/输出设备等。
虽然已经参考本发明构思的示范性实施例具体示出和描述了本发明构思，但是本领域技术人员将理解，可以在形式和细节上对其进行各种改变，而不偏离由下列权利要求限定的本发明构思的精神和范围。

Claims (20)

1.一种从非易失性存储器件读取数据的方法，包括：
在第一感测放大器处接收数据电压、第一基准电压和第二基准电压，其中，数据电压对应于存储在存储单元中的数据；
在第一感测放大器处感测数据电压与第一基准电压和第二基准电压之间的电压电平差以产生第一差分输出信号和第二差分输出信号；以及
在第二感测放大器处放大第一差分输出信号和第二差分输出信号以产生存储单元的读取数据。
2.如权利要求1所述的方法，其中，第二感测放大器在第一延迟之后放大第一差分输出信号和第二差分输出信号。
3.如权利要求2所述的方法，其中，第一延迟是从第一感测放大器被使能时到第二感测放大器被使能时的时间。
4.如权利要求1所述的方法，还包括：
在接收数据电压以及第一基准电压和第二基准电压之前，响应于控制信号，把第一感测放大器的第一差分输出端子和第二差分输出端子预充电到第一电平电压。
5.如权利要求4所述的方法，其中，在第一感测放大器处执行的感测包括：
存储施加于第一差分输出端子和第二差分输出端子的两个电压电平，其中，两个电压电平基于数据电压与第一基准电压和第二基准电压之间的电压电平差。
6.如权利要求5所述的方法，其中，在第一感测放大器处执行的感测包括：
响应于被延迟了第一延迟的控制信号，把两个电压电平作为第一差分输出信号和第二差分输出信号从第一感测放大器提供给第二感测放大器，
其中，在第二感测放大器处执行的放大包括：
放大第一差分输出信号和第二差分输出信号；以及
输出放大的第一差分输出信号和第二差分输出信号作为读取数据。
7.一种非易失性存储器件，包括：
单元阵列，包括多个存储单元；以及
感测放大电路，被配置成在存储单元的数据读取操作期间接收存储单元的数据电压、以及第一基准电压和第二基准电压，基于数据电压与第一基准电压和第二基准电压之间的电压电平差产生差分输出信号，并输出差分输出信号作为从存储单元读取的数据。
8.如权利要求7所述的非易失性存储器件，其中，所述感测放大电路包括：
第一感测放大器，响应于控制信号，第一感测放大器被配置成接收数据电压以及第一基准电压和第二基准电压，并基于数据电压与第一基准电压和第二基准电压之间的电压电平差产生差分输出信号；
延迟单元，被配置成接收控制信号并产生经延迟的控制信号；以及
第二感测放大器，响应于经延迟的控制信号，第二感测放大器被配置成放大差分输出信号，并输出放大的差分输出信号作为从存储单元读取的数据。
9.如权利要求7所述的非易失性存储器件，还包括：
第一基准电压产生单元，被配置成产生第一基准电压；以及
第二基准电压产生单元，被配置成产生第二基准电压，
其中，第一基准电压产生单元和第二基准电压产生单元与单元阵列分离。
10.如权利要求7所述的非易失性存储器件，还包括基准单元阵列，该基准单元阵列包括：
第一基准单元，被配置成产生第一基准电压；以及
第二基准单元，被配置成产生第二基准电压。
11.如权利要求10所述的非易失性存储器件，其中，第一基准单元和第二基准单元具有与存储单元相同的结构。
12.如权利要求7所述的非易失性存储器件，其中，所述数据电压具有高电压电平或者低电压电平。
13.如权利要求12所述的非易失性存储器件，其中，第一基准电压具有与数据电压相同的电压电平，并且第二基准电压具有与数据电压不同的电压电平。
14.如权利要求12所述的非易失性存储器件，其中，第二基准电压具有与数据电压相同的电压电平，并且第一基准电压具有与数据电压不同的电压电平。
15.如权利要求7所述的非易失性存储器件，其中，所述存储单元是磁随机存取存储器（MRAM）、相变随机存取存储器（PRAM）、电阻随机存取存储器（RRAM）或者铁电随机存取存储器（FRAM）。
16.一种非易失性存储器件，包括：
单元阵列，包括存储单元、第一基准单元和第二基准单元，其中，存储单元被连接到第一位线，第一基准单元被连接到第二位线，并且第二基准单元被连接到第三位线；以及
感测放大器，被配置成接收从第一位线提供的存储单元的数据电压，从第二位线提供的第一基准单元的第一基准电压，以及从第三位线提供的第二基准单元的第二基准电压，并且，响应于数据电压以及第一基准电压和第二基准电压的接收，感测放大器被配置成确定数据电压与第一基准电压和第二基准电压之间的电压电平差，并输出该电压电平差作为从存储单元读取的数据。
17.如权利要求16所述的非易失性存储器件，其中，数据电压与第一基准电压和第二基准电压之间的电压电平差是在从感测放大器的第一部分被控制信号使能时到延迟的控制信号使能感测放大器的第二部分时所测量的时间延迟之后确定的。
18.如权利要求16所述的非易失性存储器件，其中，所述数据电压由包括存储单元的数据电压产生单元产生，第一基准电压由包括第一基准单元的第一基准电压产生单元产生，并且第二基准电压由包括第二基准单元的第二基准电压产生单元产生，
其中，数据电压产生单元、第一基准电压产生单元和第二基准电压产生单元均具有相同的结构。
19.一种自旋扭矩转移（STT）磁随机存取存储器（MRAM）器件，包括：
感测放大器，具有接收从存储单元提供的数据电压的第一节点、接收第一基准电压的第二节点、接收第二基准电压的第三节点和输出作为从存储单元读取的数据的信号的第四节点，
其中，所述信号基于数据电压与第一基准电压和第二基准电压之间的电压电平差。
20.如权利要求19所述的STT MRAM器件，其中，第一基准电压从由第一基准电压产生单元提供，并且第二基准电压从由第二基准电压产生单元提供。
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