JP2015185179A - 抵抗変化メモリ - Google Patents

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Abstract

【課題】読み出し電流を小さくしても高速読み出しを可能にする。
【解決手段】実施形態に係わる抵抗変化メモリは、複数のブロックを備えるメモリセルアレイ１０と、カラム方向に延びるグローバルリードビット線ＧＲＢＬと、複数のブロック内に配置され、カラム方向に延びるローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに接続されるメモリセルＭＣと、グローバルリードビット線ＧＲＢＬに流れるセンス電流に基づいてメモリセルＭＣのデータを読み出すセンスアンプと、グローバルリードビット線ＧＲＢＬ及びローカルビット線ＬＢＬ間に接続され、メモリセルＭＣに流れるセル電流を増幅することによりセンス電流を生成する電流増幅器１９と、を備える。
【選択図】図３

Description

実施形態は、抵抗変化メモリに関する。
抵抗変化メモリ、例えば、磁気ランダムアクセスメモリは、ＳＲＡＭに比べて、スタティック電力が小さい、セルサイズが小さい、などの利点を有する。このため、キャッシュメモリをＳＲＡＭから抵抗変化メモリに置き換える試みがなされている。特に、磁気ランダムアクセスメモリのうちの一つであるＳＴＴ（Spin transfer torque）−ＭＲＡＭは、書き込み電流を比較的小さくすることができるため、キャッシュメモリへの適用の有力候補となっている。
しかし、抵抗変化メモリのメモリセル（抵抗変化素子）は、一般的には、２端子素子であり、書き込み電流と読み出し電流の経路が同じである。このため、書き込み電流が小さくなり、書き込み電流と読み出し電流との間の電流差（マージン）が小さくなると、読み出し時に誤って書き込みを行ってしまう、というリードディスターブの発生確率が高くなる。一方、これを回避するために、読み出し電流をさらに小さくすると、センスアンプによりこの微小な読み出し電流を増幅する時間が増加し、読み出し速度が低下する。
特表２００３−５２９８７９号公報 特開平１１−１４９７８３号公報
実施形態は、読み出し電流を小さくしても、高速読み出しが可能な抵抗変化メモリを提案する。
実施形態によれば、抵抗変化メモリは、カラム方向に並ぶ第１及び第２のブロックを備える第１のメモリセルアレイと、前記第１のメモリセルアレイに対応して前記カラム方向に延びる第１のグローバルリードビット線と、前記第１及び第２のブロック内にそれぞれ配置され、前記カラム方向に延びる第１及び第２のローカルビット線と、第１及び第２の端を有し、前記第１の端が前記第１のローカルビット線に接続される第１の抵抗変化素子と、前記第１のグローバルリードビット線に流れる第１のセンス電流に基づいて前記第１の抵抗変化素子に記憶されたデータを読み出すセンスアンプと、前記第１のグローバルリードビット線及び前記第１のローカルビット線間に接続され、前記第１の抵抗変化素子に流れる第１のセル電流を増幅することにより前記第１のセンス電流を生成する第１の電流増幅器と、を具備する。
抵抗変化メモリの全体図。 階層ビット線構造の例を示す図。 メモリセルの周辺回路の例を示す図。 階層ビット線構造の例を示す図。 メモリセルの周辺回路の例を示す図。 リファレンスセルの周辺回路の例を示す図。 電圧読み出しセンスアンプの例を示す図。 電流読み出しセンスアンプの例を示す図。 読み出し動作の例を示す図。 書き込み動作の例を示す図。 メモリセルの周辺回路の例を示す図。 リファレンスセルの周辺回路の例を示す図。 電圧読み出しセンスアンプの例を示す図。 電流読み出しセンスアンプの例を示す図。 読み出し動作の例を示す図。 書き込み動作の例を示す図。 周辺回路のレイアウトの例を示す図。 メモリセルアレイのレイアウトの例を示す図。 階層ビット線構造の例を示す図。 階層ビット線構造の例を示す図。 電圧読み出しセンスアンプの例を示す図。 電流読み出しセンスアンプの例を示す図。 読み出し動作の例を示す図。 電圧読み出しセンスアンプの例を示す図。 電流読み出しセンスアンプの例を示す図。 読み出し動作の例を示す図。 メモリセルアレイのレイアウトの例を示す図。 読み出し動作の動作波形の例を示す図。 読み出し動作の動作波形の例を示す図。 負荷容量の調整によるセンス時間の短縮の例を示す図。 電流増幅の倍率と面積の増加率との関係を示す図。 センスアンプの変形例を示す図。 センスアンプの変形例を示す図。 不揮発キャッシュシステムの例を示す図。 磁気抵抗効果素子の例を示す図。 磁気抵抗効果素子の例を示す図。
以下、図面を参照しながら実施例を説明する。
（全体構成）
図１は、抵抗変化メモリの主要部を示している。
メモリセルアレイ１０は、複数の抵抗変化素子（メモリセル）のアレイを備える。ロウデコーダ１１ａ及びカラムデコーダ１１ｂは、アドレス信号Addに基づいて、メモリセルアレイ１０内の複数の抵抗変化素子をランダムアクセスする。
カラム選択回路１２は、カラムデコーダ１１ｂからの信号に基づいて、メモリセルアレイ１０とセンスアンプ１４とを互いに電気的に接続する役割を有する。
読み出し／書き込み制御回路２１は、読み出し時に、メモリセルアレイ１０内の抵抗変化素子に読み出し電流を流す。センスアンプ１４は、読み出し電流を検出することにより、抵抗変化素子からデータを読み出す。また、読み出し／書き込み制御回路２１は、書き込み時に、メモリセルアレイ１０内の抵抗変化素子に書き込み電流を流すことにより、抵抗変化素子にデータを書き込む。
制御回路１５は、ロウデコーダ１１ａ、カラムデコーダ１１ｂ、センスアンプ１４、及び、読み出し／書き込み制御回路２１の動作を制御する。
（階層ビット線構造）
実施例は、階層ビット線構造を前提とする。
抵抗変化メモリは、メモリセルの微細化やメモリ容量の大容量化などが進行すると、ビット線が細くかつ長くなり、ビット線の抵抗値が大きくなる。そこで、メモリセルアレイを複数のブロックに分割し、これら複数のブロック上に、低抵抗のグローバルリードビット線を配置し、グローバルリードビット線と各ブロック内のローカルビット線とを接続する、といったアーキテクチャ（階層ビット線構造）が採用される。
階層ビット線構造によれば、読み出し動作の指示から、センスアンプからデータを読み出せる状態になるまでの時間（レイテンシー）を短くすることができる。このため、抵抗変化メモリにおいて階層ビット線構造を採用することは、例えば、これを高速アクセスが要求されるキャッシュメモリに適用するに当たって非常に有効な手段となる。
（第１の実施例）
図２は、第１の実施例に係わる階層ビット線構造を示している。
第１の実施例は、１つのメモリセルＭＣに１ビットを記憶する１セル−１ビットタイプに関する。
メモリセルアレイ１０は、カラム方向に並ぶ複数のブロックＭＡＴ０〜ＭＡＴ７を備える。本例では、複数のブロックＭＡＴ０〜ＭＡＴ７の数は、８個であるが、これに限られない。但し、複数のブロックＭＡＴ０〜ＭＡＴ７の数は、２Ｘ個（Ｘは自然数）、例えば、３２個などであるのが望ましい。
複数のブロックＭＡＴ０〜ＭＡＴ７は、メモリセルＭＣを含む。メモリセルＭＣは、抵抗変化素子、例えば、磁気抵抗変化素子を含む。また、メモリセルＭＣは、抵抗変化素子に直列接続される選択トランジスタ（例えば、ＦＥＴ）を含んでいてもよい。
ここで、抵抗変化素子とは、電流、電圧、電場、磁場などにより抵抗値が変化する素子のことである。磁気抵抗効果素子は、例えば、電流や磁場などによりその抵抗値が変化する素子である。
ロウ／カラムデコーダ１１ａ，１１ｂは、メモリセルアレイ１０のロウ方向の一端に配置される。複数のワード線ＷＬ及び複数のカラム選択線ＣＳＬは、ロウ／カラムデコーダ１１ａ，１１ｂからロウ方向に延びる。メモリセルＭＣは、複数のワード線ＷＬ及び複数のカラム選択線ＣＳＬにより選択される。但し、複数のワード線ＷＬのうちの１つが選択され、複数のカラム選択線ＣＳＬのうちの１つが選択されることになる。
グローバルリードビット線ＧＲＢＬ，ｂＧＲＢＬ及びグローバルビット線ＧＢＬは、メモリセルアレイ１０上においてカラム方向に延びる。グローバルリードビット線ＧＲＢＬの一端は、センスアンプ１４に接続される。グローバルリードビット線ｂＧＲＢＬの一端及びグローバルビット線ＧＢＬの一端は、読み出し／書き込み制御回路２１に接続される。
ローカルビット線ＬＢＬ，ｂＬＢＬは、複数のブロックＭＡＴ０〜ＭＡＴ７内に配置され、カラム方向に延びる。メモリセルＭＣは、ローカルビット線ＬＢＬ，ｂＬＢＬ間に接続される。即ち、メモリセルＭＣ内の抵抗変化素子が２端子素子であるとき、抵抗変化素子は、ローカルビット線ＬＢＬ，ｂＬＢＬ間に接続される。
センスアンプ１４は、メモリセルアレイ１０のカラム方向の一端に配置される。センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流に基づいて、メモリセルＭＣ内に記憶されたデータを読み出す。
周辺回路（Peri）１６は、ローカルビット線ＬＢＬ，ｂＬＢＬとグローバルリードビット線ＧＲＢＬ，ｂＧＲＢＬとの間に接続される。周辺回路１６は、複数のブロックＭＡＴ０〜ＭＡＴ７間又はその近傍に配置される。
図３は、図２の周辺回路１６の例を示している。
カラム選択回路１２は、ローカルビット線ＬＢＬ，ｂＬＢＬに接続されるトランスファゲートを含む。本例では、トランスファゲートは、Ｎチャネル型トランジスタ（例えば、ＦＥＴ）とＰチャネル型トランジスタ（例えば、ＦＥＴ）を備える。但し、トランスファゲートは、Ｎチャネル型トランジスタのみを備えていてもよい。
カラム選択回路１２内のトランスファゲートは、カラム選択信号ＣＳＬが“Ｈ（high）”になると、オン状態になる。
書き込みドライバ１３は、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ間に接続される。書き込みドライバ１３は、インバータ又はバッファを含み、書き込み時に活性状態（動作状態）になり、読み出し時に非活性状態（非動作状態）になる。
活性／非活性状態は、制御信号ＡＣＴにより制御される。例えば、制御信号ＡＣＴが“Ｈ”のとき、書き込みドライバ１３は、活性状態になり、制御信号ＡＣＴが“Ｌ(low)”のとき、書き込みドライバ１３は、非活性状態になる。
読み出し／書き込みドライバ１３’は、グローバルリードビット線ｂＧＲＢＬ及びローカルビット線ｂＬＢＬ間に接続される。読み出し／書き込みドライバ１３’は、インバータ又はバッファを含む。
メモリセルＭＣ内の抵抗変化素子からデータを読み出すとき、読み出し／書き込み制御回路２１は、書き込みドライバ１３を非活性状態にし、かつ、ローカルビット線ｂＬＢＬを一定電位、例えば、接地電位Ｖｓｓ、電源電位Ｖｄｄなど、にするように、読み出し／書き込みドライバ１３’を制御する。
また、メモリセルＭＣ内の抵抗変化素子にデータを書き込むとき、読み出し／書き込み制御回路２１は、ローカルビット線ＬＢＬ，ｂＬＢＬの一方を高電位、例えば、電源電位Ｖｄｄにし、他方を高電位よりも低い低電位、例えば、接地電位Ｖｓｓにするように、書き込みドライバ１３及び読み出し／書き込みドライバ１３’を制御する。
ディスチャージ回路１７は、ローカルビット線ＬＢＬ，ｂＬＢＬに接続され、ローカルビット線ＬＢＬ，ｂＬＢＬの電位をリセットする。例えば、制御信号ＤＩＳが“Ｈ”になると、ローカルビット線ＬＢＬ，ｂＬＢＬは、接地電位Ｖｓｓになる。
ディスコネクト回路１８は、Ｎチャネル型トランジスタ（例えば、ＦＥＴ）を備え、書き込み時に、センスアンプ１４及び電流増幅器１９をローカルビット線ＬＢＬからディスコネクトする。
例えば、書き込み時において、制御信号ＳＥ１は、“Ｌ”になる。この時、センスアンプ１４及び電流増幅器１９は、ローカルビット線ＬＢＬからディスコネクトされる。また、読み出し時において、制御信号ＳＥ１は、“Ｈ”になる。この時、センスアンプ１４及び電流増幅器１９は、ローカルビット線ＬＢＬに接続される。
センスアンプ（ＳＡ）１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流とリファレンス線ＲＬに流れるリファレンス電流とに基づいて、メモリセルＭＣ内の抵抗変化素子に記憶されたデータに応じた出力電位ＶＯＵＴを出力する。センスアンプ１４は、後述するように、電圧センスタイプであってもよいし、電流センスタイプであってもよい。
電流増幅器１９は、グローバルリードビット線ＧＲＢＬ及びローカルビット線ＬＢＬ間に接続されるカレントミラー回路（Ｐチャネル型トランジスタ）Ｍ及び電圧クランプトランジスタ（Ｐチャネル型トランジスタ）Ｔｃを含む。カレントミラー回路Ｍは、読み出し時に、メモリセルＭＣ内の抵抗変化素子に流れるセル電流を増幅することによりセンス電流を生成する。電流増幅器１９の電源Ｖｒは、電源電位Ｖｄｄ又はそれよりも小さい電位に設定される。
電圧クランプトランジスタＴｃは、読み出し時におけるローカルビット線ＬＢＬの電位を一定電位に固定する。電圧クランプトランジスタＴｃの制御端子（ゲート）は、クランプ電位Ｖclampに設定される。
（第２の実施例）
図４は、第２の実施例に係わる階層ビット線構造を示している。
第２の実施例も、第１の実施例と同様に、１つのメモリセルＭＣに１ビットを記憶する１セル−１ビットタイプに関する。第２の実施例は、第１の実施例と比べると、リファレンス電位を生成するリファレンスセルの構成を具体化した点に特徴を有する。
第２の実施例において、メモリセルの構成は、第１の実施例と同じであるため、その説明を省略し、リファレンスセルの構成を主として説明する。
複数のブロックＭＡＴ０〜ＭＡＴ７は、リファレンスセルＲＣを含む。リファレンスセルＲＣは、抵抗変化素子、例えば、磁気抵抗変化素子を含む。但し、メモリセルＭＣ内の抵抗変化素子が第１及び第２の抵抗値のうちの１つを有するとき、リファレンスセルＲＣ内の抵抗変化素子は、第１及び第２の抵抗値間の抵抗値を有する。
また、リファレンスセルＲＣは、抵抗変化素子に直列接続される選択トランジスタ（例えば、ＦＥＴ）を含んでいてもよい。
リファレンスセルＲＣは、メモリセルＭＣと同様に、ワード線ＷＬ及びカラム選択線ＣＳＬにより選択される。
リファレンスグローバルリードビット線ＧＲＢＬ’，ｂＧＲＢＬ’及びリファレンスグローバルビット線ＧＢＬ’は、メモリセルアレイ１０上においてカラム方向に延びる。リファレンスグローバルリードビット線ＧＲＢＬ’の一端は、センスアンプ１４に接続される。リファレンスグローバルリードビット線ｂＧＲＢＬ’の一端及びリファレンスグローバルビット線ＧＢＬ’の一端は、読み出し／書き込み制御回路２１に接続される。
リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’は、複数のブロックＭＡＴ０〜ＭＡＴ７内に配置され、カラム方向に延びる。リファレンスセルＲＣは、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’間に接続される。即ち、リファレンスセルＲＣ内の抵抗変化素子が２端子素子であるとき、抵抗変化素子は、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’間に接続される。
センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流及びリファレンスグローバルリードビット線ＧＲＢＬ’に流れるリファレンス電流に基づいて、メモリセルＭＣ内に記憶されたデータを読み出す。
ここで、グローバルリードビット線ＧＲＢＬ，ｂＧＲＢＬの負荷容量とリファレンスグローバルリードビット線ＧＲＢＬ’，ｂＧＲＢＬ’の負荷容量とは、実質的に等しいのが望ましい。
なぜなら、グローバルリードビット線ＧＲＢＬに流れるセンス電流が飽和状態になるまでの速度と、リファレンスグローバルリードビット線ＧＲＢＬ’に流れるリファレンス電流が飽和状態になるまでの速度とを、実質的に同じにすることにより、レイテンシーを短くすることができるからである（図３０参照）。
周辺回路（Peri）１６は、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’とリファレンスグローバルリードビット線ＧＲＢＬ’，ｂＧＲＢＬ’との間に接続される。周辺回路１６は、複数のブロックＭＡＴ０〜ＭＡＴ７間又はその近傍に配置される。
図５及び図６は、図４の周辺回路１６の例を示している。
図５は、メモリセルＭＣに接続される周辺回路１６の例である。図５の周辺回路１６が図３の周辺回路１６と異なる点は、センスアンプ１４がグローバルリードビット線ＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’に接続される点のみである。
その他の点については、図３の周辺回路１６と同じであるため、その説明を省略する。
図６は、リファレンスセルＲＣに接続される周辺回路１６の例である。
カラム選択回路１２は、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’に接続されるトランスファゲートを含む。本例では、トランスファゲートは、Ｎチャネル型トランジスタ（例えば、ＦＥＴ）とＰチャネル型トランジスタ（例えば、ＦＥＴ）を備える。但し、トランスファゲートは、Ｎチャネル型トランジスタのみを備えていてもよい。
カラム選択回路１２内のトランスファゲートは、カラム選択信号ＣＳＬが“Ｈ”になると、オン状態になる。
書き込みドライバ１３は、リファレンスグローバルビット線ＧＢＬ’及びリファレンスローカルビット線ＬＢＬ’間に接続される。書き込みドライバ１３は、インバータ又はバッファを含み、書き込み時に活性状態（動作状態）になり、読み出し時に非活性状態（非動作状態）になる。
活性／非活性状態は、制御信号ＡＣＴにより制御される。例えば、制御信号ＡＣＴが“Ｈ”のとき、書き込みドライバ１３は、活性状態になり、制御信号ＡＣＴが“Ｌ”のとき、書き込みドライバ１３は、非活性状態になる。
読み出し／書き込みドライバ１３’は、リファレンスグローバルリードビット線ｂＧＲＢＬ’及びリファレンスローカルビット線ｂＬＢＬ’間に接続される。読み出し／書き込みドライバ１３’は、インバータ又はバッファを含む。
リファレンスセルＲＣ内の抵抗変化素子からデータを読み出すとき、読み出し／書き込み制御回路２１は、書き込みドライバ１３を非活性状態にし、かつ、リファレンスローカルビット線ｂＬＢＬ’を一定電位、例えば、接地電位Ｖｓｓ、電源電位Ｖｄｄなど、にするように、読み出し／書き込みドライバ１３’を制御する。
また、リファレンスセルＲＣ内の抵抗変化素子にデータを書き込むとき、読み出し／書き込み制御回路２１は、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’の一方を高電位、例えば、電源電位Ｖｄｄにし、他方を高電位よりも低い低電位、例えば、接地電位Ｖｓｓにするように、書き込みドライバ１３及び読み出し／書き込みドライバ１３’を制御する。
ディスチャージ回路１７は、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’に接続され、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’の電位をリセットする。例えば、制御信号ＤＩＳが“Ｈ”になると、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’は、接地電位Ｖｓｓになる。
ディスコネクト回路１８は、Ｎチャネル型トランジスタ（例えば、ＦＥＴ）を備え、書き込み時に、センスアンプ１４及び電流増幅器１９をリファレンスローカルビット線ＬＢＬ’からディスコネクトする。
例えば、書き込み時において、制御信号ＳＥ１は、“Ｌ”になる。この時、センスアンプ１４及び電流増幅器１９は、リファレンスローカルビット線ＬＢＬ’からディスコネクトされる。また、読み出し時において、制御信号ＳＥ１は、“Ｈ”になる。この時、センスアンプ１４及び電流増幅器１９は、リファレンスローカルビット線ＬＢＬ’に接続される。
センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流とリファレンスグローバルリードビット線ＧＲＢＬ’に流れるリファレンス電流とに基づいて、メモリセルＭＣ内の抵抗変化素子に記憶されたデータに応じた出力電位ＶＯＵＴを出力する。センスアンプ１４は、後述するように、電圧センスタイプであってもよいし、電流センスタイプであってもよい。
電流増幅器１９は、リファレンスグローバルリードビット線ＧＲＢＬ’及びリファレンスローカルビット線ＬＢＬ’間に接続されるカレントミラー回路（Ｐチャネル型トランジスタ）Ｍ及び電圧クランプトランジスタ（Ｐチャネル型トランジスタ）Ｔｃを含む。カレントミラー回路Ｍは、読み出し時に、リファレンスセルＲＣ内の抵抗変化素子に流れるセル電流を増幅することによりリファレンス電流を生成する。電流増幅器１９の電源Ｖｒは、電源電位Ｖｄｄ又はそれよりも小さい電位に設定される。
電圧クランプトランジスタＴｃは、読み出し時におけるリファレンスローカルビット線ＬＢＬ’の電位を一定電位に固定する。電圧クランプトランジスタＴｃの制御端子（ゲート）は、クランプ電位Ｖclampに設定される。
（センスアンプの構成例）
図７及び図８は、図１乃至図６の抵抗変化メモリに適用可能なセンスアンプの例を示している。
図７のセンスアンプ１４は、電圧センスタイプである。
制御信号ｂＳＥ２が“Ｌ”になると、センスアンプ１４は、活性状態になる。本例では、センスアンプ１４が活性状態になる前においても、センスアンプ１４は、センスアンプ１４内のＮチャネル型トランジスタ（例えば、ＦＥＴ）により、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’（又はリファレンス線ＲＬの電位）の評価（evaluate）が可能である。
センスアンプ１４が活性化されると、センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流Ｉmc2及びリファレンスグローバルリードビット線ＧＲＢＬ’（又はリファレンス線ＲＬ）に流れるリファレンス電流Ｉrc2に基づいて、図１乃至図６のメモリセルＭＣのデータに応じた出力電位ＶＯＵＴを出力する。
また、センスアンプ１４が活性化されたとき、センスアンプ１４内のＰチャネル型トランジスタ（例えば、ＦＥＴ）及びＮチャネル型トランジスタ（例えば、ＦＥＴ）により構成されるラッチ回路は、図１乃至図６のメモリセルＭＣのデータをラッチする。
グローバルリードビット線ＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’に、それぞれセンス電流Ｉmc2及びリファレンス電流Ｉrc2を流す前に、プリチャージ／イコライズ回路２０は、制御信号ＰＥに基づいて、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’（又はリファレンス線ＲＬの電位）を、例えば、接地電位Ｖｓｓに設定する。
図８のセンスアンプ１４は、電流センスタイプである。
制御信号ｂＳＥ２が“Ｌ”になると、センスアンプ１４は、活性状態になる。本例では、センスアンプ１４が活性状態になると、センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流Ｉmc2及びリファレンスグローバルリードビット線ＧＲＢＬ’（又はリファレンス線ＲＬ）に流れるリファレンス電流Ｉrc2に基づいて、図１乃至図６のメモリセルＭＣのデータに応じた出力電位ＶＯＵＴを出力する。
また、センスアンプ１４が活性化されたとき、センスアンプ１４内のＰチャネル型トランジスタ（例えば、ＦＥＴ）及びＮチャネル型トランジスタ（例えば、ＦＥＴ）により構成されるラッチ回路は、図１乃至図６のメモリセルＭＣのデータをラッチする。ノードＮＯＵＴの電位が、出力電位ＶＯＵＴになる。
グローバルリードビット線ＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’に、それぞれセンス電流Ｉmc2及びリファレンス電流Ｉrc2を流す前に、プリチャージ／イコライズ回路２０は、制御信号ＰＥに基づいて、ラッチ回路の２つのノードＮＯＵＴ，ＮＯＵＴ’を、例えば、接地電位Ｖｓｓに設定する。
（読み出し動作）
図９は、読み出し動作の例を示している。
本例は、図４乃至図６の抵抗変化メモリに、図７のセンスアンプ（電圧センスタイプ）１４を適用したときの読み出し動作の例である。本例の読み出し動作の動作波形は、図２８に示すようになる。
まず、プリチャージ／イコライズ信号ＰＥが“Ｈ”のとき、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’は、それぞれ接地電位Ｖｓｓに設定される。この後、時刻ｔ１において、プリチャージ／イコライズ信号ＰＥは、“Ｈ”から“Ｌ”に変化する。
次に、時刻ｔ２において、制御信号ＳＥ１が“Ｈ”になり、かつ、カラム選択線ＣＳＬが“Ｈ”になると、ローカルビット線ＬＢＬとグローバルリードビット線ＧＲＢＬとが電流増幅器１９を介して電気的に接続され、リファレンスローカルビット線ＬＢＬ’とリファレンスグローバルリードビット線ＧＲＢＬ’とが電流増幅器１９を介して電気的に接続される。
次に、時刻ｔ３において、ワード線ＷＬが“Ｈ”になると、メモリセルＭＣ内の抵抗変化素子の抵抗値に応じたセル電流｜ＩＬＢＬ｜（図９のＩmc1に相当）がローカルビット線ＬＢＬに流れ、かつ、セル電流｜ＩＬＢＬ｜を電流増幅器１９により増幅したセンス電流｜ＩＧＲＢＬ｜（図９のＩmc2に相当）がグローバルリードビット線ＧＲＢＬに流れる。
同様に、リファレンスセルＲＣ内の抵抗素子の抵抗値に応じたセル電流（図９のＩrc1に相当）がリファレンスローカルビット線ＬＢＬ’に流れ、かつ、そのセル電流を電流増幅器１９により増幅したセンス電流｜Ｉｒｅｆ｜（図９のＩmc2に相当）がリファレンスグローバルリードビット線ＧＲＢＬ’に流れる。
ここで、図９に示すリファレンスセルＲＣ内の抵抗素子は、メモリセルＭＣ内の抵抗変化素子の“０”状態の抵抗値と“１”状態の抵抗値との間の抵抗値（例えば、中間値）を有する。
図９に示すように、本例によれば、センスアンプ１４は、センスアンプ１４へ流れ込むセンス電流Ｉmc2，Ｉrc2に基づいてメモリセルＭＣのデータを検出するタイプを有する。
従って、読み出し動作では、例えば、電流増幅器１９の電源Ｖｒは、電源電位（プラス電位）Ｖｄｄに設定され、グローバルリードビット線ｂＧＲＢＬの電位及びリファレンスグローバルリードビット線ｂＧＲＢＬ’の電位は、図４乃至図６の読み出し／書き込み制御回路２１により、それぞれ、“Ｈ”に設定される。
この場合、ローカルビット線ｂＬＢＬの電位及びリファレンスローカルビット線ｂＬＢＬ’の電位は、読み出し／書き込みドライバ１３’により、それぞれ、接地電位Ｖｓｓに設定される。
これにより、セル電流Ｉmc1は、電流増幅器１９からメモリセルＭＣに向かって流れ、センス電流Ｉmc2は、電流増幅器１９からセンスアンプ１４に向かって流れる。同様に、セル電流Ｉrc1は、電流増幅器１９からリファレンスセルＲＣに向かって流れ、リファレンス電流Ｉrc2は、電流増幅器１９からセンスアンプ１４に向かって流れる。
次に、時刻ｔ４において、制御信号ＳＥ２が“Ｈ”になると、センスアンプ１４が活性状態となるため、メモリセルＭＣのデータ、即ち、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬとリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’との大小関係が、センスアンプ１４内にラッチされる。
従って、センスアンプ１４の出力電位ＶＯＵＴは、メモリセルＭＣのデータを示す有効データ（Valid）として出力される。
次に、時刻ｔ５において、制御信号ＳＥ１，ＳＥ２及びカラム選択線ＣＳＬを、それぞれ、“Ｌ”に設定し、時刻ｔ６において、ワード線ＷＬを“Ｌ”に設定することにより、読み出し動作を終了する。
（書き込み動作）
図１０は、書き込み動作の例を示している。
本例は、図４乃至図６の抵抗変化メモリの書き込み動作の例である。
書き込み動作では、例えば、図５及び図６において、制御信号ＳＥ１が“Ｌ”に設定される。これにより、センスアンプ１４及び電流増幅器１９は、ディスコネクト回路１８により、ローカルビット線ＬＢＬからディスコネクトされる。
また、カラム選択信号ＣＳＬが“Ｈ”になることにより、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが接続され、ローカルビット線ｂＬＢＬとグローバルリードビット線ｂＧＲＢＬが接続される。
さらに、制御信号ＡＣＴが“Ｈ”になることにより、書き込みドライバ１３は活性状態（動作状態）になる。
この状態の等価回路が図１０となる。
そして、メモリセルＭＣにデータ“０”を書き込むとき、即ち、メモリセルＭＣ内の抵抗変化素子の抵抗値を低抵抗にするとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ＬＢＬを高電位、例えば、電源電位Ｖｄｄにするように、書き込みドライバ１３を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルビット線ＧＢＬの電位を“Ｌ”に設定する。この時、書き込みドライバ１３は、“Ｈ”を出力するため、ローカルビット線ＬＢＬは、高電位に設定される。
また、メモリセルＭＣにデータ“０”を書き込むとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ｂＬＢＬを低電位、例えば、接地電位Ｖｓｓにするように、読み出し／書き込みドライバ１３’を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルリードビット線ｂＧＲＢＬの電位を“Ｈ”に設定する。この時、読み出し／書き込みドライバ１３’は、“Ｌ”を出力するため、ローカルビット線ｂＬＢＬは、低電位に設定される。
従って、メモリセルＭＣにデータ“０”を書き込むとき、メモリセルＭＣ内の抵抗変化素子には、ローカルビット線ＬＢＬからローカルビット線ｂＬＢＬに向かう書き込み電流Ｉｗが流れる。
これに対し、メモリセルＭＣにデータ“１”を書き込むとき、即ち、メモリセルＭＣ内の抵抗変化素子の抵抗値を高抵抗にするとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ＬＢＬを低電位、例えば、接地電位Ｖｓｓにするように、書き込みドライバ１３を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルビット線ＧＢＬの電位を“Ｈ”に設定する。この時、書き込みドライバ１３は、“Ｌ”を出力するため、ローカルビット線ＬＢＬは、低電位に設定される。
また、メモリセルＭＣにデータ“１”を書き込むとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ｂＬＢＬを高電位、例えば、電源電位Ｖｄｄにするように、読み出し／書き込みドライバ１３’を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルリードビット線ｂＧＲＢＬの電位を“Ｌ”に設定する。この時、読み出し／書き込みドライバ１３’は、“Ｈ”を出力するため、ローカルビット線ｂＬＢＬは、高電位に設定される。
従って、メモリセルＭＣにデータ“１”を書き込むとき、メモリセルＭＣ内の抵抗変化素子には、ローカルビット線ｂＬＢＬからローカルビット線ＬＢＬに向かう書き込み電流Ｉｗが流れる。
（第３の実施例）
第３の実施例は、第２の実施例のセンスアンプのタイプを変更した例である。
即ち、第２の実施例のセンスアンプは、センスアンプに流れ込むセンス電流に基づいてメモリセルのデータを検出するタイプである。これに対し、第３の実施例のセンスアンプは、センスアンプから流れ出すセンス電流に基づいてメモリセルのデータを検出するタイプである。
第３の実施例において、階層ビット線構造は、第２の実施例（図４）と同じである。従って、階層ビット線構造の説明は、省略する。
図１１及び図１２は、図４の周辺回路１６の例を示している。
図１１は、メモリセルＭＣに接続される周辺回路１６の例である。図１１の周辺回路１６が図５の周辺回路１６と異なる点は、ディスコネクト回路１８及び電流増幅器１９の構成のみである。その他の点については、図５の周辺回路１６と同じであるため、その説明を省略する。
ディスコネクト回路１８は、Ｎチャネル型トランジスタ（例えば、ＦＥＴ）を備え、書き込み時に、センスアンプ１４及び電流増幅器１９をローカルビット線ＬＢＬからディスコネクトする。
ディスコネクト回路１８は、Ｎチャネル型トランジスタであるため、制御信号ＳＥ１により制御される。
例えば、書き込み時において、制御信号ＳＥ１は、“Ｌ”になる。この時、センスアンプ１４及び電流増幅器１９は、ローカルビット線ＬＢＬからディスコネクトされる。また、読み出し時において、制御信号ＳＥ１は、“Ｈ”になる。この時、センスアンプ１４及び電流増幅器１９は、ローカルビット線ＬＢＬに接続される。
センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流とリファレンスグローバルリードビット線ＧＲＢＬ’（又はリファレンス線ＲＬ）に流れるリファレンス電流とに基づいて、メモリセルＭＣ内の抵抗変化素子に記憶されたデータに応じた出力電位ＶＯＵＴを出力する。
電流増幅器１９は、グローバルリードビット線ＧＲＢＬ及びローカルビット線ＬＢＬ間に接続されるカレントミラー回路（Ｎチャネル型トランジスタ）Ｍ及び電圧クランプトランジスタ（例えば、Ｎチャネル型トランジスタ）Ｔｃを含む。カレントミラー回路Ｍは、読み出し時に、メモリセルＭＣ内の抵抗変化素子に流れるセル電流を増幅することによりセンス電流を生成する。電流増幅器１９の電源Ｖｒは、例えば、接地電位Ｖｓｓに設定される。
電圧クランプトランジスタＴｃは、読み出し時におけるローカルビット線ＬＢＬの電位を一定電位に固定する。電圧クランプトランジスタＴｃの制御端子（ゲート）は、クランプ電位Ｖclampに設定される。
図１２は、リファレンスセルＲＣに接続される周辺回路１６の例である。図１２の周辺回路１６が図６の周辺回路１６と異なる点は、ディスコネクト回路１８及び電流増幅器１９の構成のみである。その他の点については、図６の周辺回路１６と同じであるため、その説明を省略する。
ディスコネクト回路１８は、Ｎチャネル型トランジスタ（例えば、ＦＥＴ）を備え、書き込み時に、センスアンプ１４及び電流増幅器１９をリファレンスローカルビット線ＬＢＬ’からディスコネクトする。
ディスコネクト回路１８は、Ｎチャネル型トランジスタであるため、制御信号ＳＥ１により制御される。
例えば、書き込み時において、制御信号ＳＥ１は、“Ｌ”になる。この時、センスアンプ１４及び電流増幅器１９は、リファレンスローカルビット線ＬＢＬ’からディスコネクトされる。また、読み出し時において、制御信号ＳＥ１は、“Ｈ”になる。この時、センスアンプ１４及び電流増幅器１９は、リファレンスローカルビット線ＬＢＬ’に接続される。
センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流とリファレンスグローバルリードビット線ＧＲＢＬ’に流れるリファレンス電流とに基づいて、メモリセルＭＣ内の抵抗変化素子に記憶されたデータに応じた出力電位ＶＯＵＴを出力する。
電流増幅器１９は、リファレンスグローバルリードビット線ＧＲＢＬ’及びリファレンスローカルビット線ＬＢＬ’間に接続されるカレントミラー回路（Ｎチャネル型トランジスタ）Ｍ及び電圧クランプトランジスタ（例えば、Ｎチャネル型トランジスタ）Ｔｃを含む。カレントミラー回路Ｍは、読み出し時に、リファレンスセルＲＣ内の抵抗変化素子に流れるセル電流を増幅することによりリファレンス電流を生成する。電流増幅器１９の電源Ｖｒは、例えば、接地電位Ｖｓｓに設定される。
電圧クランプトランジスタＴｃは、読み出し時におけるリファレンスローカルビット線ＬＢＬ’の電位を一定電位に固定する。電圧クランプトランジスタＴｃの制御端子（ゲート）は、クランプ電位Ｖclampに設定される。
（センスアンプの構成例）
図１３及び図１４は、図１１及び図１２の抵抗変化メモリに適用可能なセンスアンプの例を示している。
図１３のセンスアンプ１４は、電圧センスタイプである。
制御信号ＳＥ２が“Ｈ”になると、センスアンプ１４は、活性状態になる。本例では、センスアンプ１４が活性状態になる前においても、センスアンプ１４は、センスアンプ１４内のＰチャネル型トランジスタ（例えば、ＦＥＴ）により、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’（又はリファレンス線ＲＬの電位）の評価（evaluate）が可能である。
センスアンプ１４が活性化されると、センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流Ｉmc2及びリファレンスグローバルリードビット線ＧＲＢＬ’（又はリファレンス線ＲＬ）に流れるリファレンス電流Ｉrc2に基づいて、図１１のメモリセルＭＣのデータに応じた出力電位ＶＯＵＴを出力する。
また、センスアンプ１４が活性化されたとき、センスアンプ１４内のＰチャネル型トランジスタ（例えば、ＦＥＴ）及びＮチャネル型トランジスタ（例えば、ＦＥＴ）により構成されるラッチ回路は、図１１のメモリセルＭＣのデータをラッチする。
グローバルリードビット線ＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’に、それぞれセンス電流Ｉmc2及びリファレンス電流Ｉrc2を流す前に、プリチャージ／イコライズ回路２０は、制御信号ｂＰＥに基づいて、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’（又はリファレンス線ＲＬの電位）を、例えば、電源電位Ｖｄｄに設定する。
尚、制御信号ｂＰＥ，ｂＳＥ２は、それぞれ、制御信号ＰＥ，ＳＥ２の反転信号である。
図１４のセンスアンプ１４は、電流センスタイプである。
制御信号ＳＥ２が“Ｈ”になると、センスアンプ１４は、活性状態になる。本例では、センスアンプ１４が活性状態になると、センスアンプ１４は、グローバルリードビット線ＧＲＢＬに流れるセンス電流Ｉmc2及びリファレンスグローバルリードビット線ＧＲＢＬ’（又はリファレンス線ＲＬ）に流れるリファレンス電流Ｉrc2に基づいて、図１１のメモリセルＭＣのデータに応じた出力電位ＶＯＵＴを出力する。
また、センスアンプ１４が活性化されたとき、センスアンプ１４内のＰチャネル型トランジスタ（例えば、ＦＥＴ）及びＮチャネル型トランジスタ（例えば、ＦＥＴ）により構成されるラッチ回路は、図１１のメモリセルＭＣのデータをラッチする。ノードＮＯＵＴの電位が、出力電位ＶＯＵＴになる。
グローバルリードビット線ＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’に、それぞれセンス電流Ｉmc2及びリファレンス電流Ｉrc2を流す前に、プリチャージ／イコライズ回路２０は、制御信号ｂＰＥに基づいて、ラッチ回路の２つのノードＮＯＵＴ，ＮＯＵＴ’を、例えば、電源電位Ｖｄｄに設定する。
尚、制御信号ｂＰＥ，ｂＳＥ２は、それぞれ、制御信号ＰＥ，ＳＥ２の反転信号である。また、制御信号ＳＥ２は、制御信号ＳＥ１に変更してもよい。
（読み出し動作）
図１５は、読み出し動作の例を示している。
本例は、図１１及び図１２の抵抗変化メモリに、図１３のセンスアンプ（電圧センスタイプ）１４を適用したときの読み出し動作の例である。本例の読み出し動作の動作波形は、図２８に示すようになる。
まず、プリチャージ／イコライズ信号ＰＥが“Ｈ”、即ち、プリチャージ／イコライズ信号ｂＰＥが“Ｌ”のとき、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬ及びリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’は、それぞれ、電源電位Ｖｄｄに設定される。この後、時刻ｔ１において、プリチャージ／イコライズ信号ＰＥは、“Ｈ”から“Ｌ”（ｂＰＥは“Ｌ”から“Ｈ”）に変化する。
次に、時刻ｔ２において、制御信号ＳＥ１が“Ｈ”（ｂＳＥ１が“Ｌ”）になり、かつ、カラム選択線ＣＳＬが“Ｈ”になると、ローカルビット線ＬＢＬとグローバルリードビット線ＧＲＢＬとが電流増幅器１９を介して電気的に接続され、リファレンスローカルビット線ＬＢＬ’とリファレンスグローバルリードビット線ＧＲＢＬ’とが電流増幅器１９を介して電気的に接続される。
次に、時刻ｔ３において、ワード線ＷＬが“Ｈ”になると、メモリセルＭＣ内の抵抗変化素子の抵抗値に応じたセル電流｜ＩＬＢＬ｜（図１５のＩmc1に相当）がローカルビット線ＬＢＬに流れ、かつ、セル電流｜ＩＬＢＬ｜を電流増幅器１９により増幅したセンス電流｜ＩＧＲＢＬ｜（図１５のＩmc2に相当）がグローバルリードビット線ＧＲＢＬに流れる。
同様に、リファレンスセルＲＣ内の抵抗素子の抵抗値に応じたセル電流（図１５のＩrc1に相当）がリファレンスローカルビット線ＬＢＬ’に流れ、かつ、そのセル電流を電流増幅器１９により増幅したセンス電流｜Ｉｒｅｆ｜（図１５のＩmc2に相当）がリファレンスグローバルリードビット線ＧＲＢＬ’に流れる。
ここで、図１５に示すリファレンスセルＲＣ内の抵抗素子は、メモリセルＭＣ内の抵抗変化素子の“０”状態の抵抗値と“１”状態の抵抗値との間の抵抗値（例えば、中間値）を有する。
図１５に示すように、本例によれば、センスアンプ１４は、センスアンプ１４から流れ出すセンス電流Ｉmc2，Ｉrc2に基づいてメモリセルＭＣのデータを検出するタイプを有する。
従って、読み出し動作では、例えば、電流増幅器１９の電源Ｖｒは、接地電位Ｖｓｓに設定され、グローバルリードビット線ｂＧＲＢＬの電位及びリファレンスグローバルリードビット線ｂＧＲＢＬ’の電位は、図１１及び図１２の読み出し／書き込み制御回路２１により、それぞれ、“Ｌ”に設定される。
この場合、ローカルビット線ｂＬＢＬの電位及びリファレンスローカルビット線ｂＬＢＬ’の電位は、読み出し／書き込みドライバ１３’により、それぞれ、電源電位Ｖｄｄに設定される。
これにより、セル電流Ｉmc1は、メモリセルＭＣから電流増幅器１９に向かって流れ、センス電流Ｉmc2は、センスアンプ１４から電流増幅器１９に向かって流れる。同様に、セル電流Ｉrc1は、リファレンスセルＲＣから電流増幅器１９に向かって流れ、リファレンス電流Ｉrc2は、センスアンプ１４から電流増幅器１９に向かって流れる。
次に、時刻ｔ４において、制御信号ＳＥ２が“Ｈ”になると、センスアンプ１４が活性状態となるため、メモリセルＭＣのデータ、即ち、グローバルリードビット線ＧＲＢＬの電位ＶＧＲＢＬとリファレンスグローバルリードビット線ＧＲＢＬ’の電位ＶＧＲＢＬ’との大小関係が、センスアンプ１４内にラッチされる。
従って、センスアンプ１４の出力電位ＶＯＵＴは、メモリセルＭＣのデータを示す有効データ（Valid）として出力される。
次に、時刻ｔ５において、制御信号ＳＥ１，ＳＥ２及びカラム選択線ＣＳＬを、それぞれ、“Ｌ”に設定し、時刻ｔ６において、ワード線ＷＬを“Ｌ”に設定することにより、読み出し動作を終了する。
（書き込み動作）
図１６は、書き込み動作の例を示している。
本例は、図１１及び図１２の抵抗変化メモリの書き込み動作の例である。
書き込み動作では、例えば、図１１及び図１２において、制御信号ＳＥ１が“Ｌ”（ｂＳＥ１が“Ｈ”）に設定される。これにより、センスアンプ１４及び電流増幅器１９は、ディスコネクト回路１８により、ローカルビット線ＬＢＬからディスコネクトされる。
また、カラム選択信号ＣＳＬが“Ｈ”になることにより、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが接続され、ローカルビット線ｂＬＢＬとグローバルリードビット線ｂＧＲＢＬが接続される。
さらに、制御信号ＡＣＴが“Ｈ”になることにより、書き込みドライバ１３は活性状態（動作状態）になる。
この状態の等価回路が図１６となる。
そして、メモリセルＭＣにデータ“０”を書き込むとき、即ち、メモリセルＭＣ内の抵抗変化素子の抵抗値を低抵抗にするとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ＬＢＬを高電位、例えば、電源電位Ｖｄｄにするように、書き込みドライバ１３を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルビット線ＧＢＬの電位を“Ｌ”に設定する。この時、書き込みドライバ１３は、“Ｈ”を出力するため、ローカルビット線ＬＢＬは、高電位に設定される。
また、メモリセルＭＣにデータ“０”を書き込むとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ｂＬＢＬを低電位、例えば、接地電位Ｖｓｓにするように、読み出し／書き込みドライバ１３’を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルリードビット線ｂＧＲＢＬの電位を“Ｈ”に設定する。この時、読み出し／書き込みドライバ１３’は、“Ｌ”を出力するため、ローカルビット線ｂＬＢＬは、低電位に設定される。
従って、メモリセルＭＣにデータ“０”を書き込むとき、メモリセルＭＣ内の抵抗変化素子には、ローカルビット線ＬＢＬからローカルビット線ｂＬＢＬに向かう書き込み電流Ｉｗが流れる。
これに対し、メモリセルＭＣにデータ“１”を書き込むとき、即ち、メモリセルＭＣ内の抵抗変化素子の抵抗値を高抵抗にするとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ＬＢＬを低電位、例えば、接地電位Ｖｓｓにするように、書き込みドライバ１３を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルビット線ＧＢＬの電位を“Ｈ”に設定する。この時、書き込みドライバ１３は、“Ｌ”を出力するため、ローカルビット線ＬＢＬは、低電位に設定される。
また、メモリセルＭＣにデータ“１”を書き込むとき、読み出し／書き込み制御回路２１は、例えば、ローカルビット線ｂＬＢＬを高電位、例えば、電源電位Ｖｄｄにするように、読み出し／書き込みドライバ１３’を制御する。
具体的には、読み出し／書き込み制御回路２１は、グローバルリードビット線ｂＧＲＢＬの電位を“Ｌ”に設定する。この時、読み出し／書き込みドライバ１３’は、“Ｈ”を出力するため、ローカルビット線ｂＬＢＬは、高電位に設定される。
従って、メモリセルＭＣにデータ“１”を書き込むとき、メモリセルＭＣ内の抵抗変化素子には、ローカルビット線ｂＬＢＬからローカルビット線ＬＢＬに向かう書き込み電流Ｉｗが流れる。
（第４の実施例）
第４の実施例は、第１乃至第３の実施例の周辺回路のレイアウトに関する。
図１７は、周辺回路のレイアウトの例を示している。
周辺回路１６ａ，１６ｂは、ブロックＭＡＴのカラム方向の両端にそれぞれ配置される。即ち、ブロックＭＡＴは、周辺回路１６ａ，１６ｂの間に配置される。
ブロックＭＡＴは、複数セット、例えば、２５６セットを備える。１セットは、例えば、Ｍ個（Ｍは自然数）のローカルビット線対ＬＢＬ，ｂＬＢＬに対応する。Ｍは、例えば、８である。また、グローバルリードビット線対ＧＲＢＬ，ｂＧＲＢＬは、１セットに対して１個設けられる。
複数のローカルビット線ＬＢＬは、周辺回路１６ａに接続される。周辺回路１６ａは、複数のローカルビット線ＬＢＬのうちの１つをグローバルリードビット線ＧＲＢＬに接続するカラム選択回路を備える。
複数のローカルビット線ｂＬＢＬは、周辺回路１６ｂに接続される。周辺回路１６ｂは、複数のローカルビット線ｂＬＢＬのうちの１つをグローバルリードビット線ｂＧＲＢＬに接続するカラム選択回路を備える。
このように、複数のローカルビット線ＬＢＬに接続される周辺回路１６と、複数のローカルビット線ｂＬＢＬに接続される周辺回路１６ｂとを、互いに分離してもよい。
図１８は、図１７のレイアウトを具体化した回路図である。
メモリセルアレイ１０は、８個のブロックＭＡＴ０〜ＭＡＴ７を備える。各ブロックは、２５６セットを備える。１セットは、８カラム、即ち、８個のローカルビット線対を備える。カラム選択信号ＣＳＬ０〜ＣＳＬ７は、８カラムのうちの１つを選択する。
同図において、書き込みドライバ１３、読み出し／書き込みドライバ１３’、及び、電流増幅器１９は、それぞれ、第１乃至第３の実施例で説明した書き込みドライバ、読み出し／書き込みドライバ、及び、電流増幅器に相当する。
（第５の実施例）
図１９は、第５の実施例に係わる階層ビット線構造を示している。
第５の実施例は、２つのメモリセルＭＣ１，ＭＣ２に１ビットを記憶する２セル−１ビットタイプに関する。即ち、第５の実施例は、第２の実施例と比べると、２つのメモリセルＭＣ１，ＭＣ２に相補データ（高抵抗値／低抵抗値）を記憶する点が異なる。
同図において、メモリセルＭＣ１、ローカルビット線ＬＢＬ１，ｂＬＢＬ１、グローバルリードビット線ＧＲＢＬ１，ｂＧＲＢＬ１、グローバルビット線ＧＢＬ１、及び、周辺回路１６は、第２の実施例（図４乃至図１０）における、メモリセルＭＣ、ローカルビット線ＬＢＬ，ｂＬＢＬ、グローバルリードビット線ＧＲＢＬ，ｂＧＲＢＬ、グローバルビット線ＧＢＬ、及び、周辺回路１６に対応する。
同様に、同図において、メモリセルＭＣ２、ローカルビット線ＬＢＬ２，ｂＬＢＬ２、グローバルリードビット線ＧＲＢＬ２，ｂＧＲＢＬ２、グローバルビット線ＧＢＬ２、及び、周辺回路１６は、第２の実施例（図４乃至図１０）における、メモリセルＭＣ、ローカルビット線ＬＢＬ，ｂＬＢＬ、グローバルリードビット線ＧＲＢＬ，ｂＧＲＢＬ、グローバルビット線ＧＢＬ、及び、周辺回路１６に対応する。
さらに、同図において、ロウ／カラムデコーダ１１ａ，１１ｂ、センスアンプ１４、及び、読み出し／書き込み制御回路２１は、第２の実施例（図４乃至図１０）における、ロウ／カラムデコーダ１１ａ，１１ｂ、センスアンプ１４、及び、読み出し／書き込み制御回路２１に相当する。
但し、第５の実施例では、センスアンプ１４は、グローバルリードビット線ＧＲＢＬ１に流れるセンス電流と、グローバルリードビット線ＧＲＢＬ２に流れるセンス電流と、を比較することにより、２つのメモリセルＭＣ１，ＭＣ２に記憶されたデータ（１ビット）を読み出す。
従って、第５の実施例では、第２の実施例における、リファレンスセルＲＣ、リファレンスローカルビット線ＬＢＬ’，ｂＬＢＬ’、リファレンスグローバルリードビット線ＧＲＢＬ’，ｂＧＲＢＬ’、及び、リファレンスグローバルビット線ＧＢＬ’は、存在しない。
第５の実施例において、相補データを記憶する２つのメモリセルＭＣ１，ＭＣ２は、同一のブロック内に存在していなくてもよい。
例えば、図１９の例では、同一のブロック、例えば、ＭＡＴ７内に、相補データ（１ビット）を記憶する２つのメモリセルＭＣ１，ＭＣ２が設けられるが、これに代えて、例えば、図２０の例に示すように、異なる２つのブロック内に、それぞれ、相補データ（１ビット）を記憶する２つのメモリセルＭＣ１，ＭＣ２を設けてもよい。
例えば、図２０によれば、ブロックＭＡＴ０３内のメモリセルＭＣ１と、ブロックＭＡＴ１３内のメモリセルＭＣ２と、により、相補データが記憶される。
（センスアンプの構成例）
図２１及び図２２は、図１９及び図２０の抵抗変化メモリに適用可能なセンスアンプの例を示している。
図２１のセンスアンプ１４は、電圧センスタイプである。
このセンスアンプ１４は、図７のセンスアンプ１４と比べると、グローバルリードビット線ＧＲＢＬ１に流れるセンス電流Ｉmc12と、グローバルリードビット線ＧＲＢＬ２に流れるセンス電流Ｉmc22と、に基づいて、メモリセルＭＣ１，ＭＣ２のデータに応じた出力電位ＶＯＵＴを出力する点に特徴を有する。
このセンスアンプ１４の動作は、図７のセンスアンプと同じであるため、ここでの説明を省略する。
図２２のセンスアンプ１４は、電流センスタイプである。
このセンスアンプ１４は、図８のセンスアンプ１４と比べると、グローバルリードビット線ＧＲＢＬ１に流れるセンス電流Ｉmc12と、グローバルリードビット線ＧＲＢＬ２に流れるセンス電流Ｉmc22と、に基づいて、メモリセルＭＣ１，ＭＣ２のデータに応じた出力電位ＶＯＵＴを出力する点に特徴を有する。
このセンスアンプ１４の動作は、図８のセンスアンプと同じであるため、ここでの説明を省略する。
（読み出し動作）
図２３は、読み出し動作の例を示している。
本例は、図１９の抵抗変化メモリに、図２１のセンスアンプ（電圧センスタイプ）１４を適用したときの読み出し動作の例である。本例の読み出し動作の動作波形は、図２９に示すようになる。
まず、プリチャージ／イコライズ信号ＰＥが“Ｈ”のとき、グローバルリードビット線ＧＲＢＬ１の電位ＶＧＲＢＬ１及びグローバルリードビット線ＧＲＢＬ２の電位ＶＧＲＢＬ２は、それぞれ接地電位Ｖｓｓに設定される。この後、時刻ｔ１において、プリチャージ／イコライズ信号ＰＥは、“Ｈ”から“Ｌ”に変化する。
次に、時刻ｔ２において、制御信号ＳＥ１が“Ｈ”になり、かつ、カラム選択線ＣＳＬが“Ｈ”になると、ローカルビット線ＬＢＬ１とグローバルリードビット線ＧＲＢＬ１とが電流増幅器１９を介して電気的に接続され、ローカルビット線ＬＢＬ２とグローバルリードビット線ＧＲＢＬ２とが電流増幅器１９を介して電気的に接続される。
次に、時刻ｔ３において、ワード線ＷＬが“Ｈ”になると、メモリセルＭＣ１内の抵抗変化素子の抵抗値に応じたセル電流｜ＩＬＢＬ１｜（図２３のＩmc11に相当）がローカルビット線ＬＢＬ１に流れ、かつ、セル電流｜ＩＬＢＬ１｜を電流増幅器１９により増幅したセンス電流｜ＩＧＲＢＬ１｜（図９のＩmc12に相当）がグローバルリードビット線ＧＲＢＬ１に流れる。
同様に、メモリセルＭＣ２内の抵抗変化素子の抵抗値に応じたセル電流｜ＩＬＢＬ２｜（図２３のＩmc21に相当）がローカルビット線ＬＢＬ２に流れ、かつ、セル電流｜ＩＬＢＬ２｜を電流増幅器１９により増幅したセンス電流｜ＩＧＲＢＬ２｜（図９のＩmc22に相当）がグローバルリードビット線ＧＲＢＬ２に流れる。
ここで、図２３に示すように、本例によれば、センスアンプ１４は、センスアンプ１４へ流れ込むセンス電流Ｉmc12，Ｉmc22に基づいてメモリセルＭＣ１，ＭＣ２のデータを検出するタイプを有する。
従って、読み出し動作では、例えば、電流増幅器１９の電源Ｖｒは、電源電位（プラス電位）Ｖｄｄに設定され、グローバルリードビット線ｂＧＲＢＬ１、ｂＧＲＢＬ２の電位は、図１９の読み出し／書き込み制御回路２１により、“Ｈ”に設定される。
この場合、ローカルビット線ｂＬＢＬ１，ｂＬＢＬ２の電位は、読み出し／書き込みドライバ１３’により、接地電位Ｖｓｓに設定される。
これにより、セル電流Ｉmc11は、電流増幅器１９からメモリセルＭＣ１に向かって流れ、センス電流Ｉmc12は、電流増幅器１９からセンスアンプ１４に向かって流れる。同様に、セル電流Ｉmc21は、電流増幅器１９からメモリセルＭＣ２に向かって流れ、センス電流Ｉmc22は、電流増幅器１９からセンスアンプ１４に向かって流れる。
次に、時刻ｔ４において、制御信号ＳＥ２が“Ｈ”になると、センスアンプ１４が活性状態となるため、メモリセルＭＣ１，ＭＣ２のデータ、即ち、グローバルリードビット線ＧＲＢＬ１の電位ＶＧＲＢＬ１とグローバルリードビット線ＧＲＢＬ２の電位ＶＧＲＢＬ２との大小関係が、センスアンプ１４内にラッチされる。
従って、センスアンプ１４の出力電位ＶＯＵＴは、メモリセルＭＣ１，ＭＣ２内に記憶されたデータ（相補データ）を示す有効データ（Valid）として出力される。
次に、時刻ｔ５において、制御信号ＳＥ１，ＳＥ２及びカラム選択線ＣＳＬを、それぞれ、“Ｌ”に設定し、時刻ｔ６において、ワード線ＷＬを“Ｌ”に設定することにより、読み出し動作を終了する。
（書き込み動作）
書き込み動作については、第２の実施例（図１０参照）と同じであるため、ここでの説明を省略する。
（第６の実施例）
第６の実施例は、第５の実施例のセンスアンプのタイプを変更した例である。
即ち、第５の実施例のセンスアンプは、センスアンプに流れ込むセンス電流に基づいてメモリセルのデータを検出するタイプである。これに対し、第６の実施例のセンスアンプは、センスアンプから流れ出すセンス電流に基づいてメモリセルのデータを検出するタイプである。
第６の実施例において、階層ビット線構造は、第５の実施例（図１９及び図２０）と同じである。また、第６の実施例において、周辺回路は、第３の実施例（図１１及び図１２）と同じである。従って、これらについての説明は省略する。
（センスアンプの構成例）
図２４のセンスアンプ１４は、電圧センスタイプである。
このセンスアンプ１４は、図１３のセンスアンプ１４と比べると、グローバルリードビット線ＧＲＢＬ１に流れるセンス電流Ｉmc12と、グローバルリードビット線ＧＲＢＬ２に流れるセンス電流Ｉmc22と、に基づいて、メモリセルＭＣ１，ＭＣ２のデータに応じた出力電位ＶＯＵＴを出力する点に特徴を有する。
このセンスアンプ１４の動作は、図１３のセンスアンプと同じであるため、ここでの説明を省略する。
図２５のセンスアンプ１４は、電流センスタイプである。
このセンスアンプ１４は、図１４のセンスアンプ１４と比べると、グローバルリードビット線ＧＲＢＬ１に流れるセンス電流Ｉmc12と、グローバルリードビット線ＧＲＢＬ２に流れるセンス電流Ｉmc22と、に基づいて、メモリセルＭＣ１，ＭＣ２のデータに応じた出力電位ＶＯＵＴを出力する点に特徴を有する。
このセンスアンプ１４の動作は、図１４のセンスアンプと同じであるため、ここでの説明を省略する。
（読み出し動作）
図２６は、読み出し動作の例を示している。
本例は、図１９の抵抗変化メモリに、図２４のセンスアンプ（電圧センスタイプ）１４を適用したときの読み出し動作の例である。本例の読み出し動作の動作波形は、図２９に示すようになる。
まず、プリチャージ／イコライズ信号ＰＥが“Ｈ”、即ち、プリチャージ／イコライズ信号ｂＰＥが“Ｌ”のとき、グローバルリードビット線ＧＲＢＬ１の電位ＶＧＲＢＬ１及びグローバルリードビット線ＧＲＢＬ２の電位ＶＧＲＢＬ２は、電源電位Ｖｄｄに設定される。この後、時刻ｔ１において、プリチャージ／イコライズ信号ＰＥは、“Ｈ”から“Ｌ”（ｂＰＥは“Ｌ”から“Ｈ”）に変化する。
次に、時刻ｔ２において、制御信号ＳＥ１が“Ｈ”（ｂＳＥ１が“Ｌ”）になり、かつ、カラム選択線ＣＳＬが“Ｈ”になると、ローカルビット線ＬＢＬ１とグローバルリードビット線ＧＲＢＬ１とが電流増幅器１９を介して電気的に接続され、ローカルビット線ＬＢＬ２とグローバルリードビット線ＧＲＢＬ２とが電流増幅器１９を介して電気的に接続される。
次に、時刻ｔ３において、ワード線ＷＬが“Ｈ”になると、メモリセルＭＣ１内の抵抗変化素子の抵抗値に応じたセル電流｜ＩＬＢＬ１｜（図２６のＩmc11に相当）がローカルビット線ＬＢＬ１に流れ、かつ、セル電流｜ＩＬＢＬ１｜を電流増幅器１９により増幅したセンス電流｜ＩＧＲＢＬ１｜（図２６のＩmc12に相当）がグローバルリードビット線ＧＲＢＬ１に流れる。
同様に、メモリセルＭＣ２内の抵抗変化素子の抵抗値に応じたセル電流｜ＩＬＢＬ２｜（図２６のＩmc21に相当）がローカルビット線ＬＢＬ２に流れ、かつ、セル電流｜ＩＬＢＬ２｜を電流増幅器１９により増幅したセンス電流｜ＩＧＲＢＬ２｜（図２６のＩmc22に相当）がグローバルリードビット線ＧＲＢＬ２に流れる。
ここで、図２６に示すように、本例によれば、センスアンプ１４は、センスアンプ１４から流れ出すセンス電流Ｉmc12，Ｉmc22に基づいてメモリセルＭＣ１，ＭＣ２のデータを検出するタイプを有する。
従って、読み出し動作では、例えば、電流増幅器１９の電源Ｖｒは、接地電位Ｖｓｓに設定され、グローバルリードビット線ｂＧＲＢＬ１の電位及びグローバルリードビット線ｂＧＲＢＬ２の電位は、図１９の読み出し／書き込み制御回路２１により、“Ｌ”に設定される。
この場合、ローカルビット線ｂＬＢＬ１の電位及びローカルビット線ｂＬＢＬ２の電位は、読み出し／書き込みドライバ１３’により、電源電位Ｖｄｄに設定される。
これにより、セル電流Ｉmc11は、メモリセルＭＣ１から電流増幅器１９に向かって流れ、センス電流Ｉmc12は、センスアンプ１４から電流増幅器１９に向かって流れる。同様に、セル電流Ｉmc21は、メモリセルＭＣ２から電流増幅器１９に向かって流れ、センス電流Ｉmc22は、センスアンプ１４から電流増幅器１９に向かって流れる。
次に、時刻ｔ４において、制御信号ＳＥ２が“Ｈ”になると、センスアンプ１４が活性状態となるため、メモリセルＭＣ１，ＭＣ２のデータ、即ち、グローバルリードビット線ＧＲＢＬ１の電位ＶＧＲＢＬ１とグローバルリードビット線ＧＲＢＬ２の電位ＶＧＲＢＬ２との大小関係が、センスアンプ１４内にラッチされる。
従って、センスアンプ１４の出力電位ＶＯＵＴは、メモリセルＭＣ１、ＭＣ２に記憶されたデータ（相補データ）を示す有効データ（Valid）として出力される。
次に、時刻ｔ５において、制御信号ＳＥ１，ＳＥ２及びカラム選択線ＣＳＬを、それぞれ、“Ｌ”に設定し、時刻ｔ６において、ワード線ＷＬを“Ｌ”に設定することにより、読み出し動作を終了する。
（書き込み動作）
書き込み動作については、第３の実施例（図１６参照）と同じであるため、ここでの説明を省略する。
（第７の実施例）
第７の実施例は、第５及び第６の実施例の周辺回路のレイアウトに関する。
第５及び第６の実施例においても、第４の実施例（図１７）に示すような周辺回路のレイアウトを採用することが可能である。
図２７は、周辺回路のレイアウトの例を示している。
メモリセルアレイ１０は、８個のブロックＭＡＴ０〜ＭＡＴ７を備える。各ブロックは、２５６セットを備える。１セットは、８カラム、即ち、８個のローカルビット線対を備える。カラム選択信号ＣＳＬ０〜ＣＳＬ７は、８カラムのうちの１つを選択する。
同図において、書き込みドライバ１３、読み出し／書き込みドライバ１３’、及び、電流増幅器１９は、それぞれ、第５及び第６の実施例における書き込みドライバ、読み出し／書き込みドライバ、及び、電流増幅器に相当する。
（第８の実施例）
第８の実施例は、負荷容量の調整に関する。
図３０は、負荷容量の調整によるセンス時間の短縮の例を示している。
上述の第２及び第３の実施例、即ち、１つのメモリセルに１ビットを記憶する例（図４乃至図１８）においては、グローバルリードビット線ＧＲＢＬの負荷容量とリファレンスグローバルリードビット線ＧＲＢＬ’の負荷容量とが実質的に等しい。
従って、同図の（ａ）に示すように、リファレンス電流｜Iref｜（Ｉrc2に相当）の値は、常に、メモリセルＭＣ及びリファレンスセルＲＣに電流を流し初めた時点ＳＰから、高抵抗状態（“１”状態）のメモリセルＭＣに対応するセンス電流｜IGRBL-“1”｜（Ｉmc2に相当）と、低抵抗状態（“０”状態）のメモリセルＭＣに対応するセンス電流｜IGRBL-“0”｜（Ｉmc2に相当）との間に位置する。
このため、センス開始ポイントTsenseは、リファレンス電流｜Iref｜及びセンス電流｜IGRBL-“0”｜，｜IGRBL-“1”｜が飽和状態になる時間まで待つ必要がない。従って、センス時間の短縮により読み出しレイテンシーを短くすることができる。
これに対し、例えば、リファレンスグローバルリードビット線ＧＲＢＬ’の負荷容量が極端に小さいと、同図の（ｂ）に示すように、リファレンス電流｜Iref｜は、直ちに飽和状態になるのに対し、センス電流｜IGRBL-“0”｜，｜IGRBL-“1”｜は、なかなか飽和状態にならない。
このため、センス開始ポイントTsenseは、リファレンス電流｜Iref｜及びセンス電流｜IGRBL-“0”｜，｜IGRBL-“1”｜が飽和状態になる時間まで、即ち、リファレンス電流｜Iref｜が、高抵抗状態（“１”状態）のメモリセルＭＣに対応するセンス電流｜IGRBL-“1”｜と、低抵抗状態（“０”状態）のメモリセルＭＣに対応するセンス電流｜IGRBL-“0”｜との間に、十分なマージンを持った状態で配置される状態にまるまで、待つ必要がある。
このように、第２及び第３の実施例において、グローバルリードビット線ＧＲＢＬの負荷容量とリファレンスグローバルリードビット線ＧＲＢＬ’の負荷容量とを実質的に等しくすることは、電流増幅器による高速アクセスをさらに顕著にするために非常に有効な手段である。
尚、同様の理由から、第５及び第６の実施例において、グローバルリードビット線ＧＲＢＬ１の負荷容量とグローバルリードビット線ＧＲＢＬ２の負荷容量とを実質的に等しくすることは、電流増幅器による高速アクセスをさらに顕著にするために有効と考えられる。
（まとめ）
上述の各実施例によれば、階層ビット線構造を持つ抵抗変化メモリにおいて、ローカルビット線及びグローバルビット線間に接続される電流増幅器を用いて、メモリセルに流れるセル電流を十分に大きなセンス電流に増幅する。
図３１は、電流増幅の倍率とセル面積の増加率との関係を示している。
セル面積の増加率は、電流増幅器を設けない場合（電流増幅の倍率が１の場合）に対するメモリセルアレイの面積の増加率を意味する。
同図に示すように、電流増幅の倍率が大きくなると、電流増幅器内のトランジスタのサイズが大きくなるため、メモリセルアレイの面積の増加率も大きくなる。但し、電流増幅の倍率が１０００倍以下の範囲では、メモリセルアレイの面積の増加率は、１０％程度以下に抑えることができる。
例えば、１メガバイトのメモリセルアレイにおいて、電流増幅の倍率を１０倍にするときは、０．７％の面積オーバーヘッドのみで、電流増幅器を備えた階層ビット線構造を実現することができる。
従って、高速アクセスのために、ＳＲＡＭのセンス電流と同程度の１マイクロアンペアのセンス電流が必要である場合、メモリセルに流すセル電流としては、数ナノアンペアから数１００ナノアンペアの範囲内に設定することができる。
即ち、垂直磁化型ＳＴＴ−ＭＲＡＭなどのように、例えば、書き込み時のセル電流が１マイクロアンペア程度に低下されたとしても、読み出し時のセル電流を数１００ナノアンペア以下とすることによりリードディスターブを防止することができる。
また、読み出し時には、電流増幅器により、数ナノアンペアから数１００ナノアンペアの範囲内のセル電流を１マイクロアンペア程度のセンス電流に増幅することにより、高速読み出し（１〜１０ナノ秒）を実現することができる。
尚、上述の各実施例において、例えば、図３２及び図３３に示すように、センスアンプを二重化し、読み出し動作のさらなる高速化を図ることも可能である。これらの図では、２セル−１ビットタイプ、即ち、２つのグローバルリードビット線ＧＲＢＬ１，ＧＢＬ２の電位差を検出する例を示すが、これを１セル−１ビットタイプに適用することは容易である。
また、上述の各実施例において、メモリセルＭＣ及びリファレンスセルＲＣは、例えば、Ｎチャネル型ＦＥＴとしての選択トランジスタを含んでいるが、この選択トランジスタをＰチャネル型ＦＥＴに変更することも可能である。
（適用例）
上述の各実施例に係わる抵抗変化メモリは、例えば、低消費電力プロセッサのキャッシュメモリに適用することができる。
図３４は、プロセッサ内のメモリの例を示している。
ＣＰＵ３１は、ＳＲＡＭ３２、ＤＲＡＭ３３、フラッシュメモリ３４、ＲＯＭ３５及びＭＲＡＭ（磁気ランダムアクセスメモリ）３６を制御する。
ＭＲＡＭ３６は、ＳＲＡＭ３２、ＤＲＡＭ３３、フラッシュメモリ３４及びＲＯＭ３５のいずれの代替として使用することが可能である。これに伴い、ＳＲＡＭ３２、ＤＲＡＭ３３、フラッシュメモリ３４及びＲＯＭ３５の少なくとも１つを省略してもよい。
ＭＲＡＭ３６は、不揮発キャッシュ（例えば、Ｌ２キャッシュ）として使用することが可能である。
図３５は、磁気抵抗効果素子の基本構造を示している。
磁気抵抗素子ＭＴＪは、上述の実施例における抵抗変化素子の例である。磁気抵抗効果素子ＭＴＪは、膜面(Film surface)に垂直な方向（垂直方向）に、垂直かつ可変の磁化を持つ記憶層（強磁性層）１、トンネルバリア層（絶縁層）２、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）３の順番で配置される、積層構造を備える。
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
また、書き込みとは、スピン注入電流（スピン偏極された電子）を磁気抵抗効果素子ＭＴＪに流すことにより記憶層１の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
例えば、スピン注入電流を記憶層１から参照層３に向かって流すとき、参照層３の磁化と同じ向きにスピン偏極された電子が記憶層１内に注入され、記憶層１内の磁化にスピントルクを与えるため、記憶層１の磁化方向は、参照層３の磁化方向と同じ（パラレル状態）になる。
また、スピン注入電流を参照層３から記憶層１に向かって流すとき、記憶層１から参照層３に向かう電子のうち参照層３の磁化と逆向きにスピン偏極された電子が記憶層１内に戻され、記憶層１内の磁化にスピントルクを与えるため、記憶層１の磁化方向は、参照層３の磁化方向と逆（アンチパラレル状態）になる。
磁気抵抗効果素子ＭＴＪの抵抗値は、磁気抵抗効果により、参照層３と記憶層１の相対的な磁化方向に依存して変化する。即ち、磁気抵抗効果素子ＭＴＪの抵抗値は、パラレル状態のときに低くなり、アンチパラレル状態のときに高くなる。パラレル状態の抵抗値をＲ０とし、アンチパラレル状態の抵抗値をＲ１としたとき、（Ｒ１−Ｒ０）／Ｒ０で定義される値は、ＭＲ（磁気抵抗）比と呼ばれる。
尚、本例では、参照層３の磁化は、記憶層１側を向いた状態で固定されているが、記憶層１とは反対側を向いた状態で固定されていてもよい。また、半導体基板上に磁気抵抗効果素子ＭＴＪを配置するとき、参照層３と記憶層１の上下関係は、限定されない。
例えば、参照層３が記憶層１よりも上にあるときは、磁気抵抗効果素子ＭＴＪは、トップピン型と呼ばれ、参照層３が記憶層１よりも下にあるときは、磁気抵抗効果素子ＭＴＪは、ボトムピン型と呼ばれる。
図３６は、シフトキャンセル層を有する磁気抵抗効果素子の例を示している。
磁気抵抗効果素子ＭＴＪは、垂直方向に、垂直かつ可変の磁化を持つ記憶層（強磁性層）１、トンネルバリア層（絶縁層）２、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）３の順番で配置される、積層構造を備える。
また、磁気抵抗効果素子ＭＴＪは、参照層３側に、垂直かつ不変の磁化を持つシフトキャンセル層（強磁性層）４を備える。参照層３とシフトキャンセル層４の間には、非磁性層（例えば、金属層）５が配置される。
本例では、参照層３と記憶層１は、垂直磁化を有する。この場合、参照層３からの漏れ磁界(stray magnetic field)は、記憶層１の磁化方向（垂直方向）を向くため、記憶層１に大きな垂直成分を持つ漏れ磁界が印加される。この漏れ磁界は、記憶層１の磁化方向を参照層３の磁化方向と同じ（パラレル状態）にする方向に作用する。
従って、記憶層１のＲＨカーブがシフトする。
即ち、磁気抵抗効果素子ＭＴＪをアンチパラレル状態からパラレル状態に変化させるときは、小さなスピン注入電流を磁気抵抗効果素子ＭＴＪに流せば足りるのに対し、磁気抵抗効果素子ＭＴＪをパラレル状態からアンチパラレル状態に変化させるときは、大きなスピン注入電流を磁気抵抗効果素子ＭＴＪに流さなければならない。
また、アンチパラレル状態は、参照層３からの漏れ磁界のため不安定になる。
即ち、漏れ磁界が記憶層１の保磁力よりも大きくなると、記憶層１は、アンチパラレル状態を保持できなくなってしまう。また、漏れ磁界が記憶層１の保持力より小さいときであっても、熱擾乱による磁化のゆらぎを考慮すると、記憶層１の磁化は、漏れ磁界によってアンチパラレル状態からパラレル状態に反転してしまうことがある。
シフトキャンセル層４は、このような問題を解決するために設けられる。
本例では、参照層３とシフトキャンセル層４は、互いに積層される。この場合、シフトキャンセル層４の磁化方向は、参照層３の磁化方向とは逆向きに設定される。これにより、記憶層１において、参照層３からの漏れ磁界をシフトキャンセル層４からのキャンセル磁界により相殺し、記憶層１のＲＨカーブのシフトをキャンセルすることが可能になる。
（むすび）
以上、実施例によれば、読み出し電流を小さくしても、高速読み出しが可能な抵抗変化メモリを実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： メモリセルアレイ、 １１ａ： ロウデコーダ、 １１ｂ： カラムデコーダ、 １２： カラム選択回路、 １３： 書き込みバッファ、 １４： センスアンプ、 １５： 制御回路、 １６： 周辺回路、 １７： ビット線ディスチャージ回路、 １８： ディスコネクト回路、 １９： 電流増幅器、 ２０： プリチャージ／イコライズ回路、 ２１： 読み出し／書き込み制御回路

Claims (13)

  1. カラム方向に並ぶ第１及び第２のブロックを備える第１のメモリセルアレイと、前記第１のメモリセルアレイに対応して前記カラム方向に延びる第１のグローバルリードビット線と、前記第１及び第２のブロック内にそれぞれ配置され、前記カラム方向に延びる第１及び第２のローカルビット線と、第１及び第２の端を有し、前記第１の端が前記第１のローカルビット線に接続される第１の抵抗変化素子と、前記第１のグローバルリードビット線に流れる第１のセンス電流に基づいて前記第１の抵抗変化素子に記憶されたデータを読み出すセンスアンプと、前記第１のグローバルリードビット線及び前記第１のローカルビット線間に接続され、前記第１の抵抗変化素子に流れる第１のセル電流を増幅することにより前記第１のセンス電流を生成する第１の電流増幅器と、を具備する抵抗変化メモリ。
  2. 前記第１の電流増幅器は、前記第１及び第２のブロック間に配置される請求項１に記載の抵抗変化メモリ。
  3. 前記センスアンプは、前記第１のセンス電流をリファレンス電流と比較することにより、前記第１の抵抗変化素子に記憶されたデータを読み出す請求項１に記載の抵抗変化メモリ。
  4. 前記第１のメモリセルアレイに対応して前記カラム方向に延びるリファレンスグローバルリードビット線と、前記第１のブロック内に配置され、前記カラム方向に延びるリファレンスローカルビット線と、第３及び第４の端を有し、前記第３の端が前記リファレンスローカルビット線に接続される抵抗素子と、前記リファレンスグローバルリードビット線及び前記リファレンスローカルビット線間に接続され、前記抵抗素子に流れる第２のセル電流を増幅することにより前記リファレンス電流を生成する第２の電流増幅器と、をさらに具備し、
    前記第１の抵抗変化素子は、第１及び第２の抵抗値のうちの１つを有し、前記抵抗素子は、前記第１及び第２の抵抗値間の抵抗値を有する
    請求項３に記載の抵抗変化メモリ。
  5. 前記第１のグローバルリードビット線の負荷容量は、前記リファレンスグローバルリードビット線の負荷容量に実質的に等しい請求項４に記載の抵抗変化メモリ。
  6. 前記センスアンプは、前記第１のセンス電流を第２のセンス電流と比較することにより、前記第１の抵抗変化素子に記憶されたデータを読み出す請求項１に記載の抵抗変化メモリ。
  7. 前記第１のメモリセルアレイに対応して前記カラム方向に延びる第２のグローバルリードビット線と、前記第１のブロック内に配置され、前記カラム方向に延びる第３のローカルビット線と、第３及び第４の端を有し、前記第３の端が前記第３のローカルビット線に接続される第２の抵抗変化素子と、前記第２のグローバルリードビット線及び前記第３のローカルビット線間に接続され、前記第２の抵抗変化素子に流れる第２のセル電流を増幅することにより前記第２のセンス電流を生成する第２の電流増幅器と、をさらに具備し、
    前記第１及び第２の抵抗変化素子は、第１及び第２の抵抗値のうちの１つを互いに相補的に有する
    請求項６に記載の抵抗変化メモリ。
  8. 第３のブロックを備える第２のメモリセルアレイと、前記第２のメモリセルアレイに対応して前記カラム方向に延びる第２のグローバルリードビット線と、前記第３のブロック内に配置され、前記カラム方向に延びる第３のローカルビット線と、第３及び第４の端を有し、前記第３の端が前記第３のローカルビット線に接続される第２の抵抗変化素子と、前記第２のグローバルリードビット線及び前記第３のローカルビット線間に接続され、前記第２の抵抗変化素子に流れる第２のセル電流を増幅することにより前記第２のセンス電流を生成する第２の電流増幅器と、をさらに具備し、
    前記第１及び第２の抵抗変化素子は、第１及び第２の抵抗値のうちの１つを互いに相補的に有する
    請求項６に記載の抵抗変化メモリ。
  9. 前記第１のグローバルリードビット線の負荷容量は、前記第２のグローバルリードビット線の負荷容量に実質的に等しい請求項７又は８に記載の抵抗変化メモリ。
  10. 前記第１のメモリセルアレイに対応して前記カラム方向に延びるグローバルビット線及び第２のグローバルリードビット線と、前記グローバルビット線及び前記第１のローカルビット線間に接続される第１のドライバと、前記第２のグローバルリードビット線及び前記第２のローカルビット線間に接続される第２のドライバと、前記グローバルビット線及び前記第２のグローバルリードビット線に接続され、前記第１及び第２のドライバを制御する読み出し／書き込み制御回路と、をさらに具備し、
    前記第１の抵抗変化素子の前記第２の端は、前記第２のローカルビット線に接続され、前記第１及び第２のドライバは、前記第１及び第２のブロック間に配置される
    請求項１に記載の抵抗変化メモリ。
  11. 前記第１の抵抗変化素子からデータを読み出すとき、前記読み出し／書き込み制御回路は、前記第１のドライバを非活性状態にし、前記第２のローカルビット線を一定電位にするように前記第２のドライバを制御する請求項１０に記載の抵抗変化メモリ。
  12. 前記第１の抵抗変化素子にデータを書き込むとき、前記読み出し／書き込み制御回路は、前記第１及び第２のローカルビット線の一方を第１の電位にし、他方を前記第１の電位よりも低い第２の電位にするように、前記第１及び第２のドライバを制御する請求項１０に記載の抵抗変化メモリ。
  13. 前記第１の抵抗変化素子は、不変の磁化を持つ第１の磁性層と、可変の磁化を持つ第２の磁性層と、前記第１及び第２の磁性層間の非磁性層と、を備える請求項１乃至１２のいずれか１項に記載の抵抗変化メモリ。
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