JP2012003827A - 半導体装置 - Google Patents

Abstract

【課題】従来よりも高速、高精度のデータ読出ができるセンスアンプを備えた半導体装置を提供する。
【解決手段】半導体装置に設けられたセンスアンプＳＡ０において、第１のノードＢ１は、データ読出時にビット線ＢＬ０と接続される。電流増幅部３３は、第２のノードＡ１と第２の基準電位ＶＤＤを与える第２の電源ノード２８との間に接続された負荷素子ＲＬ０を有し、負荷素子ＲＬ０を流れる電流を増幅する。第１のトランジスタＶＳＡ０は、第１および第２のノードＢ１，Ａ１間に接続され、制御電極に第１および第２の基準電位の間の所定の電位Ｖｒｅｆが与えられる。第２のトランジスタＰＤ０は、第１の電源ノード２９と第１のノードＢ１との間に接続され、制御電極が第２のノードＡ１に接続される。
【選択図】図５

Description

この発明は、ＭＲＡＭや相変化メモリなど、記憶データに応じて電気抵抗が変化する記憶素子を備えた半導体装置に関し、特に記憶データの読出に関するものである。

磁気ランダムアクセス記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）は、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto-Resistive）効果を有する素子（ＴＭＲ素子）をメモリセルとした記憶装置である。ＴＭＲ素子は、強磁性体薄膜からなる固定磁化層および自由磁化層で薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。ＴＭＲ素子は、２つの層の磁化方向が平行の場合に低抵抗状態になり反平行の場合に高抵抗状態になるので、自由磁化層の磁化方向によって「１」「０」の情報を記憶することができる。

記憶されたデータを読み出すときには、データ読出対象の選択メモリセルを流れる電流が低抵抗状態に対応する高電流か、それとも高抵抗状態に対応する低電流かを判定する。具体的には、センスアンプを用いて選択メモリセルを流れる読出電流と参照メモリセルを流れる参照電流との差が増幅される。参照電流は、たとえば、「１」の情報を記憶するダミーセルを流れる電流と「０」の情報を記憶するダミーセルを流れる電流とを平均化することによって得られる（非特許文献１参照）。

Tsuji, T.、他７名、"A 1.2V 1Mbit embedded MRAM core with folded bit-line array architecture",2004 Symposium on VLSI Circuits Digest of Technical Papers,IEEE,17-19 June 2004,p.450-453

ＭＲＡＭ用のセンスアンプでは、通常、データ読出時のビット線電圧を所定のレベルに制限するために、ゲート電圧が所定の電圧レベルに設定されたＭＯＳトランジスタがビット線に挿入される。これによって、読出電流が制限されるのでＴＭＲ素子の破壊を防止することができる。ところが、本願の発明者は、ビット線に挿入したこのＭＯＳトランジスタによって、かえってＴＭＲ素子が低抵抗状態のときの読出電流と高抵抗状態のときの読出電流との差が縮小されてしまうという問題点を見出した。このため、センスアンプの動作速度や読出精度が損なわれてしまう。

この発明は上記の問題点を考慮してなされたものである。この発明の目的は、従来よりも高速、高精度のデータ読出ができるセンスアンプを備えた半導体装置を提供することである。

この発明の実施の一形態による半導体装置は、ビット線と、メモリセルと、メモリセルの記憶データを読み出すセンスアンプとを備える。メモリセルは、記憶データに応じて電気抵抗が変化する記憶素子を含む。データ読出時には、ビット線と第１の基準電位を与える第１の電源ノードとの間が記憶素子を介して導通する。センスアンプは、第１および第２のノードと、電流増幅部と、第１および第２のトランジスタとを含む。第１のノードは、データ読出時にビット線と接続される。電流増幅部は、第２のノードと第２の基準電位を与える第２の電源ノードとの間に接続された負荷素子を有し、負荷素子を流れる電流を増幅する。第１のトランジスタは、第１および第２のノード間に接続され、制御電極に第１および第２の基準電位の間の所定の電位が与えられる。第２のトランジスタは、第１の電源ノードと第１のノードとの間に接続され、制御電極が第２のノードに接続される。

上記の実施の形態によれば、ビット線の電位レベルの上限値を設定するための第１のトランジスタに加えて、第２のトランジスタを設けることによって、従来よりも高速、高精度のデータ読出が可能になる。

この発明の実施の一形態による半導体装置１の構成を模式的に示す平面図である。 ＭＡＲＭ装置３のメモリセルＭＣの構成を示す回路図である。 図１のＭＲＡＭ装置３の構成の一例を模式的に示す平面図である。 図３の１つのメモリアレイＭＡとそれに対応する読出回路１３の部分の構成の一例を示す回路図である。 図４のセンスアンプＳＡ０の構成を示す回路図である。 図５のＮＭＯＳトランジスタＶＳＡ０，ＰＤ０の電流−電圧特性を示す図である。 図５のセンスアンプＳＡ０による読出動作のシミュレーション結果を示す図である。 ノードＡ１，Ａ２，Ｂ１，Ｂ２の電圧波形および信号振幅の波形を拡大して示した図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。以下では、ＭＲＡＭを例に挙げて説明するが、この発明は、相変化メモリなど、記憶データに応じて電気抵抗が変化する記憶素子を備えたどのような種類の半導体装置にも適用可能である。なお、以下の説明のおいて同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［半導体装置の全体構成］
図１は、この発明の実施の一形態による半導体装置１の構成を模式的に示す平面図である。半導体装置１は、半導体基板ＳＵＢ上に形成されたマイクロコンピュータであり、ＣＰＵ（Central Processing Unit）２と、ＭＲＡＭ装置３と、参照電源４とを含む。ＭＲＡＭ装置３は、ＣＰＵ２からアドレスＡＤＤ、書込データＤｉｎ、およびコマンドＣＭＤを受け、参照電源４から電源電圧ＶＤＤおよび参照電圧Ｖｒｅｆの供給を受ける。ＭＲＡＭ装置３は、ＣＰＵ２から受けた書込コマンドに従って、指定されたアドレスＡＤＤに書込データＤｉｎを書込む。ＭＲＡＭ装置３は、ＣＰＵ２から受けた読出コマンドに従って、指定されたアドレスＡＤＤから読出データＤｏｕｔを読み出して、ＣＰＵ２に出力する。

［メモリセルの構成］
図２は、ＭＡＲＭ装置３のメモリセルＭＣの構成を示す回路図である。

図２を参照して、メモリセルＭＣは、磁気データに応じて電気抵抗が変化するＴＭＲ（Tunnel Magneto-Resistance）素子と、アクセストランジスタＡＴＲとを含む。ここで、ＴＭＲ素子は、強磁性体薄膜からなる固定磁化層および自由磁化層によって薄い絶縁層を挟んだトンネル接合構造を有する磁気抵抗素子である。ＴＭＲ素子は、２つの層の磁化方向が平行の場合に低抵抗状態になり反平行の場合に高抵抗状態になるので、自由磁化層の磁化方向によって「１」「０」の情報を記憶することができる。通常、アクセストランジスタＡＴＲには、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。

メモリセルＭＣに対して、ディジット線ＤＬ、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬが配置される。ディジット線ＤＬ、ワード線ＷＬ、およびソース線ＳＬはメモリアレイ（メモリセルマット）の行方向に沿って延在し、ビット線ＢＬは列方向に延在する。この明細書では、行方向をＸ方向とも称し、列方向をＹ方向とも称する。

図２に示すように、ＴＭＲ素子は、その一端がビット線ＢＬに接続され、他端がアクセストランジスタＡＴＲのドレインに接続される。アクセストランジスタＡＴＲのソースはソース線ＳＬを介して接地電圧ＧＮＤを与える接地ノードに接続される。また、アクセストランジスタＡＴＲのゲートはワード線ＷＬに接続される。

データ書込時においては、データ書込対象となる選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のディジット線ＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに、それぞれデータ書込電流が流される。ここで、ビット線ＢＬを流れるデータ書込電流の方向は、書込データに応じて、切替え可能となっている。ビット線ＢＬを流れるデータ書込電流の方向によって、自由磁化層の磁化の方向が決定される。

一方、データ読出時においては、選択メモリセルに対応するワード線ＷＬが高電圧状態に活性化されて、アクセストランジスタＡＴＲが導通状態になる。この結果、センス電流（読出電流）が、ビット線ＢＬからＴＭＲ素子およびアクセストランジスタＡＴＲを経て、ソース線ＳＬに流れる。なお、以下においては、信号、信号線およびデータなどの２値的な高電圧状態および低電圧状態を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。

［ＭＲＡＭ装置の構成］
図３は、図１のＭＲＡＭ装置３の構成の一例を模式的に示す平面図である。

図３を参照して、ＭＲＡＭ装置３は、複数のメモリアレイＭＡと、制御回路１０と、行デコード回路１１と、列デコード回路１２と、読出回路１３と、入出力回路１４とを含む。図３の例では、合計１６個のメモリアレイＭＡが、基板上でＹ方向の両側に２グループに分かれて配設される。各グループはＸ方向に並ぶ８個のメモリアレイＭＡによって構成される。各メモリアレイＭＡは、２５６行６４列に配列された１６ｋｂｉｔのメモリセルＭＣを含む。したがって、ＭＲＡＭ装置３は全体で２５６ｋｂｉｔのメモリセルＭＣを含む。

制御回路１０は、図１のＣＰＵ２から受けたコマンドＣＭＤに応答して各種の制御信号を生成することによってＭＲＡＭ装置３全体を制御する。行デコード回路１１は、入出力回路１４を介して受けたアドレス信号ＡＤＤによって示される行アドレス信号をデコードし、デコード結果である行選択信号を出力する。列デコード回路１２は、入出力回路１４を介して受けたアドレス信号ＡＤＤによって示される列アドレス信号をデコードし、デコード結果である列選択信号を出力する。

読出回路１３は、複数のセンスアンプＳＡを含む（図３では代表して１個のセンスアンプＳＡが示される）。センスアンプＳＡは、データ読出時に選択された通常メモリセルＭＣの通過電流と参照メモリセルＲＭＣの通過電流との差を検知して増幅する。センスアンプＳＡは、読出結果である読出データＤｏｕｔを入出力回路１４を介して図１のＣＰＵ２へ出力する。各メモリアレイＭＡに対して２個のセンスアンプＳＡが、メモリアレイＭＡに対してＹ方向に隣接する領域に配設される。

［メモリアレイの構成］
図４は、図３の１つのメモリアレイＭＡとそれに対応する読出回路１３の部分の構成の一例を示す回路図である。

図４を参照して、メモリアレイＭＡは、複数のメモリセルＭＣおよび参照メモリセルＲＭＣが行列状に配列されるメモリセルマット２０と、５１２本のワード線ＷＬ０〜ＷＬ５１１と、２本のダミーワード線Ｄ−ＷＬ０，Ｄ−ＷＬ１と、２５６本のディジット線ＤＬ０〜ＤＬ２５５と、１本のダミーディジット線Ｄ−ＤＬと、２５７本のソース線ＳＬと、６４本のビット線ＢＬ０〜ＢＬ６３とを含む。

メモリセルマット２０は、通常セル領域に配設された２５６行６４列のメモリセルＭＣと、通常セル領域に対してＹ方向に隣接する参照セル領域に配設されたＸ方向に沿って並ぶ６４個の参照メモリセルＲＭＣとを含む。参照メモリセルＲＭＣには、データ読出時にセンス電流と比較する参照電流を生成するために、予め「１」または「０」のデータが書込まれている。具体的に図４の場合には、参照メモリセルＲＭＣ＜０＞，ＲＭＣ＜３＞にデータ「０」が書込まれ、参照メモリセルＲＭＣ＜１＞，ＲＭＣ＜２＞にデータ「１」が書込まれている。

ビット線ＢＬ０〜ＢＬ６３はメモリセルマット２０の各列に１本ずつ対応して配設される。各ビット線ＢＬは、対応の列のメモリセルＭＣおよび参照メモリセルＲＭＣと接続される。

ワード線ＷＬ０〜ＷＬ５１１は通常セル領域のメモリセルマット２０の各行に２本ずつ対応して配設される。ワード線ＷＬ０，ＷＬ２，ＷＬ４，…の各々は、対応する行の６４個のメモリセルＭＣのうちビット線ＢＬ０，ＢＬ２，ＢＬ４，…に接続された３２個のメモリセルＭＣと接続される。ワード線ＷＬ１，ＷＬ３，ＷＬ５，…の各々は、対応する行の６４個のメモリセルＭＣのうちビット線ＢＬ１，ＢＬ３，ＢＬ５，…に接続された３２個のメモリセルＭＣと接続される。ダミーワード線Ｄ−ＷＬ０は、６４個の参照メモリセルＲＭＣのうちビット線ＢＬ０，ＢＬ２，ＢＬ４，…に接続された３２個の参照メモリセルＲＭＣと接続される。ダミーワード線Ｄ−ＷＬ１は、６４個の参照メモリセルＲＭＣのうちビット線ＢＬ１，ＢＬ３，ＢＬ５，…に接続された３２個の参照メモリセルＲＭＣと接続される。

ディジット線ＤＬ０〜ＤＬ２５５は通常セル領域のメモリセルマット２０の各行に１本ずつ対応して配設され、ダミーディジット線Ｄ−ＤＬは参照セル領域に配設される。ディジット線ＤＬ０〜ＤＬ２５５およびダミーディジット線Ｄ−ＤＬの一端は電源電圧ＶＤＤを与える電源ノード２８と接続される。

ソース線ＳＬはメモリセルマット２０の各行に１本ずつ対応して配設される。各ソース線ＳＬは、対応の行のメモリセルＭＣまたは参照メモリセルＲＭＣと接続される。ソース線ＳＬの一端は接地電圧ＧＮＤを与える接地ノード２９に接続される。

メモリアレイＭＡは、さらに、メモリセルマット２０に対してＸ方向の片側に隣接する領域に設けられたワード線ドライバ２３およびディジット線電流源２４と、メモリセルマット２０に対してＹ方向の両側に隣接する領域に設けられたビット線電流源／電流シンク２１，２２と、読出回路１３との境界の領域に設けられた６４個の列選択トランジスタＣＳＴとを含む。

ワード線ドライバ２３は、データ読出時に、行デコード回路１１から出力された行選択信号によって示される選択行のワード線ＷＬを活性化する。ワード線ドライバ２３は、さらに、ワード線ＷＬ０，ＷＬ２，ＷＬ４，…のいずれかを活性化するときにはダミーワード線Ｄ−ＷＬ１を併せて活性化し、ワード線ＷＬ１，ＷＬ３，ＷＬ５，…のいずれかを活性化するときにはダミーワード線Ｄ−ＷＬ０を併せて活性化する。

ディジット線電流源２４は、データ書込時に、行デコード回路１１から出力された行選択信号によって示される選択行のディジット線ＤＬにデータ書込電流を流す。ディジット線電流源２４は、参照メモリセルＲＭＣのＴＭＲ素子にデータを書込むときには、ダミーディジット線Ｄ−ＤＬにデータ書込電流を流す。

ビット線電流源／電流シンク２１，２２は、データ書込時に、列デコード回路１２から出力された列選択信号によって示される選択列のビット線ＢＬに書込データに応じた方向のデータ書込電流を流す。ビット線電流源／電流シンク２１，２２は、参照メモリセルＲＭＣのＴＭＲ素子にデータを書込むときには、書込対象の参照メモリセルＲＭＣに接続されたビット線ＢＬに書込データに応じた方向のデータ書込電流を流す。

列選択トランジスタＣＳＴは、各ビット線ＢＬに１個ずつ挿入され、ビット線ＢＬの４列ごとに共通の列選択信号ＣＳＬ（ＣＳＬ０〜ＣＳＬ１５）が図３の制御回路１０から与えられる。列選択信号ＣＳＬ０〜ＣＳＬ１５は、データ読出時に順次活性化される。

［読出回路の構成］
図４を参照して、読出回路１３は、４本の読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞，ＲＤＢ＜１＞，／ＲＤＢ＜１＞と、プリチャージ回路２５と、２個のバス切替スイッチＢＳＳ０，ＢＳＳ１と、シャント配線２７と、２個のセンスアンプＳＡ０，ＳＡ１とを含む。

読出データバスＲＤＢ＜０＞は、ビット線ＢＬ０，ＢＬ４，ＢＬ８，…の各々と列選択トランジスタＣＳＴを介して接続される。読出データバス／ＲＤＢ＜０＞は、ビット線ＢＬ１，ＢＬ５，ＢＬ９，…の各々と列選択トランジスタＣＳＴを介して接続される。読出データバスＲＤＢ＜１＞は、ビット線ＢＬ２，ＢＬ６，ＢＬ１０，…の各々と列選択トランジスタＣＳＴを介して接続される。読出データバス／ＲＤＢ＜１＞は、ビット線ＢＬ３，ＢＬ７，ＢＬ１１，…の各々と列選択トランジスタＣＳＴを介して接続される。

プリチャージ回路２５は、４本の読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞，ＲＤＢ＜１＞，／ＲＤＢ＜１＞の各々と接続され、図３の制御回路１０から出力されたプリチャージ信号ＰＣＧに応じて各読出データバスを接地電圧ＧＮＤにプリチャージする。

バス切替スイッチＢＳＳ０は、読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞とセンスアンプＳＡ０の第１、第２の入力ノードＢ１，Ｂ２との接続を、読出アドレスに応じて切替える。バス切替スイッチＢＳＳ１は、読出データバスＲＤＢ＜１＞，／ＲＤＢ＜１＞とセンスアンプＳＡ１の第１、第２の入力ノードＢ１，Ｂ２との接続を、読出アドレスに応じて切替える。

センスアンプＳＡ０，ＳＡ１の各々は、第１の入力ノードＢ１から選択メモリセルＭＣに流れる読出電流と、第２の入力ノードＢ２から参照メモリセルＲＭＣに流れる参照電流との差を増幅する。そして、センスアンプＳＡ０，ＳＡ１の各々は、センス電流と参照電流との大小関係に応じてＨレベルまたはＬレベルの信号を読出データＤｏｕｔ１またはＤｏｕｔ２として出力する。

シャント配線２７は、センスアンプＳＡ０，ＳＡ１の第２の入力ノードＢ２を互いに短絡するための金属配線である。データ読出時には、データ「０」を記憶する参照メモリセルＲＭＣとデータ「１」を記憶する参照メモリセルＲＭＣとがペアで選択される。シャント配線２７によってこれらの選択参照メモリセルＲＭＣを流れる電流が平均化されることによって、参照電流が生成される。

［データ読出動作］
具体的に、図４のメモリセルＭＣ＜０，０＞，ＭＣ＜０，２＞のデータを読み出す場合を説明する。この場合、バス切替スイッチＢＳＳ０によって、読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞がセンスアンプＳＡ０の第１、第２の入力ノードＢ１，Ｂ２にそれぞれ接続される。バス切替スイッチＢＳＳ１によって、読出データバスＲＤＢ＜１＞，／ＲＤＢ＜１＞がセンスアンプＳＡ１の第１、第２の入力ノードＢ１，Ｂ２にそれぞれ接続される。

まず、プリチャージ信号ＰＣＧが活性化されることによって、読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞，ＲＤＢ＜１＞，／ＲＤＢ＜１＞が接地電圧ＧＮＤにプリチャージされる。プリチャージ信号ＰＣＧが非活性化された後、列選択信号ＣＳＬ０が活性化されるとともに、センスアンプＳＡ０，ＳＡ１が図３の制御回路１０によって活性化される。この状態で、ワード線ドライバ２３によってワード線ＷＬ０およびダミーワード線Ｄ−ＷＬ１が活性化される。これにより、センスアンプＳＡ０の第１の入力ノードＢ１にはメモリセルＭＣ＜０，０＞の記憶データに応じた読出電流が流れ、センスアンプＳＡ１の第１の入力ノードＢ１にはメモリセルＭＣ＜０，２＞の記憶データに応じた読出電流が流れる。センスアンプＳＡ０，ＳＡ１の各第２の入力ノードＢ２には、参照メモリセルＲＭＣ＜１＞，ＲＭＣ＜３＞の各々を流れる電流を平均化した参照電流が流れる。センスアンプＳＡ０は、メモリセルＭＣ＜０，０＞を流れる読出電流と参照電流との差を増幅することによって、メモリセルＭＣ＜０，０＞の記憶データに応じた読出データＤｏｕｔ０を出力する。センスアンプＳＡ１は、メモリセルＭＣ＜０，２＞を流れる読出電流と参照電流との差を増幅することによって、メモリセルＭＣ＜０，２＞の記憶データに応じた読出データＤｏｕｔ１を出力する。

［センスアンプの構成］
図５は、図４のセンスアンプＳＡ０の構成を示す回路図である。図４のセンスアンプＳＡ０とセンスアンプＳＡ１とは同一の構成であるので、図５にはセンスアンプＳＡ０の構成が代表として示される。さらに図５には、センスアンプＳＡ０に接続される読出データバスＲＤＢ＜０＞，／ＲＤＢ＜０＞、列選択トランジスタＣＳＴ０，ＣＳＴ１、ビット線ＢＬ０，ＢＬ１、メモリセルＭＣ＜０，０＞、および参照メモリセルＲＭＣ＜１＞が併せて示される。ただし、図４のシャント配線２７およびバス切替スイッチＢＳＳ０の図示は省略されている。

図５を参照して、センスアンプＳＡ０は、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＶＳＡ０，ＶＳＡ１，ＰＤ０，ＰＤ１と、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタＲＬ０，ＲＬ１，３１と、電圧増幅部３０とを含む。

ＮＭＯＳトランジスタＶＳＡ０は、ノードＡ１とノードＢ１（第１の入力ノード）との間に接続され、ＮＭＯＳトランジスタＶＳＡ１は、ノードＡ２とノードＢ２（第２の入力ノード）との間に接続される。ＮＭＯＳトランジスタＶＳＡ０，ＶＳＡ１のゲートには、接地電圧ＧＮＤと電源電圧ＶＤＤとの間の所定の電圧に設定された参照電圧Ｖｒｅｆが与えられる。ＮＭＯＳトランジスタＶＳＡ０，ＶＳＡ１の閾値電圧をＶｔｈとすると、ノードＢ１，Ｂ２の電圧の上限値は概ねＶｒｅｆ−Ｖｔｈに等しくなる。このようにノードＢ１，Ｂ２の電圧の上限値が設定されることによって、データ読出時にメモリセルＭＣおよび参照メモリセルＲＭＣに流れる電流が制限され、これらのメモリセルの破壊を防止できる。

ＮＭＯＳトランジスタＰＤ０はノードＢ１と接地ノード２９との間に接続され、ＮＭＯＳトランジスタＰＤ０のゲートはノードＡ１に接続される。ＮＭＯＳトランジスタＰＤ１はノードＢ２と接地ノード２９との間に接続され、ＮＭＯＳトランジスタＰＤ１のゲートはノードＡ２に接続される。ＮＭＯＳトランジスタＰＤ０，ＰＤ１は、図６で詳しく説明するように、ＮＭＯＳトランジスタＶＳＡ０，ＶＳＡ１の電流−電圧特性（Ｉ−Ｖ特性）を改善するために設けられている。

ＰＭＯＳトランジスタＲＬ０は、データ読出時に電源電圧ＶＤＤが与えられるノード３２とノードＡ１との間に接続され、ＰＭＯＳトランジスタＲＬ１は、ノード３２とノードＡ２との間に接続される。ＰＭＯＳトランジスタＲＬ０，ＲＬ１は、ドレインとゲートとが結合された、いわゆるダイオード接続のトランジスタであり、それぞれ読出電流および参照電流を電圧に変換する負荷抵抗として用いられる。

ＰＭＯＳトランジスタ３１は、電源ノード２８とノード３２との間に設けられる。ＰＭＯＳトランジスタ３１のゲートには、図３の制御回路１０からセンスアンプイネーブル信号／ＳＥが供給される。センスアンプイネーブル信号／ＳＥがデータ読出時にＬレベルに活性化されると、ＰＭＯＳトランジスタ３１が導通することによってノード３２に電源電圧ＶＤＤが供給される。

電圧増幅部３０は、センスアンプイネーブル信号ＳＥが活性状態（Ｈレベル）になったときに、ノードＡ１，Ａ２間の電圧を増幅する。そして、電圧増幅部３０は、ノードＡ１，Ａ２の電圧の大小関係に応じた読出データＤｏｕｔを出力する。電圧増幅部３０は、差動増幅器として構成することもできるし、２個のインバータを組合わせたフリップフロップとして構成することもできる。電圧増幅部３０およびＰＭＯＳトランジスタＲＬ０，ＲＬ１，３１をまとめて電流増幅部３３と考えることができる。電流増幅部３３は、ＰＭＯＳトランジスタＲＬ０を流れる読出電流と、ＰＭＯＳトランジスタＲＬ１を流れる参照電流との差を増幅する。

図５の構成では、ノードＡ１，Ａ２と電源ノード２８との間にそれぞれ設けられたトランジスタＲＬ０，ＲＬ１にかかる電圧が電圧増幅部３０によって増幅される。これに対して、トランジスタＲＬ０，ＲＬ１を流れる電流をカレントミラー回路によってコピーして、接地ノード２９に接続された別の負荷トランジスタの電圧を電圧増幅部によって増幅するようにしてもよい。

［センスアンプの動作］
以下では、図５においてトランジスタＰＤ０，ＰＤ１が設けられていない場合のセンスアンプの動作についてまず説明し、次にトランジスタＰＤ０，ＰＤ１を設けたことによってセンスアンプの読出動作がどのように改善されるかについて説明する。

なお、以下の説明では、センスアンプＳＡ０によってメモリセルＭＣ＜０，０＞の記憶データを読み出す場合を例に挙げて説明するが、他のメモリセルＭＣの記憶データを読み出す場合も全く同様に考えることができる。トランスジスタＶＳＡ０，ＰＤ０の特性を主に説明するが、トランジスタＶＳＡ０，ＰＤ０の特性と、トランスジスタＶＳＡ１，ＰＤ１の特性とは同じであるので、トランジスタＶＳＡ１，ＰＤ１についても全く同様に考えることができる。

（トランジスタＰＤ０，ＰＤ１が設けられていない場合）
図５において、ＴＭＲ素子の抵抗値Ｒｘは、メモリセルＭＣ＜０，０＞の記憶データ（「０」または「１」）に応じて、低抵抗Ｒ＿ｌｏｗまたは高抵抗Ｒ＿ｈｉｇｈになる。ＴＭＲ素子が低抵抗状態Ｒ＿ｌｏｗの場合には、ビット線電圧ＶＢＬ（ノードＢ１の電圧）が低下することによってトランジスタＶＳＡ０のゲート−ソース間電圧が増加し、この結果、ビット線ＢＬ０を流れるビット線電流ＩＢＬが増加する。このときのビット線電流ＩＢＬをＩ＿ｍａｘとする。負荷トランジスタＲＬ０の抵抗値をＲとすると、電圧増幅部３０にはＩ＿ｍａｘ×Ｒの電圧が入力される。一方、ＴＭＲ素子が高抵抗状態Ｒ＿ｈｉｇｈの場合には、ビット線電圧ＶＢＬ（ノードＢ１の電圧）が上昇することによってトランジスタＶＳＡ０のゲート−ソース間電圧が減少し、この結果、ビット線電流ＩＢＬが減少する。このときのビット線電流ＩＢＬをＩ＿ｍｉｎとする。この場合、電圧増幅部３０にはＩ＿ｍｉｎ×Ｒの電圧が入力される。

センスアンプＳＡ０の動作速度を向上したり、読出マージンを改善したりするには、メモリセルＭＣ＜０，０＞のＴＭＲ素子が低抵抗状態Ｒ＿ｌｏｗのときと高抵抗状態Ｒ＿ｈｉｇｈのときとで、センスアンプＳＡ０に入力される電圧の差（Ｉ＿ｍａｘ−Ｉｍｉｎ）×Ｒを大きくする必要がある。そのためには、Ｉ＿ｍａｘ−Ｉ＿ｍｉｎを大きくする必要がある。Ｉ＿ｍａｘ−Ｉ＿ｍｉｎは、トランジスタＶＳＡ０のゲート−ソース間電圧の変化（ゲート電圧はＶｒｅｆで一定であるのでソース電圧の変化と考えることできる）に対してドレイン電流の変化が大きいほど、すなわち、トランジスタＶＳＡ０の相互コンダクタンスｇｍが大きいほど大きくなる。以下、図６に示すＩ−Ｖ特性を参照して詳しく説明する。

図６は、図５のＮＭＯＳトランジスタＶＳＡ０，ＰＤ０の電流−電圧特性を示す図である。図６のＩ−Ｖ特性の計算では、トランジスタＰＤ０のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを、トランジスタＶＳＡ０のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの１／１００に設定した。

図６において参照符号ＶＳＡ０で示されるトランジスタＶＳＡ０のＩ−Ｖ特性では、横軸がトランジスタＶＳＡ０のソース電圧（ノードＢ１の電圧）を表わし、縦軸がトランジスタＶＳＡ０のドレイン電流を表わす。トランジスタＶＳＡ０のゲート電圧は参照電圧Ｖｒｅｆに固定されているので、トランジスタＶＳＡ０のソース電圧が増加するにつれてドレイン電流が減少し、ソース電圧が約０．６Ｖ以上ではドレイン電流はほぼ０になる。

図６において参照符号Ｒ＿ｈｉｇｈ，Ｒ＿ｌｏｗで示される直線は、それぞれ高抵抗状態、低抵抗状態でのＴＭＲ素子のＩ−Ｖ特性を示す。ＴＭＲ素子のＩ−Ｖ特性において、横軸がビット線電圧ＶＢＬを表わし、縦軸がビット線電流ＩＢＬ（ＴＭＲ素子を流れる電流）を表わす。

ＮＭＯＳトランジスタＰＤ０が設けられていない場合にはトランジスタＶＳＡ０のドレイン電流とビット線電流ＩＢＬとは等しいので、図６において、低抵抗状態Ｒ＿ｌｏｗのＴＭＲ素子特性を表わす直線とトラジスタＶＳＡ０の特性曲線との交点における電流値がＩ＿ｍａｘに等しい。同様に、高抵抗状態Ｒ＿ｈｉｇｈのＴＭＲ素子特性を表わす直線とトラジスタＶＳＡ０の特性曲線との交点における電流値がＩ＿ｍｉｎに等しい。したがって、交点付近でのトランジスタＶＳＡ０の特性曲線の接線ＴＬ１の傾きの絶対値が大きいほど、すなわち、相互コンダクタンスｇｍが大きいほどＩ＿ｍａｘ−Ｉ＿ｍｉｎは大きくなることがわかる。

トランジスタの相互コンダクタンスｇｍを大きくするには、トランジスタのチャネル幅を大きくするとよいが、レイアウト面積が増加するという問題が生じる。仮にレイアウト面積を犠牲にしてトランジスタのチャネル幅を大きくしたとしても、ＴＭＲ素子に流せる電流には制限がある。このため、Ｉ−Ｖ特性曲線上でドレイン電流が比較的小さい領域、すなわち、接線ＴＬ１の傾きの絶対値が比較的小さい領域がトランジスタＶＳＡ０の動作点とならざるを得ない。この結果、Ｉ＿ｍａｘ−Ｉ＿ｍｉｎが制限されてしまう。

（トランジスタＰＤ０，ＰＤ１が設けられている場合）
上記で説明したＮＭＯＳトランジスタＶＳＡ０，ＶＳＡ１のＩ−Ｖ特性を改善するために、図５のセンスアンプＳＡ０では、トランジスタＰＤ０，ＰＤ１が設けられている。

図６において、参照符号ＰＤ０で示されたＮＭＯＳトランジスタＰＤ０のＩ−Ｖ特性において、横軸はトランジスタＰＤ０のドレイン電圧（ノードＢ１の電圧）を表わし、縦軸はトランジスタＰＤ０のドレイン電流について符号を反転した値を示す。

図５でトランジスタＰＤ０が設けられている場合、ビット線ＢＬ０を流れるビット線電流ＩＢＬは、トランジスタＶＳＡ０のドレイン電流からトランジスタＰＤ０のドレイン電流を減算した値に等しい。したがって、図６において、トランジスタＶＳＡ０のＩ−Ｖ特性曲線の値とトランジスタＰＤ０のＩ−Ｖ特性曲線の値とを電圧ごとに足し合わせることによって、トランジスタＰＤ０が設けられた場合のビット線電流ＩＢＬとビット線電圧ＶＢＬとの関係を示す曲線ＳＣが得られる。この場合のＩ＿ｍａｘは、低抵抗状態Ｒ＿ｌｏｗのＴＭＲ素子特性を表わす直線と曲線ＳＣとの交点における電流値として与えられる。Ｉ＿ｍｉｎは、高抵抗状態Ｒ＿ｈｉｇｈのＴＭＲ素子特性を表わす直線と曲線ＳＣとの交点における電流値として与えられる。これらの交点付近の曲線ＳＣの接線ＴＬ２の傾きは、接線ＴＬ１の傾きよりも急峻になっており、トランジスタＰＤが設けられていない場合よりもＩ−Ｖ特性が改善していることがわかる。

トランジスタＰＤ０の効果を定性的に説明すると次のとおりである。
第１に、データ読出時に、低抵抗状態Ｒ＿ｌｏｗのＴＭＲ素子に起因してビット線電圧ＶＢＬ（ノードＢ１の電圧）が低下したときには、トランジスタＰＤ０を流れる電流が減少し、高抵抗状態Ｒ＿ｈｉｇｈのＴＭＲ素子に起因してビット線電圧ＶＢＬ（ノードＢ１の電圧）が上昇したときには、トランジスタＰＤ０を流れる電流が増加する。したがって、トランジスタＰＤ０は、ＴＭＲ素子が低抵抗Ｒ＿ｌｏｗの場合にＴＭＲ素子を流れる電流Ｉ＿ｍａｘを増加させ、ＴＭＲ素子が高抵抗Ｒ＿ｌｏｗの場合にＴＭＲ素子を流れる電流Ｉ＿ｍｉｎを減少させるように機能する。この結果、Ｉ＿ｍａｘ−Ｉ＿ｍｉｎが増大する。

第２に、トランジスタＰＤ０が設けられている場合、トランジスタＰＤ０を流れる電流はトランジスタＶＳＡ０のオフセット電流となる。ＴＭＲ素子の破壊を防止するために読出電流の大きさを制限する必要があるので、トランジスタＰＤ０が設けられていない場合には、トランジスタＶＳＡ０のＩ−Ｖ特性曲線上において比較的相互コンダクタンスの小さな領域がトランジスタＶＳＡ０の動作点とならざるを得なかった。これに対して、トランジスタＰＤ０が設けられた場合には、トランジスタＰＤ０によるオフセット電流がトランジスタＶＳＡ０に流れるので、Ｉ−Ｖ特性曲線上で比較的相互コンダクタンスの大きな領域をトランジスタＶＳＡ０の動作点にすることができる。

以上のように、この実施の形態のセンスアンプによれば、ＮＭＯＳトランジスタＰＤ０，ＰＤ１を設けることによって、従来よりもＩ＿ｍａｘ−Ｉ＿ｍｉｎを大きくすることができ、この結果、高速、高精度のデータ読出を行なうことができる。

また、図６のＩ−Ｖ特性の計算では、トランジスタＰＤ０のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを、トランジスタＶＳＡ０のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの１／１００に設定した。このように、トランジスタＰＤ０のサイズがトランジスタＶＳＡ０のサイズに比べて小さくてもに十分なＩ−Ｖ特性の改善効果が得られるので、トランジスタＰＤ０の付加によるレイアウト面積の増加を抑えることができる。

［シミュレーション例］
図７は、図５のセンスアンプＳＡ０による読出動作のシミュレーション結果を示す図である。シミュレーションは、ＮＭＯＳトランジスタＰＤ０，ＰＤ１が設けられた場合（本実施の形態）と、ＮＭＯＳトランジスタＰＤ０，ＰＤ１が設けられていない比較例の場合との両方で行なった。このとき、この実施の形態の場合と比較例の場合とでノードＢ１（Ｂ２）の電圧が同じになるように、すなわち、ＴＭＲ素子に流れる読出電流（参照電流）が等しくなるように参照電圧Ｖｒｅｆの大きさを調整した。シミュレーションに用いたＮＭＯＳトランジスタＰＤ０，ＰＤ１のサイズは、図６のＩ−Ｖ特性の計算に使用したものと同じにした。すなわち、トランジスタＰＤ０のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを、トランジスタＶＳＡ０のチャネル幅Ｗとチャネル長Ｌとの比の１／１００に設定した。メモリセルＭＣ＜０，０＞のＴＭＲ素子は高抵抗状態であるとした。

図７を参照して、図３の制御回路１０は、プリチャージ信号ＰＣＧを非活性状態（Ｌレベル）にした後、列選択信号ＣＳＬ０を活性状態（Ｈレベル）にするとともに、センスアンプイネーブル信号／ＳＥを活性状態（Ｌレベル）にする。これによって、ノードＡ１，Ａ２，Ｂ１，Ｂ２の電圧が上昇し始める。続いて、図４のワード線ドライバ２３がワード線ＷＬ０を活性状態（Ｈレベル）にすることによって、ノードＡ１の電圧とノードＡ２の電圧とに差が生じる。信号振幅（ノードＡ１，Ａ２の電位差）が十分な大きさになったタイミングで、センスアンプＳＡ０はノードＡ１，Ａ２間の電位差の符号に応じてＨレベルまたはＬレベルの読出データ信号Ｄｏｕｔ０を出力する。

図８は、ノードＡ１，Ａ２，Ｂ１，Ｂ２の電圧波形および信号振幅の波形を拡大して示した図である。図８の上側のグラフは、図７に示したノードＡ１，Ａ２，Ｂ１，Ｂ２の電圧波形を拡大して示したものである。下側のグラフは、この実施の形態の場合と比較例の場合とで、信号振幅（ノードＡ１の電位からノードＡ２の電位を減算した値）を示したものである。図８に示すように、この実施の形態の場合のほうが、ＮＭＯＳトランジスタＰＤ０，ＰＤ１が設けられていない比較例の場合と比べて、信号振幅が１０％程度増加していることがわかる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、３ ＭＲＡＭ装置、１０ 制御回路、１３ 読出回路、２０ メモリセルマット、２８ 電源ノード、２９ 接地ノード、３０ 電圧増幅部、ＰＤ０，ＰＤ１，ＶＳＡ０，ＶＳＡ１ ＮＭＯＳトランジスタ、３３ 電流増幅部、ＡＴＲ アクセストランジスタ、ＢＬ ビット線、ＢＳＳ０，ＢＳＳ１，ＢＳＳ０，ＢＳＳ１ バス切替スイッチ、ＭＡ メモリアレイ、ＭＣ メモリセル、ＲＬ０，ＲＬ１ 負荷トランジスタ、ＲＭＣ 参照メモリセル、ＳＡ，ＳＡ０，ＳＡ１ センスアンプ、ＶＤＤ 電源電圧、ＧＮＤ 接地電圧、Ｖｒｅｆ 参照電圧。

Claims (4)

1. ビット線と、
   記憶データに応じて電気抵抗が変化する記憶素子を含むメモリセルと、
   前記メモリセルの記憶データを読み出すセンスアンプとを備え、
   データ読出時には、前記ビット線と第１の基準電位を与える第１の電源ノードとの間が前記記憶素子を介して導通し、
   前記センスアンプは、
   前記データ読出時に前記ビット線と接続される第１のノードと、
   第２のノードと、
   前記第２のノードと第２の基準電位を与える第２の電源ノードとの間に接続された負荷素子を有し、前記負荷素子を流れる電流を増幅する電流増幅部と、
   前記第１および第２のノード間に接続され、制御電極に前記第１および第２の基準電位の間の所定の電位が与えられる第１のトランジスタと、
   前記第１の電源ノードと前記第１のノードとの間に接続され、制御電極が前記第２のノードに接続された第２のトランジスタとを含む、半導体装置。
2. 前記第１および第２のトランジスタは、金属酸化膜半導体電界効果トランジスタであり、
   前記第２のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは、前記第１のトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌよりも小さい、請求項１に記載の半導体装置。
3. 前記メモリセルは、前記ビット線と前記第１の電源ノードとの間で前記記憶素子と直列接続され、前記データ読出時に導通する第３のトランジスタをさらに含む、請求項１または２に記載の半導体装置。
4. 前記記憶素子は、トンネル磁気抵抗素子である、請求項１〜３のいずれか１項に記載の半導体装置。

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