JP2016225004A - 半導体集積回路 - Google Patents

Abstract

【課題】 大容量であり、かつ、読み出し速度が高速である半導体集積回路を提供する。
【解決手段】 メモリセルＭ（０，ｋ）〜Ｍ（ｍ，ｋ）は、ビット線ＢＫ（ｋ）に接続され、参照メモリセルＲＭ（０，ｋ）〜ＲＭ（ｍ，ｋ）は、参照ビット線ＲＢＬに接続されている。センス回路１０９は、入力端子ＣＥＬＬに対する電流と参照入力端子ＲＥＦに対する電流とを比較し、比較結果を示す信号を出力する。ＰチャネルＭＯＳトランジスタ１０７および１０８からなる第１のカレントミラーは、ビット線ＢＬ（ｋ）を介してメモリセルに流れるセル電流に対応した電流を入力端子ＣＥＬＬに供給する。ＰチャネルＭＯＳトランジスタ１０７Ｒおよび１０８Ｒからなる第２のカレントミラーは、参照ビット線ＲＢＬを介して参照メモリセルに流れる参照電流に対応した電流を参照入力端子ＲＥＦに供給する。
【選択図】図１

Description

この発明は、半導体集積回路に係り、特に高速読み出しが可能なメモリに関する。

半導体集積回路におけるメモリ（Ｍｅｍｏｒｙ）は、マイコン（Ｍｉｃｒｏ−Ｃｏｍｐｕｔｅｒ）の制御のためにマイコンチップに内蔵され、あるいはシステムＬＳＩの制御メモリとして良く使用されている。近年、マイコンやシステムＬＳＩの高機能化、高速化によって、半導体集積回路も、高速化の要求が強くなっている。しかしながら、記憶容量の増大（大容量メモリ）やメモリ素子の微細化が、半導体集積回路の高速化の妨げになっていた。特に、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）のように、メモリセルの電流が小さい素子は、大容量化によりビット線の容量が増大し、高速化が困難となっている。

従来、半導体集積回路の高速化技術、特にフラッシュメモリの高速化技術としては、メモリセルに対応して、参照メモリセルを設けて、メモリセルおよび参照メモリセルの読み出し信号を比較増幅して、電圧センス型のセンス回路により判定および増幅している。特許文献１は、この電圧センス型のセンス回路として、カレントミラー型センス回路を使用したフラッシュメモリを開示している。

図１６は、特許文献１に図１１として開示された従来のフラッシュメモリの構成を示す回路図である。図１６において、メモリセルＭ（０，ｋ）〜Ｍ（ｍ，ｋ）（ｍ、ｋは０を含む整数）は、各々フラッシュメモリセルであり、行列状をなすメモリセルアレイの中の第ｋ列のメモリセルアレイ１０を構成している。また、参照メモリセルＲＭ（０，ｋ）〜ＲＭ（ｍ，ｋ）（ｍは０を含む整数）は、各々参照フラッシュメモリセルであり、行列状をなす参照メモリセルアレイの中の第ｋ列の参照メモリセルアレイ１０Ｒを構成している。

第ｋ列のメモリセルＭ（０，ｋ）〜Ｍ（ｍ，ｋ）は、各々ＮチャネルＭＯＳトランジスタにより構成されており、これらのＮチャネルＭＯＳトランジスタのドレインは、第ｋ列のビット線ＢＬ（ｋ）に各々接続される。ここで、ビット線ＢＬ（ｋ）は寄生容量Ｃｂを有する。なお、行列状をなすメモリセルアレイの全体には、複数本のビット線が配線されているが、図１６では、第ｋ列のビット線ＢＬ（ｋ）のみが図示されている。同様に、第ｋ列の参照メモリセルＲＭ（０，ｋ）〜ＲＭ（ｍ，ｋ）も、各々ＮチャネルＭＯＳトランジスタにより構成されており、これらのＮチャネルＭＯＳトランジスタのドレインは、参照ビット線ＲＢＬに接続されている。

メモリセルＭ（０，ｋ）〜Ｍ（ｍ，ｋ）を構成する各ＮチャネルＭＯＳトランジスタのゲートには、各々行選択線ＷＬ０〜ＷＬｍが接続され、参照メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）を構成する各ＮチャネルＭＯＳトランジスタのゲートには、各々参照行選択線ＲＷＬ０〜ＲＷＬｍが接続される。

ビット線ＢＬ（ｋ）には、列選択用のＮチャネルＭＯＳトランジスタ１３、１４およびバイアストランジスタ１５が直列に接続され、バイアストランジスタ１５のドレインはセンス回路２２の入力端子Ｎｃｅｌｌに接続される。この入力端子Ｎｃｅｌｌは寄生容量Ｃｃｅｌｌを有する。

入力端子Ｎｃｅｌｌと電源Ｖｃｃとの間には、ＰチャネルＭＯＳトランジスタ１１および１２が直列に接続され、また、入力端子Ｎｃｅｌｌと電源Ｖｃｃとの間には、ＰチャネルＭＯＳトランジスタ１６および１７が直列に接続される。

ＮチャネルＭＯＳトランジスタ１３のゲートには列選択信号ＣＬＡ（ｉ）（ｉは０を含む整数）が入力され、ＮチャネルＭＯＳトランジスタ１４ゲートには列選択信号ＣＬＢ（ｊ）（ｊは０を含む整数）が入力され、ＮチャネルＭＯＳトランジスタ１５のゲートにはバイアス信号ＢＩＡＳＮが入力され、ＰチャネルＭＯＳトランジスタ１１のゲートには反転プリチャージ信号ＰＲＥＢが入力され、ＰチャネルＭＯＳトランジスタ１２のゲートは入力端子Ｎｃｅｌｌに接続され、ＰチャネルＭＯＳトランジスタ１６のゲートには反転センス信号ＳＥＮＢが接続され、ＰチャネルＭＯＳトランジスタ１７のゲートは入力端子Ｎｃｅｌｌに接続される。

同様に、まったく対称に、ＮチャネルＭＯＳトランジスタ１３Ｒ、ＮチャネルＭＯＳトランジスタ１４Ｒ、ＮチャネルＭＯＳトランジスタ１５Ｒ、ＰチャネルＭＯＳトランジスタ１１Ｒ、ＰチャネルＭＯＳトランジスタ１２Ｒ、ＰチャネルＭＯＳトランジスタ１６Ｒ、ＰチャネルＭＯＳトランジスタ１７Ｒが、センス回路２２の参照入力端子Ｎｒｅｆに接続された参照側回路を構成している。

ここで、安定かつ高速な読み出し動作を実現するためには、メモリセルアレイ１０側のトランジスタサイズと参照メモリセルアレイ１０Ｒ側の、それぞれのトランジスタサイズを同等とし、ビット線ＢＬ（ｋ）の寄生容量Ｃｂと参照ビット線ＲＢＬの寄生容量Ｃｒ、入力端子の寄生容量Ｃｃｅｌｌと参照入力端子Ｎｒｅｆの寄生容量Ｃｒｅｆとが同じになるようにする。

センス回路２２は、ＰチャネルＭＯＳトランジスタ１８、ＰチャネルＭＯＳトランジスタ１９および１９Ｒ、ＮチャネルＭＯＳトランジスタ２０および２０Ｒ、ＮチャネルＭＯＳトランジスタ２１により構成されている。ここで、ＰチャネルＭＯＳトランジスタ１８のゲートには反転センス信号ＳＥＮＢが入力され、ＰチャネルＭＯＳトランジスタ１９のゲートには入力端子Ｎｃｅｌｌが接続され、ＰチャネルＭＯＳトランジスタ１９Ｒのゲートには参照入力信号Ｎｒｅｆが接続され、ＮチャネルＭＯＳトランジスタ２０のゲートはＮチャネルＭＯＳトランジスタ２０Ｒのゲートと共通接続されて、さらにＮチャネルＭＯＳトランジスタ２０Ｒのドレインに接続される。ＮチャネルＭＯＳトランジスタ２１のゲートには、センス信号ＳＥＮａが入力される。そして、ＮチャネルＭＯＳトランジスタ２０のドレインは出力端子ＯＵＴとなり、ＮチャネルＭＯＳトランジスタ２０Ｒのドレインは出力端子ＯＵＴＢとなる。

図１７はこのフラッシュメモリの読み出し動作を示す波形図である。以下、メモリセルＭ（０，ｋ）の読み出し動作を例にこのフラッシュメモリの動作を説明する。

反転プリチャージ信号ＰＲＥＢがＬｏｗレベルになると、反転センス信号ＳＥＮＢがＬｏｗレベルになり、バイアス信号ＢＩＡＳＮが上昇し始め、図示しないアドレス信号により選択された列選択信号ＣＬＡ（ｉ）、ＣＬＢ（ｊ）がアクティブレベルに立ち上がる。この時、行選択線ＷＬ０はまだＬｏｗレベルのままなので、入力端子Ｎｃｅｌｌは、直列接続されたＰチャネルＭＯＳトランジスタ１１および１２と、直列接続されたＰチャネルＭＯＳトランジスタ１６および１７により充電され、また、ビット線ＢＬ（ｋ）は、ＮチャネルＭＯＳトランジスタ１５、１４および１３を介して充電される。この時、センス信号ＳＥＮａはＨｉｇｈレベルなのでセンス回路２２は動作しない。

ビット線ＢＬ（ｋ）は、ゲートにバイアス信号ＢＩＡＳＮが入力されたＮチャネルＭＯＳトランジスタ１５を介して充電される。この時、バイアス信号ＢＩＡＳＮの電圧値は０．６Ｖ＋Ｖｔｈｎ（ＶｔｈｎはＮチャネルＭＯＳトランジスタの閾値）であるので、ビット線ＢＬ（ｋ）は、０．６Ｖに充電される。

ここで、ビット線の寄生容量Ｃｂは、入力端子の寄生容量Ｃｃｅｌｌに比較して非常に大きいので、ビット線ＢＬ（ｋ）が０．６Ｖまで充電されるまでは、入力端子Ｎｃｅｌｌはなかなか充電されず、略０．６Ｖ付近にとどまる。図１７における時間ｔ１の経過時点でビット線ＢＬ（ｋ）が０．６Ｖに充電されると、バイアストランジスタ１５がオフし、ビット線ＢＬ（ｋ）が切り離されるので、寄生容量の小さな入力端子Ｎｃｅｌｌは急速にＶｃｃ−Ｖｔｈｐ（ＰチャネルＭＯＳの閾値）まで充電される。

なお、ＰチャネルＭＯＳトランジスタ１１および１２は急速プリチャージ用の回路であり、プリチャージ期間のみ動作する回路である。参照回路側も同様にして充電される。

反転プリチャージ信号ＰＲＥＢがＬｏｗレベルになってから時間ｔ（ｐｒｅ）が経過すると、プリチャージが終了して、反転プリチャージ信号ＰＲＥＢがＨｉｇｈレベルとなる。同時に、図示しないアドレス信号により選択された行選択線ＷＬ０がＨｉｇｈレベルになり、センス信号ＳＥＮａがＬｏｗレベルとなると、選択されたメモリセルＭ（０，ｋ）と参照メモリセルＲＭ（０，０）に流れる電流差により、ビット線ＢＬ（ｋ）と参照ビット線ＲＢＬとの間および入力端子Ｎｃｅｌｌと参照入力端子Ｎｒｅｆとの間に電位差が各々生じる。

さらに詳述すると、メモリセルＭ（０，ｋ）にデータ“１”が記憶されているときは、行選択線ＷＬ０が選択されるとセル電流としてオン電流（約１０μＡ）がメモリセルＭ（０，ｋ）に流れる。メモリセルＭ（０，０）にデータ“０”が記憶されているときは、選択されてもメモリセルＭ（０，０）はオフとなり、メモリセルＭ（０，０）にセル電流は流れない。参照メモリセルＲＭ（０，０）は、オン電流であるセル電流の約半分の電流（５μＡ）が流れるように構成されている。

ここで、メモリセルＭ（０，ｋ）に“１”データが記憶されている場合を考える。ｔ（ｐｒｅ）時間後にプリチャージが終了して、行選択線ＷＬ０と参照行選択線がオンすると、メモリセルＭ（０，ｋ）には１０μＡ、参照メモリセルＲＭ（０，０）には５μＡ流れる。このため、ビット線ＢＬ（ｋ）の電圧はプリチャージされた０．６Ｖから電圧が低下する。ビット線ＢＬ（ｋ）の電圧が０．６Ｖより下がると、バイアストランジスタ１５がオンするので、Ｖｃｃ−Ｖｔｈｐに充電されていた入力端子Ｎｃｅｌｌの電圧が徐々に低下する。

一方、参照メモリセルは、メモリセル電流が５μＡなので、参照ビット線ＲＢＬ、参照入力端子Ｎｒｅｆの電圧降下の程度は、ビット線ＢＬ（ｋ）、入力端子Ｎｃｅｌｌよりも少ない。ビット線および参照ビット線のレベルは、バイアストランジスタ１５および１５Ｒを介してレベル変換されて、入力端子Ｎｃｅｌｌおよび参照入力端子Ｎｒｅｆのレベルは、電圧Ｖｃｃ−Ｖｔｈｐ〜０．６Ｖの範囲の振幅に増幅される。すなわち、ビット線ＢＬ（ｋ）と参照ビット線ＲＢＬとの電位差は略１０ｍＶ程度に対して、入力端子Ｎｃｅｌｌと参照入力端子Ｎｒｅｆとの電位差は略１００ｍＶ程度に増幅される。この入力端子Ｎｃｅｌｌの電圧レベルと参照入力端子Ｎｒｅｆの電圧レベルが、センス回路２２のＰチャネルＭＯＳトランジスタ１９および１９Ｒにそれぞれ入力されて、センス時間ｔ（ｓｅｎｓｅ）後に、データが確定して、出力端子ＯＵＴにデータ“１”が読み出される。

このセンス動作によれば、メモリセルＭ（０，ｋ）および参照セルＲＭ（０，０）の微小な電流を、負荷トランジスタであるＰチャネルＭＯＳトランジスタ１７および１７Ｒと、バイアストランジスタであるＮチャネルＭＯＳトランジスタ１５および１５Ｒにより各々電圧に変換し、それらの電圧の差分電圧をセンス回路２２により増幅し、読み出しデータを示す信号を安定的に出力することができる。

特開２００６−９９８６２号公報 特表２００１−５０６０６３号公報

ところで、メモリの記憶容量の大容量化が進み、１つのビット線に多くのメモリセルが接続されるようなると、ビット線の寄生容量が増大する。上述した従来のフラッシュメモリは、ビット線の寄生容量が増大すると、このビット線の寄生容量の充電電圧を放電するための所要時間が長くなるため、読み出しを開始してから読み出しデータが判定されるまでの時間ｔ（ｓｅｎｓｅ）が長くなり、高速化が困難になる問題があった。

本発明は、以上説明した事情に鑑みてなされたものであり、ビット線の寄生容量によらず、高速な読み出し動作が可能な半導体集積回路を提供することを目的とする。

この発明は、ソースが第１の電源に接続され、ドレインがビット線に接続されたＭＯＳトランジスタを含むメモリセルと、参照ビット線に接続された参照電流手段と、入力端子に対する電流と参照入力端子に対する電流とを比較し、比較結果を示す信号を出力する電流センス型センス回路と、前記ビット線を介して前記メモリセルに流れるセル電流に対応した電流を前記電流センス型センス回路の前記入力端子に供給する第１のカレントミラーと、前記参照ビット線を介して前記参照電流手段に流れる参照電流に対応した電流を前記電流センス型センス回路の前記参照入力端子に供給する第２のカレントミラーとを具備することを特徴とする半導体集積回路を提供する。

かかる発明によれば、電流センス型センス回路は、セル電流に対応した電流と参照電流に対応した電流とを比較し、比較結果を示す信号を出力するので、ビット線の寄生容量によらず、高速かつ安定に比較結果を示す信号を得ることができる。

好ましい態様において、前記第１のカレントミラーは、ソースが第２の電源に接続され、ゲートおよびドレインが前記セル電流の電流経路上の電流検知ノードに接続された第１のＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートおよびドレインに接続され、ドレインが前記電流センス型センス回路の前記入力端子に接続された第２のＭＯＳトランジスタとを具備し、前記第２のカレントミラーは、ソースが前記第２の電源に接続され、ゲートおよびドレインが前記参照電流の電流経路上の参照電流検知ノードに接続された第３のＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートおよびドレインに接続され、ドレインが前記電流センス型センス回路の前記参照入力端子に接続された第４のＭＯＳトランジスタとを具備する。

好ましい態様において、参照電流手段は、ソースが前記第１の電源に接続され、ドレインが前記参照ビット線に接続されたＭＯＳトランジスタを含む参照メモリセルである。ここで、参照メモリセルは、消去状態のメモリセルと書き込み状態のメモリセルを含むものであってもよい。他の好ましい態様において、参照電流手段は、定電流回路である。

好ましい態様において、半導体集積回路は、前記ビット線を前記電流検知ノードに接続する第１の接続手段と、前記参照ビット線を前記参照電流検知ノードに接続する第２の接続手段とを具備する。ここで、前記第１の接続手段は、互いに直列接続され、各々列アドレスにより選択される第１および第２の選択スイッチを含むものであってもよい。また、前記第１の接続手段は、前記電流センス型センス回路を選択するセンス回路選択信号が入力される第３の選択スイッチを含み、前記第２の接続手段は、前記電流センス型センス回路を選択するセンス回路選択信号が入力される第４の選択スイッチを含むものであってもよい。また、前記第１の接続手段は、ゲートに前記第１の電源と前記第２の電源の中間の電圧であるバイアス信号が入力される第５のＭＯＳトランジスタを含み、前記第２の接続手段は、ゲートに前記バイアス信号が入力される第６のＭＯＳトランジスタを含むものであってもよい。

他の好ましい態様において、前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタ、前記第４のＭＯＳトランジスタは、それぞれ１つあるいは複数のＭＯＳトランジスタにより構成される。

他の好ましい態様において、前記第１の電源は、前記第２の電源よりも電位が高く、前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記バイアス信号は、ＮチャネルＭＯＳトランジスタの閾値の約２倍の電圧を有する。

また、他の好ましい態様において、前記第１の電源は、前記第２の電源よりも電位が低く、前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記バイアス信号は、前記第２の電源の電圧からＰチャネルＭＯＳトランジスタの閾値の約２倍の電圧だけ低下した電圧を有する。

好ましい態様において、前記電流センス型センス回路は、第１および第２のインバータからなり、前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続されたフリップフロップを有し、前記第１のインバータの出力端子に前記第２のＭＯＳトランジスタのドレインが接続され、前記第２のインバータの出力端子に前記第４のＭＯＳトランジスタのドレインが接続されている。

他の好ましい態様において、前記電流センス型センス回路は、第１および第２のインバータからなり、前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続されたフリップフロップを有し、前記第１のインバータの高電位電源側に前記第２のＭＯＳトランジスタのドレインが接続され、前記第２のインバータの高電位電源側に前記第４のＭＯＳトランジスタのドレインが接続されている。

他の好ましい態様において、前記電流センス型センス回路は、第１および第２のインバータからなり、前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続されたフリップフロップを有し、前記第１のインバータの低電位電源側に前記第２のＭＯＳトランジスタのドレインが接続され、前記第２のインバータの低電位電源側に前記第４のＭＯＳトランジスタのドレインが接続される。

以上の各種の態様において、前記メモリセルは、フラッシュメモリ用メモリセル、マスクＲＯＭ用メモリセル、ＳＲＡＭ用メモリセルのいずれであってもよい。

また、前記参照電流手段は、電流値が可変の定電流源であってもよい。

この発明による半導体集積回路の第１実施形態であるフラッシュメモリの構成を示す回路図である。 同実施形態におけるセンス回路の構成を示す回路図である。 同実施形態の動作を示す波形図である。 この発明による半導体集積回路の第２実施形態であるフラッシュメモリのセンス回路の構成を示す回路図である。 この発明による半導体集積回路の第３実施形態であるフラッシュメモリの構成を示す回路図である。 同実施形態におけるセンス回路の構成を示す回路図である。 同実施形態の動作を示す波形図である。 この発明による半導体集積回路の第４実施形態であるフラッシュメモリのセンス回路の構成を示す回路図である。 この発明による半導体集積回路の第５実施形態であるフラッシュメモリの構成を示す回路図である。 この発明による半導体集積回路の第６実施形態であるフラッシュメモリの構成を示す回路図である。 この発明による半導体集積回路の第７実施形態であるフラッシュメモリの構成を示す回路図である。 この発明による半導体集積回路の第８実施形態であるフラッシュメモリの構成を示す回路図である。 この発明による半導体集積回路の第９実施形態であるフラッシュメモリの構成を示す回路図である。 この発明による半導体集積回路の第１０実施形態であるフラッシュメモリの構成を示す回路図である。 この発明による半導体集積回路の第１１実施形態であるフラッシュメモリの構成を示す回路図である。 従来のフラッシュメモリの構成を示す回路図である。 同フラッシュメモリの動作を示す波形図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１は、この発明による半導体集積回路の第１実施形態であるフラッシュメモリの構成を示す回路図である。図１において、メモリセルＭ（０、ｋ）〜Ｍ（ｍ，ｋ）（ｍ、ｋは０を含む整数）は、各々フラッシュメモリセルであり、行列状をなすメモリセルアレイの第ｋ列のメモリセルアレイ１００を構成している。参照メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）（ｍは０を含む整数）は、各々参照フラッシュメモリセルであり、行列状をなす参照メモリセルアレイの第ｋ列のメモリセルアレイ１００Ｒを構成している。本実施形態において、メモリセルＭ（０，ｋ）〜Ｍ（ｍ，ｋ）は、被測定電流源であり、メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）は、参照電流手段である。

第ｋ列を構成するメモリセルＭ（０，ｋ）〜Ｍ（ｍ，ｋ）は、各々ＮチャネルＭＯＳトランジスタにより構成されており、これらのＮチャネルＭＯＳトランジスタは、ソースが電源Ｖｃｓに接続され、ドレインが第ｋ列のビット線ＢＬ（ｋ）に接続されている。このビット線ＢＬ（ｋ）は、寄生容量Ｃｂを有する。

同様に、第ｋ列を構成する参照メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）は、各々ＮチャネルＭＯＳトランジスタにより構成されており、これらのＮチャネルＭＯＳトランジスタは、ソースが電源Ｖｃｓに接続され、ドレインが参照ビット線ＲＢＬに接続されている。

行列状をなすメモリセルアレイには、複数本のビット線が配線されているが、図１では、第ｋ列のビット線ＢＬ（ｋ）のみが示され、他のビット線の図示は省略されている。同様に、行列状をなす参照メモリセルアレイには、複数本の参照ビット線が配線されているが、図１では、第ｋ列の参照ビット線ＲＢＬのみが示され、他の参照ビット線の図示は省略されている。

メモリセルＭ（０，ｋ）〜Ｍ（ｍ，ｋ）を構成する各ＮチャネルＭＯＳトランジスタのゲートには、各々行選択線ＷＬ０〜ＷＬｍが接続され、参照メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）を構成する各ＮチャネルＭＯＳトランジスタのゲートには、各々参照行選択線ＲＷＬ０〜ＲＷＬｍが接続されている。

ビット線ＢＬ（ｋ）には、列選択用のＮチャネルＭＯＳランジスタ１０３および１０４が直列接続されている。ここで、ＮチャネルＭＯＳトランジスタ１０３のゲートには列選択信号ＣＬＡ（ｉ）（ｉは０を含む整数）が入力され、ＮチャネルＭＯＳトランジスタ１０４のゲートには列選択信号ＣＬＢ（ｊ）（ｊは０を含む整数）が入力される。

ＮチャネルＭＯＳトランジスタ１０４のドレイン端子は、バイアストランジスタであるＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０６を介して電流検知ノードＮｃｅｌｌに接続されている。また、ＮチャネルＭＯＳトランジスタ１０４のドレイン端子は、バイアストランジスタであるＮチャネルＭＯＳトランジスタ１０２およびＰチャネルＭＯＳトランジスタ１０１を直列に介して電源Ｖｃｃに接続されている。このＮチャネルＭＯＳチランジスタ１０２およびＰチャネルＭＯＳトランジスタ１０１は、急速プリチャージ用の回路であり、プリチャージ期間のみ動作する回路である。ここで、ＰチャネルＭＯＳトランジスタ１０１のゲートには反転プリチャージ信号ＰＲＥＢが入力される。また、ＰチャネルＭＯＳトランジスタ１０６のゲートにはバイアス信号ＢＩＡＳＰが入力され、ＮチャネルＭＯＳトランジスタ１０２および１０５のゲートにはバイアス信号ＢＩＡＳＰを反転させたバイアス信号ＢＩＡＳＮが入力される。

電流検知用のＰチャネルＭＯＳトランジスタ１０７は、ソースが電源Ｖｃｃに接続されており、ゲートおよびドレインが電流検知ノードＮｃｅｌｌに接続されている。本実施形態では、この電源Ｖｃｃが高電位電源、上述した電源Ｖｃｓが低電位電源であり、両者の電源電圧の間にはＶｃｃ＞Ｖｃｓの関係がある。電流増幅用のＰチャネルＭＯＳトランジスタ１０８は、ソースが電源Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタ１０７のゲートに接続され、ドレインがセンス回路１０９の入力端子ＣＥＬＬに接続されている。この入力端子ＣＥＬＬは、寄生容量Ｃｃｅｌｌを有する。ＰチャネルＭＯＳトランジスタ１０７および１０８は、電流検知ノードＮｃｅｌｌからビット線ＢＬ（ｋ）に流れる電流に対応した電流をセンス回路１０９の入力端子ＣＥＬＬに供給する第１のカレントミラーを構成している。

参照ビット線ＲＢＬには、ＮチャネルＭＯＳランジスタ１０３Ｒおよび１０４Ｒが直列接続されている。ここで、ＮチャネルＭＯＳトランジスタ１０３Ｒのゲートには列選択信号ＣＬＡＲが入力され、ＮチャネルＭＯＳトランジスタ１０４Ｒのゲートには列選択信号ＣＬＢＲが入力される。

ＮチャネルＭＯＳトランジスタ１０４Ｒのドレイン端子は、バイアストランジスタであるＮチャネルＭＯＳトランジスタ１０５ＲおよびＰチャネルＭＯＳトランジスタ１０６Ｒを介して参照電流検知ノードＮｒｅｆに接続されている。また、ＮチャネルＭＯＳトランジスタ１０４Ｒのドレイン端子は、バイアストランジスタであるＮチャネルＭＯＳトランジスタ１０２ＲおよびＰチャネルＭＯＳトランジスタ１０１Ｒを直列に介して電源Ｖｃｃに接続されている。このＮチャネルＭＯＳトランジスタ１０２ＲおよびＰチャネルＭＯＳトランジスタ１０１Ｒは、急速プリチャージ用の回路であり、プリチャージ期間のみ動作する回路である。ここで、ＰチャネルＭＯＳトランジスタ１０１Ｒのゲートには反転プリチャージ信号ＰＲＥＢが入力される。また、ＰチャネルＭＯＳトランジスタ１０６Ｒのゲートにはバイアス信号ＢＩＡＳＰが入力され、ＮチャネルＭＯＳトランジスタ１０２Ｒおよび１０５Ｒのゲートにはバイアス信号ＢＩＡＳＰを反転させたバイアス信号ＢＩＡＳＮが入力される。

参照電流検知用のＰチャネルＭＯＳトランジスタ１０７Ｒは、ソースが電源Ｖｃｃに接続されており、ゲートおよびドレインが参照電流検知ノードＮｒｅｆに接続されている。参照電流増幅用のＰチャネルＭＯＳトランジスタ１０８Ｒは、ソースが電源Ｖｃｃに接続され、ゲートがＰチャネルＭＯＳトランジスタ１０７Ｒのゲートに接続され、ドレインがセンス回路１０９の参照入力端子ＲＥＦに接続されている。この参照入力端子ＲＥＦは、寄生容量Ｃｒｅｆを有する。ＰチャネルＭＯＳトランジスタ１０７Ｒおよび１０８Ｒは、参照電流検知ノードＮｒｅｆから参照ビット線ＲＢＬに流れる電流に対応した電流をセンス回路１０９の参照入力端子ＲＥＦに供給する第２のカレントミラーを構成している。

この例では、読み出し動作を安定かつ高速に行うために、メモリセルアレイ１００側のトランジスタサイズと参照メモリセルアレイ１００Ｒ側のトランジスタサイズを同等とし、ビット線ＢＬ（ｋ）の寄生容量Ｃｂと参照ビット線ＲＢＬの寄生容量Ｃｒを同等とし、さらに入力端子ＣＥＬＬの寄生容量Ｃｃｅｌｌと参照入力端子ＲＥＦの寄生容量Ｃｒｅｆを同等にしている。

後述する電流増幅を適切に行うためには、ＰチャネルＭＯＳトランジスタ１０７、１０８、１０７Ｒおよび１０８Ｒのトランジスタサイズを調整する必要がある。そこで、この例では、ＰチャネルＭＯＳトランジスタ１０７、１０８、１０７Ｒおよび１０８Ｒのゲート長Ｌを全て同一寸法とする。また、この例において、ＰチャネルＭＯＳトランジスタ１０７、１０８、１０７Ｒおよび１０８Ｒのゲート幅Ｗ（１０７）、Ｗ（１０７Ｒ）、Ｗ（１０８）およびＷ（１０８Ｒ）は、次の条件を満たしている。
Ｗ（１０７）：Ｗ（１０７Ｒ）：Ｗ（１０８）：Ｗ（１０８Ｒ）＝１：１：２：１
……（１）

分かりやすくするために、トランジスタサイズをｍと定義すると、ＰチャネルＭＯＳトランジスタ１０７のトランジスタサイズはｍ＝１、ＰチャネルＭＯＳトランジスタ１０７Ｒのトランジスタサイズはｍ＝１、ＰチャネルＭＯＳトランジスタ１０８のトランジスタサイズはｍ＝２、ＰチャネルＭＯＳトランジスタ１０８Ｒのトランジスタサイズはｍ＝１となっている。

図２は、本実施形態におけるセンス回路１０９の構成を示す回路図である。センス回路１０９では、ＰチャネルＭＯＳトランジスタ３１とＮチャネルＭＯＳトランジスタ３２がインバータを構成しており、また、ＰチャネルＭＯＳトランジスタ３１ＲとＮチャネルＭＯＳトランジスタ３２Ｒがインバータを構成している。ここで、ＰチャネルＭＯＳトランジスタ３１および３１Ｒのソースは、ＰチャネルＭＯＳトランジスタ３０のドレインに接続され、ＰチャネルＭＯＳトランジスタ３０のソースは電源Ｖｃｃに接続されている。そして、ＰチャネルＭＯＳトランジスタ３０のゲートには反転センス信号ＳＥＮ２Ｂが入力される。また、ＮチャネルＭＯＳトランジスタ３２および３２Ｒのソースは基準電源Ｖｓｓに接続されている。ＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３２からなるインバータの出力端子、すなわち、両トランジスタのドレイン同士の接続点は、センス回路１０９の入力端子ＣＥＬＬとなっている。この入力端子ＣＥＬＬは、ＰチャネルＭＯＳトランジスタ３１ＲおよびＮチャネルＭＯＳトランジスタ３２Ｒからなるインバータの入力端子、すなわち、両トランジスタの共通ゲートに接続されている。ＰチャネルＭＯＳトランジスタ３１ＲおよびＮチャネルＭＯＳトランジスタ３２Ｒからなるインバータの出力端子は、センス回路１０９の参照入力端子ＲＥＦとなっている。この参照入力端子ＲＥＦは、ＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３２からなるインバータの入力端子に接続されている。

ＮチャネルＭＯＳトランジスタ３３は、入力端子ＣＥＬＬと基準電源Ｖｓｓとの間に設けられている。また、ＮチャネルＭＯＳトランジスタ３３Ｒは、参照入力端子ＲＥＦと基準電源Ｖｓｓとの間に設けられている。これらのＮチャネルＭＯＳトランジスタ３３および３３Ｒのゲートにはセンス信号ＳＥＮ１が入力される。

入力端子ＣＥＬＬと出力端子ＯＵＴの間には、ＰチャネルＭＯＳトランジスタ３４およびＮチャネルＭＯＳトランジスタ３５により構成されるＣＭＯＳスイッチが挿入されている。また、参照入力端子ＲＥＦと反転出力端子ＯＵＴＢの間には、ＰチャネルＭＯＳトランジスタ３４ＲおよびＮチャネルＭＯＳトランジスタ３５Ｒにより構成されるＣＭＯＳスイッチが挿入されている。ここで、ＮチャネルＭＯＳトランジスタ３５および３５Ｒのゲートには転送信号ＴＲＮが入力され、ＰチャネルＭＯＳトランジスタ３４および３４Ｒのゲートには転送信号ＴＲＮを反転した反転転送信号ＴＲＮＢが入力される。

図３は本実施形態における読み出し動作を示す波形図である。以下、この図を参照し、フラッシュメモリセルＭ（０，ｋ）の読み出し動作を例に、本実施形態の動作を説明する。

反転プリチャージ信号ＰＲＥＢがＬｏｗレベルとなると、センス信号ＳＥＮ１がＨｉｇｈレベルになる。これによりバイアス信号ＢＩＡＳＮが０．６Ｖ＋Ｖｔｈｎ（ＮチャネルＭＯＳトランジスタの閾値）に向けて上昇し始め、バイアス信号ＢＩＡＳＰがＶｃｃ−２Ｖｔｈｐ（ＰチャネルＭＯＳトランジスタの閾値）＋αに向けて低下し始め、図示しないアドレス信号により選択された列選択信号ＣＬＡ（ｉ）、ＣＬＢ（ｊ）がアクティブレベルに立ち上がる。この列選択信号ＣＬＡ（ｉ）、ＣＬＢ（ｊ）の立ち上がり時、反転センス信号ＳＥＮ２ＢがＨｉｇｈレベル、行選択線ＷＬ０に対する行選択信号はまだＬｏｗレベルのままである。この時、バイアス信号ＢＩＡＳＮが電源Ｖｃｃと電源Ｖｃｓの中間の電圧、具体的には０．６Ｖ＋Ｖｔｈｎであるので、ビット線ＢＬ（ｋ）は、バイアストランジスタ１０２および１０５を介して０．６Ｖに充電される。また、電流検知ノードＮｃｅｌｌは、Ｖｃｃ−Ｖｔｈｐに充電される。また、入力端子ＣＥＬＬは基準電源Ｖｓｓに固定される。

参照メモリセルアレイ１００Ｒにより構成される参照回路においても同様な動作が行われる。さらに詳述すると、選択信号ＣＬＡＲ、ＣＬＢＲの立ち上がり時、反転センス信号ＳＥＮ２ＢがＨｉｇｈレベル、行選択線ＲＷＬ０に対する行選択信号はまだＬｏｗレベルのままである。この時、バイアス信号ＢＩＡＳＮが０．６Ｖ＋Ｖｔｈｎであるので、参照ビット線ＲＢＬは、バイアストランジスタ１０２Ｒおよび１０５Ｒを介して０．６Ｖに充電される。また、参照電流検知ノードＮｒｅｆは、Ｖｃｃ−Ｖｔｈｐに充電される。また、参照入力端子ＲＥＦは基準電圧Ｖｓｓに固定される。

反転プリチャージ信号ＰＲＥＢがＬｏｗレベルとなってから時間ｔ（ｐｒｅ）でプリチャージが終了すると、反転プリチャージ信号ＰＲＥＢがＨｉｇｈとなり、センス信号ＳＥＮ１がＬｏｗとなる。同時に（あるいは少し早いタイミングで）、図示しないアドレス信号により選択された行選択線ＷＬ０に対する行選択信号がＨｉｇｈレベルになる。この時、選択されたメモリセルＭ（０，ｋ）にデータ“１”が記憶されていると、当該メモリセルＭ（０，ｋ）がオンとなってセル電流（約１０μＡ）が流れる。これに対し、選択されたメモリセルＭ（０，ｋ）にデータ“０”が記憶されていると、当該メモリセルＭ（０，ｋ）はオフとなり、セル電流が流れない。一方、参照メモリセルＲＭ（０，ｋ）〜ＲＭ（ｍ，ｋ）は、データ“１”が記憶された状態となっており、選択されるとセル電流（約１０μＡ）が流れる。

選択されたメモリセルＭ（０，ｋ）にデータ“１”が記憶されており、セル電流１０μＡが流れると、電源Ｖｃｃからメモリセルのソース電圧Ｖｃｓ（読み出し時はＶｓｓレベル）までの経路、すなわち、ＰチャネルＭＯＳトランジスタ１０７、ＰチャネルＭＯＳトランジスタ１０６、ＮチャネルＭＯＳトランジスタ１０５、ＮチャネルＭＯＳトランジスタ１０４、ＮチャネルＭＯＳトランジスタ１０３およびメモリセルＭ（０，ｋ）に、セル電流１０μＡが流れる。

一方、参照回路でも、同様に、ＰチャネルＭＯＳトランジスタ１０７Ｒ、ＰチャネルＭＯＳトランジスタ１０６Ｒ、ＮチャネルＭＯＳトランジスタ１０５Ｒ、ＮチャネルＭＯＳトランジスタ１０４Ｒ、ＮチャネルＭＯＳトランジスタ１０３Ｒおよび参照メモリセルＲＭ（０，ｋ）に、セル電流１０μＡが流れる。

この時、ビット線ＢＬ（ｋ）および参照ビット線ＲＢＬは、多少電位低下を起こすが、バイアス信号ＢＩＡＳＮが０．６Ｖ＋Ｖｔｈｎであるので、ほぼ０．６Ｖにクランプされる。また、電流検知ノードＮｃｅｌｌおよび参照電流検知ノードＮｒｅｆも、多少の電位低下はするが、ほぼＶｃｃ−Ｖｔｈｐ−β程度にクランクされる（β＜α）。

ＰチャネルＭＯＳトランジスタ１０７および１０８からなる第１のカレントミラーでは、ＰチャネルＭＯＳトランジスタ１０７のサイズがｍ＝１、ＰチャネルＭＯＳトランジスタ１０８のサイズがｍ＝２であるので、ＰチャネルＭＯＳトランジスタ１０７にセル電流１０μＡが流れると、ＰチャネルＭＯＳトランジスタ１０８にはその２倍の２０μＡの電流が流れる。

一方、ＰチャネルＭＯＳトランジスタ１０７Ｒおよび１０８Ｒからなる第２のカレントミラーでは、ＰチャネルＭＯＳトランジスタ１０７Ｒのサイズがｍ＝１、ＰチャネルＭＯＳトランジスタ１０８Ｒのサイズがｍ＝１であるので、ＰチャネルＭＯＳトランジスタ１０７Ｒにセル電流１０μＡが流れると、ＰチャネルＭＯＳトランジスタ１０８Ｒにも同じ１０μＡの電流が流れる。

この状態では、図２において、反転センス信号ＳＥＮ２Ｂは、まだＨｉｇｈレベルであるので、ＰチャネルＭＯＳトランジスタ３０はオフであり、入力端子ＣＥＬＬおよび参照入力端子ＲＥＦはハイインピーダンス状態である。このため、入力端子ＣＥＬＬの寄生容量Ｃｃｅｌｌに、ＰチャネルＭＯＳトランジスタから２０μＡの電流が流れ込み、入力端子ＣＥＬＬの電位が上昇する。一方、参照入力端子ＲＥＦの寄生容量Ｃｒｅｆにも、ＰチャネルＭＯＳトランジスタ１０８Ｒから１０μＡの電流が流れ込み、参照入力端子ＲＥＦの電位が上昇する。ここで、入力端子ＣＥＬＬの寄生容量Ｃｃｅｌｌと参照入力端子ＲＥＦの寄生容量Ｃｒｅｆはほぼ同一である。このため、入力端子ＣＥＬＬの電位の方が、参照入力端子ＲＥＦの電位よりも早く上昇する。

この後、時間ｔ（ｓｅｎｓｅ）が経過し、反転センス信号ＳＥＮ２ＢがＬｏｗレベルとなると、ＰチャネルＭＯＳトランジスタ３０がオンして、ＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３２からなるインバータと、ＰチャネルＭＯＳトランジスタ３１ＲおよびＮチャネルＭＯＳトランジスタ３２Ｒからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ）が、入力端子ＣＥＬＬと参照入力端子ＲＥＦの微小な電位差を増幅してラッチする。すなわち、入力端子ＣＥＬＬはＨｉｇｈレベルに、参照入力端子ＲＥＦはＬｏｗレベルになる。この後、転送信号ＴＲＮがＨｉｇｈレベル、反転転送信号ＴＲＮＢがＬｏｗレベルとなり、出力端子ＯＵＴに読み出し信号“１”が、反転出力端子ＯＵＴＢに読み出し信号“０”が読み出される。

以上が、選択されたメモリセルＭ（０，ｋ）にデータ“１”が記憶されていた場合の動作である。

行選択線ＷＬ０に対する行選択信号がＨｉｇｈレベルになった時、選択されたメモリセルＭ（０，ｋ）にデータ“０”が記憶されている場合には、次の動作が行われる。

この場合、ＰチャネルＭＯＳトランジスタ１０７、ＰチャネルＭＯＳトランジスタ１０６、ＮチャネルＭＯＳトランジスタ１０５、ＮチャネルＭＯＳトランジスタ１０４、ＮチャネルＭＯＳトランジスタ１０３およびメモリセルＭ（０，ｋ）に、セル電流は流れない。

一方、参照回路では、ＰチャネルＭＯＳトランジスタ１０７Ｒ、ＰチャネルＭＯＳトランジスタ１０６Ｒ、ＮチャネルＭＯＳトランジスタ１０５Ｒ、ＮチャネルＭＯＳトランジスタ１０４Ｒ、ＮチャネルＭＯＳトランジスタ１０３Ｒおよび参照メモリセルＲＭ（０，ｋ）に、セル電流１０μＡが流れる。

ＰチャネルＭＯＳトランジスタ１０７および１０８からなる第１のカレントミラーでは、ＰチャネルＭＯＳトランジスタ１０７にセル電流が流れないので、ＰチャネルＭＯＳトランジスタ１０８にも電流は流れない。

一方、ＰチャネルＭＯＳトランジスタ１０７Ｒおよび１０８Ｒからなる第２のカレントミラーでは、ＰチャネルＭＯＳトランジスタ１０７Ｒにセル電流１０μＡが流れると、ＰチャネルＭＯＳトランジスタ１０８Ｒにも同じ１０μＡの電流が流れる。

この場合、入力端子ＣＥＬＬの寄生容量Ｃｃｅｌｌに対する電流の供給はないので、入力端子ＣＥＬＬの電位は上昇しない。一方、参照入力端子ＲＥＦの寄生容量Ｃｒｅｆには、ＰチャネルＭＯＳトランジスタ１０８Ｒから１０μＡの電流が流れ込むので、参照入力端子ＲＥＦの電位が上昇する。

そして、反転センス信号ＳＥＮ２ＢがＬｏｗレベルとなると、ＰチャネルＭＯＳトランジスタ３０がオンして、ＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３２からなるインバータと、ＰチャネルＭＯＳトランジスタ３１ＲおよびＮチャネルＭＯＳトランジスタ３２Ｒからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ）が、入力端子ＣＥＬＬと参照入力端子ＲＥＦの微小な電位差を増幅してラッチする。すなわち、入力端子ＣＥＬＬはＬｏｗレベルに、参照入力端子ＲＥＦはＨｉｇｈレベルになる。この後、転送信号ＴＲＮがＨｉｇｈレベル、反転転送信号ＴＲＮＢがＬｏｗレベルとなり、出力端子ＯＵＴに読み出し信号“０”が、反転出力端子ＯＵＴＢに読み出し信号“１”が読み出される。
以上が本実施形態の読み出し動作である。

本実施形態によれば、メモリセルの読み出し時に、第１のカレントミラーがビット線に流れる電流に対応した電流をセンス回路１０９の入力端子ＣＥＬＬに供給し、第２のカレントミラーが参照ビット線に流れる電流に対応した電流をセンス回路１０９の参照入力端子ＲＥＦに供給し、センス回路１０９が両電流の電流差を増幅してラッチする。従って、ビット線の放電時間や電位振幅によらず、高速にメモリセルからの読み出しを行うことができる。

なお、本実施形態において、バイアストランジスタ１０２、１０５、１０２Ｒおよび１０５Ｒは、ＮチャネルＭＯＳトランジスタであるメモリセルが、読み出し時に流れる電流によりホットエレクトロンが注入されて誤書き込みが起きないようにドレイン電圧を０．６Ｖにクランプするためのものである。ホットエレクトロンの影響を受けないメモリセルであれば、バイアストランジスタ１０２、１０５、１０２Ｒおよび１０５Ｒは、省略可能である。

また、バイアストランジスタ１０６および１０６Ｒは、電流検知ノードＮｃｅｌｌおよび参照電流検知ノードＮｒｅｆをＶｃｃ−Ｖｔｈｐ近辺に安定させるためのものであり、省略は可能である。

また、転送トランジスタ４４、４５、４４Ｒおよび４５Ｒは、入力端子Ｎｃｅｌｌおよび参照入力端子Ｎｒｅｆの寄生容量を削減し、入力端子Ｎｃｅｌｌおよび参照入力端子Ｎｒｅｆの寄生容量を同等にし、出力端子ＯＵＴあるいは反転出力端子ＯＵＴＢの大きな寄生容量Ｃ１あるいはＣ２と切り離すために設けられたものであり、省略し、単純なバッファ回路あるいはラッチ回路を設けても良い。

＜第２実施形態＞
図４は、この発明による半導体集積回路の第２実施形態であるフラッシュメモリのセンス回路の構成を示す回路図である。

このセンス回路では、ＰチャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ４２がインバータを構成しており、また、ＰチャネルＭＯＳトランジスタ４１ＲとＮチャネルＭＯＳトランジスタ４２Ｒがインバータを構成している。ここで、ＰチャネルＭＯＳトランジスタ４１および４１Ｒのソースは、ＰチャネルＭＯＳトランジスタ４０および４０Ｒの各ドレインに接続され、ＰチャネルＭＯＳトランジスタ４０および４０Ｒの各ソースは電源Ｖｃｃに接続されている。本実施形態では、ＰチャネルＭＯＳトランジスタ４１のソースとＰチャネルＭＯＳトランジスタ４０のドレインの接続点が入力端子ＣＥＬＬとなっており、ＰチャネルＭＯＳトランジスタ４１ＲのソースとＰチャネルＭＯＳトランジスタ４０Ｒのドレインの接続点が参照入力端子ＲＥＦとなっている。そして、ＰチャネルＭＯＳトランジスタ４０および４０Ｒのゲートには反転センス信号ＳＥＮ２Ｂが入力される。上記第１実施形態と同様、ＮチャネルＭＯＳトランジスタ４２および４２Ｒのソースは基準電源Ｖｓｓに接続されている。ＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２からなるインバータの出力端子は、ＰチャネルＭＯＳトランジスタ４１ＲおよびＮチャネルＭＯＳトランジスタ４２Ｒからなるインバータの入力端子に接続されている。ＰチャネルＭＯＳトランジスタ４１ＲおよびＮチャネルＭＯＳトランジスタ４２Ｒからなるインバータの出力端子は、ＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２からなるインバータの入力端子に接続されている。

ＮチャネルＭＯＳトランジスタ４３は、ＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２からなるインバータの出力端子と基準電源Ｖｓｓとの間に設けられている。また、ＮチャネルＭＯＳトランジスタ４３Ｒは、ＰチャネルＭＯＳトランジスタ４１ＲおよびＮチャネルＭＯＳトランジスタ４２Ｒからなるインバータの出力端子と基準電源Ｖｓｓとの間に設けられている。これらのＮチャネルＭＯＳトランジスタ４３および４３Ｒのゲートにはセンス信号ＳＥＮ１が入力される。

ＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２からなるインバータの出力端子と出力端子ＯＵＴの間には、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５により構成されるＣＭＯＳスイッチが挿入されている。また、ＰチャネルＭＯＳトランジスタ４１ＲおよびＮチャネルＭＯＳトランジスタ４２Ｒからなるインバータの出力端子と反転出力端子ＯＵＴＢの間には、ＰチャネルＭＯＳトランジスタ４４ＲおよびＮチャネルＭＯＳトランジスタ４５Ｒにより構成されるＣＭＯＳスイッチが挿入されている。ここで、ＮチャネルＭＯＳトランジスタ４５および４５Ｒのゲートには転送信号ＴＲＮが入力され、ＰチャネルＭＯＳトランジスタ４４および４４Ｒのゲートには転送信号ＴＲＮを反転した反転転送信号ＴＲＮＢが入力される。

以上が本実施形態におけるセンス回路の構成である。このセンス回路の第１実施形態におけるセンス回路１０９（図２参照）との相違点は、入力端子ＣＥＬＬおよび参照入力端子ＲＥＦを、ＰチャネルＭＯＳトランジスタ４１、４１Ｒ、ＮチャネルＭＯＳトランジスタ４２、４２Ｒにより構成されるフリップフロップにおいて、ＰチャネルＭＯＳトランジスタ４１および４１Ｒのソースに、それぞれ接続したことである。その他の構成は、上記第１実施形態（図２参照）と同様である。

本実施形態によるセンス回路は、入力端ＣＥＬＬと参照入力端子ＲＥＦ間の微小な電位差を、フリップフロップのＰチャネルＭＯＳトランジスタ４１および４１Ｒの各ソースが受け取り、フリップフロップが当該電位差を増幅してラッチする。この動作における各部の波形は、上記第１実施形態（図３参照）と同様である。

＜第３実施形態＞
図５はこの発明による半導体集積回路の第３実施形態であるフラッシュメモリの構成を示す回路図である。

図５において、メモリセルＭ（０、ｋ）〜Ｍ（ｍ，ｋ）（ｍ、ｋは０を含む整数）は、各々フラッシュメモリセルであり、行列状をなすメモリセルアレイの第ｋ列のメモリセルアレイ２００を構成している。参照メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）（ｍは０を含む整数）は、各々フラッシュメモリセルであり、行列状をなす参照メモリセルアレイの第ｋ列の参照メモリセルアレイ２００Ｒを構成している。

上記第１実施形態において、フラッシュメモリセルおよび参照メモリセルは、ＮチャネルＭＯＳトランジスタにより構成されていた。これに対し、本実施形態においてメモリセルおよび参照メモリセルは、ＰチャネルＭＯＳトランジスタにより構成されている。ＰチャネルＭＯＳトランジスタによるメモリセルとしては、特許文献２に開示されているように、１トランジスタ／セル型のメモリセルと、２トランジスタ／セル型のメモリセルが存在するが、本実施形態では、制御が容易な２トランジスタ／セル型のメモリセルを採用している。

本実施形態においてメモリセルＭ（０、ｋ）〜Ｍ（ｍ，ｋ）の各々は、記憶素子となるフローティングゲート型のＰチャネルＭＯＳトランジスタと選択スイッチとなるＰチャネルＭＯＳトランジスタとが直列接続されてなるものである。参照メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）も同様である。そして、メモリセルＭ（０、ｋ）〜Ｍ（ｍ，ｋ）においてフローティングゲート型のＰチャネルＭＯＳトランジスタのソースは電源Ｖｃｓに接続され、選択スイッチとなるＰチャネルＭＯＳトランジスタのドレインはビット線ＢＬ（ｋ）に接続されている。このビット線ＢＬ（ｋ）は寄生容量Ｃｂを有する。また、メモリセルＭ（０、ｋ）〜Ｍ（ｍ，ｋ）において、記憶素子となるフローティングゲート型のＰチャネルＭＯＳトランジスタのゲートはワード線ＷＬ０〜ＷＬｍに接続され、選択スイッチとなるＰチャネルＭＯＳトランジスタのゲートは行選択線ＳＬ０〜ＳＬｍに接続されている。また、参照メモリセルＲＭ（０、０）〜ＲＭ（ｍ，０）において、フローティングゲート型のＰチャネルＭＯＳトランジスタのソースは電源Ｖｃｓに接続され、選択スイッチとなるＰチャネルＭＯＳトランジスタのドレインは参照ビット線ＲＢＬに接続されている。この参照ビット線ＲＢＬは寄生容量Ｃｒを有する。また、参照メモリセルＲＭ（０、０）〜Ｍ（ｍ，０）において、記憶素子となるフローティングゲート型のＰチャネルＭＯＳトランジスタのゲートは参照ワード線ＲＷＬ０〜ＲＷＬｍに接続され、選択スイッチとなるＰチャネルＭＯＳトランジスタのゲートは参照行選択線ＲＳＬ０〜ＲＳＬｍに接続されている。

ビット線ＢＬ（ｋ）には、列選択用のＮチャネルＭＯＳランジスタ２０３および２０４が直列接続されている。ここで、ＮチャネルＭＯＳトランジスタ２０３のゲートには列選択信号ＣＬＡ（ｉ）（ｉは０を含む整数）が入力され、ＮチャネルＭＯＳトランジスタ２０４のゲートには列選択信号ＣＬＢ（ｊ）（ｊは０を含む整数）が入力される。

ＮチャネルＭＯＳトランジスタ２０４のソースには、バイアストランジスタであるＮチャネルＭＯＳトランジスタ２０６のドレインが接続され、このＮチャネルＭＯＳトランジスタ２０６のソースは、電流検知ノードＮｃｅｌｌに接続されている。ここで、ＮチャネルＭＯＳトランジスタ２０６のゲートにはバイアス信号ＢＩＡＳが入力される。

また、ＮチャネルＭＯＳトランジスタ２０４のソースには、バイアストランジスタであるＰチャネルＭＯＳトランジスタ２０２のドレインが接続され、ＰチャネルＭＯＳトランジスタ２０２のソースは、電源Ｖｃｓに接続されている。ここで、ＰチャネルＭＯＳトランジスタ２０２のゲートには反転プリチャージ信号ＰＲＥ１Ｂが入力される。

電流検知用のＮチャネルＭＯＳトランジスタ２０７は、ソースが電源Ｖｓｓに接続され、ゲートおよびドレインが電流検知ノードＮｃｅｌｌに接続されている。電流増幅用のＮチャネルＭＯＳトランジスタ２０８は、ソースが電源Ｖｓｓに接続され、ゲートが電流検知用のＮチャネルＭＯＳトランジスタ２０７のゲートおよびドレインに接続され、ドレインがセンス回路２０９の入力端子ＣＥＬＬに接続されている。この入力端子ＣＥＬＬは、寄生容量Ｃｃｅｌｌを有する。ここで、電流検知用のＮチャネルＭＯＳトランジスタ２０７および電流増幅用のＮチャネルＭＯＳトランジスタ２０８は、電流検知ノードＮｃｅｌｌからビット線ＢＬ（ｋ）に流れる電流に対応した電流をセンス回路２０９の入力端子ＣＥＬＬに供給する第１のカレントミラーを構成している。

同様に、参照ビット線ＲＢＬには、選択用のＮチャネルＭＯＳランジスタ２０３Ｒおよび２０４Ｒが直列接続されている。ここで、ＮチャネルＭＯＳトランジスタ２０３Ｒのゲートには選択信号ＲＣＬＡが入力され、ＮチャネルＭＯＳトランジスタ２０４Ｒのゲートには選択信号ＲＣＬＢが入力される。

ＮチャネルＭＯＳトランジスタ２０４Ｒのソースには、バイアストランジスタであるＮチャネルＭＯＳトランジスタ２０６Ｒのドレインが接続され、このＮチャネルＭＯＳトランジスタ２０６Ｒのソースは、参照電流検知ノードＮｒｅｆに接続されている。ここで、ＮチャネルＭＯＳトランジスタ２０６Ｒのゲートにはバイアス信号ＢＩＡＳが入力される。

また、ＮチャネルＭＯＳトランジスタ２０４Ｒのソースには、バイアストランジスタであるＰチャネルＭＯＳトランジスタ２０２Ｒのドレインが接続され、ＰチャネルＭＯＳトランジスタ２０２Ｒのソースは、電源Ｖｃｓに接続されている。ここで、ＰチャネルＭＯＳトランジスタ２０２Ｒのゲートには反転プリチャージ信号ＰＲＥ１Ｂが入力される。

参照電流検知用のＮチャネルＭＯＳトランジスタ２０７Ｒは、ソースが電源Ｖｓｓに接続され、ゲートおよびドレインが参照電流検知ノードＮｒｅｆに接続されている。参照電流増幅用のＮチャネルＭＯＳトランジスタ２０８Ｒは、ソースが電源Ｖｓｓに接続され、ゲートが参照電流検知用のＮチャネルＭＯＳトランジスタ２０７Ｒのゲートおよびドレインに接続され、ドレインがセンス回路２０９の参照入力端子ＲＥＦに接続されている。この参照入力端子ＲＥＦは、寄生容量Ｃｒｅｆを有する。ここで、参照電流検知用のＮチャネルＭＯＳトランジスタ２０７Ｒおよび参照電流増幅用のＮチャネルＭＯＳトランジスタ２０８Ｒは、参照電流検知ノードＮｒｅｆから参照ビット線ＲＢＬに流れる電流に対応した電流をセンス回路２０９の参照入力端子ＲＥＦに供給する第２のカレントミラーを構成している。

この例では、読み出し動作を安定かつ高速に行うために、メモリセルアレイ２００側のトランジスタのサイズと参照メモリセルアレイ２００Ｒ側のトランジスタのサイズを同等とし、ビット線ＢＬ（ｋ）の寄生容量Ｃｂと参照ビット線ＲＢＬの寄生容量Ｃｒを同等とし、さらに入力端子ＣＥＬＬの寄生容量Ｃｃｅｌｌと参照入力端子ＲＥＦの寄生容量Ｃｒｅｆを同等にしている。

電流増幅を適切に行うためには、ＮチャネルＭＯＳトランジスタ２０７、２０８、２０７Ｒおよび２０８Ｒのサイズを調整する必要がある。そこで、この例では、ＮチャネルＭＯＳトランジスタ２０７、２０８、２０７Ｒおよび２０８Ｒのゲート長Ｌを全て同一寸法とする。また、この例において、ＮチャネルＭＯＳトランジスタ２０７、２０８、２０７Ｒおよび２０８Ｒのゲート幅Ｗ（２０７）、Ｗ（２０７Ｒ）、Ｗ（２０８）およびＷ（２０８Ｒ）は、次の条件を満たしている。
Ｗ（２０７）：Ｗ（２０７Ｒ）：Ｗ（２０８）：Ｗ（２０８Ｒ）＝１：１：２：１
……（２）

分かりやすくするために、基準のトランジスタサイズをｍと定義すると、ＮチャネルＭＯＳトランジスタ２０７のトランジスタサイズはｍ＝１、ＮチャネルＭＯＳトランジスタ２０７Ｒのトランジスタサイズはｍ＝１、ＮチャネルＭＯＳトランジスタ２０８のトランジスタサイズはｍ＝２、ＮチャネルＭＯＳトランジスタ２０８Ｒのトランジスタサイズはｍ＝１となっている。

図６は、本実施形態における電流センス型センス回路２０９の構成を示す回路図である。センス回路２０９では、ＰチャネルＭＯＳトランジスタ５２とＮチャネルＭＯＳトランジスタ５３がインバータを構成しており、また、ＰチャネルＭＯＳトランジスタ５２ＲとＮチャネルＭＯＳトランジスタ５３Ｒがインバータを構成している。ＰチャネルＭＯＳトランジスタ５２および５２Ｒのソースは、電源Ｖｃｃに接続されている。また、ＮチャネルＭＯＳトランジスタ５３および５３Ｒのソースは、ＮチャネルＭＯＳトランジスタ５４および５４Ｒのドレインに接続され、ＮチャネルＭＯＳトランジスタ５４および５４Ｒのソースは基準電源Ｖｓｓに接続されている。このＮチャネルＭＯＳトランジスタ５４および５４Ｒのゲートにはセンス信号ＳＥＮ１が入力される。

ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５３からなるインバータの出力端子、すなわち、両トランジスタのドレイン同士の接続点は、センス回路２０９の入力端子ＣＥＬＬとなっている。この入力端子ＣＥＬＬは、ＰチャネルＭＯＳトランジスタ５２ＲおよびＮチャネルＭＯＳトランジスタ５３Ｒからなるインバータの入力端子、すなわち、両トランジスタの共通ゲートに接続されている。ＰチャネルＭＯＳトランジスタ５２ＲおよびＮチャネルＭＯＳトランジスタ５３Ｒからなるインバータの出力端子は、センス回路２０９の参照入力端子ＲＥＦなっている。この参照入力端子ＲＥＦは、ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５３からなるインバータの入力端子に接続されている。

ＰチャネルＭＯＳトランジスタ５０は、入力端子ＣＥＬＬと電源Ｖｃｃとの間に設けられている。また、ＰチャネルＭＯＳトランジスタ５０Ｒは、参照入力端子ＲＥＦと電源Ｖｃｃとの間に設けられている。また、ＰチャネルＭＯＳトランジスタ５１は、入力端子ＣＥＬＬと参照入力端子ＲＥＦとの間に設けられている。これらのＰチャネルＭＯＳトランジスタ５０、５０Ｒおよび５１のゲートには反転プリチャージ信号ＰＲＥ２Ｂが入力される。

入力端子ＣＥＬＬと出力端子ＯＵＴの間には、ＰチャネルＭＯＳトランジスタ５５およびＮチャネルＭＯＳトランジスタ５６により構成されるＣＭＯＳスイッチが挿入され、参照入力端子ＲＥＦと反転出力端子ＯＵＴＢの間には、ＰチャネルＭＯＳトランジスタ５５ＲおよびＮチャネルＭＯＳトランジスタ５６Ｒにより構成されるＣＭＯＳスイッチが挿入される。ＮチャネルＭＯＳトランジスタ５６および５６Ｒのゲートには転送信号ＴＲＮが入力され、ＰチャネルＭＯＳトランジスタ５５および５５Ｒのゲートには転送信号ＴＲＮを反転した反転転送信号ＴＲＮＢが入力される。

図７は本実施形態における読み出し動作を示す波形図である。以下、フラッシュメモリＭ（０，ｋ）の読み出し動作を例に本実施形態の動作を説明する。

反転プリチャージ信号ＰＲＥ１ＢおよびＰＲＥ２ＢがＬｏｗレベルになると、ビット線ＢＬ（ｋ）、参照ビット線ＲＢＬがＶｃｓ-Ｖｔｈ（ＶｔｈはＮチャネルＭＯＳトランジスタ２０３、２０４の閾値電圧）にプリチャージされ、また、入力端子ＣＥＬＬおよび参照入力端子ＲＥＦがＶｃｃに充電される。この時、センス信号ＳＥＮ１はＬｏｗレベルのままであり、ＮチャネルＭＯＳトランジスタ５４および５４Ｒはオフとなっている。

また、反転プリチャージ信号ＰＲＥ１ＢおよびＰＲＥ２ＢがＬｏｗレベルになると同時に、バイアス信号ＢＩＡＳが２Ｖｔｈｎ（ＮチャネルＭＯＳトランジスタの閾値）＋αに充電され、図示しないアドレス信号により選択された列選択信号ＣＬＡ（ｉ）、ＣＬＢ（ｊ）がアクティブレベルに立ち上がる。この時、ワード線ＷＬ０、行選択線ＳＬ０はＶｃｓ（１．２Ｖ）である。

ここで、バイアストランジスタ２０６および２０６Ｒのゲート電圧が２Ｖｔｈｎ＋αであるので、電流検知ノードＮｃｅｌｌおよび参照電流検知ノードＮｒｅｆは、Ｖｔｈｎ＋αに充電される。また、入力端子ＣＥＬＬは、上述したように電源電圧Ｖｃｃに充電されている

反転プリチャージ信号ＰＲＥ１ＢおよびＰＲＥ２ＢがＬｏｗレベルになってから時間ｔ（ｐｒｅ）が経過し、プリチャージが終了すると、反転プリチャージ信号ＰＲＥ１ＢがＨｉｇｈレベルとなる。これと同時に（あるいは少し早いタイミングで）、図示しないアドレス信号により選択された行選択線ＳＬ０がＬｏｗになる。

ここで、選択されたメモリセルＭ（０，ｋ）にデータ“１”が記憶されている場合、メモリセルはオンとなりセル電流（約１０μＡ）が流れる。これに対し、選択されたメモリセルＭ（０，ｋ）にデータ“０”が記憶されている場合、メモリセルＭ（０，ｋ）はオフとなり、セル電流が流れない。また、参照メモリセルＲＭ（０，０）〜ＲＭ（ｍ，０）にはデータ“１”が記憶されている。このため、参照メモリセルＲＭ（０，０）が選択されると、セル電流（約１０μＡ）が流れる。

選択されたメモリセルＭ（０，ｋ）にデータ“１”が記憶されており、セル電流１０μＡが流れると、メモリセルのソースである電源ＶｃｓからメモリセルＭ（０，ｋ）、ＮチャネルＭＯＳトランジスタ２０３、ＮチャネルＭＯＳトランジスタ２０４、ＮチャネルＭＯＳトランジスタ２０６、ＮチャネルＭＯＳトランジスタ２０７を経由して基準電源Ｖｓｓに、１０μＡの電流が流れる。

一方、参照回路側でも、同様に、電源Ｖｃｓから参照メモリセルＲＭ（０，０）、ＮチャネルＭＯＳトランジスタ２０３Ｒ、ＮチャネルＭＯＳトランジスタ２０４Ｒ、ＮチャネルＭＯＳトランジスタ２０６Ｒ、ＮチャネルＭＯＳトランジスタ２０７Ｒを経由して基準電源Ｖｓｓに、１０μＡの電流が流れる。

ここで、ビット線ＢＬ（ｋ）および参照ビット線ＲＢＬは、電源電圧Ｖｃｃより多少低い電位で安定し、また、電流検知ノードＮｃｅｌｌおよび参照電流検知ノードＮｒｅｆも、多少の電位低下はするが、ほぼＶｔｈｎ＋β程度にクランプされる（β＜α）。

ＮチャネルＭＯＳトランジスタ２０７および２０８からなる第１のカレントミラーでは、ＮチャネルＭＯＳトランジスタ２０７のサイズがｍ＝１、ＮチャネルＭＯＳトランジスタ１０８のサイズがｍ＝２であるので、ＮチャネルＭＯＳトランジスタ２０７にセル電流１０μＡが流れると、ＮチャネルＭＯＳトランジスタ２０８にはその２倍の２０μＡの電流が流れる。

一方、ＮチャネルＭＯＳトランジスタ２０７Ｒおよび２０８Ｒからなる第２のカレントミラーでは、ＮチャネルＭＯＳトランジスタ２０７Ｒのサイズがｍ＝１、ＮチャネルＭＯＳトランジスタ２０８Ｒのサイズがｍ＝１であるので、ＮチャネルＭＯＳトランジスタ２０７Ｒにセル電流１０μＡが流れると、ＮチャネルＭＯＳトランジスタ２０８Ｒにも同じ１０μＡの電流が流れる。

この状態で、微小な時間Δｔ後に、反転プリチャージ信号ＰＲＥ２ＢをＨｉｇｈレベルにすると、入力端子ＣＥＬＬからＮチャネルＭＯＳトランジスタ２０８を介して基準電源Ｖｓｓに２０μＡの電流が流れ込み、入力端子ＣＥＬＬの電位が低下する。一方、参照入力端子ＲＥＦからＮチャネルＭＯＳトランジスタ２０８Ｒを介して基準電源Ｖｓｓに１０μＡの電流が流れ込み、参照入力端子ＲＥＦの電位が低下する。ここで、入力端子ＣＥＬＬの寄生容量Ｃｃｅｌｌと参照入力端子ＲＥＦの寄生容量Ｃｒｅｆはほぼ同一であるため、入力端子ＣＥＬＬの電位の方が、参照入力端子ＲＥＦの電位よりも早く低下する。

この後、時間ｔ（ｓｅｎｓｅ）の後に、センス信号ＳＥＮ１がＨｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタ５４および５４Ｒがオンして、ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５３からなるインバータと、ＰチャネルＭＯＳトランジスタ５２ＲおよびＮチャネルＭＯＳトランジスタ５３Ｒからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップが入力端子ＣＥＬＬと参照入力端子ＲＥＦの微小な電位差を増幅してラッチする。すなわち、入力端子ＣＥＬＬはＬｏｗレベルに、参照入力端子ＲＥＦはＨｉｇｈレベルになる。この後、転送信号ＴＲＮがＨｉｇｈレベル、反転転送信号ＴＲＮＢがＬｏｗレベルとなると、読み出し信号“１”が出力端子ＯＵＴに読み出し信号“０”が反転出力端子ＯＵＴＢに“０”が読み出される。

以上が、選択されたメモリセルＭ（０，ｋ）にデータ“１”が記憶されていた場合の動作である。

選択されたメモリセルＭ（０，ｋ）にデータ“０”が記憶されている場合には、次の動作が行われる。この場合、ＮチャネルＭＯＳトランジスタ２０７、ＮチャネルＭＯＳトランジスタ２０６、ＮチャネルＭＯＳトランジスタ２０４、ＮチャネルＭＯＳトランジスタ２０３およびメモリセルＭ（０，ｋ）に、セル電流は流れない。

一方、参照回路では、ＮチャネルＭＯＳトランジスタ２０７Ｒ、ＮチャネルＭＯＳトランジスタ２０６Ｒ、ＮチャネルＭＯＳトランジスタ２０４Ｒ、ＮチャネルＭＯＳトランジスタ２０３Ｒおよび参照メモリセルＲＭ（０，０）に、セル電流１０μＡが流れる。

ＮチャネルＭＯＳトランジスタ２０７および２０８からなる第１のカレントミラーでは、ＮチャネルＭＯＳトランジスタ２０７にセル電流が流れないので、ＮチャネルＭＯＳトランジスタ２０８にも電流は流れない。

一方、ＮチャネルＭＯＳトランジスタ２０７Ｒおよび２０８Ｒからなる第２のカレントミラーでは、ＮチャネルＭＯＳトランジスタ２０７Ｒにセル電流１０μＡが流れると、ＮチャネルＭＯＳトランジスタ２０８Ｒにも同じ１０μＡの電流が流れる。

この場合、ＮチャネルＭＯＳトランジスタ２０８に電流が流れないので、入力端子ＣＥＬＬの電位は低下しない。一方、ＮチャネルＭＯＳトランジスタ２０８Ｒには電流が流れるので、参照入力端子ＲＥＦの電位が低下する。

この後、時間ｔ（ｓｅｎｓｅ）の後に、センス信号ＳＥＮ１がＨｉｇｈレベルとなり、ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５３からなるインバータと、ＰチャネルＭＯＳトランジスタ５２ＲおよびＮチャネルＭＯＳトランジスタ５３Ｒからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップが入力端子ＣＥＬＬと参照入力端子ＲＥＦの微小な電位差を増幅してラッチする。この場合、入力端子ＣＥＬＬはＨｉｇｈレベルに、参照入力端子ＲＥＦはＬｏｗレベルになる。この後、転送信号ＴＲＮがＨｉｇｈレベル、反転転送信号ＴＲＮＢがＬｏｗレベルとなると、読み出し信号“０”が出力端子ＯＵＴに読み出し信号“１”が反転出力端子ＯＵＴＢに“０”が読み出される。
以上が本実施形態の読み出し動作である。

なお、バイアストランジスタ２０６および２０６Ｒは、電流検知ノードＮｃｅｌｌおよび参照電流検知ノードＮｒｅｆを、速やかにＶｔｈｎ＋αに安定させるためのものであり、省略は可能である。

また、転送トランジスタ４４、４５、４４Ｒおよび４５Ｒは、入力端子Ｎｃｅｌｌおよび参照入力端子Ｎｒｅｆの寄生容量を削減し、入力端子Ｎｃｅｌｌおよび参照入力端子Ｎｒｅｆの寄生容量を同等にし、出力端子ＯＵＴあるいは反転出力端子ＯＵＴＢの大きな寄生容量Ｃ１あるいはＣ２と切り離すために設けられたものであり、省略し、単純なバッファ回路あるいはラッチ回路を設けても良い。

このセンス動作によれば、ＮチャネルＭＯＳトランジスタ２０７および２０７Ｒの電流をセンスして、その電流を、ＮチャネルＭＯＳトランジスタ２０８および２０８Ｒに、設定された比率に対応してカレントミラー（コピー）して、その電流差を、高感度なフリップフロップ型のセンス回路により増幅することにより、ビット線の電位振幅に左右されないで、高速にメモリセルからのデータ読み出しを行うことができる。

＜第４実施形態＞
図８はこの発明による半導体集積回路の第４実施形態であるフラッシュメモリのセンス回路の構成を示す回路図である。図８に示すセンス回路は、上記第３実施形態におけるセンス回路２０９（図６参照）に変更を加えたものである。

図８において、ＰチャネルＭＯＳトランジスタ６０、６０Ｒ、６１は、図６のＰチャネルＭＯＳトランジスタ５０、５０Ｒ、５１に対応している。図８において、ＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ６３からなるインバータと、ＰチャネルＭＯＳトランジスタ６２ＲおよびＮチャネルＭＯＳトランジスタ６３Ｒからなるインバータは、図６のＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５３からなるインバータと、ＰチャネルＭＯＳトランジスタ５２ＲおよびＮチャネルＭＯＳトランジスタ５３Ｒからなるインバータに各々対応している。図８において、ＮチャネルＭＯＳトランジスタ６５および６５Ｒは、図６のＮチャネルＭＯＳトランジスタ５４および５４Ｒに対応している。図８において、ＰチャネルＭＯＳトランジスタ６６およびＮチャネルＭＯＳトランジスタ６７からなるＣＭＯＳスイッチと、ＰチャネルＭＯＳトランジスタ６６ＲおよびＮチャネルＭＯＳトランジスタ６７ＲからなるＣＭＯＳスイッチは、図６のＰチャネルＭＯＳトランジスタ５５およびＮチャネルＭＯＳトランジスタ５６からなるＣＭＯＳスイッチと、ＰチャネルＭＯＳトランジスタ５５ＲおよびＮチャネルＭＯＳトランジスタ５６ＲからなるＣＭＯＳスイッチに各々対応している。

本実施形態におけるセンス回路が上記第３実施形態のセンス回路２０９と異なるところは、ＰチャネルＭＯＳトランジスタ６２、６２Ｒ、ＮチャネルＭＯＳトランジスタ６３、６３Ｒにより構成されるフリップフロップにおいて、ＮチャネルＭＯＳトランジスタ６３および６３Ｒの各ソースに入力端子ＣＥＬＬおよび参照入力端子ＲＥＦをそれぞれ接続したことである。さらに本実施形態では、イコライズ（Ｅｑｕａｌｉｚｅ）トランジスタとして、ＰチャネルＭＯＳトランジスタ６４を入力端子ＣＥＬＬと参照入力端子ＲＥＦとの間に挿入した。このＰチャネルＭＯＳトランジスタ６４ゲートにはイコライズ信号ＥＱ１が入力される。

この構成によれば、入力端子ＣＥＬＬおよび参照入力端子ＲＥＦからＮチャネルＭＯＳトランジスタ２０８および２０８Ｒ（図５参照）を各々介して流れる電流差を増幅してラッチするフリップフロップ（図８のトランジスタ６２，６３，６２Ｒ，６３Ｒ）の出力端子の寄生容量Ｃ３およびＣ４を小さくすることができるので、高速な読み出し動作が可能となる。他の構成は、図６と同じである。

この実施形態の動作波形は図７とほぼ同じなので、特に示さないが、反転プリチャージ信号ＰＲＥ２ＢがＨｉｇｈレベルとなるタイミングで、反転イコライズ信号ＥＱＢをＨｉｇｈにすれば、高速且つ安定した動作が得られる。

なお、反転イコライズ信号ＥＱＢがＨｉｇｈに遷移するときには、カップリングノイズが発生して、入力端子ＣＥＬＬおよび参照入力端子ＲＥＦに微小ではあるが誤差（ずれ）が発生する場合がある。

この場合、ＰチャネルＭＯＳトランジスタで構成されるイコライズトランジスタをＣＭＯＳスイッチに変更して、ＮチャネルＭＯＳトランジスタのゲートにイコライズ信号ＥＱを入力すればよい。このようにすることで、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタにより逆相のカップリングノイズが発生し、両カップリングノイズをキャンセルさせることができる。

さらにはセンス時間ｔ（ｓｅｎｓｅ）を少し長くすれば、入力端子ＣＥＬＬおよび参照入力端子ＲＥＦの電位が安定するので、このイコライズトランジスタを省略しても、安定な動作が可能である。

＜第５実施形態＞
図９はこの発明による半導体集積回路の第５実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態におけるフラッシュメモリは、上記第２実施形態のフラッシュメモリ（図５参照）に対して変更を加えた構成となっている。

本実施形態と第２実施形態（図５）との相違は、ビット線ＢＬ（Ｋ）に流れる電流に対応した電流を入力端子ＣＥＬＬに流す第１のカレントミラーの構成にある。上記第２実施形態（図５）では、第１のカレントミラーをＮチャネルＭＯＳトランジスタ２０７とＮチャネルＭＯＳトランジスタ２０８により構成した。これに対し、本実施形態では、第１のカレントミラーをＮチャネルＭＯＳトランジスタ２０７とＮチャネルＭＯＳトランジスタ２０８−１および２０８−２により構成している。

図９において、ＮチャネルＭＯＳトランジスタ２０７、２０７Ｒ、２０８−１、２０８−２、２０８Ｒは、ゲート長（Ｌ）もゲート幅（Ｗ）も全て同一寸法となっており、トランジスタサイズは全てｍ＝１である。その代わりに、適切な電流増幅をするために、本実施形態では２個のＮチャネルＭＯＳトランジスタ２０８−１および２０８−２を使用している。

ＮチャネルＭＯＳトランジスタ２０７にメモリセルのセル電流１０μＡが流れると、入力端子ＣＥＬＬからＮチャネルＭＯＳトランジスタ２０８−１および２０８−２の２個を介して基準電源Ｖｓｓへ２０μＡの電流が流れる。一方、参照入力端子ＲＥＦには、ＮチャネルＭＯＳトランジスタ２０７Ｒと同一寸法のＮチャネルＭＯＳトランジスタ２０８Ｒが接続されているので、１０μＡの電流が流れる。

トランジスタ自身の特性ばらつきは、トランジスタの寸法に依存するため、特性を安定させるためには、基準となるトランジスタは全て同一寸法で構成することが好ましい。本実施形態の構成によれば、上記第２実施形態よりもさらに安定した特性を得ることができる。

＜第６実施形態＞
図１０はこの発明による半導体集積回路の第６実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態におけるフラッシュメモリは、上記第２実施形態のフラッシュメモリ（図５参照）に対して変更を加えた構成となっている。

本実施形態と第２実施形態（図５）との相違は、ビット線ＢＬ（ｋ）に流れる電流に対応した電流を入力端子ＣＥＬＬに流す第１のカレントミラーの構成と、参照ビット線ＲＢＬに流れる電流に対応した電流を参照入力端子ＲＥＦに流す第２のカレントミラーの構成にある。

上記第２実施形態（図５）では、第１のカレントミラーをトランジスタサイズがｍ＝１であるＮチャネルＭＯＳトランジスタ２０７とトランジスタサイズがｍ＝２であるＮチャネルＭＯＳトランジスタ２０８により構成した。これに対し、本実施形態では、第１のカレントミラーをトランジスタサイズがｍ＝１であるＮチャネルＭＯＳトランジスタ２０７とトランジスタサイズがｍ＝１であるＮチャネルＭＯＳトランジスタ２０８により構成している。

また、上記第２実施形態（図５）では、第２のカレントミラーをトランジスタサイズがｍ＝１であるＮチャネルＭＯＳトランジスタ２０７Ｒとトランジスタサイズがｍ＝１であるＮチャネルＭＯＳトランジスタ２０８Ｒにより構成した。これに対し、本実施形態では、第２のカレントミラーをトランジスタサイズが各々ｍ＝１である２個のＮチャネルＭＯＳトランジスタ２０７Ｒ−１および２０７Ｒ−２とトランジスタサイズがｍ＝１であるＮチャネルＭＯＳトランジスタ２０８Ｒにより構成している。

本実施形態において、ＮチャネルＭＯＳトランジスタ２０７、２０７Ｒ−１、２０７Ｒ−２、２０８、２０８Ｒは、ゲート長（Ｌ）もゲート幅（Ｗ）も全て同一寸法であり、トランジスタサイズは全てｍ＝１である。その代わりに、適切な電流増幅をするために、２個のＮチャネルＭＯＳトランジスタ２０７Ｒ−１および２０７Ｒ−２を使用している。

本実施形態において、ＮチャネルＭＯＳトランジスタ２０７にメモリセルのセル電流１０μＡが流れると、入力端子ＣＥＬＬからＮチャネルＭＯＳトランジスタ２０８を介して基準電源Ｖｓｓへ１０μＡの電流が流れる。一方、参照回路側は、基準電流経路である参照電流検知ノードＮｒｅｆにＮチャネルＭＯＳトランジスタ２０７Ｒ−１と２０７Ｒ−２が並列に接続され、参照入力端子ＲＥＦには、ＮチャネルＭＯＳトランジスタ２０８Ｒが接続されている。このため、ＮチャネルＭＯＳトランジスタ２０７Ｒ−１および２０７Ｒ−２に合計１０μＡの電流が流れると、このＮチャネルＭＯＳトランジスタ２０７Ｒ−１および２０７Ｒ−２とともに第２のカレントミラーをなすＮチャネルＭＯＳトランジスタ２０８Ｒには、半分の５μＡの電流が流れる。

この構成によれば、入力端子ＣＥＬＬに接続されるＮチャネルＭＯＳトランジスタ２０８と、参照入力端子ＲＥＦに接続されるＮチャネルＭＯＳトランジスタ２０８Ｒを同一トランジスタサイズにすることができるので、入力端子ＣＥＬＬに接続される寄生容量Ｃｃｅｌｌと、参照入力端子ＲＥＦに接続される寄生容量Ｃｒｅｆが同一にすることができ、第２実施形態に比べて、さらに安定した特性が得られる。

＜第７実施形態＞
図１１はこの発明による半導体集積回路の第７実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態におけるフラッシュメモリは、上記第２実施形態のフラッシュメモリ（図５参照）における参照メモリセルアレイ２００Ｒを参照メモリセルアレイ３００Ｒに置き換えた構成となっている。

図１１の参照メモリセルアレイ３００Ｒにおいて、参照メモリセルＲＭ（Ｐｒｏｇ）は、書き込みされたメモリセルと等価なセルであり、データ“１”を記憶している。また、参照メモリセルＲＭ（Ｅｒａｓｅ）は、消去されたメモリセルと等価なメモリセルであり、データ“０”を記憶している。これらの参照メモリセルＲＭ（Ｐｒｏｇ）およびＲＭ（Ｅｒａｓｅ）は、ＰチャネルＭＯＳトランジスタにより構成されている。従って、書き込み（Ｐｒｏｇｒａｍ）が行われた参照メモリセルＲＭ（Ｐｒｏｇ）は、ＰチャネルＭＯＳトランジスタのフローティングゲートに電子が注入されており、読み出し時にオンとなってセル電流が流れる。一方、消去（Ｅｒａｓｅ）が行われた参照メモリセルＲＭ（Ｅｒａｓｅ）は、読み出し時にオフとなし、セル電流が流れない。

本実施形態では、この２つの参照メモリセルＲＭ（Ｐｒｏｇ）およびＲＭ（Ｅｒａｓｅ）を並列に接続して、合計のセル電流を流す。たとえば、書き込みをしたメモリセルの電流が１０μＡ、消去されたメモリセルの電流が１μＡであると、合計した電流は１１μＡとなる。

図１１において、参照メモリセルアレイ３００Ｒ以外の構成は図５と同一である。ＰチャネルＭＯＳトランジスタ２０７および２０８からなる第１のカレントミラーにおいて、ＰチャネルＭＯＳトランジスタ２０７にセル電流１０μＡが流れると、トランジスタサイズがｍ＝２であるＰチャネルＭＯＳトランジスタ２０８に２０μＡに増幅された電流が流れる。一方、ＰチャネルＭＯＳトランジスタ２０７Ｒおよび２０８Ｒからなる第２のカレントミラーにおいて、ＰチャネルＭＯＳトランジスタ２０７Ｒに参照セル電流１１μＡが流れると、ＰチャネルＭＯＳトランジスタ２０８Ｒにも１１μＡの電流が流れる。ここで、メモリセルＭ（０，ｋ）について考察すると、書き込み（Ｐｒｏｇｒａｍ）された状態（データ“１”）では、１０μＡ流れるが、消去（Ｅｒａｓｅ）された状態（データ“０”）では、１μＡの電流が流れる。したがって、入力端子ＣＥＬＬに設けられたＰチャネルＭＯＳトランジスタ２０８に流れる増幅された電流は、データ“１”の時は２０μＡ流れ、データ“０”の時は２μＡ流れる。本実施形態では、参照入力端子ＲＥＦに流れる参照電流は１１μＡであり、ちょうどデータ“１”とデータ“０”の中間の電流となる。従って、精度の良い読み出し特性が得られる。

＜第８実施形態＞
図１２はこの発明による半導体集積回路の第８実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態によるフラッシュメモリは、上記第２実施形態のフラッシュメモリ（図５参照）における参照メモリセルアレイ２００Ｒを参照電流手段（定電流回路）４００Ｒに置き換えた構成となっている。参照電流手段４００Ｒの参照電流Ｉを１０μＡに設定すれば、ＮチャネルＭＯＳトランジスタ２０７Ｒおよび２０８Ｒに参照電流１０μＡを流し、センス回路２０９により読み出しデータを判定することができる。なお、図示しないが、参照電流手段４００Ｒを電流値が可変の定電流源とし、参照電流Ｉを最適な電流値に調整するトリミング回路を設けてもよい。この態様によれば、読み出し特性を最適化することができる。

＜第９実施形態＞
図１３はこの発明による半導体集積回路の第９実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態は上記第７実施形態に変更を加えたものである。

上記第７実施形態（図１１参照）では、１つのセンス回路に対応して１つの参照回路（参照メモリセルアレイ３００Ｒ）を設けた。これに対し、本実施形態（図１３参照）では、複数のセンス回路２０９−０〜２０９−ｋに対応して、１つの参照回路（参照メモリセルアレイ３００Ｒ）を設けた。このような構成にすることにより、参照回路の個数を減らすことができ、高速の特性を達成しながらフラッシュメモリの面積縮小が可能となる。

図１３において、メモリセルアレイ２１０−０〜２１０−ｋは、全体として行列状のメモリセルアレイを構成しており、この行列状のメモリセルアレイの各列をなしている。例えば１個のメモリセルアレイ２１０−０は、図１１におけるメモリセルアレイ２００に対応している。

図１３に示すように、フラッシュメモリには、複数のメモリセルアレイ２１０−０〜２１０−ｋに対応して、複数のセンス回路２０９−０〜２０９−ｋが設けられている。これらのセンス回路２０９−０〜２０９−ｋは、入力端子ＣＥＬＬ−０〜ＣＥＬＬ−ｋ、参照入力端子ＲＥＦ−０〜ＲＥＦ−ｋ、出力端子ＯＵＴ−０〜ＯＵＴ−ｋを各々有する。

メモリセルアレイ２１０−０〜２１０−ｋの各ビット線（図１１のビット線ＢＬ（ｋ）に相当）は、図示しない列選択用のトランジスタ等を介して電流検知ノードＮｃｅｌｌ−０〜Ｎｃｅｌｌ−ｋに各々接続されている。これらの電流検知ノードＮｃｅｌｌ−０〜Ｎｃｅｌｌ−ｋには、メモリセルアレイ２１０−０〜２１０−ｋの各ビット線に流れる電流に対応した電流をセンス回路２０９−０〜２０９−ｋの入力端子ＣＥＬＬ−０〜ＣＥＬＬ−ｋに各々供給する複数の第１のカレントミラーが設けられている。図１３において、ＮチャネルＭＯＳトランジスタ２０７−０〜２０７−ｋは、複数の第１のカレントミラーの電流検知用トランジスタであり、ＮチャネルＭＯＳトランジスタ２０８−０〜２０８−ｋは、複数の第１のカレントミラーの電流増幅用トランジスタである。

複数の第１のカレントミラーの各々において、電流検知用トランジスタ（例えばＮチャネルＭＯＳトランジスタ２０７−０）のソースは基準電源Ｖｓｓに接続され、ゲートおよびドレインは電流検知ノード（例えば電流検知ノードＮｃｅｌｌ−０）に接続されている。また、複数の第１のカレントミラーの各々において、電流増幅用トランジスタ（例えばＮチャネルＭＯＳトランジスタ２０８−０）のソースは基準電源Ｖｓｓに接続され、ゲートは電流検知用トランジスタ（例えば電流検知用トランジスタ２０７−０）のゲートおよびドレインに接続され、ドレインはセンス回路の入力端子（例えばセンス回路２０９−０の入力端子ＣＥＬＬ−０）に接続されている。

参照メモリセルアレイ３００Ｒの参照ビット線ＲＢＬは、ＮチャネルＭＯＳトランジスタ２０３Ｒ、２０４Ｒおよび２０６Ｒを介して参照電流検知ノードＮｒｅｆに接続されている。

センス回路２０９−０〜２０９−ｋの参照入力端子ＲＥＦ−０〜ＲＥＦ−ｋには、参照ビット線ＲＢＬを介して参照電流検知ノードに流れる参照電流に対応した電流を参照入力端子ＲＥＦ−０〜ＲＥＦ−ｋに各々供給する複数の第２のカレントミラーが設けられている。

この複数の第２のカレントミラーは、１個の電流検知用トランジスタを共有している。図１３におけるＮチャネルＭＯＳトランジスタ２０７Ｒは、この複数の第２のカレントミラーが共有している電流検知用トランジスタである。このＮチャネルＭＯＳトランジスタ２０７Ｒのソースは基準電源Ｖｓｓに接続され、ゲートおよびドレインは参照電流検知ノードＮｒｅｆに接続されている。センス回路２０９−０〜２０９−ｋの参照入力端子ＲＥＦ−０〜ＲＥＦ−ｋには、このＮチャネルＭＯＳトランジスタ２０７Ｒとともに複数の第２のカレントミラーを構成する複数の電流増幅用トランジスタであるＮチャネルＭＯＳトランジスタ２０８Ｒ−０〜２０８Ｒ−ｋが設けられている。この電流増幅用トランジスタ（例えばＮチャネルＭＯＳトランジスタ２０８Ｒ−０）のソースは基準電源Ｖｓｓに接続され、ゲートは電流検知用トラジスタであるＮチャネルＭＯＳトランジスタ２０７Ｒのゲートおよびドレインに接続され、ドレインは参照入力端子（例えば参照入力端子ＲＥＦ−０）に接続されている。

ここで、ＮチャネルＭＯＳトランジスタ２０７−０〜２０７−ｋのトランジスタサイズはｍ＝１、ＮチャネルＭＯＳトランジスタ２０８−０〜２０８−ｋのトランジスタサイズはｍ＝２、ＮチャネルＭＯＳトランジスタ２０７Ｒのトランジスタサイズはｍ＝１、ＮチャネルＭＯＳトランジスタ２０８Ｒのトランジスサイズはｍ＝１である。

次に、本実施形態の動作を説明する。メモリセルアレイ２１０−０、２１０−１〜２１０−ｋにおいて、データ読み出し時、図示しないアドレス信号、行選択信号、列選択信号により選択されたメモリセルの記憶データが、それぞれデータ“１”、データ“０”・・・データ“１”であると定義する。

この時、データ“１”のメモリセルに流れるセル電流は１０μＡ、データ“０”のメモリセルに流れるセル電流は、１μＡであり、すなわちＮチャネルＭＯＳトランジスタ２０７−０、２０７−１、・・・、２０７−ｋに流れる電流はそれぞれ１０μＡ、１μＡ、・・・、１０μＡとなり、ＮチャネルＭＯＳトランジスタ２０８−０、２０８−１、・・・、２０８−ｋに流れる電流はそれぞれ２０μＡ、２μＡ、・・・、２０μＡとなる。

一方、参照回路のＮチャネルＭＯＳトランジスタ２０７Ｒには、図１１に示す構成と同様に、１１μＡの電流が流れるので、ＮチャネルＭＯＳトランジスタ２０８Ｒ−０〜２０８Ｒ−ｋにも１１μＡの参照電流が流れる。この結果、センス回路２０９−０、２０９−１、・・・、２０９−ｋの出力端子ＯＵＴ−０〜ＯＵＴ−ｋから、それぞれデータ“１”、データ“０”、・・・、データ“１”が出力される。

本実施形態によれば、複数のセンス回路に対応して、１つの参照回路を設けることによりフラッシュメモリの面積縮小を達成することができる。さらに、電流を増幅して検知する電流検知センス回路を用いることにより、寄生容量の影響を受けずに高速動作を達成することができる。もちろん、本実施形態に、図１２の実施形態の定電流回路（電流値が可変の定電流源）を採用して、参照電流をトリミング回路により参照電流を調整してもよい。

＜第１０施形態＞
図１４はこの発明による半導体集積回路の第１０実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態によるフラッシュメモリは、上記第２実施形態（図５参照）におけるバイアストランジスタであるＮチャネルＭＯＳトランジスタ２０６および２０６Ｒを、ＣＭＯＳスイッチ２０５および２０５Ｒに置き換えた構成となっている。ここで、ＣＭＯＳスイッチ２０５は、ビット線ＢＬ（ｋ）をセンス回路２０９に接続する選択スイッチとしての役割を果たし、ＣＭＯＳスイッチ２０５は、参照ビット線ＲＢＬをセンス回路２０９に接続する選択スイッチとしての役割を果たす。ＣＭＯＳスイッチ２０５のＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタには、センス回路選択信号ＳＡＳおよびＳＡＳＢが入力される。また、ＣＭＯＳスイッチ２０５ＲのＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタには、センス回路選択信号ＲＳＡＳおよびＲＳＡＳＢが入力される。本実施形態では、プリチャージが終了した後に、センス回路選択信号ＳＡＳおよびＲＳＡＳがＬｏｗレベルからＨｉｇｈレベルに変化し、センス回路選択信号ＳＡＳＢおよびＲＳＡＳＢがＨｉｇｈレベルからＬｏｗレベルに変化し、ＣＭＯＳスイッチ２０５および２０５Ｒをオフからオンに変化させる。

本実施形態によれば、バイアストランジスタにバイアスを与えるバイアス回路が不要であるので、回路設定が容易となる。欠点としては、電流検知ノードＮｃｅｌｌおよび参照電流検知ノードＮｒｅｆの電位が安定するのに時間を要する。バイアス回路を削除したい場合に有効である。

＜第１１実施形態＞
図１５はこの発明による半導体集積回路の第１１実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態は、上述した各実施形態を一般化した基本形態である。

被電流測定源５００は、測定対象となる電流を発生する回路であり、上記各実施形態におけるメモリセルに相当する。本実施形態では、この被電流測定源に流れる電流を高精度に検知する。この被電流測定源５００の出力端子は、電流検知ノードＮｍｅａｓ（Ｍｅａｓｕｒｅ）となり、被測定電流Ｉ（ｍｅａｓ）が流れる。

ＮチャネルＭＯＳトランジスタ２０７および２０８は第１のカレントミラーを構成している。ここで、ＮチャネルＭＯＳトランジスタ２０７のソースは基準電源Ｖｓｓに接続され、ドレインおよびゲートは電流検知ノードＮｍｅａｓに接続されている。ＮチャネルＭＯＳトランジスタ２０８のソースは基準電源Ｖｓｓに接続され、ゲートはＮチャネルＭＯＳトランジスタ２０７のドレインおよびゲートに接続され、ドレインは電流センス型センス回路２０９の入力端子ＭＥＡＳに接続されている。

参照電流手段５００Ｒは、参照電流として定電流Ｉｒｅｆを発生する回路であり、上記各実施形態における参照メモリセルに相当する。この参照電流手段５００Ｒの参照電流Ｉｒｅｆの電流経路は、参照電流検知ノードＮｒｅｆに接続される。

ＮチャネルＭＯＳトランジスタ２０７Ｒおよび２０８Ｒは第２のカレントミラーを構成している。ここで、ＮチャネルＭＯＳトランジスタ２０７Ｒのソースは基準電源Ｖｓｓに接続され、ドレインおよびゲートは参照電流検知ノードＮｒｅｆに接続されている。ＮチャネルＭＯＳトランジスタ２０８Ｒのソースは基準電源Ｖｓｓに接続され、ゲートはＮチャネルＭＯＳトランジスタ２０７Ｒのドレインおよびゲートに接続され、ドレインは電流センス型センス回路２０９の参照入力端子ＲＥＦに接続されている。

ＮチャネルＭＯＳトランジスタ２０７ＲのドレインとゲートはカレントノードＮｒｅｆに接続され、ソースは基準電源Ｖｓｓに接続される。ＮチャネルＭＯＳトランジスタ２０８Ｒのドレインは、電流センス型センス回路２０９の他方の入力端子ＲＥＦに接続されている。

ここで、入力端子ＭＥＡＳの寄生容量Ｃｍｅａｓと、参照入力端子ＲＥＦの寄生容量Ｃｒｅｆはできる限り等価にすることが好ましい。

本実施形態では、トランジスタサイズ比を示すｍ値は、ＮチャネルＭＯＳトランジスタ２０７、２０８、２０７Ｒ、２０８Ｒのそれぞれにおいて、ｍ＝１、ｍ＝２、ｍ＝１、ｍ＝２となっており、ＮチャネルＭＯＳトランジスタ２０８には、２Ｉ（ｍｅａｓ）、ＮチャネルＭＯＳトランジスタ２０８Ｒには、２Ｉｒｅｆの電流が流れる。

被測定電流Ｉ（ｍｅａｓ）＜参照電流Ｉｒｅｆの状態であれば、センス回路２０９の出力端子ＯＵＴから“０”が出力される。ここで、参照電流Ｉｒｅｆを徐々に低下させ、Ｉ（ｍｅａｓ）≧Ｉｒｅｆとなると、センス回路の出力端子ＯＵＴの出力信号が“１”となり、Ｉ（ｍｅａｓ）＝Ｉｒｅｆになったことが判定することができる。このような判定を行うことにより参照電流Ｉｒｅｆを被測定電流Ｉ（ｍｅａｓ）の判定に適した電流値に設定することができる。

本実施形態によれば、被測定電流Ｉ（ｍｅａｓ）と参照電流Ｉｒｅｆの電流量のみをセンス回路により比較することができる。また、センス回路の感度および動作速度に応じて、第１および第２のカレントミラーを構成する各トランジスタのトランジスタサイズ（ｍ値）を調整することにより第１および第２のカレントミラーの電流増幅度を設定変更できるので、センス回路、第１および第２のカレントミラーの最適設計を達成することができる。

＜他の実施形態＞
以上、この発明の第１実施形態〜第１１実施形態を説明したが、この発明には、他にも実施形態が考えられる。例えば以下の実施形態である。

（１）上記第１０実施形態（図１４参照）では、バイアストランジスタ２０６および２０６Ｒの代わりに、ＣＭＯＳスイッチ２０５および２０５Ｒを設けた。これは、バイアストランジスタ２０６および２０６Ｒに与えるバイアス信号ＢＩＡＳを発生する回路の制御が複雑となるためである。しかし、バイアストランジスタとＣＭＯＳスイッチを併用すれば、この問題は解決される。すなわち、図示しないが、ＮチャネルＭＯＳトランジスタ２０４および２０７間に、ＣＭＯＳスイッチ２０５とバイアストランジスタ２０６を順に直列に配置し、同じくＮチャネルＭＯＳトランジスタ２０４Ｒおよび２０７Ｒ間に、ＣＭＯＳスイッチ２０５Ｒとバイアストランジスタ２０６Ｒを順に直列に配置する。この構成では、スイッチ動作はＣＭＯＳスイッチ２０５および２０５Ｒが行うので、バイアストランジスタ２０６および２０６Ｒのゲートに入力されるバイアス信号ＢＩＡＳは、一定電圧でよい。従って、バイアス回路の設計が容易になり、バイアストランジスタ２０６および２０６Ｒの特性も安定する。

（２）上記第８実施形態（図１２参照）において、図示しないが、参照電流手段４００Ｒの電流パスに、メモリセル側に設けてあるバイアストランジスタ２０６と同等のトランジスタ、あるいは図１４におけるＣＭＯＳスイッチ２０５Ｒを挿入してもよい。このような構成にすれば、電流検知ノードＮｃｅｌｌと参照電流検知ノードＮｒｅｆの動作をほぼ同等にすることができる。

（３）消費電流を削減する目的で、図５において、入力端子ＣＥＬＬと参照入力端子ＲＥＦに流れる電流を遮断するために、入力端子ＣＥＬＬとＮチャネルＭＯＳトランジスタ２０８のドレインの間に遮断用のスイッチを設け、あるいは参照入力端子ＲＥＦとＮチャネルＭＯＳトランジスタ２０８Ｒのドレインの間に遮断用のスイッチを設けても良い。さらには、ＮチャネルＭＯＳトランジスタ２０７、２０８、２０７Ｒ、２０８Ｒのソースと基準電源Ｖｓｓとの間に、電流遮断用のスイッチを設けてもよい。

（４）図５、図９、図１０、図１１、図１２、図１４では、ビット線ＢＬ（ｋ）はＶｃｓ−Ｖｔｈにプリチャージされるが、電流検知ノードＮｃｅｌｌの動作点がＶｔｈｎ＋αであることから、ビット線ＢＬ（ｋ）および電流検知ノードＮｃｅｌｌはＶｔｈｎ＋αにプリチャージするのが好ましい。この場合は、例えば、プリチャージトランジスタ２０２および２０２ＲをＮチャネルＭＯＳトランジスタに変更して、ゲートに入力される反転プリチャージ信号ＰＲＥ１Ｂをプリチャージバイアス信号ＰＢＩＡＳとして、バイアス信号ＢＩＡＳと同じ、２Ｖｔｈｎ＋αの電圧を与えれば実現できる。

（５）上記各実施形態では、メモリセルの例として、１トランジスタ／セルあるいは２トランジスタ／セルにより構成されるフラッシュメモリセルを用いて、フラッシュメモリを構成した。しかし、他のメモリセル、例えば、同じく２トランジスタ／セルで構成されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｍａｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、あるいは、ビット線と反転ビット線を有するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成してもよい。メモリセルをＳＲＡＭ用メモリセルとする場合、セル電流の電流経路をＳＲＡＭメモリセルアレイのビット線とし、参照電流の電流経路をＳＲＡＭメモリセルアレイの反転ビット線とし、電流センス型センス回路がビット線に流れるセル電流と反転ビット線に流れる参照電流を比較して読み出し信号を発生すればよい。

（６）上記各実施形態では、接続手段として、ＣＭＯＳスイッチあるいは、およびバイアストランジスタ等のスイッチ手段を使用した。この理由は、フラッシュメモリあるいはＥＥＰＲＯＭのような不揮発性メモリにおいて、データの書き換えには、説明は省略するが、高電圧が必要となるので、接続手段を設けてデータ書き換え時にはセンス回路と分離するために設けてある。しかしながら、例えばマスクＲＯＭ、ＳＲＡＭのような、高電圧を必要としないメモリにおいては、この接続手段を省略してもよい。

１００、２００、２１０……メモリセルアレイ、１００Ｒ、２００Ｒ、３００Ｒ……参照メモリセルアレイ、５００……被測定電流源、４００Ｒ、５００Ｒ……参照電流手段、１０９、２０９……センス回路、Ｍ（０，ｋ）〜Ｍ（ｍ，ｋ）……メモリセル、ＲＭ（０，０）〜ＲＭ（ｍ，０）、ＲＭ（Ｐｒｏｇ）、ＲＭ（Ｅｒａｓｅ）……参照メモリセル。

Claims (24)

1. ソースが第１の電源に接続され、ドレインがビット線に接続されたＭＯＳトランジスタを含むメモリセルと、
   参照ビット線に接続された参照電流手段と、
   入力端子に対する電流と参照入力端子に対する電流とを比較し、比較結果を示す信号を出力する電流センス型センス回路と、
   前記ビット線を介して前記メモリセルに流れるセル電流に対応した電流を前記電流センス型センス回路の前記入力端子に供給する第１のカレントミラーと、
   前記参照ビット線を介して前記参照電流手段に流れる参照電流に対応した電流を前記電流センス型センス回路の前記参照入力端子に供給する第２のカレントミラーと
   を具備することを特徴とする半導体集積回路。
2. 前記第１のカレントミラーは、
   ソースが第２の電源に接続され、ゲートおよびドレインが前記セル電流の電流経路上の電流検知ノードに接続された第１のＭＯＳトランジスタと、
   ソースが前記第２の電源に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートおよびドレインに接続され、ドレインが前記電流センス型センス回路の前記入力端子に接続された第２のＭＯＳトランジスタとを具備し、
   前記第２のカレントミラーは、
   ソースが前記第２の電源に接続され、ゲートおよびドレインが前記参照電流の電流経路上の参照電流検知ノードに接続された第３のＭＯＳトランジスタと、
   ソースが前記第２の電源に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートおよびドレインに接続され、ドレインが前記電流センス型センス回路の前記参照入力端子に接続された第４のＭＯＳトランジスタとを具備することを特徴とする請求項１に記載の半導体集積回路。
3. 前記参照電流手段は、ソースが前記第１の電源に接続され、ドレインが前記参照ビット線に接続されたＭＯＳトランジスタを含む参照メモリセルを有することを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記参照メモリセルは、消去状態のメモリセルと書き込み状態のメモリセルを含むことを特徴とする請求項３に記載の半導体集積回路。
5. 前記参照電流手段は、定電流回路であることを特徴とする請求項１または２に記載の半導体集積回路。
6. 前記ビット線を前記電流検知ノードに接続する第１の接続手段と、
   前記参照ビット線を前記参照電流検知ノードに接続する第２の接続手段と
   を具備することを特徴とする請求項２に記載の半導体集積回路。
7. 前記第１の接続手段は、互いに直列接続され、各々列アドレスにより選択される第１および第２の選択スイッチを含むことを特徴とする請求項６に記載の半導体集積回路。
8. 前記第１の接続手段は、前記電流センス型センス回路を選択するセンス回路選択信号が入力される第３の選択スイッチを含み、
   前記第２の接続手段は、前記電流センス型センス回路を選択するセンス回路選択信号が入力される第４の選択スイッチを含むことを特徴とする請求項６または７に記載の半導体集積回路。
9. 前記第１の接続手段は、ゲートに前記第１の電源と前記第２の電源の中間の電圧であるバイアス信号が入力される第５のＭＯＳトランジスタを含み、前記第２の接続手段は、ゲートに前記バイアス信号が入力される第６のＭＯＳトランジスタを含むことを特徴とする、請求項６〜８のいずれか１の請求項に記載の半導体集積回路。
10. 前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタ、前記第４のＭＯＳトランジスタは、それぞれ１つあるいは複数のＭＯＳトランジスタにより構成されることを特徴とする請求項２に記載の半導体集積回路。
11. 前記第１の電源は、前記第２の電源よりも電位が高く、
    前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
    前記バイアス信号は、ＮチャネルＭＯＳトランジスタの閾値の約２倍の電圧を有することを特徴とする請求項９に記載の半導体集積回路。
12. 前記第１の電源は、前記第２の電源よりも電位が低く、
    前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
    前記バイアス信号は、前記第２の電源の電圧からＰチャネルＭＯＳトランジスタの閾値の約２倍の電圧だけ低下した電圧を有することを特徴とする請求項９に記載の半導体集積回路。
13. 前記電流センス型センス回路は、
    第１および第２のインバータからなり、前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続されたフリップフロップを有し、
    前記第１のインバータの出力端子に前記第２のＭＯＳトランジスタのドレインが接続され、
    前記第２のインバータの出力端子に前記第４のＭＯＳトランジスタのドレインが接続されたことを特徴とする請求項２に記載の半導体集積回路。
14. 前記電流センス型センス回路は、
    第１および第２のインバータからなり、前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続されたフリップフロップを有し、
    前記第１のインバータの高電位電源側に前記第２のＭＯＳトランジスタのドレインが接続され、
    前記第２のインバータの高電位電源側に前記第４のＭＯＳトランジスタのドレインが接続されることを特徴とする請求項２に記載の半導体集積回路。
15. 前記電流センス型センス回路は、
    第１および第２のインバータからなり、前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続されたフリップフロップを有し、
    前記第１のインバータの低電位電源側に前記第２のＭＯＳトランジスタのドレインが接続され、
    前記第２のインバータの低電位電源側に前記第４のＭＯＳトランジスタのドレインが接続されることを特徴とする請求項２に記載の半導体集積回路。
16. ソースが第１の電源に接続され、ドレインがビット線に接続されたＭＯＳトランジスタを含むメモリセルと、
    定電流回路である参照電流手段と、
    入力端子に対する電流と参照入力端子に対する電流とを比較し、比較結果を示す信号を出力する電流センス型センス回路と、
    ドレインとゲートが接続され、ソースが第２の電源に接続された第１のＭＯＳトランジスタと、
    ソースが前記第２の電源に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートおよびドレインに接続され、ドレインが前記電流センス型センス回路の前記入力端子に接続された第２のＭＯＳトランジスタと、
    前記ビット線と前記第１のＭＯＳトランジスタのドレインとの間に設けられた接続手段と、
    ドレインとゲートが接続され、ソースが前記第２の電源に接続された第３のＭＯＳトランジスタと、
    ソースが前記第２の電源に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続され、ドレインが前記電流センス型センス回路の前記参照入力端子に接続された第４のＭＯＳトランジスタと
    を具備することを特徴とする半導体集積回路。
17. 記憶データに応じたセル電流を発生するメモリセルと、
    参照電流を発生する参照電流手段と、
    入力端子に対する電流と参照入力端子に対する電流とを比較し、比較結果を示す信号を出力する電流センス型センス回路と、
    ソースが電源に接続され、ドレインとゲートが前記セル電流の電流経路に接続された第１のＭＯＳトランジスタと、
    ソースが前記電源に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、ドレインが前記電流センス型センス回路の前記入力端子に接続された第２のＭＯＳトランジスタと、
    ソースが前記電源に接続され、ドレインとゲートが前記参照電流の電流経路に接続された第３のＭＯＳトランジスタと、
    ソースが前記電源に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続され、ドレインが前記電流センス型センス回路の前記参照入力端子に接続された第４のＭＯＳトランジスタと
    を具備することを特徴とする半導体集積回路。
18. 前記メモリセルは、マスクＲＯＭ用メモリセルであることを特徴とする請求項１７に記載の半導体集積回路。
19. 前記メモリセルは、ＳＲＡＭ用メモリセルであり、前記セル電流の電流経路は、前記ＳＲＡＭのビット線であり、前記参照電流の電流経路は、前記ＳＲＡＭの反転ビット線であることを特徴とする請求項１７に記載の半導体集積回路。
20. 被測定電流源と、
    参照電流手段と、
    入力端子に対する電流と参照入力端子に対する電流とを比較し、比較結果を示す信号を出力する電流センス型センス回路と、
    前記被測定電流源が発生する被測定電流に対応した電流を前記電流センス型センス回路の前記入力端子に供給する第１のカレントミラーと、
    前記参照電流手段が発生する参照電流に対応した電流を前記電流センス型センス回路の前記参照入力端子に供給する第２のカレントミラーと
    を具備することを特徴とする半導体集積回路。
21. 前記参照電流手段は、電流値が可変の定電流源であることを特徴とする請求項２０に記載の半導体集積回路。
22. 記憶データに応じた大きさのセル電流が第１の電源から流れる複数のメモリセルから各々構成されるｎ個（ｎは整数）のメモリセルアレイと、
    参照電流を発生する参照電流手段と、
    前記ｎ個のメモリセルアレイのそれぞれに対応して設けられ、各々の入力端子に対する電流と参照入力端子に対する電流とを比較し、比較結果を示す信号を各々出力するｎ個の電流センス型センス回路と、
    各々のソースが電源に接続され、各々のドレインとゲートが前記ｎ個のメモリセルアレイのセル電流の各電流経路に各々接続されたｎ個の第１のＭＯＳトランジスタと、
    各々のソースが電源に接続され、各々のゲートが前記ｎ個の第１のＭＯＳトランジスタのゲートに各々接続され、各々のドレインが前記ｎ個の電流センス型センス回路の各入力端子に各々接続されたｎ個の第２のＭＯＳトランジスタと、
    ソースが電源に接続され、ドレインとゲートが前記参照電流の電流経路に接続されたｎ個の第３のＭＯＳトランジスタと、
    各々のソースが電源に接続され、各々のゲートが前記第３のＭＯＳトランジスタのゲートに各々接続され、各々のドレインが前記ｎ個の電流センス型センス回路の各参照入力端子に各々接続されたｎ個の第４のＭＯＳトランジスタと
    を具備することを特徴とする半導体集積回路。
23. 前記参照電流手段は、前記メモリセルと等価なメモリセルを含むことを特徴とする請求項２２に記載の半導体集積回路。
24. 前記参照電流手段は、前記メモリセルのセル電流に対応して、任意の電流を供給する定電流回路であることを特徴とする請求項２２に記載の半導体集積回路。

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