JP2013122810A - メモリ装置及びセンシング及びラッチ回路並びにデータ書き込み及び読み取り方法及びメモリシステム - Google Patents

メモリ装置及びセンシング及びラッチ回路並びにデータ書き込み及び読み取り方法及びメモリシステム Download PDF

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Abstract

【課題】書き込みと読み取り動作の信頼性と速度が向上したメモリ装置及びセンシング及びラッチ回路並びにデータ書き込み及び読み取り方法及びメモリシステムを提供する。
【解決手段】本発明によるメモリ装置は、メモリセルからデータを読み取ったり、前記メモリセルにデータを書き込んだりする動作のためのメモリ装置において、データ伝送とメモリカラム選択のための第１スイッチと、前記データ伝送と前記メモリカラム選択のために前記メモリセルと直接接続される第２スイッチと、前記第１スイッチと前記第２スイッチとの間に位置し、前記データの増幅又は保存のためのセンシング及びラッチ回路とを有する。
【選択図】 図１

Description

本発明は、半導体メモリ装置に関し、特に、磁気（Ｍａｇｎｅｔｉｃ）メモリセル（Ｃｅｌｌ）を含むメモリ装置の書き込みと読み取りに対する装置と方法、それを含むメモリシステムに関する。
不揮発性メモリは、データが使われた（書き込み又は読み取り）後、電源が供給されなくてもデータが消去しない不揮発性メモリであって、抵抗の高低によってセルに保存されたデータ値が決定される抵抗性メモリである。
特に、不揮発性メモリであり、抵抗性メモリの１つのＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルは、電流方向と電流量に応じて書き込みと読み取り動作を遂行する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、コンピュータとモバイル機器などに広く使われていて、ハードウェアの高速化とソフトウェアの複雑化が進行するにつれＤＲＡＭに要求される性能と速度は増加している。
ＭＲＡＭがＤＲＡＭを代替できる用途として使われるためにはＤＲＡＭの性能と速度を満足する読み取りと書き込み速度の増加が必要であるという問題があり、これに対する多様な装置と方法の開発が進められている。
米国特許出願公開２００９／０２３７９８８号明細書 米国特許６，５１２，６９０号明細書 米国特許６，１５８，１４３号明細書 米国特許出願公開２００３／００８１４５３号明細書
本発明は上記従来の半導体メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、書き込みと読み取り動作の信頼性と速度が向上したメモリ装置を提供することにある。
本発明の他の目的は、書き込みと読み取り動作の信頼性と速度が向上したセンシング及びラッチ回路並びにデータ書き込み及び読み取り方法を提供することにある。
本発明の他の目的は、上記メモリ装置とデータ書き込み及び読み取り方法を含むメモリシステムを提供することにある。
上記目的を達成するためになされた本発明によるメモリ装置は、メモリセルからデータを読み取ったり、前記メモリセルにデータを書き込んだりする動作のためのメモリ装置において、データ伝送とメモリカラム選択のための第１スイッチと、前記データ伝送と前記メモリカラム選択のために前記メモリセルと直接接続される第２スイッチと、前記第１スイッチと前記第２スイッチとの間に位置し、前記データの増幅又は保存のためのセンシング及びラッチ回路とを有することを特徴とする。
また、上記目的を達成するためになされた本発明によるメモリ装置は、メモリセルにデータを書き込むためのメモリ装置において、入力回路と接続され、第１カラム選択信号によって調節される第１スイッチと、前記メモリセルと接続され、書き込みカラム選択信号によって調節される書き込みスイッチと、前記第１スイッチと前記書き込みスイッチとの間に位置し、前記データを臨時に保存するためのセンシング及びラッチ回路とを有することを特徴とする。
また、上記目的を達成するためになされた本発明によるメモリ装置は、メモリセルからデータを読み取りするためのメモリ装置において、出力回路に接続され、第１カラム選択信号によって調節される第１スイッチと、メモリセルに接続され、読み取りカラム選択信号によって調節される読み取りスイッチと、前記第１スイッチと前記読み取りスイッチとの間に位置し、前記データの増幅のためのセンシング及びラッチ回路とを有することを特徴とする。
上記目的を達成するためになされた本発明によるセンシング及びラッチ回路は、データの書き込み動作と読み取り動作をするメモリ装置のセンシング及びラッチ回路において、データを書き込むためにメモリセルに接続される第１ビットラインと、データの読み取りのために前記メモリセルに接続される第２ビットラインと、データの読み取りのための前記第２ビットラインの相補ビットラインと、前記第１ビットライン、前記第２ビットライン、及び前記相補ビットラインが接続される交差結合ラッチ回路を含むセンシング及び保存ユニットとを有し、前記第１ビットラインと前記第２ビットラインは、それぞれ分離して前記センシング及び保存ユニットに接続されることを特徴とする。
また、上記目的を達成するためになされた本発明によるメモリ装置は、データの読み取り動作と書き込み動作をするメモリ装置において、データを保存するメモリセルと、前記メモリセル付近に配置され、第１レベルのデータを保存する少なくとも１つ以上の第１レファレンスセルと、前記第１レファレンスセルと接続された第１ラインと、前記メモリセル付近に配置され、第１レベルの相補データを保存する少なくとも１つ以上の第２レファレンスセルと、前記第２レファレンスセルと接続される第２ラインと、前記第１レファレンスセルと第２レファレンスセルとを活性化させる第１ワードラインとを有し、前記第１ラインと前記第２ラインは、少なくとも２つ以上のセンシング及びラッチ回路に共通に接続されることを特徴とする。
上記目的を達成するためになされた本発明によるデータ書き込み方法は、メモリセルにデータを書き込む方法において、ワードライン信号に応答して入力データが書き込まれるメモリセルを選択する段階と、入力回路から入力データを受けるために第１スイッチをオンにすると同時に、書き込みスイッチをオンにする段階と、前記入力データをセンシング及びラッチ回路に保存する段階と、前記メモリセルに前記入力データを書き込む段階とを有することを特徴とする。
上記目的を達成するためになされた本発明によるデータ読み取り方法は、メモリセルからデータを読み取る方法において、ワードライン信号に応答して読み取りしようとするメモリセルを選択する段階と、データ伝送のために読み取りスイッチをオンにする段階と、メモリセルからビットラインに、前記メモリセルに保存されたデータに対応するデータ電流を印加し、レファレンス生成器からレファレンス電流を相補ビットラインに印加する段階と、前記ビットラインの電流と前記相補ビットラインの電流とを比較する段階と、前記比較結果に基づいて前記データをセンシング及びラッチ回路によって増幅する段階と、前記増幅されたデータをデータ出力回路に送るために第１スイッチをオンにする段階とを有することを特徴とする。
上記目的を達成するためになされた本発明によるメモリシステムは、上述したメモリ装置と、前記メモリ装置と光伝送線によって接続されたメモリコントローラと有することを特徴とする。
本発明に係るメモリ装置及びセンシング及びラッチ回路並びにデータ書き込み及び読み取り方法及びメモリシステムによれば、ＳＴＴ−ＭＲＡＭセルを含むメモリ装置にデータを書き込みする動作を行う場合、ＤＲＡＭの書き込み速度ほど速く動作でき、データを読み取りする動作を行う場合、ＤＲＡＭのようにページオープン動作を行うことによってＤＲＡＭと同じ性能で動作できるという効果がある。
本発明の一実施形態に係るメモリ装置の書き込み動作と読み取り動作を概念的に示す図である。 本発明の一実施形態に係るＳＴＴ−ＭＲＡＭセルと他の異なる構成要素との接続関係を概念的に示す図である。 図２のＳＴＴ−ＭＲＡＭでのＭＴＪ素子の実施形態を示す図である。 図２のＳＴＴ−ＭＲＡＭでのＭＴＪ素子の実施形態を示す図である。 図２のＳＴＴ−ＭＲＡＭでのＭＴＪ素子の実施形態を示す図である。 図２のＳＴＴ−ＭＲＡＭでのＭＴＪ素子の実施形態を示す図である。 図２のＳＴＴ−ＭＲＡＭでのＭＴＪ素子の実施形態を示す図である。 本発明の一実施形態に係るメモリ装置の書き込み動作を概念的に示す図である。 図８の書き込みカラム選択信号を生成する書き込みカラム選択信号生成器を示すブロック図である。 図８と図９の本発明の一実施形態に係るメモリ装置の書き込み動作を示すタイミング図である。 図８のメモリ装置の書き込み動作のための具体的な回路図である。 本発明の一実施形態に係るメモリ装置の読み取り動作を概念的に示す図である。 図８にミラー回路が追加された実施形態を概念的に示す図である。 図１３のミラー回路の一例を示す回路図である。 図１２のメモリ装置の読み取り動作と接続された読み取りカラム信号発生器を示す図である。 図１２のメモリ装置の読み取り動作のタイミング図である。 図１２のメモリ装置の読み取り動作に関連した具体的な回路の一例を示す回路図である。 図１２のメモリ装置のレファレンス生成器（生成ユニット）を概略的に示すブロック図である。 図１８のミラー回路の一例を示す回路図である。 図１２のメモリ装置の読み取り動作タイミングを概念的に示す図である。 本発明の一実施形態に係るメモリ装置のセンシング及びラッチ回路を概略的に示すブロック図である。 図２１のセンシング及びラッチ要素の具体的な回路の一例を示す回路図である。 本発明の一実施形態に係るメモリ装置の書き込み動作と読み取り動作のための具体的な回路の一例を示す回路図である。 本発明の一実施形態に係るメモリ装置の書き込み動作と読み取り動作のための具体的な回路の一例を示す回路図である。 本発明の一実施形態に係るメモリ装置のアレイ配置構造を示す図である。 図２５のアレイ配置構造上の各センシング及びラッチ回路間の具体的な回路接続の一例を示す回路図である。 図２５のアレイ配置構造上の各センシング及びラッチ回路間の具体的な回路接続の一例を示す回路図である。 本発明の一実施形態に係る２つワードラインの同時活性化のためのアレイ配置構造を示す図である。 本発明の一実施形態に係る複数のビットラインと接続されたセンシング回路及び保存回路の具体的な回路を示す図である。 本発明の一実施形態に係るメモリ装置の書き込みをする方法を説明するためのフローチャートである。 本発明の一実施形態に係るメモリ装置の読み取りをする方法を説明するためのフローチャートである。 本発明の多様な実施形態が適用されるメモリ装置及びコントローラが光伝送ラインで接続されるメモリシステムを示すブロック図である。 本発明の多様な実施形態が適用されるメモリ装置の多様なインターフェースを有するメモリシステムの具現例を示すブロック図である。 本発明の多様な実施形態が適用されるメモリ装置の多様なインターフェースを有するメモリシステムの具現例を示すブロック図である。 本発明の多様な実施形態が適用されたメモリ装置の多様なインターフェースを有するメモリシステムの具現例を示す図である。 本発明の多様な実施形態が適用されるメモリ装置の多様なインターフェースを有するメモリシステムの具現例を示すブロック図である。 本発明の多様な実施形態が適用されたメモリ装置がＴＳＶ積層されるメモリシステムを示す概略斜視図である。 本発明の多様な実施形態が適用されるメモリ装置がシステムバスに接続されたメモリシステムを示すブロック図である。 図３８のメモリシステムを拡張したメモリシステムを示すブロック図である。
次に、本発明に係るメモリ装置及びセンシング及びラッチ回路並びにデータ書き込み及び読み取り方法及びメモリシステムを実施するための形態の具体例を図面を参照しながら説明する。
本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。
添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。
図面上の同一構成要素に対しては同一又は類似する参照符号を使用する。添付図面において、構造物のサイズは、本発明の明確性を期するために実際より拡大又は縮小して図示する。
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。
また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
図１は、本発明の一実施形態に係るメモリ装置の書き込み動作と読み取り動作を概念的に示す図である。
図１を参照すると、第１スイッチ１００は、メモリセル４００にデータを書き込み又は読み取りを行うために他の装置、サブ−システム、又はシステムのような外部装置と通信を遂行する。
センシング及びラッチ回路２００は、第１スイッチ１００とメモリセル４００との間に配置されて、第２スイッチ３００は、センシング及びラッチ回路２００とメモリセル４００との間に配置される。
書き込み動作の場合、センシング及びラッチ回路２００は、ラッチ回路の機能を遂行し、読み取り動作の場合、センシング及びラッチ回路２００はセンス増幅器の機能を遂行する。
メモリセル４００にデータを書き込むために、第１スイッチ１００に第１カラム選択ライン（１ｓｔ ＣＳＬ）を介して第１カラム選択信号が印加されて第１スイッチ１００がオンになる。第１スイッチ１００がオンになると、データはセンシング及びラッチ回路（Ｓｅｎｓｉｎｇ ａｎｄ Ｌａｔｃｈ Ｃｉｒｃｕｉｔ）２００に保存される。
第２スイッチ３００は、第２カラム選択ライン（２ｎｄ ＣＳＬ）に印加される第２カラム選択信号によってオンになる。
第２スイッチ３００がオンになると、第１ビットラインＢＬから第２ビットラインＢＬ’にデータが伝達されてワードラインＷＬによって選択されたメモリセル４００に書き込みされる。
メモリセル４００からデータを読み取るために第２スイッチ３００は、第３カラム選択ライン（３ｒｄ ＣＳＬ）に第３カラム選択信号が印加されてオンになり、データは第２ビットラインＢＬ’から第１ビットラインＢＬに伝達される。
データは、センシング及びラッチ回路２００により増幅され、第１スイッチ１００が第１カラム選択ライン（１ｓｔ ＣＳＬ）に印加される第１カラム選択信号によってオンになることによって増幅されたデータが外部に伝達される。
書き込み動作又は読み取り動作のために概念的に共通構造を有するが、具体的な回路を具現する時、それぞれ書き込み経路と読み取り経路を分離して具現してもよい。
図２は、本発明の一実施形態に係るＳＴＴ−ＭＲＡＭセルと他の異なる構成要素との接続関係を概念的に示す図である。
図２を参照すると、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル４００は、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子４２０とセルトランジスタ４１０から構成される。
ＭＴＪ素子４２０及びセルトランジスタ４１０は、ビットライン４８０とソースライン４６０との間に接続され、セルトランジスタ４１０のゲートはワードライン４７０と接続される。
読み取り又は書き込みスイッチング要素３００は、ビットライン４８０とセンシング及びラッチ回路２００との間に接続される。
図１でのようにセンシング及びラッチ回路２００は第１スイッチ１００に接続される。第１スイッチ１００は入出力スイッチング要素１００として言及され得る。
読み取りの場合、セルトランジスタ４１０がワードライン４７０によって選択されると、ＭＴＪ素子４２０に保存されたデータ値がビットライン４８０に伝達される。
読み取り又は書き込みスイッチング要素３００によって読み取られたデータはセンシング及びラッチ回路２００に伝達されて増幅される。
入出力スイッチング要素１００がオンになることによってデータ値が外部に伝達される。
書き込みの場合、外部から提供されたデータが入出力スイッチング要素１００によってセンシング及びラッチ回路２００に保存され、読み取り又は書き込みのスイッチング要素３００がオンになることによってビットライン４８０に伝達される。
ワードライン４７０によって選択されたセルトランジスタ４１０とＭＴＪ素子４２０の両端に跨ったビットライン４８０とソースライン４６０の電圧差によってデータ値がＭＴＪ素子４２０に保存される。
ＭＴＪ素子４２０は、ピン層（Ｐｉｎｎｅｄ Ｌａｙｅｒ）４５０と、バリア層（Ｂａｒｒｉｅｒ Ｌａｙｅｒ）４４０と、フリー層（Ｆｒｅｅ Ｌａｙｅｒ）４３０とで構成される。
ＭＴＪ素子４２０に流れる電流の方向に沿ってフリー層４３０は磁化方向が変更される。
例えば、第１書き込み電流ＷＣ１を第１方向に印加すると、ピン層４５０と同じスピン方向を有するフリー電子がフリー層４３０にトルク（Ｔｏｒｑｕｅ）を印加する。
これによって、フリー層４３０は、ピン層４５０と平行（Ｐａｒａｌｌｅｌ）になるように磁化される。
第２書き込み電流ＷＣ２を前記第１方向と反対の第２方向に印加すれば、ピン層４５０と反対のスピンを有する電子がフリー層４３０でトルクを印加する。これによって、フリー層４３０はピン層４５０と反平行（Ａｎｔｉ Ｐａｒａｌｌｅｌ）になるように磁化される。平行状態の場合、抵抗値が低くて「０」のデータ値を保存し、反平行状態の場合、抵抗値が高くて「１」のデータ値が保存される。
図３〜図７は、図２のＳＴＴ−ＭＲＡＭでのＭＴＪ素子の実施形態を示す図である。
図３を参照すると、水平磁気を形成するＭＴＪ素子４２１は、フリー層３１ａと、バリア層３２ａと、ピン層３３ａと、ピニング層３４ａを含むことができる。実施形態によっては、ピニング層３４ａは省略されてもよい。
フリー層３１ａは、変化可能な磁化方向を有する物質を含む。
フリー層３１ａの磁化方向は、メモリセルの外部、及び／又は、内部から提供される電気的／磁気的要因によって変更される。フリー層３１ａは、コバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）の内の少なくとも１つを含む強磁性物質を含むことができる。例えば、フリー層３１ａ物質は、ＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ及びＹ３Ｆｅ５Ｏ１２の内から選択される少なくとも１つを含み得る。
バリア層３２ａは、スピン拡散距離（Ｓｐｉｎ Ｄｉｆｆｕｓｉｏｎ Ｄｉｓｔａｎｃｅ）より薄い厚さを有する。バリア層３２ａは、非磁性物質を含むことができる。一例として、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム−亜鉛（ＭｇＺｎ）及びマグネシウム−ホウ素（ＭｇＢ）の酸化物、そしてチタン（Ｔｉ）及びバナジウム（Ｖ）の窒化物質の内から選択される少なくとも１つを含み得る。
ピン層３３ａは、ピニング層３４ａによって固定された磁化方向を有する。また、ピン層３３ａは、強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含み得る。例えば、ピン層３３ａは、ＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ及びＹ３Ｆｅ５Ｏ１２の内から選択される少なくとも１つを含み得る。
ピニング層（Ｐｉｎｎｉｎｇ ｌａｙｅｒ）３４ａは、反強磁性物質（ａｎｔｉ−Ｆｅｒｒｏｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌ）を含む。例えば、ピニング層３４ａは、ＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ及びＣｒの内から選択される少なくとも１つを含み得る。
本発明の他の実施形態によれば、ＭＴＪ素子のフリー層とピン層は、それぞれ強磁性体で形成されるので、強磁性体のエッジ（ｅｄｇｅ）には漂流磁場（ｓｔｒａｙ ｆｉｅｌｄ）が発生する。
漂流磁場は、磁気抵抗を低くするか、又は、フリー層の抵抗磁力を増加させることがあり、スイッチング特性に影響を及ぼして非対称的なスイッチングを形成する。
従って、ＭＴＪ素子内の強磁性体から発生する漂流磁場を減少させるか、又は、制御する構造が必要である。
図４を参照すると、水平磁気を形成するＭＴＪ素子４２２のピン層３３０は、合成反強磁性体（Ｓｙｎｔｈｅｔｉｃ Ａｎｔｉ Ｆｅｒｒｏｍａｇｎｅｔｉｃ；ＳＡＦ）で具現され得る。
フリー層３１ｂとバリア層３２ｂは、ピン層３３０の上に配置される。
ピン層３３０は、ピン層（第１強磁性層）３３ｂ、バリア層３４ｂ、ピニング層（第２強磁性層）３５ｂを含む。
第１及び第２強磁性層は、それぞれＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ及びＹ３Ｆｅ５Ｏ１２の内から選択される少なくとも１つを含み得る。この時、ピン層３３ｂの磁化方向とピニング層３５ｂの磁化方向は、それぞれ異なる方向を有し、それぞれの磁化方向は固定される。バリア層３４ｂは、ルテニウム（Ｒｕ）を含み得る。
図５を参照すると、垂直磁気を形成するＭＴＪ素子４２３は、フリー層２１と、ピン層２３と、バリア層２２とを含む。
フリー層２１の磁化方向とピン層２３の磁化方向が平行（Ｐａｒａｌｌｅｌ）になると抵抗値が小さくなり、フリー層２１の磁化方向とピン層２３の磁化方向が反平行（Ａｎｔｉ−Ｐａｒａｌｌｅｌ）になると、抵抗値が大きくなる。抵抗値によって保存されるデータの値が違う。
磁化方向が垂直なＭＴＪ素子４２３を具現するためにフリー層２１とピン層２３は、磁気異方性エネルギが大きな物質から構成されることが望ましい。
磁気異方性エネルギが大きい物質としては、非晶質系希土類元素合金、（Ｃｏ／Ｐｔ）ｎ又は（Ｆｅ／Ｐｔ）ｎのような多層薄膜、そして、Ｌ１０結晶構造の規則格子物質がある。
例えば、フリー層２１は、規則合金（ｏｒｄｅｒｅｄ ａｌｌｏｙ）であってもよく、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、及び白金（Ｐｔ）の内の少なくともいずれか１つを含み得る。例えば、フリー層４１は、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及び、Ｃｏ−Ｎｉ−Ｐｔ合金の内の少なくともいずれか１つを含み得る。前記合金は、例えば、化学定量的な表現で、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、又はＣｏ３０Ｎｉ２０Ｐｔ５０であり得る。
ピン層２３は、規則合金（ｏｒｄｅｒｅｄ ａｌｌｏｙ）であってもよく、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、及び白金（Ｐｔ）の内の少なくともいずれか１つを含み得る。例えば、ピン層２３はＦｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及びＣｏ−Ｎｉ−Ｐｔ合金の内の少なくともいずれか１つを含み得る。前記合金は、例えば化学定量的な表現で、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、又はＣｏ３０Ｎｉ２０Ｐｔ５０であり得る。
図６及び図７は、ＳＴＴ−ＭＲＡＭでＭＴＪ素子の他の実施形態を示す図である。
デュアルＭＴＪ素子は、フリー層を基準として両端にバリア層とピン層がそれぞれ配置される構造を有する。
図６を参照すると、水平磁気を形成するデュアルＭＴＪ素子４２４は、第１ピン層３１、第１バリア層３２、フリー層３３、第２バリア層３４、及び第２ピン層３５を含む。それぞれを構成する物質は上述した図３のフリー層３１ａ、バリア層３２ａ、及びピン層３３ａと同一又は類似する。
このとき、第１ピン層３１の磁化方向と第２ピン層３５の磁化方向が反対方向に固定されると、実質的に第１及び第２ピン層による磁気力が相補される効果を有する。従って、デュアルＭＴＪ素子４２４は、一般ＭＴＪ素子よりさらに少ない電流を利用して書き込み動作をすることができる。
また、第２バリア層３４によってデュアルＭＴＪ素子４２４は読み取り動作時にさらに高い抵抗を提供するので、明確なデータ値を得ることができる長所がある。
図７を参照すると、垂直磁気を形成するデュアルＭＴＪ素子４２５は、第１ピン層４１、第１バリア層４２、フリー層４３、第２バリア層４４、及び第２ピン層４５を含む。それぞれを構成する物質は、上述した図５のフリー層２１、バリア層２２、及びピン層２３とそれぞれ同一又は類似する。
このとき、第１ピン層４１の磁化方向と第２ピン層４５の磁化方向は、反対方向で固定されると、実質的に第１及び第２ピン層による磁気力が相補される効果を有する。従って、デュアルＭＴＪ素子４２５は、一般ＭＴＪ素子よりさらに少ない電流を利用して書き込み動作をすることができる。
図８は、本発明の一実施形態に係るメモリ装置の書き込み動作を概念的に示す図である。
図８を参照すると、入力回路１５０を介して書き込みデータが第１スイッチ１００に伝達され、第１カラム選択信号（ＣＳＬ）に応答して第１スイッチ１００がオンになる。以後、センシング及びラッチ回路２００にデータが保存される。書き込みスイッチ３１０が書き込みカラム選択信号（ＷＣＳＬ）に応答してオンになり、センシング及びラッチ回路２００に保存されたデータは第１ビットラインＢＬから第２ビットラインＢＬ’に伝達される。選択されたワードラインＷＬに沿って最終的にメモリセル４００にデータが書き込まれる。
一実施形態として、書き込み動作中、第１スイッチ１００と書き込みスイッチ３１０が同時にオンになる。そして、書き込みスイッチ３１０がオンになっている時間は、第１スイッチ１００がオンになっている時間より長くてもよい。
また、他の実施形態として、第１スイッチ１００と書き込みスイッチ３１０を順次にオンにする。例えば、第１スイッチ１００が先にオンになり、書き込みスイッチ３１０がその次にオンになってもよい。
書き込みスイッチ１００がオンになっている時間は、書き込みプログラミング、又は、書き込み動作のためのＭＴＪ素子のスイッチングタイムを考慮して決定される。
例えば、第１スイッチ１００がオンになっている時間は、数ｎｓ（ｎａｎｏ ｓｅｃｏｎｄ）であり、書き込みスイッチ３１０がオンになっている時間は、数十ｎｓである。この場合、外部的にはＤＲＡＭインターフェースに符合するカラム選択サイクルを保障し、内部的には書き込みプログラミングのためのＭＴＪ素子のスイッチングタイムを保障することができる。
図８の実施形態に従って、書き込みデータが入力され、第１カラム選択信号（ＣＳＬ）によって第１スイッチ１００がオンになり、センシング及びラッチ回路２００のラッチの部分に書き込みデータが保存され、書き込みカラム選択信号（ＷＣＳＬ）により第２スイッチ（書き込みスイッチ）３１０がオンになると、書き込みデータがメモリセル４００に書き込まれる。
図９は、図８の書き込みカラム選択信号を生成する書き込みカラム選択信号生成器を示すブロック図である。
図９を参照すると、２つの第１カラム選択信号（ＣＳＬ０、ＣＳＬ１）がそれぞれ入力される２つの書き込みカラム選択信号生成器（ＷＣＳＬ Ｇｅｎｅｒａｔｏｒ１、ＷＣＳＬ Ｇｅｎｅｒａｔｏｒ２）７１０、７２０を示す。
第１カラム選択信号（ＣＳＬ０）は、遅延ユニット１（７３０）に伝達されて書き込みカラム選択信号生成器１（７１０）を非活性化させる信号（ＰＣＳＬ０）を生成する。
また、第１カラム選択信号（ＣＳＬ０）は、書き込みカラム選択信号生成器１（７１０）に入力されて、書き込みカラム選択信号生成器１（７１０）が活性化するようにする。
例えば、第１カラム選択信号（ＣＳＬ０）に応答して書き込みカラム選択信号生成器１（７１０）は書き込みカラム選択信号（ＷＣＳＬ０）を活性化し、遅延した信号（ＰＣＳＬ０）に応答して書き込みカラム選択信号（ＷＣＳＬ０）を非活性化する。
同様に、書き込みカラム選択信号生成器２（７２０）は、第１カラム選択信号（ＣＳＬ１）に応答して書き込みカラム選択信号（ＷＣＳＬ１）を活性化し、遅延した信号（ＰＣＳＬ１）に応答して書き込みカラム選択信号（ＷＣＳＬ１）を非活性化する。
図１０は、図８と図９の本発明の一実施形態に係るメモリ装置の書き込み動作を示すタイミング図である。
図１０を参照すると、１クロックＣＬＫの時間（Ｔｃｙｅ）は、１．２５ｎｓで、２クロックの時間は２．５ｎｓである。
第１カラム選択信号（ＣＳＬ０）がクロックに同期されて第１スイッチ１００がオンになり、同時に書き込みカラム選択信号（ＷＣＳＬ）が活性化されて第２スイッチ３１０がオンになる。
第１カラム選択信号（ＣＳＬ０）は２つのクロック時間の間、活性化状態を維持する。
書き込みカラム選択信号（ＷＣＳＬ０）は、書き込みカラム選択信号生成器１（７１０）を非活性化する信号（ＰＣＳＬ０）、即ち、遅延ユニット１（７３０）によって遅延された信号（ＰＣＳＬ０）が活性化されることによって非活性化される。
他の第１カラム選択信号（ＣＳＬ１）は、４クロック後である５ｎｓ以後に入力される。書き込みカラム選択信号（ＷＣＳＬ）は、３０ｎｓの間、活性化状態を維持する。書き込みカラム選択信号（ＷＣＳＬ）の活性化時間は、第１カラム選択信号（ＣＳＬ０）の活性化時間より長い。
図１１は、図８のメモリ装置の書き込み動作のための具体的な回路図である。
図１１を参照すると、使おうとするデータがＧＩＯドライバ（ＧＩＯＤＲＶ）を介して入力され、ＧＩＯドライバ（ＧＩＯＤＲＶ）は、Ｌスイッチ（ＬＳＷ）１２０と接続される。ＮＭＯＳで構成されたＬスイッチ１２０は、ＬＧＩＯＭＵＸ信号に応答してオンになる。
また、Ｌスイッチ（ＬＳＷ）１２０は、ＮＭＯＳで構成された第１スイッチ（ＳＷ１）１００と接続され、第１カラム選択信号ＣＳＬに応答してオンになる。
第１スイッチ（ＳＷ１）１００は、センシング及びラッチ回路２６０と接続される。
センシング及びラッチ回路２６０は、第１インバータ（Ｉｎｔ１）と第２インバータ（Ｉｎｔ２）で構成され、第１スイッチ（ＳＷ１）１００を介して入ったデータを電圧モードで臨時保存（Ｌａｔｃｈ）する。
センシング及びラッチ回路２６０は、ＮＭＯＳで構成された書き込みスイッチ（ＳＷ２）３１０と接続され、書き込みカラム選択信号（ＷＣＳＬ）に応答してオンになる。
メモリセル４００は、抵抗性メモリであるＭＴＪ素子ＲＭＴＪを含むデータ保存部とワードラインＷＬ及びソースラインＶＳＬに接続されたセルトランジスタで構成される。
図１２は、本発明の一実施形態に係るメモリ装置の読み取り動作を概念的に示す図である。
図１２を参照すると、メモリセル４００から保存されたデータをワードラインＷＬが選択されることによって第２ビットラインＢＬ’に伝達し、読み取りスイッチ（ＳＷ３）３２０が読み取りカラム選択信号（ＲＣＳＬ）に応答してオンになることによって第１ビットラインＢＬに伝達される。
センシング及びラッチ回路２００は、第１ビットラインＢＬから伝達されるデータ値と相補ビットライン（ＢＬ＿Ｂａｒ）から伝達されるレファレンス電流とを比較してデータ値を増幅する。
相補ビットラインのレファレンス電流は、レファレンス生成ユニット５００によって生成される。増幅されたデータは、第１スイッチ（ＳＷ１）１００に接続された第１カラム選択信号ＣＳＬが選択されることによってセンシング及びラッチ回路２００から出力回路１５０に伝達されて外部に出力される。
結果的に、図１２の実施形態に従って、読み取りカラム選択信号（ＲＣＳＬ）によって読み取りスイッチ（ＳＷ３）３２０がオンになる時、ワードライン信号ＷＬに応答して選択されたメモリセル４００からのデータは、センシング及びラッチ回路２００に転送される。
センシング及びラッチ回路２００は、読み取りデータを増幅し、増幅されたデータを第１カラム選択信号（ＣＳＬ）に応答してオンになる第１スイッチ１００を介して出力する。
図１３は、図１２にミラー回路が追加された実施形態を概念的に示す図である。
図１３を参照すると、ミラー回路（Ｍｉｒｒｏｒ Ｃｉｒｃｕｉｔ）６００は、読み取りスイッチＳＷ３とセンシング及びラッチ回路２００との間に配置される。読み取りスイッチを介して伝達される信号をもう少し明確に伝達するために使われる。
ミラー回路６００は、メモリセル４００からセンシング及びラッチ回路２００への電流経路を遮断してビットラインノードとディベロップメントノードを分離する役割をする。
これによって１つのビットラインに接続されたメモリセルの数を増加させることができる。
図１４は、図１３のミラー回路の一例を示す回路図である。
図１４を参照すると、ミラー回路６００は、ＮＭＯＳトランジスタ（Ｎａａ０）と大きさが二倍であるＮＭＯＳトランジスタ（Ｎａａ）で構成される。
従って、ＮＭＯＳトランジスタ（Ｎａａ）は、ＮＭＯＳトランジスタ（Ｎａａ０）の電流の二倍に該当するビットライン電流を発生する。
図１３の読み取りスイッチ３２０から伝達された信号が、大きさが二倍であるＮＭＯＳトランジスタ（Ｎａａ）によってセンシング及びラッチ回路２００に供給されるビットライン電流として伝達される。ミラー回路６００によってメモリセル４００からセンシング及びラッチ回路２００への直接的な電流経路を遮断する。従って、ビットラインノード（ａａ）とディベロップメントノード（ａａ０）を分離して１つのビットラインに接続されたメモリセルの数を増加させてもよい。
図１５は、図１２のメモリ装置の読み取り動作と接続された読み取りカラム信号発生器を示す図である。
図１５を参照すると、活性化信号（Ａｃｔｉｖｅ Ｉｎｆｏｒｍ）がワードライン活性化ユニット９００に印加されてワードライン信号ＷＬが生成される。例えば、ワードライン活性化ユニット９００は、ワードラインデコーダであってもよい。ワードライン信号ＷＬはメモリセル４００と接続されてメモリセルを選択して、読み取りカラム選択信号生成器（ＲＣＳＬ Ｇｅｎｅｒａｔｏｒ）８００に印加されて読み取りスイッチ３２０をオンにする読み取りカラム選択信号（ＲＣＳＬ）を生成する。
図１６は、図１２のメモリ装置の読み取り動作のタイミング図である。
図１６を参照すると、１クロック時間（Ｔｃｙｃ）は、１．２５ｎｓで、２クロック時間は２．５ｎｓである。
ワードライン信号ＷＬが印加され、読み取りカラム選択信号（ＲＣＳＬ）がワードライン信号ＷＬに同期されて入力される。以後、プリチャージ信号（ＰＲＥＣＨ）と第１カラム選択信号（ＣＳＬ）がクロックＣＬＫの４サイクル、即ち、５ｎｓ時間内に入力されることによって、センシング及びラッチ回路２００を介して増幅されたデータが読み取られる。
図１７は、図１２のメモリ装置の読み取り動作に関連した具体的な回路の一例を示す回路図である。
図１７を参照すると、読み取り動作のためのセンシング及びラッチ回路２００のセンシング及びラッチ要素２３０は、データ増幅のために交差結合型センスアンプ（Ｃｒｏｓｓ−ｃｏｕｐｌｅｄ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）で実現される。
ビットラインＢＬの入力は、メモリセル４００から読み取りスイッチ３２０がオンになることによって入力され、相補ビットライン（ＢＬ＿Ｂａｒ）の入力は、レファレンス生成器（生成ユニット）５００から入力される。
相補ビットラインの電流は、「０」のデータ値が保存されたメモリセル５３１と、「１」のデータ値が保存されたメモリセル５３２値が読み取りカラム選択信号（ＲＣＳＬ）によってオンになることによって２つの値の平均値が相補ビットラインに伝達されて生成される。
２つのメモリセルに保存された値は互いに相補関係にある。
ビットラインに流れる電流と相補ビットラインに流れる電流の量を比較し、その結果値に従って、第１スイッチ（ＳＷ１）１００と相補第１スイッチ（ＳＷ１０）１０１を介してデータを外部に伝達する。
図１８は、図１２のメモリ装置のレファレンス生成器（生成ユニット）を概略的に示すブロック図である。
図１８を参照すると、レファレンス生成器（生成ユニット）は、相補ビットライン（ＢＬ＿Ｂａｒ）電流を生成する。
例えば、「０」が保存されたメモリセルＬと「１」が保存されたメモリセルＨで構成される。データ値は、読み取りカラム選択信号（ＲＣＳＬ）によってそれぞれのスイッチ（５２０、５２１、ＳＷ３ａ、ＳＷ３ｂ）が同時にオンになることによってミラー回路２ａ（５１０）、ミラー回路２ｂ（５１１）に伝達される。相補ビットライン（ＢＬ＿Ｂａｒ）の電流値は、「０」と「１」の平均電流値を有するようになる。
また他の実施形態構成として、レファレンスセルのデータ値を２つ以上参照することができる。
例えば、少なくとも２つ以上の「０」のデータ値と少なくとも２つ以上の「１」のデータ値が保存されたレファレンスセルを参照して相補ビットラインの電流を生成することができる。
「０」のデータ値が保存されたレファレンスセルの個数と「０」のデータ値が保存されたレファレンスセルの個数は同一である。
「０」のデータ値Ｌと「１」のデータ値Ｈは、ワードライン選択によって読み取られる。
「０」と「１」のデータ値の平均レベルは、読み取りカラム選択信号（ＲＣＳＬ）によってオンになる第３スイッチ（５２０、５２１）とミラー回路２ａ（５１０）、ミラー回路２ｂ（５１１）を介して相補ビットライン（ＢＬ＿Ｂａｒ）に供給される。
図１９は、図１８のミラー回路の一例を示す回路図である。
図１９を参照すると、ミラー回路５１０は、ＮＭＯＳトランジスタ（Ｎｂｂ０）と、同じ大きさのＮＭＯＳトランジスタ（Ｎｂｂ）で構成される。
図１８の第３スイッチ（５２０、５２１）から伝達される信号（ｂｂ０）は、同じ大きさのＮＭＯＳトランジスタＮｂｂによって相補ビットライン（ＢＬ＿ｂａｒ）に同一信号を伝達する。ミラー回路を通じてセンシング及びラッチ回路に供給される相補ビットラインの信号歪曲を補償することができる。
「１」のデータ値が保存された１つのレファレンスセルと、「０」のデータ値が保存された１つのレファレンスセルとを参照して相補ビットラインの電流を生成する場合には、図１４のＮＭＯＳトランジスタ（Ｎａａ）は、他のＮＭＯＳトランジスタ（Ｎａａ０、Ｎｂｂ、Ｎｂｂ０）に比べて大きさ（サイズ）が二倍である。
図２０は、図１２のメモリ装置の読み取り動作タイミングを概念的に示す図である。
図２０を参照すると、ワードラインＷＬが活性化（Ｅｎａｂｌｅ）されることによって、電圧は０Ｖから２．８Ｖに変更され、データ読み取りのためにメモリセルが選択される。
選択されたメモリセルの電流は、読み取りカラム選択信号（ＲＣＳＬ）が選択（Ｏｐｅｎ）されることにより、「０」の電流（Ｄａｔａ ０ Ｃｕｒｒｅｎｔ）又は「１」の電流（Ｄａｔａ １ Ｃｕｒｒｅｎｔ）が流れると同時に、センシング及びラッチ回路にプリチャージ信号（ＰＲＥＣＨ）がハイレベルで非活性化されてプリチャージ動作が中断される。
センシング及びラッチ回路によって一定時間の間、増幅された信号は第１カラム選択信号（ＣＳＬ）が活性化されることによって増幅されたデータ値が外部に伝達される。読み取り動作は、５ｎｓ間以内に動作することができる。
図２１は、本発明の一実施形態に係るメモリ装置のセンシング及びラッチ回路を概略的に示すブロック図である。
図２１を参照すると、センシング及びラッチ回路２００はプリチャージ回路（Ｐｒｅ−ｃｈａｒｇｉｎｇ Ｃｉｒｃｕｉｔ）２１０と等化回路（Ｅｑｕａｌｉｚｉｎｇ Ｃｉｒｃｕｉｔ）２２０とセンシング及びラッチ要素（Ｓｅｎｓｉｎｇ ａｎｄ Ｌａｔｃｈ Ｅｌｅｍｅｎｔ）２３０で構成される。
活性化信号（ＥＶＡＬ）は、プリチャージ回路２１０と等化回路２２０とセンシング及びラッチ要素２３０に印加される。
プリチャージ回路２１０と等化回路２２０は、センシング及び回路要素２３０に接続されて、ビットライン（ＢＬｗｉｒｔｅ、ＢＬｒｅａｄ、ＢＬ＿ｂａｒ ｒｅａｄ）をプリチャージする。センシング及びラッチ要素２３０は書き込みのためのビットライン（ＢＬｗｒｉｔｅ）と読み取りのためのビットライン（ＢＬｒｅａｄ）とにそれぞれ接続され、読み取りのための相補ビットラインとも接続される。
図２２は、図２１のセンシング及びラッチ回路の具体的な回路の一例を示す回路図である。
図２２を参照すると、プリチャージ回路２１０は、２つのＰＭＯＳトランジスタ（ＰＰＲＥ３、ＰＰＲＥ４）で構成され、２つのトランジスタのゲートと接続された活性化信号（ＥＶＡＬ）によって活性化される。
プリチャージ回路２１０は、ビットラインと相補ビットラインに接続され、プリチャージ電圧又は電流を印加する。
等化回路２２０は、１つのＰＭＯＳトランジスタ（ＰＥＱ）で構成され、活性化信号（ＥＶＡＬ）によって活性化される。
センシング及びラッチ要素２３０は、交差結合正帰還（Ｃｒｏｓｓ−ｃｏｕｐｌｅｄ Ｐｏｓｉｔｉｖｅ Ｆｅｅｄｂａｃｋ）インバータで構成される。
即ち、トランジスタＰ３とトランジスタＮ３で構成されたインバータ（Ｉｎｔ１）と、トランジスタＰ４とトランジスタＮ４で構成されたインバータ（Ｉｎｔ２）とが交差結合形態に接続される。
Ｐ３トランジスタとＮ３トランジスタとの間に出力ノード（Ｖｏｕｔ）が位置し、このノードを介して増幅又は書き込み動作を遂行できる。
Ｐ４トランジスタとＮ４トランジスタとの間に相補出力ノードが位置する。読み取り動作のためにビットライン（ＢＬｒｅａｄ）がノードａａに接続され、相補ビットライン（ＢＬ＿Ｂａｒ ｒｅａｄ）がノードｂｂに接続される。
センシング及びラッチ要素２３０で活性化信号（ＥＶＡＬ）により、電源（Ｖｉｎｔ）と接続されたトランジスタ（ＰＢＩＡＳ）と、接地電圧ＶＳＳと接続されたトランジスタ（ＮＳＥＮ３）と、トランジスタ（ＮＳＥＮ４）とを活性化させる。
例えば、センシング及びラッチ回路２００は、書き込みの時、トランジスタＰ３とトランジスタＮ３とトランジスタＰ４とトランジスタＮ４で構成されたインバータ２つを保存回路（Ｌａｔｃｈ Ｃｉｒｃｕｉｔ）として使い、電圧モードで動作する。
読み取りの時にはビットラインと接続されたノードａａと相補ビットラインと接続されたノードｂｂとを使って流れる電流値を比較して増幅する電流センシング動作を遂行する。
図２３及び図２４は、本発明の一実施形態に係るメモリ装置の書き込み動作と読み取り動作のための具体的な回路の一例を示す回路図である。
図２３及び図２４を参照すると、書き込みと読み取りの具体的な回路は、書き込みと読み取りのための経路上のスイッチと、センシング及びラッチ回路２００と、レファレンス生成回路（生成ユニット）５００と、メモリセル４００の詳細回路で構成される。
書き込みの場合、書き込みデータは、トランジスタ（ＮＬＧＩＯＭＵＸ）（Ｌスイッチ）１２０と第１カラムスイッチ（第１スイッチ）であるトランジスタ（ＮＣＳＬ）１００を介して書き込みスイッチであるトランジスタ（ＮＷＣＳＬ）３１０に伝達され、センシング及びラッチ要素２３０に臨時に保存される。センシング及びラッチ要素２３０の詳細回路は、図２２と同じ構造である。
一方、トランジスタ（ＮＷＣＳＬ）３１０は、書き込みカラム選択信号ライン（ＷＣＳＬ）と接続され、書き込みカラム選択信号が印加されることでワードラインＷＬ０により選択されたメモリセル４００にデータが保存される。
メモリセルは、抵抗性メモリで構成されてもよく、水平又は垂直のＳＴＴ−ＭＲＡＭ（ＲＭＴＪ０）セルで構成されてもよい。また、ＰＲＡＭとＦｅＲＡＭなどの不揮発性及びＤＲＡＭのような揮発性メモリで構成してもよい。
メモリセル４００の側に同一構造のメモリセル４０１が隣接して配置され、共通のビットラインＢＬ’によって接続される。
読み取りの場合、メモリセル４００に保存されたデータは、共通ビットラインＢＬ’と接続され、読み取りカラム選択スイッチ（読み取りスイッチ；ＳＷ３）であるトランジスタ（ＮＲＣＳＬ）３２０とミラー回路６００を介してセンシング及びラッチ回路２００に伝達される。
読み取りカラム選択スイッチであるトランジスタ（ＮＲＣＳＬ）３２０は、読み取りカラム選択信号ラインに接続されて読み取りカラム選択信号を印加する。
ミラー回路６００は、図１４での説明と同一である。
データはビットラインＢＬを介してセンシング及びラッチ回路２００のノードａａに伝達され、レファレンス電流が印加される相補ビットライン（ＢＬ＿ｂａｒ）の電流と比較される。
相補ビットライン（ＢＬ＿ｂａｒ）電流は、レファレンス生成回路（生成ユニット）５００から生成される。
詳しい説明は、図１７と図１８と図１９での説明と同一である。ただし、読み取りカラム選択信号（ＲＣＳＬ）は、レファレンス選択信号（ＲＣＳＬＲ）と同じであってもよく、他の信号であってもよい。増幅されたデータは第１カラム選択スイッチ（第１スイッチ）（ＮＣＳＬ）１００と相補第１カラム選択スイッチ（相補第１スイッチ）（ＮＣＳＬＲ）１０１を介して外部に伝達される。
図２５は、本発明の一実施形態に係るメモリ装置のアレイ配置構造を示す図である。
図２５を参照すると、レファレンスセルがサブアレイ０（Ｓｕｂ−ａｒｒａｙ０）のＡ方向の中心部に配置される。
レファレンスセルは、中心部の他にサブアレイ０の両側に位置してもよい。
「０」を保存したレファレンスセル（Ｒｅｆ．Ｃｅｌｌ“Ｌ”）と「１」を保存したレファレンスセル（Ｒｅｆ．Ｃｅｌｌ“Ｈ”）がＢ方向に少なくとも２つ以上配置される。
また、Ｂ方向に少なくとも２つ以上のレファレンスセルを有するレファレンスラインは、Ａ方向に少なくとも２つ以上になってもよい。
１つのワードラインによって選択されると、“Ｌ”及び“Ｈ”のレファレンスセルと、そのそばに位置した一般セルと同時に選択されて、データはセンシング及びラッチ回路に伝達される。サブアレイ０のロー（Ｌｏｗ）とハイ（Ｈｉｇｈ）レファレンスラインは、センシング及びラッチ回路（ＳＬＣ０、ＳＬＣ１、ＳＬＣ２）の領域に共通レファレンスラインを介してそれぞれ接続されて共有される。
サブアレイ１も一般セルと、レファレンスセルと、センシング及びラッチ回路（ＳＬＣ３、ＳＬＣ４、ＳＬＣ５）とで構成され、サブアレイ０に隣接して配置される。
図２６及び図２７は、図２５のアレイ配置構造上の各センシング及びラッチ回路間の具体的な回路接続の一例を示す回路図である。
図２６及び図２７を参照すると、２つのセンシング及びラッチ回路のうち、センシング及びラッチ回路０は、レファレンス生成回路（生成ユニット）５００に直接接続されて相補ビットライン（ＢＬ０＿Ｂａｒ）を介してレファレンス電流を受信する。
隣接したセンシング及びラッチ回路１は、“Ｌ”レファレンスに対してレファレンス生成回路（生成ユニット）５００のトランジスタ（ＮＲＣＳＬＲＬ）とトランジスタ（ＮＣＭＲＬ０）との間の第１ノード（ｂｂｌ０）とトランジスタ（ＮＣＭＲＬ１）５２０−１と接続され、“Ｈ”レファレンスに対して、トランジスタ（ＮＲＣＳＬＲＨ）とトランジスタ（ＮＣＭＲＨ０）との間の第２ノード（ｂｂｈ０）と、トランジスタ（ＮＣＭＲＨ１）５２１−１と接続され、それぞれのセンシング及びラッチ回路と共有される。
ミラー回路の複写される側のトランジスタ（ＮＣＭＲＬ１）５２０−１、トランジスタ（ＮＣＭＲＨ１）５２１−１は、各センシング及びラッチ回路のそれぞれに隣接して配置される。
図２８は、本発明の一実施形態に係る２つのワードラインの同時活性化のためのアレイ配置構造を示す図である。
図２８を参照すると、サブアレイ０（Ｓｕｂ−Ａｒｒａｙ０）に１つのノーマルワードライン（Ｎｏｒｍａｌ ＷＬ ０）と２つのレファレンスライン（ＲｅｆＬ０、ＲｅｆＲ０）があってそれぞれ選択されてもよい。サブアレイ１とサブアレイ２は、同じ構成を有する。
例えば、サブアレイ０でノーマルワードライン０が選択されると、サブアレイ１（Ｓｕｂ−ａｒｒａｙ１）で２つのレファレンスライン（ＲｅｆＬ１、ＲｅｆＲ１）がノーマルワードライン活性化と同時に活性化される。
ワードラインに接続されたレファレンスセルは、“Ｌ”の値と“Ｈ”の値が同一割合で保存されている。
一例として、図２８において、「０」と「１」は左側レファレンス（ＲｅｆＬ１）と右側レファレンス（ＲｅｆＲ１）にそれぞれ４つずつ接続されている。同じ数のレファレンスセルによって相補ビットラインの電流は、データロー（Ｌｏｗ）とハイ（Ｈｉｇｈ）の平均値を有するようになる。
センシング及びラッチ回路０（ＳＬＣ０）は、サブアレイ０とサブアレイ１との間に配置され、センシング及びラッチ回路１（ＳＬＣ１）は、サブアレイ１とサブアレイ２との間に配置される。センシング及びラッチ回路は、ＤＲＡＭの構造とオープンビットラインであるセンスアンプ（Ｏｐｅｎ Ｂｉｔ−ｌｉｎｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）構造を有する。
図２９は、本発明の一実施形態に係る複数のビットラインと接続されたセンシング回路及び保存回路の具体的な一例を示す回路図である。
図２９を参照すると、１つのセンシング及びラッチ回路に８つのビットラインが接続される。
センシング及びラッチ回路２００の左側に位置したメモリセル（ＬＥＦＴ）を読み取り又は書き込みする場合、左側選択回路（Ｍｕｘ）２６２が活性化される。ページ選択信号（Ｖｐａｇｅ０）に応答して選択スイッチ２７２がオンになり、順次にセンシング及びラッチ回路２００を介してデータが書き込み又は読み取られる。
右側のメモリセル（ＲＩＧＨＴ）を読み取り又は書き込みする場合、右側選択回路２６１が活性化される。ページ選択信号（Ｖｐａｇｅ０）に応答して選択スイッチ２７１がオンになって、順次にセンシング及びラッチ回路２００を介してデータが書き込み又は読み取られる。
相補ビットライン（ＢＬ＿ｂａｒ）は、選択回路（２６１、２６２、Ｍｕｘ）の選択によってレファレンス電流を供給する。
コントローラ２８１は、データの書き込みまたは読み取り動作のタイミングを調節する。
図３０は、本発明の一実施形態に係るメモリ装置の書き込みをする方法を説明するためのフローチャートである。
図３０を参照すると、先ず、ワードライン信号に応答して入力データが書き込まれるメモリセルを選択する段階（Ｓ６１１）を遂行する。
次に、入力データを受けるために第１スイッチ（ＣＳＬ）をオンにして、順次又は同時に書き込みスイッチ（第２スイッチ）をオンにする段階（Ｓ６１２）を遂行する。
次に、入力データをセンシング及びラッチ回路に保存する段階（Ｓ６１３）を遂行する。
次に、メモリセルに入力データを書き込む段階（Ｓ６１４）を遂行する。
図３１は、本発明の一実施形態に係るメモリ装置の読み取りをする方法を説明するためのフローチャートである。
図３１を参照すると、先ず、ワードライン信号に応答して読み取りしようとするメモリセルを選択する段階（Ｓ６２１）を遂行する。
次に、データ移動のために読み取りスイッチ（第３スイッチ）をオンにする段階（Ｓ６２２）を遂行する。
次に、メモリセルからビットラインにデータを伝送してレファレンス生成回路からレファレンス電流を相補ビットラインに印加する段階（Ｓ６２３）を遂行する。
次に、ビットラインの電流と相補ビットラインの電流とを比較する段階（Ｓ６２４）を遂行する。
次に、電流増幅に基づいて「０」又は「１」をセンシング及びラッチ回路によって増幅する段階（Ｓ６２５）を遂行する。
次に、増幅されたデータをデータ出力回路に送るために第１スイッチをオンにする段階（Ｓ６２６）を遂行する。
図３２は、本発明の多様な実施形態が適用されるメモリ装置及びコントローラが光伝送ライン（Ｏｐｔｉｃａｌ Ｌｉｎｋ）で接続されるメモリシステムを示すブロック図である。
図３２を参照すると、メモリシステムは、コントローラ１０００と、メモリ装置２０００で構成される。
コントローラ１０００は、コントロールユニット１１００と、電気信号を光信号に変換する装置（Ｅ／Ｏ、Ｅｌｅｃｔｒｉｃａｌ ｔｏ Ｏｐｔｉｃａｌ）を含む送信器１２１０と、光信号を電気信号に変換する装置（Ｏ／Ｅ、Ｏｐｔｉｃａｌ ｔｏ Ｅｌｅｃｔｒｉｃａｌ）を含む受信器１３００とで構成される。
メモリ装置２０００は、本発明のセンシング及びラッチ回路を含むＭＲＡＭ Ｃｏｒｅ２１００と、電気信号を光信号に変換する装置（Ｅ／Ｏ）を含む送信器２３００と、光信号を電気信号に変換する装置（Ｏ／Ｅ）を含む受信器２２１０とで構成される。
コントローラ１０００とメモリ装置２０００は、送受信のためにＯｐｔｉｃａｌ Ｌｉｎｋ ０（１５００）と、Ｏｐｔｉｃａｌ Ｌｉｎｋ １（１５０１）に接続される。
他の実施形態として、１つのＯｐｔｉｃａｌ Ｌｉｎｋで送信と受信を行ってもよい。
図３３〜図３６は、本発明の多様な実施形態が適用されるメモリ装置の多様なインターフェースを有するメモリシステムの具現例を示すブロック図である。
図３３を参照すると、メモリシステムは、コントローラ１０００とメモリ装置２０００で構成される。コントローラ１０００は、コントロールユニット１１００と入出力回路１２００で構成される。メモリ装置２０００は、センシング及びラッチ回路２１１０を含むＭＲＡＭ Ｃｏｒｅ２１００と入出力回路２２００とで構成される。
コントローラ１０００の入出力回路は、コマンド（Ｃｏｍｍａｎｄ）とコントロール信号（Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）と住所（Ａｄｄｒｅｓｓ）とデータストローブ信号（ＤＱＳ）をメモリ装置２０００に送信し、データ（ＤＱ）は送信及び受信をするインターフェースを含む。
図３４を参照すると、コントローラ１０００の入出力回路１２００は、チップ選択信号（ＣＳ）と住所（Ａｄｄｒｅｓｓ）を１つのパケット（Ｐａｃｋｅｔ）で送信し、データ（ＤＱ）は、送信及び受信をするインターフェースを含む。
図３５を参照すると、コントローラ１０００の入出力回路１２００は、チップ選択信号（ＣＳ）と住所（Ａｄｄｒｅｓｓ）と書き込みデータ（ｗＤａｔａ）を１つのパケット（Ｐａｃｋｅｔ）で送信し、読み取りデータ（ｒＤａｔａ）は受信をするインターフェースを含む。
図３６を参照すると、コントローラ１０００の入出力回路１２００は、コマンド（Ｃｏｍｍａｎｄ）と住所（Ａｄｄｒｅｓｓ）とデータ（ＤＱ）を送信及び受信し、チップ選択信号（ＣＳ）を受信するインターフェースを含む。
図３７は、本発明の多様な実施形態が適用されるメモリ装置がＴＳＶ積層されるメモリシステムを示す概略斜視図である。
図３７を参照すると、最下位層にインターフェースチップ３０１０が配置され、その上にメモリチップ（３１００、３２００、３３００、３４００）が配置される。
各メモリチップは、本発明のセンシング及びラッチ回路（３６０１、３６０２、３６０３、３６０４）を含み、チップとチップとの間には、マイクロバンプ（ｍｉｃｒｏ ｂｕｍｐ、ｕＢｕｍｐ）３５００を介して接続され、チップ自体はＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を介して接続される。例えば、積層チップの個数は、１又はそれ以上であってもよい。
図３８は、本発明の多様な実施形態が適用されたメモリ装置がシステムバスに接続されたメモリシステムを示すブロック図である。
図３８を参照すると、システムバス３２５０を介して本発明のセンシング及びラッチ回路３５５０を含むＭＲＡＭ３５００と中央処理装置（ＣＰＵ）３１５０とユーザーインターフェース３２１０とが接続される。
図３９は、図３８のメモリシステムを拡張したメモリシステムを示すブロック図である。
図３９を参照すると、システムバス４２５０を介して本発明のセンシング及びラッチ回路を含むＭＲＡＭ４５２０と、メモリコントローラ４５１０を含むメモリシステム４５００と、中央処理装置ＣＰＵ４１００と、ＲＡＭ４２００と、ユーザーインターフェース４３００と、モデム４４００が接続される。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ 第１スイッチ（トランジスタＮＣＳＬ）
１０１ 相補第１スイッチ
１２０ Ｌスイッチ（トランジスタＮＬＧＩＯＭＵＸ）
１５０ 入力回路
２００、２６０ センシング及びラッチ回路
２３０ センシング及びラッチ要素
３００ 第２スイッチ（読み取り又は書き込みスイッチング要素）
３１０ 書き込みスイッチ（トランジスタＮＷＣＳＬ）
３２０ 読み取りスイッチ（トランジスタＮＲＣＳＬ）
４００ メモリセル
４１０ セルトランジスタ
４２０ ＭＴＪ素子
４３０ フリー層
４４０ バリア層
４５０ ピン層
４６０ ソースライン
４７０ ワードライン
４８０ ビットライン
５００ レファレンス生成ユニット（生成回路）
５１０、５１１、６００ ミラー回路
５２０、５２１ 第３スイッチ
７１０、７２０ 書き込みカラム選択信号生成器（１、２）
７３０、７４０ 遅延ユニット（１、２）
８００ 読み取りカラム選択信号生成器
９００ ワードライン活性化ユニット

Claims (50)

  1. メモリセルからデータを読み取ったり、前記メモリセルにデータを書き込んだりする動作のためのメモリ装置において、
    データ伝送とメモリカラム選択のための第１スイッチと、
    前記データ伝送と前記メモリカラム選択のために前記メモリセルと直接接続される第２スイッチと、
    前記第１スイッチと前記第２スイッチとの間に位置し、前記データの増幅又は保存のためのセンシング及びラッチ回路とを有することを特徴とするメモリ装置。
  2. 前記第１スイッチは、書き込み又は読み取りのための第１カラム選択信号に従って制御されることを特徴とする請求項１に記載のメモリ装置。
  3. 前記第２スイッチは、書き込みのための第２カラム選択信号、又は読み取りのための第３カラム選択信号によって制御されることを特徴とする請求項１に記載のメモリ装置。
  4. 前記メモリセルは、抵抗性メモリセルで構成されることを特徴とする請求項１に記載のメモリ装置。
  5. 前記メモリセルは、ワードラインによって選択されるセルトランジスタ（Ｃｅｌｌ Ｔｒａｎｓｉｓｔｏｒ）とデータを保存するＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）物質を含むデータ保存部で構成されることを特徴とする請求項１に記載のメモリ装置。
  6. 前記ＭＴＪ物質に前記データを保存する時、スピン移動トルクの方向が水平又は垂直方向に動作することを特徴とする請求項５に記載のメモリ装置。
  7. 前記ＭＴＪ物質は、ピニング層（Ｐｉｎｎｉｎｇ Ｌａｙｅｒ）と、
    第１バリア層（Ｂａｒｒｉｅｒ Ｌａｙｅｒ）と、
    ピン層（Ｐｉｎｎｅｄ Ｌａｙｅｒ）と、
    第２バリア層（Ｂａｒｒｉｅｒ Ｌａｙｅｒ）と、
    フリー層（Ｆｒｅｅ Ｌａｙｅｒ）との組み合わせで構成されることを特徴とする請求項６に記載のメモリ装置。
  8. メモリセルにデータを書き込むためのメモリ装置において、
    入力回路と接続され、第１カラム選択信号によって調節される第１スイッチと、
    前記メモリセルと接続され、書き込みカラム選択信号によって調節される書き込みスイッチと、
    前記第１スイッチと前記書き込みスイッチとの間に位置し、前記データを臨時に保存するためのセンシング及びラッチ回路とを有することを特徴とするメモリ装置。
  9. 前記書き込みカラム選択信号は、前記第１カラム選択信号によって活性化され、前記第１カラム選択信号が遅延装置に伝達され生成された遅延信号によって非活性化されることを特徴とする請求項８に記載のメモリ装置。
  10. 前記第１スイッチと前記書き込みスイッチが、前記第１カラム選択信号と前記書き込みカラム選択信号によって同時にオンになることを特徴とする請求項８に記載のメモリ装置。
  11. 前記書き込みカラム選択信号の活性化時間が、前記第１カラム選択信号の活性化時間より長いことを特徴とする請求項８に記載のメモリ装置。
  12. 前記センシング及びラッチ回路は、データの臨時保存のためにラッチ（Ｌａｔｃｈ）回路を含むことを特徴とする請求項８に記載のメモリ装置。
  13. 前記メモリセルは、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ−Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルで構成されることを特徴とする請求項８に記載のメモリ装置。
  14. 前記メモリセルは、データを保存するＭＴＪ物質を含むデータ保存部と、
    ワードライン及びソースラインと接続されたトランジスタを含むスイッチング部とで構成されることを特徴とする請求項８に記載のメモリ装置。
  15. メモリセルからデータを読み取りするためのメモリ装置において、
    出力回路に接続され、第１カラム選択信号によって調節される第１スイッチと、
    メモリセルに接続され、読み取りカラム選択信号によって調節される読み取りスイッチと、
    前記第１スイッチと前記読み取りスイッチとの間に位置し、前記データの増幅のためのセンシング及びラッチ回路とを有することを特徴とするメモリ装置。
  16. 前記センシング及びラッチ回路は、ビットライン信号と相補ビットライン信号を受信し、前記相補ビットライン信号は、レファレンス生成器から生成されることを特徴とする請求項１５に記載のメモリ装置。
  17. 前記センシング及びラッチ回路と前記読み取りスイッチとの間にミラー回路（Ｍｉｒｒｏｒ Ｃｉｒｃｕｉｔ）が接続されることを特徴とする請求項１５に記載のメモリ装置。
  18. 前記ミラー回路は、第１トランジスタと第２トランジスタで構成され、前記第１トランジスタは、前記第２トランジスタよりサイズが大きいことを特徴とする請求項１７に記載のメモリ装置。
  19. 前記読み取りカラム選択信号は、ワードライン信号に応答して読み取りカラム選択信号生成器によって生成されることを特徴とする請求項１５に記載のメモリ装置。
  20. 前記センシング及びラッチ回路は、交差結合型のセンスアンプ（Ｃｒｏｓｓ−ｃｏｕｐｌｅｄ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）で構成されることを特徴とする請求項１５に記載のメモリ装置。
  21. 前記レファレンス生成器は、少なくとも２つ以上のメモリセルを含み、前記センシング及びラッチ回路の相補ビットラインに接続されることを特徴とする請求項１６に記載のメモリ装置。
  22. 前記メモリセルの保存されたデータは、互いに相補関係にあることを特徴とする請求項２１に記載のメモリ装置。
  23. 前記レファレンス生成器は、少なくとも２つ以上のミラー回路と最小限２つのスイッチをさらに含むことを特徴とする請求項２１に記載のメモリ装置。
  24. 前記メモリセルの保存されたデータに対応するデータ電流が、ビットラインを介して前記センシング及びラッチ回路に提供され増幅されることを特徴とする請求項１５に記載のメモリ装置。
  25. データの書き込み動作と読み取り動作をするメモリ装置のセンシング及びラッチ回路において、
    データを書き込むためにメモリセルに接続される第１ビットラインと、
    データの読み取りのために前記メモリセルに接続される第２ビットラインと、
    データの読み取りのための前記第２ビットラインの相補ビットラインと、
    前記第１ビットライン、前記第２ビットライン、及び前記相補ビットラインが接続される交差結合ラッチ回路を含むセンシング及び保存ユニットとを有し、
    前記第１ビットラインと前記第２ビットラインは、それぞれ分離して前記センシング及び保存ユニットに接続されることを特徴とするセンシング及びラッチ回路。
  26. プリチャージ回路と、
    等化回路とをさらに有することを特徴とする請求項２５に記載のセンシング及びラッチ回路。
  27. 前記センシング及び保存ユニットと前記プリチャージ回路と前記等化回路は、活性化信号（ＥＶＡＬ）により活性化することを特徴とする請求項２６に記載のセンシング及びラッチ回路。
  28. 前記プリチャージ回路は、２つのＰＭＯＳトランジスタで構成され、前記等化回路は１つのＰＭＯＳトランジスタで構成されることを特徴とする請求項２６に記載のセンシング及びラッチ回路。
  29. 前記相補ビットラインは、少なくとも２つ以上のレファレンスセルを含むレファレンス生成器と接続されることを特徴とする請求項２５に記載のセンシング及びラッチ回路。
  30. 前記メモリセルは、抵抗性メモリで構成されることを特徴とする請求項２５に記載のセンシング及びラッチ回路。
  31. 前記抵抗性メモリは、ＳＴＴ−ＭＲＡＭ、ＰＲＡＭ、又はＦｅＲＡＭで構成されることを特徴とする請求項３０に記載のセンシング及びラッチ回路。
  32. データの読み取り動作と書き込み動作をするメモリ装置において、
    データを保存するメモリセルと、
    前記メモリセル付近に配置され、第１レベルのデータを保存する少なくとも１つ以上の第１レファレンスセルと、
    前記第１レファレンスセルと接続された第１ラインと、
    前記メモリセル付近に配置され、第１レベルの相補データを保存する少なくとも１つ以上の第２レファレンスセルと、
    前記第２レファレンスセルと接続される第２ラインと、
    前記第１レファレンスセルと第２レファレンスセルとを活性化させる第１ワードラインとを有し、
    前記第１ラインと前記第２ラインは、少なくとも２つ以上のセンシング及びラッチ回路に共通に接続されることを特徴とするメモリ装置。
  33. 前記メモリセルは、抵抗性メモリで構成されることを特徴とする請求項３２に記載のメモリ装置。
  34. 前記抵抗性メモリは、ＳＴＴ−ＭＲＡＭ、ＰＲＡＭ、又はＦｅＲＡＭで構成されることを特徴とする請求項３３に記載のメモリ装置。
  35. 前記第１ラインと前記第２ラインは、それぞれミラー回路に接続されることを特徴とする請求項３２に記載のメモリ装置。
  36. 前記メモリセルを活性化させるための第２ワードラインをさらに有し、
    前記第２ワードラインは、前記第１及び第２レファレンスセルと他のサブアレイに配置されることを特徴とする請求項３２に記載のメモリ装置。
  37. 前記第２ワードラインは、前記第１ワードラインと同時に活性化することを特徴とする請求項３６に記載のメモリ装置。
  38. 少なくとも４Ｎ（Ｎは、１以上の整数）個以上のビットラインに接続されるセンシング及びラッチ回路をさらに有することを特徴とする請求項３２に記載のメモリ装置。
  39. 前記センシング及びラッチ回路と前記ビットラインとの間にマルチプレックスが配置され、アレイ（Ａｒｒａｙ）カラム選択信号に応答して選択的に前記ビットラインと接続されることを特徴とする請求項３８に記載のメモリ装置。
  40. メモリセルにデータを書き込む方法において、
    ワードライン信号に応答して入力データが書き込まれるメモリセルを選択する段階と、
    入力回路から入力データを受けるために第１スイッチをオンにすると同時に、書き込みスイッチをオンにする段階と、
    前記入力データをセンシング及びラッチ回路に保存する段階と、
    前記メモリセルに前記入力データを書き込む段階とを有することを特徴とするデータ書き込み方法。
  41. 前記メモリセルは、ＳＴＴ−ＭＲＡＭで構成されることを特徴とする請求項４０に記載のデータ書き込み方法。
  42. 前記第１スイッチと前記書き込みスイッチは、ＮＭＯＳトランジスタで構成されることを特徴とする請求項４０に記載のデータ書き込み方法。
  43. メモリセルからデータを読み取る方法において、
    ワードライン信号に応答して読み取りしようとするメモリセルを選択する段階と、
    データ伝送のために読み取りスイッチをオンにする段階と、
    メモリセルからビットラインに、前記メモリセルに保存されたデータに対応するデータ電流を印加し、レファレンス生成器からレファレンス電流を相補ビットラインに印加する段階と、
    前記ビットラインの電流と前記相補ビットラインの電流とを比較する段階と、
    前記比較結果に基づいて前記データをセンシング及びラッチ回路によって増幅する段階と、
    前記増幅されたデータをデータ出力回路に送るために第１スイッチをオンにする段階とを有することを特徴とするデータ読み取り方法。
  44. 前記メモリセルは、ＳＴＴ−ＭＲＡＭで構成されることを特徴とする請求項４３に記載のデータ読み取り方法。
  45. 前記データがセンシング及びラッチ回路によって増幅される段階は、電流増幅に基づいて行われることを特徴とする請求項４３に記載のデータ読み取り方法。
  46. 「０」の値が保存されたレファレンスセルと「１」の値が保存されたレファレンスセルを同時に選択して、前記レファレンス電流を生成する段階をさらに有することを特徴とする請求項４３に記載のデータ読み取り方法。
  47. 請求項１乃至２４及び請求項３２乃至３９に記載のメモリ装置と、
    前記メモリ装置と光伝送線によって接続されたメモリコントローラと有することを特徴とするメモリシステム。
  48. 前記メモリ装置は、前記メモリコントローラからコマンド、コントロール信号、アドレス、ＤＱＳ、及びデータを受信することを特徴とする請求項４７に記載のメモリシステム。
  49. 前記メモリ装置は、前記メモリコントローラ上に積層され、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）とマイクロバンプ（ｍｉｃｒｏ ｂｕｍｐ）を介してデータを送受信することを特徴とする請求項４７に記載のメモリシステム。
  50. 前記メモリ装置は、前記メモリコントローラ及び中央処理装置とシステムバスを介して接続されることを特徴とする請求項４７に記載のメモリシステム。
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