JP2005228403A - 磁気記憶装置 - Google Patents
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Abstract
【解決手段】 磁気記憶装置が有するメモリセルMCは、MTJ素子MTJを有し、一端を接地電位線と選択的に電気的に接続される。第1ビット線BLはメモリセルの他端と電気的に接続されたる。センスアンプSAは、第1ビット線の電位と、第1ビット線と相補な第2ビット線/BLの電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅する。接続回路1は、MTJ素子を接地電位線とセンスアンプとの間における電気的な接続から切断する。
【選択図】 図2
Description
図1は、本発明の第1実施形態に係る磁気記憶装置を示すブロック図である。図1に示すように、例えばマトリクス状に配置された複数のメモリセルMCを有するメモリセルアレイMCAが設けられる。各メモリセルMCは、MTJ素子と選択トランジスタ(何れも図示せぬ)とから構成される。MTJ素子は、2枚の強磁性体膜と、これらに挟まれた絶縁膜とからなる積層構造と、を有し、スピン偏局トンネル効果による磁気抵抗の変化を利用して情報を記録する。
第2実施形態は、回路構成が第1実施形態と類似しており、センスアンプ供給電位SAP、SANが第1実施形態のものと異なる。
第3実施形態では、メモリセル接続制御回路1が設けられない代わりに、MTJ素子MTJに高電位が印加されることを防止するために、ワード線WLの電位の制御の仕方に特徴がある。
第4実施形態では、第3実施形態の回路構成において、センスアンプ供給電位SAP、SANが第2実施形態と同様に変化する。
Claims (5)
- MTJ素子を有し、一端を接地電位線と選択的に電気的に接続されるメモリセルと、
前記メモリセルの他端と電気的に接続された第1ビット線と、
前記第1ビット線の電位と、前記第1ビット線と相補な第2ビット線の電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅するセンスアンプと、
前記MTJ素子を前記接地電位線と前記センスアンプとの間における電気的な接続から切断するための接続回路と、
を具備することを特徴とする磁気記憶装置。 - 請求項1に記載の磁気記憶装置において、前記接続回路は、前記センスアンプと前記MTJ素子との間に設けられたスイッチング素子であることを特徴とする磁気記憶装置。
- 請求項2に記載の磁気記憶装置において、情報の読み出しの1サイクルが、前記MTJ素子が前記接地電位線と接続された時点から、前記スイッチング素子の切断、前記センスアンプによる増幅、を経て前記スイッチング素子が接続状態とされた時点までであることを特徴とする磁気記憶装置。
- MTJ素子と、前記MTJ素子の一端を接地電位線と選択的に電気的に接続するスイッチング素子と、を有するメモリセルと、
前記メモリセルと電気的に接続された第1ビット線と、
前記第1ビット線の電位と、前記第1ビット線と相補な第2ビット線の電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅するセンスアンプと、
前記センスアンプが前記電位差を増幅するに先立ち前記スイッチング素子を切断状態とすることにより前記メモリセルをフローティング状態にする制御回路と、
を具備することを特徴とする磁気記憶装置。 - 請求項4に記載の磁気記憶装置において、情報の読み出しの1サイクルが、前記第1ビット線と前記第2ビット線との間のプリチャージを停止し、前記スイッチング素子を接続し、前記第1ビット線および前記第2ビット線の電位の変化および前記スイッチング素子を切断した時点からの前記センスアンプによる増幅を経て、前記プリチャージを開始した時までであることを特徴とする磁気記憶装置。
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