KR100708561B1 - 반도체 기억 장치 및 그 제어 방법 - Google Patents

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Abstract

반도체 기억 장치는 데이터를 기억하기 위한 복수의 메모리 셀이 배열된 메모리 셀 어레이(1)와, 메모리 셀의 데이터를 증폭하기 위한 감지 증폭기(17)와, 제1 전원(Vdd)과, 제1 전원보다 낮은 제2 전원(Vii)을 갖는다. 제1 단계에서는, 감지 증폭기가 제1 전원으로부터 전원의 공급을 받아 메모리 셀의 데이터를 증폭한다. 제2 단계에서는, 감지 증폭기가 제1 전원으로부터도 제2 전원으로부터도 전원의 공급을 받지 않는다. 제3 단계에서는, 감지 증폭기가 제2 전원으로부터 전원의 공급을 받아 메모리 셀의 데이터를 증폭한다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY AND METHOD OF CONTROL THEREOF}
본 발명은 반도체 기억 장치 및 그 제어 방법에 관한 것으로, 특히 리프레시 동작을 필요로 하는 반도체 기억 장치 및 그 제어 방법에 관한 것이다.
도 2에 도시한 바와 같이, DRAM 등의 반도체 기억 장치는 메모리 셀 내의 용량 소자(21)에 전하를 축적함으로써 데이터를 기억시키고, 그 전하를 유지하기 위해 리프레시 동작을 행할 필요가 있다. 이 리프레시 동작에서는, 메모리 셀 내의 용량 소자(21)의 전위를 비트선 BL로 추출하여, 감지 증폭기(17)에 의해 비트선 BL 및 /BL의 전위차를 증폭한다. 여기서, 「/」는 논리 반전 신호를 나타내는 바를 의미하고, 이하도 같은 의미로 이용한다. 이 증폭의 속도를 높이기 위해, 제2 전원 Vii보다도 높은 제1 전원 Vdd을 이용하여 전술한 전위차의 증폭을 행한다.
도 12는 종래 기술에 따른 반도체 기억 장치(DRAM)의 제어 방법을 도시하는 타이밍 차트이다. 워드선 WL을 로우 레벨에서 하이 레벨로 하면, 비트선 BL, BLs 및 /BL, /BLs에는 용량 소자(21)에 축적되어 있는 전하에 따라 근소한 전위차가 생긴다. 감지 증폭기(17)는 이 전위차를 타이밍 t1 이후에서 증폭한다.
다음에, 타이밍 t1에서의 제어 방법을 설명한다. 제2 감지 증폭기 활성화 신 호선 LEz를 로우 레벨에서 하이 레벨로 함으로써, n 채널 MOS 트랜지스터(16)(도 2)는 온으로 된다. 오버드라이브 신호선 LEPx를 하이 레벨에서 로우 레벨로 함으로써, p 채널 MOS 트랜지스터 Q1은 온으로 된다. 제1 감지 증폭기 활성화 신호선 LEx를 하이 레벨로 유지함으로써, p 채널 MOS 트랜지스터 Q2는 오프를 유지한다. 이에 따라, 노드 PSA는 제1 전원 Vdd에 접속되고, 노드 NSA는 전위 Vss(접지)에 접속된다. 예컨대, 비트선 BL, BLs는 제1 전원 Vdd의 전위를 향해 증폭되고, 비트선 /BL, /BLs는 전위 Vss를 향해 증폭된다.
다음에, 타이밍 t2에서의 제어 방법을 설명한다. 제2 감지 증폭기 활성화 신호선 LEz를 하이 레벨로 유지함으로써, n 채널 MOS 트랜지스터(16)는 온을 유지한다. 오버드라이브 신호선 LEPx를 로우 레벨에서 하이 레벨로 함으로써, p 채널 MOS 트랜지스터 Q1은 오프로 된다. 제1 감지 증폭기 활성화 신호선 LEx를 하이 레벨에서 로우 레벨로 함으로써, p 채널 MOS 트랜지스터 Q2는 온으로 된다. 이에 따라, 노드 PSA는 제2 전원 Vii에 접속되고, 노드 NSA는 전위 Vss에 접속된다. 예컨대, 비트선 BL, BLs는 제2 전원 Vii의 전위를 향해 증폭되고, 비트선 /BL, /BLs는 전위 Vss를 향해 증폭된다.
t1 이후의 셀 노드(스토리지 노드) CN의 전위는 비트선 BLs의 전위에 따라 변화한다. 데이터 증폭 시간 T3은 타이밍 t1에서부터 셀 노드 CN의 전위가 제2 전원 Vii의 전위가 될 때까지의 시간이다.
이상과 같이, 타이밍 t1∼t2에서는 고전원 Vdd로 증폭하고, 타이밍 t2 이후에서는 저전원 Vii로 증폭한다. 이와 같이, 감지 증폭기에 과도적으로 높은 전원 Vdd를 공급하는 것을 오버드라이브라고 하고, 이러한 감지 증폭기를 오버드라이브 감지 증폭기라고 한다. 2개의 전원 Vdd 및 Vii를 이용함으로써, 하나의 전원 Vii를 이용하는 경우에 비하여 데이터 증폭 시간 T3을 단축할 수 있다.
도 12에 도시한 바와 같이, t1 이후의 셀 노드 CN의 전위는 비트선 BLs의 전위에 비하여 지연되어 변화한다. 데이터 증폭 시간 T3을 단축하기 위해서는 비트선 BLs의 전위를 메모리 셀 전위 유지용 전원 Vii의 전위보다 높은 전위로 인상하는 것을 생각할 수 있다. 그러나, 그 후, 비트선 BLs의 전위를 전원 Vii의 전위로 안정시키기 위해 전원을 Vdd에서 Vii로 전환할 필요가 있다. 이 때, 비트선 BLs의 전위 Vii 이상의 과잉 전위를 전원 Vii에 의해 방출해야 한다. 그 과잉 전위를 방출하는 전류는 쓸데없는 전류이고, 그 때문에 소비 전력이 불필요하게 증가해 버린다. 또한, 반도체 기억 장치의 제조 변동 또는 동작 환경에 의해 데이터 증폭 시간 T3에 변동이 생긴다.
본 발명의 목적은 고속으로 또한 저소비 전력으로 메모리 셀의 데이터를 증폭할 수 있는 감지 증폭기를 포함하는 반도체 기억 장치 및 그 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 제조 변동에 의한 데이터 증폭 시간의 변동을 방지할 수 있는 감지 증폭기를 포함하는 반도체 기억 장치 및 그 제어 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 온도 등의 환경 변화에 의한 데이터 증폭 시간의 변동을 방지할 수 있는 감지 증폭기를 포함하는 반도체 기억 장치 및 그 제어 방법 을 제공하는 것이다.
본 발명의 반도체 기억 장치는 데이터를 기억하기 위한 복수의 메모리 셀이 배열된 메모리 셀 어레이와, 메모리 셀의 데이터를 증폭하기 위한 감지 증폭기와, 제1 전원과, 제1 전원보다 낮은 제2 전원을 갖는다. 제1 단계에서는, 감지 증폭기가 제1 전원으로부터 전원의 공급을 받아 메모리 셀의 데이터를 증폭한다. 제2 단계에서는, 감지 증폭기가 제1 전원으로부터도 제2 전원으로부터도 전원의 공급을 받지 않는다. 제3 단계에서는, 감지 증폭기가 제2 전원으로부터 전원의 공급을 받아 메모리 셀의 데이터를 증폭한다.
제1 단계에서 제1 고전원을 감지 증폭기에 공급함으로써, 감지 증폭기의 출력에 접속되는 비트선의 전위를 제2 저전원의 전위보다도 높게 할 수 있고, 메모리 셀의 데이터를 고속으로 증폭할 수 있다. 제2 단계에서 감지 증폭기에 제1 전원도 제2 전원도 공급하지 않음으로써, 제2 저전원의 전위보다도 높아진 비트선의 전위를 셀이나 비트선단으로의 충전에 의해 낮출 수 있기 때문에, 전력을 쓸데없이 소비하지 않아, 소비 전력을 낮출 수 있다. 제3 단계에서 감지 증폭기에 제2 저전원을 공급함으로써, 메모리 셀을 소정의 유지용 전위로 안정시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 도시하는 블록도.
도 2는 제1 실시예에 따른 감지 증폭기 및 프리차지 회로가 접속된 메모리 셀의 회로도.
도 3은 제1 실시예에 따른 반도체 기억 장치의 동작을 설명하기 위한 타이밍 차트.
도 4는 제1 실시예에 따른 감지 증폭기 제어 회로의 회로도.
도 5는 도 4에 도시하는 감지 증폭기 제어 회로의 동작을 설명하기 위한 타이밍 차트.
도 6은 본 발명의 제2 실시예에 따른 감지 증폭기 제어 회로의 회로도.
도 7은 도 6에 도시하는 가변 지연 소자 및 퓨즈 회로의 회로도.
도 8은 본 발명의 제3 실시예에 따른 감지 증폭기 제어 회로의 회로도.
도 9는 도 8에 도시하는 감지 증폭기 제어 회로의 동작을 설명하기 위한 타이밍 차트.
도 10은 본 발명의 제4 실시예에 따른 감지 증폭기 제어 회로의 회로도.
도 11은 도 10에 도시하는 감지 증폭기 제어 회로의 동작을 설명하기 위한 타이밍 차트.
도 12는 종래 기술에 따른 반도체 기억 장치의 제어 방법을 설명하기 위한 타이밍 차트.
이하, 본 발명의 제1 내지 제4 실시예에 따른 반도체 기억 장치 및 그 제어 방법을 도면을 참조하면서 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 도시하는 블록도이다. 메모리 셀 어레이(1)에는 데이터를 기억하기 위한 복수의 메모리 셀이 2차원 배열되어 있다. 각 메모리 셀의 특정은 워드선 WL 및 컬럼 선택 신호선 CLz를 선택함으로써 행해진다. 컬럼 디코더(2)는 컬럼 선택 신호선 CLz의 선택을 행한다. 로우 디코더(3)는 워드선 WL의 선택을 행한다. 판독/기록 증폭기(4)는 데이터 버스 DB 및 /DB를 통해 각 메모리 셀에 대하여 데이터의 판독 및 기록을 행할 수 있다.
도 2는 전술한 메모리 셀에 감지 증폭기(17) 및 프리차지 회로(18)가 접속된 회로이다. 메모리 셀은 n 채널 MOS 트랜지스터(트랜스퍼 게이트)(20) 및 용량 소자(21)를 포함한다. n 채널 MOS 트랜지스터(20)는 게이트가 워드선 WL에 접속되고, 드레인이 비트선 BL에 접속되며, 소스가 용량 소자(21)를 통해 전위 Vpr에 접속된다. 셀 노드(스토리지 노드) CN은 트랜지스터(20)의 소스와 용량 소자(21)의 상호 접속점의 노드이다.
비트선 /BL은 비트선 BL의 논리 반전 신호선이고, 비트선 /BLs는 비트선 BLs의 논리 반전 신호선이며, 데이터 버스 /DB는 데이터 버스 DB의 논리 반전 신호선이다. n 채널 MOS 트랜지스터(컬럼 게이트)(11a 및 11b)의 게이트에는 컬럼 선택 신호선 CLz가 접속된다. 트랜지스터(11a)는 드레인이 데이터 버스 DB에 접속되고, 소스가 비트선 BLs에 접속된다. 한편, 트랜지스터(11b)는 드레인이 데이터 버스 /DB에 접속되고, 소스가 비트선 /BLs에 접속된다. 컬럼 선택 신호선 CLz를 하이 레벨로 하면, 트랜지스터(11a 및 11b)가 온으로 된다. 그렇게 하면, 데이터 버스 DB 는 트랜지스터(11a)를 통해 비트선 BLs에 접속된다. 마찬가지로, 데이터 버스 /DB는 트랜지스터(11b)를 통해 비트선 /BLs에 접속된다. 즉, 컬럼 선택 신호선 CLz를 하이 레벨로 함으로써, 비트선 BLs 및 /BLs가 선택된다.
n 채널 MOS 트랜지스터(19a 및 19b)의 게이트는 아이솔레이션 신호선 ISO에 접속된다. 트랜지스터(19a)는 프리차지 회로(18) 및 감지 증폭기(17)가 접속된 비트선 BLs와, 트랜스퍼 게이트(20) 및 용량 소자(21)가 접속된 비트선 BL 사이를 접속하거나 절단할 수 있다. 마찬가지로, 트랜지스터(19b)는 비트선 /BL 과 /BLs를 접속하거나 절단할 수 있다.
트랜지스터(19a 및 19b)가 온으로 되고, 프리차지 신호선 PRE가 하이 레벨이 되면, 프리차지 회로(18)는 비트선 BL, BLs와 /BL, /BLs 사이를 단락하여 소정의 전위 Vpr로 프리차지한다. 또한, 트랜지스터(19a 및 19b)가 온으로 되고, 프리차지 신호선 PRE가 로우 레벨이 되면, 프리차지 회로(18)는 비트선 BL, BLs와 /BL, /BLs 사이를 개방한다.
감지 증폭기(17)는 p 채널 MOS 트랜지스터(12) 및 n 채널 MOS 트랜지스터(13)를 포함하는 CMOS 인버터와, p 채널 MOS 트랜지스터(14) 및 n 채널 MOS 트랜지스터(15)를 포함하는 CMOS 인버터를 갖는다.
비트선 BLs는 트랜지스터(14)의 게이트와 트랜지스터(15)의 게이트의 상호 접속점에 접속된다. 트랜지스터(14)의 소스는 노드 PSA에 접속되고, 트랜지스터(15)의 소스는 노드 NSA에 접속된다. 트랜지스터(14)의 드레인과 트랜지스터(15)의 드레인의 상호 접속점은 비트선 /BLs에 접속된다.
또한, 비트선 /BLs는 트랜지스터(12)의 게이트와 트랜지스터(13)의 게이트의 상호 접속점에 접속된다. 트랜지스터(12)의 소스는 노드 PSA에 접속되고, 트랜지스터(13)의 소스는 노드 NSA에 접속된다. 트랜지스터(12)의 드레인과 트랜지스터(13)의 드레인의 상호 접속점은 비트선 BLs에 접속된다.
p 채널 MOS 트랜지스터 Q1은 게이트가 오버드라이브 신호선 LEPx에 접속되고, 소스가 제1 전원(고전원) Vdd에 접속되며, 드레인이 노드 PSA에 접속된다. p 채널 MOS 트랜지스터 Q2는 게이트가 제1 감지 증폭기 활성화 신호선 LEx에 접속되고, 소스가 제2 전원(저전원) Vii에 접속되며, 드레인이 노드 PSA에 접속된다. 제2 전원 Vii는 메모리 셀의 데이터 유지용 전위를 공급하기 위한 전원이다. 제1 전원 Vdd는 제2 전원 Vii보다도 높은 전원이다.
n 채널 MOS 트랜지스터(16)는 게이트가 제2 감지 증폭기 활성화 신호선 LEz에 접속되고, 소스가 전위 Vss에 접속되며, 드레인이 노드 NSA에 접속된다. 전위 Vss는 접지 레벨이며, 제2 전원 Vii보다도 낮은 전위이다.
감지 증폭기(17)는 비트선 BLs의 신호를 반전 증폭하여 비트선 /BLs로 출력하고, 비트선 /BLs의 신호를 반전 증폭하여 비트선 BLs로 출력한다. 즉, 감지 증폭기(17)는 비트선 BL, BLs와 /BL, /BLs 사이의 전위차를 증폭하는 리프레시 동작을 행할 수 있다.
도 3은 도 2의 회로의 동작을 설명하기 위한 타이밍 차트이다. 우선, 전술한 바와 같이, 프리차지 회로(18)가 비트선 BL, BLs와 /BL, /BLs 사이를 단락하여 소정의 전위 Vpr로 프리차지한다.
타이밍 t1 이전의 동작을 설명한다. 제2 감지 증폭기 활성화 신호선 LEz는 로우 레벨이며, 트랜지스터(16)는 오프 상태이고, 전위 Vss와 노드 NSA 사이는 절단된다. 오버드라이브 신호선 LEPx는 하이 레벨이며, 트랜지스터 Q1은 오프 상태이고, 제1 전원 Vdd와 노드 PSA 사이는 절단된다. 제1 감지 증폭기 활성화 신호 LEx는 하이 레벨이며, 트랜지스터 Q2는 오프 상태이고, 제2 전원 Vii와 노드 PSA 사이는 절단된다.
워드선 WL을 로우 레벨에서 하이 레벨로 하면, 트랜스퍼 게이트(20)가 온으로 되고, 용량 소자(21)가 비트선 BL에 접속된다. 그렇게 하면, 비트선 BL, BLs와 /BL, /BLs 사이에 소정의 전위차가 생긴다. 이 때, 트랜지스터(19a 및 19b)는 온 상태이다.
다음에, 타이밍 t1에서의 동작을 설명한다. 제2 감지 증폭기 활성화 신호선 LEz를 로우 레벨에서 하이 레벨로 함으로써, 트랜지스터(16)는 온으로 되고, 노드 NSA와 전위 Vss가 접속된다. 오버드라이브 신호선 LEPx를 하이 레벨에서 로우 레벨로 함으로써, 트랜지스터 Q1은 온으로 되고, 노드 PSA와 제1 전원 Vdd가 접속된다. 제1 감지 증폭기 활성화 신호선 LEx를 하이 레벨로 유지함으로써, 트랜지스터 Q2는 오프를 유지하고, 노드 PSA와 제2 전원 Vii 사이는 절단된다. 즉, 노드 PSA는 제1 전원 Vdd에 접속되고, 노드 NSA는 전위 Vss에 접속된다.
비트선 BL, BLs 및 /BL, /BLs의 논리는 용량 소자(21)에 기억되어 있는 데이터에 따라 결정된다. 예컨대, 용량 소자(21)에 기억되어 있는 데이터가 하이 레벨인 경우를 설명한다. 워드선 WL이 하이 레벨이 되면, 용량 소자(21)와 비트선 BL에 서 전하를 공유함으로써 비트선 BL, BLs의 전위가 상승한다. 따라서, 비트선 BLs는 /BLs보다 제1 전원 Vdd측에 가까워지고, 비트선 /BLs는 BLs보다 전위 Vss측에 가까워지기 때문에, 트랜지스터(12 및 15)가 온으로 되고, 트랜지스터(13 및 14)가 오프로 된다.
비트선 BLs에는 제1 전원 Vdd가 접속되고, 비트선 BL, BLs의 전위는 제1 전원 Vdd의 전위를 향해 상승한다. 한편, 비트선 /BLs에는 전위 Vss가 접속되고, 비트선 /BL, /BLs의 전위는 전위 Vss를 향해 하강한다. 즉, 감지 증폭기(17)는 제1 전원 Vdd 및 전위 Vss에 따라 비트선 BL, BLs 및 /BL, /BLs의 전위를 증폭한다.
다음에, 타이밍 t2에서의 동작을 설명한다. 제2 감지 증폭기 활성화 신호선 LEz를 하이 레벨로 유지함으로써, 트랜지스터(16)는 온을 유지하고, 노드 NSA에 전위 Vss가 접속된다. 오버드라이브 신호선 LEPx를 로우 레벨에서 하이 레벨로 함으로써, 트랜지스터 Q1은 오프로 되고, 노드 PSA와 제1 전원 Vdd 사이가 절단된다. 제1 감지 증폭기 활성화 신호선 LEx를 하이 레벨로 유지함으로써, 트랜지스터 Q2는 오프를 유지하고, 노드 PSA와 제2 전원 Vii 사이는 절단된다. 즉, 노드 PSA는 제1 및 제2 전원 Vdd, Vii로부터 절단되어 개방 상태가 되고, 노드 NSA는 전위 Vss에 접속된다. 노드 PSA가 개방 상태가 되면, 비트선 BLs도 개방 상태가 되고, 셀이나 비트선단으로의 충전에 의해 비트선 BL의 전위는 하강한다. 타이밍 t2에서 t3까지의 기간 T2에서는, 비트선 BLs는 제1 전원 Vdd에 의해 상승한 전위를 셀이나 비트선단으로의 충전에 의해 낮출 수 있기 때문에, 전력을 쓸데없이 소비하지 않는다. 한편, 노드 NSA에는 전위 Vss가 접속된 상태이기 때문에, 비트선 /BL, /BLs의 전위 는 전위 Vss를 향해 변화한다.
t1 이후의 셀 노드 CN의 전위는 비트선 BLs의 전위에 따르도록 변화한다. 도 12의 경우에 비하여 타이밍 t1에서 t2까지의 기간 T1을 길게 함으로써, 비트선 BLs의 전위를 전위 Vii보다도 높일 수 있다. 비트선 BLs의 전위를 높게 함으로써, 셀 노드 CN의 전위를 고속으로 상승시킬 수 있다.
그 후, 타이밍 t2에서 노드 PSA에 제2 전원 Vii를 접속하는 방법도 생각할 수 있지만, 그 경우, 비트선 BLs의 전위 Vii 이상의 과잉 전위를 전원 Vii에 의해 방출하는 전류가 쓸데없는 전류가 되어, 그 때문에 소비 전력이 불필요하게 증가해 버린다.
본 실시예에서는, 타이밍 t2에서 노드 PSA에 대하여 제1 및 제2 전원 Vdd, Vii를 절단함으로써, 비트선 BLs를 개방 상태로 하여 쓸데없는 전력을 소비하지 않고, 비트선 BLs의 전위를 낮출 수 있다. 비트선 BL의 전위가 하강하고, 제2 전원 Vii의 전위와 같아진 시점을 타이밍 t3으로서 이하의 제어를 행한다.
다음에, 타이밍 t3에서의 동작을 설명한다. 제2 감지 증폭기 활성화 신호선 LEz 및 오버드라이브 신호선 LEPx를 변화시키지 않고, 제1 감지 증폭기 활성화 신호선 LEx를 하이 레벨에서 로우 레벨로 한다. 이에 따라, 노드 PSA에는 제2 전원 Vii가 접속되고, 노드 NSA에는 전위 Vss가 접속된다. 타이밍 t3의 직전에서는, 이미 비트선 BLs의 전위가 제2 전원 Vii의 전위와 거의 같게 되어 있고, 비트선 /BLs의 전위가 전위 Vss에 거의 같게 되어 있다. 타이밍 t3에서의 전술한 제어에 의해 비트선 BL, BLs의 전위는 제2 전원 Vii의 전위로 안정되고, 비트선 /BL, /BLs의 전 위는 전위 Vss로 안정된다. 타이밍 t1에서 t3까지의 기간 T3이 데이터 증폭 시간이 된다.
이상과 같이, 기간 T1의 길이를 조정함으로써, 비트선 BLs의 전위를 제2 전원 Vii보다도 높게 할 수 있기 때문에, 데이터 증폭 시간 T3을 단축할 수 있다. 또한, 기간 T2에서는, 노드 PSA를 개방 상태로 함으로써, 소비 전력을 저감시킬 수 있다.
도 4는 제1 실시예에 따른 감지 증폭기 제어 회로의 회로도이고, 도 5는 그 회로의 동작을 설명하기 위한 타이밍 차트이다. 이 감지 증폭기 제어 회로는 도 2에 도시한 오버드라이브 신호선 LEPx, 제1 감지 증폭기 활성화 신호선 LEx 및 제2 감지 증폭기 활성화 신호선 LEz에 접속된다.
LEz 발생 회로(31)는 도 5에 도시하는 제2 감지 증폭기 활성화 신호선 LEz의 신호를 생성하고, 그 출력 단자는 제2 감지 증폭기 활성화 신호선 LEz에 접속된다. 지연 소자(32 및 33)의 입력 단자에는 LEz 발생 회로(31)의 출력 단자가 접속된다. 부정 논리곱(NAND) 회로(35)는 한쪽 입력 단자가 LEz 발생 회로(31)의 출력 단자에 접속되고, 다른 쪽 입력 단자가 논리 부정(NOT) 회로(34)를 통해 지연 소자(32)의 출력 단자에 접속되며, 출력 단자가 오버드라이브 신호선 LEPx에 접속된다. NAND 회로(36)는 한쪽 입력 단자가 LEz 발생 회로(31)의 출력 단자에 접속되고, 다른 쪽 입력 단자가 지연 소자(33)의 출력 단자에 접속되며, 출력 단자가 제1 감지 증폭기 활성화 신호선 LEx에 접속된다. 도 5에 신호선 LEz, LEPx, LEx의 신호를 도시한다. 기간 T1은 지연 소자(32)의 지연 시간에 대응하고, 기간 T3은 지연 소자(33)의 지 연 시간에 대응한다.
이상과 같이, 제1 실시예에 따르면, 신호선 LEx, LEz 및 LEPx의 신호 타이밍을 조정함으로써 고속으로 또한 저소비 전력으로 데이터 증폭을 행할 수 있다.
(제2 실시예)
본 발명의 제2 실시예에 따른 반도체 기억 장치는, 제1 실시예에 비하여 도 4에 도시한 감지 증폭기 제어 회로만이 다르며, 그 밖의 점은 동일하다.
도 6은 제2 실시예에 따른 감지 증폭기 제어 회로의 회로도이다. 이 감지 증폭기 제어 회로는 도 4에 도시한 감지 증폭기 제어 회로에 있어서의 지연 소자(32 및 33) 대신에 가변 지연 소자(42 및 43)를 설치하여, 그 가변 지연 소자(42 및 43)에 퓨즈 회로(45)를 접속한 것이다. 가변 지연 소자(42 및 43)를 설치함으로써, 지연 시간을 조정할 수 있기 때문에, 반도체 기억 장치의 제조 변동이 있더라도 도 3에 도시하는 비트선 BLs, /BLs 및 셀 노드 CN에 있어서의 리프레시 특성을 균일하게 할 수 있다.
퓨즈 회로(45)는 가변 지연 소자(42 및 43)의 지연 시간을 독립적으로 프로그램 가능하다. 가변 지연 소자(42 및 43)는 각각 퓨즈 회로(45)에 프로그램된 지연 시간에 따라 신호의 지연을 행한다. 퓨즈 회로(45)는 반도체 웨이퍼 시험 등에 있어서 지연 시간을 프로그램 가능하다. 또한, 퓨즈 회로(45) 대신에 래치 회로 등에 의해 프로그램하여도 좋다.
도 7은 도 6에 도시한 가변 지연 소자(42) 및 퓨즈 회로(45)의 회로도이다. 가변 지연 소자(43)의 회로도 가변 지연 소자(42)의 회로와 동일하다. 우선, 가변 지연 소자(42)의 구성을 설명한다. 가변 지연 소자(42)는 입력 단자가 NOT 회로(51)의 입력 단자에 해당하고, 출력 단자가 NOT 회로(55)의 출력 단자에 해당한다. 복수의 NOT 회로(51, 52, 53, 54) 등이 직렬로 접속된다.
p 채널 MOS 트랜지스터(56)는 게이트가 출력선 /OUT1에 접속되고, 소스가 NOT 회로(51 및 52)의 상호 접속점에 접속되며, 드레인이 NOT 회로(55)의 입력 단자에 접속된다. n 채널 MOS 트랜지스터(57)는 게이트가 출력선 OUT1에 접속되고, 드레인이 NOT 회로(51 및 52)의 상호 접속점에 접속되며, 소스가 NOT 회로(55)의 입력 단자에 접속된다.
마찬가지로, p 채널 MOS 트랜지스터(58)는 게이트가 출력선 /OUT2에 접속되고, 소스가 NOT 회로(53 및 54)의 상호 접속점에 접속되며, 드레인이 NOT 회로(55)의 입력 단자에 접속된다. n 채널 MOS 트랜지스터(59)는 게이트가 출력선 OUT2에 접속되고, 드레인이 NOT 회로(53 및 54)의 상호 접속점에 접속되며, 소스가 NOT 회로(55)의 입력 단자에 접속된다. 마찬가지로, 전술한 CM0S 트랜지스터 쌍이 복수개 설치된다.
예컨대, 출력 신호선 OUT1이 로우 레벨이고 출력 신호선 OUT2가 하이 레벨일 때, 지연 시간을 짧게 하기 위해서는 출력 신호선 OUT1을 하이 레벨로 하고, 출력 신호선 OUT2를 로우 레벨로 하면 좋다. 출력 신호선 /OUT1 및 /OUT2는 각각 출력 신호선 OUT1 및 OUT2의 논리 반전 신호이다. 이 경우, 트랜지스터(56 및 57)가 온으로 되고, 트랜지스터(58 및 59)가 오프로 된다. 그 결과, 가변 지연 소자(42)에 입력된 신호는 NOT 회로(51), 트랜지스터(56, 57) 및 NOT 회로(55)를 통과하여 출 력된다. 즉, 지연 시간은 NOT 회로 2개만큼 짧아진다.
예컨대, 출력 신호선 OUT1이 하이 레벨이고 출력 신호선 OUT2가 로우 레벨일 때, 지연 시간을 길게 하기 위해서는 출력 신호선 OUT1을 로우 레벨로 하고, 출력 신호선 OUT2를 하이 레벨로 하면 좋다. 이 경우, 트랜지스터(56 및 57)가 오프로 되고, 트랜지스터(58 및 59)가 온으로 된다. 그 결과, 가변 지연 소자(42)에 입력된 신호는 NOT 회로(51, 52, 53), 트랜지스터(58, 59) 및 NOT 회로(55)를 통과하여 출력된다. 즉, 지연 시간은 NOT 회로 2개만큼 길어진다. 이상과 같이, 출력 신호선 OUT1, /OUT1, OUT2, /OUT2 등에 따라 지연 시간이 결정된다.
디코더(60)는 입력 신호선 IN1, IN2 등으로부터의 신호 입력에 따라 출력 신호선 OUT1, /OUT1, OUT2, /OUT2 등 상의 신호 레벨을 결정한다.
다음에, 퓨즈 회로(45)의 구성을 설명한다. 퓨즈(61)는 전원 단자와 NOT 회로(63)의 입력 단자에 접속된다. 퓨즈(62)는 NOT 회로(63)의 입력 단자와 n 채널 MOS 트랜지스터(66)의 드레인에 접속된다. n 채널 MOS 트랜지스터(66)는 게이트가 전원 단자에 접속되고, 소스가 그라운드 단자에 접속되며, 드레인이 퓨즈(62)에 접속된다. 퓨즈(61 및 62)의 상호 접속점은 3개의 NOT 회로(63, 64 및 65)를 통해 입력 신호선 IN1, IN2 등에 접속된다. 이들 소자의 조는 가변 지연 소자(42)의 지연 시간에 따라 복수 설치된다. 퓨즈 회로(45)의 퓨즈(61, 62)는 예컨대 반도체 웨이퍼 시험 시에, 어느 쪽인지를 용단함으로써 지연 시간을 프로그램할 수 있다.
이상과 같이, 제2 실시예에 따르면, 가변 지연 소자의 지연 시간을 조정함으로써, 반도체 기억 장치의 제조 변동이 있어도, 데이터 증폭 특성 및 리프레시 특 성을 균일화할 수 있다.
(제3 실시예)
본 발명의 제3 실시예에 따른 반도체 기억 장치는 제1 실시예에 비하여 도 4에 도시한 감지 증폭기 제어 회로만이 다르고, 그 밖의 점은 동일하다.
도 8은 제3 실시예에 따른 감지 증폭기 제어 회로의 회로도이다. 이 감지 증폭기 제어 회로는 더미 감지 증폭기(17a) 및 더미 메모리 셀 등을 설치하고, 더미 비트선 BLsa의 신호 레벨을 검출하여, 그 검출 결과에 따라 신호선 LEx, LEz, LEPx 상의 신호를 생성한다. 이에 따라, 동적으로 신호의 타이밍을 제어할 수 있기 때문에, 온도 등의 동작 환경이 바뀐 경우에도, 균일한 데이터 증폭 특성 및 리프레시 특성을 제공할 수 있다.
더미 감지 증폭기(17a)는 도 2에 도시한 감지 증폭기(17)와 동일한 구성이며, 더미 비트선 BLa, BLsa, /BLa, /BLsa에 접속된다. 프리차지 회로(18) 및 트랜지스터(19a, 19b)는 도 2와 마찬가지로 더미 비트선 BLa, BLsa, /BLa, /BLsa에 접속된다. 단, 트랜지스터(19a, 19b)의 게이트에는 항상 하이 레벨이 공급된다. 더미 메모리 셀은 도 2와 마찬가지로 트랜스퍼 게이트(20) 및 용량 소자(21)를 갖는다. 트랜스퍼 게이트(20)의 게이트는 더미 워드선 WLa에 접속된다.
여기서, 새롭게, n 채널 MOS 트랜지스터(81)가 설치된다. 트랜지스터(81)는 게이트가 프리차지 신호선 PRE에 접속되고, 소스가 셀 노드 CN에 접속되며, 드레인이 전위 Vii에 접속된다. 프리차지 신호선 PRE를 하이 레벨로 하면, 트랜지스터(81)는 온으로 되고, 용량 소자(21)를 전위 Vii로 충전 가능해져, 용량 소자(21)가 기억하는 논리치를 고정화할 수 있다.
LEz 발생 회로(82)의 출력 단자는 제2 감지 증폭기 활성화 신호선 LEz에 접속된다. 비교기(83)는 + 단자가 더미 비트선 BLsa에 접속되고, - 단자가 제1 참조 전위 REF1에 접속된다. 비교기(84)는 + 단자가 더미 비트선 BLsa에 접속되고, - 단자가 제2 참조 전위 REF2에 접속된다.
LEPx 발생부(85)는 입력 단자가 신호선 LEz 및 비교기(83)의 출력 노드 N1에 접속되고, 출력 단자가 신호선 LEPx에 접속된다. LEx 발생부(86)는 입력 단자가 신호선 LEz, LEPx 및 비교기(84)의 출력 노드 N2에 접속되고, 출력 단자가 신호선 LEx에 접속된다.
도 9는 도 8에 도시한 감지 증폭기 제어 회로의 동작을 설명하기 위한 타이밍 차트이다. 타이밍 t1a 이전은 도 3에 도시한 타이밍 차트에 있어서의 t1 이전과 동일하다. 제1 참조 전위 REF1은 제2 참조 전위 REF2보다도 높다.
우선, 타이밍 t1a∼t2a에 관해서 설명한다. 더미 비트선 BLsa의 전위는 제1 참조 전위 REF1보다 낮기 때문에, 비교기(83)의 출력 노드 N1은 로우 레벨이 된다. 또한, 더미 비트선 BLsa의 전위는 제2 참조 전위 REF2보다 낮기 때문에, 비교기(84)의 출력 노드 N2는 로우 레벨이 된다.
다음에, 타이밍 t2a∼t3a에 관해서 설명한다. 더미 비트선 BLsa의 전위는 제1 참조 전위 REF1보다 낮기 때문에, 비교기(83)의 출력 노드(N1)는 로우 레벨이 된다. 또한, 더미 비트선 BLsa의 전위는 제2 참조 전위 REF2보다 높아지기 때문에, 비교기(84)의 출력 노드 N2는 하이 레벨이 된다.
다음에, 타이밍 t3a∼t4a에 관해서 설명한다. 더미 비트선 BLsa의 전위는 제1 참조 전위 REF1 및 제2 참조 전위 REF2보다도 높기 때문에, 비교기(83)의 출력 노드 N1 및 비교기(84)의 출력 노드 N2는 하이 레벨이 된다.
다음에, 타이밍 t4a∼t5a에 관해서 설명한다. 더미 비트선 BLsa의 전위는 제1 참조 전위 REF1보다 낮고 제2 참조 전위 REF2보다도 높기 때문에, 비교기(83)의 출력 노드 N1이 로우 레벨이 되고, 비교기(84)의 출력 노드 N2가 하이 레벨이 된다.
다음에, 타이밍 t5a 이후에 관해서 설명한다. 더미 비트선 BLsa의 전위는 제1 참조 전위 REF1 및 제2 참조 전위 REF2보다도 낮기 때문에, 비교기(83)의 출력 노드 N1 및 비교기(84)의 출력 노드 N2가 로우 레벨이 된다.
타이밍 t6a에서는, 프리차지 신호선 PRE가 로우 레벨에서 하이 레벨이 되고, 신호선 LEz가 하이 레벨에서 로우 레벨이 된다. 프리차지 신호선 PRE가 하이 레벨이 되면, 더미 비트선 BLa, BLsa, /BLa, /BLsa가 단락되어 소정의 전위 Vpr로 프리차지된다.
LEz 발생 회로(82)는 도 9에 도시하는 신호선 LEz의 신호를 생성한다. LEPx 발생부(85)는 신호선 LEz 및 출력 노드 N1의 신호에 따라 신호선 LEPx의 신호를 생성한다. LEx 발생부(86)는 신호선 LEz 및 출력 노드 N2의 신호에 따라 신호선 LEx의 신호를 생성한다. 타이밍 t1a∼t6a의 셀 노드 CN의 전위는 더미 비트선 BLsa의 전위에 따라 변화한다.
여기서, 제조 변동, 온도나 전원에 대한 마진의 확보 또는 회로나 배선 지연 의 영향 등으로 인하여 타이밍을 변경하는 경우에는, 참조 전위 REF1, REF2의 레벨을 변경하거나, 비트선 BLa, BLsa, /BLa, /BLsa에 CM0S 용량 등으로 더미의 부하를 갖게 하면 좋다.
이상과 같이, 제3 실시예에 따르면, 도 2에 도시한 메모리 셀 및 감지 증폭기(17)와는 별도로 더미 메모리 셀 및 더미 감지 증폭기(17a) 등을 설치함으로써, 데이터 증폭 특성(리프레시 특성)을 실시간으로 검출하면서, 신호선 LEz, LEPx 및 LEx의 신호 타이밍을 동적으로 제어할 수 있다. 이에 따라, 제조 변동이 있거나 온도나 전원 등의 동작 환경이 변화하여도 고정밀도로 균일한 데이터 증폭 특성 및 리프레시 특성을 제공할 수 있다.
(제4 실시예)
본 발명의 제4 실시예에 따른 반도체 기억 장치는 제3 실시예에 비하여 도 8에 도시한 감지 증폭기 제어 회로만이 다르고, 그 밖의 점은 동일하다. 도 10에 제4 실시예에 따른 감지 증폭기 제어 회로의 회로도를 도시한다. 이 감지 증폭기 제어 회로에서는, 도 8에 도시한 비교기(84) 대신에 지연 소자(91)(도 10)를 설치한 것이다. 지연 소자(91)는 입력 단자가 비교기(83)의 출력 노드 N1에 접속되고, 출력 단자가 출력 노드 N2b를 통해 LEx 발생부(86)의 입력 단자에 접속된다.
도 11은 도 10에 도시한 감지 증폭기 제어 회로의 동작을 설명하기 위한 타이밍 차트이다.
타이밍 t1b∼t2b에서는, 더미 비트선 BLsb의 전위가 제1 참조 전위 REF1보다도 낮기 때문에, 비교기(83)의 출력 노드 N1은 로우 레벨이 된다.
타이밍 t2b∼t3b에서는, 더미 비트선 BLsb의 전위가 제1 참조 전위 REF1보다도 높기 때문에, 비교기(83)의 출력 노드 N1은 하이 레벨이 된다.
타이밍 t3b 이후에서는, 더미 비트선 BLsb의 전위가 제1 참조 전위 REF1보다도 낮기 때문에, 비교기(83)의 출력 노드 N1은 로우 레벨이 된다.
지연 소자(91)의 출력 노드 N2b의 신호는 노드 N1의 신호보다도 지연 시간 T4만큼 지연한 신호가 된다.
제3 실시예와 마찬가지로 LEz 발생 회로(82)는 도 11에 도시하는 신호선 LEz의 신호를 생성한다. LEPx 발생부(85)는 신호선 LEz 및 노드 N1의 신호에 따라 신호선 LEPx의 신호를 생성한다. LEx 발생부(86)는 신호선 LEz 및 노드 N2b의 신호에 따라 신호선 LEx의 신호를 생성한다.
여기서, 제조 변동, 온도나 전원에 대한 마진의 확보 또는 회로나 배선 지연의 영향 등으로 인하여 타이밍을 변경하는 경우에는, 참조 전위 REF1의 레벨을 변경하거나, 비트선 BLb, BLsb, /BLb, /BLsb에 CMOS 용량 등으로 더미의 부하를 갖게 하면 좋다.
또한, 노드 N2b가 하이 레벨이 되는 타이밍 t4b에서는, 더미 비트선 BLsb, /BLsb의 전위 변화가 완만하게 되고 있기 때문에, 노드 N2의 신호 타이밍은 노드 N1의 신호 타이밍에 비하여 고정밀도일 필요는 없다. 따라서, 지연 소자(91)는 가변 지연 소자인 것이 바람직하지만, 고정 지연 소자라도 문제는 없다.
이상과 같이, 제1 내지 제4 실시예에 따르면, 도 3에 도시한 타이밍 t1∼t2에서, 노드 PSA에 제1 전원 Vdd를 접속하고, 비트선 BLs의 전위를 제2 전원 Vii보 다도 높게 함으로써, 데이터 증폭 시간 T3을 단축할 수 있다. 다음에, 타이밍 t2∼t3에서, 노드 PSA를 개방 상태로 함으로써, 쓸데없는 전력을 소비하지 않고서 비트선 BLs의 전위를 낮출 수 있다. 다음에, 타이밍 t3 이후에서, 노드 PSA에 제2 전원 Vii를 접속함으로써, 비트선 BL, BLs의 전위를 전원 Vii의 전위로 안정시킬 수 있다.
제2 실시예에 따르면, 감지 증폭기 제어 회로에 가변 지연 소자를 이용함으로써, 감지 증폭기에 입력되는 신호선 LEx, LEz, LEPx의 타이밍을 조정할 수 있고, 제조 변동에 따른 데이터 증폭 특성 및 리프레시 특성의 변동을 방지할 수 있다.
제3 및 제4 실시예에 따르면, 더미 감지 증폭기 및 더미 메모리 셀 등을 설치하여, 그 데이터 증폭 동작을 실시간으로 검출하고, 동적으로 신호선 LEx, LEz, LEPx의 타이밍을 조정할 수 있기 때문에, 제조 변동 이외에 온도나 전원 등의 동작 환경의 변화에 따른 데이터 증폭 특성 및 리프레시 특성의 변동을 방지할 수 있다.
이상, 반도체 기억 장치의 리프레시 동작에 관해서 설명하였다. 감지 증폭기의 데이터 증폭 시간을 단축함으로써, 리프레시 동작을 고속화할 수 있다.
데이터 증폭 시간을 단축함으로써, 데이터 판독 속도도 빨라진다. 도 2를 참조하면서, 반도체 기억 장치의 판독 동작을 설명한다. 워드선 WL을 하이 레벨로 하고, 트랜지스터(20)를 온으로 한다. 이 때, 아이솔레이션 신호 ISO는 하이 레벨이며, 트랜지스터(19a, 19b)는 온 상태이다. 용량 소자(21) 내의 전하는 비트선 BL, BLs로 추출되어, 감지 증폭기(17)에 의해 증폭된다. 그 후, 컬럼 선택 신호선 CLz를 하이 레벨로 하고, 트랜지스터(11a, 11b)를 온으로 한다. 비트선 BLs의 전위는 트랜지스터(11a)를 통해 데이터 버스 /DB로 판독되고, 비트선 /BLs의 전위는 트랜지스터(11b)를 통해 데이터 버스 /DB로 판독된다. 감지 증폭기(17)의 데이터 증폭 속도가 고속이 되기 때문에, 반도체 기억 장치의 데이터 판독 속도도 고속이 된다.
또한, 상기 실시예는 모두 본 발명을 실시하는 데 있어서 단지 구체화의 일례를 도시한 것에 불과하고, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 기술 사상 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.
이상과 같이, 본 발명에 따르면, 제1 단계에서 제1 고전원을 감지 증폭기에 공급함으로써, 감지 증폭기의 출력에 접속되는 비트선의 전위를 제2 저전원의 전위보다도 높게 할 수 있고, 메모리 셀의 데이터를 고속으로 증폭할 수 있다. 다음에, 제2 단계에서 감지 증폭기에 제1 전원도 제2 전원도 공급하지 않음으로써, 제2 저전원의 전위보다도 높아진 비트선의 전위를 셀이나 비트선단으로의 충전에 의해 낮출 수 있어, 제2 저전원에 의해 방출되지 않기 때문에, 쓸데없이 전력을 소비하지 않아, 소비 전력을 낮출 수 있다. 다음에, 제3 단계에서 감지 증폭기에 제2 저전원을 공급함으로써, 메모리 셀을 소정의 유지용 전위로 안정시킬 수 있다. 감지 증폭기가 고속으로 데이터 증폭을 행할 수 있기 때문에, 반도체 기억 장치의 리프레시 동작 및 데이터 판독 속도를 고속화할 수 있다. 또한, 제조 변동이나 동작 환경의 변화에 따른 리프레시 동작이나 데이터 판독 동작 등의 변동을 방지할 수 있다.

Claims (17)

  1. 데이터를 기억하기 위한 복수의 메모리 셀이 배열된 메모리 셀 어레이와,
    상기 메모리 셀의 데이터를 증폭하기 위한 감지 증폭기(17)와,
    제1 전원(Vdd)과,
    상기 제1 전원보다 낮은 제2 전원(Vii)과,
    상기 감지 증폭기가 제1 단계(t1~t2)에서 상기 제1 전원으로부터 전원의 공급을 받아 상기 메모리 셀의 데이터를 증폭하고, 제2 단계(t2~t3)에서 상기 제1 전원으로부터도 상기제2 전원으로부터도 전원의 공급을 받지 않으며, 제3 단계(t3 이후)에서 상기 제2 전원으로부터 전원의 공급을 받아 상기 메모리 셀의 데이터를 증폭하도록 제어하는 제어 회로
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 또는 제2 전원으로부터 상기 감지 증폭기에 전원을 공급하기 위한 전원 공급 라인을 더 포함하고,
    상기 제어 회로는 상기 제1 단계에서 상기 감지 증폭기에 상기 전원 공급 라인을 통해 상기 제1 전원을 접속하고, 상기 제2 단계에서 상기 감지 증폭기에 대하여 상기 제1 및 제2 전원을 절단하며, 상기 제3 단계에서 상기 감지 증폭기에 상기 전원 공급 라인을 통해 상기 제2 전원을 접속하도록 제어하는 것인 반도체 기억 장치.
  3. 제1항에 있어서, 상기 감지 증폭기의 출력과 상기 메모리 셀을 접속하기 위한 비트선을 더 포함하고,
    상기 제어 회로는 상기 제1 단계에서 상기 비트선의 전위가 상기 제2 전원보다도 높아지도록 전하를 충전시키는 제어를 행하는 것인 반도체 기억 장치.
  4. 제3항에 있어서, 상기 메모리 셀은 전하를 축적함으로써 데이터를 기억하는 용량 소자를 포함하고,
    상기 제어 회로는 상기 제2 단계에서 상기 감지 증폭기로부터 상기 비트선을 통해 상기 메모리 셀 내의 용량 소자에 전하를 충전시켜 전하량을 증가시키도록 제어하는 것인 반도체 기억 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 제어 회로는 상기 제1 단계의 기간 및/또는 상기 제2 단계의 기간의 길이를 결정하기 위한 지연 소자를 포함하는 것인 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제어 회로는 상기 제1 단계의 기간 및/또는 상기 제2 단계의 기간의 길이를 변경 가능한 가변 지연 소자를 포함하는 것인 반도체 기억 장치.
  9. 삭제
  10. 제1항에 있어서, 상기 제어 회로는 감지 증폭기의 상태를 검출하는 검출 회로를 포함하고, 그 검출 회로의 검출 결과에 따라 상기 제1 단계의 기간 및/또는 상기 제2 단계의 기간의 길이를 제어하는 것인 반도체 기억 장치.
  11. 제10항에 있어서, 더미로서 사용하기 위한 더미 감지 증폭기 및 더미 메모리 셀을 더 포함하고,
    상기 검출 회로는 상기 더미 감지 증폭기의 상태를 검출하는 것인 반도체 기억 장치.
  12. 삭제
  13. 삭제
  14. 데이터를 기억하기 위한 복수의 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀의 데이터를 증폭하기 위한 감지 증폭기와, 제1 전원과, 상기 제1 전원보다 낮은 제2 전원을 포함하는 반도체 기억 장치의 제어 방법으로서,
    상기 감지 증폭기가 상기 제1 전원으로부터 전원의 공급을 받아 상기 메모리 셀의 데이터를 증폭하는 제1 단계와,
    상기 감지 증폭기가 상기 제1 전원으로부터도 상기 제2 전원으로부터도 전원의 공급을 받지 않는 제2 단계와,
    상기 감지 증폭기가 상기 제2 전원으로부터 전원의 공급을 받아 상기 메모리 셀의 데이터를 증폭하는 제3 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  15. 제14항에 있어서, 상기 반도체 기억 장치는 상기 감지 증폭기의 출력과 상기 메모리 셀을 접속하기 위한 비트선을 포함하고,
    상기 제1 단계에서는 상기 비트선의 전위가 상기 제2 전원보다도 높아지도록 전하를 충전시키는 것인 반도체 기억 장치의 제어 방법.
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