JP5924173B2 - 電源選択回路を有する半導体装置、及び電源選択方法 - Google Patents

電源選択回路を有する半導体装置、及び電源選択方法 Download PDF

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Description

本発明は、電源選択回路を有する半導体装置、及び電源選択方法に関する。
近年、半導体装置に搭載されるトランジスタ数の増大に伴い、半導体装置の消費電力を低減することが求められている。例えば、正電源ＶＤＤと負電源ＶＳＳとからなる一対の電源点間に直列接続されたｐＭＯＳトランジスタ、及びｎＭＯＳトランジスタが同時にオンしないように制御して、正電源ＶＤＤから負電源ＶＳＳに流れる貫通電流の発生を防止することが知られている。
また、半導体装置に搭載されるトランジスタの微細化が進み、トランジスタのリーク電流が消費電力量に占める割合が大きくなってきており、トランジスタのリーク電流の削減が半導体装置の省電力化の大きな課題になっている。
システムＬＳＩと称される半導体装置では、ＳＲＡＭセルなどのメモリセルが大量に搭載されているので、システムＬＳＩの省電力化のために、メモリセルのリーク電流を削減することが求められている。
メモリセルのリーク電流を削減するために、使用していないメモリセルの電源をオフすることが考えられる。しかしながら、メモリセルでは、使用されていないときにもデータを記憶していることが望まれるため、使用していないメモリセルであっても電源をオフすることは好ましくない。
そこで、メモリセルのリーク電流を削減するために、通常電源及びスリープ用電源の２つの電源からメモリセルに電力を供給することが知られている。メモリセルが使用されないときに、接地されている通常電源に対して０．０１Ｖ程度高い電位を有するスリープ用電源に切替える。これにより、メモリセルが使用されていないとき、メモリセルに印加される電圧を低下させて、リーク電流を低減することができる。
特開平８−３１６８１８号公報
図１（ａ）は、通常電源及びスリープ用電源の２つの電源から電源供給されるＳＲＡＭセルの従来の電源選択回路を示す図である。
半導体装置２００に搭載されるＳＲＡＭセル２６０の負電源端子ＶＶＳＳは、通常電源ＶＳＳとスリープ用電源ＶＳＬＥＥＰとにそれぞれ、第１及び第２電源スイッチ２５１及び２５２を介して接続される。第１電源スイッチ２５１は、電源選択部２１０の入力端子に入力される選択入力信号ＩＮの反転信号である第１選択信号ＳＥＬＡがゲート端子に入力される。一方、第２電源スイッチ２５２は、電源選択部２１０の入力端子に入力される選択入力信号ＩＮの非反転信号である第２選択信号ＳＥＬＢがゲート端子に入力される。選択入力信号ＩＮの信号レベルを切替えることにより、ＳＲＡＭセル２６０の負電源端子ＶＶＳＳは、通常電源ＶＳＳ又はスリープ用電源ＶＳＬＥＥＰの何れか一方の電源に接続される。
図１（ｂ）は、図１（ａ）に示すメモリセルのタイミングチャートを示す図である。
選択入力信号ＩＮがＬレベルからＨレベルに遷移すると、第１選択信号ＳＥＬＡはＨレベルからＬレベルに遷移し、第１選択信号ＳＥＬＢはＬレベルからＨレベルに遷移する。これにより、ＳＲＡＭセル２６０の負電源端子ＶＶＳＳに接続される電源は、通常電源ＶＳＳからスリープ用電源ＶＳＬＥＥＰに切替えられる。一方、選択入力信号ＩＮがＨレベルからＬレベルに遷移すると、第１選択信号ＳＥＬＡはＬレベルからＨレベルに遷移し、第１選択信号ＳＥＬＢはＨレベルからＬレベルに遷移する。これにより、ＳＲＡＭセル２６０の負電源端子ＶＶＳＳに接続される電源は、スリープ用電源ＶＳＬＥＥＰから通常電源ＶＳＳに切替えられる。
選択入力信号ＩＮを切替えることにより、通常電源ＶＳＳとスリープ用電源ＶＳＬＥＥＰとを切替えるときに、第１及び第２電源スイッチ２５１及び２５２の双方がオンになり、スリープ用電源ＶＳＬＥＥＰから通常電源ＶＳＳに貫通電流が流れる。通常電源ＶＳＳとスリープ用電源ＶＳＬＥＥＰとを切替えるときに発生する貫通電流を矢印Ｉpで示す。通常電源ＶＳＳとスリープ用電源ＶＳＬＥＥＰとの電位差は大きくないので、１つのＳＲＡＭセル２６０で切替え時に発生する貫通電流の大きさも大きくはない。しかしながら、半導体装置２００には大量のＳＲＡＭセル２６０が搭載されるため、半導体装置２００に流れる合計の貫通電流Ｉpの大きさは大きくなる。特に、トランジスタの製造ばらつきにより、第１及び第２電源スイッチ２５１及び２５２の双方がオンになる時間が長くなる場合、貫通電流Ｉpが消費電力に占める割合が大きくなる。
さらに、スリープ用電源ＶＳＬＥＥＰが接続される電源装置が、所定の大きさ以上の逆電流を検出したときに電源を保護するためにオフする機能を有することがある。この場合、スリープ用電源ＶＳＬＥＥＰから流れ出す貫通電流Ｉpを逆電流として検出して、スリープ用電源ＶＳＬＥＥＰが接続される電源装置が停止するおそれもある。
このように、ＳＲＡＭセル２６０が搭載される半導体装置２００では、第１及び第２電源スイッチ２５１及び２５２の双方がオンになったときに貫通電流Ｉpの発生を防止する課題がある。この課題を解決するために、種々の方策が提案されている。
第１の方策として、第１及び第２電源スイッチ２５１及び２５２の双方のしきい値Ｖthを深くする、すなわち第１及び第２電源スイッチ２５１及び２５２の双方のしきい値を高くするように設計することが挙げられる。第１及び第２電源スイッチ２５１及び２５２の双方のしきい値Ｖthを高くすることにより、第１及び第２電源スイッチ２５１及び２５２の双方がオンする時間をなくすことができる。しかしながら、第１及び第２電源スイッチのしきい値Ｖthが高くなると、トランジスタのオン電流が減少して、ＳＲＡＭセル２６０の動作速度が低下してしまう。
第２の方策として、第１及び第２電源スイッチ２５１及び２５２のゲート端子に入力される切替え信号をクロック信号で制御することが挙げられる。しかしながら、電源を切替えるために、切替え信号の値を変更する、全ての切替え信号をオフにする、何れか１つの切替え信号のみをオンとするという３つの処理がなされ、クロック信号の複数サイクルに相当する時間を要する。さらに、クロック同期用の回路を搭載することにより、電源切替回路の回路規模が大きくなるおそれがある。
第３の方策として、第１及び第２電源スイッチ２５１及び２５２のゲート端子を半導体装置２００の外部パッドに接続することにより、第１及び第２電源スイッチ２５１及び２５２を半導体装置２００の外部から制御することが挙げられる。しかしながら、第１及び第２電源スイッチ２５１及び２５２のゲート端子を外部パッドに接続することにより、半導体装置２００のパッド数が増加して製造コスト、開発コストが増加することに加えて、半導体装置２００外部の制御回路が複雑になるおそれがある。
第４の方策として、第１電源スイッチ２５１の第１選択信号ＳＥＬＡと、第２電源スイッチ２５２の第２制御信号ＳＬＥＢとのタイミングをずらすことが挙げられる。図１（ｃ）は、第２選択信号ＳＥＬＢがバッファ２１６を介することに遅延させる電源選択部２１５を示す図である。図１（ｄ）は、図１（ｃ）に示す電源選択部２１５のタイミングチャートを示す図である。第２選択信号ＳＥＬＢがバッファ２１６を介して遅延することにより、第１選択信号ＳＥＬＡが立ち下がった後、期間ＰＡが経過した後に、第２選択信号ＳＥＬＢが立ち上がる。このため、第２選択信号ＳＥＬＢが立ち上がるときには、第１及び第２電源スイッチ２５１及び２５２は同時にオンしない。しかしながら、第２選択信号ＳＥＬＢが立ち下がるときには、第１選択信号ＳＥＬＡが立ち上がった後で第２選択信号ＳＥＬＢが立ち下がるので、第１及び第２電源スイッチ２５１及び２５２は同時にオンし、貫通電流が流れる。
第５の方策として、第２電源スイッチ２５２とスリープ用電源ＶＳＬＥＥＰとの間にダイオードを挿入して、スリープ用電源ＶＳＬＥＥＰから通常電源ＶＳＳへのリーク電流の発生を防止することが挙げられる。しかしながら、ＳＲＡＭセルとダイオードとの間で、製造ばらつきの傾向が相違するため、ＳＲＡＭセル及びダイオードの双方の製造ばらつきを考慮して検証をすることになり、検証コスト及び設計コストが高くなるおそれがある。このため、ＳＲＡＭセルの内部にダイオードを配置することは好ましくない。
上記課題を解決するために、半導体装置は、複数の電源と電気回路との間にそれぞれ接続され、複数の電源と電気回路との間の電気的な接続をそれぞれオンオフする複数の電源スイッチと、複数の電源スイッチをそれぞれオンオフする電源選択回路とを有する。電源選択回路は、複数の電源の何れか１つの電源を選択する電源選択部と、選択された電源と電気回路との電気的な接続をオンするオン指令信号を選択された電源に接続される電源スイッチに出力するフィードバック制御部とを有する。フィードバック制御部は、電源選択部が選択する電源を切替えるときに、複数の電源スイッチの全てに出力されたことを示す信号が所定の遅延時間でフィードバックする。次いで、フィードバック制御部は、オン指令信号を選択された電源に接続される電源スイッチに出力する。
１実施形態によれば、複数の電源間に流れる貫通電流の発生を防止することができる。
（ａ）は、従来の電源選択回路を有する半導体装置の示す図であり、（ｂ）は（ａ）のタイミングチャートを示す図であり、（ｃ）は従来の電源選択部の他の例であり、（ｄ）は（ｃ）のタイミングチャートを示す図である。 本発明に係る電源選択回路を有する半導体装置の一例を示す図である。 （ａ）は、図２に示す電源選択回路の電源選択部の内部回路の一例を示す図であり、（ｂ）は、図２に示す電源選択回路の制御部の内部回路の一例を示す図であり、（ｃ）は、図２に示す電源選択回路のフィードバック部の内部回路の一例を示す図である。 図２に示す電源選択回路のタイミングチャートを示す図である。 本発明に係る電源選択回路を有する半導体装置の他の例を示す図である。 図５に示す電源選択回路のタイミングチャートを示す図である。 本発明に係る電源選択回路を有する半導体装置の他の例を示す図である。
以下、図２〜７を参照して、本発明に係る電源選択回路を有する半導体装置について説明する。まず、図２〜４を参照して、本発明に係る電源選択回路を有する半導体装置の第１実施形態について説明する。
図２は、電源選択回路を有する半導体装置の一例を示す図である。
半導体装置１０１は、ＳＲＡＭセル６０と、ＳＲＡＭセル６０に負電源を選択的に供給する電源部５０と、電源選択回路１とを有する。
ＳＲＡＭ６０は、６トランジスタ構成であり、第１及び第２トランスファゲート６１及び６２と、第１及び第２プルアップトランジスタ６３及び６５と、第１及び第２プルダウントランジスタ６４及び６６とを有する。第１プルアップトランジスタ６３及び第１プルダウントランジスタ６４は第１インバータ６７を形成し、第２プルアップトランジスタ６５及び第２プルダウントランジスタ６６は第２インバータ６８を形成する。第１及び第２インバータ６７及び６８はラッチ構造を形成する。第１及び第２トランスファゲート６１及び６２のゲート端子は、ワード線ＷＬに接続される。第１トランスファゲート６１の外部端子は第１ビット線ＢＬに接続され、第１トランスファゲート６１の内部端子は第１及び第２インバータ６７及び６８で形成されるラッチの一端に接続される。第２トランスファゲート６２の外部端子は第１ビット線ＢＬの反転信号が入力される第２ビット線ＢＬＢに接続され、第２トランスファゲート６２の内部端子は第１及び第２インバータ６７及び６８で形成されるラッチの他端に接続される。
電源部５０は、第１電源ＶＳＳ０と、第２電源ＶＳＳ１と、第３電源ＶＳＳ２と、第４電源ＶＳＳ３と、第１〜第４電源ＶＳＳ０〜ＶＳＳ３にそれぞれ直列接続される第１〜第４電源スイッチ５１〜５４とを有する。第１〜第４電源スイッチ５１〜５４はそれぞれ、ｎＭＯＳトランジスタを有し、ドレイン端子はＳＲＡＭセル６０の負電源端子ＶＶＳＳにドレイン端子が接続される。第１電源スイッチ５１のゲート端子は電源選択回路１から出力される第１選択信号ＳＥＬ０が入力され、ソース端子は第１電源ＶＳＳ０に接続される。第２電源スイッチ５２のゲート端子は電源選択回路１から出力される第２選択信号ＳＥＬ１が入力され、ソース端子は第２電源ＶＳＳ１に接続される。第３電源スイッチ５３のゲート端子は電源選択回路１から出力される第３選択信号ＳＥＬ２が入力され、ソース端子は第３電源ＶＳＳ２に接続される。第４電源スイッチ５４のゲート端子は電源選択回路１から出力される第４選択信号ＳＥＬ３が入力され、ソース端子は第４電源ＶＳＳ３に接続される。第１〜第４電源スイッチ５１〜５４はそれぞれ、第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３がそれぞれＨレベルのときオンし、第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３がそれぞれＬレベルのときオフする。
電源選択回路１は、電源選択部１０とフィードバック制御部２０とを有する。
電源選択部１０は、第１及び第２選択入力信号ＩＮ０及びＩＮ１に基づいて、第１〜第４電源ＶＳＳ〜ＶＳＳ３の何れか１つの電源を選択するために、第１〜第４出力信号ＯＵＴ０〜ＯＵＴ３の何れか１つを選択信号として出力する。
フィードバック制御部２０は、第１〜第４制御回路３０ａ〜３０ｄを有する制御部３０と、フィードバック部４０と、第１〜第４インバータ素子４５〜４８とを有する。
第１〜第４制御回路３０ａ〜３０ｄの選択入力端子ＳＥＬＩＮには電源選択部１０から出力されるＯＵＴ０〜ＯＵＴ３がそれぞれ入力される。第１〜第４制御回路３０ａ〜３０ｄのフィードバック入力端子ＦＢＩＮにはフィードバック部４０から出力されるフィードバック信号ＦＢがそれぞれ入力される。第１〜第４制御回路３０ａ〜３０ｄはそれぞれ、選択入力端子ＳＥＬＩＮに選択信号が入力され、且つフィードバック入力端子ＦＢＩＮに入力されフィードバック信号ＦＢがフィードバック許可を示す信号であるときに、オン指令信号を出力する。フィードバック信号ＦＢは、第１〜第４制御回路３０ａ〜３０ｄからそれぞれ、ＳＲＡＭ６０と負電源ＶＳＳ０〜ＶＳＳ３との電気的な接続を開放するオフ指令信号が送信されたときにフィードバック許可を示す信号となる。オフ指令信号及びオン指令信号は、第１〜第４制御回路３０ａ〜３０ｄの出力端子から第１〜第４インバータ素子４５〜４８を介して第１〜第４電源スイッチ５１〜５４のゲート端子に第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３として入力される。
フィードバック部４０の第１〜第４入力端子ＦＢＩＮ０〜ＦＢＩＮ３はそれぞれ、第１〜第４制御回路３０ａ〜３０ｄの選択出力端子ＳＥＬＯＵＴに接続される。フィードバック部４０は、第１〜第４制御回路３０ａ〜３０ｄの選択出力端子ＳＥＬＯＵＴの全てからオフ指令信号が出力されてから所定の遅延時間経過後に、出力端子ＦＢＯＵＴからフィードバック許可を示す信号をフィードバック信号ＦＢとして出力する。
フィードバック制御部２０は、４つの電源ＶＳＳ０〜ＶＳＳ３とＳＲＡＭ６０との電気的な接続をオフするオフ指令信号を第１〜第４電源スイッチ５１〜５４の全てに送信したことを示す信号をフィードバックする。その後、選択された電源に接続される第１〜第４電源スイッチ５１〜５４の何れか１つに、選択された電源とＳＲＡＭ６０との電気的な接続をオンするオン指令信号を送信する。
図３（ａ）は、電源選択部１０の内部回路図である。
電源選択部１０は、第１〜第６インバータ素子と１１１〜１１３、１２１〜１２３と、第１〜第４ＮＡＮＤ素子１１〜１４とを有する。
第１インバータ素子１１１は第１入力端子ＤＩＮ０に入力された信号の反転信号を出力端子から出力する。第２及び第３インバータ素子１１２及び１１３は直列接続されて第１入力端子ＤＩＮ０に入力された信号の非反転信号を第３インバータ素子１１３の出力端子から出力する。第４インバータ素子１２１は第２入力端子ＤＩＮ１に入力された信号の反転信号を出力端子から出力する。第５及び第６インバータ素子１２２及び１２３は直列接続されて第２入力端子ＤＩＮ１に入力された信号の非反転信号を第６インバータ素子１２３の出力端子から出力する。
第１ＮＡＮＤ素子１１の入力端子はそれぞれ、第１インバータ素子１１１の出力端子と第４インバータ素子１２１の出力端子とに接続される。第１ＮＡＮＤ素子１１は、第１及び第２入力端子ＤＩＮ０及びＤＩＮ１の双方にＬレベル信号が入力されたときに第１出力端子ＤＯＵＴ０にＬレベル信号を出力する。
第２ＮＡＮＤ素子１２の入力端子はそれぞれ、第３インバータ素子１１３の出力端子と第４インバータ素子１２１の出力端子とに接続される。第２ＮＡＮＤ素子１２は、第１及び第２入力端子ＤＩＮ０及びＤＩＮ１にＨレベル信号、Ｌレベル信号がそれぞれ入力されたときに第２出力端子ＤＯＵＴ１にＬレベル信号を出力する。
第３ＮＡＮＤ素子１３の入力端子はそれぞれ、第１インバータ素子１１１の出力端子と第６インバータ素子１２３の出力端子とに接続される。第３ＮＡＮＤ素子１３は、第１及び第２入力端子ＤＩＮ０及びＤＩＮ１にＬレベル信号、Ｈレベル信号がそれぞれ入力されたときに第３出力端子ＤＯＵＴ２にＬレベル信号を出力する。
第１ＮＡＮＤ素子１１の入力端子はそれぞれ、第３インバータ素子１１３の出力端子と第６インバータ素子１２３の出力端子とに接続される。第２ＮＡＮＤ素子１２は、第１及び第２入力端子ＤＩＮ０及びＤＩＮ１の双方にＨレベル信号が入力されたときに第４出力端子ＤＯＵＴ３にＬレベル信号を出力する。
図３（ｂ）は、第１制御回路３０ａの内部回路図である。図３（ｂ）は、第１制御回路３０ａの内部回路図であるが、第２〜第４制御回路３０ｂ〜３０ｄもまた、第１制御回路３０ａの内部回路と同一の構成を有する。
第１制御回路３０ａは、第１ｐＭＯＳトランジスタ３１と、第１ｎＭＯＳトランジスタ３２と、第２ｐＭＯＳトランジスタ３３と、インバータ素子３４と、第３ｐＭＯＳトランジスタ３５と、第２ｎＭＯＳトランジスタ３６とを有する。
第１ｐＭＯＳトランジスタ３１及び第１ｎＭＯＳトランジスタ３２のゲート端子は選択入力端子ＳＥＬＩＮに接続され、第２ｐＭＯＳトランジスタ３３のゲート端子はフィードバック入力端子ＦＢＩＮに接続される。第１及び第２ｐＭＯＳトランジスタ３１及び３３と、第１ｎＭＯＳトランジスタ３２とは直列接続される。第２ｐＭＯＳトランジスタ３３のソース端子は正電源ＶＤＤに接続され、第２ｐＭＯＳトランジスタ３３のドレイン端子は第１ｐＭＯＳトランジスタ３１のソース端子に接続される。第１ｐＭＯＳトランジスタ３１のドレイン端子は第１ｎＭＯＳトランジスタ３２のドレイン端子に接続され、第１ｎＭＯＳトランジスタ３２のソース端子は負電源に接続される。
インバータ素子３４の入力端子は、第１ｐＭＯＳトランジスタ３１及び第１ｎＭＯＳトランジスタ３２のドレイン端子に接続されるとともに、第３ｐＭＯＳトランジスタ３５及び第２ｎＭＯＳトランジスタ３６のドレイン端子に接続される。インバータ素子３４の出力端子は、選択出力端子ＳＥＬＯＵＴに接続されるとともに、第３ｐＭＯＳトランジスタ３５及び第２ｎＭＯＳトランジスタ３６のゲート端子に接続される。第３ｐＭＯＳトランジスタ３５のソース端子は正電源に接続され、第２ｎＭＯＳトランジスタ３６のソース端子は負電源に接続される。第３ｐＭＯＳトランジスタ３５及び第２ｎＭＯＳトランジスタ３６は、インバータ素子３４の入力端子の信号をラッチする機能を有する。
第１制御回路３０ａの選択入力端子ＳＥＬＩＮにＨレベルの信号が入力されると、フィードバック入力端子ＦＢＩＮに入力される信号にかかわらず、選択出力端子ＳＥＬＯＵＴからＨレベルの信号が出力される。
第１制御回路３０ａのフィードバック入力端子ＦＢＩＮにＨレベルの信号が入力されているときに、選択入力端子ＳＥＬＩＮに入力される信号がＨレベルからＬレベルに遷移すると、選択出力端子ＳＥＬＯＵＴは、Ｈレベルの信号を出力し続ける。
第１制御回路３０ａの選択入力端子ＳＥＬＩＮにＬレベルの信号が入力されているときに、フィードバック入力端子ＦＢＩＮに入力される信号がＨレベルからＬレベルに遷移すると、選択出力端子ＳＥＬＯＵＴの信号は、ＨレベルからＬレベルに遷移する。次いで、第１制御回路３０ａの選択入力端子ＳＥＬＩＮに入力される信号がＬレベルからＨレベルに遷移すると、選択出力端子ＳＥＬＯＵＴの信号は、ＬレベルからＨレベルに遷移する。
図３（ｃ）は、フィードバック部４０の内部回路図である。
フィードバック部４０は、４入力ＮＡＮＤ素子４１と、遅延素子４２とを有する。４入力ＮＡＮＤ素子４１の第１〜第４入力端子は、第１〜第４フィードバック入力端子ＦＢＩＮ０〜ＦＢＩＮ３に接続され、出力端子は、遅延素子４２の入力端子に接続される。遅延素子４２は入力された信号の非反転信号を遅延させてフィードバック出力端子ＦＢＯＵＴに出力する。遅延素子４２の遅延時間は、全てＬレベルの第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３が制御部３０から送信されてから第１〜第４電源スイッチ５１〜５４の全てがオフされるまでの時間よりも長くなるように規定される。
フィードバック部４０は、第１〜第４フィードバック入力端子ＦＢＩＮ０〜ＦＢＩＮ３の全てにＨレベルの信号が入力されたときに、所定の遅延時間だけ遅延したＬレベル信号をフィードバック出力端子ＦＢＯＵＴから出力する。フィードバック部４０は、第１〜第４フィードバック入力端子ＦＢＩＮ０〜ＦＢＩＮ３の何れかにＬレベルの信号が入力されたときに、所定の遅延時間だけ遅延したＨレベル信号をフィードバック出力端子ＦＢＯＵＴから出力する。
図４は、電源選択回路１のタイミングチャートを示す図である。
第１及び第２選択入力信号ＩＮ０及びＩＮ１の双方にＬレベルの信号が入力されているとき、第１選択信号ＳＥＬ０のみがＨレベルの信号であり、第２〜第４選択信号はＳＥＬ１〜ＳＥＬ３はＬレベルの信号である。すなわち、電源選択部１０は、第１電源ＶＳＳ０を選択し、電源部５０の第１〜第４電源スイッチ５１〜５４の中で第１電源スイッチ５１のみがオンされており、ＳＲＡＭセル６０の負電源ＶＶＳＳは第１電源ＶＳＳ０に接続されている。
次いで、第１選択入力信号ＩＮ０の信号がＬレベルからＨレベルに遷移すると、電源選択部１０の第１出力信号ＯＵＴ０がＬレベルからＨレベルに遷移し、第２出力信号ＯＵＴ１がＨレベルからＬレベルに遷移する。これにより、電源選択部１０は、選択する電源を第１電源ＶＳＳ０から第２電源ＶＳＳ１に切替える。
次いで、第１制御回路３０ａは、選択入力端子ＳＥＬＩＮに入力される第１出力信号ＯＵＴ０がＬレベルからＨレベルに遷移するため、選択出力端子ＳＥＬＯＵＴから出力する信号がＬレベルからＨレベルに遷移する。次いで、第１インバータ素子４５は、選択出力端子ＳＥＬＯＵＴの出力信号を反転させたＬレベルの信号を第１選択信号ＳＥＬ０として出力する。
一方、第２制御回路３０ｂは、選択入力端子ＳＥＬＩＮに入力される第２出力信号ＯＵＴ１がＨレベルからＬレベルに遷移するものの、フィードバック入力端子フィードバック信号ＦＢがＨレベルである。このため、第２制御回路３０ｂは、選択出力端子ＳＥＬＯＵＴから出力する信号をＨレベルで維持し、第２選択信号ＳＥＬ１はＬレベルで維持される。
ここでは、第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３は全てＬレベルであり、第１〜第４電源スイッチ５１〜５４は全てオフ状態である。したがって、ＳＲＡＭセル６０の負電源ＶＶＳＳは第１〜第４電源ＶＳＳ０〜ＶＳＳ３の何れにも接続されていない。
次いで、フィードバック制御部２０は、第１フィードバック入力端子ＦＢＩＮ０にＨレベルの信号が入力されてから所定の遅延時間経過後にフィードバック出力端子ＦＢＯＵＴからＬレベル信号をフィードバック信号ＦＢとして出力する。
次いで、第２制御回路３０ｂは、フィードバック入力端子ＦＢＩＮに入力されるフィードバック信号ＦＢがＬレベルに遷移するため、選択出力端子ＳＥＬＯＵＴから出力する信号がＨレベルからＬレベルに遷移する。
次いで、第２インバータ素子４６は、選択出力端子ＳＥＬＯＵＴの出力信号を反転させたＨレベルの信号を第２選択信号ＳＥＬ１として第２電源スイッチ５２のゲート端子に出力し、第２電源スイッチ５２はオンする。これにより、ＳＲＡＭセル６０の負電源ＶＶＳＳは第２電源ＶＳＳ１に接続される。
一方、フィードバック制御部２０は、第２フィードバック端子ＦＢＩＮ１にＬレベルの信号が入力されてから所定の遅延時間経過後に、フィードバック出力端子ＦＢＯＵＴからＨレベル信号をフィードバック信号ＦＢとして出力する。
次いで、第２制御回路３０ｂは、フィードバック入力端子ＦＢＩＮに入力されるフィードバック信号ＦＢがＬレベルからＨレベルに遷移する。しかしながら、選択出力端子ＳＥＬＯＵＴから出力する信号がＬレベルなので、第２制御回路３０ｂは、第２選択信号ＳＥＬ１はＨレベルで維持される。
電源選択部１０が選択する電源を第１電源ＶＳＳ０から第２電源ＶＳＳ１に切替えるとき、まず、図４の矢印Ａに示すように、制御部３０は、第１選択信号ＳＥＬ０をＬにして、第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３を全てＬレベルにする。ここで、第１〜第４電源スイッチ５１〜５４は全てオフになる。次いで、フィードバック部４０は、第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３が全てＬレベルになってから所定の遅延時間経過後にＬレベルのフィードバック信号ＦＢを制御部３０にフィードバックする。制御部３０は、フィードバック部４０からＬレベルのフィードバック信号ＦＢを入力されると、第２選択信号ＳＥＬ１をＨレベルにして、第２電源スイッチをオンする。
すなわち、電源選択部１０が選択する電源を第１電源ＶＳＳ０から第２電源ＶＳＳ１に切替えるときに、第２電源ＶＳＳ１をＳＲＡＭ６０に接続する前に、第１電源ＶＳＳ０とＳＲＡＭ６０との接続を切断する。そして、制御部３０がフィードバック部４０からＬレベルのフィードバック信号ＦＢを入力されるまでの所定の遅延時間、ＳＲＡＭ６０は、第１〜第４電源ＶＳＳ０〜ＶＳＳ３との間の全ての接続を切断する。次いで、制御部３０は、Ｌレベルのフィードバック信号ＦＢを入力されると、第２電源スイッチ５２のゲート端子にＨレベルの第２選択信号ＳＥＬ１を入力して第２電源スイッチ５２をオンして、第２電源ＶＳＳ１をＳＲＡＭ６０に接続する。
このため、電源選択部１０が選択する電源を第１電源ＶＳＳ０から第２電源ＶＳＳ１に切替えるときに第１電源ＶＳＳ０と第２電源ＶＳＳ１との双方がＳＲＡＭ６０に接続されることがない。したがって、電源選択部１０が選択する電源を第１電源ＶＳＳ０から第２電源ＶＳＳ１に切替えるときに、第１電源ＶＳＳ０と第２電源ＶＳＳ１との間に貫通電流が発生するおそれはない。
次に、第２選択入力信号ＩＮ１がＬレベルからＨレベルに遷移した場合について説明する。
第２選択入力信号ＩＮ１がＬレベルからＨレベルに遷移すると、第１及び第２入力信号ＩＮ１及びＩＮ２の双方がＨレベルになり、電源選択部１０は、第４電源ＶＳＳ３を選択するために第４出力信号ＯＵＴ３のみをＨレベルにする。
次いで、制御部３０は、図４の矢印Ｂに示すように、第２選択信号ＳＥＬ１をＬにして、第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３を全てＬレベルにする。ここで、第１〜第４電源スイッチ５１〜５４は全てオフになる。
次いで、フィードバック部４０は、第１〜第４選択信号ＳＥＬ０〜ＳＥＬ３が全てＬレベルになってから所定の遅延時間経過後にＬレベルのフィードバック信号ＦＢを制御部３０にフィードバックする。制御部３０は、フィードバック部４０からＬレベルのフィードバック信号ＦＢを入力されると、第４選択信号ＳＥＬ３をＨレベルにして、第４電源スイッチをオンする。そして、ＳＲＡＭ６０の負電源ＶＶＳＳは、第４電源ＶＳＳ３に接続される。
図４では、電源選択回路１が、選択する電源を第１電源ＶＳＳ０から第２電源ＶＳＳ１に切替えるとき、及び選択する電源を第２電源ＶＳＳ０から第４電源ＶＳＳ１に切替えるときについて説明した。しかしながら、電源選択回路１が他の電源の電源から他の電源に切替えるときも、電源選択回路１は、第１〜第４電源スイッチ５１〜５４にオフ指令信号を出力したことを示す信号をフィードバックした後に電源を切替える。
以上、電源選択回路の第１実施形態について説明した。
次に、図５〜６を参照して、電源選択回路を有する半導体装置の第２実施形態について説明する。
図５は、電源選択回路２を有する半導体装置１０２を示す図である。
半導体装置１０２は、ＳＲＡＭセル６０と、ＳＲＡＭセル６０に負電源を選択的に供給する電源部５５と、電源選択回路２とを有する。
電源部５５は、通常電源ＶＳＳと、スリープ用電源ＶＳＬＥＥＰと、２つの電源にそれぞれ直列接続される第１及び第２電源スイッチ５６及び５７とを有する。第１及び第２電源スイッチ５６及び５７はそれぞれ、ｎＭＯＳトランジスタを有し、ドレイン端子はＳＲＡＭセル６０の負電源に接続される。第１電源スイッチ５６のゲート端子は電源選択回路２から出力される第１選択信号ＳＥＬＡが入力され、ソース端子は通常電源ＶＳＳに接続される。第２電源スイッチ５７のゲート端子は電源選択回路２から出力される第２選択信号ＳＥＬＢが入力され、ソース端子はスリープ用電源ＶＳＬＥＥＰに接続される。第１電源スイッチ５６は、第１選択信号ＳＥＬＡがＨレベルのときオンし、第１選択信号ＳＥＬＡがＬレベルのときオフする。第２電源スイッチ５７は、第２選択信号ＳＥＬＢがＨレベルのときオンし、第２選択信号ＳＥＬＢがＬレベルのときオフする。
電源選択回路２は、電源選択部１５とフィードバック制御部２１とを有する。
電源選択部１５は、直列接続される第１及び第２インバータ素子１６及び１７と、第１及び第２インバータ素子１６及び１７と並列接続される第３インバータ素子１８とを有する。電源選択部１５は、選択入力信号ＩＮに基づいて、通常電源ＶＳＳ又はスリープ用電源ＶＳＬＥＥＰの何れかの電源を選択するために、第１及び第２出力信号ＯＵＴ０又はＯＵＴ１を選択信号として出力する。
フィードバック制御部２１は、第１及び第２論理和素子２２及び２３と第１及び第２遅延素子２４及び２５とを有する。第１論理和素子２２は、電源選択部１５の第１出力信号ＯＵＴ０と、第２遅延素子の出力信号である第２フィードバック信号ＦＢ２との論理和の反転信号を第１選択信号ＳＥＬＡとして出力する。第２論理和素子２３は、電源選択部１５の第２出力信号ＯＵＴ１と、第１遅延素子の出力信号である第１フィードバック信号ＦＢ１との論理和の反転信号を第２選択信号ＳＥＬＢとして出力する。第１遅延素子２４は、第１選択信号ＳＥＬＡを所定の遅延時間経過後に、第１フィードバック信号ＦＢ１として出力する。第２遅延素子２５は、第２選択信号ＳＥＬＢを所定の遅延時間経過後に、第２フィードバック信号ＦＢ２として出力する。
図６は、電源選択回路２のタイミングチャートを示す図である。
選択入力信号ＩＮにＬレベルの信号が入力されているとき、第１選択信号ＳＥＬＡがＨレベルの信号であり、第２選択信号はＳＥＬＢはＬレベルの信号である。すなわち、電源選択部１０は、通常電源ＶＳＳを選択し、第１電源スイッチ５６がオンされており、ＳＲＡＭセル６０の負電源ＶＶＳＳは通常電源ＶＳＳに接続されている。
次いで、選択入力信号ＩＮの信号がＬレベルからＨレベルに遷移すると、電源選択部１５の第１出力信号ＯＵＴ０がＬレベルからＨレベルに遷移し、第２出力信号ＯＵＴ１がＨレベルからＬレベルに遷移する。これにより、電源選択部１５は、選択する電源を通常電源ＶＳＳからスリープ用電源ＶＳＬＥＥＰに切替える。
次いで、第１論理和素子２２は、一方の入力端子に入力される第２フィードバック信号がＬレベルであり、他方の入力端子に入力される第１出力信号ＯＵＴ０がＬレベルからＨレベルに遷移するため、第１選択信号ＳＥＬＡをＨレベルからＬレベルに遷移する。
一方、第２論理和素子２３は、一方の入力端子に入力される第２出力信号ＯＵＴ１がＨレベルからＬレベルに遷移するものの、他方の入力端子に入力される第１フィードバック信号ＦＢ１がＨレベルのままである。したがって、第２選択信号ＳＥＬＢはＬレベルで維持される。
ここでは、第１及び第２選択信号ＳＥＬＡ及び、ＳＥＬＢは全てＬレベルであり、第１及び第２電源スイッチ５６及び５７は全てオフ状態であり、ＳＲＡＭセル６０の負電源ＶＶＳＳは通常電源ＶＳＳ及びスリープ用電源ＶＳＬＥＥＰの何れにも接続されていない。
次いで、第１遅延素子２４は、第１選択信号ＳＥＬＡがＬレベルに遷移してから所定の遅延時間経過後に、第２論理和素子２３に第１フィードバック信号ＦＢ１を入力する。
次いで、第２論理和素子２３は、入力される第２選択信号ＳＥＬＢ及び第１フィードバック信号ＦＢ１の双方がＬレベルになるため、第２選択信号がＬレベルからＨレベルに遷移する。これにより、ＳＲＡＭセル６０の負電源ＶＶＳＳはスリープ用電源ＶＳＬＥＥＰに接続される。
次いで、第２遅延素子２５は、第２選択信号ＳＥＬＢがＨレベルに遷移してから所定の遅延時間経過後に、第１論理和素子２２に第２フィードバック信号ＦＢ２を入力する。第２遅延素子２５は、他方の入力信号である第１出力信号ＯＵＴ０がＨレベルなので、第１選択信号ＳＥＬＡをＨレベルで維持する。
電源選択部１５が選択する電源を通常電源ＶＳＳからスリープ用電源ＶＳＬＥＥＰに切替えるとき、まず、図６の矢印Ｃに示すように、第１論理和素子２２は、第１選択信号ＳＥＬＡをＬにして、第１及び第２選択信号ＳＥＬＡ及びＳＥＬＢの双方をＬレベルにする。ここで、第１及び第２電源スイッチ５６〜５７の双方はオフになる。次いで、第１遅延素子２４は、第１及び第２選択信号ＳＥＬＡ及びＳＥＬＢの双方がＬレベルになってから所定の遅延時間経過後に第１フィードバック信号ＦＢ１を第２論理和素子２３にフィードバックする。第２論理和素子２３は、Ｌレベルの第１フィードバック信号ＦＢ１を入力されると、第２選択信号ＳＥＬＢをＨレベルにして、スリープ用電源ＶＳＬＥＥＰをオンする。
すなわち、電源選択部１５が選択する電源を通常電源ＶＳＳからスリープ用電源ＶＳＬＥＥＰに切替えるときに、スリープ用電源ＶＳＬＥＥＰをＳＲＡＭ６０に接続する前に、通常電源ＶＳＳとＳＲＡＭ６０との接続を切断する。そして、第２論理和素子２３が第１遅延素子２４からＬレベルの第１フィードバック信号ＦＢ１を入力されるまでの所定の遅延時間、ＳＲＡＭ６０は、通常電源ＶＳＳ及びスリープ用電源ＶＳＬＥＥＰの双方の間の接続を切断する。次いで、第２論理和素子２３は、Ｌレベルの第１フィードバック信号ＦＢ１を入力されると、第２電源スイッチ５７のゲート端子にＨレベルの第２選択信号ＳＥＬＢを入力して第２電源スイッチ５７をオンしてスリープ用電源ＶＳＬＥＥＰをＳＲＡＭ６０に接続する。
このため、電源選択部１５が選択する電源を通常電源ＶＳＳからスリープ用電源ＶＳＬＥＥＰに切替えるときに通常電源ＶＳＳ及びスリープ用電源ＶＳＬＥＥＰの双方がＳＲＡＭ６０に接続されることがない。したがって、電源選択部１５が選択する電源を通常電源ＶＳＳからスリープ用電源ＶＳＬＥＥＰに切替えるときに、通常電源ＶＳＳとスリープ用電源ＶＳＬＥＥＰとの間に貫通電流が発生するおそれはない。
次に、選択入力信号ＩＮがＨレベルからＬレベルに遷移した場合について説明する。
選択入力信号ＩＮがＨレベルからＬレベルに遷移すると、電源選択部１５は、通常電源ＶＳＳを選択するために第１出力信号ＯＵＴ０をＬレベルにし、第２出力信号ＯＵＴ１をＨレベルにする。
次いで、フィードバック制御部２１は、図６の矢印Ｄに示すように、第２選択信号ＳＥＬＢをＬにして、第１及び第２選択信号ＳＥＬＡ及びＳＥＬＢの双方をＬレベルにする。ここで、第１及び第２電源スイッチ５６及び５７の双方はオフになる。
次いで、第２遅延素子２５は、第１及び第２選択信号ＳＥＬＡ及びＳＥＬＢの双方がＬレベルになってから所定の遅延時間経過後にＬレベルの第２フィードバック信号ＦＢ２を第１論理和素子２２にフィードバックする。第１論理和素子２２は、第２遅延素子２５からＬレベルの第２フィードバック信号ＦＢ２を入力されると、第１選択信号ＳＥＬＡをＨレベルにして、第１電源スイッチをオンする。そして、ＳＲＡＭ６０の負電源ＶＶＳＳは、通常電源ＶＳＳに接続される。
以上、電源選択回路の第２実施形態について説明した。電源選択回路２は、フィードバック制御部２１が２つの論理和素子と２つの遅延素子とにより形成されるので、電源選択回路の回路規模を小さくできる。また、電源選択回路２では、２つの論理和素子と２つの遅延素子とでフィードバック制御部を形成しているが、論理回路として等価な他の回路構成を採用してもよい。
以下、他の実施形態について説明する。
電源選択回路１、２はそれぞれ、単一のＳＲＡＭ６０の電源に接続される電源スイッチを切替えているが、単数又は複数の他の電気回路の電源を切替えてもよい。また、電源選択回路１、２はそれぞれ、ＳＲＡＭ６０の負電源に接続される電源スイッチを切替えているが、ＳＲＡＭ６０の正電源に接続される電源スイッチを切替えてもよい。
図７は、電源選択回路２がＳＲＡＭセルアレイのバックバイアス用電源に接続された例を示す図である。
半導体装置１０３は、ＳＲＡＭセルアレイ７０と、第１Ｐウェル電源スイッチ７１と、第１Ｎウェル電源スイッチ７２と、第２Ｐウェル電源スイッチ７３と、第２Ｎウェル電源スイッチ７４と、電源選択回路２とを有する。
ＳＲＡＭセルアレイは、複数のＳＲＡＭセル６０を有する。複数のＳＲＡＭセル６０のＰウェルはそれぞれ、Ｐウェル電源ＶＤＤＢに接続され、複数のＳＲＡＭセル６０のＮウェルはそれぞれ、Ｎウェル電源ＶＳＳＢに接続される。
第１Ｐウェル電源スイッチ７１のゲート端子は第１論理和素子２２の出力端子に接続され、ソース端子は第１正電源ＶＤＤ１に接続され、ドレイン端子はＰウェル電源ＶＤＤＢに接続される。第１Ｎウェル電源スイッチ７２のゲート端子は第２論理和素子２３の出力端子に接続され、ソース端子は第１負電源ＶＳＳ１に接続され、ドレイン端子はＮウェル電源ＶＳＳＢに接続される。第２Ｐウェル電源スイッチ７３のゲート端子は第２論理和素子２３の出力端子に接続され、ソース端子は第２正電源ＶＤＤ２に接続され、ドレイン端子はＰウェル電源ＶＤＤＢに接続される。第２Ｎウェル電源スイッチ７４のゲート端子は第１論理和素子２２の出力端子に接続され、ソース端子は第２負電源ＶＳＳ２に接続され、ドレイン端子はＮウェル電源ＶＳＳＢに接続される。
第２正電源ＶＤＤ２は、第１正電源ＶＤＤ１よりも電圧が高く、第２負電源ＶＳＳ２は、第１負電源ＶＳＳ１よりも電圧が低い。ＳＲＡＭセル６０の動作速度が遅いときに、電源を第１正電源ＶＤＤ１と第１負電源ＶＳＳ１との対から第２正電源ＶＤＤ２と第２負電源ＶＳＳ２との対に切替えることにより、リーク電流が抑制される。このため、半導体装置１０３は、ＤＶＦＳ(Dynamic Voltage and Frequency Scaling)に適用可能である。
電源選択回路２を採用して、第１正電源ＶＤＤ１と第１負電源ＶＳＳ１との対から第２正電源ＶＤＤ２と第２負電源ＶＳＳ２との対への切替えることによって、電源切替え時の貫通電流の発生を防止できる。
本発明に係る電源選択回路を採用して、複数の電源と電気回路との接続を切替えると、複数の電源の全てと電気回路との接続が切断されてから、単一の電源と接続されるため、複数の電源が同時に接続されることなく安定した電源切替えが可能になる。
また、本発明に係る電源選択回路を採用して、複数の電源と電気回路との接続を切替えると、複数の電源の全てと電気回路との接続が切断されてから、単一の電源と接続されるため、複数の電源の間に貫通電流が流れるおそれがない。
また、本発明に係る電源選択回路の入力信号は、電源を選択する選択信号のみなので、外部入力信号を最小限にできるとともに、設計の簡素化が図れる。
また、本発明に係る電源選択回路は、クロック信号に同期していないので、クロック周期に依存することなく電源の切り換えを高速にできる。電源切替えが高速化されることにより、常時動いているものではない階層の低いメモリセルにおいて、従来はＳＬＥＥＰ状態に移行できなかった場合でもＳＬＥＥＰ状態に移行できるようになる。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
１、２ 電源選択回路
１０ 電源選択部
２０ フィードバック制御部
３０ 制御部
４０ フィードバック部
５０、５５ 電源
６０ ＳＲＡＭセル
７０ ＳＲＡＭセルアレイ
１０１、１０２、１０３ 半導体装置

Claims (4)

  1. 複数の電源と電気回路との間にそれぞれ接続され、前記複数の電源と前記電気回路との間の電気的な接続をそれぞれオンオフする複数の電源スイッチと、
    前記複数の電源スイッチをそれぞれオンオフする電源選択回路であって、
    前記複数の電源の何れか１つの電源を選択する電源選択部と、
    前記電源選択部が選択する電源を切替えるときに、前記複数の電源と前記電気回路との電気的な接続をオフするオフ指令信号を前記複数の電源スイッチの全てに出力されたことを示す信号が所定の遅延時間でフィードバックされた後に、前記選択された電源に接続される電源スイッチに、前記選択された電源と前記電気回路との電気的な接続をオンするオン指令信号を出力するフィードバック制御部とを有する電源選択回路と、
    を有することを特徴とする半導体装置。
  2. 前記フィードバック制御部は、
    電源を選択する指示を示す信号を前記電源選択部から受信したときに、前記複数の電源スイッチの全てにオフ指令信号を出力し、前記複数の電源スイッチの全てにオフ指令信号が出力されたことを示す信号を受信したときに、前記選択された電源に接続される電源スイッチにオン指令信号を出力する制御部と、
    前記制御部から前記複数の電源スイッチの全てにオフ指令信号が出力されたときに、前記制御部に前記複数の電源スイッチの全てにオフ指令信号が出力されたことを示す信号を前記制御部に出力するフィードバック部と、
    を有する請求項１に記載の半導体装置。
  3. 前記電源選択回路は、２つの電源の何れか１つの電源を選択する回路であり、
    前記フィードバック制御部は、第１及び第２論理素子と第１及び第２遅延素子とを有し、
    前記第１論理素子は、非選択信号を受信したときに、選択されていた電源に接続される電源スイッチと前記第１遅延素子とにオフ指令信号を出力し、
    前記第１遅延素子は、受信した前記オフ信号を遅延させて前記第２論理素子に出力し、
    前記第２論理素子は、選択信号を受信し、且つ前記第１遅延素子から前記オフ信号を受信したときに、選択されていなかった電源に接続される電源スイッチと前記第２遅延素子とにオン指令信号を出力し、
    前記第２遅延素子は、受信した前記オン信号を遅延させて前記第１論理素子に出力する請求項１に記載の半導体装置。
  4. 複数の電源と電気回路との接続を択一的に選択する方法であって、
    電源選択回路が、
    電源を選択し、
    前記複数の電源と前記電気回路との電気的な接続をオフするオフ指令信号を前記複数の電源スイッチの全てに出力したことを示す信号をフィードバックし、
    オフ指令信号を前記複数の電源スイッチの全てに出力されたことを示す信号が所定の遅延時間でフィードバックされた後に、前記選択された電源に接続される電源スイッチに、前記選択された電源と前記電気回路との電気的な接続をオンするオン指令信号を出力する、
    工程を有することを特徴とする方法。
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