TW202240580A - 雙軌式電源切斷系統及方法 - Google Patents

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Abstract

一種提供用於控制積體雙軌式儲存電路電源切斷的系統及方法。電源切斷系統被配置成在維持對儲存胞元（VDDM）的電源軌通電的同時使輸入及邏輯元件（VDD）的電源軌斷電。所述電源切斷系統包括兩個電壓軌、時脈產生器及用於檢測VDD上的功率的功率檢測器。當VDD上的電壓低於電壓閾值時，功率檢測器產生隔離功率訊號。隔離功率訊號被配置成禁能時脈產生器，且因此在斷電期間不觸發讀取/寫入迴圈，降低了動態功率。

Description

雙軌式電源切斷系統及方法
本公開的實施例是有關於一種半導體儲存系統，且更具體來說是關於半導體儲存系統的雙軌式電源切斷管理系統及方法。
在低功率記憶體中，電源閘極通常用於關閉周邊設備及儲存陣列。當記憶體退出睡眠模式（例如，關機、深度睡眠及輕度睡眠）時，大功率的閘極可用於使記憶體內部的供應電壓斜升。
記憶體可有多種形式。舉例來說，靜態隨機存取記憶體（static random-access memory）是一種使用閂鎖電路系統（觸發器）來儲存每一位元的隨機存取記憶體。SRAM是揮發性記憶體，因此當移除電源時資料會消失。記憶庫為邏輯儲存單元。記憶庫通常包括儲存單元（儲存胞元）的多個行及多個列。控制訊號被繞線至記憶庫以致能操作，例如讀取及寫入操作。操作記憶庫具有相關的功率成本，傳輸用於操作這些記憶庫的控制訊號也是如此。這些功率成本包括記憶體進入低功率狀態及離開低功率狀態期間的時間區段。
本背景部分中公開的資訊僅意在為以下描述的本發明的各種實施例的提供上下文，因此，本背景部分可包括不一定為現有技術的資訊（即，本領域的普通技術人員已知的資訊）。因此，在本背景部分描述的範圍內，當前命名的發明人的工作，以及在申請時可能不符合現有技術的描述方面，既無明示也沒有默認為針對本公開的現有技術。
根據本公開的一些實施例，提供了用於積體式雙軌式記憶體（例如，SRAM）電源切斷的系統及方法。在一實例中，電路系統包括時脈產生器、邏輯電壓軌、記憶體電壓軌及用於邏輯電壓軌的功率檢測器。功率檢測器被配置成在電源切斷期間當邏輯電壓軌斜降到指定的電壓以下時產生隔離功率訊號。隔離功率訊號進一步通過一系列邏輯電路系統連接到時脈產生器，使得時脈產生器在邏輯電壓軌電源切斷期間被禁能。
根據本公開的一些實施例，提供了用於對具有多個電源軌的儲存陣列電源切斷的系統及方法。具體來說，當記憶體電壓軌在SRAM內保持通電的同時對積體式雙軌式系統的邏輯電壓軌進行電源切斷。此可能發生在邏輯電壓軌緊接在記憶體電壓軌之前斜降時，或者記憶體電壓軌在邏輯電壓軌已進行電源切斷後的一段時間內保持通電之處。在此示例性實施例中，功率檢測電路系統連接到邏輯電壓軌電源線，使得當邏輯電壓軌斜降到低於設計的電壓閾值時，將產生隔離功率訊號。隔離訊號連接到內部訊號的多個邏輯電路，以保持動態功率，否則當電晶體由浮接電壓觸發時可能會浪費動態功率。特別來說，時脈產生器的內部時脈可被禁能，以防止SRAM內額外的讀取/寫入迴圈。
根據本公開的一些實施例，提供了一種電源切斷管理電路。在一些實施例中，所述電源切斷管理電路使用檢測第一電源軌上的功率並將第一電源軌的功率傳遞到各種電壓準位轉換器以禁能相關訊號的方式來對雙軌式記憶體進行電源切斷。具體來說，電源切斷電路系統被配置成當第一電源軌的電源軌低於閾值電壓時禁能時脈產生器。
以下公開內容提供用於實施所提供的主題的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。另外，本公開可能在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
雙軌式SRAM裝置利用在SRAM裝置內具有單獨的區域的兩個單獨的正電壓軌。一個示例性的雙軌式架構為積體式雙軌式（integrated dual rail，IDR）SRAM，此利用輸入引腳上的電壓準位轉換器在所述兩個正電壓軌之間進行轉換。一般來說，雙軌式被稱為VDD（用於邏輯及元件）以及VDDM（用於儲存胞元）。還有一般來說接地的第三負電壓線VSS（電壓源）。
當電壓不在其最佳電壓準位時，記憶體可能導致性能問題。舉例來說，由VDD供電閘極驅動的VDD訊號的傳輸可能會在低VDD電壓準位下減慢。在一些實施例中，雙軌式架構可改善SRAM的低電壓操作。關於低電壓問題的性能可通過去耦合電源操作來改善，使得一個電壓軌用於對某些元件（驅動器、周邊電路等）供電，而另一軌為其他元件供電。可通過在另一電源軌（VDDM）的區域中維持致能訊號以在實施例中維持性能。在一些實例中，VDDM被用於對SRAM陣列供電，且VDD被用於對電路系統邏輯的其餘部分供電。
本文中闡述了用於儲存系統中的電源管理的系統及方法。在實施例中，功率檢測器電路被添加到半導體儲存系統（例如，SRAM）的雙軌式電源系統，以追蹤VDD電源，從而在電源切斷期間提供隔離訊號以供晶片的致能。以此種方式，因為由時脈產生器產生的內部時脈訊號（internal clock signal，ICLK）可在VDD電源切斷期間被拉低，因此，雙軌式架構的任一軌可首先進行電源切斷，且因此，與現有的SRAM架構相比，可減少動態功率及漏電流。
針對積體式雙軌式（IDR）實施例闡述了用於對儲存系統進行電源切斷的系統及方法。積體式雙軌式系統利用某些輸入上的電壓準位轉換器而在兩個電壓軌的電壓準位之間對訊號電壓進行轉換，相關電壓軌的電壓準位被稱為電壓域。因此，雙軌式系統因此具有各自與相關電源軌上的電壓相關聯的兩個電壓域。系統使用電源將電壓從較低的電源軌電壓轉換到與較高電壓軌相關聯的電壓域。然而，電壓準位低的電源轉換器可配置有由較低供應電壓供電的通用反相器或緩衝器。積體式雙軌式系統一般來說具有用於儲存陣列（VDDM）的一個電壓軌以及用於輸入引腳及邏輯電路系統（VDD）的單獨的電壓軌。在某些設計中，可利用積體式雙軌式來在對其他元件進行電源切斷的同時保持對某些元件供電。舉例來說，可在關閉邏輯電路系統及輸入的電源的同時保持對儲存胞元供電以將資料留存在RAM記憶體中，從而保持功率。
此外，本文中闡述的IDR電源切斷電路系統降低了相關記憶體（例如，SRAM）陣列的動態功率成本。具體來說，在VDDM電源軌保持通電而VDD電源軌進行電源切斷期間，電路系統消耗的動態功率更低。在這些實施例中，晶片致能訊號被拉低，因此內部時脈（ICLK）訊號不會因為持續在時脈產生器處觸發讀取/寫入訊號被致能而耗費額外的功率。具體來說，晶片致能訊號在VDD斜降期間被拉低，以防止時脈產生器通過晶片致能N型金屬氧化物半導體（N type metal oxide semiconductor，NMOS）電晶體觸發額外的內部時脈訊號。
在其他實施例中，由於電壓準位轉換器中的NMOS電晶體不再由於相應輸入及VDD連接的反相器上的浮接電壓而被觸發，因此VDD功率檢測器可連接到所有引腳的電壓準位轉換器邏輯以減少漏電流。由功率檢測器產生的訊號將來自不同電壓準位轉換器的輸出連接到邏輯低狀態，使得電壓在VDD進行電源切斷期間不再浮接。在其他實施例中，VDD功率檢測器電路系統產生隔離訊號，所述隔離訊號僅連接到用於時脈產生器的晶片致能電壓準位轉換器，且因此電源切斷電路系統具有較小的面積損失（例如，0.5%）。
圖1是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的方塊圖。示例性電源管理電路100包括雙軌式電源切斷電路101、VDD功率檢測器103、時脈產生器105及訊號反相器107。在所示實施例中，雙軌式電源切斷電路101接收對第一電壓軌111（VDD）、第二記憶體電源軌113（VDDM）、負電壓軌或接地115（VSS）、時脈訊號121（CLK）、晶片致能訊號123（CE）、隔離VDD功率訊號117（ISO_VDD）、隔離VDD反相功率訊號119（ISO_VDD_B）及內部時脈訊號125（ICLK）的輸入。雙軌式電源切斷電路101被配置成產生時脈閂鎖器訊號127（CLKL）及晶片致能閂鎖器訊號129（CEL）。VDD功率檢測器103連接到第一電源軌111（VDD）、第二記憶體電源軌113（VDDM）及負電壓軌或接地115（VSS）。VDD功率檢測器103產生隔離VDD功率訊號117（ISO_VDD）。在本文中闡述的一些實施例中，VDD功率檢測器103位於VDDM域中。時脈產生器105被配置成從雙軌式電源切斷電路101接收時脈閂鎖器訊號127（CLKL）及晶片致能閂鎖器訊號129（CEL）。時脈產生器105還接收重置訊號141（RESET）、第二記憶體電源軌113（VDDM）、接地連接115（VSS）及時脈訊號121（CLK）。訊號反相器107被配置成從VDD功率檢測器103接收隔離第一軌功率訊號117（ISO_VDD）。隔離訊號反相器107將由雙軌式電源切斷電路101接收的隔離VDD功率訊號117（ISO_VDD）反相。時脈產生器105產生新的內部時脈訊號125（ICLK），所述內部時脈訊號125被雙軌式電源切斷電路101接收。輸入訊號（例如時脈121（CLK）訊號及晶片致能訊號123（CE））一般來說是位於VDD域中，且因此具有相關聯的電壓準位轉換器以轉換到VDDM域。
圖2是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中IDR雙軌式電源系統電源切斷的電源管理電路的方塊圖。示例性電源管理電路200包括雙軌式電源切斷電路系統101、VDD功率檢測器103及時脈產生器105。雙軌式電源切斷電路系統101包括晶片致能電壓準位轉換器210、時脈電壓準位轉換器220、晶片致能閂鎖器電路230及時脈閂鎖器電路240。晶片致能電壓準位轉換器210從第一電源軌111（VDD）、第二記憶體電源軌113（VDDM）、負電壓軌或接地115（VSS）、晶片致能訊號123（CE）及隔離第一軌功率訊號117（ISO_VDD）接收輸入。晶片致能電壓準位轉換器產生連接到晶片致能閂鎖器電路230的晶片致能輸入121（CEI）訊號。時脈電壓準位轉換器220被配置成從第一電源軌111（VDD）、第二記憶體電源軌113（VDDM）、負電壓軌或接地（VSS）及時脈訊號121（CLK）接收輸入。時脈電壓準位轉換器220產生連接到晶片致能閂鎖器電路230的時脈輸入訊號221（CLKI）。時脈電壓準位轉換器220還產生連接到時脈閂鎖器電路240的反相時脈記憶體訊號。
晶片致能閂鎖器電路230作為晶片致能輸入訊號211（CEI）與時脈輸入訊號221（CLKI）之間的多晶體管閂鎖器操作。晶片致能閂鎖器電路230產生連接到時脈產生器105的晶片致能閂鎖器訊號129（CEL）。晶片致能輸入訊號211（CEI）連接在晶片致能電壓準位轉換器210與晶片致能閂鎖器電路230之間。時脈輸入訊號221（CLKI）連接在時脈電壓準位轉換器220與晶片致能閂鎖器電路230之間。晶片致能閂鎖器電路230可包括多個電晶體（例如，P型金屬氧化物半導體（P type metal oxide semiconductor，PMOS）電晶體及NMOS電晶體）。晶片致能閂鎖器電路230可被設計成使得當時脈輸入訊號221（CLKI）被拉低時，晶片致能輸入訊號211（CEI）通過閂鎖器轉移。晶片致能電壓準位轉換器210將時脈121（CLK）輸入訊號從VDD域轉換到輸出反相時脈VDDM及時脈。
時脈閂鎖器電路240作為反相時脈VDDM 223（CLKBM）訊號與內部時脈125（ICLK）之間的多晶體管閂鎖器操作。時脈閂鎖器電路240產生連接到時脈產生器105的時脈閂鎖器訊號127（CLKL）。反相時脈VDDM 223（CLKBM）連接在時脈電壓準位轉換器220與時脈閂鎖器電路240之間。內部時脈訊號125（ICLK）連接在時脈產生器105與時脈閂鎖器電路240之間。時脈閂鎖器電路240可包括多個電晶體（例如，PMOS及NMOS電晶體）。晶片致能閂鎖器電路230可被設計成使得當內部時脈訊號125（ICLK）被拉低時，反相時脈VDDM訊號223（CLKBM）通過閂鎖器轉移。晶片致能閂鎖器電路還可包括反相器或反或（NOR）邏輯閘極，使得反相時脈VDDM 223（CLKBM）被反相或以與時脈閂鎖器訊號127（CLKL）相同的邏輯狀態傳送過去。
晶片致能電壓準位轉換器210接收晶片致能訊號123（CE），並利用一系列電晶體及到VDDM電源軌113的連接將訊號從VDD域轉換到VDDM域。晶片致能電壓準位轉換器210包括耦合的電晶體，當晶片致能訊號123（CE）在VDD域中為邏輯高狀態時，所述耦合的電晶體在VDDM域中將晶片致能輸入211（CEI）輸出為邏輯高狀態。在圖4A中更詳細地闡述了示例性晶片致能電壓準位轉換器210。類似地，時脈電壓準位轉換器使用一系列電晶體及到VDDM電源軌113的連接將時脈訊號從VDD域轉換到VDDM域。時脈致能電壓準位轉換器220包括耦合的電晶體，當時脈訊號121（CE）在VDD域中為邏輯高狀態時，所述耦合的電晶體在VDDM域中將時脈輸入訊號221（CLKI）輸出為邏輯高狀態。在圖4A中更詳細地闡述了示例性晶片致能電壓準位轉換器210。
圖3A到圖3C是繪示根據實施例的記憶體（例如，SRAM）中雙軌式電源系統的功率檢測器的邏輯佈局圖及時序圖。參照圖3A，並如圖1中的實施例中所繪示，VDD功率檢測器103可連接到第一電源軌111（VDD）、第二記憶體電源軌113（VDDM）及接地（VSS）。VDD功率檢測器103被設計成產生隔離VDD訊號117（ISO_VDD），所述隔離VDD訊號117可連接到多個輸入引腳及電壓準位轉換器，以發出VDD電源斜降的訊號。圖3B是示例性VDD功率檢測器103電路圖，所述電路圖繪示隔離VDD訊號117（ISO_VDD）是如何基於VDD功率檢測器103內的電晶體閘極處的閾值電壓而產生的。圖3C是繪示隔離VDD訊號117（ISO_VDD）基於第一電源軌111（VDD）的電壓準位的邏輯狀態的時序圖。
參照圖3B，在實施例中，VDD功率檢測器103可被設計成包括多個電晶體（例如，NMOS及PMOS電晶體），所述多個電晶體在配置中將隔離VDD功率訊號117（ISO_VDD）連接到第二記憶體電源軌113（VDDM）上的電壓或者連接到地115（VSS）。舉例來說，圖3B中的示例性實施例含有六個電晶體，所述六個電晶體被配置成使得當第一PMOS電晶體301及第二PMOS電晶體303處於關閉狀態且第一NMOS電晶體305及第二NMOS電晶體307處於導通狀態時，隔離VDD功率訊號117（ISO_VDD）會接地。當第一PMOS電晶體301及第二PMOS電晶體303處於導通狀態時，隔離VDD功率訊號117（ISO_VDD）連接到第二記憶體電壓軌（VDDM），使得電流流經電晶體，且第一NMOS電晶體305及第二NMOS電晶體307處於關閉狀態，使得隔離VDD功率訊號117（ISO_VDD）相對於接地115（VSS）为浮接。
第一PMOS電晶體301及第二PMOS電晶體303被配置成使得VDD連接到兩個電晶體的閘極。第一PMOS電晶體301被配置成源極連接到第二記憶體電壓軌113（VDDM）且汲極連接到第二PMOS電晶體303的源極。第二PMOS電晶體303被配置成源極連接到第一PMOS電晶體301的汲極且汲極連接到隔離VDD功率訊號117（ISO_VDD）。以此種方式，由於電晶體處於導通狀態，因此當VDD為低時，電流從第二記憶體電壓軌113（VDDM）流向隔離VDD功率訊號（ISO_VDD），且由於電流不流經PMOS電晶體301、303，因此當第一電源軌VDD處於邏輯高狀態時，第二記憶體電壓軌113（VDDM）為開路操作。
第一NMOS電晶體305及第二NMOS電晶體307被配置成使VDD連接到兩個電晶體的閘極。第一NMOS電晶體305被配置成源極連接到第二NMOS電晶體307的汲極且汲極連接到隔離VDD功率訊號117（ISO_VDD）。第二NMOS電晶體307被配置成源極連接到接地115（VSS）且汲極連接到第一NMOS電晶體305的源極。以此種方式，當VDD高於閘極的閾值電壓時，NMOS電晶體305、307為短路操作，且當VDD低於閘極的閾值電壓時，NMOS電晶體305、307為開路操作。
進一步參照圖3B，第二PMOS電晶體303的源極及第一PMOS電晶體301的汲極連接到等化器PMOS電晶體309的汲極。第一NMOS電晶體305的源極及第二PMOS電晶體307的汲極連接到等化器NMOS電晶體311的汲極。等化器電晶體309、311的閘極端子被耦合，使得等化器NMOS電晶體311或等化器PMOS電晶體309以導通狀態操作。等化器電晶體309、311的閘極端子進一步連接到隔離VDD功率訊號117（ISO_VDD），使得當隔離VDD功率訊號117（ISO_VDD）處於邏輯高狀態時等化器PMOS電晶體309關閉，且當隔離VDD功率訊號117（ISO_VDD）處於邏輯低狀態時等化器PMOS電晶體309導通。當隔離VDD功率訊號117（ISO_VDD）處於邏輯低狀態時，NMOS等化器電晶體311關閉，且當隔離VDD功率訊號117（ISO_VDD）處於邏輯高狀態時，NMOS等化器電晶體311導通。以此種方式，當隔離VDD功率訊號117（ISO_VDD）處於邏輯低狀態時，將兩個PMOS電晶體之間的節點拉至接地115（VSS），損耗可能由於第一PMOS電晶體301與第二PMOS電晶體303之間的電壓差而造成的功率。當隔離VDD功率訊號117（ISO_VDD）處於邏輯高狀態時，將兩個NMOS電晶體305、307之間的節點拉至第二記憶體電壓電源軌113（VDDM）。此確保在VDD進行電源切斷期間節點是浮接的，以通過在第一NMOS電晶體305與第二NMOS電晶體307兩端產生匹配的電壓差來防止從VDDM到接地的連接，使得兩個NMOS電晶體同時導通。交叉耦合確保在VDD斜降或斜升期間不會出現短路，從而防止若所有電晶體301、303、305、307同時操作時可能出現的功率損失。
參照圖3C，VDD功率檢測器103被設計成產生隔離VDD功率訊號117（ISO_VDD），當第一電源軌111（VDD）低於電壓閾值323時，所述隔離VDD功率訊號117轉變為邏輯高狀態，且當第一電源軌111（VDD）高於電壓閾值323時，所述隔離VDD功率訊號117轉變為邏輯低狀態。如圖3C所繪示的時序圖示出在第一電壓軌111（VDD）的斜降321期間，隔離VDD功率訊號117（ISO_VDD）將從邏輯低狀態轉變為邏輯高狀態。類似地，在第一電壓軌111（VDD）的斜升325期間，隔離VDD功率訊號117（ISO_VDD）將從邏輯高狀態轉變為邏輯低狀態。以此種方式，隔離VDD功率訊號117（ISO_VDD）向連接的電路系統指示第一電源軌111（VDD）是高於還是低於設計的閾值電壓。當第一電源軌111（VDD）上的電壓低於閾值時，隔離VDD功率訊號117（ISO_VDD）處於邏輯高狀態，且當第一電源軌111（VDD）上的電壓高於閾值時，隔離VDD功率訊號117（ISO_VDD）處於邏輯低狀態。
圖4A到圖4B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的邏輯圖及時序圖。圖4A是繪示根據實施例的雙軌式電源切斷電路101（具體來說被配置成用於時脈及晶片致能訊號的電源切斷）內的元件的電路系統示意圖。圖4B是繪示根據實施例的圖4A的示例性雙軌式電源切斷電路系統（具體來說功率檢測、電壓準位轉換器、時脈及晶片致能訊號）的訊號邏輯狀態轉變的時序圖。
雙軌式電源切斷電路系統101包括訊號反相器107、晶片致能電壓準位轉換器210及時脈電壓準位轉換器220。訊號反相器107被配置成對隔離VDD功率訊號117（ISO_VDD）進行反相以產生隔離VDD反相功率訊號119（ISO_VDD_B）。訊號反相器107包括PMOS電晶體401及NMOS電晶體403。PMOS電晶體401被配置成隔離VDD功率訊號117（ISO_VDD）連接在閘極處、第二記憶體電源軌113（VDDM）連接在汲極處且隔離VDD反相功率訊號119（ISO_VDD_B）連接在源極處。NMOS電晶體403被配置成隔離VDD功率訊號117（ISO_VDD）連接在閘極處、隔離VDD反相功率訊號119（ISO_VDD_B）連接在汲極處且源極連接到接地115（VSS）。在此配置中，PMOS電晶體401或NMOS電晶體403導通，使得電流流動，且一個關閉，使得電流不流動。當隔離VDD功率訊號117為低時，PMOS電晶體401允許電流流動，且當VDD功率訊號117（ISO_VDD）處於邏輯高狀態時，PMOS電晶體401為開路操作。當隔離VDD功率訊號117（ISO_VDD）為邏輯高狀態時，NMOS電晶體403允許電流流動，且當VDD功率訊號117（ISO_VDD）處於邏輯低狀態時，NMOS電晶體403為開路操作。因此，當隔離VDD功率訊號117（ISO_VDD）為邏輯低時，隔離VDD反相功率訊號119（ISO_VDD_B）為邏輯高狀態，且當隔離VDD功率訊號117（ISO_VDD）為邏輯高460狀態時，VDD反相功率訊號119（ISO_VDD_B）為邏輯低。訊號反相器107由第二記憶體電源軌113（VDDM）供電，且因此隔離VDD反相功率訊號119（ISO_VDD_B）處於VDDM域中。
在此實施例中，晶片致能電壓準位轉換器210包括六個電晶體，第一NMOS電晶體411、第一PMOS電晶體412、第二NMOS電晶體413、第二PMOS電晶體414、第三NMOS電晶體415及第四NMOS電晶體417。
第一NMOS電晶體411為晶片致能NMOS電晶體。第二NMOS電晶體413為用於晶片致能電壓準位轉換器210的隔離VDD反相功率訊號NMOS電晶體。第三NMOS電晶體415為用於晶片致能電壓準位轉換器210的電源切斷NMOS電晶體。第四NMOS電晶體417為晶片致能輸入NMOS電晶體。第一PMOS電晶體412為用於晶片致能電壓準位轉換器210的第一VDDM PMOS電晶體。第二PMOS電晶體414為晶片致能電壓準位轉換器210的第二VDDM PMOS電晶體。
在此實施例中，時脈電壓準位轉換器220包括六個電晶體，第一NMOS電晶體421、第一PMOS電晶體422、第二NMOS電晶體423、第二PMOS電晶體424、第三NMOS電晶體425及第四NMOS電晶體427。
第一NMOS電晶體421為時脈訊號NMOS電晶體。第一PMOS電晶體422為用於時脈電壓準位轉換器220的第一VDDM PMOS電晶體。第二NMOS電晶體423為用於時脈電壓準位轉換器220的隔離VDD反相功率訊號NMOS電晶體。第二PMOS電晶體424為用於時脈電壓準位轉換器220的第二VDDM PMOS電晶體。第三NMOS電晶體425為用於時脈電壓準位轉換器220的電源切斷NMOS電晶體。第四NMOS電晶體427為用於時脈電壓準位轉換器220的電源切斷NMOS電晶體。
晶片致能電壓準位轉換器210包括到第一電源軌（VDD）、第二記憶體電源軌113（VDDM）、晶片致能訊號123（CE）、隔離VDD功率訊號117（ISO_VDD）、隔離VDD反相功率訊號119（ISO_VDD_B）及接地115（VSS）的連接。第一NMOS電晶體411被配置成與第二NMOS電晶體413串聯，其中晶片致能訊號（CE）123連接在閘極處，汲極連接到第二PMOS電晶體414的閘極，且源極連接到第二NMOS電晶體413的汲極。第二NMOS電晶體413與連接在閘極端子處的隔離VDD反相功率訊號119（ISO_VDD_B）連接，汲極端子連接到第一NMOS電晶體411的源極，且源極連接到接地115（VSS）。第一PMOS電晶體412與第二PMOS電晶體414為交叉耦合的PMOS電晶體，在產生晶片致能輸入訊號211（CEI）時操作以將輸入訊號、晶片致能訊號123（CE）的電壓拉至第二記憶體電源軌113（VDDM）上的電壓。用於晶片致能電壓準位轉換器的反相器419連接在晶片致能訊號123（CE）與第四NMOS電晶體417的閘極之間，其中反相器419連接到VDD域。當晶片致能訊號123（CE）為邏輯低470時，此反相器配置使得第四NMOS電晶體417將晶片致能輸入訊號211（CEI）拉至邏輯低狀態。其原因在於反相器419將第四NMOS電晶體417的閘極上的晶片致能訊號123（CE）反相為邏輯高狀態，因此允許電流經第四NMOS電晶體417流到接地115（VSS）。以同樣的方式，當晶片致能訊號123（CE）為邏輯高471狀態時，晶片致能輸入訊號211（CEI）訊號可處於邏輯高狀態。以此種方式，當VDD高於VDD功率檢測器103的電壓閾值323時，晶片致能電壓準位轉換器210將晶片致能訊號123（CE）從VDD域傳輸到VDDM域中的晶片致能輸入訊號211（CEI）訊號，並且當VDD低於電壓閾值475時，將輸出晶片致能輸入訊號211（CEI）訊號拉至邏輯低狀態。
隔離VDD功率訊號117（ISO_VDD）連接到第三NMOS電晶體415的閘極，使得當隔離VDD功率訊號117（ISO_VDD）處於邏輯高狀態時，電流流經電晶體，且當隔離VDD功率訊號117（ISO_VDD）處於邏輯低狀態時，第三NMOS電晶體415為開路操作。當隔離VDD功率訊號117（ISO_VDD）為邏輯高狀態時，第三NMOS電晶體415將晶片致能輸入訊號211（CEI）拉至接地。所述配置進一步將晶片致能輸入訊號211（CEI）連接到用於晶片致能電壓準位轉換器212的第一VDDM PMOS電晶體的閘極，使得當晶片致能輸入訊號211（CEI）處於邏輯低狀態時，電晶體允許電流流動。因此，隔離VDD功率訊號117（ISO_VDD）使得晶片致能輸入訊號211（CEI）被拉至接地115（VSS）或邏輯低狀態，此進一步使得第一個耦合的VDDM PMOS電晶體412處於操作狀態，而第二PMOS電晶體414處於關閉狀態，充當開路。由於隔離VDD功率訊號117（ISO_VDD）將晶片致能輸入訊號211（CEI）拉至接地115（VSS），當第一電源軌111（VDD）上的電壓下降到設計的電壓閾值475以下時，晶片致能輸入訊號211（CEI）處於邏輯低狀態。
時脈電壓準位轉換器220包括到第一電源軌（VDD）、第二記憶體電源軌113（VDDM）、時脈訊號121（CLK）、隔離VDD功率訊號117（ISO_VDD）、隔離VDD反相功率訊號119（ISO_VDD_B）及接地115（VSS）的連接。時脈NMOS電晶體421被配置成與第二NMOS電晶體423串聯，其中時脈訊號121（CLK）連接在閘極處，汲極連接到第二PMOS電晶體424的閘極，且源極連接到第二NMOS電晶體423的汲極。第二NMOS電晶體423被配置成具有連接在閘極端子處的隔離VDD反相功率訊號119（ISO_VDD_B），連接到第一NMOS電晶體421的源極的汲極端子及連接到接地115（VSS）的源極。第一PMOS電晶體422與第二PMOS電晶體424是交叉耦合的PMOS電晶體，在產生時脈輸入訊號221（CLKI）訊號時，操作以將輸入訊號、時脈訊號121（CLK）的電壓拉至第二記憶體電源軌113（VDDM）上的電壓。反相器（時脈電壓準位轉換器反相器429）連接在時脈訊號121（CLK）與第四NMOS電晶體427的閘極之間，且反相器連接到VDD域。當時脈訊號121（CLK）為邏輯低480狀態時，此反相器配置使得第四NMOS電晶體427將時脈輸入訊號221（CLKI）訊號拉至邏輯低狀態。其原因在於時脈電壓準位轉換器反相器429在第四NMOS電晶體427的閘極上將邏輯低時脈121（CLK）訊號反相為邏輯高狀態，因此允許電流經第四NMOS電晶體427流到接地115（VSS）。以同樣的方式，當時脈121（CLK）訊號為邏輯高481時，時脈輸入訊號221（CLKI）可處於邏輯高狀態。以此種方式，當VDD高於電壓閾值480、481時，時脈電壓準位轉換器220將時脈121（CLK）訊號從VDD域傳輸到VDDM域中的時脈輸入訊號221（CLKI）訊號，並且當VDD低於電壓閾值485時，將時脈輸入訊號221（CLKI）訊號拉至邏輯低狀態。此外，反相時脈VDDM 223（CLKBM）為第一NMOS電晶體421的汲極處的電壓，第一NMOS電晶體421還連接到第二PMOS電晶體424的閘極端子。反相時脈VDDM 223（CLKBM）訊號為時脈輸入訊號221（CLKI）的反相490。
隔離VDD功率訊號117（ISO_VDD）連接到第三NMOS電晶體425的閘極，使得當隔離VDD功率訊號117（ISO_VDD）處於邏輯高狀態時，電流流經電晶體，且當隔離VDD功率訊號117（ISO_VDD）處於邏輯低狀態時，第三NMOS電晶體425為開路操作。當隔離VDD功率訊號117（ISO_VDD）為邏輯高狀態時，第三NMOS電晶體425將時脈輸入訊號221（CLKI）拉至接地。所述配置進一步將時脈輸入訊號221（CLKI）連接到用於時脈電壓準位轉換器220的第一VDDM PMOS電晶體的閘極，使得當時脈輸入訊號221（CLKI）處於邏輯低狀態時，電晶體允許電流流動。因此，隔離VDD功率訊號117（ISO_VDD）使得時脈輸入訊號221（CLKI）被拉至接地115（VSS）或邏輯低狀態，此進一步使得第一個PMOS電晶體422處於操作狀態，而第二PMOS電晶體424處於關閉狀態，充當開路。由於隔離VDD功率訊號117（ISO_VDD）因此將時脈輸入訊號221（CLKI）拉至接地115（VSS），當第一電源軌111（VDD）上的電壓下降到設計的電壓閾值485以下時，時脈輸入訊號221（CLKI）處於邏輯低狀態。
交叉耦合的電晶體配置確保第一PMOS電晶體412或第二PMOS電晶體414以導通狀態操作，使得電流從汲極流向源極，且另一者以關閉狀態操作，使得電流不流動。當VDD下降到電壓閾值323以下或當晶片致能訊號123（CE）為邏輯低狀態時，晶片致能輸入訊號211（CEI）被拉至邏輯低狀態。其原因在於第三NMOS電晶體415或第四NMOS電晶體417將處於導通狀態，並將晶片致能輸入（CEI）訊號211拉至邏輯低狀態。當第二PMOS電晶體414導通時，晶片致能輸入訊號被拉至VDDM，此在用於晶片致能電壓準位轉換器的第一NMOS電晶體411及隔離VDD反相功率訊號NMOS電晶體二者皆導通時發生。當隔離VDD反相功率訊號119（ISO_VDD_B）為邏輯高狀態且晶片致能訊號123（CE）為邏輯高狀態時，這些電晶體導通，使得第二PMOS電晶體414的閘極被拉至接地115（VSS）。
交叉耦合的電晶體配置確保第一PMOS電晶體422或第二PMOS電晶體424以導通狀態操作，使得電流從汲極流向源極，且另一者以關閉狀態操作，使得電流不會流動。此進一步意味著反相時脈VDDM 223（BLKBM）或時脈輸入訊號221（CLKI）處於邏輯高狀態，而另一者處於邏輯低狀態。當VDD 111高於電壓閾值時，隔離VDD功率訊號117（ISO_VDD）為邏輯低狀態，隔離VDD反相功率訊號119（ISO_VDD_B）為邏輯高狀態，第二NMOS電晶體423導通，且第三NMOS電晶體425關閉。若時脈訊號為邏輯高狀態，則第一NMOS電晶體421導通，且第三NMOS電晶體425及第四NMOS電晶體427關閉。以此種方式，第二NMOS電晶體423與第三NMOS電晶體425的電晶體堆疊將把反相時脈VDDM拉至接地115（VSS），且第三NMOS電晶體425及第四NMOS電晶體427將作為開路操作。因此，當VDD高於電壓閾值323且時脈為邏輯高狀態時，時脈輸入訊號221（CLKI）為邏輯高狀態，且反相時脈VDDM為邏輯低狀態。在時脈訊號與隔離VDD功率訊號117（ISO_VDD）的所有其他組合中，時脈輸入訊號221（CLKI）為邏輯低狀態，且反相時脈VDDM 223（CLKBM）為邏輯高狀態。在其中時脈輸入訊號221（CLKI）被拉低的情況下，第一PMOS電晶體422被導通，且反相時脈VDDM 223（CLKBM）被拉至VDDM 113。在其中反相時脈VDDM 223（CLKBM）訊號被拉低的情況下，第二PMOS電晶體424被導通，且時脈輸入訊號221（CLKI）被拉至VDDM 113。
圖5A到圖5B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的閂鎖器的電路圖及時序圖。圖5A是如圖2中的方塊圖中所繪示的晶片致能閂鎖器電路230的示例性實施例。圖5B是繪示圖5A中的示例性閂鎖器配置的訊號邏輯狀態轉變的時序圖。
示例性晶片致能閂鎖器230實施例包括八個電晶體：第一NMOS電晶體501、第一PMOS電晶體503、第二NMOS電晶體505、第二PMOS電晶體507、第三NMOS電晶體511、第三PMOS電晶體513、第四NMOS電晶體515及第四PMOS電晶體517。晶片致能閂鎖器電路230進一步包括第一反相器509、第二反相器519及第三反相器510。第一反相器509及第二反相器519在訊號被第二NMOS電晶體505及第三PMOS電晶體513的閘極接收之前對時脈輸入訊號221（CLKI）訊號進行反相。
第一NMOS電晶體501是用於晶片致能閂鎖器230的第一晶片致能輸入NMOS電晶體。第一PMOS電晶體503是用於晶片致能閂鎖器230的第一時脈輸入PMOS電晶體。第二NMOS電晶體505是用於晶片致能閂鎖器230的第一時脈輸入NMOS電晶體。第二PMOS電晶體507是用於晶片致能閂鎖器230的第一晶片致能輸入PMOS電晶體。第三NMOS電晶體511是用於晶片致能閂鎖器230的第二晶片致能輸入NMOS電晶體。第三PMOS電晶體513是用於晶片致能閂鎖器230的第二時脈輸入PMOS電晶體。第四NMOS電晶體515是用於晶片致能閂鎖器230的第二時脈輸入NMOS電晶體。第四PMOS電晶體517是用於晶片致能閂鎖器230的第二晶片致能輸入PMOS電晶體。第一反相器509是晶片致能閂鎖器230時脈輸入訊號221（CLKI）反相器。第二反相器519是晶片致能閂鎖器230時脈輸入訊號221（CLKI）反相器。第三反相器510是晶片致能閂鎖器230內部訊號反相器。
再次參考圖4A到圖4B，在第一電壓軌111（VDD）進行電源切斷期間，晶片致能輸入訊號211（CEI）及時脈輸入訊號221（CLKI）二者皆連結到接地115（VSS）。具體來說，是當第一電源軌111（VDD）上的電壓低於設計的閾值電壓且由晶片致能電壓準位轉換器210及時脈電壓準位轉換器220接收到隔離VDD功率訊號117（ISO_VDD）時。由於時脈輸入訊號221（CLKI）處於邏輯低狀態，因此電流被允許流經第一PMOS電晶體503及第二NMOS電晶體505。由於時脈輸入訊號221（CLKI）在 在第四NMOS電晶體515的閘極端子上為邏輯低狀態，且反相訊號在PMOS電晶體513的閘極端子上為邏輯高狀態，因此當時脈輸入訊號221（CLKI）處於邏輯低狀態時，電流不流經第三PMOS電晶體513及第四NMOS電晶體515。當電流流經第一NMOS電晶體501及第一PMOS電晶體503時，VDDM訊號電壓被保持在反相器510的輸入側上。此邏輯高狀態被第三反相器510反相，並使得晶片致能邏輯將晶片致能輸入訊號與邏輯低570狀態互相匹配。類似地，當晶片致能輸入訊號211（CEI）為邏輯高狀態時，反相器的輸入通過第二NMOS電晶體505及第二PMOS電晶體507拉至接地，使得晶片致能閂鎖器訊號129（CEL）訊號將晶片致能輸入訊號211（CEI）訊號匹配為邏輯高550狀態。當時脈輸入訊號221（CLKI）被拉低時，第三PMOS電晶體513及第四NMOS電晶體515被禁能，因此第三NMOS電晶體511及第四PMOS電晶體517的操作狀態不影響晶片致能閂鎖器訊號129（CEL）的邏輯狀態。
若時脈輸入訊號221（CLKI）為邏輯高狀態，則第三PMOS電晶體513及第四NMOS電晶體515正在傳輸，而第一PMOS電晶體503及第二NMOS電晶體505關閉。因此，若當時脈輸入訊號221（CLKI）變為邏輯高狀態時，晶片致能閂鎖器訊號129（CEL）處於邏輯低狀態，則晶片致能閂鎖器訊號129（CEL）將保持在邏輯低580狀態。其原因在於在第三PMOS電晶體513開始傳輸從而在VDDM處將反相器的輸入拉高時第三NMOS電晶體511導通。此外，保持在邏輯低狀態的晶片致能閂鎖器將保持第四PMOS電晶體517關閉。若當時脈輸入訊號221（CLKI）變為邏輯高狀態時，晶片致能閂鎖器訊號129（CEL）處於邏輯高狀態，則晶片致能閂鎖器訊號129（CEL）將保持在邏輯高560狀態。其原因在於在第四NMOS電晶體515傳輸從而在VSS 115處將第三反相器510的輸入拉低時第四PMOS電晶體517導通。此外，保持在邏輯高狀態的晶片致能閂鎖器訊號129（CEL）將保持第三NMOS電晶體511關閉。以此種方式，當時脈輸入訊號221（CLKI）變高時，保持晶片致能閂鎖器訊號129（CEL）。由於第一NMOS電晶體501及第一PMOS電晶體503被禁能，因此不傳輸晶片致能輸入訊號211（CEI），且因此若觸發590晶片致能輸入訊號211（CEI），則保持晶片致能閂鎖器訊號129（CEL）。
圖6A到圖6B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的閂鎖器的電路圖及時序圖。圖6A是示例性閂鎖器電路圖，且圖6B是與圖6A中的示例性閂鎖器電路圖600相關聯的時序圖。除了圖6A中所示的示例性閂鎖器600分別接收來自反相時脈VDDM 223（CLKBM）及內部時脈125（ICLK）的輸入，而不是晶片致能輸入訊號211（CEI）及時脈輸入訊號221（CLKI）訊號以外，圖6A中所示的示例性閂鎖器600與圖5A中所示的示例性閂鎖器500相同。此外，時脈閂鎖器電路600的輸出是時脈閂鎖器訊號127（CLKL），而不是晶片致能閂鎖器訊號129（CEL）。圖6A是如圖2中的方塊圖中所繪示的時脈閂鎖器電路240的示例性實施例。與圖5A中所示的晶片致能閂鎖器500相同，當內部時脈125（ICLK）訊號處於邏輯低650、670狀態時，示例性閂鎖器600將輸入反相時脈VDDM 223（CLKBM）訊號的邏輯狀態傳輸為輸出時脈閂鎖器訊號127（CLKL）。當內部時脈125（ICLK）訊號為邏輯高660狀態時，輸入反相時脈VDDM 223（CLKBM）訊號不會被傳輸，相反，當內部時脈125（ICLK）訊號從邏輯低狀態轉變為邏輯高狀態時，時脈閂鎖器訊號127（CLKL）保持在其邏輯狀態。因此，當內部時脈訊號125（ICLK）為邏輯低狀態且反相時脈VDDM 223（CLKBM）為邏輯高狀態時，時脈閂鎖器訊號127（CLKL）在VDDM 113處也處於邏輯低 650狀態。類似地，當內部時脈訊號125（ICLK）為邏輯低狀態且反相時脈VDDM 223（CLKBM）為邏輯低狀態時，時脈閂鎖器訊號127（CLKL）在VSS 115處也處於邏輯低670狀態。最後，由於未傳輸690反相時脈VDDM 223（CLKBM）輸入，因此當內部時脈125（ICLK）觸發至邏輯高680狀態時，時脈閂鎖器訊號127（CLKL）將保持在其當前邏輯狀態。
在第一電源軌111（VDD）進行電源切斷期間，反相時脈VDDM 223（CLKBM）被拉至邏輯高狀態。因此，不允許電流流經第一反相時脈記憶體PMOS電晶體601，但是允許電流流經第一反相時脈記憶體NMOS電晶體607。此外，在第一電源軌111（VDD）進行電源切斷期間，內部時脈訊號125（ICLK）被拉至邏輯低狀態。因此，允許電流流經第一內部時脈PMOS電晶體603及第一內部時脈NMOS電晶體605。以此種方式，在第一電源軌111（VDD）進行電源切斷期間，時脈閂鎖器訊號反相器610的輸入通過第一內部時脈NMOS電晶體605及第一反相時脈記憶體NMOS電晶體607拉至接地。時脈閂鎖器訊號反相器610因此在第一電源軌111（VDD）進行電源切斷期間將邏輯低的接地輸入反相，並將時脈閂鎖器訊號127（CLKL）拉至邏輯高狀態。當內部時脈125（ICLK）拉至接地115（VSS）時，設置時脈輸入PMOS電晶體613及設置時脈輸入NMOS電晶體615電晶體被禁能。
在此實施例中，在第一電壓軌111（VDD）進行電源切斷期間，時脈閂鎖器訊號127（CLKL）被拉至邏輯高狀態。將時脈閂鎖器訊號241（CLKL）拉至邏輯高狀態的方案可被用來防止時脈產生器105基於晶片致能閂鎖器訊號129（CEL）的邏輯狀態而被觸發導通或關閉。因此，由於晶片致能訊號上的浮接電壓不會導通時脈產生器105，因此減少額外的動態功率使用的風險。因此，讀取/寫入迴圈利用的功率會更少。
圖7A到圖7B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的閂鎖器的附加電路圖及時序圖。除了圖7A中所示的示例性閂鎖器700包括NOR邏輯閘極710而不是時脈閂鎖器訊號反相器610以外，圖7A中所示的示例性閂鎖器700與圖6A中所示的示例性閂鎖器600相同。NOR邏輯閘極710接收閂鎖器電路的內部輸入訊號及隔離VDD功率訊號117（ISO_VDD）。NOR邏輯閘極的輸出是時脈閂鎖器訊號127（CLKL）。圖7B是圖7A中閂鎖器700配置的示例性時序圖。
如圖7B中所繪示，除非兩個輸入皆為邏輯低，否則NOR閘極的輸出為邏輯低狀態。在第一電源軌111（VDD）進行電源切斷期間，隔離VDD功率訊號117（ISO_VDD）為邏輯高狀態，因此在第一電壓軌111（VDD）進行電源切斷期間，NOR閘極的輸出（時脈閂鎖器訊號127（CLKL））將被拉至邏輯低720狀態。若第一電壓軌111（VDD）高於閾值電壓，則隔離VDD功率117（ISO_VDD）訊號將為邏輯低狀態，且NOR邏輯閘極710將作為反相器操作，與圖5、圖6中的反相器510、610相同。類似於圖6A到圖6B，若當內部時脈125（ICLK）轉變至邏輯高狀態時，時脈閂鎖器訊號127（CLKL）為邏輯低，則時脈閂鎖器訊號127（CLKL）將被設置在當前邏輯低730狀態，直到內部時脈125（ICLK）訊號轉變回邏輯低狀態。
在此實施例中，在第一電壓軌111（VDD）進行電源切斷期間，時脈閂鎖器訊號127（CLKL）被拉至邏輯低狀態。將時脈閂鎖器訊號127（CLKL）拉至邏輯低狀態的方案可被用來防止時脈產生器105基於晶片致能閂鎖器訊號129（CEL）的邏輯狀態而可觸發導通或關閉。此實施例可在某些設計中被利用，以使得能夠降低晶片致能閂鎖器訊號129中的浮接阻止時脈產生器105致能的風險。
圖8是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的時脈產生器800的圖。圖8中的時脈產生器800可為圖1中的示例性時脈產生器105的示例性實施例。時脈產生器800具有到時脈閂鎖器訊號127（CLKL）、晶片致能閂鎖器訊號129（CEL）、重置訊號141（RESET）、時脈訊號121（CLK）、第二記憶體電源軌113（VDDM）及接地115（VSS）的連接。時脈產生器800還包括第一NMOS電晶體803（N1）、第二NMOS電晶體805（N2）、重置PMOS電晶體809、重置閂鎖器810（LATCH）、用於閂鎖器輸入807的邏輯（與（AND））閘極、時脈致能訊號801（CLK_EN）、內部反相時脈訊號811（ICLKB）及時脈產生器反相器813。連接用於閂鎖器輸入807的邏輯（AND）閘極以接收時脈閂鎖器127（CLKL）訊號及晶片致能閂鎖器訊號129（CEL）。用於閂鎖器輸入807的邏輯（AND）閘極產生時脈致能訊號801（CLK_EN）。時脈致能訊號801（CLK_EN）連接到第二NMOS電晶體805（N2）的閘極端子及時脈產生器閂鎖器810（LATCH）。
第一NMOS電晶體803（N1）及第二NMOS電晶體805（N2）串聯配置，使得當NMOS電晶體803、805（N1及N2）二者皆以導通狀態操作時，內部反相時脈811（ICLKB）連接到接地。第一NMOS電晶體803（N1）接收來自閘極端子的時脈121（CLK）訊號，並配置為內部反相時脈811（ICLKB）位於汲極處且第二NMOS電晶體805（N2）的汲極連接到源極。時脈訊號一般來說處於VDD電壓域中。第二NMOS電晶體被配置成時脈致能訊號801（CLK_EN）連接到閘極端子、第一NMOS電晶體803（N1）的源極連接到汲極且源極連接到接地115（VSS）。
當NMOS電晶體803、805（N1及N2）二者皆處於導通狀態時，時脈產生器800產生內部時脈訊號125（ICLK）。一般來說在操作狀態下，第二NMOS電晶體805（N2）導通，且時脈121（CLK）在邏輯高狀態與邏輯低狀態之間觸發，使得第一NMOS電晶體803（N1）在導通狀態與關閉狀態之間觸發。當由於內部反相時脈連接到接地115（VSS）而NMOS電晶體803、805（N1及N2）二者皆處於導通狀態時，內部反相時脈811（ICLKB）為邏輯低。當NMOS電晶體中的任一者關閉，使得電流不流經電晶體時，內部反相時脈811（ICLKB）為邏輯高狀態。內部反相時脈811（ICLKB）通過時脈產生器反相器813連接到內部時脈訊號125（ICLK）。因此，當在VDD進行電源切斷期間NMOS電晶體803、805（N1或N2）中的任一者被禁能（例如當第二NMOS電晶體805（N2）被禁能）時，內部時脈125（ICLK）被拉低。
重置PMOS電晶體809配置成重置訊號141（RESET）連接到閘極端子、第二記憶體電源軌113（VDDM）連接到汲極且內部反相時脈811（ICLKB）連接到源極。在此配置中，重置訊號可在致能同時迴圈速率斜升期間觸發重置PMOS電晶體809或將時脈產生器800保持在重置模式。此外，時脈產生器800包括時脈同步系統820，所述時脈同步系統820包括具有時脈致能訊號801（CLK_EN）及重置訊號141（RESET）訊號的時脈產生器閂鎖器810（LATCH）。時脈產生器閂鎖器810（LATCH）保持時脈致能801（CLK_EN）或重置訊號141（RESET），使得內部反相時脈811（ICLKB）可與重置訊號同步。
在示例性實施例中，時脈產生器800被配置成使得當第一電源軌111（VDD）進行電源切斷時，時脈致能801（CLK_EN）被拉至邏輯低狀態。由於晶片致能閂鎖器訊號129（CEL）被拉低且當輸入為邏輯低時，用於閂鎖器輸出的邏輯AND閘極的輸出將總是輸出邏輯低訊號，因此時脈致能801（CLK_EN）被拉至邏輯低狀態。當時脈致能801（CLK_EN）拉至邏輯低狀態時，第二NMOS電晶體805（N2）被禁能。因此，無論第一NMOS電晶體803（N1）是否被致能，內部反相時脈都被拉至將內部反相時脈811（ICLKB）拉至邏輯低狀態的邏輯高狀態。一般來說，時脈產生器閂鎖器810（LATCH）及重置PMOS電晶體809既不在VDD進行電源切斷期間也不在一般時脈產生器800操作期間被觸發。重置電晶體及時脈產生器閂鎖器810（LATCH）一般在時脈產生器800致能（例如VDD斜升325）期間被觸發。時脈產生器800訊號位於VDDM域（內部反相時脈811（ICLKB）、內部時脈125（ICLK）及時脈致能801（CLK_EN））中。時脈產生器800配置在VDD進行電源切斷321期間迫使內部時脈125（ICLK）為邏輯低狀態，且因此若第二NMOS電晶體805（N2）的晶片致能輸入129、211、221（例如，CEL、CEI、CLKI）是浮接的且使電晶體處於操作狀態，則減少了將被連續讀取/寫入訊號消耗的動態功率。
圖9是繪示根據實施例的被配置成用於具有位址電壓準位轉換器的記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的圖。除了圖9中所示的示例性電路系統900包括額外的位址電壓準位轉換器901以外，圖9中所示的示例性電路系統900與圖4A中所示的示例性電路系統400相同。位址電壓準位轉換器901可與時脈電壓準位轉換器220、晶片致能電壓準位轉換器210、寫入致能電壓準位轉換器1001及資料線電壓準位轉換器1101包括在一起。除了位址電壓準位轉換器901接收位址訊號910（ADR [0:n-1]）並輸出位址訊號VDDM 920（ADRM [0:n-1]）以外，其與晶片致能電壓準位轉換器210相同。類似於晶片致能電壓準位轉換器210，位址電壓準位轉換器901將位址訊號910（ADR [0:n-1]）從VDD域傳輸到VDDM域中的輸出位址訊號VDDM 920（ADRM [0:n-1]）。此外，當VDD電壓斜降到設計的電壓閾值323以下時，位址電壓準位轉換器901將位址訊號VDDM 920（ADRM [0:n-1]）拉至邏輯低狀態。特別來說，當位址電壓準位轉換器901接收到隔離VDD功率訊號117（ISO_VDD）時，其將位址訊號VDDM 920（ADRM [0:n-1]）拉至邏輯低狀態。
圖10是繪示根據實施例的被配置成用於具有寫入致能電壓準位轉換器的記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的圖。除了圖10中所示的示例性電路系統1000包括額外的寫入致能電壓準位轉換器1001以外，圖10中所示的示例性電路系統1000與圖4A中所示的示例性電路系統400相同。寫入致能電壓準位轉換器1001可與時脈電壓準位轉換器220、晶片致能電壓準位轉換器210、位址電壓準位轉換器901及資料線電壓準位轉換器1101一起被包括。除了寫入致能電壓準位轉換器1001接收寫入致能1010（WE）訊號並輸出寫入致能VDDM 1020（WEM）訊號以外，其與晶片致能電壓準位轉換器210相同。類似於晶片致能電壓準位轉換器210，寫入致能電壓準位轉換器1001將寫入致能訊號1010（WE）從VDD域傳輸到VDDM域中的輸出寫入致能VDDM 1020（WEM）。此外，當VDD電壓斜降到設計的電壓閾值323以下時，寫入致能電壓準位轉換器1001將寫入致能VDDM 1020（WEM）拉至邏輯低狀態。特別來說，當寫入致能電壓準位轉換器1001接收到隔離VDD功率訊號117（ISO_VDD）時，其將寫入致能VDDM 1020（WEM）拉至邏輯低狀態。
圖11是繪示根據實施例的被配置成用於具有資料線電壓準位轉換器的記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的圖。除了圖11中所示的示例性電路系統1100包括額外的資料線電壓準位轉換器1101以外，圖11中所示的示例性電路系統1100與圖4A中所示的示例性電路系統400相同。資料線電壓準位轉換器1101可與時脈電壓準位轉換器220、晶片致能電壓準位轉換器210、位址電壓準位轉換器901及寫入致能轉換器1001包括在一起。除了資料線電壓準位轉換器1101接收資料線1110（D [0:m-1]）並輸出資料線VDDM 1120（DM [0:m-1]）以外，其與晶片致能電壓準位轉換器210相同。類似於晶片致能電壓準位轉換器210，資料線電壓準位轉換器1101將資料線1110（D [0:m-1]）從VDD域傳輸到VDDM域中的輸出資料線VDDM 1120（DM [0:m-1]）。此外，當VDD電壓斜降到設計的電壓閾值323以下時，資料線電壓準位轉換器1101將資料線VDDM 1120（DM [0:m-1]）拉至邏輯低狀態。特別來說，當資料線電壓準位轉換器1101接收到隔離VDD功率訊號117（ISO_VDD）時，其將資料線VDDM 1120（DM [0:m-1]）拉至邏輯低狀態。在具有多儲存陣列的記憶體配置中，資料線1110（D [0:m-1]）可為特定儲存陣列的資料線，例如左儲存陣列（D [0:mL-1]）或右儲存陣列（D [0:mR-1]）的資料線。
圖12是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的圖。在此實施例中，雙軌式電源切斷電路101被配置有到VDD功率檢測器103的連接及到用於輸入的相關電壓準位轉換器處的所有輸入（例如，D [0:mL-1]、D [0:mR-1]、ADR [0:n-1]、WE、CLK及CE）的連接。此實施例被設計成使得當相關電壓準位轉換器電路接收到隔離VDD功率訊號117時，所有輸入引腳皆被禁能。因此，當第一電壓軌111（VDD）斜降到電壓閾值323以下時，輸入訊號中的每一者被拉至邏輯低狀態。針對圖4A中的晶片致能訊號123（CE）及時脈訊號121（CLK）闡述了此種電源切斷設計。由於與輸入訊號相關聯的電晶體（例如，411、417、421、427）在進行電源切斷期間被禁能，因此此使得漏電流的可能性減小。由於與輸入訊號相關聯的電晶體被禁能，因此VDD域反相器（例如419、429）處的任何浮接電壓皆不能將相關電晶體觸發成電流將流動的導通狀態。沒有此種電源切斷設計，在電源切斷期間觸發成導通狀態的電晶體將形成從VDDM 113到接地115的路徑，此路徑會導致漏電流。以此種方式，在電源切斷期間將所有輸入訊號拉至接地以減少漏電流。
在其他實施例中，隔離VDD功率訊號117（ISO_VDD）連接到幾個電壓準位轉換器，但不是用於所有輸入訊號的電壓準位轉換器。對於沒有連接到隔離VDD功率訊號117（ISO_VDD）的電壓準位轉換器，在VDD 111電源切斷期間，與所述輸入訊號相關聯的電晶體可被觸發成導通操作狀態。由於電壓準位轉換器電路不包括用於在電源切斷期間禁能輸入訊號的額外電晶體，因此這些實施例可以利用這些減少的面積損失。由於隔離VDD功率訊號117（ISO_VDD）沒有拉至電壓準位轉換器以迫使相關的訊號為邏輯低狀態，因此額外的電晶體沒有被放入所述設計中。因此帶來更少的組件及更少的面積損失。此實施例平衡了面積損失與漏電流損耗，以滿足特定的設計目標。在這些實施例中，隔離VDD功率訊號117（ISO_VDD）可連接到用於時脈訊號121（CLK）及晶片致能訊號123（CE）的電壓準位轉換器，但是不用於例如寫入致能訊號（WE）的輸入訊號。如圖4A到圖4B中所述，此設計在電源切斷期間禁能時脈產生器105，以降低功耗，同時由於在其他電壓準位轉換器（例如，寫入致能電壓準位轉換器1001）上缺少額外的電晶體而使得面積損失減少。
圖13是根據實施例的用於對記憶體（例如，SRAM）中雙軌式電源系統電源切斷的示例性方法1300的流程圖。為容易理解，圖13的步驟是參照先前闡述的結構所提供，但是應理解，這些步驟可使用各種結構來執行。具體來說，是一種用於當VDDM保持通電時在VDD電源切斷期間保持供電的低功率方法。此方法可通過例如圖1、圖2、圖12中100、200、1200中顯示的電路來實施。一般通過受控斜降對VDD電源線進行電源切斷1310。VDD上的功率由檢測電路系統1320（例如圖1、圖2、圖3及圖12中的VDD功率檢測器103）檢測。當檢測到VDD低於電壓閾值1330時，在功率檢測電路系統處產生隔離訊號。隔離訊號可為圖1、圖2、圖3、圖4、圖7、圖9、圖10、圖11、圖12中的隔離VDD功率117（ISO_VDD）訊號。在各種邏輯電路處接收隔離訊號，以將時脈產生器1340禁能。邏輯電路可包括例如電壓準位轉換器（例如，晶片致能電壓準位轉換器、時脈電壓準位轉換器、寫入致能電壓準位轉換器、位址線電壓準位轉換器、資料線電壓準位轉換器）、反相器及閂鎖器電路。邏輯電路可為圖1、圖2、圖3、圖4、圖7、圖9、圖10、圖11中的邏輯電路，例如訊號反相器107、時脈閂鎖器電路240、晶片致能電壓準位轉換器210、時脈電壓準位轉換器220、位址電壓準位轉換器901、寫入致能電壓準位轉換器1001及資料線電壓準位轉換器1101。時脈產生器可為圖1、圖2、圖8及圖12中的時脈產生器105。
根據一些實施例，提供了用於積體式雙軌式記憶體（例如，SRAM）電源切斷的系統及方法。在一實例中，電路系統包括時脈產生器、邏輯電壓軌（VDD）、記憶體電壓軌（VDDM）及用於VDD的功率檢測器。功率檢測器被配置成在電源切斷期間當VDD斜降到指定的電壓以下時產生隔離功率訊號。隔離功率訊號進一步通過一系列邏輯電路系統連接到時脈產生器，使得時脈產生器在VDD電源切斷期間被禁能。以此種方式，利用電源切斷方案的元件可通過防止時脈產生器觸發額外的讀取/寫入迴圈來保持功率。所述電路系統可例如包括用於時脈訊號及晶片致能訊號的電壓準位轉換器電路。隔離功率訊號可連接到晶片致能訊號的電壓準位轉換器，使得晶片致能訊號在VDD斜降期間被拉至邏輯低狀態。類似地，在VDD斜降期間，通過隔離功率訊號到時脈電壓準位轉換器的額外連接，時脈訊號可被拉至指定的邏輯狀態。在一個實例中，時脈訊號被拉至邏輯高狀態，使得通過允許在VDD斜升期間觸發晶片致能，可更容易地對時脈產生器致能。在另一實例中，時脈訊號被拉至邏輯低狀態，使得即使晶片致能訊號被觸發至邏輯高狀態，時脈產生器也被阻止觸發讀取/寫入迴圈。在一些實施例中，閂鎖器電路系統被配置在輸入訊號電壓準位轉換器（例如，晶片致能訊號、時脈、位址、寫入致能）之間，使得閂鎖器僅在時脈產生器的內部時脈處於邏輯低狀態時才傳輸。用於晶片致能的閂鎖器電路可通過在時脈電壓準位轉換器處產生的時脈輸入訊號被迫成為邏輯0，以確保時脈產生中的下拉NMOS電晶體不被觸發。在此實例中，用於晶片致能的閂鎖器電路被配置有時脈輸入訊號作為輸入，而不是內部時脈訊號。在一些實施例中，所述邏輯電路系統包括多個閂鎖器電路，以及多個電壓準位轉換器電路，被配置成在所述第一電壓軌上的電壓與第二電壓軌上的電壓之間對多個邏輯訊號的電壓進行轉換。在一些實施例中，所述電壓準位轉換器電路包括用於與所述儲存電路相關聯的每一輸入引腳的電壓準位轉換器；其中當所述電壓準位轉換器電路接收到所述隔離功率訊號時，每一電壓準位轉換器輸出被拉低。在一些實施例中，所述電壓準位轉換器電路包括用於時脈訊號的電壓準位轉換器，以及用於所述致能訊號的電壓準位轉換器。在一些實施例中，當用於所述時脈訊號的所述電壓準位轉換器接收到所述隔離功率訊號時，將用於所述時脈訊號的所述電壓準位轉換器的所述輸出接地。在一些實施例中，用於所述時脈訊號的所述電壓準位轉換器的所述輸出及用於所述致能訊號的所述電壓準位轉換器的所述輸出傳播到致能閂鎖器電路。在一些實施例中，所述致能閂鎖器電路的輸出由所述時脈產生器接收並觸發所述時脈產生器。在一些實施例中，所述的雙軌式電源切斷系統，還包括時脈閂鎖器，所述時脈閂鎖器被配置成接收所述時脈產生器的輸出及用於所述時脈訊號的所述電壓準位轉換器的反向輸出。在一些實施例中，所述時脈產生器被配置成接收所述致能閂鎖器電路的輸出及所述時脈閂鎖器的輸出二種；其中在第一電源軌電源切斷期間，所述時脈產生器被所述致能閂鎖器電路的所述輸出或所述時脈閂鎖器電路的所述輸出禁能。
根據一些實施例，提供了用於對具有多個電源軌的儲存陣列電源切斷的系統及方法。具體來說，當VDDM在SRAM內保持通電的同時對積體式雙軌式系統的VDD電源切斷。此可能發生在VDD緊接在VDDM之前斜降時，或者VDDM在VDD已進行電源切斷後的一段時間內保持通電處。在此示例性實施例中，功率檢測電路系統連接到VDD電源線，使得當VDD斜降到低於設計的電壓閾值323時，將產生隔離功率訊號。隔離訊號連接到內部訊號的多個邏輯電路，以保持動態功率，否則當電晶體由浮接電壓觸發時可能會浪費動態功率。特別來說，時脈產生器的內部時脈可被禁能，以防止SRAM內額外的讀取/寫入迴圈。在某些實施例中，通過在用於晶片致能的電壓準位轉換器處禁能晶片致能訊號來禁能內部時脈訊號。在其他實施例中，通過迫使時脈輸入訊號及晶片致能訊號二者為邏輯低狀態來禁能內部時脈訊號。在額外的實施例中，隔離功率訊號可連接到位址引腳、資料引腳或寫入致能引腳。在某些實施例中，隔離功率訊號被拉至所有輸入引腳的電壓準位轉換器，使得用於相關電壓準位轉換器的所有電晶體可被拉至邏輯低狀態。在這些實施例中，由於電壓準位轉換器內的電晶體不會被電壓準位轉換器的VDD反相器處的浮接電壓觸發，因此漏電流減小。在一些實施例中，對儲存電路的電源軌進行電源切斷的方法包括：當第二電壓軌保持通電時對第一電壓軌進行電源切斷，其中對所述第一電壓軌進行電源切斷的所述方法包括：使用功率檢測電路系統檢測所述第一電壓軌上的電壓；當檢測到所述第一電壓軌低於電壓閾值時，產生隔離訊號；在多個邏輯電路處接收所述隔離訊號以禁能時脈產生器。在一些實施例中，所述邏輯電路包括用於多個輸入引腳的電壓準位轉換器電路。在一些實施例中，所述輸入引腳包括多個位址引腳、多個資料引腳、時脈引腳及寫入致能引腳。在一些實施例中，當相應的電壓準位轉換器中的每一者接收到所述隔離訊號時，迫使所述電壓準位轉換器電路的輸出為邏輯低狀態。在一些實施例中，所述的方法，還包括多個閂鎖器電路，所述多個閂鎖器電路接收電壓準位轉換器的輸出，並為所述時脈產生器產生傳播晶片致能訊號。在一些實施例中，所述電壓準位轉換器電路被配置成用於所述輸入引腳的所有者，使得當所述電壓準位轉換器電路接收到所述隔離訊號時將所有輸入引腳禁能。在一些實施例中，其中基於所述傳播晶片致能訊號觸發所述時脈產生器。在一些實施例中，其中除非所述傳播晶片致能訊號及時脈訊號二者皆被致能，否則禁能所述時脈產生器。在一些實施例中，當所述邏輯電路接收到所述隔離訊號時，迫使所述傳播晶片致能訊號及所述時脈訊號為邏輯低狀態。
在額外的實施例中，闡述了一種電源管理電路，所述電源管理電路使用檢測第一電源軌（VDD）上的功率並將VDD功率傳遞到各種電壓準位轉換器以禁能相關訊號的方式來對雙軌式記憶體進行電源切斷。具體來說，電源切斷電路系統被配置成當VDD電源軌低於閾值電壓時禁能時脈產生器。此可通過在VDD軌處產生電源切斷訊號的功率檢測電路系統來完成。以此種方式，可在維持對用於儲存胞元的電源軌供電的同時對VDD軌進行電源切斷。功率訊號可被配置成通過連接到各種輸入引腳處的電壓準位轉換器的電源切斷訊號來傳遞VDD的電源切斷。特別來說，當電壓準位轉換器一般通過一系列邏輯電路系統接收到電源切斷訊號時，用於時脈產生器的晶片致能訊號可被拉低。在一些實施例中，閂鎖器被配置在相應的電壓準位轉換器與時脈產生器之間。在這些實施例中，連接到晶片致能電壓準位轉換器的閂鎖器將被配置成接收來自晶片致能轉換器的訊號及來自時脈電壓準位轉換器的時脈輸入訊號。此外，用於時脈電壓準位轉換器的閂鎖器可被配置成在VDD斜降期間生成拉至邏輯低狀態或邏輯高狀態的閂鎖器訊號。根據設計標準，時脈閂鎖器訊號可被拉至邏輯高狀態，以允許基於來自晶片致能閂鎖器的訊號來觸發時脈致能。在其他實施例中，時脈閂鎖器訊號可被拉至邏輯低狀態，以防止時脈致能基於晶片致能閂鎖器被意外觸發。在另一些實施例中，不同的電路系統可被配置成向所有輸入引腳電壓準位轉換器傳遞VDD電源切斷。在這些實施例中，在VDD進行電源切斷期間，將與輸入引腳相關聯的電壓準位轉換器內的電晶體禁能，以減少漏電流。在一些實施例中，用於雙軌式記憶體的電源切斷電路包括用於檢測第一電源軌上的電源的方式，多個電壓準位轉換器，被配置成在所述第一電源軌的電壓與第二電源軌的電壓之間對邏輯訊號進行轉換，以及邏輯電路，被配置成當所述第一電源軌電壓低於閾值電壓時禁能時脈產生器。在一些實施例中，所述第二電源軌被配置成當所述第一電源軌電源切斷時維持對儲存胞元供電。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應理解，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效結構並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對本文作出各種改變、代替及更改。
100、200:電源管理電路 101:電源切斷電路/電源切斷電路系統 103:功率檢測器 105、800、1340:時脈產生器 107、419、429、509、510、519、610、813:反相器 111:電壓軌/電源軌/VDD 113:電源軌/電壓軌/VDDM 115:接地/VSS 117:隔離VDD功率訊號/隔離第一軌功率訊號/隔離VDD訊號 119:隔離VDD反相功率訊號 121:時脈訊號/時脈/晶片致能輸入 123:晶片致能訊號 125:內部時脈訊號/內部時脈 127、241:時脈閂鎖器訊號 129:晶片致能閂鎖器訊號/晶片致能輸入 141:重置訊號 210、212:晶片致能電壓準位轉換器 211:晶片致能輸入訊號/晶片致能輸入 220:時脈電壓準位轉換器/時脈致能電壓準位轉換器 221:時脈輸入訊號/晶片致能輸入 223:反相時脈VDDM/反相時脈VDDM訊號 230:晶片致能閂鎖器電路/晶片致能閂鎖器 240:時脈閂鎖器電路 301、303、305、307、309、311、401、403、411、412、413、414、415、417、421、422、423、423、424、425、427、501、503、505、507、511、513、515、517、601、603、605、607、613、615、803、805、809:電晶體 321:斜降/電源切斷 323、475、485、1330:電壓閾值 325:斜升 400、900、1000、1100:電路系統 460、471、550、560、660、680:邏輯高 470、570、580、650、670、720、730:邏輯低 480:邏輯低/電壓閾值 481:邏輯高/電壓閾值 490:反相 500、700、810:閂鎖器 590:觸發 600:閂鎖器電路圖/閂鎖器電路/閂鎖器 690:未傳輸 710:NOR邏輯閘極 801:時脈致能訊號/時脈致能 807:閂鎖器輸入 811:內部反相時脈訊號/內部反相時脈 820:時脈同步系統 901、1001、1101:轉換器 910:位址訊號 920:位址訊號VDDM 1010:寫入致能/寫入致能訊號 1020:寫入致能VDDM 1110:資料線 1120:資料線VDDM 1300:方法 1310:電源切斷 1320:檢測電路系統
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增加或減小各種特徵的尺寸。在整個說明書和附圖中，類似的編號表示類似的特徵。 圖1根據本公開的一些實施例示出了示例性垂直型電晶體的透視圖。 圖1是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的方塊圖。 圖2是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的方塊圖。 圖3A到圖3C是繪示根據實施例的記憶體（例如，SRAM）中雙軌式電源系統的功率檢測器的時序圖及邏輯佈局圖。 圖4A到圖4B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路的時序圖及邏輯圖。 圖5A到圖5B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的閂鎖器的時序圖及邏輯圖。 圖6A到圖6B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的閂鎖器的時序圖及邏輯圖。 圖7A到圖7B是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的閂鎖器的附加時序圖及邏輯圖。 圖8是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的時脈產生器圖。 圖9是繪示根據實施例的被配置成用於具有位址電壓準位轉換器的記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路圖。 圖10是繪示根據實施例的被配置成用於具有寫入致能電壓準位轉換器的記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路圖。 圖11是繪示根據實施例的被配置成用於具有資料線電壓準位轉換器的記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路圖。 圖12是繪示根據實施例的被配置成用於記憶體（例如，SRAM）中雙軌式電源系統電源切斷的電源管理電路圖。 圖13是根據實施例的用於對記憶體（例如，SRAM）中雙軌式電源系統電源切斷的示例性方法的流程圖。
100:電源管理電路
101:電源切斷電路/電源切斷電路系統
103:功率檢測器
105:時脈產生器
107:反相器
111:電壓軌/電源軌/VDD
113:電源軌/電壓軌/VDDM
115:接地/VSS
117:隔離VDD功率訊號/隔離第一軌功率訊號/隔離VDD訊號
119:隔離VDD反相功率訊號
121:時脈訊號/時脈/晶片致能輸入
123:晶片致能訊號
125:內部時脈訊號/內部時脈
127:時脈閂鎖器訊號
129:晶片致能閂鎖器訊號/晶片致能輸入
141:重置訊號

Claims (1)

  1. 一種雙軌式電源切斷系統，包括： 第一電壓軌； 功率檢測器，與所述第一電壓軌相關聯，被配置成當所述第一電壓軌的功率降至閾值電壓以下時產生隔離功率訊號；以及 邏輯電路系統，被配置成接收所述隔離功率訊號並向時脈產生器輸出致能訊號， 其中當邏輯電路接收到所述隔離功率訊號時，所述致能訊號禁能所述時脈產生器。
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