CN210380808U - 用于在集成电路设备中存储数据的电路 - Google Patents

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Abstract

描述了一种用于在集成电路设备中存储数据的电路。该电路包括：反相器，该反相器包括第一晶体管、第一输出、第二晶体管和第二输出，第一晶体管具有被配置为接收输入数据的第一栅极，第一输出被配置为生成第一反相数据输出，第二晶体管具有被配置为接收输入数据的第二栅极，第二输出被配置为生成第二反相数据输出；耦合到反相器的第一输出的第一传输门；耦合到反相器的第二输出的第二传输门；以及存储元件，该存储元件具有被耦合为接收第一传输门的输出和第二传输门的输出的输入。还描述了一种在集成电路中存储数据的方法。

Description

用于在集成电路设备中存储数据的电路
技术领域
本实用新型总体上涉及集成电路设备，并且尤其涉及用于在集成电路设备中存储数据的电路。
背景技术
诸如D触发器(DFF)之类的存储器元件易受来自诸如宇宙中子和陆地α粒子之类的辐射元素的干扰。与这些干扰相关联的故障率通常称为软错误率(SER)，并且用于量化电路SER的行业度量被称为故障时间(FIT)率或FIT/Mb。主/从双互锁存储单元(DICE)单事件干扰(SEU)触发器(FF)被设计用于在高能粒子照射之后减小DFF的SER。
在具有主从触发器的典型现场可编程门阵列(FPGA)设计中，时钟最可能处于“0”状态，即从设备处于锁存模式。因此，将主/从存储器设备的从部分转换为DICE，而将主部分保持为典型的D锁存器，将减小整体FF FIT率，同时最小化面积和性能代价。
然而，该实现方式导致主D锁存器在两个存储节点之间具有不平衡负载，这导致针对“0-1”和“1-0”转变的切换频率差异。
实用新型内容
因此，需要一种改善FIT率的存储器单元。
描述了一种用于在集成电路设备中存储数据的电路。该电路包括：包括第一晶体管和第二晶体管的反相器，第一晶体管具有被配置为接收输入数据的第一栅极和被配置为生成第一反相数据输出的第一输出，第二晶体管具有被配置为接收输入数据的第二栅极和被配置为生成第二反相数据输出的第二输出；耦合到反相器的第一输出的第一传输门；耦合到反相器的第二输出的第二传输门；以及存储元件，其具有被耦合为接收第一传输门的输出和第二传输门的输出的输入。
在一些实施例中，反相器的第一晶体管包括P沟道晶体管，并且第二晶体管包括N沟道晶体管，其中P沟道晶体管耦合在参考电压与第一输出之间，并且N沟道晶体管耦合在第二输出与地电压之间。
在一些实施例中，反相器的第一输出和反相器的第二输出被电隔离。
在一些实施例中，存储元件包括锁存器。
在一些实施例中，电路包括具有主存储元件和从存储元件的主从存储元件。
在一些实施例中，从存储元件包括DICE存储元件。
在一些实施例中，电路还包括第三传输门和第四传输门，第三传输门耦合在主存储元件的输出与从存储元件的第一半DICE之间，第四传输门耦合在主存储元件的输出与从存储元件的第二半DICE之间。
一种用于在集成电路设备中存储数据的另一电路包括：主从存储元件，其具有被耦合为接收输入数据的主存储元件和耦合到主存储元件的输出的从存储元件；包括第一晶体管和第二晶体管的反相器，第一晶体管具有耦合到主存储元件的输出的第一栅极和被配置为生成第一反相数据输出的第一输出，第二晶体管具有耦合到主存储元件的输出的第二栅极和被配置为生成第二反相数据输出的第二输出；第一传输门，其耦合在反相器的第一输出与从存储元件的输入之间；以及第二传输门，其耦合在反相器的第二输出与从存储元件的输入之间。
在一些实施例中，反相器的第一晶体管包括P沟道晶体管，并且第二晶体管包括N沟道晶体管，其中P沟道晶体管耦合在参考电压与第一输出之间，并且N沟道晶体管耦合在第二输出与地电压之间。
在一些实施例中，反相器的第一输出和反相器的第二输出被电隔离。
在一些实施例中，主存储元件包括锁存器。
在一些实施例中，从存储元件包括锁存器。
在一些实施例中，电路还包括耦合到主从存储元件的第二反相器，其中第二反相器被配置为接收输入数据，并且生成反相输入数据，反相输入数据被提供给主存储元件的输入。
还描述了一种在集成电路设备中存储数据的方法。该方法包括：将反相器的第一晶体管的第一栅极配置为接收输入数据，其中在反相器的第一输出处生成第一反相数据；将反相器的第二晶体管的第二栅极配置为接收输入数据，其中在反相器的第二输出处生成第二反相数据；将第一传输门耦合到反相器的第一输出；将第二传输门耦合到反相器的第二输出；以及耦合存储元件以接收第一传输门的输出和第二传输门的输出。
本公开的实施例通过实现拆分输出反相器，来电隔离第一输出和第二输出，以减轻SEU。
附图说明
图1是具有用于存储数据的电路的集成电路的框图；
图2是用于在集成电路设备中存储数据的电路的框图；
图3是用于在集成电路设备中存储数据的主从电路的框图；
图4是DICE存储器单元的框图；
图5是用于在集成电路设备中存储数据的主从电路的另一框图；
图6包括示出用于存储数据的电路的操作的时序图；以及
图7是示出在集成电路设备中存储数据的方法的流程图。
具体实施方式
随着技术改进，晶体管尺寸继续减小，这导致操作的改进和具有尺寸减小的晶体管的集成电路设备的尺寸的减小。可以具有减小尺寸的一个方面是沟道长度(即，晶体管的MOS晶体管的源极与漏极之间的长度)。例如，晶体管可以从16纳米(nm)的沟道长度减小到7nm的沟道长度。虽然减小的沟道长度提供了改进，但它们也可能具有一些意想不到的副作用。当从16nm沟道长度变为7nm沟道长度时，由于从平面布置到鳍式场效应晶体管(FinFET)布置的工艺和物理尺寸变化，FF的临界电荷(Qcrit)可能显著增加。对于陆地中子，传统的SEU FF主锁存器对于输入“1”表现出为输入“0”的大于10倍的SEU横截面(即，FIT)。对于7nm沟道的晶体管和更小沟道的晶体管，主锁存器Q(mq)节点处的负载大于主锁存器Qbar(mqb)节点处的负载，并且是输入之间观察到的FIT不对称的主要原因。
电路和方法增加了mqb节点的负载，这可以帮助显著减小对于输入“1”的SEU横截面，使得它与输入“0”处于相同水平。电路和方法还改善了D触发器单元的软错误率。拆分节点反相器布置平衡FF主锁存器的两个存储节点处的负载，并且利用添加的传输门对的固有寄生负载，来减轻使用先进技术的设备(诸如具有减小的晶体管宽度的集成电路设备)中的SEU。在延迟代价最小的情况下，拆分节点反相器布置将整体FF中子和α粒子的FIT率减小10倍或更多。
根据一种实现方式，拆分节点布置可以应用于SEU FF主锁存器设计，以通过最小化状态“0”和“1”之间的失配，来显著减小整体DFF SEU FIT率。通过在数据输入处添加与现有传送门组并联的另一组传送门，来减小主锁存器的FIT率。还进行针对缓冲输入节点的节点拆分，以降低单元FIT率，其中一组传送门的输入仅由反相器的NMOS晶体管驱动，并且另一组传送门(即，传输门)的输入仅由反相器的PMOS晶体管驱动。当在主从触发器中实现时，电路和方法使得主D锁存器在两个存储节点之间具有更加平衡的负载，这减小了针对“0-1”和“1-0”转变的任何切换频率差异。根据另一实现方式，拆分节点布置还可以应用于标准DFF中的主/从锁存器。
虽然说明书包括限定被认为新颖的本实用新型的一个或多个实现方式的特征的权利要求，但是相信，通过结合附图来考虑说明书，将会更好地理解电路和方法。虽然公开了各种电路和方法，但是应当理解，这些电路和方法仅仅是本实用新型布置的示例，本实用新型布置可以以各种形式来体现。因此，本说明书中公开的具体结构和功能细节不应当被解释为限制，而仅仅作为权利要求的基础，并且作为用于教导本领域技术人员在实际上任何适当详细的结构中不同地采用本实用新型布置的代表性基础。此外，本文中使用的术语和短语不旨在是限制性的，而是确切地说，用于提供对电路和方法的可理解的描述。
首先转到图1，示出了集成电路设备100的框图，集成电路设备100具有用于传送和接收数据的收发器。具体地，输入/输出(I/O)端口102耦合到控制电路104，控制电路104控制具有可配置逻辑元件(CLE)109的可编程资源106和其他可编程资源，诸如输入/输出块(IOB)和随机存取存储器块(BRAM)。配置数据可以由配置控制器110提供给配置存储器108。配置数据实现可编程资源106的操作。存储器113可以耦合到控制电路104和可编程资源106。包括传送器和接收器的收发器电路114可以耦合到控制电路104、可编程资源106和存储器113，并且可以通过I/O端口116和117在集成电路处接收信号。其他I/O端口可以耦合到集成电路设备的电路，诸如如图所示的耦合到控制电路104的I/O端口118。时钟网络120耦合到图1的电路的各种元件。虽然通过示例的方式提供了图1的电路，但是可以使用实现存储器元件的其他电路和用于将数据存储在存储器元件中的其他电路。
现在转到图2，示出了用于在集成电路设备中存储数据的电路200的框图。根据图2的实现方式，电路200包括反相器202，反相器202具有用于接收输入数据(D)的输入203，输入203包括P沟道晶体管204的栅极和N沟道晶体管206的栅极。反相器包括拆分节点输出，该拆分节点输出具有在P沟道晶体管204的漏极处的第一输出205和在N沟道晶体管206的漏极处的第二输出207。即，P沟道晶体管耦合在参考电压(诸如VCC作为示例)与输出205之间，以用于响应于低输入数据(D)生成高输出(即，逻辑1)，而N沟道晶体管206耦合在输出207与地之间，以用于响应于高输入数据(D)生成低值(即，逻辑0)。通过实现拆分输出反相器，来电隔离第一输出205和第二输出207，以减轻SEU。虽然通过示例的方式示出了P沟道和N沟道，但是应当理解，可以实现电路元件的其他布置，其中低信号和高信号的输出被电隔离。
一对传输门耦合到反相器202的输出，并且耦合到锁存器的输入。更具体地，通过示例的方式，第一传输门208被示出为包括P沟道晶体管和N沟道晶体管，该P沟道晶体管和N沟道晶体管使它们的源极和漏极耦合在一起，并且接收第一时钟(CLK1)和第一反相时钟
Figure BDA0002173024130000061
第一传输门208使得能够将输出205处的信号传输到存储元件的输入211，通过示例的方式，存储元件这里示出为锁存器212。还通过示例的方式，第二传输门210被示出为包括P沟道晶体管和N沟道晶体管，该P沟道晶体管和N沟道晶体管使它们的源极和漏极耦合在一起，并且接收第二时钟(CLK2)和第二反相时钟
Figure BDA0002173024130000062
第二传输门210使得能够将输出207处的信号传输到锁存器212的输入211。锁存器212包括一对背对背反相器214和216，以生成输出数据(Q)。虽然第一传输门208被耦合以接收第一时钟信号CLK1并且第二传输门210被配置为接收第二时钟信号CLK2，但是应当理解，两个传输门可以接收相同时钟信号。此外，虽然锁存器212被配置为使用第一时钟信号CLK1进行操作，但是可以使用不同的时钟信号，诸如时钟信号CLK2。虽然传输门208和210被示出为具有互补晶体管(即，PMOS晶体管和NMOS晶体管两者)，但是应当理解，传输门208和210、或者在后面的图中示出的其他传输门可以仅包括单个晶体管(即，PMOS晶体管或NMOS晶体管)。
因此，拆分节点布置可以应用于SEU FF主锁存器设计，以通过最小化状态“0”和“1”之间的失配，来显著减小整体DFF SEU FIT率。通过在数据输入处添加与现有传送门组并联的另一组传送门，来减小主锁存器的FIT率。还进行针对缓冲输入节点的节点拆分，以降低单元FIT率，其中一组传送门的输入仅由反相器的NMOS晶体管驱动，并且另一组传送门的输入仅由反相器的PMOS晶体管驱动。根据另一实现方式，如将参考图5描述的，拆分节点布置还可以应用于标准DFF中的主/从锁存器。
现在转到图3，示出了用于在集成电路设备中存储数据的主从电路300的框图。更具体地，可以使用拆分节点反相器来实现主从布置，该拆分节点反相器控制如参考图2所描述的主部分301的锁存器，主部分301的输出耦合到从部分302。如图所示，从部分302包括第一传输门303和第二传输门304，第一传输门303具有一对P沟道晶体管和N沟道晶体管，该对晶体管使它们的源极和漏极连结在一起，并且接收时钟信号CLK1和反相时钟信号
Figure BDA0002173024130000071
第二传输门304具有一对P沟道晶体管和N沟道晶体管，该对晶体管使它们的源极和漏极连结在一起，并且接收第二时钟信号CLK2和反相第二时钟信号
Figure BDA0002173024130000072
第一传输门303使得能够将来自锁存器212的输出数据传输到从部分302的DICE 308的第一半DICE 306，以生成q1和
Figure BDA0002173024130000073
信号。图4中示出了具有第一半DICE和第二半DICE的DICE电路。第二传输门304使得能够将来自锁存器212的输出数据传输到从部分302的第二半DICE 310，以生成q2和
Figure BDA0002173024130000074
信号。通过拆分反相器202的输出节点，可以平衡主存储器元件的输入处的两个节点的负载，并且以用于附加传输门的附加晶体管的最小成本，显著地减轻了标准DFF的SEU。
现在转到图4，示出了DICE存储器单元的框图。多个传输门406-412被配置为响应于时钟信号，来控制主从电路300的主部分301的输出向反相器的施加，作为第一从数据输入(SD1)和第二从数据输入(SD2)。具体地，传输门406和410被耦合以响应于第一时钟信号(CLK1)和反相第一时钟信号
Figure BDA0002173024130000075
而接收SD1。传输门408和412被耦合以响应于第二时钟信号(CLK2)和反相第二时钟信号
Figure BDA0002173024130000076
而接收SD2。
传输门的输出耦合到反相器，这些反相器以DICE配置进行配置。更具体地，传输门406的输出在晶体管414的栅极处耦合到反相器413，晶体管414的源极被拉高，并且晶体管414的漏极耦合到晶体管416的漏极，晶体管416的源极耦合到地。在晶体管414的漏极和晶体管416的漏极的连接处的反相器413的节点包括反相器节点。如下面将描述的，晶体管416的栅极由触发器的另一路径的反相器节点来控制。传输门408也包括一对晶体管，并且具有耦合到反相器417的输出，反相器417包括晶体管418和晶体管420。在晶体管418的漏极和晶体管420的源极处的节点生成反相输出信号q2_b。传输门408的输出耦合到晶体管418的栅极，晶体管418的源极被拉高，并且晶体管418的漏极耦合到晶体管420的漏极。晶体管420的栅极被耦合以在晶体管414和416之间的反相器节点处接收输出信号q1。
传输门410的输出耦合到反相器423的晶体管422的栅极，晶体管422的源极被拉高，并且晶体管422的漏极耦合到晶体管424的漏极，晶体管424的源极耦合到地。在晶体管422的漏极和晶体管424的漏极的连接处的节点包括反相器节点，该反相器节点生成输出信号q2。晶体管424的栅极由晶体管418和420创建的反相器的反相器节点处的反相输出信号q2_b来控制。最后，传输门412的输出耦合到晶体管426的栅极，晶体管426的源极被拉高，并且晶体管426的漏极耦合到晶体管428的漏极，晶体管428接收q2信号。晶体管428的栅极被耦合以在晶体管422和424之间的反相器节点处接收信号。在晶体管426的漏极和晶体管428的漏极处的节点耦合到晶体管416的栅极，晶体管416的栅极接收反相输出q1_b。第一半DICE 306包括反相器413和423，并且第二半DICE 310包括反相器417和425。
现在转到图5，示出了用于在集成电路设备中存储数据的主从电路500的另一框图，主从电路500具有主部分501和从部分502。主部分501包括反相器503，反相器503具有与N沟道晶体管506串联耦合的P沟道晶体管504。反相器503包括输入507，输入507耦合以接收输入数据(D)，并且输入507耦合到晶体管504和506的栅极。传输门508具有一对P沟道晶体管和N沟道晶体管，传输门508耦合到晶体管504和506的漏极，并且传输门508向锁存器510提供反相数据信号
Figure BDA0002173024130000081
如图所示，锁存器510包括一对背对背反相器512和514，但是也可以包括不同类型的存储器元件。在主部分501与从部分502之间设置有反相器516，反相器516在输出处具有拆分节点。反相器516包括P沟道晶体管518，P沟道晶体管518具有耦合到参考电压(诸如VCC作为示例)的源极和耦合到第一输出519的漏极。反相器516还包括N沟道晶体管520，N沟道晶体管520具有耦合到第二输出521的漏极和耦合到地的源极。输出519耦合到第一传输门522，第一传输门522具有一对P沟道晶体管和N沟道晶体管，并且第二输出521耦合到第二传输门524，第二传输门524具有一对P沟道晶体管和N沟道晶体管，其中每个传输门耦合到锁存器526的输入525。更具体地，锁存器526包括一对背对背反相器528和530，该对背对背反相器528和530如图所示耦合以生成输出数据Q。
现在转到图6，时序图示出了如上面所阐述的用于存储数据的电路的操作，时序图在对应时间线上示出了注入节点、时钟信号和输出值Q。更具体地，可以在时间t1处发生可能导致SEU的事件，该事件诸如为节点211处的离子撞击。如从图6中可以看出的，当节点211处发生离子撞击时，节点211下降到0伏，而不是跟踪中间时序图中所示的时钟(CLK)信号。然而，通过实现反相器202的拆分节点输出，注入节点211在时间t1处不会下降到0伏。相反，如虚线所示，节点211处的电压在短时间段内略微下降，但是大体上继续跟踪CLK信号，并且在大约6ms处变为0伏。此外，如虚线所示，输出Q在该时段期间保持为低。
现在转到图7，流程图示出了在集成电路设备中存储数据的方法。更具体地，在框702处，将反相器的第一晶体管的第一栅极配置为接收输入数据，其中在反相器的第一输出处生成第一反相数据。第一反相器可以是图2和图3的反相器202，或图5的反相器504。在框704处，将反相器的第二晶体管的第二栅极配置为接收输入数据，其中在反相器的第二输出处生成第二反相数据。在框706处，将第一传输门耦合到反相器的第一输出。在框708处，将第二传输门耦合到反相器的第二输出。例如，第一传输门可以是传输门208，并且第二传输门可以是传输门210。在框710处，将存储元件耦合为接收第一传输门的输出和第二传输门的输出，该存储元件诸如为存储元件212或存储元件26。
根据一些实现方式，反相器的第一晶体管包括P沟道晶体管，并且第二晶体管包括N沟道晶体管，其中P沟道晶体管和N沟道晶体管串联耦合在参考电压与地电压之间。该方法还可以包括电隔离反相器的第一输出和反相器的第二输出。将存储元件耦合为接收第一传输门的输出和第二传输门的输出可以包括：将锁存器的输入耦合为接收第一传输门的输出和第二传输门的输出。将存储元件耦合为接收第一传输门的输出和第二传输门的输出可以包括：将主从存储元件的主存储元件耦合为接收第一传输门的输出和第二传输门的输出。根据一些实现方式，从存储元件包括DICE存储元件，其中该方法还包括：将第三传输门耦合在主存储元件的输出与从存储元件的第一半DICE之间，以及将第四传输门耦合在主存储元件的输出与从存储元件的第二半DICE之间。
图7的方法可以使用如上所述的图1-图6的电路来实现，或者使用一些其他合适的电路来实现。虽然描述了该方法的特定元素，但是应当理解，该方法的附加元素或与这些元素相关的附加细节可以根据图1-图6的公开内容来实现。
因此可以理解，已经描述了用于在集成电路中存储数据的新的电路和方法。本领域技术人员将理解，将会想到存在包含所公开的实用新型的很多替代物和等同物。因而，本实用新型不受前述实现方式的限制，而仅受所附权利要求的限制。

Claims (13)

1.一种用于在集成电路设备中存储数据的电路，其特征在于，所述电路包括：
反相器，包括第一晶体管和第二晶体管，所述第一晶体管具有被配置为接收输入数据的第一栅极和被配置为生成第一反相数据输出的第一输出，所述第二晶体管具有被配置为接收所述输入数据的第二栅极和被配置为生成第二反相数据输出的第二输出；
第一传输门，耦合到所述反相器的所述第一输出；
第二传输门，耦合到所述反相器的所述第二输出；以及
存储元件，具有被耦合为接收所述第一传输门的输出和所述第二传输门的输出的输入。
2.根据权利要求1所述的电路，其特征在于，所述反相器的所述第一晶体管包括P沟道晶体管，并且所述第二晶体管包括N沟道晶体管，其中所述P沟道晶体管耦合在参考电压与所述第一输出之间，并且所述N沟道晶体管耦合在所述第二输出与地电压之间。
3.根据权利要求1所述的电路，其特征在于，所述反相器的所述第一输出和所述反相器的所述第二输出被电隔离。
4.根据权利要求1所述的电路，其特征在于，所述存储元件包括锁存器。
5.根据权利要求1所述的电路，其特征在于，所述电路包括具有主存储元件和从存储元件的主从存储元件。
6.根据权利要求5所述的电路，其特征在于，所述从存储元件包括DICE存储元件。
7.根据权利要求6所述的电路，其特征在于，还包括第三传输门和第四传输门，所述第三传输门耦合在所述主存储元件的输出与所述从存储元件的第一半DICE之间，所述第四传输门耦合在所述主存储元件的所述输出与所述从存储元件的第二半DICE之间。
8.一种用于在集成电路设备中存储数据的电路，其特征在于，所述电路包括：
主从存储元件，具有主存储元件和从存储元件，所述主存储元件被耦合为接收输入数据，所述从存储元件耦合到所述主存储元件的输出；
反相器，包括第一晶体管和第二晶体管，所述第一晶体管具有耦合到所述主存储元件的输出的第一栅极和被配置为生成第一反相数据输出的第一输出，所述第二晶体管具有耦合到所述主存储元件的所述输出的第二栅极和被配置为生成第二反相数据输出的第二输出；
第一传输门，耦合在所述反相器的所述第一输出与所述从存储元件的输入之间；以及
第二传输门，耦合在所述反相器的所述第二输出与所述从存储元件的所述输入之间。
9.根据权利要求8所述的电路，其特征在于，所述反相器的所述第一晶体管包括P沟道晶体管，并且所述第二晶体管包括N沟道晶体管，其中所述P沟道晶体管耦合在参考电压与所述第一输出之间，并且所述N沟道晶体管耦合在所述第二输出与地电压之间。
10.根据权利要求8所述的电路，其特征在于，所述反相器的所述第一输出和所述反相器的所述第二输出被电隔离。
11.根据权利要求8所述的电路，其特征在于，所述主存储元件包括锁存器。
12.根据权利要求11所述的电路，其特征在于，所述从存储元件包括锁存器。
13.根据权利要求8所述的电路，其特征在于，还包括耦合到所述主从存储元件的第二反相器，其中所述第二反相器被配置为接收所述输入数据，并且生成反相输入数据，所述反相输入数据被提供给所述主存储元件的输入。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11652481B2 (en) 2021-08-18 2023-05-16 Xilinx, Inc. Designing single event upset latches

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2540934B2 (ja) * 1989-03-09 1996-10-09 三菱電機株式会社 論理回路装置
US5281865A (en) * 1990-11-28 1994-01-25 Hitachi, Ltd. Flip-flop circuit
US5508648A (en) * 1994-08-01 1996-04-16 Intel Corporation Differential latch circuit
US5828231A (en) 1996-08-20 1998-10-27 Xilinx, Inc. High voltage tolerant input/output circuit
US6735110B1 (en) 2002-04-17 2004-05-11 Xilinx, Inc. Memory cells enhanced for resistance to single event upset
US6822894B1 (en) 2003-03-25 2004-11-23 Xilinx, Inc. Single event upset in SRAM cells in FPGAs with leaky gate transistors
US7386826B1 (en) 2003-06-24 2008-06-10 Xilinx, Inc. Using redundant routing to reduce susceptibility to single event upsets in PLD designs
US6903571B1 (en) 2003-11-18 2005-06-07 Xilinx, Inc. Programmable systems and devices with multiplexer circuits providing enhanced capabilities for triple modular redundancy
US7132870B2 (en) * 2004-04-02 2006-11-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Differential register slave structure
US7064574B1 (en) 2004-06-08 2006-06-20 Xilinx, Inc. PLD memory cells utilizing metal-to-metal capacitors to selectively reduce susceptibility to single event upsets
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
US7262648B2 (en) * 2004-08-03 2007-08-28 Marvell International Ltd. Two-latch clocked-LSSD flip-flop
US7139190B1 (en) 2005-06-14 2006-11-21 Xilinx, Inc. Single event upset tolerant memory cell layout
US7764081B1 (en) 2005-08-05 2010-07-27 Xilinx, Inc. Programmable logic device (PLD) with memory refresh based on single event upset (SEU) occurrence to maintain soft error immunity
US7336533B2 (en) * 2006-01-23 2008-02-26 Freescale Semiconductor, Inc. Electronic device and method for operating a memory circuit
US7535751B2 (en) * 2007-02-12 2009-05-19 Taiwan Semioconductor Manufacturing Co., Ltd. Dual-port SRAM device
US8065644B1 (en) 2008-03-14 2011-11-22 Xilinx, Inc. Reducing susceptibility of circuit designs to single event upsets
US8418102B2 (en) * 2008-04-29 2013-04-09 Lsi Corporation Optimization of library slew ratio based circuit
US8261229B2 (en) 2010-01-29 2012-09-04 Xilinx, Inc. Method and apparatus for interconnect layout in an integrated circuit
US7990173B1 (en) 2010-03-16 2011-08-02 Xilinx, Inc. Single event upset mitigation
US8692381B1 (en) 2011-01-06 2014-04-08 Xilinx, Inc. Integrated circuits with a resistance to single event upset occurrence and methods for providing the same
US8669800B2 (en) * 2012-02-24 2014-03-11 International Business Machines Corporation Implementing power saving self powering down latch structure
US8742830B2 (en) * 2012-07-19 2014-06-03 Globalfoundries Singapore Pte. Ltd. Fuse sensing circuits
US8635581B1 (en) 2013-03-15 2014-01-21 Xilinx, Inc. Method and apparatus for single event upset (SEU) detection and correction
JP6246903B2 (ja) * 2013-05-08 2017-12-13 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 動的な電力を減らすためのフリップフロップ
US9183338B1 (en) 2014-09-16 2015-11-10 Xilinx, Inc. Single-event upset mitigation in circuit design for programmable integrated circuits
US9483599B1 (en) 2014-09-23 2016-11-01 Xilinx, Inc. Circuit design-specific failure in time rate for single event upsets
US9825632B1 (en) 2016-08-04 2017-11-21 Xilinx, Inc. Circuit for and method of preventing multi-bit upsets induced by single event transients

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