JP6246903B2 - 動的な電力を減らすためのフリップフロップ - Google Patents
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Description
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
フリップフロップ回路であって、
データ信号を受けるための第1の入力端子と、クロック信号を受けるための第2の入力端子と、第1のノードにおける出力端子とを含む第1のラッチと、
前記第1のラッチの前記出力端子に直接接続された第1の入力端子と、前記クロック信号を受けるための第2の入力端子と、出力信号を供給するための出力端子とを含む第2のラッチと、ここにおいて、前記第1のラッチ及び前記第2のラッチは、前記クロック信号の同じ位相上でクロックされるものとする、
を備えるフリップフロップ回路。
[C2]
前記第1のラッチはマスタラッチとして動作するものとし、前記第2のラッチは、スレーブラッチとして動作するものとする、C1に記載のフリップフロップ回路。
[C3]
前記第1のラッチ及び前記第2のラッチは、トライステートインバータを含まず、前記フリップフロップ回路は、パスゲート回路を含まない、C1に記載のフリップフロップ回路。
[C4]
前記第1のラッチは、
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第1のORゲートと、
前記クロック信号を受けるための第1の入力端子と、第2の入力端子と、前記第1のノードに結合された出力端子とを含む第1のNANDゲートと、
前記第1のORゲートの前記出力端子に結合された第1の入力端子と、前記第1のノードに結合された第2の入力端子と、第2のノードにおいて前記第1のNANDゲートの前記第2の入力端子に結合された出力端子とを含む第2のNANDゲートと
を備える、C1に記載のフリップフロップ回路。
[C5]
前記第1のラッチは、前記クロック信号が論理ロー状態にある場合には、前記第2のノードにおいて前記データ信号の相補を記憶するものとし、
前記第1のラッチは、前記クロック信号が論理ハイ状態にある場合には、前記第1のノードを介して前記データ信号を前記第2のラッチにパスするものとする、
C4に記載のフリップフロップ回路。
[C6]
前記第2のラッチは、
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第2のORゲートと、
前記第1のノードに結合された第1の入力端子と、前記第2のORゲートの前記出力端子に結合された第2の入力端子と、前記出力信号の相補を供給するための出力端子と含む第3のNANDゲートと
を備える、C4に記載のフリップフロップ回路。
[C7]
前記第2のラッチは、前記クロック信号が論理ロー状態にある場合、前記出力信号の前の状態を出力するものとして、
前記第2のラッチは、前記クロック信号が論理ハイ状態にある場合、前記データ信号に応答して前記出力信号をドライブするものとする、
C6に記載のフリップフロップ回路。
[C8]
前記第1のラッチは、NANDゲートに接続された第1のOR−AND−INVERT論理ゲートを備え、
前記第2のラッチは、第2のOR−AND−INVERT論理ゲートを備える、
C1に記載のフリップフロップ回路。
[C9]
前記データ信号及び前記出力信号を受けるための入力端子を含み、フィードバック信号を前記第1のラッチに供給するための出力端子を含むNORゲートをさらに備える、C1に記載のフリップフロップ回路。
[C10]
前記第1のラッチは、
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第1のORゲートと、
前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第2のORゲートと、
前記第2のORゲートの前記出力端子に結合された第1の入力端子と、第2の入力端子と、前記第1のノードに結合された出力端子とを含む第1のNANDゲートと、
前記第1のORゲートの前記出力端子に結合された第1の入力端子と、前記第1のノードに結合された第2の入力端子と、第2のノードにおいて前記第1のNANDゲートの前記第2の入力端子に結合された出力端子とを含む第2のNANDゲートと
を備える、C9に記載のフリップフロップ回路。
[C11]
前記NORゲートは、前記データ信号及び前記出力信号が両方とも論理ロー状態にある場合には、前記フィードバック信号をアサートされた状態にドライブするものとし、
前記第1のラッチは、前記フィードバック信号が前記アサートされた状態にある場合には、前記クロック信号を無視するものとする、
C9に記載のフリップフロップ回路。
[C12]
前記第1のラッチは、第2のOR−AND−INVERT論理ゲートに接続された第1のOR−AND−INVERT論理ゲートを備え、
前記第2のラッチは、第3のOR−AND−INVERT論理ゲートを備える、
C9に記載のフリップフロップ回路。
[C13]
データ信号に応答して出力信号を選択的にドライブするフリップフロップ回路であって、
前記データ信号及びクロック信号を受けるための入力端子を含み、前記クロック信号が第1の状態にある場合、前記データ信号の相補をラッチするための出力端子を含む第1の論理ゲートと
前記クロック信号、及び前記データ信号の前記相補を受けるための入力端子を含み、内部信号を生成するための出力端子を含む第2の論理ゲートと
を備える第1のラッチと、
前記第1のラッチに直接接続され、
前記クロック信号、前記出力信号、及び前記内部信号を受けるための入力端子を含み、前記出力信号を生成するための出力端子を含む第3の論理ゲート
を備える第2のラッチと、
を備えるフリップフロップ回路。
[C14]
前記第1、第2、及び第3の論理ゲートは、前記クロック信号の同じ位相上で動作するものとする、C13に記載のフリップフロップ回路。
[C15]
前記フリップフロップ回路は、パスゲート回路を含まない、C13に記載のフリップフロップ回路。
[C16]
前記第2の論理ゲートは、前記クロック信号が前記第1の状態にある場合には、前記内部信号を論理ハイ状態にドライブするものとし、
前記第2の論理ゲートは、前記クロック信号が第2の状態にある場合には、前記データ信号を示す状態に前記内部信号をドライブするものとする、
C13に記載のフリップフロップ回路。
[C17]
前記第3の論理ゲートは、前記クロック信号が前記第1の状態にある場合には、前記出力信号の前の状態を維持するものとし、
前記第3の論理ゲートは、前記クロック信号が前記第2の状態にある場合には、前記内部信号の前記状態に前記出力信号をドライブするものとする、
C13に記載のフリップフロップ回路。
[C18]
前記第1の論理ゲートは、第1のOR−AND−INVERT論理ゲートを備え、
前記第2の論理ゲートは、NANDゲートを備え、
前記第3の論理ゲートは、第2のOR−AND−INVERT論理ゲートを備える、
C13に記載のフリップフロップ回路。
[C19]
前記第1、第2、及び第3の論理ゲートは、各々、OR−AND−INVERT論理ゲートを備える、C13に記載のフリップフロップ回路。
[C20]
前記第1のラッチは、
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第1のORゲートと、
前記クロック信号を受けるための第1の入力端子と、第2の入力端子と、前記内部信号を受けるための出力端子とを含む第1のNANDゲートと、
前記第1のORゲートの前記出力端子に結合された第1の入力端子と、前記内部信号を受けるための第2の入力端子と、前記第1のNANDゲートの前記第2の入力端子に結合された出力端子とを含む第2のNANDゲートと
を備える、C13に記載のフリップフロップ回路。
[C21]
前記第2のラッチは、
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第2のORゲートと、
前記内部信号を受けるための第1の入力端子と、前記第2のORゲートの前記出力端子に結合された第2の入力端子と、前記出力信号の相補を供給するための出力端子と含む第3のNANDゲートと
を備える、C20に記載のフリップフロップ回路。
[C22]
前記データ信号及び前記出力信号を受けるための入力端子を含み、フィードバック信号を前記第2の論理ゲートに供給するための出力端子を含むNORゲート
をさらに備える、C13に記載のフリップフロップ回路。
[C23]
前記第1のラッチは、
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第1のORゲートと、
前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第2のORゲートと、
前記第2のORゲートの前記出力端子に結合された第1の入力端子と、第2の入力端子と、前記内部信号を受けるための出力端子とを含む第1のNANDゲートと、
前記第1のORゲートの前記出力端子に結合された第1の入力端子と、前記内部信号を受けるための第2の入力端子と、前記第1のNANDゲートの前記第2の入力端子に結合された出力端子とを含む第2のNANDゲートと
を備える、C22に記載のフリップフロップ回路。
[C24]
前記第2のラッチは、
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第2のORゲートと、
前記内部信号を受けるための第1の入力端子と、前記第2のORゲートの前記出力端子に結合された第2の入力端子と、前記出力信号の相補を供給するための出力端子とを含む第3のNANDゲートと
を備える、C23に記載のフリップフロップ回路。
Claims (20)
- フリップフロップ回路であって、
データ信号を受けるための第1の入力端子と、クロック信号を受けるための第2の入力端子と、第1のノードにおける出力端子とを含む第1のラッチと、
前記第1のラッチの前記出力端子に直接接続された第1の入力端子と、前記クロック信号を受けるための第2の入力端子と、出力信号を供給するための出力端子とを含む第2のラッチと、ここにおいて、前記第1のラッチ及び前記第2のラッチは、前記クロック信号の同じ位相上でクロックされるものとする、
前記第2のラッチから前記出力信号を受け、フィードバック信号を前記第1のラッチに供給するためのフィードバック経路と
を備えるフリップフロップ回路。 - 前記第1のラッチはマスタラッチとして動作するものとし、前記第2のラッチは、スレーブラッチとして動作するものとする、請求項1に記載のフリップフロップ回路。
- 前記第1のラッチ及び前記第2のラッチにおける各ノードは、前記フリップフロップ回路の動作中、論理ハイ状態又は論理ロー状態で動作する、請求項1に記載のフリップフロップ回路。
- 前記第1のラッチは、
前記データ信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第1のORゲートと、
前記フィードバック信号及び前記クロック信号を受けるための入力端子を含み、出力端子を含む第2のORゲートと、
前記第2のORゲートの前記出力端子に結合された第1の入力端子と、第2の入力端子と、前記第1のノードに結合された出力端子とを含む第1のNANDゲートと、
前記第1のORゲートの前記出力端子に結合された第1の入力端子と、前記第1のノードに結合された第2の入力端子と、第2のノードにおいて前記第1のNANDゲートの前記第2の入力端子に結合された出力端子とを含む第2のNANDゲートと
を備える、請求項1に記載のフリップフロップ回路。 - 前記第1のラッチは、前記クロック信号及び前記フィードバック信号が論理ロー状態にある場合には、前記第2のノードにおいて前記データ信号の相補を記憶するものとし、
前記第1のラッチは、前記クロック信号が論理ハイ状態にある場合には、前記第1のノードを介して前記データ信号を前記第2のラッチにパスするものとする、
請求項4に記載のフリップフロップ回路。 - 前記第2のラッチは、
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第3のORゲートと、
前記第1のノードに結合された第1の入力端子と、前記第3のORゲートの前記出力端子に結合された第2の入力端子と、前記出力信号の相補を供給するための出力端子と含む第3のNANDゲートと
を備える、請求項4に記載のフリップフロップ回路。 - 前記第2のラッチは、前記クロック信号が論理ロー状態にある場合、前記出力信号の前の状態を出力するものとして、
前記第2のラッチは、前記クロック信号が論理ハイ状態にある場合、前記データ信号に応答して前記出力信号をドライブするものとする、
請求項6に記載のフリップフロップ回路。 - 前記フィードバック経路は、前記データ信号及び前記出力信号を受けるための入力端子を含み、前記フィードバック信号を前記第1のラッチに供給するための出力端子を含むNORゲートを更に備える、請求項1に記載のフリップフロップ回路。
- 前記NORゲートは、前記データ信号及び前記出力信号が両方とも論理ロー状態にある場合には、前記フィードバック信号をアサートされた状態にドライブするものとし、
前記第1のラッチは、前記フィードバック信号が前記アサートされた状態にある場合には、前記クロック信号を無視するものとする、
請求項8に記載のフリップフロップ回路。 - 前記第1のラッチは、第2のOR−AND−INVERT論理ゲートに接続された第1のOR−AND−INVERT論理ゲートを備え、
前記第2のラッチは、第3のOR−AND−INVERT論理ゲートを備える、
請求項1に記載のフリップフロップ回路。 - データ信号に応答して出力信号を選択的にドライブするフリップフロップ回路であって、
前記データ信号及びクロック信号を受けるための入力端子を含み、前記クロック信号が第1の状態にある場合、前記データ信号の相補をラッチするための出力端子を含む第1の論理ゲートと、
前記クロック信号及びフィードバック信号を受けるための入力端子と、第1の内部信号を生成するための出力端子とを含む第2の論理ゲートと
前記第1の内部信号、及び前記データ信号の前記相補を受けるための入力端子を含み、第2の内部信号を生成するための出力端子を含む第3の論理ゲートと
を備える第1のラッチと、
前記第1のラッチに直接接続され、
前記クロック信号、前記出力信号、及び前記第2の内部信号を受けるための入力端子と、前記出力信号を供給するための出力端子とを含む第4の論理ゲートと、
前記出力信号を受け、前記フィードバック信号を前記第2の論理ゲートに供給するためのフィードバック経路と
を備える第2のラッチと、
を備えるフリップフロップ回路。 - 前記フィードバック信号が前記第1の状態にあるとき、前記第1、第2、第3及び第4の論理ゲートは、前記クロック信号の同じ位相上で動作するものとする、請求項11に記載のフリップフロップ回路。
- 前記第1のラッチ及び前記第2のラッチにおける各ノードは、論理ハイ状態又は論理ロー状態で動作する、請求項11に記載のフリップフロップ回路。
- 前記第3の論理ゲートは、前記クロック信号及び前記フィードバック信号が前記第1の状態にある場合には、前記第2の内部信号を論理ハイ状態にドライブするものとし、
前記クロック信号が第2の状態にある場合には、前記データ信号を示す状態に前記第2の内部信号をドライブするものとする、
請求項11に記載のフリップフロップ回路。 - 前記第3の論理ゲートは、前記クロック信号が前記第1の状態にある場合には、前記出力信号の前の状態を維持するものとし、
前記第3の論理ゲートは、前記クロック信号が第2の状態にある場合には、前記第2の内部信号の前記状態に前記出力信号をドライブするものとする、
請求項11に記載のフリップフロップ回路。 - 前記第1の論理ゲートは、第1のOR−AND−INVERT論理ゲートを備え、
前記第3の論理ゲートは、NANDゲートを備え、
前記第4の論理ゲートは、第2のOR−AND−INVERT論理ゲートを備える、
請求項11に記載のフリップフロップ回路。 - 前記第1、第3及び第4の論理ゲートは、各々、OR−AND−INVERT論理ゲートを備える、請求項11に記載のフリップフロップ回路。
- 前記第1のラッチについて、
前記第1の論理ゲートは、第1のORゲートを備え、
前記第2の論理ゲートは、第2のORゲートを備え、
前記第3の論理ゲートは、
前記第1の内部信号を受けるための第1の入力端子と、第2の入力端子と、前記第2の内部信号を供給するための出力端子とを含む第1のNANDゲートと、
前記第1のORゲートの前記出力端子に結合された第1の入力端子と、前記第2の内部信号を受けるための第2の入力端子と、前記第1のNANDゲートの前記第2の入力端子に結合された出力端子とを含む第2のNANDゲートと
を備える、請求項11に記載のフリップフロップ回路。 - 前記フィードバック経路は、
前記データ信号及び前記出力信号を受けるための入力端子を含み、前記フィードバック信号を前記第2の論理ゲートに供給するための出力端子を含むNORゲート
を備える、請求項11に記載のフリップフロップ回路。 - 前記第4の論理ゲートは、
前記クロック信号及び前記出力信号を受けるための入力端子を含み、出力端子を含む第3のORゲートと、
前記第2の内部信号を受けるための第1の入力端子と、前記第3のORゲートの前記出力端子に結合された第2の入力端子と、前記出力信号の相補を供給するための出力端子とを含む第3のNANDゲートと
を備える、請求項18に記載のフリップフロップ回路。
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