CN105191127A - 用于降低动态功率的触发器 - Google Patents

Abstract

本发明描述了用于降低动态功率的触发器。触发器电路可以包括第一锁存器和第二锁存器。可以作为“主”锁存器来操作的第一锁存器包括用于接收数据信号的第一输入端子、用于接收时钟信号的第二输入端子、以及输出端子。可以作为“从”锁存器来操作的第二锁存器包括与所述第一锁存器的输出端子直接连接的第一输入端子、用于接收所述时钟信号的第二输入端子、以及用于提供输出信号的输出端子。所述第一锁存器和所述第二锁存器将在所述时钟信号的同一相位上被计时，从而消除对包括生成互补时钟信号的时钟反相电路的需要。

Description

用于降低动态功率的触发器

技术领域

本实施例总体上涉及电子电路，并且具体地涉及触发器电路。

背景技术

动态功耗是集成电路(IC)器件的持续的关注点，尤其是随着同步IC器件中使用的不断增大的时钟频率。对于一些IC器件，多于一半的总动态功耗可以归因于时钟分布网络和触发器电路。许多常规触发器采用反相器电路来生成互补时钟信号，以供形成触发器内的锁存器和/或门电路的各种传输门和/或三态电路使用。这些反相器电路、以及传输门和三态电路在时钟信号每次在逻辑状态之间转变时消耗动态功率。作为结果，即使在切换活动相对低时，这些常规触发器可以消耗大量的动态功率。

例如，图1示出了包括第一锁存器110、第二锁存器120、时钟反相电路130、以及反相器INV0和INV3的常规数据触发器电路100。第一锁存器110可以作为“主”锁存器来操作，并且第二锁存器120可以作为“从”锁存器来操作。第一锁存器110包括第一传输门PG1和由交叉耦合的反相器INV1a和INV1b形成的第一存储单元111。第二锁存器120包括第二传输门PG2和由交叉耦合的反相器INV2a和INV2b形成的第二存储单元121。时钟反相电路130用以生成用于相应的锁存器110和120内的传输门PG1-PG2和三态反相器INV1b和INV2b的互补时钟信号，时钟反相电路130包括两个串联连接的反相器INV4a和INV4b。例如，时钟信号CLK被提供到反相器INV4a的输入端，反相器INV4a对CLK进行反相(例如，逻辑互补)以生成反相网络时钟信号反相网络时钟信号被反相器INV4b反相以生成网络时钟信号CLKn。因此，时钟信号是时钟信号CLKn的逻辑互补。

数据信号(D)被反相器INV0反相并且作为互补数据信号被提供到第一传输门PG1。第一传输门PG1包括用于接收的控制端子，并且包括用于接收CLKn的反相(例如，互补)控制端子。反相器INV1b被描绘为包括用于接收CLKn的使能端子并且包括用于接收的反相使能端子的三态反相器。第一锁存器110的输出端子耦合到第二传输门PG2。

第二传输门PG2包括用于接收CLKn的控制端子、用于接收的反相(例如，互补)控制端子、以及耦合到第二存储元件121的输出端子。反相器INV2b被描绘为包括用于接收的使能端子并且包括用于接收CLKn的反相(例如，互补)使能端子的三态反相器。

当CLK处于逻辑低状态时，反相器INV4a驱动到逻辑高状态，并且反相器INV4b驱动CLKn到逻辑低状态。响应于此，传输门PG1接通并且将的值传输到第一锁存器110，第一锁存器110存储的值。CLKn的逻辑低状态和的逻辑高状态关断第二传输门PG2，从而将第二锁存器120与第一锁存器110隔离。

当CLK转变到逻辑高时，反相器INV4a驱动到逻辑低，并且反相器INV4b驱动CLKn到逻辑高。响应于此，传输门PG1关断并且将第一锁存器110与输入信号D隔离，并且第二传输门PG2接通并且将的值从第一锁存器110传输到第二锁存器120。第二锁存器120存储的值，被反相器INV3反相并且被提供为触发器输出信号Q，使得Q＝D。

每次输入时钟信号CLK在逻辑状态之间转变时，生成互补时钟信号CLKn和的反相器INV4a-INV4b便消耗动态功率，这是不期望的。此外，因为由CLKn及其互补两者为传输门PG1-PG2以及三态反相器INV1b和INV2b计时，所以每次时钟信号在逻辑状态之间转变时，传输门PG1-PG2以及锁存器110和120都消耗动态功率，这也是不期望的。

因此，需要降低与触发器电路相关联的动态功耗。

发明内容

提供此发明内容以引入下文在具体实施方式中进一步描述的一系列概念的简化形式。此发明内容并不旨在确定所要求的主题的关键特征或本质特征，也不旨在限制所要求的主题的范围。

公开了与诸如图1的触发器电路100等常规触发器电路相比可以降低动态功耗的触发器电路。根据本实施例，触发器电路可以包括第一锁存器和第二锁存器。可以作为“主”锁存器来操作的第一锁存器包括用于接收数据信号的第一输入端子、用于接收时钟信号的第二输入端子、以及输出端子。可以作为“从”锁存器来操作的第二锁存器包括直接连接到第一锁存器的输出端子的第一输入端子、用于接收时钟信号的第二输入端子、以及用于提供输出信号的输出端子。第一锁存器和第二锁存器将在时钟信号的同一相位上被计时，从而消除了对包括生成互补时钟信号的时钟反相电路的需要。消除时钟反相电路和传输门可以降低动态功耗(与常规触发器电路相比)。

对于一些实施例，当时钟信号处于逻辑低状态时，第一锁存器要将数据信号的互补信号存储在内部节点，并且当时钟信号处于逻辑高状态时，第一锁存器要将数据信号传输到第二锁存器。此外，对于一些实施例，当时钟信号处于逻辑低状态时，第二锁存器将输出输出信号的先前状态，并且当时钟信号处于逻辑高状态时，第二锁存器将响应于数据信号来驱动输出信号。

对于一些实施例，第一锁存器包括：第一OR门，其包括用于接收数据信号和时钟信号的输入端子，并且包括输出端子；第一NAND门，其包括用于接收时钟信号的第一输入端子、第二输入端子、以及耦合到第一节点的输出端子；以及第二NAND门，其包括耦合到第一OR门的输出端子的第一输入端子、耦合到第一节点的第二输入端子、以及在第二节点处耦合到第一NAND门的第二输入端子的输出端子。

对于其它实施例，触发器电路可以包括NOR门，NOR门响应于数据信号和输出信号而生成反馈信号。反馈信号可以被提供到第一锁存器，第一锁存器反过来可以被配置为在反馈信号被断言时忽略时钟信号。对于其它实施例的至少其中之一，第一锁存器包括：第一OR门，其包括用于接收数据信号和时钟信号的输入端子，并且包括输出端子；第二OR门，其包括用于接收反馈信号和时钟信号的输入端子，并且包括输出端子；第一NAND门，其包括第一输入端子、第二输入端子、以及与第一节点耦合的输出端子，其中，第一输入端子与第二OR门的输出端子耦合；以及第二NAND门，其包括与第一OR门的输出端子耦合的第一输入端子、与第一节点耦合的第二输入端子、以及在第二节点处与第一NAND门的第二输入端子耦合的输出端子。

对于一些实施例，第二锁存器包括：第二OR门，其包括用于接收时钟信号和输出信号的输入端子，并且包括输出端子；以及第三NAND门，其包括与第一节点耦合的第一输入端子、与第二OR门的输出端子耦合的第二输入端子、以及用于提供输出信号的互补信号的输出端子。

附图说明

本实施例通过示例的方式被示出并且并不是要受到附图的图片的限制，其中：

图1是常规触发器电路的电路图；

图2A是根据一些实施例的触发器电路的框图；

图2B是图2A的触发器电路的一个实施例的电路图；

图3A是根据其它实施例的触发器电路的框图；

图3B是图3A的触发器电路的一个实施例的电路图；

图3C是图3A的触发器电路的另一个实施例的电路图；并且

图3D是图3A的触发器电路的又一个实施例的电路图。

相似的附图标记指代整个附图中的对应的部分。

具体实施方式

仅为简单起见，下文在数据类型的触发器电路的背景下讨论本实施例。应理解本实施例同样适用于其它类型的触发器电路(例如，置位复位(SR)触发器和JK触发器)。在以下描述中，阐述了诸如具体部件、电路、以及过程的示例等许多具体细节以提供对本公开内容的透彻理解。同样，在以下描述中并且出于解释的目的，阐述了具体术语以提供对本实施例的透彻理解。然而，对本领域的技术人员显而易见的是，可以无需这些具体细节来实现本实施例。在其它实例中，以框图形式示出了公知的电路和设备以避免使本公开内容难以理解。如本文所使用的术语“耦合”指直接连接或通过一个或多个中间部件或电路连接。在本文所描述的各种总线上提供的信号中的任何信号可以与其它信号时间复用并且被提供在一个或多个公共总线上。此外，电路元件或软件块之间的互连可以被示为总线或单个信号线。总线中的每个总线可以替代地为单个信号线，并且单个信号线中的每个信号线可以替代地为总线，并且单个线或总线可以表示用于部件之间的通信的大量物理或逻辑机构中的任何一个或多个。本实施例不应被解释为限制于本文所描述的具体示例，而是在它们的范围内包括由所附权利要求所限定的所有实施例。

此外，如本文所使用，术语“反相”指代在逻辑上使信号反相以生成它的逻辑互补，并且因此在本文中可以互换地使用术语“反相”、“逻辑互补”和“互补”。

图2A示出了根据一些实施例的数据类型的触发器电路200的框图。触发器电路200被示为包括第一锁存器210和第二锁存器220。可以作为“主”锁存器来操作的第一锁存器210包括OR门X0和两个NAND门X1和X2。OR门X0包括用于接收时钟信号CLK和数据位(D)的输入端子，并且包括用于生成信号S0的输出端子。NAND门X1包括用于在节点N1处生成信号S1的输出端子，并且NAND门X2包括用于在节点N2处生成信号S2的输出端子。NAND门X1包括用于接收时钟信号CLK和由NAND门X2生成的信号S2的输入端子，并且NAND门X2包括用于接收由NAND门X1生成的信号S1并且用于接收从OR门X0输出的信号的输入端子。对于一些实施例，第一节点N1处的信号S1在本文中可以被称作“内部信号”。如下文更详细描述的，当第一锁存器210锁存数据信号D时(例如，响应于时钟信号CLK的第一状态)，内部信号S1可以被驱动到逻辑高状态，并且当第一锁存器210将数据信号D传输到第二锁存器220时(例如，响应于时钟信号CLK的第二状态)，内部信号S1可以被驱动到数据信号D的值。

可以作为“从”锁存器来操作的第二锁存器220包括NAND门X3、OR门X4、以及两个反相器X5和X6。NAND门X3包括用于接收由第一锁存器210提供的信号S1的第一输入端子、与OR门X4的输出端子耦合的第二输入端子、以及用于在节点N3处生成信号S3的输出端子。反相器X6在逻辑上使信号S3反相以生成触发器电路200的输出信号(Q)。反相器X5在逻辑上使信号S3反相以生成内部Q信号。OR门X4包括用于接收时钟信号CLK和由反相器X5生成的Q信号的输入端子，并且包括用于生成信号S4的输出端子。

注意，反相器X5和X6可以作为反相缓冲器电路来操作。对于其它实施例，反相器X5和X6可以被其它适合的缓冲器电路代替，或可以被去掉。此外，注意，反相器X5和X6两者响应于节点N3处的信号S3而生成输出信号Q。反相器X5提供Q信号返回到OR门X4，而反相器X6提供Q信号作为输出信号(例如，到为简单起见未被示出的另一个电路或器件)。以此方式，与由反相器X6提供的Q信号相比，由反相器X5提供的Q信号可以能较不易受噪声的影响，并且因此更适合被第二锁存器220用作内部逻辑信号。对于其它实施例，反相器X5可以被省略，并且由反相器X6提供的Q信号可以被提供到OR门X4的输入端子。

下文描述了触发器电路200的示例性操作。当时钟信号CLK处于逻辑低状态(CLK＝0)时，NAND门X1迫使其输出端子N1为逻辑高，使得信号S1＝1，并且OR门X0传输D的值作为其输出信号S0，使得S0＝D。信号S1的逻辑高状态使NAND门X2将数据位D反相并且将其逻辑互补传输到节点N2，从而驱动信号因此，当时钟信号CLK为逻辑低时，第一锁存器210将的值存储在节点N2。例如，如果D＝0，那么第一锁存器210将的值存储在节点N2；相反，如果D＝1，那么第一锁存器210将的值存储在节点N2。

信号S1的逻辑高状态和CLK逻辑低值被提供到第二锁存器220。响应于CLK＝0，OR门X4将Q的先前值作为信号S4传输到NAND门X3。响应于信号S1的逻辑高状态，NAND门X3使信号S4反相并且将其输出信号S3驱动到的值。反相器X6使信号S3的值反相以将其输出信号S6驱动到Q的值(S6＝Q)，从而保持输出信号Q的先前状态。反相器X5还使信号S3的值反相以将其输出信号S5驱动到Q的值(S5＝Q)，从而使OR门X4的输入信号S5保持等于输出信号Q的值。以此方式，由形成在第二锁存器220内的NAND-INV-OR结构将互补的输出信号的先前值存储在节点N3。

当时钟信号CLK转变到逻辑高状态(CLK＝1)时，第一锁存器210经由节点N1将先前锁存的D的值传输到第二锁存器220。更具体地，响应于CLK＝1，NAND门X1使节点N2处所存储的输入信号反相以在节点N1处生成数据信号D；然后，将D的值作为信号S1提供到第二锁存器220。CLK的逻辑高状态还迫使OR门X0将其输出信号S0驱动到逻辑高。信号S0的逻辑高状态使NAND门X2将信号S1的反相值传输到其输出端子N2，从而将节点N2保持在的值。以此方式，第一锁存器210将的值存储在节点N2并且将D的值存储在节点N1。注意，由NAND门X1和X2形成的第一锁存器210可以继续将D的值存储在节点N1并且将的值存储在节点N2，直到时钟信号CLK从逻辑高转变到逻辑低。

节点N1处的D的值可以作为信号S1被提供到NAND门X3。CLK的逻辑高状态使OR门X4迫使其输出信号S4为逻辑高，这反过来使NAND门X3使D的值反相。因此，NAND门X3将节点N3驱动到的值，使得信号反相器X6使信号S3的值反相，并且因此将输出信号Q驱动到D的值，使得Q＝D。反相器X5还使信号S3的值反相以将其输出信号S5驱动到D的值，使得S5＝D＝Q，从而使OR门X4的输入信号S5保持等于输出信号Q的值。以此方式，由形成在第二锁存器220内的NAND-INV-OR结构来用输入数据位D的当前值更新输出信号Q。

如上文所描述，触发器电路200可以作为数据类型的触发器来操作，在该触发器中，第一锁存器210用作主锁存器，并且第二锁存器220用作从锁存器。更具体地，当时钟信号CLK从逻辑高转变为逻辑低时，第一锁存器210存储输入数据位D的当前值，并且第二锁存器220存储输出信号Q的先前值。当时钟信号CLK从逻辑低转变为逻辑高时，第一锁存器210将输入数据位D的当前值传输到第二锁存器220(同时忽略D的值中的任何变化)，并且第二锁存器220提供D的当前值作为输出信号Q。

根据本实施例，触发器电路200的第一锁存器210和第二锁存器220可以在时钟信号CLK的同一相位上操作，从而消除对生成互补时钟信号的需要。作为结果，触发器电路200不需要时钟反相电路(例如，图1的时钟反相电路130)来生成互补时钟信号。消除时钟反相电路的能力可以降低与生成互补时钟信号相关联的动态功耗(与图1的常规触发器电路100相比)。例如，尽管在时钟信号CLK的每次状态转变时，图1的反相器INV4a-INV4b可能消耗动态功率，但是，因为图2A的触发器电路200中没有时钟反相电路，所以时钟信号CLK的状态转变可以不导致触发器电路200的类似的动态功耗。此外，与图1的常规触发器电路100对比，图2A的触发器电路200在锁存器110和120内不包括传输门和三态反相器，从而消除了与响应于时钟信号CLK的状态转变而连续切换三态反相器和传输门相关联的动态功耗。作为结果，与图1的常规触发器电路100相比，图2A的触发器电路200可以消耗较少的动态功率。

图2B示出了触发器电路250，其为图2A的触发器电路200的一个实施例。触发器电路250被示为包括第一逻辑门251、第二逻辑门252、以及第三逻辑门253。对于一些实施例，第一逻辑门251可以作为OR-AND-INVERT(OAI)门来操作，第二逻辑门252可以作为NAND门来操作，并且第三逻辑门253可以作为OAI门来操作。此外，对于至少一个实施例，图2B的第一逻辑门251和第二逻辑门252可以实施图2A的第一锁存器210，并且图2B的第三逻辑门253与门X5和X6结合可以实施图2A的第二锁存器220。更具体地，第一逻辑门251可以实施图2A的OR门X0和NAND门X2，并且第二逻辑门252可以实施图2A的NAND门X1。

第一逻辑门251包括NMOS晶体管MN0-MN2和PMOS晶体管MP0-MP2。晶体管MN1和MN2串联耦合在节点N2与地电势之间，并且晶体管MN0与晶体管MN1并联耦合。晶体管MN1具有用于接收输入数据位D的门，晶体管MN0具有用于接收时钟信号CLK的门，并且晶体管MN2具有与节点N1耦合的门。晶体管MP0和MP1串联耦合在节点N2与电压电源VDD之间，并且晶体管MP2耦合在节点N2与VDD之间。晶体管MP1具有用于接收输入数据位D的门，晶体管MP0具有用于接收时钟信号CLK的门，并且晶体管MP2具有与节点N1耦合的门。

第二逻辑门252包括NMOS晶体管MN3-MN4以及PMOS晶体管MP3-MP4。晶体管MN3和MN4串联耦合在节点N1与地电势之间。晶体管MN3具有用于接收时钟信号CLK的门，并且晶体管MN4具有与节点N2耦合的门。晶体管MP3和MP4并联耦合在节点N1与VDD之间。晶体管MP3具有用于接收时钟信号CLK的门，并且晶体管MP4具有与节点N2耦合的门。

第三逻辑门253包括NMOS晶体管MN5、MN6和MN8，并且包括PMOS晶体管MP5、MP6和MP8。晶体管MN5和MN6串联耦合在节点N3与地电势之间，并且晶体管MN8与晶体管MN5并联耦合。晶体管MN5具有用于接收输出信号Q的门，晶体管MN6具有与节点N1耦合的门，并且晶体管MN8具有用于接收时钟信号CLK的门。晶体管MP5和MP8串联耦合在节点N3与VDD之间，并且晶体管MP6耦合在节点N3与VDD之间。晶体管MP5具有用于接收输出信号Q的门，晶体管MP8用于接收时钟信号CLK的门，并且晶体管MP6具有与节点N1耦合的门。

下文描述了触发器电路250的示例性操作。当时钟信号CLK处于逻辑低状态(CLK＝0)时，第一逻辑门251通过将其互补信号存储在节点N2来锁存输入数据位D的值，并且第三逻辑门253保持输出信号Q的先前值。更具体地，响应于CLK＝0，晶体管MP0、MP3和MP8接通，并且晶体管MN0、MN3和MN8关断。导电晶体管MP3将节点N1向VDD拉高，使得信号S1处于逻辑高状态，这使晶体管MN2接通并且使晶体管MP2关断。D的值被由晶体管MP1和MN1形成的反相器反相，从而将节点N2驱动到的互补值。因此，当时钟信号CLK为逻辑低时，由逻辑门251-252形成的“主”锁存器将的值存储在节点N2。

信号S1的逻辑高状态和CLK的逻辑低状态被提供到第三逻辑门253。响应于CLK＝0，晶体管MP8接通并且晶体管MN8关断。节点N1处的信号S1的逻辑高状态使晶体管MN6接通，并且使晶体管MP6关断。输出信号Q的先前值被由晶体管MP5和MN5形成的反相器反相，从而将节点N3驱动到互补值反相器X5和X6使节点N3处的信号S3的值反相以保持输出信号Q的先前值。

当时钟信号CLK转变到逻辑高(CLK＝1)时，第二逻辑门252将由第一逻辑门251锁存的D的值传输到第三逻辑门253。然后，响应于所锁存的D的值，第三逻辑门253可以更新输出信号Q的值。更具体地，响应于CLK＝1，晶体管MP0、MP3和MP8关断，并且晶体管MN0、MN3和MN8接通。导电晶体管MN0将晶体管MN2的漏极连接到地电势，导电晶体管MN3将晶体管MN4的源极连接到节点N1，并且导电晶体管MN8将晶体管MN6的漏极连接到地电势。响应于D，非导电晶体管MP0阻止晶体管MP1将节点N2向VDD拉高，从而确保节点N2继续锁存的先前值，而不顾在CLK＝1时向第一逻辑门251提供的D的当前值。

节点N2处所锁存的的值被由晶体管MP4和MN4形成的反相器在逻辑上反相，以在节点N1处生成D的值。节点N1处的D的值被由晶体管MP2和MN2形成的反相器在逻辑上反相，以将其在节点N2处的输出信号驱动到从而作为“保持器”电路来操作以在节点N2处保持的值。

节点N1处的D的值还被由晶体管MP6和MN6形成的反相器在逻辑上反相，以将其在节点N3处的输出信号驱动到被反相器X5和X6反相以将输出信号Q驱动到D的值(例如，Q＝D)。以此方式，CLK的逻辑高状态将D的值从第二逻辑门252传送到第三逻辑门253，同时允许第一逻辑门251忽略输入数据位D中的状态转变，直到时钟信号CLK从逻辑高转变为逻辑低。

再次参考图2A，当D的下一个状态和Q的当前状态都为逻辑低时，触发器电路200可能消耗不必要的动态功率。例如，CLK的逻辑低状态使NAND门X1将节点N1驱动到逻辑高。同时，节点N0在输入数据位D＝0时被驱动到逻辑低，并且因此节点N2也被拉高到逻辑高。然后，当CLK从逻辑低转变为逻辑高时，NAND门X1将节点N1从逻辑高驱动到逻辑低。然而，输出信号Q不改变其状态并且被保持在逻辑低。作为结果，当D的下一个值和Q的当前值都为0时，节点N1可能不必要地在逻辑状态0和1之间转变。

为了避免此潜在的时序问题，例如，如图3A所示，可以提供反馈信号。图3A示出了根据其它实施例的数据类型的触发器电路300的框图。触发器电路300包括第一锁存器310、图2A的第二锁存器220、以及NOR门X8，NOR门X8将反馈信号FB提供到第一锁存器310。第一锁存器310包括图2A的第一锁存器210的所有元件，加上OR门X7。时钟信号CLK被提供到OR门X7的第一输入端子，反馈信号FB被提供到OR门X7的第二输入端子，并且OR门X7的输出端子耦合到NAND门X1的第一输入端子。NOR门X8包括用于接收输入数据位D的第一输入端子、用于接收输出信号Q的第二输入端子、以及用于提供反馈信号FB的输出端子。

反馈信号FB可以消除上文所讨论的当输出信号Q的当前值和数据位D输入值都为逻辑低时(即，当Q＝D＝0时)的不必要的功耗问题。例如，当Q＝D＝0时，NOR门X8将反馈信号FB驱动到逻辑高(FB＝1)，这迫使OR门X7将其在节点N7处的输出信号S7驱动到逻辑高，而不顾时钟信号CLK。对于此情况，信号S7的响应于D＝0和Q＝0所生成的逻辑高状态确保NAND门X1使节点N2处的的值反相并且然后将节点N1驱动到逻辑低(以将D＝0传输到第二锁存器220)。

对于D和Q的所有其它情况，NOR门X8将反馈信号FB驱动到逻辑低(FB＝0)，从而允许OR门X7将CLK的值传输到NAND门X1。对于这些其它情况，第一锁存器310可以以与图2A的第一锁存器210类似的方式进行操作。

图3B示出了触发器电路350，其为图3A的触发器电路300的一个实施例。触发器电路350被示为包括图2B的第一逻辑门251、第二逻辑门352、以及图2B的第三逻辑门253。对于一些实施例，第一逻辑门251、第二逻辑门352和第三逻辑门253均可以作为OAI电路来操作。此外，对于至少一个实施例，图3B的第一逻辑门251和第二逻辑门352可以实施图3A的第一锁存器310，并且图3B的第三逻辑门253与门X5和X6结合可以实施图3A的第二锁存器220。

第二逻辑门352包括NMOS晶体管MN3、MN4和MN7，并且包括PMOS晶体管MP3、MP4和MP7。晶体管MN3和MN4串联耦合在节点N1与地电势之间。晶体管MN3具有用于接收时钟信号CLK的门，并且晶体管MN4具有与节点N2耦合的门。晶体管MN7与晶体管MN3并联耦合，并且具有用于接收反馈信号FB的门。晶体管MP3和MP7串联耦合在节点N1与VDD之间。晶体管MP3具有用于接收时钟信号CLK的门，并且晶体管MP7具有用于接收反馈信号FB的门。晶体管MP4耦合在节点N1与VDD之间，具有与节点N2耦合的门。注意，图3B的晶体管MP7和MN7可以实施图3A的OR门X7。

下文关于输入数据位D和输出信号Q的值的不同组合，讨论了图3B的触发器电路350的示例性操作。第一种情况是当D的下一个状态为逻辑低并且Q的当前状态为逻辑高时(即，当D＝0并且Q＝1时)。当时钟信号CLK＝0时，由晶体管MP5和MN5形成的反相器使Q的逻辑高值反相以将节点N3驱动到逻辑低，其反过来被反相器X6反相以保持Q＝1。响应于D＝0和Q＝1，NOR门X8将反馈信号FB驱动到逻辑低，这使晶体管MP7接通并且使晶体管MN7关断。作为结果，响应于CLK＝0，节点N1被晶体管MP3向VDD拉高，这使晶体管MN2接通。因此，由晶体管MP1和MN1形成的反相器可以将节点N2驱动到状态以此方式，第三逻辑门253保持Q＝1的当前值，并且第一逻辑门251锁存D＝0的值。

当CLK从逻辑低转变为逻辑高时，晶体管MN3接通并且将节点N1向地电势拉低。节点N1的逻辑低状态使晶体管MP2接通，这将节点N2向VDD拉高并且因此保持节点N2的逻辑高状态以继续在节点N2处锁存节点N1的逻辑低状态使晶体管MN6关断并且使晶体管MP6接通，从而将节点N3向VDD拉高并且在节点N3处锁存响应于此，反相器X6响应于D＝0而更新Q＝0。注意，当CLK＝1时，节点N2被导电晶体管MP2保持在逻辑高状态，并且节点N1被导电晶体管MN3和MN4保持在逻辑低状态。晶体管MP0、MP3、MP4和MN5为非导电的，从而不顾数据位D中的后续状态变化而将所锁存的D＝0的值保持在逻辑门251和352中。

当CLK从逻辑高转变为逻辑低时，Q的先前值被锁存在第三逻辑门253中，并且第一逻辑门251和第二逻辑门352准备好锁存D的下一个值。

第二种情况是当D的下一个状态为逻辑高并且Q的当前状态为逻辑低时(即，当D＝1并且Q＝0时)。当时钟信号CLK＝0时，由晶体管MP5和MN5形成的反相器使Q的逻辑低值反相以将节点N3驱动到逻辑高，其反过来被反相器X6反相以保持Q＝0。响应于D＝1和Q＝0，NOR门X8将反馈信号FB驱动到逻辑低，这使晶体管MP7接通并且使晶体管MN7关断。作为结果，响应于CLK＝0，节点N1被晶体管MP3向VDD拉高，这使晶体管MN2接通。因此，由晶体管MP1和MN1形成的反相器可以将节点N2驱动到状态以此方式，第三逻辑门253保持Q＝0的当前值，并且第一逻辑门251锁存D＝1的值。

当CLK从逻辑低转变为逻辑高时，晶体管MN3接通，但是晶体管MN4保持关断并且将节点N1与地电势隔离。节点N1的逻辑高状态使晶体管MN2接通，这将节点N2向地电势拉低并且因此保持节点N2的逻辑低状态以继续在节点N2处锁存节点N1的逻辑高状态使晶体管MN6接通并且使晶体管MP6关断，从而将节点N3向地电势拉低并且在节点N3处锁存响应于此，反相器X6响应于D＝1而更新Q＝1。注意，当CLK＝1时，节点N2被导电晶体管MN2(其可以用作“保持器”电路)保持在逻辑低状态，并且节点N1被导电晶体管MP4保持在逻辑高状态。晶体管MP0、MP2和MN4为非导电的，从而不顾数据位D中的后续状态变化而将所锁存的D＝1的值保持在逻辑门251和352中。当CLK从逻辑高转变为逻辑低时，Q的先前值被锁存在第三逻辑门253中，并且第一逻辑门251和第二逻辑门352准备好锁存D的下一个值。

第三种情况是当D的下一个状态为逻辑低并且Q的当前状态为逻辑低时(即，当D＝0并且Q＝0时)。当时钟信号CLK＝0时，由晶体管MP5和MN5形成的反相器使Q的逻辑低值反相以将节点N3驱动到逻辑高，其反过来被反相器X6反相以保持Q＝0。响应于D＝0和Q＝0，NOR门X8将反馈信号FB驱动到逻辑高，这使晶体管MP7关断并且使晶体管MN7接通。作为结果，不顾时钟信号CLK和D的值中的转变，节点N1被保持在逻辑低状态并且节点N2被保持在逻辑高状态。以此方式，节点N2保持在逻辑高状态并且锁存值而无需使用由晶体管MP1和MN1形成的反相器。以此方式，因为晶体管MP1和MN1不为节点N2充电或放电，所以可以降低动态功耗。

第四种情况是当D的下一个状态为逻辑高并且Q的当前状态为逻辑高时(即，当D＝1并且Q＝1时)。当时钟信号CLK＝0时，由晶体管MP5和MN5形成的反相器使Q的逻辑高值反相以将节点N3驱动到逻辑低，其反过来被反相器X6反相以保持Q＝1。响应于D＝1和Q＝1，NOR门X8将反馈信号FB驱动到逻辑低，这使晶体管MP7接通并且使晶体管MN7关断。作为结果，节点N1被晶体管MP3和MP7保持在逻辑高状态，并且节点N2被晶体管MN1和MN2向地电势放电到低状态。此后，不顾时钟信号CLK和D的值中的转变，节点N1被保持在逻辑高状态并且节点N2被保持在逻辑低状态。以此方式，可以降低动态功耗。

此外，触发器电路200可能遭受由时序不匹配所导致的错误。例如，如果NAND门X1弱于OR门X0和NAND门X2，那么响应于时钟信号CLK中的转变而转变节点N1的状态的与NAND门X1相关联的第一时间延迟可能长于响应于时钟信号CLK中的转变而转变节点N2的状态的与OR门X0和NAND门X2相关联的第二时间延迟，这反过来可能导致第一锁存器210锁存输入数据位D的不正确的值。例如，CLK的逻辑低状态使NAND门X1将节点N1驱动到逻辑高。如果数据位D的当前值为逻辑低(D＝0)，那么NAND门X2将节点N2驱动到逻辑高，使得信号然后，当CLK从逻辑低转变为逻辑高时，OR门X0将节点N0驱动到逻辑高。然而，如果第一时间延迟大于第二时间延迟，那么在NAND门X1将节点N1驱动到逻辑低之前，NAND门X2可以将节点N2驱动到逻辑低以采集D＝0的值。如果这种情况发生，那么NAND门X1可能不期望地将节点N1保持在逻辑高状态，从而未能正确地锁存值D＝0。注意，在D＝1的当前值时可能不存在此问题，因为将节点N1保持在逻辑高状态可以反映D的正确值。

为了避免该潜在的时序问题，如图3C所示，可以生成次级时钟信号。触发器电路360被示为包括图2B的第一逻辑门251、第二逻辑门362、以及图2B的第三逻辑门253。对于一些实施例，第一逻辑门251、第二逻辑门362和第三逻辑门253均可以作为OAI电路来操作。此外，对于至少一个实施例，图3C的第一逻辑门251和第二逻辑门362可以实施图3A的第一锁存器310，并且图3C的第三逻辑门253门与X5和X6结合可以实施图3A的第二锁存器220。

除了对于图3C的实施例，晶体管MN3和MN7耦合在节点N1与晶体管MN4的漏极之间之外，图3C的第二逻辑门362类似于图3B的第二逻辑门352。因此，尽管在图3B的触发器电路350中晶体管MN3和MN7并联耦合在地电势与晶体管MN4的源极之间，但是在图3C的触发器电路360中，晶体管MN3和MN7并联耦合在节点N1与MN4的漏极之间。对于图3C的触发器电路360，当D的下一个状态为逻辑低并且Q的当前状态为逻辑高时，反馈信号FB被断言为逻辑低，并且晶体管MN7被关断并且晶体管MP7被接通。作为结果，响应于CLK＝0，节点N1被晶体管MP3充电到VDD，这使晶体管MN2接通。然后，由晶体管MP1和MN1形成的反相器可以将节点N2驱动到状态此后，晶体管MN4被接通以将信号CLK_LAT拉低到逻辑低。当CLK从逻辑低转变为逻辑高时，节点N1向地电势放电并且CLK_LAT保持在逻辑低，这有效地抑制了潜在的时序竞争。

图3C的触发器电路360的该提高的另一优点是节省功率。例如，D的下一个状态和Q的当前状态两者都为逻辑高，反馈信号FB被断言为逻辑低，并且晶体管MN7被关断且MP7被接通。作为结果，响应于CLK＝0，节点N1被晶体管MP3充电到VDD，这使晶体管MN2接通。作为结果，由晶体管MP1和MN1形成的反相器可以将节点N2驱动到状态因此，晶体管MP4被接通以将节点N1保持在逻辑高，并且晶体管MN4被关断以将CLK_LAT与地电势隔离。当CLK从逻辑低转变为逻辑高时，晶体管MN3被接通并且CLK_LAT通过导电晶体管MN3被充电到VDD-VT。此后，CLK_LAT被提供到第一逻辑门251中的晶体管MN0的门(例如，而不是时钟信号CLK)，这也可以降低动态功耗。

注意，导电晶体管MN3将晶体管MN4的漏极充电到接近低于VDD的一个晶体管阈值电压(例如，到VDD-VT)，这可以降低功耗(与将晶体管MN4的漏极充电到接近VDD相比)。

图3D示出了触发器电路370，其为图3A的触发器电路300的另一个实施例。触发器电路370被示为包括图2B的第一逻辑门251、图3C的第二逻辑门362、以及第三逻辑门363。对于一些实施例，第一逻辑门251、第二逻辑门362和第三逻辑门363均可以作为OAI电路来操作。此外，对于至少一个实施例，图3D的第一逻辑门251和第二逻辑门362可以实施图3A的第一锁存器310，并且图3D的第三逻辑门363与门X5和X6结合可以实施图3A的第二锁存器220。

除了对于图3D的实施例，晶体管MP8被去掉并且晶体管MP5的源极耦合到晶体管MP0的漏极之外，图3D的第三逻辑门363类似于图2B的第三逻辑门353。以此方式，晶体管MP0可以执行与省略的晶体管MP8相同的功能，从而降低电路面积。

在上述说明书中，已经参考本实施例的具体示例性实施例来描述了本实施例。然而，将显而易见的是，可以对本实施例做出各种修改和改变而不脱离如附属权利要求中所阐述的本公开内容的较宽范围。因此，说明书和附图将被视为说明性意义而不是限制性意义。

Claims (24)

1.一种触发器电路，包括：

第一锁存器，其包括用于接收数据信号的第一输入端子、用于接收时钟信号的第二输入端子、以及第一节点处的输出端子；以及

第二锁存器，其包括直接连接到所述第一锁存器的所述输出端子的第一输入端子、用于接收所述时钟信号的第二输入端子、以及用于提供输出信号的输出端子，其中，所述第一锁存器和所述第二锁存器在所述时钟信号的同一相位上被计时。

2.根据权利要求1所述的触发器电路，其中，所述第一锁存器将作为主锁存器来操作，并且所述第二锁存器将作为从锁存器来操作。

3.根据权利要求1所述的触发器电路，其中，所述第一锁存器和所述第二锁存器不包括三态反相器，并且所述触发器电路不包括传输门电路。

4.根据权利要求1所述的触发器电路，其中，所述第一锁存器包括：

第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出端子；

第一NAND门，其包括用于接收所述时钟信号的第一输入端子、第二输入端子、以及耦合到所述第一节点的输出端子；以及

第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、耦合到所述第一节点的第二输入端子、以及在第二节点处耦合到所述第一NAND门的所述第二输入端子的输出端子。

5.根据权利要求4所述的触发器电路，其中：

当所述时钟信号处于逻辑低状态时，所述第一锁存器将所述数据信号的互补信号存储在所述第二节点；并且

当所述时钟信号处于逻辑高状态时，所述第一锁存器经由所述第一节点将所述数据信号传输到所述第二锁存器。

6.根据权利要求4所述的触发器电路，其中，所述第二锁存器包括：

第二OR门，其包括用于接收所述时钟信号和所述输出信号的输入端子，并且包括输出端子；以及

第三NAND门，其包括耦合到所述第一节点的第一输入端子、耦合到所述第二OR门的所述输出端子的第二输入端子、以及用于提供所述输出信号的互补信号的输出端子。

7.根据权利要求6所述的触发器电路，其中：

当所述时钟信号处于逻辑低状态时，所述第二锁存器输出所述输出信号的先前状态；并且

当所述时钟信号处于逻辑高状态时，所述第二锁存器响应于所述数据信号来驱动所述输出信号。

8.根据权利要求1所述的触发器电路，其中：

所述第一锁存器包括连接到NAND门的第一OR-AND-INVERT逻辑门；并且

所述第二锁存器包括第二OR-AND-INVERT逻辑门。

9.根据权利要求1所述的触发器电路，还包括：

NOR门，其包括用于接收所述数据信号和所述输出信号的输入端子，并且包括用于向所述第一锁存器提供反馈信号的输出端子。

10.根据权利要求9所述的触发器电路，其中，所述第一锁存器包括：

第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出端子；

第二OR门，其包括用于接收所述反馈信号和所述时钟信号的输入端子，并且包括输出端子；

第一NAND门，其包括第一输入端子、第二输入端子、以及耦合到所述第一节点的输出端子，其中，所述第一输入端子耦合到所述第二OR门的所述输出端子；以及

第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、耦合到所述第一节点的第二输入端子、以及在第二节点处耦合到所述第一NAND门的所述第二输入端子的输出端子。

11.根据权利要求9所述的触发器电路，其中：

当所述数据信号和所述输出信号都处于逻辑低状态时，所述NOR门将所述反馈信号驱动到被断言的状态；并且

当所述反馈信号处于所述被断言的状态时，所述第一锁存器忽略所述时钟信号。

12.根据权利要求9所述的触发器电路，其中：

所述第一锁存器包括连接到第二OR-AND-INVERT逻辑门的第一OR-AND-INVERT逻辑门；并且

所述第二锁存器包括第三OR-AND-INVERT逻辑门。

13.一种用于响应于数据信号来选择性地驱动输出信号的触发器电路，所述触发器电路包括：

第一锁存器，包括：

第一逻辑门，其包括用于接收所述数据信号和时钟信号的输入端子，并且包括用于在所述时钟信号处于第一状态时锁存所述数据信号的互补信号的输出端子；以及

第二逻辑门，其包括用于接收所述时钟信号和所述数据信号的所述互补信号的输入端子，并且包括用于生成内部信号的输出端子；以及

第二锁存器，其直接连接到所述第一锁存器，包括：

第三逻辑门，其包括用于接收所述时钟信号、所述输出信号和所述内部信号的输入端子，并且包括用于生成所述输出信号的输出端子。

14.根据权利要求13所述的触发器电路，其中，所述第一逻辑门、所述第二逻辑门、以及所述第三逻辑门在所述时钟信号的同一相位上进行操作。

15.根据权利要求13所述的触发器电路，其中，所述触发器电路不包括传输门电路。

16.根据权利要求13所述的触发器电路，其中：

当所述时钟信号处于所述第一状态时，所述第二逻辑门将所述内部信号驱动到逻辑高状态；并且

当所述时钟信号处于第二状态时，所述第二逻辑门将所述内部信号驱动到指示所述数据信号的状态。

17.根据权利要求13所述的触发器电路，其中：

当所述时钟信号处于所述第一状态时，所述第三逻辑门保持所述输出信号的先前状态；并且

当所述时钟信号处于所述第二状态时，所述第三逻辑门将所述输出信号驱动到所述内部信号的所述状态。

18.根据权利要求13所述的触发器电路，其中：

所述第一逻辑门包括第一OR-AND-INVERT逻辑门；

所述第二逻辑门包括NAND门；并且

所述第三逻辑门包括第二OR-AND-INVERT逻辑门。

19.根据权利要求13所述的触发器电路，其中，所述第一逻辑门、所述第二逻辑门、以及所述第三逻辑门均包括OR-AND-INVERT逻辑门。

20.根据权利要求13所述的触发器电路，其中，所述第一锁存器包括：

第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出端子；

第一NAND门，其包括用于接收所述时钟信号的第一输入端子、第二输入端子、以及用于接收所述内部信号的输出端子；以及

第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、用于接收所述内部信号的第二输入端子、以及耦合到所述第一NAND门的所述第二输入端子的输出端子。

21.根据权利要求20所述的触发器电路，其中，所述第二锁存器包括：

第二OR门，其包括用于接收所述时钟信号和所述输出信号的输入端子，并且包括输出端子；以及

第三NAND门，其包括用于接收所述内部信号的第一输入端子、耦合到所述第二OR门的所述输出端子的第二输入端子、以及用于提供所述输出信号的互补信号的输出端子。

22.根据权利要求13所述的触发器电路，还包括：

NOR门，其包括用于接收所述数据信号和所述输出信号的输入端子，并且包括用于向所述第二逻辑门提供反馈信号的输出端子。

23.根据权利要求22所述的触发器电路，其中，所述第一锁存器包括：

第一OR门，其包括用于接收所述数据信号和所述时钟信号的输入端子，并且包括输出端子；

第二OR门，其包括用于接收所述反馈信号和所述时钟信号的输入端子，并且包括输出端子；

第一NAND门，其包括第一输入端子、第二输入端子、以及用于接收所述内部信号的输出端子，其中，所述第一输入端子耦合到所述第二OR门的所述输出端子；以及

第二NAND门，其包括耦合到所述第一OR门的所述输出端子的第一输入端子、用于接收所述内部信号的第二输入端子、以及耦合到所述第一NAND门的所述第二输入端子的输出端子。

24.根据权利要求23所述的触发器电路，其中，所述第二锁存器包括：

第二OR门，其包括用于接收所述时钟信号和所述输出信号的输入端子，并且包括输出端子；以及

第三NAND门，其包括用于接收所述内部信号的第一输入端子、耦合到所述第二OR门的所述输出端子的第二输入端子、以及用于提供所述输出信号的互补信号的输出端子。