CN102394596A - 抗单粒子翻转的可置位d触发器 - Google Patents

Abstract

本发明公开了一种抗单粒子翻转的可置位D触发器，目的是提高抗单粒子翻转的可置位D触发器的抗单粒子翻转能力。它由时钟电路、主锁存器、从锁存器、输出缓冲电路组成，主锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器由十二个PMOS管和十二个NMOS管组成，主锁存器和从锁存器均进行了双模冗余加固，且主锁存器和从锁存器中C²MOS电路均进行了改进，即分离互为冗余的C²MOS电路中的上拉PMOS管和下拉NMOS管。本发明抗单粒子翻转的可置位D触发器的抗单粒子翻转能力强，适合用于抗单粒子翻转加固集成电路的标准单元库，应用于航空、航天等领域。

Description

抗单粒子翻转的可置位D触发器

技术领域

本发明涉及一种带有置位结构的主从D触发器，特别涉及一种抗单粒子翻转(signal event upset)的可置位D触发器。

背景技术

在宇宙空间中，存在大量高能粒子(质子、电子、重离子)和带电粒子。集成电路受这些高能粒子和带电粒子的轰击后，集成电路中会产生电子脉冲，可能使集成电路内部节点原有的电平发生翻转，此效应称为单粒子翻转(SEU)。单粒子轰击集成电路的LET(线性能量转移)值越高，产生的电子脉冲越强。航空、航天领域中使用的集成电路都会受到单粒子翻转的威胁，使集成电路工作不稳定，甚至产生致命的错误，因此开发先进的集成电路抗单粒子翻转加固技术尤为重要。

集成电路的抗单粒子翻转加固技术可以分为系统级加固、电路级加固和器件级加固。系统级加固的集成电路可靠性高，但版图面积大、功耗大、运行速度慢。器件级加固的集成电路运行速度快，版图面积小、功耗低，但器件级加固实现难度大，成本高。电路级加固的集成电路可靠性高，版图面积、功耗和运行速度优于系统级加固的集成电路，且实现难度和成本小于器件级加固的集成电路，是十分重要的集成电路抗单粒子翻转加固方法。

D触发器是时序逻辑电路中使用最多的单元之一，其抗单粒子翻转能力直接决定了集成电路电路的抗单粒子翻转能力。对D触发器进行电路级加固可以在较小的版图面积、功耗和成本下有效地提高集成电路的抗单粒子翻转能力。

传统的D触发器为主从D触发器，一般由主级锁存器和从级锁存器串联构成，锁存器的抗单粒子翻转加固是实现D触发器抗单粒子加固的有效方法。T.Clain等人在IEEE Transaction on Nuclear Science(IEEE原子能科学学报)上发表的“Upset Hardened Memory Design for Submicron CMOS Technology”(在亚微米CMOS技术下的翻转加固存储单元设计)(1996年12月第6期43卷，第2874～2878页)提出了一种冗余加固的锁存器，该锁存器在经典锁存器结构的基础上增加了一个反相器和一个反馈回路，与原有反相器和反馈回路互为冗余电路。反相器中N管的输入和P管的输入分离，分别连接两个反馈回路，反馈回路中C²MOS电路的N管和P管的输入分别来自两个反相器的输出。该锁存器的信号输入和信号保存由C²MOS时钟电路控制。该冗余加固的锁存器优点在于：轰击一个节点时产生的翻转电平可以通过其冗余电路内对应节点的正确电平恢复到原来状态。该冗余加固的锁存器的不足在于：输入端两个互为冗余的C²MOS电路共用一个上拉PMOS管和一个下拉NMOS管，使反馈回路中C²MOS电路的输出节点与冗余电路对应节点之间存在一个间接通路，当单粒子轰击使该C²MOS电路输出节点的电平翻转，则该翻转电平会沿间接通路传播到冗余电路的对应节点，如果单粒子轰击的LET值较高，则两个互为冗余的电路均会发生电平翻转，最终使锁存器的输出也发生翻转。由两个该种冗余加固的锁存器串联组成的传统冗余加固的D触发器，当单粒子轰击的LET值较高，则两个互为冗余的电路也均会发生电平翻转，最终使传统冗余加固的D触发器的输出也发生翻转。R.Naseer等人在the 48th IEEE InternationalMidwest Symposium on Circuits and Systems(第48届IEEE电路和系统中西部国际会议)上发表的“The DF-DICE Storage Element for Immunity to Soft Errors”(对软错误免疫的DF-DICE存储单元)也提出了一种与上述锁存器结构类似的冗余加固的锁存器。此锁存器输入端的两个C²MOS电路是完全独立的，两个互为冗余的电路中对应节点不存在间接通路，克服了T.Clain等人提出的冗余加固的锁存器的不足之处。但R.Naseer等人提出的冗余加固的锁存器在反馈回路中使用了传输门结构，当一个节点受单粒子轰击发生翻转时，其冗余电路将正确电平通过传输门反馈至该节点。由于传输门结构的噪声容限较低，反馈回路的信号反馈能力较弱，当单粒子轰击的LET值较高时，反馈回路不能使该节点恢复正确电平，严重影响了该锁存器抗单粒子翻转能力。由两个该种冗余加固的锁存器串联组成的传统冗余加固的D触发器，当单粒子轰击的LET值较高时，也会因为反馈回路中的传输门结构，不能使该节点恢复正确电平，影响了该传统冗余加固的D触发器抗单粒子翻转能力。

专利号为CN101499788A的中国专利公开了一种抗单粒子翻转和单粒子瞬态脉冲的D触发器。该发明是一种结构类似于时间采样结构的D触发器，包括两个多路开关、两个延迟电路、两个保护门电路和三个反相器，实现了D触发器的抗单粒子翻转加固。由于采用延迟电路和保护门电路来屏蔽轰击产生的电子脉冲，当单粒子轰击的LET值较高时，电子脉冲宽度会大于延迟电路的延迟时间，使保护门电路的输出电平发生翻转，大大降低了该D触发器的抗单粒子翻转能力。

某些集成电路需要控制集成电路中D触发器的状态，强制D触发器输出高电平以及把其中存储的数据置为逻辑“1”。在D触发器原有的结构基础上增加置位电路和置位信号输入端，从而实现D触发器的置位结构，并通过置位信号来控制D触发器的置位功能。目前这种可置位D触发器抗单粒子翻转的能力均比较弱，不利于在航空、航天等领域的集成电路芯片中使用。

发明内容

本发明要解决的技术问题是，针对目前可置位D触发器抗单粒子翻转能力不高的问题，提出一种抗单粒子翻转的可置位D触发器，它可以在较高LET值的单粒子轰击下正常工作而不产生单粒子翻转。

本发明提出的抗单粒子翻转的可置位D触发器由时钟电路、主锁存器、从锁存器、输出缓冲电路组成。

本发明抗单粒子翻转的可置位D触发器有三个输入端和两个输出端。三个输入端分别是CK即时钟信号输入端、D即数据信号输入端和SN即置位信号输入端；两个输出端分别是Q和QN，Q和QN输出一对相反的数据信号。

时钟电路有一个输入端和两个输出端，输入端为CK，输出端为C、CN。时钟电路为一个两级反相器，由第一级反相器和第二级反相器组成；第一级反相器由第一PMOS管和第一NMOS管组成，第一PMOS管的栅极Pg1连接CK，漏极Pd1连接第一NMOS管的漏极Nd1，并作为时钟电路的一个输出端CN。第一NMOS管的栅极Ng1连接CK，漏极Nd1连接Pd1；第二级反相器由第二PMOS管和第二NMOS管组成，第二PMOS管的栅极Pg2连接CN，漏极Pd2连接第二NMOS管的漏极Nd2，并作为时钟电路的另一个输出端C。第二NMOS管的栅极Ng2连接CN，漏极Nd2连接Pd2。第一PMOS管和第二PMOS管的衬底连接电源VDD，源极Ps1、Ps2连接电源VDD；第一NMOS管和第二NMOS管的衬底接地VSS，源极Ns1、Ns2也接地VSS。

主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路连接。从锁存器还与输出缓冲电路连接。

主锁存器有四个输入端和一个输出端，四个输入端为D、C、CN、SN，一个输出端为MO。主锁存器由十二个PMOS管和十二个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第三PMOS管的栅极Pg3连接D，漏极Pd3连接第四PMOS管的源极Ps4，源极Ps3连接电源VDD；第四PMOS管的栅极Pg4连接C，漏极Pd4连接第三NMOS管的漏极Nd3，源极Ps4连接Pd3；第五PMOS管的栅极Pg5连接D，漏极Pd5连接第六PMOS管的源极Ps6，源极Ps5连接电源VDD；第六PMOS管的栅极Pg6连接C，漏极Pd6连接第五NMOS管的漏极Nd5，源极Ps6连接Pd5；第七PMOS管的栅极Pg7连接Pd6，漏极Pd7连接第七NMOS管的漏极Nd7并作为主锁存器的输出端MO，源极Ps7连接电源VDD；第八PMOS管的栅极Pg8连接SN，漏极Pd8连接Pd7，源极Ps8连接电源VDD；第九PMOS管的栅极Pg9连接Pd4，漏极Pd9连接第九NMOS管的漏极Nd9，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SN，漏极Pd10连接Pd9，源极Ps10连接电源VDD；第十一PMOS管的栅极Pg11连接Pd9，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接CN，漏极Pd12连接第十一NMOS管的漏极Nd11，源极Ps12连接Pd11；第十三PMOS管的栅极Pg13连接Pd7，漏极Pd13连接第十四PMOS管的源极Ps14，源极Ps13连接电源VDD；第十四PMOS管的栅极Pg14连接CN，漏极Pd14连接第十三NMOS管的漏极Nd13，源极Ps14连接Pd13；第三NMOS管的栅极Ng3连接CN，漏极Nd3连接Pd4，源极Ns3连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接D，漏极Nd4连接Ns3，源极Ns4接地VSS；第五NMOS管的栅极Ng5连接CN，漏极Nd5连接Pd6，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的栅极Ng6连接D，漏极Nd6连接Ns5，源极Ns6接地VSS；第七NMOS管的栅极Ng7连接Pd4，漏极Nd7连接Pd7，源极Ns7连接第八NMOS管的漏极Nd8；第八NMOS管的栅极Ng8连接SN，漏极Nd8连接Ns7，源极Ns8接地VSS；第九NMOS管的栅极Ng9连接Pd6，漏极Nd9连接Pd9，源极Ns9连接第十NMOS管的漏极Nd10；第十NMOS管的栅极Ng10连接SN，漏极Nd10连接Ns9，源极Ns10接地VSS；第十一NMOS管的栅极Ng11连接C，漏极Nd11连接Pd12，源极Ns11连接第十二NMOS管的漏极Nd12；第十二NMOS管的栅极Ng12连接Pd7，漏极Nd12连接Ns11，源极Ns12接地VSS；第十三NMOS管的栅极Ng13连接C，漏极Nd13连接Pd14，源极Ns13连接第十四NMOS管的漏极Nd14；第十四NMOS管的栅极Ng14连接Pd9，漏极Nd14连接Ns13，源极Ns14接地VSS。

从锁存器有四个输入端和一个输出端，四个输入端为MO、C、CN、SN，输出端为SO。从锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第十五PMOS管的栅极Pg15连接MO，漏极Pd15连接第十六PMOS管的源极Ps16，源极Ps15连接电源VDD；第十六PMOS管的栅极Pg16连接CN，漏极Pd16连接第十五NMOS管的漏极Nd15，源极Ps16连接Pd15；第十七PMOS管的栅极Pg17连接MO，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接电源VDD；第十八PMOS管的栅极Pg18连接CN，漏极Pd18连接第十七NMOS管的漏极Nd17，源极Ps18连接Pd17；第十九PMOS管的栅极Pg19连接Pd18，漏极Pd19连接第十九NMOS管的漏极Nd19并作为从锁存器的输出端SO，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接SN，漏极Pd20连接Pd19，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接Pd16，漏极Pd21连接第二十一NMOS管的漏极Nd21，源极Ps21连接电源VDD；第二十二PMOS管的栅极Pg22连接SN，漏极Pd22连接Pd21，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接Pd21，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD；第二十四PMOS管的栅极Pg24连接C，漏极Pd24连接第二十三NMOS管的漏极Nd23，源极Ps24连接Pd23；第二十五PMOS管的栅极Pg25连接Pd19，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD；第二十六PMOS管的栅极Pg26连接C，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25；第十五NMOS管的栅极Ng15连接C，漏极Nd15连接Pd16，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接MO，漏极Nd16连接Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接C，漏极Nd17连接Pd18，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接MO，漏极Nd18连接Ns17，源极Ns18接地VSS；第十九NMOS管的栅极Ng19连接Pd16，漏极Nd19连接Pd19，源极Ns19连接第二十NMOS管的漏极Nd20；第二十NMOS管的栅极Ng20连接SN，漏极Nd20连接Ns19，源极Ns20接地VSS；第二十一NMOS管的栅极Ng21连接Pd18，漏极Nd21连接Pd21，源极Ns21连接第二十二NMOS管的漏极Nd22；第二十二NMOS管的栅极Ng22连接SN，漏极Nd22连接Ns21，源极Ns22接地VSS；第二十三NMOS管的栅极Ng23连接CN，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24；第二十四NMOS管的栅极Ng24连接Pd19，漏极Nd24连接Ns23，源极Ns24接地VSS；第二十五NMOS管的栅极Ng25连接CN，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26；第二十六NMOS管的栅极Ng26连接Pd21，漏极Nd26连接Ns25，源极Ns26接地VSS。

输出缓冲电路有一个输入端和两个输出端，一个输入端为SO，两个输出端为QN、Q。输出缓冲电路由三个PMOS管和三个NMOS管组成，输出缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十七PMOS管的栅极Pg27连接SO，漏极Pd27连接第二十七NMOS管的漏极Nd27，源极Ps27连接电源VDD；第二十八PMOS管的栅极Pg28连接SO，漏极Pd28连接第二十八NMOS管的漏极Nd28并作为输出缓冲电路的一个输出QN，源极Ps28连接电源VDD；第二十九PMOS管的栅极Pg29连接Pd27，漏极Pd29连接第二十九NMOS管的漏极Nd29并作为输出缓冲电路的一个输出Q，源极Ps29连接电源VDD；第二十七NMOS管的栅极Ng27连接SO，漏极Nd27连接Pd27，源极Ns27接地VSS；第二十八NMOS管的栅极Ng28连接SO，漏极Nd28连接Pd28，源极Ns28接地VSS；第二十九NMOS管的栅极Ng29连接Pd27，漏极Nd29连接Pd29，源极Ns29接地VSS。

本发明抗单粒子翻转的可置位D触发器工作过程如下：

本发明抗单粒子翻转的可置位D触发器可以在任意时刻进行置位，置位功能由SN即置位信号输入端控制，当SN为低电平时，本发明抗单粒子翻转的可置位D触发器进入置位状态，即主锁存器和从锁存器均被强行锁存逻辑“1”，输出缓冲电路的输出端Q和QN分别为高电平和低电平；当SN为高电平时，本发明抗单粒子翻转的可置位D触发器处于正常工作状态，即时钟电路接收CK，对CK进行缓冲后分别产生与CK反相的CN和与CK同相的C，并且把CN和C传入到主锁存器和从锁存器。在CK为低电平期间，CN为高电平、C为低电平，主锁存器开启，接收D并对其进行缓冲处理后输出与D同相的MO，从锁存器处于保存状态，不接收主锁存器输出的MO而是保存上一个CK下降沿采样到的MO；在CK为高电平期间，CN为低电平、C为高电平，主锁存器处于保存状态，保存前一个CK上升沿采样到的D并输出与D同相的MO，从锁存器开启并接收主锁存器的输出MO，对MO进行缓冲处理并输出与MO同相的SO。在任意时刻输出缓冲电路都要接收从锁存器的输出SO，对SO缓冲并输出与SO反相的QN以及与SO同相的Q。

采用本发明可以达到以下技术效果：

本发明抗单粒子翻转的可置位D触发器的抗单粒子翻转能力优于传统未加固的可置位D触发器、时间采样加固的可置位D触发器和传统冗余加固的可置位D触发器。因为本发明对传统未加固的可置位D触发器结构进行改造，对主锁存器和从锁存器均进行了双模冗余加固，并针对主锁存器和从锁存器中C²MOS电路进行了改进，即分离互为冗余的C²MOS电路中的上拉PMOS管和下拉NMOS管，进一步提高了本发明抗单粒子翻转的可置位D触发器的抗单粒子翻转能力。本发明抗单粒子翻转的可置位D触发器适合用于抗单粒子翻转加固集成电路的标准单元库，应用于航空、航天等领域。

附图说明

图1为本发明抗单粒子翻转的可置位D触发器逻辑结构示意图。

图2为本发明抗单粒子翻转的可置位D触发器中时钟电路结构示意图。

图3为本发明抗单粒子翻转的可置位D触发器中主锁存器结构示意图。

图4为本发明抗单粒子翻转的可置位D触发器中从锁存器结构示意图。

图5为本发明抗单粒子翻转的可置位D触发器中输出缓冲电路结构示意图。

具体实施方式

图1为本发明抗单粒子翻转的可置位D触发器逻辑结构示意图。本发明由时钟电路(如图2所示)、主锁存器(如图3所示)、从锁存器(如图4所示)、输出缓冲电路(如图5所示)组成。本发明有两个输入端和两个输出端。两个输入端分别是CK即时钟信号输入端、D即数据信号输入端和SN即置位信号输入端；两个输出端分别是Q和QN，Q和QN输出一对相反的数据信号。时钟电路接收CK，对CK进行缓冲处理后分别输出C和CN。主锁存器接收D以及C、CN和R，主锁存器在C、CN和R的控制下对D进行锁存等处理后输出MO。从锁存器接收MO以及C、CN和R，从锁存器在C、CN和R的控制下对MO进行锁存等处理后分别输出SO。输出缓冲电路接收SO，对其进行缓冲处理后输出Q和QN。SN为高电平时，本发明抗单粒子翻转的可置位D触发器处于正常工作状态；SN为低电平时，本发明抗单粒子翻转的可置位D触发器进入置位状态。

如图2所示，时钟电路有一个输入端和两个输出端，输入端为CK，输出端为C、CN。时钟电路为一个两级反相器，第一级反相器由第一PMOS管和第一NMOS管组成，第一PMOS管的栅极Pg1连接CK，漏极Pd1连接第一NMOS管的漏极Nd1，并作为时钟电路的一个输出端CN。第一NMOS管的栅极Ng1连接CK，漏极Nd1连接Pd1；第二级反相器由第二PMOS管和第二NMOS管组成，第二PMOS管的栅极Pg2连接CN，漏极Pd2连接第二NMOS管的漏极Nd2，并作为时钟电路的另一个输出端C。第二NMOS管的栅极Ng2连接CN，漏极Nd2连接Pd2。第一PMOS管和第二PMOS管的衬底连接电源VDD，源极Ps1、Ps2连接电源VDD；第一NMOS管和第二NMOS管的衬底接地VSS，源极Ns1、Ns2也接地VSS。

如图3所示，主锁存器有四个输入端和一个输出端，四个输入端为D、C、CN、SN，一个输出端为MO。主锁存器由十二个PMOS管和十二个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第三PMOS管的栅极Pg3连接D，漏极Pd3连接第四PMOS管的源极Ps4，源极Ps3连接电源VDD；第四PMOS管的栅极Pg4连接C，漏极Pd4连接第三NMOS管的漏极Nd3，源极Ps4连接Pd3；第五PMOS管的栅极Pg5连接D，漏极Pd5连接第六PMOS管的源极Ps6，源极Ps5连接电源VDD；第六PMOS管的栅极Pg6连接C，漏极Pd6连接第五NMOS管的漏极Nd5，源极Ps6连接Pd5；第七PMOS管的栅极Pg7连接Pd6，漏极Pd7连接第七NMOS管的漏极Nd7并作为主锁存器的输出端MO，源极Ps7连接电源VDD；第八PMOS管的栅极Pg8连接SN，漏极Pd8连接Pd7，源极Ps8连接电源VDD；第九PMOS管的栅极Pg9连接Pd4，漏极Pd9连接第九NMOS管的漏极Nd9，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SN，漏极Pd10连接Pd9，源极Ps10连接电源VDD；第十一PMOS管的栅极Pg11连接Pd9，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接CN，漏极Pd12连接第十一NMOS管的漏极Nd11，源极Ps12连接Pd11；第十三PMOS管的栅极Pg13连接Pd7，漏极Pd13连接第十四PMOS管的源极Ps14，源极Ps13连接电源VDD；第十四PMOS管的栅极Pg14连接CN，漏极Pd14连接第十三NMOS管的漏极Nd13，源极Ps14连接Pd13；第三NMOS管的栅极Ng3连接CN，漏极Nd3连接Pd4，源极Ns3连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接D，漏极Nd4连接Ns3，源极Ns4接地VSS；第五NMOS管的栅极Ng5连接CN，漏极Nd5连接Pd6，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的栅极Ng6连接D，漏极Nd6连接Ns5，源极Ns6接地VSS；第七NMOS管的栅极Ng7连接Pd4，漏极Nd7连接Pd7，源极Ns7连接第八NMOS管的漏极Nd8；第八NMOS管的栅极Ng8连接SN，漏极Nd8连接Ns7，源极Ns8接地VSS；第九NMOS管的栅极Ng9连接Pd6，漏极Nd9连接Pd9，源极Ns9连接第十NMOS管的漏极Nd10；第十NMOS管的栅极Ng10连接SN，漏极Nd10连接Ns9，源极Ns10接地VSS；第十一NMOS管的栅极Ng11连接C，漏极Nd11连接Pd12，源极Ns11连接第十二NMOS管的漏极Nd12；第十二NMOS管的栅极Ng12连接Pd7，漏极Nd12连接Ns11，源极Ns12接地VSS；第十三NMOS管的栅极Ng13连接C，漏极Nd13连接Pd14，源极Ns13连接第十四NMOS管的漏极Nd14；第十四NMOS管的栅极Ng14连接Pd9，漏极Nd14连接Ns13，源极Ns14接地VSS。

如图4所示，从锁存器有四个输入端和一个输出端，四个输入端为MO、C、CN、SN，输出端为SO。从锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第十五PMOS管的栅极Pg15连接MO，漏极Pd15连接第十六PMOS管的源极Ps16，源极Ps15连接电源VDD；第十六PMOS管的栅极Pg16连接CN，漏极Pd16连接第十五NMOS管的漏极Nd15，源极Ps16连接Pd15；第十七PMOS管的栅极Pg17连接MO，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接电源VDD；第十八PMOS管的栅极Pg18连接CN，漏极Pd18连接第十七NMOS管的漏极Nd17，源极Ps18连接Pd17；第十九PMOS管的栅极Pg19连接Pd18，漏极Pd19连接第十九NMOS管的漏极Nd19并作为从锁存器的输出端SO，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接SN，漏极Pd20连接Pd19，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接Pd16，漏极Pd21连接第二十一NMOS管的漏极Nd21，源极Ps21连接电源VDD；第二十二PMOS管的栅极Pg22连接SN，漏极Pd22连接Pd21，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接Pd21，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD；第二十四PMOS管的栅极Pg24连接C，漏极Pd24连接第二十三NMOS管的漏极Nd23，源极Ps24连接Pd23；第二十五PMOS管的栅极Pg25连接Pd19，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD；第二十六PMOS管的栅极Pg26连接C，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25；第十五NMOS管的栅极Ng15连接C，漏极Nd15连接Pd16，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接MO，漏极Nd16连接Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接C，漏极Nd17连接Pd18，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接MO，漏极Nd18连接Ns17，源极Ns18接地VSS；第十九NMOS管的栅极Ng19连接Pd16，漏极Nd19连接Pd19，源极Ns19连接第二十NMOS管的漏极Nd20；第二十NMOS管的栅极Ng20连接SN，漏极Nd20连接Ns19，源极Ns20接地VSS；第二十一NMOS管的栅极Ng21连接Pd18，漏极Nd21连接Pd21，源极Ns21连接第二十二NMOS管的漏极Nd22；第二十二NMOS管的栅极Ng22连接SN，漏极Nd22连接Ns21，源极Ns22接地VSS；第二十三NMOS管的栅极Ng23连接CN，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24；第二十四NMOS管的栅极Ng24连接Pd19，漏极Nd24连接Ns23，源极Ns24接地VSS；第二十五NMOS管的栅极Ng25连接CN，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26；第二十六NMOS管的栅极Ng26连接Pd21，漏极Nd26连接Ns25，源极Ns26接地VSS。

如图5所示，输出缓冲电路有一个输入端和两个输出端，一个输入端为SO，两个输出端为QN、Q。输出缓冲电路包括三个PMOS管和三个NMOS管，输出缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十七PMOS管的栅极Pg27连接SO，漏极Pd27连接第二十七NMOS管的漏极Nd27，源极Ps27连接电源VDD；第二十八PMOS管的栅极Pg28连接SO，漏极Pd28连接第二十八NMOS管的漏极Nd28并作为输出缓冲电路的一个输出QN，源极Ps28连接电源VDD；第二十九PMOS管的栅极Pg29连接Pd27，漏极Pd29连接第二十九NMOS管的漏极Nd29并作为输出缓冲电路的一个输出Q，源极Ps29连接电源VDD；第二十七NMOS管的栅极Ng27连接SO，漏极Nd27连接Pd27，源极Ns27接地VSS；第二十八NMOS管的栅极Ng28连接SO，漏极Nd28连接Pd28，源极Ns28接地VSS；第二十九NMOS管的栅极Ng29连接Pd27，漏极Nd29连接Pd29，源极Ns29接地VSS。

北京原子能研究院H-13串列加速器可以产生LET值分别为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和17.0MeV·cm²/mg的四种地面重离子辐照测试环境。将处于正常工作状态的传统未加固的可置位D触发器、传统冗余加固的可置位D触发器、时间采样加固的可置位D触发器和本发明抗单粒子翻转的可置位D触发器置于北京原子能研究院H-13串列加速器产生的LET值分别为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和17.0MeV·cm²/mg的地面重离子辐照测试环境中，观察各D触发器是否发生单粒子翻转，得到各D触发器发生单粒子翻转需要的最低LET值数据。表1为使用北京原子能研究院H-13串列加速器进行的地面重粒子辐照测试得到的传统未加固的可置位D触发器、传统冗余加固的可置位D触发器、时间采样加固的可置位D触发器和本发明抗单粒子翻转的可置位D触发器发生单粒子翻转需要的最低LET值数据。传统未加固的可置位D触发器在LET值为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和17.0MeV·cm²/mg的地面重离子辐照测试环境工作时均发生单粒子翻转，传统冗余加固的可置位D触发器在LET值为12.6MeV·cm²/mg和17.0MeV·cm²/mg的地面重离子辐照测试环境工作时发生单粒子翻转，时间采样加固的可置位D触发器在LET值为8.62MeV·cm²/mg、12.6MeV·cm²/mg和17.0MeV·cm²/mg的地面重离子辐照测试环境工作时发生单粒子翻转，本发明抗单粒子翻转的可置位D触发器仅在LET值为17.0MeV·cm²/mg的地面重离子辐照测试环境工作时发生单粒子翻转。从此表可以看出，本发明发生单粒子翻转需要的最低LET值比传统未加固的可置位D触发器提高343％，比传统冗余加固的可置位D触发器提高35％，比时间采样加固的可置位D触发器提高97％，故本发明的抗单粒子翻转能力优于传统未加固的D触发器、时间采样加固的可置位D触发器和传统冗余加固的可置位D触发器，适合用于抗单粒子翻转加固集成电路的标准单元库，应用于航空、航天等领域。

表1

Claims (1)

1.一种抗单粒子翻转的可置位D触发器，抗单粒子翻转的可置位D触发器由时钟电路、主锁存器、从锁存器、输出缓冲电路组成，有三个输入端和两个输出端，三个输入端分别是CK即时钟信号输入端、D即数据信号输入端和SN即置位信号输入端，两个输出端分别是Q和QN，Q和QN输出一对相反的数据信号；时钟电路有一个输入端和两个输出端，输入端为CK，输出端为C、CN；时钟电路为一个两级反相器，由第一级反相器和第二级反相器组成；第一级反相器由第一PMOS管和第一NMOS管组成，第一PMOS管的栅极Pg1连接CK，漏极Pd1连接第一NMOS管的漏极Nd1，并作为时钟电路的一个输出端CN；第一NMOS管的栅极Ng1连接CK，漏极Nd1连接Pd1；第二级反相器由第二PMOS管和第二NMOS管组成，第二PMOS管的栅极Pg2连接CN，漏极Pd2连接第二NMOS管的漏极Nd2，并作为时钟电路的另一个输出端C；第二NMOS管的栅极Ng2连接CN，漏极Nd2连接Pd2；第一PMOS管和第二PMOS管的衬底连接电源VDD，源极Ps1、Ps2连接电源VDD；第一NMOS管和第二NMOS管的衬底接地VSS，源极Ns1、Ns2也接地VSS；输出缓冲电路有一个输入端和两个输出端，一个输入端为SO，两个输出端为QN、Q；输出缓冲电路由三个PMOS管和三个NMOS管组成，输出缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第二十七PMOS管的栅极Pg27连接SO，漏极Pd27连接第二十七NMOS管的漏极Nd27，源极Ps27连接电源VDD；第二十八PMOS管的栅极Pg28连接SO，漏极Pd28连接第二十八NMOS管的漏极Nd28并作为输出缓冲电路的一个输出QN，源极Ps28连接电源VDD；第二十九PMOS管的栅极Pg29连接Pd27，漏极Pd29连接第二十九NMOS管的漏极Nd29并作为输出缓冲电路的一个输出Q，源极Ps29连接电源VDD；第二十七NMOS管的栅极Ng27连接SO，漏极Nd27连接Pd27，源极Ns27接地VSS；第二十八NMOS管的栅极Ng28连接SO，漏极Nd28连接Pd28，源极Ns28接地VSS；第二十九NMOS管的栅极Ng29连接Pd27，漏极Nd29连接Pd29，源极Ns29接地VSS；主锁存器和从锁存器均为冗余加固的锁存器，主锁存器和从锁存器前后串联，并均与时钟电路连接，从锁存器还与输出缓冲电路连接；其特征在于主锁存器有四个输入端和一个输出端，四个输入端为D、C、CN、SN，一个输出端为MO；主锁存器由十二个PMOS管和十二个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第三PMOS管的栅极Pg3连接D，漏极Pd3连接第四PMOS管的源极Ps4，源极Ps3连接电源VDD；第四PMOS管的栅极Pg4连接C，漏极Pd4连接第三NMOS管的漏极Nd3，源极Ps4连接Pd3；第五PMOS管的栅极Pg5连接D，漏极Pd5连接第六PMOS管的源极Ps6，源极Ps5连接电源VDD；第六PMOS管的栅极Pg6连接C，漏极Pd6连接第五NMOS管的漏极Nd5，源极Ps6连接Pd5；第七PMOS管的栅极Pg7连接Pd6，漏极Pd7连接第七NMOS管的漏极Nd7并作为主锁存器的输出端MO，源极Ps7连接电源VDD；第八PMOS管的栅极Pg8连接SN，漏极Pd8连接Pd7，源极Ps8连接电源VDD；第九PMOS管的栅极Pg9连接Pd4，漏极Pd9连接第九NMOS管的漏极Nd9，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SN，漏极Pd10连接Pd9，源极Ps10连接电源VDD；第十一PMOS管的栅极Pg11连接Pd9，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接CN，漏极Pd12连接第十一NMOS管的漏极Nd11，源极Ps12连接Pd11；第十三PMOS管的栅极Pg13连接Pd7，漏极Pd13连接第十四PMOS管的源极Ps14，源极Ps13连接电源VDD；第十四PMOS管的栅极Pg14连接CN，漏极Pd14连接第十三NMOS管的漏极Nd13，源极Ps14连接Pd13；第三NMOS管的栅极Ng3连接CN，漏极Nd3连接Pd4，源极Ns3连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接D，漏极Nd4连接Ns3，源极Ns4接地VSS；第五NMOS管的栅极Ng5连接CN，漏极Nd5连接Pd6，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的栅极Ng6连接D，漏极Nd6连接Ns5，源极Ns6接地VSS；第七NMOS管的栅极Ng7连接Pd4，漏极Nd7连接Pd7，源极Ns7连接第八NMOS管的漏极Nd8；第八NMOS管的栅极Ng8连接SN，漏极Nd8连接Ns7，源极Ns8接地VSS；第九NMOS管的栅极Ng9连接Pd6，漏极Nd9连接Pd9，源极Ns9连接第十NMOS管的漏极Nd10；第十NMOS管的栅极Ng10连接SN，漏极Nd10连接Ns9，源极Ns10接地VSS；第十一NMOS管的栅极Ng11连接C，漏极Nd11连接Pd12，源极Ns11连接第十二NMOS管的漏极Nd12；第十二NMOS管的栅极Ng12连接Pd7，漏极Nd12连接Ns11，源极Ns12接地VSS；第十三NMOS管的栅极Ng13连接C，漏极Nd13连接Pd14，源极Ns13连接第十四NMOS管的漏极Nd14；第十四NMOS管的栅极Ng14连接Pd9，漏极Nd14连接Ns13，源极Ns14接地VSS；从锁存器有四个输入端和一个输出端，四个输入端为MO、C、CN、SN，输出端为SO；从锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第十五PMOS管的栅极Pg15连接MO，漏极Pd15连接第十六PMOS管的源极Ps16，源极Ps15连接电源VDD；第十六PMOS管的栅极Pg16连接CN，漏极Pd16连接第十五NMOS管的漏极Nd15，源极Ps16连接Pd15；第十七PMOS管的栅极Pg17连接MO，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接电源VDD；第十八PMOS管的栅极Pg18连接CN，漏极Pd18连接第十七NMOS管的漏极Nd17，源极Ps18连接Pd17；第十九PMOS管的栅极Pg19连接Pd18，漏极Pd19连接第十九NMOS管的漏极Nd19并作为从锁存器的输出端SO，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接SN，漏极Pd20连接Pd19，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接Pd16，漏极Pd21连接第二十一NMOS管的漏极Nd21，源极Ps21连接电源VDD；第二十二PMOS管的栅极Pg22连接SN，漏极Pd22连接Pd21，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接Pd21，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD；第二十四PMOS管的栅极Pg24连接C，漏极Pd24连接第二十三NMOS管的漏极Nd23，源极Ps24连接Pd23；第二十五PMOS管的栅极Pg25连接Pd19，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD；第二十六PMOS管的栅极Pg26连接C，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25；第十五NMOS管的栅极Ng15连接C，漏极Nd15连接Pd16，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接MO，漏极Nd16连接Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接C，漏极Nd17连接Pd18，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接MO，漏极Nd18连接Ns17，源极Ns18接地VSS；第十九NMOS管的栅极Ng19连接Pd16，漏极Nd19连接Pd19，源极Ns19连接第二十NMOS管的漏极Nd20；第二十NMOS管的栅极Ng20连接SN，漏极Nd20连接Ns19，源极Ns20接地VSS；第二十一NMOS管的栅极Ng21连接Pd18，漏极Nd21连接Pd21，源极Ns21连接第二十二NMOS管的漏极Nd22；第二十二NMOS管的栅极Ng22连接SN，漏极Nd22连接Ns21，源极Ns22接地VSS；第二十三NMOS管的栅极Ng23连接CN，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24；第二十四NMOS管的栅极Ng24连接Pd19，漏极Nd24连接Ns23，源极Ns24接地VSS；第二十五NMOS管的栅极Ng25连接CN，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26；第二十六NMOS管的栅极Ng26连接Pd21，漏极Nd26连接Ns25，源极Ns26接地VSS。

Images