CN105897222B - 抗单粒子翻转的高速可置位和复位的扫描结构d触发器 - Google Patents

Abstract

本发明公开了一种抗单粒子翻转的高速可置位和复位的扫描结构D触发器，包括时钟脉冲产生电路、扫描控制缓冲电路、复位缓冲电路、加固双互锁型锁存器和输出缓冲电路，六个输入端：时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端SI、置位信号输入端SN和复位信号输入端RN；两个输出端：Q和QN，Q和QN输出一对相反的数据信号。与传统的主从型触发器相比，本发明借助时钟脉冲产生电路省去了一级锁存器，使得从输入到输出的时间减少，可以减少触发器的建立时间，给关键路径提供了时序余量，消除了大部分的时序违反问题，达到优化关键路径上时序的目的。

Description

抗单粒子翻转的高速可置位和复位的扫描结构D触发器

技术领域

本发明涉及一种带有可置位和复位结构以及扫描结构的D触发器，特别涉及一种抗单粒子翻转(Single Event Upset,SEU)的高速可置位和复位的扫描结构D触发器。

背景技术

在宇宙空间中，存在大量高能粒子(质子、电子、重离子)和带电粒子。集成电路受这些高能粒子和带电粒子的轰击后，集成电路中会产生电子脉冲，可能使集成电路内部节点原有的电平发生翻转，此效应称为单粒子翻转。单粒子轰击集成电路的线性能量转移(Linear Energy Transfer,LET)值越高，产生的电子脉冲越强。航空、航天领域中使用的集成电路都会受到单粒子翻转的威胁，使集成电路工作不稳定，甚至产生致命的错误，因此开发先进的集成电路抗单粒子翻转加固技术尤为重要。

集成电路的抗单粒子翻转加固技术可以分为系统级加固、电路级加固和器件级加固。系统级加固的集成电路可靠性高，但版图面积大、功耗大、运行速度慢。器件级加固的集成电路运行速度快，版图面积小、功耗低，但器件级加固实现难度大，成本高。电路级加固的集成电路可靠性高，版图面积、功耗和运行速度优于系统级加固的集成电路，且实现难度和成本小于器件级加固的集成电路，是十分重要的集成电路抗单粒子翻转加固方法。

D触发器是时序逻辑电路中使用最多的单元之一，其抗单粒子翻转能力直接决定了集成电路的抗单粒子翻转能力。对D触发器进行电路级加固可以在较小的版图面积、功耗和成本下有效地提高集成电路的抗单粒子翻转能力。

传统的D触发器为主从D触发器，一般由主锁存器和从锁存器串联构成，锁存器的抗单粒子翻转加固是实现D触发器抗单粒子加固的有效方法。T.Clain等人在IEEETransaction on Nuclear Science(IEEE原子能科学学报)上发表的“Upset HardenedMemory Design for Submicron CMOS Technology”(在亚微米CMOS技术下的翻转加固存储单元设计)(1996年12月第6期43卷，第2874～2878页)提出了一种冗余加固的锁存器，该锁存器在经典锁存器结构的基础上增加了一个反相器和一个反馈回路，与原有反相器和反馈回路互为冗余电路。反相器中N管的输入和P管的输入分离，分别连接两个反馈回路，反馈回路中C2MOS电路的N管和P管的输入分别来自两个反相器的输出。该锁存器的信号输入和信号保存由C2MOS时钟电路控制。该冗余加固的锁存器优点在于：轰击一个节点时产生的翻转电平可以通过其冗余电路内对应节点的正确电平恢复到原来状态。

在超大规模集成电路设计中，选择适当的触发器非常重要，尤其是对于高速和低功耗微处理器来说，触发器占据了时钟周期中很大比例的开销，所以对于时钟频率的影响非常大，在更先进的工艺以及更短的逻辑长度下尤为明显。在解决设计中关键路径延时违反时，速度优良的触发器将促使设计快速收敛，有效的降低设计人员的工作量，减小设计的迭代时间。

发明内容

本发明要解决的技术问题是，针对目前抗单粒子翻转可置位和复位的扫描结构D触发器时序性能不高的问题，提出一种抗单粒子翻转的高速可置位和复位的扫描结构D触发器，它可以在不产生单粒子翻转的同时，优化触发器的时序性能。

如图1所示，本发明提出的抗单粒子翻转可置位和复位的扫描结构D触发器由时钟脉冲产生电路、扫描控制缓冲电路、复位缓冲电路、加固双互锁型锁存器和输出缓冲电路组成。

本发明抗单粒子翻转可置位和复位的扫描结构D触发器有六个输入端和两个输出端。六个输入端分别是CK即时钟信号输入端、D即数据信号输入端、SE即扫描控制信号输入端、SI即扫描数据输入端、SN即置位信号输入端和RN复位信号输入端；两个输出端分别是Q和QN，Q和QN输出一对相反的数据信号。本发明抗单粒子翻转可置位和复位的扫描结构D触发器共包含四十个PMOS管和四十个NMOS管，记第i PMOS管的栅极为Pgi，漏极为Pdi，源极为Psi；记第i NMOS管的栅极为Ngi，漏极为Ndi，源极为Nsi，i为整数，1≤i≤40。

时钟脉冲产生电路与加固双互锁型锁存器相连。时钟脉冲产生电路有一个输入端和两个输出端，输入端为CK，输出端为C、CN。如图2所示，时钟脉冲产生电路由十一个PMOS管即第二十五PMOS管至第三十五PMOS管，和十一个NMOS管即第二十五NMOS管至第三十五NMOS管组成，所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第二十五PMOS管的栅极Pg25连接CK，漏极Pd25连接第二十五NMOS管的漏极Nd25、第二十六PMOS管的栅极Pg26、第二十六NMOS管的栅极Ng26，源极Ps25连接电源VDD；第二十五NMOS管的栅极Ng25连接CK，漏极Nd25连接第二十五PMOS的漏极Pd25、第二十六PMOS管的栅极Pg26、第二十六NMOS管的栅极Ng26，源极Ns25接地VSS；第二十六PMOS管的栅极Pg26连接Pd25、Nd25、Ng26，漏极Pd26连接第二十六NMOS管的漏极Nd26、第二十七PMOS管的栅极Pg27、第二十七NMOS管的栅极Ng27，源极Ps26连接电源VDD；第二十六NMOS管的栅极Ng26连接Pd25、Nd25、Pg26，漏极Nd26连接Pd26、第二十七PMOS管的栅极Pg27、第二十七NMOS管的栅极Ng27，源极Ns26接地VSS；第二十七PMOS管的栅极Pg27连接Pd26、Nd26、Ng27，漏极Pd27连接第二十七NMOS管的漏极Nd27、第二十八PMOS管的栅极Pg28、第二十八NMOS管的栅极Ng28，源极Ps27连接电源VDD；第二十七NMOS管的栅极Ng27连接Pd26、Nd26、Pg27，漏极Nd27连接Pd27、第二十八PMOS管的栅极Pg28、第二十八NMOS管的栅极Ng28，源极Ns27接地VSS；第二十八PMOS管的栅极Pg28连接Pd27、Nd27、Ng28，漏极Pd28连接第二十八NMOS管的漏极Nd28、第二十九PMOS管的栅极Pg29、第二十九NMOS管的栅极Ng29，源极Ps28连接电源VDD；第二十八NMOS管的栅极Ng28连接Pd27、Nd27、Pg28，漏极Nd28连接Pd28、第二十九PMOS管的栅极Pg29、第二十九NMOS管的栅极Ng29，源极Ns28接地VSS；第二十九PMOS管的栅极Pg29连接Pd28、Nd28、Ng29，漏极Pd29连接第二十九NMOS管的漏极Nd29、第三十PMOS管的栅极Pg30、第三十NMOS管的栅极Ng30，源极Ps29连接电源VDD；第二十九NMOS管的栅极Ng29连接Pd28、Nd28、Pg29，漏极Nd29连接Pd29、第三十PMOS管的栅极Pg30、第三十NMOS管的栅极Ng30，源极Ns29接地VSS；第三十PMOS管的栅极Pg30连接Pd29、Nd29、Ng30，漏极Pd30连接第三十NMOS管的漏极Nd30、第三十一PMOS管的栅极Pg31、第三十一NMOS管的栅极Ng31，源极Ps30连接电源VDD；第三十NMOS管的栅极Ng30连接Pd29、Nd29、Pg30，漏极Nd30连接Pd30、第三十一PMOS管的栅极Pg31、第三十一NMOS管的栅极Ng31，源极Ns30接地VSS；第三十一PMOS管的栅极Pg31连接Pd30、Nd30、Ng31，漏极Pd31连接第三十一NMOS管的漏极Nd31、第三十二PMOS管的栅极Pg32、第三十二NMOS管的栅极Ng32，源极Ps31连接电源VDD；第三十一NMOS管的栅极Ng31连接Pd30、Nd30、Pg31，漏极Nd31连接第三十一PMOS管的漏极Pd31、第三十二PMOS管的栅极Pg32、第三十二NMOS管的栅极Ng32，源极Ns31接地VSS；

第三十二PMOS管的栅极Pg32连接Pd31、Nd31、Ng32，漏极Pd32连接第三十三PMOS管的漏极Pd33、第三十三NMOS管的漏极Nd33、第三十四PMOS管的源极Pg34、第三十四NMOS管的源极Pg34，源极Ps32连接电源VDD；第三十二NMOS管的栅极Ng32连接Pd31、Nd31、Pg32，漏极Nd32连接第三十三NMOS管的源极Ns33，源极Ns32接地VSS；第三十三PMOS管的栅极Pg33连接CK，漏极Pd33连接第三十三NMOS管的漏极Nd33、第三十四PMOS管的源极Pg34、第三十四NMOS管的源极Pg34，源极Ps33连接电源VDD；第三十三NMOS管的栅极Ng33连接CK，漏极Nd33连接Pd32、Pd33、第三十四PMOS管的源极Pg34、第三十四NMOS管的源极Pg34，源极Ns33连接第三十二NMOS管的漏极Nd32；第三十四PMOS管的栅极Pg34连接第三十二PMOS管的漏极Pd32、第三十三PMOS管的漏极Pd33、第三十三NMOS管的漏极Nd33，漏极Pd34连接第三十四NMOS管的漏极Nd34、第三十五PMOS管的源极Pg35、第三十五NMOS管的源极Pg35，并作为时钟电路的一个输出端CN，源极Ps34连接电源VDD；第三十四NMOS管的栅极Ng34连接第三十二PMOS管的漏极Pd32、第三十三PMOS管的漏极Pd33、第三十三NMOS管的漏极Nd33，漏极Nd34连接Pd34、第三十五PMOS管的源极Pg35、第三十五NMOS管的源极Pg35，源极Ns34接地VSS；第三十五PMOS管的栅极Pg35连接第三十四PMOS管的漏极Pd34、第三十四NMOS管的漏极Pd34，漏极Pd35连接第三十五NMOS管的漏极Nd35，并作为时钟电路的一个输出端C，源极Ps35连接电源VDD；第三十五NMOS管的栅极Ng35连接第三十四PMOS管的漏极Pd34、第三十四NMOS管的漏极Pd34，漏极Nd35连接Pd35，源极Ns35接地VSS。

扫描控制缓冲电路与加固双互锁型锁存器相连。扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE，输出端为SEN，SEN为与SE相反的扫描控制信号。如图3所示，扫描控制缓冲电路由第三PMOS管和第三NMOS管组成。第三PMOS管的衬底和源极Ps3均连接电源VDD，第三NMOS管的衬底和源极Ns3均接地VSS。第三PMOS管的栅极Pg3连接SE，漏极Pd3连接第三NMOS管的漏极Nd3，并作为扫描控制电路的输出端SEN；第三NMOS管的栅极Ng3连接SE，漏极Nd3连接Pd3。

复位缓冲电路与加固双互锁型锁存器相连。复位缓冲电路有一个输入端和一个输出端，输入端为RN，输出端为复位信号R。如图4所示，复位缓冲电路为一个一级反相器，由第二PMOS管和第二NMOS管组成，第二PMOS管的栅极Pg2连接RN，漏极Pd2连接第二NMOS管的漏极Nd2并作为复位缓冲电路的输出R，源极Ps2连接电源VDD；第二NMOS管栅极Ng2连接RN，漏极Nd2连接Pd2，源极Ns2接地VSS。

加固双互锁型锁存器为冗余加固的锁存器，与扫描控制缓冲电路、脉冲时钟产生电路、复位缓冲电路和输出缓冲电路连接。

加固双互锁型锁存器有八个输入端和两个输出端，八个输入端为D、C、CN、SE、SEN、SI、SN、R，两个输出端为M1和M1R。如图5所示，加固双互锁型锁存器由二十个PMOS管即第四PMOS管至第二十三PMOS管，和二十个NMOS管即第四NMOS管至第二十三NMOS管组成，加固双互锁型锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第四PMOS管的栅极Pg4连接SI，漏极Pd4连接第五PMOS管的源极Ps5，源极Ps4连接电源VDD；第五PMOS管的栅极Pg5连接SEN，漏极Pd5连接第八PMOS管的源极Ps8、第七PMOS管的漏极Pd7，源极Ps5连接Pd4；第六PMOS管的栅极Pg6连接SE，漏极Pd6连接第七PMOS管的源极Ps7，源极Ps6连接电源VDD；第七PMOS管的栅极Pg7连接D，漏极Pd7连接Ps8、Pd5，源极Ps7连接Pd6；第八PMOS管的栅极Pg8连接C，漏极Pd8连接第四NMOS管的漏极Nd4、第十五PMOS管的栅极Pg15、第十七NMOS管的栅极Ng17、第二十二NMOS管的漏极Nd22、第二十三PMOS管的漏极Pd23，源极Ps8连接Pd5；第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极Ps10，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SEN，漏极Pd10连接第十三PMOS管的源极Ps13、第十二PMOS管的漏极Pd12，源极Ps10连接Pd9；第十一PMOS管的栅极Pg11连接SE，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接D，漏极Pd12连接Ps13、Pd10，源极Ps12连接Pd11；第十三PMOS管的栅极Pg13连接C，漏极Pd13连接第九NMOS管的漏极Nd9、Pd21、Nd20、Ng14、Pg18，源极Ps13连接Pd10、Pd12；第十四PMOS管的栅极Pg14连接R，漏极Pd14连接第十五PMOS管的源极Ps15，源极Ps14连接电源VDD；第十五PMOS管的栅极Pg15连接Pd8、Nd4、Ng17、Nd22、Pd23，漏极Pd15连接第十四NMOS管的漏极Nd14、Pd16、Nd15、Ng21、Pg22，并作为加固双互锁型锁存器的输出端M1，源极Ps15连接Pd14；第十六PMOS管的栅极Pg16连接SN，漏极Pd16连接Pd15、Nd14、Nd15、Ng21、Pg22，源极Ps16连接电源VDD；第十七PMOS管的栅极Pg17连接R，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接电源VDD；第十八PMOS管的栅极Pg18连接Pd13、Nd9、Pd21、Nd20、Ng14，漏极Pd18连接第十七NMOS管的漏极Nd17、Pd19、Nd18、Pg20、Ng23，并作为加固双互锁型锁存器的另一个输出端M1R，源极Ps18连接Pd17；第十九PMOS管的栅极Pg19连接SN，漏极Pd19连接Pd18、Nd17、Nd18、Pg20、Ng23，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接Pd18、Nd17、Pg19、Nd18、Ng23，漏极Pd20连接第二十一PMOS管的源极Ps21，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接CN，漏极Pd21连接第二十NMOS管的漏极Nd20、Pd13、Nd9、Ng14、Pg18，源极Ps21连接Pd20；第二十二PMOS管的栅极Pg22连接Pd15、Pd16、Nd14、Nd15、Ng21，漏极Pd22连接第二十三PMOS管的源极Ps23，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接CN，漏极Pd23连接第二十二NMOS管的漏极Nd22、Pd8、Nd4、Pd15、Ng17，源极Ps23连接Pd22。

第四NMOS管的栅极Ng4连接CN，漏极Nd4连接Pd8、Pg15、Ng17、Nd22、Pd23，源极Ns4连接第五NMOS管的漏极Nd5、第七NMOS管的漏极Nd7；第五NMOS管的栅极Ng5连接SE，漏极Nd5连接Ns4、Nd7，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的栅极Ng6连接SI，漏极Nd6连接Ns5，源极Ns6接地VSS；第七NMOS管的栅极Ng7连接D，漏极Nd7连接Ns4、Nd5，源极Ns7连接第八NMOS管的漏极Nd8；第八NMOS管的栅极Ng8连接SEN，漏极Nd8连接Ns7，源极Ns8接地VSS；第九NMOS管的栅极Ng9连接CN，漏极Nd9连接Pd13、Pd21、Nd20、Ng14、Pg18，源极Ns9连接第十NMOS管的漏极Nd10、第十二NMOS管的漏极Nd12；第十NMOS管的栅极Ng10连接SE，漏极Nd10连接Ns9、Nd12，源极Ns10连接第十一NMOS管的漏极Nd11；第十一NMOS管的栅极Ng11连接SI，漏极Nd11连接Ns10，源极Ns11接地VSS；第十二NMOS管的栅极Ng12连接D，漏极Nd12连接Ns9、Nd10，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接SEN，漏极Nd13连接Ns12，源极Ns13接地VSS；第十四NMOS管的栅极Ng14连接Pd13、Nd9、Pd21、Nd20、Pg18，漏极Nd14连接Pd15、Pd16、Nd15、Ng21、Pg22，源极Ns14连接第十六NMOS管的漏极Nd16、第十五NMOS管的源极Ns15；第十五NMOS管的栅极Ng15连接R，漏极Nd15连接Pd15、Pd16、Nd14、Ng21、Pg22，源极Ns15连接Nd16、Ns14；第十六NMOS管的栅极Pg16连接SN，漏极Nd16连接Ns14、Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接Pd8、Nd4、Pg15、Nd22、Pd23，漏极Nd17连接Pd18、Pd19、Nd18、Pg20、Ng23，源极Ns17连接第十九NMOS管的漏极Nd19、第十八NMOS管的源极Ns18；第十八NMOS管的栅极Ng18连接R，漏极Nd18连接Pd18、Nd17、Pd19、Pg20、Ng23，源极Ns18连接Ns17、Nd19；第十九NMOS管的栅极Ng19连接SN，漏极Nd19连接Ns17、Ns18，源极Ns19接地VSS；第二十NMOS管的栅极Ng20连接C，漏极Nd20连接Pd21、Pd13、Nd9、Ng14、Pg18，源极Ns20连接第二十一NMOS管的漏极Nd21；第二十一NMOS管的栅极Ng21连接Pd15，漏极Nd21连接Ns20、Pd15、Nd14、Pd16、Nd15、Pg22，源极Ns21接地VSS；第二十二NMOS管的栅极Ng22连接C，漏极Nd22连接Pd23、Pd8、Nd4、Pd15、Ng17，源极Ns22连接第二十三NMOS管的漏极Nd23；第二十三NMOS管的栅极Ng23连接Pd18、Nd17、Pd19、Nd18、Pg20，漏极Nd23连接Ns22，源极Ns23接地VSS。第四PMOS管、第五PMOS管、第六PMOS管以及第五NMOS管、第六NMOS管、第八NMOS管组成加固双互锁型锁存器中的扫描结构。

输出缓冲电路与加固双互锁型锁存器相连。输出缓冲电路有两个输入端和两个输出端，两个输入端分别为数据信号M1、M1R，两个输出端为QN、Q。如图6所示，输出缓冲电路由三个PMOS管即三十八PMOS管、三十九PMOS管、第四十PMOS管，和三个NMOS管即三十八NMOS管、三十九NMOS管、第四十NMOS管组成，输出缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第三十八PMOS管的栅极Pg38连接M1、第三十九NMOS管的栅极Pg39，漏极Pd38连接第三十八NMOS管的漏极Nd38、Pg40、Ng40，源极Ps38连接电源VDD；第三十九PMOS管的栅极Pg39连接M1R、Ng38，漏极Pd39连接第三十九NMOS管的漏极Nd39，并作为缓冲电路的一个输出QN，源极Ps39连接电源VDD；第四十PMOS管的栅极Pg40连接Pd38、Nd38，漏极Pd40连接第四十NMOS管的漏极Nd40，并作为缓冲电路的一个输出Q，源极Ps40连接电源VDD。第三十八NMOS管的栅极Ng38连接M1R、Pg39，漏极Nd38连接Pd38、Pg40、Ng40，源极Ns38接地VSS；第三十九NMOS管的栅极Ng39连接M1、Pg38，漏极Nd39连接Pd39，源极Ns39接地VSS；第四十NMOS管的栅极Ng40连接Pd38、Nd38、Pg40，漏极Nd40连接Pd40，源极Ns40接地VSS。

本发明抗单粒子翻转可置位和复位的扫描结构D触发器工作过程如下：

本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器在处于扫描状态的时侯也可进入复位状态或置位状态。本发明抗单粒子翻转可置位和复位的扫描结构D触发器可以在任意时刻进行置位和复位，置位和复位功能由SN即置位信号输入端和RN即复位信号输入端共同控制。

当SN为低电平、RN为任意电平、SE为任意电平时，本发明抗单粒子翻转可置位和复位的扫描结构D触发器均进入置位状态，即加固双互锁型锁存器被强行锁存逻辑“1”，输出缓冲电路的输出端Q和QN分别为高电平和低电平。

当SN为高电平、RN为低电平、SE为任意电平时，本发明抗单粒子翻转可置位和复位的扫描结构D触发器进入复位状态，即加固双互锁型锁存器被强行锁存逻辑“0”，输出缓冲电路的输出端Q和QN分别为低电平和高电平。

当SN为高电平、RN为高电平、SE为低电平时，本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器处于正常工作状态，即时钟脉冲产生电路接收CK后，在CK的上升跳变沿后产生一个高电平脉冲CN和一个低电平脉冲C，并且把CN和C传入到加固双互锁型锁存器。此时加固双互锁型锁存器开启，接收D并对其进行缓冲处理后输出与D同相的M1和M1R。在CN为低电平、C为高电平时，加固双互锁型锁存器处于保存状态，保存前一个CK上升沿采样到的D并输出与D同相的M1和M1R。在任意时刻输出缓冲电路都要接收加固双互锁型锁存器的输出M1和M1R，对M1和M1R缓冲并输出与M1反相的QN和与M1同相的Q。

当SN为高电平、RN为高电平、SE为高电平时，本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器处于扫描工作状态，即时钟脉冲产生电路接收CK后，在CK的上升跳变沿后产生一个高电平脉冲CN和一个低电平脉冲C，脉冲宽度的大小由CK到ckn的延迟决定，并且把CN和C传入到加固双互锁型锁存器。此时加固双互锁型锁存器开启，接收SI并对其进行缓冲处理后输出与SI同相的M1和M1R；在CN为低电平、C为高电平期间，加固双互锁型锁存器处于保存状态，保存前一个CK上升沿采样到的SI并输出与SI同相的M1和M1R。在任意时刻输出缓冲电路都要接收加固双互锁型锁存器的输出M1和M1R，对M1和M1R缓冲并输出与M1反相的QN和与M1同相的Q。

采用本发明可以达到以下有益效果：

本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器在抗单粒子翻转能力方面与主从型结构的DICE加固可置位和复位的扫描结构D触发器保持一致，但是与传统的主从型触发器相比，本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器借助时钟脉冲产生电路省去了一级锁存器，使得从输入到输出的时间减少，可以减少触发器的建立时间，达到优化关键路径上时序的目的。在实际设计中的主要体现是：本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器的建立时间是负值，给关键路径提供了时序余量，消除了大部分的时序违反问题。本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器适合用于抗单粒子翻转加固集成电路的标准单元库，应用于航空、航天等领域。

附图说明

图1为本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器逻辑结构示意图；

图2为本发明抗单粒子的高速翻转可置位和复位的扫描结构D触发器中时钟脉冲产生电路结构示意图；

图3为本发明抗单粒子的高速翻转可置位和复位的扫描结构D触发器中扫描控制缓冲电路结构示意图；

图4为本发明抗单粒子的高速翻转可置位和复位的扫描结构D触发器中复位缓冲电路结构示意图；

图5为本发明抗单粒子的高速翻转可置位和复位的扫描结构D触发器中加固双互锁型锁存器结构示意图；

图6为本发明抗单粒子的高速翻转可置位和复位的扫描结构D触发器中输出缓冲电路结构示意图。

具体实施方式

北京原子能研究院H-13串列加速器可以产生LET值分别为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和17.0MeV·cm²/mg的四种地面重离子辐照测试环境。将处于正常工作状态的主从结构的DICE加固可置位和复位的扫描结构D触发器和本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器置于北京原子能研究院H-13串列加速器产生的LET值分别为2.88MeV·cm²/mg、8.62MeV·cm²/mg、12.6MeV·cm²/mg和17.0MeV·cm²/mg的地面重离子辐照测试环境中，观察各D触发器是否发生单粒子翻转，得到各D触发器发生单粒子翻转需要的最低LET值数据。表1为使用北京原子能研究院H-13串列加速器进行的地面重粒子辐照测试得到的主从结构的DICE加固可置位和复位的扫描结构D触发器和本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器发生单粒子翻转需要的最低LET值数据。主从结构的DICE加固可置位和复位的扫描结构D触发器在LET值为17.0MeV·cm²/mg的地面重离子辐照测试环境工作时发生单粒子翻转，本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器在LET值为16.8MeV·cm²/mg的地面重离子辐照测试环境工作时发生单粒子翻转。从此表1可以看出，本发明发生单粒子翻转需要的最低LET值与主从结构的DICE加固可置位和复位的扫描结构D触发器几乎没有差别。

表1

表2为主从结构的DICE加固可置位和复位的扫描结构D触发器和本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器的时序性能，包括对关键路径周期影响较大的建立时间(Tsu)和CK到Q的延迟(Tcq)。主从结构的DICE加固可置位和复位的扫描结构D触发器的时序性能Tcq+Tsu＝2.6603e-10，本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器的时序性能Tcq+Tsu＝1.1871e-10，从此表2可以看出，本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器的时序性能明显优于主从结构的DICE加固可置位和复位的扫描结构D触发器的时序性能，优化近55％。

表2

结合表1和表2，可以看到本发明抗单粒子翻转的高速可置位和复位的扫描结构D触发器在保证抗单粒子翻转能力的基础上，同时优化了时序性能，适合用于抗单粒子翻转加固集成电路的标准单元库，应用于航空、航天等领域。

Claims (1)

1.抗单粒子翻转的高速可置位和复位的扫描结构D触发器，其特征在于，包括时钟脉冲产生电路、扫描控制缓冲电路、复位缓冲电路、加固双互锁型锁存器和输出缓冲电路；六个输入端：CK即时钟信号输入端、D即数据信号输入端、SE即扫描控制信号输入端、SI即扫描数据输入端、SN即置位信号输入端和RN即复位信号输入端；两个输出端：Q和QN，Q和QN输出一对相反的数据信号；记第i PMOS管的栅极为Pgi，漏极为Pdi，源极为Psi；记第i NMOS管的栅极为Ngi，漏极为Ndi，源极为Nsi，i为整数，1≤i≤40；

时钟脉冲产生电路与加固双互锁型锁存器相连；时钟脉冲产生电路有一个输入端和两个输出端，输入端为CK，输出端为C、CN；时钟脉冲产生电路由十一个PMOS管即第二十五PMOS管至第三十五PMOS管，和十一个NMOS管即第二十五NMOS管至第三十五NMOS管组成，所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第二十五PMOS管的栅极Pg25连接CK，漏极Pd25连接第二十五NMOS管的漏极Nd25、第二十六PMOS管的栅极Pg26、第二十六NMOS管的栅极Ng26，源极Ps25连接电源VDD；第二十五NMOS管的栅极Ng25连接CK，漏极Nd25连接第二十五PMOS的漏极Pd25、第二十六PMOS管的栅极Pg26、第二十六NMOS管的栅极Ng26，源极Ns25接地VSS；第二十六PMOS管的栅极Pg26连接Pd25、Nd25、Ng26，漏极Pd26连接第二十六NMOS管的漏极Nd26、第二十七PMOS管的栅极Pg27、第二十七NMOS管的栅极Ng27，源极Ps26连接电源VDD；第二十六NMOS管的栅极Ng26连接Pd25、Nd25、Pg26，漏极Nd26连接Pd26、第二十七PMOS管的栅极Pg27、第二十七NMOS管的栅极Ng27，源极Ns26接地VSS；第二十七PMOS管的栅极Pg27连接Pd26、Nd26、Ng27，漏极Pd27连接第二十七NMOS管的漏极Nd27、第二十八PMOS管的栅极Pg28、第二十八NMOS管的栅极Ng28，源极Ps27连接电源VDD；第二十七NMOS管的栅极Ng27连接Pd26、Nd26、Pg27，漏极Nd27连接Pd27、第二十八PMOS管的栅极Pg28、第二十八NMOS管的栅极Ng28，源极Ns27接地VSS；第二十八PMOS管的栅极Pg28连接Pd27、Nd27、Ng28，漏极Pd28连接第二十八NMOS管的漏极Nd28、第二十九PMOS管的栅极Pg29、第二十九NMOS管的栅极Ng29，源极Ps28连接电源VDD；第二十八NMOS管的栅极Ng28连接Pd27、Nd27、Pg28，漏极Nd28连接Pd28、第二十九PMOS管的栅极Pg29、第二十九NMOS管的栅极Ng29，源极Ns28接地VSS；第二十九PMOS管的栅极Pg29连接Pd28、Nd28、Ng29，漏极Pd29连接第二十九NMOS管的漏极Nd29、第三十PMOS管的栅极Pg30、第三十NMOS管的栅极Ng30，源极Ps29连接电源VDD；第二十九NMOS管的栅极Ng29连接Pd28、Nd28、Pg29，漏极Nd29连接Pd29、第三十PMOS管的栅极Pg30、第三十NMOS管的栅极Ng30，源极Ns29接地VSS；第三十PMOS管的栅极Pg30连接Pd29、Nd29、Ng30，漏极Pd30连接第三十NMOS管的漏极Nd30、第三十一PMOS管的栅极Pg31、第三十一NMOS管的栅极Ng31，源极Ps30连接电源VDD；第三十NMOS管的栅极Ng30连接Pd29、Nd29、Pg30，漏极Nd30连接Pd30、第三十一PMOS管的栅极Pg31、第三十一NMOS管的栅极Ng31，源极Ns30接地VSS；第三十一PMOS管的栅极Pg31连接Pd30、Nd30、Ng31，漏极Pd31连接第三十一NMOS管的漏极Nd31、第三十二PMOS管的栅极Pg32、第三十二NMOS管的栅极Ng32，源极Ps31连接电源VDD；第三十一NMOS管的栅极Ng31连接Pd30、Nd30、Pg31，漏极Nd31连接第三十一PMOS管的漏极Pd31、第三十二PMOS管的栅极Pg32、第三十二NMOS管的栅极Ng32，源极Ns31接地VSS；第三十二PMOS管的栅极Pg32连接Pd31、Nd31、Ng32，漏极Pd32连接第三十三PMOS管的漏极Pd33、第三十三NMOS管的漏极Nd33、第三十四PMOS管的源极Pg34、第三十四NMOS管的源极Pg34，源极Ps32连接电源VDD；第三十二NMOS管的栅极Ng32连接Pd31、Nd31、Pg32，漏极Nd32连接第三十三NMOS管的源极Ns33，源极Ns32接地VSS；第三十三PMOS管的栅极Pg33连接CK，漏极Pd33连接第三十三NMOS管的漏极Nd33、第三十四PMOS管的源极Pg34、第三十四NMOS管的源极Pg34，源极Ps33连接电源VDD；第三十三NMOS管的栅极Ng33连接CK，漏极Nd33连接Pd32、Pd33、第三十四PMOS管的源极Pg34、第三十四NMOS管的源极Pg34，源极Ns33连接第三十二NMOS管的漏极Nd32；第三十四PMOS管的栅极Pg34连接第三十二PMOS管的漏极Pd32、第三十三PMOS管的漏极Pd33、第三十三NMOS管的漏极Nd33，漏极Pd34连接第三十四NMOS管的漏极Nd34、第三十五PMOS管的源极Pg35、第三十五NMOS管的源极Pg35，并作为时钟电路的一个输出端CN，源极Ps34连接电源VDD；第三十四NMOS管的栅极Ng34连接第三十二PMOS管的漏极Pd32、第三十三PMOS管的漏极Pd33、第三十三NMOS管的漏极Nd33，漏极Nd34连接Pd34、第三十五PMOS管的源极Pg35、第三十五NMOS管的源极Pg35，源极Ns34接地VSS；第三十五PMOS管的栅极Pg35连接第三十四PMOS管的漏极Pd34、第三十四NMOS管的漏极Pd34，漏极Pd35连接第三十五NMOS管的漏极Nd35，并作为时钟电路的一个输出端C，源极Ps35连接电源VDD；第三十五NMOS管的栅极Ng35连接第三十四PMOS管的漏极Pd34、第三十四NMOS管的漏极Pd34，漏极Nd35连接Pd35，源极Ns35接地VSS；

扫描控制缓冲电路与加固双互锁型锁存器相连；扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE，输出端为SEN，SEN为与SE相反的扫描控制信号；扫描控制缓冲电路由第三PMOS管和第三NMOS管组成；第三PMOS管的衬底和源极Ps3均连接电源VDD，第三NMOS管的衬底和源极Ns3均接地VSS；第三PMOS管的栅极Pg3连接SE，漏极Pd3连接第三NMOS管的漏极Nd3，并作为扫描控制电路的输出端SEN；第三NMOS管的栅极Ng3连接SE，漏极Nd3连接Pd3；

复位缓冲电路与加固双互锁型锁存器相连；复位缓冲电路有一个输入端和一个输出端，输入端为RN，输出端为复位信号R；复位缓冲电路为一个一级反相器，由第二PMOS管和第二NMOS管组成，第二PMOS管的栅极Pg2连接RN，漏极Pd2连接第二NMOS管的漏极Nd2并作为复位缓冲电路的输出R，源极Ps2连接电源VDD；第二NMOS管栅极Ng2连接RN，漏极Nd2连接Pd2，源极Ns2接地VSS；

加固双互锁型锁存器为冗余加固的锁存器，与扫描控制缓冲电路、脉冲时钟产生电路、复位缓冲电路和输出缓冲电路连接；加固双互锁型锁存器有八个输入端和两个输出端，八个输入端为D、C、CN、SE、SEN、SI、SN、R，两个输出端为M1和M1R；加固双互锁型锁存器由二十个PMOS管即第四PMOS管至第二十三PMOS管，和二十个NMOS管即第四NMOS管至第二十三NMOS管组成，加固双互锁型锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第四PMOS管的栅极Pg4连接SI，漏极Pd4连接第五PMOS管的源极Ps5，源极Ps4连接电源VDD；第五PMOS管的栅极Pg5连接SEN，漏极Pd5连接第八PMOS管的源极Ps8、第七PMOS管的漏极Pd7，源极Ps5连接Pd4；第六PMOS管的栅极Pg6连接SE，漏极Pd6连接第七PMOS管的源极Ps7，源极Ps6连接电源VDD；第七PMOS管的栅极Pg7连接D，漏极Pd7连接Ps8、Pd5，源极Ps7连接Pd6；第八PMOS管的栅极Pg8连接C，漏极Pd8连接第四NMOS管的漏极Nd4、第十五PMOS管的栅极Pg15、第十七NMOS管的栅极Ng17、第二十二NMOS管的漏极Nd22、第二十三PMOS管的漏极Pd23，源极Ps8连接Pd5；第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极Ps10，源极Ps9连接电源VDD；第十PMOS管的栅极Pg10连接SEN，漏极Pd10连接第十三PMOS管的源极Ps13、第十二PMOS管的漏极Pd12，源极Ps10连接Pd9；第十一PMOS管的栅极Pg11连接SE，漏极Pd11连接第十二PMOS管的源极Ps12，源极Ps11连接电源VDD；第十二PMOS管的栅极Pg12连接D，漏极Pd12连接Ps13、Pd10，源极Ps12连接Pd11；第十三PMOS管的栅极Pg13连接C，漏极Pd13连接第九NMOS管的漏极Nd9、Pd21、Nd20、Ng14、Pg18，源极Ps13连接Pd10、Pd12；第十四PMOS管的栅极Pg14连接R，漏极Pd14连接第十五PMOS管的源极Ps15，源极Ps14连接电源VDD；第十五PMOS管的栅极Pg15连接Pd8、Nd4、Ng17、Nd22、Pd23，漏极Pd15连接第十四NMOS管的漏极Nd14、Pd16、Nd15、Ng21、Pg22，并作为加固双互锁型锁存器的输出端M1，源极Ps15连接Pd14；第十六PMOS管的栅极Pg16连接SN，漏极Pd16连接Pd15、Nd14、Nd15、Ng21、Pg22，源极Ps16连接电源VDD；第十七PMOS管的栅极Pg17连接R，漏极Pd17连接第十八PMOS管的源极Ps18，源极Ps17连接电源VDD；第十八PMOS管的栅极Pg18连接Pd13、Nd9、Pd21、Nd20、Ng14，漏极Pd18连接第十七NMOS管的漏极Nd17、Pd19、Nd18、Pg20、Ng23，并作为加固双互锁型锁存器的另一个输出端M1R，源极Ps18连接Pd17；第十九PMOS管的栅极Pg19连接SN，漏极Pd19连接Pd18、Nd17、Nd18、Pg20、Ng23，源极Ps19连接电源VDD；第二十PMOS管的栅极Pg20连接Pd18、Nd17、Pg19、Nd18、Ng23，漏极Pd20连接第二十一PMOS管的源极Ps21，源极Ps20连接电源VDD；第二十一PMOS管的栅极Pg21连接CN，漏极Pd21连接第二十NMOS管的漏极Nd20、Pd13、Nd9、Ng14、Pg18，源极Ps21连接Pd20；第二十二PMOS管的栅极Pg22连接Pd15、Pd16、Nd14、Nd15、Ng21，漏极Pd22连接第二十三PMOS管的源极Ps23，源极Ps22连接电源VDD；第二十三PMOS管的栅极Pg23连接CN，漏极Pd23连接第二十二NMOS管的漏极Nd22、Pd8、Nd4、Pd15、Ng17，源极Ps23连接Pd22；第四NMOS管的栅极Ng4连接CN，漏极Nd4连接Pd8、Pg15、Ng17、Nd22、Pd23，源极Ns4连接第五NMOS管的漏极Nd5、第七NMOS管的漏极Nd7；第五NMOS管的栅极Ng5连接SE，漏极Nd5连接Ns4、Nd7，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的栅极Ng6连接SI，漏极Nd6连接Ns5，源极Ns6接地VSS；第七NMOS管的栅极Ng7连接D，漏极Nd7连接Ns4、Nd5，源极Ns7连接第八NMOS管的漏极Nd8；第八NMOS管的栅极Ng8连接SEN，漏极Nd8连接Ns7，源极Ns8接地VSS；第九NMOS管的栅极Ng9连接CN，漏极Nd9连接Pd13、Pd21、Nd20、Ng14、Pg18，源极Ns9连接第十NMOS管的漏极Nd10、第十二NMOS管的漏极Nd12；第十NMOS管的栅极Ng10连接SE，漏极Nd10连接Ns9、Nd12，源极Ns10连接第十一NMOS管的漏极Nd11；第十一NMOS管的栅极Ng11连接SI，漏极Nd11连接Ns10，源极Ns11接地VSS；第十二NMOS管的栅极Ng12连接D，漏极Nd12连接Ns9、Nd10，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接SEN，漏极Nd13连接Ns12，源极Ns13接地VSS；第十四NMOS管的栅极Ng14连接Pd13、Nd9、Pd21、Nd20、Pg18，漏极Nd14连接Pd15、Pd16、Nd15、Ng21、Pg22，源极Ns14连接第十六NMOS管的漏极Nd16、第十五NMOS管的源极Ns15；第十五NMOS管的栅极Ng15连接R，漏极Nd15连接Pd15、Pd16、Nd14、Ng21、Pg22，源极Ns15连接Nd16、Ns14；第十六NMOS管的栅极Pg16连接SN，漏极Nd16连接Ns14、Ns15，源极Ns16接地VSS；第十七NMOS管的栅极Ng17连接Pd8、Nd4、Pg15、Nd22、Pd23，漏极Nd17连接Pd18、Pd19、Nd18、Pg20、Ng23，源极Ns17连接第十九NMOS管的漏极Nd19、第十八NMOS管的源极Ns18；第十八NMOS管的栅极Ng18连接R，漏极Nd18连接Pd18、Nd17、Pd19、Pg20、Ng23，源极Ns18连接Ns17、Nd19；第十九NMOS管的栅极Ng19连接SN，漏极Nd19连接Ns17、Ns18，源极Ns19接地VSS；第二十NMOS管的栅极Ng20连接C，漏极Nd20连接Pd21、Pd13、Nd9、Ng14、Pg18，源极Ns20连接第二十一NMOS管的漏极Nd21；第二十一NMOS管的栅极Ng21连接Pd15，漏极Nd21连接Ns20、Pd15、Nd14、Pd16、Nd15、Pg22，源极Ns21接地VSS；第二十二NMOS管的栅极Ng22连接C，漏极Nd22连接Pd23、Pd8、Nd4、Pd15、Ng17，源极Ns22连接第二十三NMOS管的漏极Nd23；第二十三NMOS管的栅极Ng23连接Pd18、Nd17、Pd19、Nd18、Pg20，漏极Nd23连接Ns22，源极Ns23接地VSS；

输出缓冲电路与加固双互锁型锁存器相连；输出缓冲电路有两个输入端和两个输出端，两个输入端分别为数据信号M1、M1R，两个输出端为QN、Q；输出缓冲电路由三个PMOS管即三十八PMOS管、三十九PMOS管、第四十PMOS管，和三个NMOS管即三十八NMOS管、三十九NMOS管、第四十NMOS管组成，输出缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第三十八PMOS管的栅极Pg38连接M1、第三十九NMOS管的栅极Pg39，漏极Pd38连接第三十八NMOS管的漏极Nd38、Pg40、Ng40，源极Ps38连接电源VDD；第三十九PMOS管的栅极Pg39连接M1R、Ng38，漏极Pd39连接第三十九NMOS管的漏极Nd39，并作为缓冲电路的一个输出QN，源极Ps39连接电源VDD；第四十PMOS管的栅极Pg40连接Pd38、Nd38，漏极Pd40连接第四十NMOS管的漏极Nd40，并作为缓冲电路的一个输出Q，源极Ps40连接电源VDD；第三十八NMOS管的栅极Ng38连接M1R、Pg39，漏极Nd38连接Pd38、Pg40、Ng40，源极Ns38接地VSS；第三十九NMOS管的栅极Ng39连接M1、Pg38，漏极Nd39连接Pd39，源极Ns39接地VSS；第四十NMOS管的栅极Ng40连接Pd38、Nd38、Pg40，漏极Nd40连接Pd40，源极Ns40接地VSS。