CN106505976B - 一种抗单粒子翻转的d触发器 - Google Patents

Abstract

本发明适用于D触发器技术领域，提供了一种抗单粒子翻转的D触发器。该D触发器包括：时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，主锁存器和从锁存器均为双模冗余加固的锁存器。相较于现有技术，本发明通过在主锁存器和从锁存器前增加缓冲电路，提高了D触发器的抗单粒子翻转能力，对主锁存器和从锁存器进行双模冗余加固，即分离成互为冗余的C²MOS电路中的上拉PMOS管和下拉NMOS管，避免了从锁存器中可能由单粒子瞬态脉冲导致的反馈回路，对主锁存器和从锁存器电路中C²MOS电路进行改进，通过CMOS传输门来实现时钟信号对电路的控制，进一步提高了D触发器的抗单粒子翻转能力。

Description

一种抗单粒子翻转的D触发器

技术领域

本发明属于D触发器技术领域，尤其涉及一种抗单粒子翻转的D触发器。

背景技术

宇宙空间中存在大量高能粒子(质子、电子、重离子等)，集成电路中的时序电路受到这些高能粒子轰击后，其保持的状态有可能发生翻转，此效应称为单粒子翻转效应，单粒子轰击集成电路的LET(线性能量转移)值越高，越容易产生单粒子翻转效应。集成电路中的组合电路受到这些高能粒子轰击后，有可能产生瞬时电脉冲，此效应称为单粒子瞬态效应，单粒子轰击集成电路的LET值越高，产生的瞬时电脉冲持续时间越长，电脉冲越容易被时序电路采集。如果时序电路的状态发生错误翻转，或者单粒子瞬态效应产生的瞬时电脉冲被时序电路错误采集，都会造成集成电路工作不稳定甚至产生致命的错误，这在航天、军事领域尤为严重。因此，对集成电路进行加固从而减少单粒子翻转效应和单粒子瞬态效应越来越重要。

D触发器是集成电路中使用最多的时序单元结构之一，其对单粒子翻转的抗性决定了整个集成电路抗单粒子的能力。在有些集成电路中，需要D触发器的状态是可控的，比如能够强制D触发器输入低电平。在现有的D触发器的结构基础上增加信号输入端和电路，可以实现D触发器的结构，能通过信号来控制D触发器的功能，但这种可D触发器抗单粒子翻转能力较差，不适合应用于高可靠性的集成电路芯片。

发明内容

本发明实施例提供了一种抗单粒子翻转的D触发器，旨在解决现有技术中D触发器抗单粒子翻转能力不高的问题。

本发明实施例提供了一种抗单粒子翻转的D触发器，所述D触发器包括：

时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；

所述D触发器有两个输入端和两个输出端，两个所述输入端分别为时钟信号输入端CLK和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；

所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述主锁存器和所述从锁存器连接；

所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；

所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；

所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接。

从上述本发明实施例可知，相较于现有技术，本发明通过在主锁存器和从锁存器前增加缓冲电路，提高了D触发器的抗单粒子翻转能力，对主锁存器和从锁存器进行双模冗余加固，即分离成互为冗余的C²MOS电路中的上拉PMOS管和下拉NMOS管，避免了从锁存器中可能由单粒子瞬态脉冲导致的反馈回路，对主锁存器和从锁存器电路中C²MOS电路进行改进，通过CMOS传输门来实现时钟信号对电路的控制，进一步提高了D触发器的抗单粒子翻转能力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中的基于DICE结构的C单元电路的电路结构示意图；

图2是本发明第一实施例提供的抗单粒子翻转的D触发器的结构示意图；

图3是本发明第一实施例提供的抗单粒子翻转的D触发器中时钟信号输入电路的电路结构示意图；

图4是本发明第一实施例提供的抗单粒子翻转的D触发器中主锁存器缓冲电路的电路结构示意图；

图5是本发明第一实施例提供的抗单粒子翻转的D触发器中主锁存器的电路结构示意图；

图6是本发明第一实施例提供的抗单粒子翻转的D触发器中从锁存器缓冲电路的电路结构示意图；

图7是本发明第一实施例提供的抗单粒子翻转的D触发器中从锁存器的电路结构示意图。

具体实施方式

为使得本发明实施例的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1，图1为基于DICE结构的C单元电路的电路结构示意图，该基于DICE结构的C单元电路包括：

第一信号输入端IN1、第二信号输入端IN2、信号输出端OUT、P沟道MOS管MP1、P沟道MOS管MP2、N沟道MOS管MN1、N沟道MOS管MN2。MP1和MP2的衬底接电源VDD(图中未示出)，MN1和MN2的衬底接地(图中未示出)。

其中，MP1的栅极接第一信号输入端IN1，源极接电源VDD，漏极接MP2的源极；MP2的栅极接第二信号输入端IN2，漏极接信号输出端OUT；MN1的栅极接第一信号输入端IN1，源极接MN2的漏极，漏极接信号输出端OUT；MN2的栅极接第二信号输入端IN2，源极接地。

当C单元电路的第一信号输入端IN1和第二信号输入端IN2的逻辑值相同时(都为0或者都为1)，信号输出端OUT提供与第一信号输入端IN1及第二信号输入端IN2相反的逻辑值，此时C单元电路表现为反相器；当第一信号输入端IN1和第二信号输入端IN2的逻辑值不同时(一个为0而另一个为1)，信号输出端OUT进入保持状态，提供之前状态下的逻辑值。因此，C单元可以用来屏蔽节点的逻辑翻转，避免第一信号输入端IN1或第二信号输入端IN2的瞬态逻辑翻转影响到输出端OUT。

请参阅图2，图2为本发明第一实施例提供的抗单粒子翻转的D触发器的结构示意图，该D触发器包括：

时钟信号输入电路1、主锁存器缓冲电路2、从锁存器缓冲电路3、主锁存器4及从锁存器5，主锁存器4和从锁存器5均为双模冗余加固的锁存器。

该D触发器有两个输入端和两个输出端，两个输入端分别为时钟信号输入端CLK和数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN。其中，时钟信号输入端CLK输入的时钟信号为CLK0，数据信号输入端D输入的数据信号为D0。

时钟信号输入电路分别与时钟信号输入端CLK、主锁存器和从锁存器连接；主锁存器缓冲电路分别与数据信号输入端D、主锁存器连接；从锁存器缓冲电路分别与主锁存器、从锁存器连接；从锁存器还与第一输出端Q及第二输出端QN连接。

请参阅图3，图3为本发明第一实施例提供的抗单粒子翻转的D触发器中时钟信号输入电路的电路结构示意图，该时钟信号输入电路包括：

一个输入端和一个输出端，一个输入端为时钟信号输入端CLK，一个输出端为CLK1。

该时钟信号输入电路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成。

第一PMOS管、第二PMOS管的衬底接电源VDD(图中未示出)，第一NMOS管、第二NMOS管的衬底接地(图中未示出)。

第一PMOS管的栅极Pg1连接时钟信号输入端CLK，源极Ps1接电源VDD，漏极Pd1连接第二PMOS管的源极Ps2；第二PMOS管的栅极Pg2连接时钟信号输入端CLK，漏极Pd2连接CLK1；第一NMOS管的栅极Ng1连接时钟信号输入端CLK，源极Ns1连接第二NMOS管的漏极Nd2，漏极Nd1连接CLK1；第二NMOS管的栅极Ng2连接时钟信号输入端CLK，源极Ns2接地。

其中，第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成一个C单元的电路。该电路的特性是，当第一PMOS管、第二PMOS管栅极的输入信号的逻辑值相同时，或者，当第一NMOS管、第二NMOS管栅极的输入信号的逻辑值相同时，输出端输出与输入信号逻辑值相反的输出信号；而当第一PMOS管、第二PMOS管栅极的输入信号的逻辑值不同，或者，当第一NMOS管、第二NMOS管栅极的输入信号的逻辑值不同时，输出信号的逻辑值将保持之前的状态不发生变化。这种C单元结构可以保证输出端CLK1的输出信号CLK01与输入端CLK的输入信号CLK0的逻辑状态总是相反，并且不受单粒子效应的影响。

请参阅图4，图4为本发明第一实施例提供的抗单粒子翻转的D触发器中主锁存器缓冲电路的电路结构示意图，该主锁存器缓冲电路包括：

一个输入端和两个输出端，一个输入端为数据信号输入端D，两个输出端分别为D1和D2。

主锁存器缓冲电路由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管组成。

第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的衬底接电源VDD(图中未示出)，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管的衬底接地(图中未示出)。

第三PMOS管的栅极Pg3连接数据信号输入端D，源极Ps3接电源VDD，漏极Pd3分别连接第四PMOS管的栅极Pg4、第三NMOS管的漏极Nd3、第四NMOS管的栅极Ng4；第三NMOS管的栅极Ng3连接数据信号输入端D，源极Ns3接地；第四PMOS管的源极Ps4接电源VDD，漏极Pd4分别连接第五PMOS管的栅极Pg5、第四NMOS管的漏极Nd4、第五NMOS管的栅极Ng5；第四NMOS管源极Ns4接地；第五PMOS管的源极Ps5接电源VDD，漏极Pd5分别连接第六PMOS管的栅极Pg6、第五NMOS管的漏极Nd5、第六NMOS管的栅极Ng6；第五NMOS管源极Ns5接地；第六PMOS管的源极Ps6接电源VDD，漏极Pd6分别连接第六NMOS管的漏极Nd6及D1；第六NMOS管的源极Ns6接地。

第七PMOS管的栅极Pg7连接数据信号输入端D，源极Ps7接电源VDD，漏极Pd7分别连接第八PMOS管的栅极Pg8、第七NMOS管的漏极Nd7、第十NMOS管的栅极Ng10；第七NMOS管的栅极Ng7分别连接第八PMOS管的漏极Pd8、第九PMOS管的栅极Pg9、第八NMOS管的漏极Nd8，源极Ns7接地；第八PMOS管的源极Ps8接电源VDD；第八NMOS管的栅极Ng8分别连接第九PMOS管的漏极Pd9、第十PMOS管的栅极Pg10、第九NMOS管的漏极Nd9，源极Ns8接地；第九PMOS管的源极Ps9接电源VDD；第九NMOS管的栅极Ng9分别连接第十PMOS管的漏极Pd10、第十NMOS管的漏极Nd10、数据信号输入端D及D2，源极Ns9接地；第十PMOS管的源极Ps10接电源VDD；第十NMOS管的源极Ns10接地。

该主锁存器缓冲电路中的第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管组成的DICE单元反向构成反馈环，形成4个互锁的反相器级联，这种单元结构中有4个背靠背连接的带有反相器的存储结点：n0、n1、n2、n3，可以存储两对互补的数据，其中n0和n2、n1和n3是逻辑状态相同的结点。与传统的互锁电路不同的是，该单元结构中每一级的PMOS管和NMOS管的栅极分别由前一级和后一级的输出信号触发。因此，该单元结构中每个存储结点的状态都受其相邻存储结点的状态控制，并且相邻的储存结点彼此相互独立。当电路中只有一个存储结点的电压发生改变时，由于受其它结点的反馈影响，DICE单元内各个存储结点的存储状态不会发生改变。该主锁存器缓冲电路中的第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管和第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管两两分别组成四个反相器，并构成延时电路。因此，数据信号输入端D的输入信号D0经DICE单元缓冲后在输出端D2处得到的信号D01的逻辑状态应与输入信号D0经过反相器延时后在输出端D1处得到的信号D0的逻辑状态一致，且具有抗单粒子效应的功效。

请参阅图5，图5为本发明第一实施例提供的抗单粒子翻转的D触发器中主锁存器的电路结构示意图，该主锁存器包括：

十个输入端和一个输出端，其中，四个输入端分别与时钟信号输入端CLK连接，四个输入端分别与CLK1连接，一个输入端与D1连接，一个输入端与D2连接；一个输出端为D3。

主锁存器由第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管组成。

第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管的衬底接电源VDD(图中未示出)，第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管的衬底接地(图中未示出)。

第十一NMOS管的栅极Ng11连接CLK，源极Ns11分别连接第十一PMOS管的源极Ps11及D1，漏极Nd11分别连接第十一PMOS管的漏极Pd11、第十四NMOS管的源极Ns14、第十四PMOS管的源极Ps14、第十五NMOS管的栅极Ng15、第十六PMOS管的栅极Pg16、第十七NMOS管的栅极Ng17、第十八PMOS管的栅极Pg18；第十一PMOS管的栅极Pg11连接CLK1；第十二NMOS管的栅极Ng12连接CLK，源极Ns12分别连接第十二PMOS管的源极Ps12及D2，漏极Nd12分别连接第十二PMOS管的漏极Pd12、第十三NMOS管的源极Ns13、第十三PMOS管的源极Ps13、第十五PMOS管的栅极Pg15、第十六NMOS管的栅极Ng16、第十七PMOS管的栅极Pg17、第十八NMOS管的栅极Ng18；第十二PMOS管的栅极Pg12连接CLK1。

第十三NMOS管的栅极Ng13连接CLK1，漏极Nd13分别连接第十三PMOS管的漏极Pd13、第十九PMOS管的漏极Pd19、第十九NMOS管的漏极Nd19；第十三PMOS管的栅极Pg13连接CLK；第十四NMOS管的栅极Ng14连接CLK1，漏极Nd14分别连接第十四PMOS管的漏极Pd16、第二十PMOS管的漏极Pd20、第二十NMOS管的漏极Nd20；第十四PMOS管的栅极Pg14连接CLK。

第十五PMOS管的源极Ps15接电源VDD，漏极Pd15连接第十六PMOS管的源极Ps16；第十六PMOS管的漏极Pd16分别连接第十五NMOS管的漏极Nd15、第十九NMOS管的栅极Ng19、第二十PMOS管的栅极Pg20、第二十一PMOS管的栅极Pg21、第二十一NMOS管的栅极Ng21；第十五NMOS管的源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的源极Ns16接地；第十七PMOS管的源极Ps17接电源VDD，漏极Pd17连接第十八PMOS管的源极Ps18；第十八PMOS管的漏极Pd18分别连接第十七NMOS管的漏极Nd17、第十九PMOS管的栅极Pg19、第二十NMOS管的栅极Ng20；第十七NMOS管的源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的源极Ns18接地。

第十九PMOS管的源极Ps19接电源VDD；第十九NMOS管的源极Ns19接地；第二十PMOS管的源极Ps20接电源VDD；第二十NMOS管的源极Ns20接地；第二十一PMOS管的源极Ps21接电源VDD，漏极Pd21分别连接第二十一NMOS管的漏极Nd21及D3；第二十一NMOS管的源极Ns21接地。

该主锁存器由双冗余的DICE结构电路构成。图中第十一PMOS管与第十一NMOS管构成第一传输门、第十二PMOS管与第十二NMOS管构成第二传输门、第十三PMOS管与第十三NMOS管构成第三传输门、第十四PMOS管与第十四NMOS管构成第四传输门，这四个传输门均由时钟信号控制，其中第一、第二传输门的开断状态与第三、第四传输门的开断状态相反。

当CLK端口输入的信号CLK0的逻辑值为1时，CLK1端口输入的信号CLK01的逻辑值为0，且第一、第二传输门导通，第三、第四传输门关断。D1端口通过第一传输门分别连接第十五NMOS管的栅极Ng15和第十六PMOS管的栅极Pg16，D2端口通过第二传输门分别连接第十五PMOS管的栅极Pg15和第十六NMOS管的栅极Ng16。第十五PMOS管、第十六PMOS管、第十五NMOS管、第十六NMOS管共同构成一个基于DICE结构的C单元电路。由于在前述对“抗单粒子翻转的D触发器中主锁存器缓冲电路”的说明中，记载了D1端口输入的D0信号和D2端口输入的D01信号的逻辑状态是一致的，因此该C单元电路相当于一个反相器，信号通过图中a结点输出，再连接到第二十一PMOS管和第二十一NMOS管构成的反相器，并通过该主锁存器的输出端D3输出信号D02。由于C单元电路的存在，能有效地避免输入信号D0和D01的逻辑翻转传播至输出端，此时，D3输出的输出信号D02的逻辑状态应该与D0和D01是一致的。

当CLK端口输入的信号CLK0的逻辑值为0时，CLK1端口输入的信号CLK01的逻辑值为1，且第一、第二传输门关断，第三、第四传输门导通。此时，a、b节点的逻辑状态被由第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管构成的反馈环路锁存住，结点a与结点b的逻辑状态相同，结点c与结点d的逻辑状态相同，结点a与结点c的逻辑状态相反，输出端D3的输出信号D02的逻辑状态保持不变。晶体管第十五PMOS管、第十六PMOS管、第十五NMOS管、第十六NMOS管和第十七PMOS管、第十八PMOS管、第十七NMOS管、第十八NMOS管、分别构成两个C单元电路，能有效地避免反馈环路中结点发生的逻辑翻转传播到输出端，保证了电路具有良好的抗单粒子能力。

请参阅图6，图6为本发明第一实施例提供的抗单粒子翻转的D触发器中从锁存器缓冲电路的电路结构示意图，该从锁存器缓冲电路包括：

一个输入端和两个输出端，一个输入端连接D3，两个输出端分别为D4和D5。

从锁存器缓冲电路由第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管组成。

第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管的衬底接电源VDD(图中未示出)，第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS的衬底接地(图中未示出)。

第二十二PMOS管的栅极Pg22连接D3，源极Ps22接电源VDD，漏极Pd22分别连接第二十三PMOS管的栅极Pg23、第二十二NMOS管的漏极Nd22、第二十三NMOS管的栅极Ng23；第二十二NMOS管的栅极Ng22连接D3，源极Ns22接地；第二十三PMOS管的源极Ps23接电源VDD，漏极Pd23分别连接第二十四PMOS管的栅极Pg24、第二十三NMOS管的漏极Nd23、第二十四NMOS管的栅极Ng24；第二十三NMOS管源极Ns23接地；第二十四PMOS管的源极Ps24接电源VDD，漏极Pd24分别连接第二十五PMOS管的栅极Pg25、第二十四NMOS管的漏极Nd24、第二十五NMOS管的栅极Ng25；第二十四NMOS管源极Ns24接地；第二十五PMOS管的源极Ps25接电源VDD，漏极Pd25分别连接第二十五NMOS管的漏极Nd25及D4；第二十五NMOS管的源极Ns25接地。

第二十六PMOS管的栅极Pg26连接D3，源极Ps26接电源VDD，漏极Pd26分别连接第二十七PMOS管的栅极Pg27、第二十六NMOS管的漏极Nd6、第二十九NMOS管的栅极Ng29；第二十六NMOS管的栅极Ng26分别连接第二十七PMOS管的漏极Pd27、第二十八PMOS管的栅极Pg28、第二十七NMOS管的漏极Nd27，源极Ns26接地；第二十七PMOS管的源极Ps27接电源VDD；第二十七NMOS管的栅极Ng27分别连接第二十八PMOS管的漏极Pd28、第二十九PMOS管的栅极Pg29、第二十八NMOS管的漏极Nd28，源极Ns27接地；第二十八PMOS管的源极Ps28接电源VDD；第二十八NMOS管的栅极Ng28分别连接第二十九PMOS管的漏极Pd29、第二十九NMOS管的漏极Nd29、D3及D5，源极Ns28接地；第二十九PMOS管的源极Ps29接电源VDD；第二十九NMOS管的源极Ns29接地。

该从锁存器缓冲电路与前述主锁存器缓冲电路的工作原理基本相同，在此不再赘述。

请参阅图7，图7为本发明第一实施例提供的抗单粒子翻转的D触发器中从锁存器的电路结构示意图，该从锁存器包括：

十个输入端和两个输出端，其中，四个输入端分别与时钟信号输入端CLK连接，四个输入端分别与CLK1连接，一个输入端与D4连接，一个输入端与D5连接；两个输出端分别为第一输出端Q和第二输出端QN。

从锁存器由第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管组成。

第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管的衬底接电源VDD(图中未示出)，第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管的衬底接地(图中未示出)。

第三十NMOS管的栅极Ng30连接CLK1，源极Ns30分别连接第三十PMOS管的源极Ps30及D4，漏极Nd30分别连接第三十PMOS管的漏极Pd30、第三十三NMOS管的源极Ns33、第三十三PMOS管的源极Ps33、第三十四NMOS管的栅极Ng34、第三十五PMOS管的栅极Pg35、第三十六NMOS管的栅极Ng36、第三十七PMOS管的栅极Pg37；第三十PMOS管的栅极Pg30连接CLK；第三十一NMOS管的栅极Ng31连接CLK1，源极Ns31分别连接第三十一PMOS管的源极Ps31及D5，漏极Nd31分别连接第三十一PMOS管的漏极Pd31、第三十二NMOS管的源极Ns32、第三十二PMOS管的源极Ps32、第三十四PMOS管的栅极Pg34、第三十五NMOS管的栅极Ng35、第三十六PMOS管的栅极Pg36、第三十七NMOS管的栅极Ng37；第三十一PMOS管的栅极Pg31连接CLK。

第三十二NMOS管的栅极Ng32连接CLK，漏极Nd32分别连接第三十二PMOS管的漏极Pd32、第三十八PMOS管的漏极Pd38、第三十八NMOS管的漏极Nd38；第三十二PMOS管的栅极Pg32连接CLK1；第三十三NMOS管的栅极Ng33连接CLK，漏极Nd33分别连接第三十三PMOS管的漏极Pd33、第三十九PMOS管的漏极Pd39、第三十九NMOS管的漏极Nd39；第三十三PMOS管的栅极Pg33连接CLK1。

第三十四PMOS管的源极Ps34接电源VDD，漏极Pd34连接第三十五PMOS管的源极Ps35；第三十五PMOS管的漏极Pd35分别连接第三十四NMOS管的漏极Nd34、第三十八NMOS管的栅极Ng38、第三十九PMOS管的栅极Pg39、第四十PMOS管的栅极Pg40、第四十NMOS管的栅极Ng40及第二输出端QN；第三十四NMOS管的源极Ns34连接第三十五NMOS管的漏极Nd35；第三十五NMOS管的源极Ns35接地。

第三十六PMOS管的源极Ps36接电源VDD，漏极Pd36连接第三十七PMOS管的源极Ps37；第三十七PMOS管的漏极Pd37分别连接第三十六NMOS管的漏极Nd36、第三十八PMOS管的栅极Pg38、第三十九NMOS管的栅极Ng39；第三十六NMOS管的源极Ns36连接第三十七NMOS管的漏极Nd37；第三十七NMOS管的源极Ns37接地。

第三十八PMOS管的源极Ps38接电源VDD；第三十八NMOS管的源极Ns38接地；第三十九PMOS管的源极Ps39接电源VDD；第三十九NMOS管的源极Ns39接地；第四十PMOS管的源极Ps40接电源VDD，漏极Pd40分别连接第四十NMOS管的漏极Nd40及第一输出端Q；第四十NMOS管的源极Ns40接地。

该从锁存器与前述主锁存器的工作原理基本相同，在此不再赘述。

本发明实施例提供的抗单粒子翻转的D触发器，相较于现有技术，本发明通过在主锁存器和从锁存器前增加缓冲电路，提高了D触发器的抗单粒子翻转能力，对主锁存器和从锁存器进行双模冗余加固，即分离成互为冗余的C²MOS电路中的上拉PMOS管和下拉NMOS管，避免了从锁存器中可能由单粒子瞬态脉冲导致的反馈回路，对主锁存器和从锁存器电路中C²MOS电路进行改进，通过CMOS传输门来实现时钟信号对电路的控制，进一步提高了D触发器的抗单粒子翻转能力。

需要说明的是，对于前述的各方法实施例，为了简便描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定都是本发明所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。

以上为对本发明所提供的抗单粒子翻转的D触发器的描述，对于本领域的技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。

Claims (1)

1.一种抗单粒子翻转的D触发器，其特征在于，所述D触发器包括：

时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；

所述D触发器有两个输入端和两个输出端，两个所述输入端分别为时钟信号输入端CLK和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；

所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述主锁存器和所述从锁存器连接；

所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；

所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；

所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接；

所述时钟信号输入电路有一个输入端和一个输出端，一个所述输入端为所述时钟信号输入端CLK，一个所述输出端为CLK1；

所述时钟信号输入电路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成；

所述第一PMOS管、所述第二PMOS管的衬底接电源VDD，所述第一NMOS管、所述第二NMOS管的衬底接地；

所述第一PMOS管的栅极Pg1连接所述时钟信号输入端CLK，源极Ps1接电源VDD，漏极Pd1连接所述第二PMOS管的源极Ps2；所述第二PMOS管的栅极Pg2连接所述时钟信号输入端CLK，漏极Pd2连接CLK1；所述第一NMOS管的栅极Ng1连接所述时钟信号输入端CLK，源极Ns1连接所述第二NMOS管的漏极Nd2，漏极Nd1连接CLK1；所述第二NMOS管的栅极Ng2连接所述时钟信号输入端CLK，源极Ns2接地；

所述主锁存器缓冲电路有一个输入端和两个输出端，一个所述输入端为所述数据信号输入端D，两个所述输出端分别为D1和D2；

所述主锁存器缓冲电路由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管组成；

所述第三PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、所述第九PMOS管、所述第十PMOS管的衬底接电源VDD，所述第三NMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管的衬底接地；

所述第三PMOS管的栅极Pg3连接所述数据信号输入端D，源极Ps3接电源VDD，漏极Pd3分别连接第四PMOS管的栅极Pg4、第三NMOS管的漏极Nd3、第四NMOS管的栅极Ng4；所述第三NMOS管的栅极Ng3连接所述数据信号输入端D，源极Ns3接地；所述第四PMOS管的源极Ps4接电源VDD，漏极Pd4分别连接第五PMOS管的栅极Pg5、第四NMOS管的漏极Nd4、第五NMOS管的栅极Ng5；所述第四NMOS管源极Ns4接地；所述第五PMOS管的源极Ps5接电源VDD，漏极Pd5分别连接第六PMOS管的栅极Pg6、第五NMOS管的漏极Nd5、第六NMOS管的栅极Ng6；所述第五NMOS管源极Ns5接地；所述第六PMOS管的源极Ps6接电源VDD，漏极Pd6分别连接第六NMOS管的漏极Nd6及D1；所述第六NMOS管的源极Ns6接地；

所述第七PMOS管的栅极Pg7连接所述数据信号输入端D，源极Ps7接电源VDD，漏极Pd7分别连接所述第八PMOS管的栅极Pg8、所述第七NMOS管的漏极Nd7、所述第十NMOS管的栅极Ng10；所述第七NMOS管的栅极Ng7分别连接所述第八PMOS管的漏极Pd8、所述第九PMOS管的栅极Pg9、所述第八NMOS管的漏极Nd8，源极Ns7接地；所述第八PMOS管的源极Ps8接电源VDD；所述第八NMOS管的栅极Ng8分别连接所述第九PMOS管的漏极Pd9、所述第十PMOS管的栅极Pg10、所述第九NMOS管的漏极Nd9，源极Ns8接地；所述第九PMOS管的源极Ps9接电源VDD；所述第九NMOS管的栅极Ng9分别连接所述第十PMOS管的漏极Pd10、所述第十NMOS管的漏极Nd10、数据信号输入端D及D2，源极Ns9接地；所述第十PMOS管的源极Ps10接电源VDD；所述第十NMOS管的源极Ns10接地；

所述主锁存器有十个输入端和一个输出端，其中，四个所述输入端分别与所述时钟信号输入端CLK连接，四个所述输入端分别与CLK1连接，一个所述输入端与D1连接，一个所述输入端与D2连接；一个所述输出端为D3；

所述主锁存器由第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管组成；

所述第十一PMOS管、所述第十二PMOS管、所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管、所述第十七PMOS管、所述第十八PMOS管、所述第十九PMOS管、所述第二十PMOS管、所述第二十一PMOS管的衬底接电源VDD，所述第十一NMOS管、所述第十二NMOS管、所述第十三NMOS管、所述第十四NMOS管、所述第十五NMOS管、所述第十六NMOS管、所述第十七NMOS管、所述第十八NMOS管、所述第十九NMOS管、所述第二十NMOS管、所述第二十一NMOS管的衬底接地；

所述第十一NMOS管的栅极Ng11连接CLK，源极Ns11分别连接第十一PMOS管的源极Ps11及D1，漏极Nd11分别连接所述第十一PMOS管的漏极Pd11、所述第十四NMOS管的源极Ns14、所述第十四PMOS管的源极Ps14、所述第十五NMOS管的栅极Ng15、所述第十六PMOS管的栅极Pg16、所述第十七NMOS管的栅极Ng17、所述第十八PMOS管的栅极Pg18；所述第十一PMOS管的栅极Pg11连接CLK1；所述第十二NMOS管的栅极Ng12连接CLK，源极Ns12分别连接第十二PMOS管的源极Ps12及D2，漏极Nd12分别连接所述第十二PMOS管的漏极Pd12、所述第十三NMOS管的源极Ns13、所述第十三PMOS管的源极Ps13、所述第十五PMOS管的栅极Pg15、所述第十六NMOS管的栅极Ng16、所述第十七PMOS管的栅极Pg17、所述第十八NMOS管的栅极Ng18；所述第十二PMOS管的栅极Pg12连接CLK1；

所述第十三NMOS管的栅极Ng13连接CLK1，漏极Nd13分别连接所述第十三PMOS管的漏极Pd13、所述第十九PMOS管的漏极Pd19、所述第十九NMOS管的漏极Nd19；所述第十三PMOS管的栅极Pg13连接CLK；所述第十四NMOS管的栅极Ng14连接CLK1，漏极Nd14分别连接所述第十四PMOS管的漏极Pd16、所述第二十PMOS管的漏极Pd20、所述第二十NMOS管的漏极Nd20；所述第十四PMOS管的栅极Pg14连接CLK；

所述第十五PMOS管的源极Ps15接电源VDD，漏极Pd15连接所述第十六PMOS管的源极Ps16；所述第十六PMOS管的漏极Pd16分别连接所述第十五NMOS管的漏极Nd15、所述第十九NMOS管的栅极Ng19、所述第二十PMOS管的栅极Pg20、所述第二十一PMOS管的栅极Pg21、所述第二十一NMOS管的栅极Ng21；所述第十五NMOS管的源极Ns15连接所述第十六NMOS管的漏极Nd16；所述第十六NMOS管的源极Ns16接地；所述第十七PMOS管的源极Ps17接电源VDD，漏极Pd17连接所述第十八PMOS管的源极Ps18；所述第十八PMOS管的漏极Pd18分别连接所述第十七NMOS管的漏极Nd17、所述第十九PMOS管的栅极Pg19、所述第二十NMOS管的栅极Ng20；所述第十七NMOS管的源极Ns17连接所述第十八NMOS管的漏极Nd18；所述第十八NMOS管的源极Ns18接地；

所述第十九PMOS管的源极Ps19接电源VDD；所述第十九NMOS管的源极Ns19接地；所述第二十PMOS管的源极Ps20接电源VDD；所述第二十NMOS管的源极Ns20接地；所述第二十一PMOS管的源极Ps21接电源VDD，漏极Pd21分别连接第二十一NMOS管的漏极Nd21及D3；所述第二十一NMOS管的源极Ns21接地；

所述从锁存器缓冲电路有一个输入端和两个输出端，一个所述输入端连接D3，两个所述输出端分别为D4和D5；

所述从锁存器缓冲电路由第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管组成；

所述第二十二PMOS管、所述第二十三PMOS管、所述第二十四PMOS管、所述第二十五PMOS管、所述第二十六PMOS管、所述第二十七PMOS管、所述第二十八PMOS管、所述第二十九PMOS管的衬底接电源VDD，所述第二十二NMOS管、所述第二十三NMOS管、所述第二十四NMOS管、所述第二十五NMOS、所述第二十六NMOS管、所述第二十七NMOS管、所述第二十八NMOS管、所述第二十九NMOS的衬底接地；

所述第二十二PMOS管的栅极Pg22连接D3，源极Ps22接电源VDD，漏极Pd22分别连接第二十三PMOS管的栅极Pg23、第二十二NMOS管的漏极Nd22、第二十三NMOS管的栅极Ng23；所述第二十二NMOS管的栅极Ng22连接D3，源极Ns22接地；所述第二十三PMOS管的源极Ps23接电源VDD，漏极Pd23分别连接所述第二十四PMOS管的栅极Pg24、第二十三NMOS管的漏极Nd23、第二十四NMOS管的栅极Ng24；所述第二十三NMOS管源极Ns23接地；所述第二十四PMOS管的源极Ps24接电源VDD，漏极Pd24分别连接第二十五PMOS管的栅极Pg25、第二十四NMOS管的漏极Nd24、第二十五NMOS管的栅极Ng25；所述第二十四NMOS管源极Ns24接地；所述第二十五PMOS管的源极Ps25接电源VDD，漏极Pd25分别连接第二十五NMOS管的漏极Nd25及D4；所述第二十五NMOS管的源极Ns25接地；

所述第二十六PMOS管的栅极Pg26连接D3，源极Ps26接电源VDD，漏极Pd26分别连接所述第二十七PMOS管的栅极Pg27、所述第二十六NMOS管的漏极Nd6、所述第二十九NMOS管的栅极Ng29；所述第二十六NMOS管的栅极Ng26分别连接所述第二十七PMOS管的漏极Pd27、所述第二十八PMOS管的栅极Pg28、所述第二十七NMOS管的漏极Nd27，源极Ns26接地；所述第二十七PMOS管的源极Ps27接电源VDD；所述第二十七NMOS管的栅极Ng27分别连接所述第二十八PMOS管的漏极Pd28、所述第二十九PMOS管的栅极Pg29、所述第二十八NMOS管的漏极Nd28，源极Ns27接地；所述第二十八PMOS管的源极Ps28接电源VDD；所述第二十八NMOS管的栅极Ng28分别连接所述第二十九PMOS管的漏极Pd29、所述第二十九NMOS管的漏极Nd29、D3及D5，源极Ns28接地；所述第二十九PMOS管的源极Ps29接电源VDD；所述第二十九NMOS管的源极Ns29接地；

所述从锁存器有十个输入端和两个输出端，其中，四个所述输入端分别与所述时钟信号输入端CLK连接，四个所述输入端分别与CLK1连接，一个所述输入端与D4连接，一个所述输入端与D5连接；两个所述输出端分别为所述第一输出端Q和所述第二输出端QN；

所述从锁存器由第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管组成；

所述第三十PMOS管、所述第三十一PMOS管、所述第三十二PMOS管、所述第三十三PMOS管、所述第三十四PMOS管、所述第三十五PMOS管、所述第三十六PMOS管、所述第三十七PMOS管、所述第三十八PMOS管、所述第三十九PMOS管、所述第四十PMOS管的衬底接电源VDD，所述第三十NMOS管、所述第三十一NMOS管、所述第三十二NMOS管、所述第三十三NMOS管、所述第三十四NMOS管、所述第三十五NMOS管、所述第三十六NMOS管、所述第三十七NMOS管、所述第三十八NMOS管、所述第三十九NMOS管、所述第四十NMOS管的衬底接地；

所述第三十NMOS管的栅极Ng30连接CLK1，源极Ns30分别连接第三十PMOS管的源极Ps30及D4，漏极Nd30分别连接所述第三十PMOS管的漏极Pd30、所述第三十三NMOS管的源极Ns33、所述第三十三PMOS管的源极Ps33、所述第三十四NMOS管的栅极Ng34、所述第三十五PMOS管的栅极Pg35、所述第三十六NMOS管的栅极Ng36、所述第三十七PMOS管的栅极Pg37；所述第三十PMOS管的栅极Pg30连接CLK；所述第三十一NMOS管的栅极Ng31连接CLK1，源极Ns31分别连接第三十一PMOS管的源极Ps31及D5，漏极Nd31分别连接所述第三十一PMOS管的漏极Pd31、所述第三十二NMOS管的源极Ns32、所述第三十二PMOS管的源极Ps32、所述第三十四PMOS管的栅极Pg34、所述第三十五NMOS管的栅极Ng35、所述第三十六PMOS管的栅极Pg36、所述第三十七NMOS管的栅极Ng37；所述第三十一PMOS管的栅极Pg31连接CLK；

所述第三十二NMOS管的栅极Ng32连接CLK，漏极Nd32分别连接所述第三十二PMOS管的漏极Pd32、所述第三十八PMOS管的漏极Pd38、所述第三十八NMOS管的漏极Nd38；所述第三十二PMOS管的栅极Pg32连接CLK1；所述第三十三NMOS管的栅极Ng33连接CLK，漏极Nd33分别连接所述第三十三PMOS管的漏极Pd33、所述第三十九PMOS管的漏极Pd39、所述第三十九NMOS管的漏极Nd39；所述第三十三PMOS管的栅极Pg33连接CLK1；

所述第三十四PMOS管的源极Ps34接电源VDD，漏极Pd34连接所述第三十五PMOS管的源极Ps35；所述第三十五PMOS管的漏极Pd35分别连接所述第三十四NMOS管的漏极Nd34、所述第三十八NMOS管的栅极Ng38、所述第三十九PMOS管的栅极Pg39、所述第四十PMOS管的栅极Pg40、所述第四十NMOS管的栅极Ng40及所述第二输出端QN；所述第三十四NMOS管的源极Ns34连接所述第三十五NMOS管的漏极Nd35；所述第三十五NMOS管的源极Ns35接地；

所述第三十六PMOS管的源极Ps36接电源VDD，漏极Pd36连接所述第三十七PMOS管的源极Ps37；所述第三十七PMOS管的漏极Pd37分别连接所述第三十六NMOS管的漏极Nd36、所述第三十八PMOS管的栅极Pg38、所述第三十九NMOS管的栅极Ng39；所述第三十六NMOS管的源极Ns36连接所述第三十七NMOS管的漏极Nd37；所述第三十七NMOS管的源极Ns37接地；

所述第三十八PMOS管的源极Ps38接电源VDD；所述第三十八NMOS管的源极Ns38接地；所述第三十九PMOS管的源极Ps39接电源VDD；所述第三十九NMOS管的源极Ns39接地；所述第四十PMOS管的源极Ps40接电源VDD，漏极Pd40分别连接第四十NMOS管的漏极Nd40及所述第一输出端Q；所述第四十NMOS管的源极Ns40接地。