CN110311656B - 一种自适应抗单粒子翻转的异步复位和置位d触发器 - Google Patents

Abstract

本发明公开了一种自适应抗单粒子翻转的异步复位和置位D触发器，时钟信号输入电路分别与时钟信号输入端C、可控电阻‑电容滤波结构的主锁存器和可控电阻‑电容滤波结构的从锁存器连接；SEU监测电路分别与可控电阻‑电容滤波结构的主锁存器及可控电阻‑电容滤波结构的从锁存器连接；可控电阻‑电容滤波结构的主锁存器分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻‑电容滤波结构的从锁存器连接；可控电阻‑电容滤波结构的从锁存器分别与复位信号输入端R、置位信号输入端SN及输出电路连接；输出电路与第一输出端Q及第二输出端QN连接。

Description

一种自适应抗单粒子翻转的异步复位和置位D触发器

技术领域

本发明属于D触发器技术领域，具体涉及一种自适应抗单粒子翻转的异步复位和置位D触发器。

背景技术

在宇宙空间环境中，集成电路很容易受到高能电离粒子辐射效应的影响。当高能粒子轰击器件内部敏感节点时，会引起逻辑电路输出从1到0或从0到1的翻转，电路功能紊乱，但器件本身并没有损坏，这称之为单粒子翻转(SEU)。在辐照环境下，数字电路如触发器、锁存器、RAM很容易发生SEU，因此需要进行抗单粒子翻转加固设计。触发器的加固设计目前采用三模冗余(TMR)技术，基于C单元的加固方法，双互锁存储单元(Dual interlockedstorage cell，DICE)结构等，但以上电路可靠性的提高是以牺牲面积，功耗和速度为代价的。

发明内容

本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种自适应抗单粒子翻转的异步复位和置位D触发器，解决抗单粒子翻转的可复位和置位D触发器的可靠性和速度问题，可广泛应用于高可靠性、高速集成电路芯片中。

本发明采用以下技术方案：

一种自适应抗单粒子翻转的异步复位和置位D触发器，包括时钟信号输入电路、SEU监测电路、可控电阻-电容滤波结构的主锁存器，可控电阻-电容滤波结构的从锁存器和输出电路；

D触发器有四个输入端和两个输出端，四个输入端分别为时钟信号输入端C、复位信号输入端R、置位信号输入端SN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN；

时钟信号输入电路分别与时钟信号输入端C、可控电阻-电容滤波结构的主锁存器和可控电阻-电容滤波结构的从锁存器连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；

SEU监测电路分别与可控电阻-电容滤波结构的主锁存器及可控电阻-电容滤波结构的从锁存器连接；

可控电阻-电容滤波结构的主锁存器分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻-电容滤波结构的从锁存器连接；

可控电阻-电容滤波结构的从锁存器分别与复位信号输入端R、置位信号输入端SN及输出电路连接；

输出电路与第一输出端Q及第二输出端QN连接。

具体的，时钟信号输入电路有一个输入端和两个输出端，一个输入端为时钟信号输入端C，两个输出端分别为CN和CP；

时钟信号输入电路包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；

第一PMOS管、第二PMOS管的衬底接电源，第一NMOS管、第二NMOS管的衬底接地；

第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及输出端CN；第一NMOS管的栅极Ng1连接所述时钟信号输入端C，源极Ns1接地；第二PMOS管的源极Ps2接电源，漏极Pd2分别连接第二NMOS管的漏极Nd2及输出端CP；第二NMOS管的源极Ns2接地。

具体的，SEU监测电路监测D触发器内敏感节点输入端A1、B1、A2、B2，当监测到敏感节点A1和敏感节点B1在很皮秒级时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在皮秒级时间内逻辑状态相同时，异步复位置位D触发器发生SEU；当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，异步复位置位D触发器未发生SEU。

进一步的，SEU监测电路有四个输入端和四个输出端，四个敏感节点输入端分别为A1，B1，A2和B2，四个输出端分别为S1，S1N，S2和S2N；

SEU监测电路包括两个同或门和两个反相器组成；

第一同或门的两个输入端分别连接输入端A1及B1，输出端分别连接第一反相器的输入端及输出端S1；

第一反相器的输出端接输出端S1N；

第二同或门的两个输入端分别连接输入端A2和B2，输出端分别连接第二反相器的输入端及输出端S2；

第二反相器的输出端接输出端S2N。

具体的，可控电阻-电容滤波结构的主锁存器包括第一主锁存器和第一MOS电容；当SEU监测电路监测到SEU时，第一MOS电容的开关S1N闭合，电阻R1上的开关S1断开，将RC滤波结构引入第一主锁存器中，可控电阻-电容滤波结构的主锁存器工作在辐射加固模式；

当SEU监测电路未监测到SEU时，第一MOS电容的开关S1N断开，电阻R1上的开关S1闭合，第一主锁存器中无RC滤波结构，可控电阻-电容滤波结构的主锁存器工作在正常模式。

进一步的，可控电阻-电容滤波结构的主锁存器包括九个输入和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路的输出端CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与复位信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与SEU监测电路的输出端S1连接，第九个输入端与SEU监测电路的输出端S1N连接；可控电阻-电容滤波结构的主锁存器3的三个输出端分别为A1、B1、D1；

可控电阻-电容滤波结构的主锁存器3包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N；第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器；第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容；

第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地；

第三PMOS管的栅极Pg3连接所述数据信号输入端D，源极Ps3接电源，漏极Pd3连接所述第四PMOS管的源极Ps4；第四PMOS管的栅极Pg4连接时钟信号输入电路的输出端CP，漏极Pd4分别连接第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及SEU监测电路的输入端A1；第三NMOS管的栅极Ng3连接时钟信号输入电路的输出端CN，源极Ns3分别连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地；第五PMOS管的源极Ps5接电源，漏极Pd5分别连接第六PMOS管的漏极Pd6及第七PMOS管的源极Ps7；第六PMOS管的栅极Pg6连接置位信号输入端SN，源极Ps6接电源；第七PMOS管的栅极连接复位信号输入端R，漏极Pd7分别连接第五NMOS管的漏极Nd5、第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及SEU监测电路的输入端B1；第五NMOS管的栅极Ng5连接置位信号输入端SN，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的源极Ns6接地；第七NMOS管的栅极Ng7连接复位信号输入端R，源极Ns7接地；第八PMOS管的栅极Pg8连接电阻R1的负端，源极Ps8接电源，漏极Pd8连接第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9连接时钟信号输入电路1的输出端CN；第八NMOS管的栅极Ng8连接时钟信号输入电路的输出端CP，源极Ns8连接第九NMOS管的漏极Nd9；第九NMOS管的栅极Ng9连接电阻R1的负端，源极Ns9接地；开关S1另一端接电阻R1负端、开关S1N的一端及可控电阻-电容滤波结构的主锁存器的输出端D1；开关S1N的另一端分别连接第十PMOS管的栅极Pg10，第十一PMOS管的栅极Pg11、第十NMOS管的栅极Ng10及第十一NMOS管的栅极Ng11；第十PMOS管的源极Ps10接电源，漏极Pd10接电源；第十一PMOS管的源极Ps11接电源，漏极Pd11接电源；第十NMOS管的源极Ns10接地，漏极Nd10接地；第十一NMOS管的源极Ns11接地，漏极Nd11接地。

具体的，可控电阻-电容滤波结构的从锁存器包括九个输入和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路的输出端CN连接，第五个所述输入端与可控电阻-电容滤波结构的主锁存器的输出端D1连接，第六个输入端与复位据信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与SEU监测电路的输出端S2连接，第九个输入端与SEU监测电路的输出端S2N连接；可控电阻-电容滤波结构的从锁存器的三个输出端分别为A2、B2、D2；

可控电阻-电容滤波结构的从锁存器包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、电阻R2、开关S2及开关S2N；

第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管的衬底接电源，第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十八NMOS管、第二十NMOS管的衬底接地；

第十二PMOS管的栅极Pg12连接可控电阻-电容滤波结构的主锁存器的输出端D1，源极Ps12接电源，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接CN，漏极Pd13分别连接第十二NMOS管的漏极Nd12、第十四PMOS管的栅极Pg14、第十五NMOS管的栅极Ng15、第十八PMOS管的漏极Pd18、第十七NMOS管的漏极Nd17及SEU监测电路的输入端A2；第十二NMOS管的栅极Ng12连接时钟信号输入电路的输出端CP，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接可控电阻-电容滤波结构的主锁存器的输出端D1，源极Ns13接地；第十四PMOS管的源极Ps14接电源，漏极Pd14分别连接第十五PMOS管的漏极Pd15、第十六PMOS管的源极Ps16；第十五PMOS管的栅极Pg15连接置位信号输入端SN，源极Ps15接电源；第十六PMOS管的栅极Pg16连接复位信号输入端R，漏极Pd16分别连接第十四NMOS管的漏极Nd14、第十六NMOS管的漏极Nd16、电阻R2的正端、开关S2的一端及SEU监测电路的输入端B2；第十四NMOS管的栅极Ng14连接置位信号输入端SN，源极Ns14连接第十五NMOS管的漏极Nd15；第十五NMOS管的源极Ns15接地；第十六NMOS管的栅极Ng16连接复位信号的输入端R，源极Ns16接地；第十七PMOS管的栅极Pg17连接电阻R2的负端，源极Ps17接电源，漏极Pd17连接第十八PMOS管的源极Ps18；第十八PMOS管的栅极Pg18连接时钟信号输入电路的输出端CP；第十七NMOS管的栅极Ng17连接时钟信号输入电路的输出端CN，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接电阻R2的负端，源极Ns18接地；开关S2另一端接电阻R2负端、开关S2N的一端及可控电阻-电容滤波结构的从锁存器的输出端D2；开关S2N的另一端分别连接第十九PMOS管的栅极Pg19，第二十PMOS管的栅极Pg20，第十九NMOS管的栅极Ng19及第二十NMOS管的栅极Ng20；第十九PMOS管的源极Ps19接电源，漏极Pd19接电源；第二十PMOS管的源极Ps20接电源，漏极Pd20接电源；第十九NMOS管的源极Ns19接地，漏极Nd19接地；第二十NMOS管的源极Ns20接地，漏极Nd20接地。

具体的，输出电路包括一个输入端和两个输出端，一个输入端连接可控电阻-电容滤波结构的从锁存器的输出端D2，两个输出端分别为第一输出端Q和第二输出端QN；

输出电路包括第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管；

第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管的衬底接电源，第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管的衬底接地；

第二十一PMOS管的栅极Pg21连接可控电阻-电容滤波结构的从锁存器的输出端D2，源极Ps21接电源，漏极Pd21分别连接第二十一NMOS管的漏极Nd21、第二十二PMOS管的栅极Pg22及第二十二NMOS管的栅极Ng22；第二十一NMOS管的栅极Ng21连接可控电阻-电容滤波结构的从锁存器的输出端D2，源极Ns21接地；第二十二PMOS管的源极Ps22接电源，漏极Pd22分别连接第二十二NMOS管的漏极Nd22及第一输出端Q；第二十二NMOS管的源极Ns22接地；

第二十三PMOS管的栅极Pg23连接可控电阻-电容滤波结构的从锁存器的输出端D2，源极Ps23接电源，漏极Pd23分别连接第二十三NMOS管的漏极Nd23、第二十四PMOS管的栅极Pg24及第二十四NMOS管的栅极Ng24；第二十三NMOS管的栅极Ng23连接可控电阻-电容滤波结构的从锁存器的输出端D2，源极Ns23接地；第二十四PMOS管的源极Ps24接电源，漏极Pd24分别连接第二十四NMOS管的漏极Nd24、第二十五PMOS管的栅极Pg25及第二十五NMOS管的栅极Ng25；第二十四个NMOS管的源极Ns24接地；第二十五个PMOS管的源极Ps25接电源，漏极Pd25分别连接第二十五NMOS管的漏极Nd25及第二输出端QN；第二十五NMOS管的源极Ns25接地。

与现有技术相比，本发明至少具有以下有益效果：

本发明一种自适应抗单粒子翻转的异步复位和置位D触发器，通过SEU监测电路判断异步复位和置位D触发器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将触发器配置为抗单粒子翻转的可复位和置位D触发器，若未监测到SEU则将触发器配置为常用的可复位和置位主从D触发器，可实现单粒子翻转监测和电路抗辐射加固于一体，且能根据监测结果选择不同类型D触发器，使其可以广泛应用于高速无辐照环境和空间环境。

进一步的，时钟信号输入电路产生异步复位和置位D触发器的时钟信号及其反信号，作为电路中带控制信号的反相器的控制信号。

进一步的，SEU监测电路用于监测异步复位和置位D触发器中敏感节点，并根据敏感节点的逻辑值判断该D触发器是否发生单粒子翻转。

进一步的，可控电阻-电容滤波结构型的主锁存器通过SEU监测电路判断异步复位置位主锁存器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将该主锁存器配置为抗单粒子翻转主锁存器，若未监测到SEU则将该主锁存器配置为常用主锁存器。

进一步的，可控电阻-电容滤波结构的从锁存器通过SEU监测电路判断异步复位置位从锁存器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将该从锁存器配置为抗单粒子翻转从锁存器，若未监测到SEU则将该从锁存器配置为常用从锁存器。

进一步的，输出电路则缓冲输出异步复位置位D触发器输入信号及其反信号。

综上所述，本发明具有良好的单粒子加固能力，工作方式灵活，可广泛应用于高可靠性、高速集成电路芯片中。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为本发明自适应抗单粒子翻转的可复位和置位D触发器的结构示意图；

图2为本发明自适应抗单粒子翻转的可复位和置位D触发器中时钟信号输入电路的电路结构示意图；

图3为本发明自适应抗单粒子翻转的可复位和置位D触发器中SEU监测电路的电路结构示意图；

图4为本发明自适应抗单粒子翻转的可复位和置位D触发器中可控电阻-电容滤波结构的主锁存器的电路结构示意图；

图5为本发明自适应抗单粒子翻转的可复位和置位D触发器中可控电阻-电容滤波结构的从锁存器的电路结构示意图；

图6为本发明自适应抗单粒子翻转的可复位和置位D触发器中输出电路的电路结构示意图；

图7为本发明D触发器B1节点监测到SEU的仿真波形；

图8为通用异步复位置位D触发器在B1节点监测到SEU的仿真波形；

图9为本发明D触发器在电路中敏感节点没有监测到SEU的仿真波形。

其中：1.时钟信号输入电路；2.SEU监测电路；3.可控电阻-电容滤波结构的主锁存器；4.可控电阻-电容滤波器结构的从锁存器；5.输出电路。

具体实施方式

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

本发明提供了一种自适应抗单粒子翻转的异步复位和置位D触发器，通过SEU监测电路判断异步复位和置位D触发器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将触发器配置为抗单粒子翻转的可复位和置位D触发器，若未监测到SEU则将触发器配置为常用的可复位和置位主从D触发器。

请参阅图1，本发明一种自适应抗单粒子翻转的异步复位和置位D触发器，包括：时钟信号输入电路1、SEU监测电路2、可控电阻-电容滤波结构的主锁存器3，可控电阻-电容滤波结构的从锁存器4和输出电路5；

D触发器有四个输入端和两个输出端，四个输入端分别为时钟信号输入端C、复位信号输入端R、置位信号输入端SN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN。其中，时钟信号输入端C输入的时钟信号为CLK，复位信号输入端R输入的复位信号为RESET，置位信号输入端SN输入的置位信号为SETN，数据信号输入端D输入的数据为DIN。

时钟信号输入电路1分别与时钟信号输入端C、可控电阻-电容滤波结构的主锁存器3及可控电阻-电容滤波结构的从锁存器4连接；SEU监测电路2分别与可控电阻-电容滤波结构的主锁存器3及可控电阻-电容滤波结构的从锁存器4连接；可控电阻-电容滤波结构的主锁存器3分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻-电容滤波结构的从锁存器4连接；可控电阻-电容滤波结构的从锁存器4分别与复位信号输入端R、置位信号输入端SN及输出电路5连接；输出电路5与第一输出端Q及第二输出端QN连接。

请参阅图2，时钟信号输入电路1具体包括：

一个输入端和两个输出端，一个输入端为时钟信号输入端C，两个输出端分别为CN和CP。

该时钟信号输入电路1包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管。

第一PMOS管、第二PMOS管的衬底接电源VDD，第一NMOS管、所述第二NMOS管的衬底接地GND。

第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源VDD，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及CN；第一NMOS管的栅极Ng1连接时钟信号输入端C，源极Ns1接地GND；第二PMOS管的源极Ps2接电源VDD，漏极Pd2分别连接第二NMOS管的漏极Nd2及CP；第二NMOS管的源极Ns2接地GND。

该电路结构可产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP。

请参阅图3，SEU监测电路2具体包括：

四个输入端和四个输出端，四个输入端分别为A1，B1，A2和B2，四个输出端分别为S1，S1N，S2和S2N。

SEU监测电路2包括两个同或门和两个反相器。

第一同或门的两个输入端分别连接A1及B1，输出端分别连接第一反相器的输入端和S1；

第一反相器的输出端接S1N；

第二同或门的两个输入端分别连接A2和B2，输出端分别连接第二反相器的输入端和S2；

第二反相器的输出端接S2N。

SEU监测电路2监测D触发器内部敏感节点A1、B1、A2、B2，当监测到敏感节点A1和敏感节点B1在很短时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在很短时间内逻辑状态相同时，则异步复位置位D触发器发生SEU；当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，则异步复位置位D触发器未发生SEU。

请参阅图4，可控电阻-电容滤波结构的主锁存器3具体包括：

九个输入端和三个输出端，其中，第一个和第二个输入端分别与CP连接，第三个和第四个输入端分别与CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与复位信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与S1连接，第九个输入端与S1N连接；三个输出端分别为A1、B1、D1。

可控电阻-电容滤波结构的主锁存器3包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N。

第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源VDD，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地GND。

第三PMOS管的栅极Pg3连接数据信号输入端D，源极Ps3接电源VDD，漏极Pd3连接第四PMOS管的源极Ps4；第四PMOS管的栅极Pg4连接CP，漏极Pd4分别连接第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及A1；第三NMOS管的栅极Ng3连接CN，源极Ns3分别连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地GND；第五PMOS管的源极Ps5接电源VDD，漏极Pd5分别连接第六PMOS管的漏极Pd6及第七PMOS管的源极Ps7；第六PMOS管的栅极Pg6连接置位信号输入端SN，源极Ps6接电源VDD；第七PMOS管的栅极连接复位信号输入端R，漏极Pd7分别连接第五NMOS管的漏极Nd5、第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及B1；第五NMOS管的栅极Ng5连接置位信号输入端SN，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的源极Ns6接地GND；第七NMOS管的栅极Ng7连接复位信号输入端R，源极Ns7接地GND；第八PMOS管的栅极Pg8连接电阻R1的负端，源极Ps8接电源VDD，漏极Pd8连接第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9连接CN；第八NMOS管的栅极Ng8连接CP，源极Ns8连接第九NMOS管的漏极Nd9；第九NMOS管的栅极Ng9连接R1的负端，源极Ns9接地GND；开关S1另一端接R1负端、开关S1N的一端及D1；开关S1N的另一端分别连接第十PMOS管的栅极Pg10，第十一PMOS管的栅极Pg11，第十NMOS管的栅极Ng10及第十一NMOS管的栅极Ng11；第十PMOS管的源极Ps10接电源VDD，漏极Pd10接电源VDD；第十一PMOS管的源极Ps11接电源VDD，漏极Pd11接电源VDD；第十NMOS管的源极Ns10接地GND，漏极Nd10接地GND；第十一NMOS管的源极Ns11接地GND，漏极Nd11接地GND。

可控电阻-电容滤波结构的主锁存器3中，第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器；第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容；

当SEU监测电路2监测到SEU时，电阻R1上的开关S1断开，第一MOS电容的开关S1N闭合，将RC滤波结构引入到第一主锁存器中，即可滤除掉高能粒子对敏感节点的影响，可控电阻-电容滤波结构的主锁存器3工作在辐射加固模式；

当SEU监测电路2未监测到SEU时，电阻R1上的开关S1闭合，第一MOS电容的开关S1N断开，第一主锁存器中无RC滤波结构，可控电阻-电容滤波结构的主锁存器3工作在正常模式。

请参阅图5，可控电阻-电容滤波结构的从锁存器4具体包括：

九个输入端和三个输出端，其中，第一个和第二个输入端分别与CP连接，第三个和第四个输入端分别与CN连接，第五个输入端与数据信号输入端D1连接，第六个输入端与复位信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与S2连接，第九个输入端与S2N连接；三个输出端分别为A2、B2、D2。

可控电阻-电容滤波结构的从锁存器4包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、电阻R2、开关S2及开关S2N。

第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管的衬底接电源VDD，第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十八NMOS管、第二十NMOS管的衬底接地GND。

第十二PMOS管的栅极Pg12连接D1，源极Ps12接电源VDD，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接CN，漏极Pd13分别连接第十二NMOS管的漏极Nd12、第十四PMOS管的栅极Pg14、第十五NMOS管的栅极Ng15、第十八PMOS管的漏极Pd18、第十七NMOS管的漏极Nd17及A2；第十二NMOS管的栅极Ng12连接CP，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接D1，源极Ns13接地GND；第十四PMOS管的源极Ps14接电源VDD，漏极Pd14分别连接第十五PMOS管的漏极Pd15、第十六PMOS管的源极Ps16；第十五PMOS管的栅极Pg15连接置位信号输入端SN，源极Ps15接电源；第十六PMOS管的栅极Pg16连接复位信号输入端R，漏极Pd16分别连接第十四NMOS管的漏极Nd14、第十六NMOS管的漏极Nd16、电阻R2的正端、开关S2的一端及B2；第十四NMOS管的栅极Ng14连接置位信号输入端SN，源极Ns14连接第十五NMOS管的漏极Nd15；第十五NMOS管的源极Ns14接地GND；第十六NMOS管的栅极连接复位信号的输入端R，源极接地GND；第十七PMOS管的栅极Pg17连接电阻R2的负端，源极Ps17接电源VDD，漏极Pd17连接第十八PMOS管的源极Ps18；第十八PMOS管的栅极Pg18连接CP；第十七NMOS管的栅极Ng17连接CN，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接R2的负端，源极Ns18接地GND；开关S2另一端接R2负端、开关S2N的一端及D2；开关S2N的另一端分别连接第十九PMOS管的栅极Pg19，第二十PMOS管的栅极Pg20，第十九NMOS管的栅极Ng19及第二十NMOS管的栅极Ng20；第十九PMOS管的源极Ps19接电源VDD，漏极Pd19接电源VDD；第二十PMOS管的源极Ps20接电源VDD，漏极Pd20接电源VDD；第十九NMOS管的源极Ns19接地GND，漏极Nd19接地GND；第二十NMOS管的源极Ns20接地GND，漏极Nd20接地GND。

可控电阻-电容滤波结构的从锁存器4与可控电阻-电容滤波结构的主锁存器3的工作原理基本相同，在此不再赘述。

请参阅图6，输出电路5具体包括：

一个输入和两个输出端，一个输入端连接D2，两个输出端分别为第一输出端Q和第二输出端QN。

输出电路包括第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管。

第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管的衬底接电源VDD，第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管的衬底接地GND。

第二十一PMOS管的栅极Pg21连接D2，源极Ps21接电源VDD，漏极Pd21分别连接第二十一NMOS管的漏极Nd21、第二十二PMOS管的栅极Pg22及第二十二NMOS管的栅极Ng22；第二十一NMOS管的栅极Ng21连接D2，源极Ns21接地GND；第二十二PMOS管的源极Ps22接电源VDD，漏极Pd22分别连接第二十二NMOS管的漏极Nd22及第一输出端Q；第二十二NMOS管的源极Ns22接地GND；

第二十三PMOS管的栅极Pg23连接D2，源极Ps23接电源VDD，漏极Pd23分别连接第二十三NMOS管的漏极Nd23、第二十四PMOS管的栅极Pg24及第二十四NMOS管的栅极Ng24；第二十三NMOS管的栅极Ng23连接D2，源极Ns23接地GND；第二十四PMOS管的源极Ps24接电源VDD，漏极Pd24分别连接第二十四NMOS管的漏极Nd24、第二十五PMOS管的栅极Pg25及第二十五NMOS管的栅极Ng25；第二十四个NMOS管的源极Ns24接地GND；第二十五个PMOS管的源极Ps25接电源VDD，漏极Pd25分别连接第二十五NMOS管的漏极Nd25及第二输出端QN；第二十五NMOS管的源极Ns25接地GND。

该输出电路完成对输出缓冲，输出相位相反的信号。

请参阅图7，给出了在本发明D触发器B1节点监测到SEU的仿真波形，从图中可以看出由于RC低通滤波结构的引入，保证了异步复位置位D触发器输出端并没有发生错误翻转，为了对比起见，给出了通用异步复位置位D触发器在B1节点监测到SEU的仿真波形，如图8所示，由于通用异步复位置位D触发器无抗辐照加固结构，粒子轰击后，引起触发器输出端Q的输出波形发生错误翻转。请查阅图9，给出了在本发明D触发器在电路中敏感节点没有监测到SEU的仿真波形，从图中可以看出触发器输出正常，且没有启动RC滤波结构。

本发明实施例提供的自适应抗单粒子翻转的可复位和置位D触发器加固结构，相较于现有技术，本发明通过SEU监测电路判断异步复位和置位D触发器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将触发器配置为抗单粒子翻转的可复位和置位D触发器，若未监测到SEU则将触发器配置为常用的可复位和置位主从D触发器。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (6)

1.一种自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，包括时钟信号输入电路（1）、SEU监测电路（2）、可控电阻-电容滤波结构的主锁存器（3），可控电阻-电容滤波结构的从锁存器（4）和输出电路（5）；

D触发器有四个输入端和两个输出端，四个输入端分别为时钟信号输入端C、复位信号输入端R、置位信号输入端SN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN；

时钟信号输入电路（1）分别与时钟信号输入端C、可控电阻-电容滤波结构的主锁存器（3）和可控电阻-电容滤波结构的从锁存器（4）连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；

SEU监测电路（2）分别与可控电阻-电容滤波结构的主锁存器（3）及可控电阻-电容滤波结构的从锁存器（4）连接；

可控电阻-电容滤波结构的主锁存器（3）分别与数据信号输入端D、复位信号输入端R、置位信号输入端SN及可控电阻-电容滤波结构的从锁存器（4）连接；

可控电阻-电容滤波结构的从锁存器（4）分别与复位信号输入端R、置位信号输入端SN及输出电路（5）连接；

输出电路（5）与第一输出端Q及第二输出端QN连接；

SEU监测电路（2）监测D触发器内敏感节点输入端A1、B1、A2、B2，当监测到敏感节点A1和敏感节点B1在很皮秒级时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在皮秒级时间内逻辑状态相同时，异步复位置位D触发器发生SEU；当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，异步复位置位D触发器未发生SEU；

可控电阻-电容滤波结构的主锁存器（3）包括第一主锁存器和第一MOS电容；当SEU监测电路（2）监测到SEU时，第一MOS电容的开关S1N闭合，将RC滤波结构引入第一主锁存器中，可控电阻-电容滤波结构的主锁存器（3）工作在辐射加固模式；

当SEU监测电路（2）未监测到SEU时，第一MOS电容的开关S1N断开，第一主锁存器中无RC滤波结构，可控电阻-电容滤波结构的主锁存器（3）工作在正常模式。

2.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，时钟信号输入电路（1）有一个输入端和两个输出端，一个输入端为时钟信号输入端C，两个输出端分别为CN和CP；

时钟信号输入电路（1）包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；

第一PMOS管、第二PMOS管的衬底接电源，第一NMOS管、第二NMOS管的衬底接地；

第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及输出端CN；第一NMOS管的栅极Ng1连接所述时钟信号输入端C，源极Ns1接地；第二PMOS管的源极Ps2接电源，漏极Pd2分别连接第二NMOS管的漏极Nd2及输出端CP；第二NMOS管的源极Ns2接地。

3.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，SEU监测电路（2）有四个输入端和四个输出端，四个敏感节点输入端分别为A1，B1，A2和B2，四个输出端分别为S1，S1N，S2和S2N；

SEU监测电路（2）包括两个同或门和两个反相器组成；

第一同或门的两个输入端分别连接输入端A1及B1，输出端分别连接第一反相器的输入端及输出端S1；

第一反相器的输出端接输出端S1N；

第二同或门的两个输入端分别连接输入端A2和B2，输出端分别连接第二反相器的输入端及输出端S2；

第二反相器的输出端接输出端S2N。

4.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，可控电阻-电容滤波结构的主锁存器（3）包括九个输入和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路（1）的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路（1）的输出端CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与复位信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与SEU监测电路（2）的输出端S1连接，第九个输入端与SEU监测电路（2）的输出端S1N连接；可控电阻-电容滤波结构的主锁存器3的三个输出端分别为A1、B1、D1；

可控电阻-电容滤波结构的主锁存器3包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N；第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器；第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容；

第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地；

第三PMOS管的栅极Pg3连接所述数据信号输入端D，源极Ps3接电源，漏极Pd3连接所述第四PMOS管的源极Ps4；第四PMOS管的栅极Pg4连接时钟信号输入电路（1）的输出端CP，漏极Pd4分别连接第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及SEU监测电路（2）的输入端A1；第三NMOS管的栅极Ng3连接时钟信号输入电路（1）的输出端CN，源极Ns3分别连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地；第五PMOS管的源极Ps5接电源，漏极Pd5分别连接第六PMOS管的漏极Pd6及第七PMOS管的源极Ps7；第六PMOS管的栅极Pg6连接置位信号输入端SN，源极Ps6接电源；第七PMOS管的栅极连接复位信号输入端R，漏极Pd7分别连接第五NMOS管的漏极Nd5、第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及SEU监测电路（2）的输入端B1；第五NMOS管的栅极Ng5连接置位信号输入端SN，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的源极Ns6接地；第七NMOS管的栅极Ng7连接复位信号输入端R，源极Ns7接地；第八PMOS管的栅极Pg8连接电阻R1的负端，源极Ps8接电源，漏极Pd8连接第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9连接时钟信号输入电路1的输出端CN；第八NMOS管的栅极Ng8连接时钟信号输入电路（1）的输出端CP，源极Ns8连接第九NMOS管的漏极Nd9；第九NMOS管的栅极Ng9连接电阻R1的负端，源极Ns9接地；开关S1另一端接电阻R1负端、开关S1N的一端及可控电阻-电容滤波结构的主锁存器（3）的输出端D1；开关S1N的另一端分别连接第十PMOS管的栅极Pg10，第十一PMOS管的栅极Pg11、第十NMOS管的栅极Ng10及第十一NMOS管的栅极Ng11；第十PMOS管的源极Ps10接电源，漏极Pd10接电源；第十一PMOS管的源极Ps11接电源，漏极Pd11接电源；第十NMOS管的源极Ns10接地，漏极Nd10接地；第十一NMOS管的源极Ns11接地，漏极Nd11接地。

5.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，可控电阻-电容滤波结构的从锁存器（4）包括九个输入和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路（1）的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路（1）的输出端CN连接，第五个所述输入端与可控电阻-电容滤波结构的主锁存器（3）的输出端D1连接，第六个输入端与复位据信号输入端R连接，第七个输入端与置位信号输入端SN连接，第八个输入端与SEU监测电路（2）的输出端S2连接，第九个输入端与SEU监测电路（2）的输出端S2N连接；可控电阻-电容滤波结构的从锁存器（4）的三个输出端分别为A2、B2、D2；

可控电阻-电容滤波结构的从锁存器（4）包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、电阻R2、开关S2及开关S2N；

第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管的衬底接电源，第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十八NMOS管、第二十NMOS管的衬底接地；

第十二PMOS管的栅极Pg12连接可控电阻-电容滤波结构的主锁存器（3）的输出端D1，源极Ps12接电源，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接CN，漏极Pd13分别连接第十二NMOS管的漏极Nd12、第十四PMOS管的栅极Pg14、第十五NMOS管的栅极Ng15、第十八PMOS管的漏极Pd18、第十七NMOS管的漏极Nd17及SEU监测电路（2）的输入端A2；第十二NMOS管的栅极Ng12连接时钟信号输入电路（1）的输出端CP，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接可控电阻-电容滤波结构的主锁存器（3）的输出端D1，源极Ns13接地；第十四PMOS管的源极Ps14接电源，漏极Pd14分别连接第十五PMOS管的漏极Pd15、第十六PMOS管的源极Ps16；第十五PMOS管的栅极Pg15连接置位信号输入端SN，源极Ps15接电源；第十六PMOS管的栅极Pg16连接复位信号输入端R，漏极Pd16分别连接第十四NMOS管的漏极Nd14、第十六NMOS管的漏极Nd16、电阻R2的正端、开关S2的一端及SEU监测电路（2）的输入端B2；第十四NMOS管的栅极Ng14连接置位信号输入端SN，源极Ns14连接第十五NMOS管的漏极Nd15；第十五NMOS管的源极Ns15接地；第十六NMOS管的栅极Ng16连接复位信号的输入端R，源极Ns16接地；第十七PMOS管的栅极Pg17连接电阻R2的负端，源极Ps17接电源，漏极Pd17连接第十八PMOS管的源极Ps18；第十八PMOS管的栅极Pg18连接时钟信号输入电路（1）的输出端CP；第十七NMOS管的栅极Ng17连接时钟信号输入电路（1）的输出端CN，源极Ns17连接第十八NMOS管的漏极Nd18；第十八NMOS管的栅极Ng18连接电阻R2的负端，源极Ns18接地；开关S2另一端接电阻R2负端、开关S2N的一端及可控电阻-电容滤波结构的从锁存器（4）的输出端D2；开关S2N的另一端分别连接第十九PMOS管的栅极Pg19，第二十PMOS管的栅极Pg20，第十九NMOS管的栅极Ng19及第二十NMOS管的栅极Ng20；第十九PMOS管的源极Ps19接电源，漏极Pd19接电源；第二十PMOS管的源极Ps20接电源，漏极Pd20接电源；第十九NMOS管的源极Ns19接地，漏极Nd19接地；第二十NMOS管的源极Ns20接地，漏极Nd20接地。

6.根据权利要求1所述的自适应抗单粒子翻转的异步复位和置位D触发器，其特征在于，输出电路（5）包括一个输入端和两个输出端，一个输入端连接可控电阻-电容滤波结构的从锁存器（4）的输出端D2，两个输出端分别为第一输出端Q和第二输出端QN；

输出电路（5）包括第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管；

第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管的衬底接电源，第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管的衬底接地；

第二十一PMOS管的栅极Pg21连接可控电阻-电容滤波结构的从锁存器（4）的输出端D2，源极Ps21接电源，漏极Pd21分别连接第二十一NMOS管的漏极Nd21、第二十二PMOS管的栅极Pg22及第二十二NMOS管的栅极Ng22；第二十一NMOS管的栅极Ng21连接可控电阻-电容滤波结构的从锁存器（4）的输出端D2，源极Ns21接地；第二十二PMOS管的源极Ps22接电源，漏极Pd22分别连接第二十二NMOS管的漏极Nd22及第一输出端Q；第二十二NMOS管的源极Ns22接地；

第二十三PMOS管的栅极Pg23连接可控电阻-电容滤波结构的从锁存器（4）的输出端D2，源极Ps23接电源，漏极Pd23分别连接第二十三NMOS管的漏极Nd23、第二十四PMOS管的栅极Pg24及第二十四NMOS管的栅极Ng24；第二十三NMOS管的栅极Ng23连接可控电阻-电容滤波结构的从锁存器（4）的输出端D2，源极Ns23接地；第二十四PMOS管的源极Ps24接电源，漏极Pd24分别连接第二十四NMOS管的漏极Nd24、第二十五PMOS管的栅极Pg25及第二十五NMOS管的栅极Ng25；第二十四个NMOS管的源极Ns24接地；第二十五个PMOS管的源极Ps25接电源，漏极Pd25分别连接第二十五NMOS管的漏极Nd25及第二输出端QN；第二十五NMOS管的源极Ns25接地。

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