CN106059540B - D触发器 - Google Patents

Abstract

本发明实施例提供了一种D触发器，涉及触发器领域。该D触发器包括信号延迟电路，信号延迟电路安装有延时电容，在信号延迟电路安装负载电容，可利用电容的充放电作用可进一步加大输入脉冲的上升、下降时间，从而增强了D触发器抗单粒子的翻转能力。

Description

D触发器

技术领域

本发明涉及触发器领域，具体而言，涉及一种D触发器。

背景技术

在宇宙空间中，存在大量高能粒子(质子、电子、重离子)和带电粒子。集成电路受这些高能粒子和带电粒子的轰击后，集成电路中会产生电子脉冲，可能使集成电路内部节点原有的电平发生翻转，此效应称为单粒子翻转。如果单个粒子入射引起时序电路中多个节点的存储信息同时发生翻转，则会导致电路产生多节点翻转效应(Multiple NodeUpset,MNU)。单粒子轰击集成电路的线性能量转移(Linear Energy Transfer,LET)值越高，越容易产生单粒子翻转以及多节点翻转效应。单粒子翻转和多节点翻转都有可能使得整个时序电路的状态发生错误翻转。航空、航天领域中使用的集成电路都会受到单粒子翻转的威胁，使集成电路工作不稳定，甚至产生致命的错误，因此开发先进的集成电路抗单粒子翻转加固技术尤为重要。D触发器是时序逻辑电路中使用最多的单元之一，其抗单粒子翻转能力直接决定了集成电路的抗单粒子翻转能力。对D触发器进行电路级加固可以在较小的版图面积、功耗和成本下有效地提高集成电路的抗单粒子翻转能力。

现有技术中的D触发器包括两个多路开关、两个延迟电路、两个保护门电路和三个反相器，实现了D触发器的抗单粒子翻转加固。由于采用延迟电路和保护门电路来屏蔽轰击产生的电子脉冲，当单粒子轰击的LET值较高时，电子脉冲宽度会大于延迟电路的延迟时间，使保护门电路的输出电平发生翻转，从而可在一定程度上降低该D触发器的抗单粒子翻转能力。但是现有技术中的D触发器的抗单粒子翻转能力仍然不够高。

发明内容

有鉴于此，本发明实施例的目的在于提供一种D触发器，以改善上述的问题。

本发明提供的一种D触发器，所述信号延迟电路用于对输入该D触发器的时钟信号进行时间延迟，所述信号延迟电路包括第一NM0S管、第二NMOS管、延时电容、第一PMOS管、第二PMOS管、第一输入端以及第一输出端，所述延时电容的正极、所述第一NMOS管的栅极、所述第一PMOS管的栅极以及所述第一输入端电连接，所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的栅极以及所述第二NMOS管的栅极电连接，所述第二PMOS管的漏极、所述第二NMOS管的漏极以及所述第一输出端电连接。

进一步地，所述延时电容为瓷介电容。

进一步地，所述延时电容为电解电容。

进一步地，所述延时电容为第三NMOS管，所述第三NMOS管的栅极、所述第一NMOS管的栅极、所述第一PMOS管的栅极以及所述第一输入端电连接，所述第三NMOS管的源极与漏极接地。

进一步地，所述D触发器还包括时钟电路、主锁存器、从锁存器、第一反相电路以及第二反相电路，所述时钟电路包括有一个第二输入端与两个第二输出端，所述主锁存器包括有四个第三输入端与一个第三输出端，所述从锁存器包括一个第四输入端与两个第四输出端，所述第一反相电路包括一个第五输入端与一个第五输出端，所述第二反相电路包括一个第六输入端以及一个第六输出端，所述第一输入端、所述第一输出端分别与一个所述第三输入端电连接，每个所述第二输出端分别与所述一个所述第三输入端、一个所述第四输入端电连接，所述第三输出端与所述第四输入端电连接，两个第四输出端分别与所述第五输入端、第六输入端电连接。

进一步地，所述时钟电路还包括第三PMOS管、第四PMOS管、第四NMOS管以及第五NMOS管，所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第二输入端连接电连接，所述第三PMOS管的漏极、所述第四NMOS管的漏极以及一个用于输出反向时钟信号的第二输出端电连接，所述第四PMOS管的栅极、所述第五NMOS管的栅极以及所述用于输出反向时钟信号的第二输出端电连接，所述第四PMOS管的漏极、所述第五NMOS管的漏极以及一个用于输出时钟信号的第二输出端电连接。

进一步地，所述主锁存器还包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管以及第十五NMOS管，所述第六PMOS管的栅极与所述用于输出时钟信号的第二输出端连接，所述第六NMOS管的栅极与所述用于输出反向时钟信号的第二输出端电连接，所述第五PMOS管的栅极、所述第七NMOS管的栅极以及第一输入端电连接，所述第七PMOS管的栅极、所述第九NMOS管的栅极、所述第一输出端电连接，所述第八PMOS管的栅极与所述用于输出时钟信号的第二输出端连接，所述第八NMOS管的栅极与所述用于输出反向时钟信号的第二输出端电连接，所述第五PMOS管的漏极与所述第六PMOS管的源极电连接，所述第六PMOS管的漏极、所述第六NMOS管的栅极、所述第十NMOS管的栅极、所述第十PMOS管的栅极、第十二PMOS管的漏极以及第十二NMOS管的漏极电连接，所述第六NMOS管的源极与所述第七NMOS管的漏极电连接，所述第七PMOS管的漏极与所述第八PMOS管的源极电连接，所述第八PMOS管的漏极、所述第八NMOS管的漏极、所述第九PMOS管的栅极、所述第十一NMOS管的栅极、第十四PMOS管的漏极以及所述第十四NMOS管的漏极电连接，所述第八NMOS管的源极与所述第九NMOS管的漏极连接，所述第九PMOS管的漏极、所述第十NMOS管的漏极、第十三NMOS管的栅极、所述第十三PMOS管的栅极以及用于输出第一级信号的输出端电连接，所述第十PMOS管的漏极、所述第十一NMOS管的漏极、所述第十一PMOS管的栅极以及所述第十五NMOS管的栅极电连接，所述第十一PMOS管的漏极与所述第十二PMOS管的源极电连接，所述第十二NMOS管的源极、所述第十三NMOS管的漏极电连接，所述第十三POMS管的漏极与所述第十四PMOS管的源极电连接，所述第十四NMOS管的源极与所述第十五NMOS管的漏极电连接。

进一步地，所述从锁存器还包括第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管以及第二十五NMOS管，用于输入第一级信号的第四输入端、所述第十五PMOS管的栅极、所述第十七PMOS管的栅极、所述第十七NMOS管的栅极、所述第十九NMOS管的栅极电连接，所述第十五PMOS管的漏极与所述第十六PMOS管的源极电连接，所述第十六PMOS管的的栅极与所述用于输入反向时钟信号的第四输入端连接，所述第十六PMOS管的漏极、所述第十六NMOS管的漏极、第二十PMOS管的栅极、所述第二十二PMOS管的漏极、所述第二十二NMOS管的漏极电连接，所述第十六NMOS管的源极、所述第十七NMOS管的漏极电连接，所述第十六NMOS管的栅极与用于输入时钟信号的第四输入端电连接，所述第十七PMOS管的漏极与所述第十八PMOS管的源极电连接，所述第十八PMOS管的栅极与所述用于输入第一级信号的第四输入端连接，所述第十八NMOS管的源极、所述第十九NMOS管的漏极电连接，所述第十九PMOS管的漏极、所述第二十NMOS管的漏极、所述第二十三NMOS管的栅极、所述第二十三PMOS管的栅极以及用于输出第二级信号的第四输出端电连接，所述第二十PMOS管的漏极、所述第二十一NMOS管的漏极、所述第二十一PMOS管的栅极以及所述第二十五NMOS管的栅极电连接，所述第二十一PMOS管的漏极与所述第二十二PMOS管的源极，所述第二十二NMOS管的源极与所述第二十三NMOS管的漏极电连接，所述第二十三PMOS管的漏极与所述第二十四PMOS管的源极电连接，所述第二十四PMOS管的栅极与用于输入时钟信号的第四输入端连接，所述第二十四NMOS管的源极、所述第二十五NMOS管的漏极电连接。

进一步地，所述第一反相电路还包括第二十五PMOS管、第二十六NMOS管，所述第二十五PMOS管的栅极、所述第二十六NMOS管的栅极以及用于输入第二级信号的第五输入端电连接，所述第二十五PMOS管的漏极、所述第二十六NMOS管的漏极以及第五输出端电连接。

进一步地，所述第二反相电路还包括第二十六PMOS管、第二十七NMOS管，所述第二十六PMOS管的栅极、所述第二十七NMOS管的栅极以及用于输入第二级反向信号的第六输入端电连接，所述第二十六PMOS管的漏极、所述第二十七NMOS管的漏极以及第六输出端电连接。

与现有技术相比，本发明的提供的一种D触发器，由于信号延迟电路输入对的脉冲信号的上升、下降时间越大，从而输出的脉冲信号上升、下降延迟也越大，因此使得D触发器能抗住脉冲信号宽度越大，可以抗单粒子翻转的线性能量转移(Linear Energy Transfer，LET)值也越大，从而抗单粒子的翻转能力更大。在信号延迟电路安装延时电容，可利用延时电容的充放电作用可进一步加大输入脉冲信号的上升、下降时间，从而增强了D触发器抗单粒子的翻转能力。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例提供的一种触发器的电路连接框图；

图2为本发明实施例提供的信号延迟电路的电路连接框图；

图3为本发明实施例提供的时钟电路的电路结构示意图；

图4为本发明实施例提供的主锁存器的电路结构示意图；

图5为本发明实施例提供的从锁存器的电路结构示意图；

图6为本发明实施例提供的第一反相电路的电路结构示意图；

图7为本发明实施例提供的第二反相电路的电路结构示意图。

其中，附图标记与部件名称之间的对应关系如下：D触发器100，信号延迟电路101，时钟电路102，主锁存器103，从锁存器104，第一反相电路105，第二反相电路106。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在宇宙空间中，存在大量高能粒子(质子、电子、重离子)和带电粒子。集成电路受这些高能粒子和带电粒子的轰击后，集成电路中会产生电子脉冲，可能使集成电路内部节点原有的电平发生翻转，此效应称为单粒子翻转。单粒子轰击集成电路的线性能量转移(Linear Energy Transfer，LET)值越高，产生的电子脉冲越强。航空、航天领域中使用的集成电路都会受到单粒子翻转的威胁，使集成电路工作不稳定，甚至产生致命的错误，因此开发先进的集成电路抗单粒子翻转加固技术尤为重要。D触发器是时序逻辑电路中使用最多的单元之一，其抗单粒子翻转能力直接决定了集成电路的抗单粒子翻转能力。对D触发器进行电路级加固可以在较小的版图面积、功耗和成本下有效地提高集成电路的抗单粒子翻转能力。

现有技术中的D触发器包括两个多路开关、两个延迟电路、两个保护门电路和三个反相器，实现了D触发器的抗单粒子翻转加固。由于采用延迟电路和保护门电路来屏蔽轰击产生的电子脉冲，当单粒子轰击的LET值较高时，电子脉冲宽度会大于延迟电路的延迟时间，使保护门电路的输出电平发生翻转，从而可在一定程度上降低该D触发器的抗单粒子翻转能力。但是现有技术中的D触发器的抗单粒子翻转能力仍然不够高。

有鉴于此，发明人经过长期观察和研究发现，提供了一种D触发器。该D触发器包括信号延迟电路，信号延迟电路安装有延时电容，在信号延迟电路安装负载电容，可利用电容的充放电作用可进一步加大输入脉冲的上升、下降时间，从而增强了D触发器抗单粒子的翻转能力。

下面通过具体的实施例子并结合附图对本发明做进一步的详细描述。

参阅图1，本发明实施例提供的一种D触发器100，包括信号延迟电路101、时钟电路102、主锁存器103、从锁存器104、第一反相电路105以及第二反相电路106。信号延迟电路101包括第一输入端以及第一输出端，时钟电路102包括有一个第二输入端与两个第二输出端，主锁存器103包括有四个第三输入端与一个第三输出端，从锁存器104包括一个第四输入端与两个第四输出端，第一反相电路105包括一个第五输入端与一个第五输出端，第二反相电路106包括一个第六输入端以及一个第六输出端。第一输入端、第一输出端分别与一个第三输入端电连接，每个第二输出端分别与一个第三输入端、一个第四输入端电连接，第三输出端与第四输入端电连接，两个第四输出端分别与第五输入端、第六输入端电连接。

D触发器100的输入端为第一输入端和第二输入端，第一输入端为数据信号D输入端；第二输入端为时钟信号CK输入端。D触发器100的输出端为第五输出端与第六输出端，第五输出端余第六输出端输出一对相反的数据信号Q和QN。时钟电路102的第二输入端接收时钟信号CK，对时钟信号CK进行缓冲处理后分别输出时钟信号C和反向时钟信号CN。主锁存器103接收数据信号D以及时钟信号C和反向时钟信号CN，主锁存器103在时钟信号C和反向时钟信号CN的电平反转的控制下对数据信号D进行锁存处理后输出第一级信号MO。从锁存器104接收第一级信号MO、时钟信号C以及反向时钟信号CN，从锁存器104在时钟信号C、反向时钟信号CN的电平控制下对第一级信号MO进行锁存处理后分别输出第二级信号SO与第二级反向信号SON。第一反相电路105接收第二级信号SO，对其进行缓冲处理后输出数据信号QN，第二反相电路106接收第二级反向信号SON，对其进行缓冲处理后输出数据信号Q。

如图2所示，其中，信号延迟电路101用于对输入该D触发器100的时钟信号进行时间延迟。信号延迟电路包括第一NM0S管、第二NMOS管、延时电容、第一PMOS管、第二PMOS管、第一输入端以及第一输出端，延时电容的正极、第一PMOS管的栅极Pg1以及第一输入端电连接，第一PMOS管的漏极Pd1、第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NOMS管的栅极Ng2电连接，第二PMOS管的漏极Pd2、第二NMOS管的漏极Nd2以及第一输出端电连接。延时电容的负极接地，第一NMOS管的源极Ns1、第二NMOS管的源极Ns2均接地，第一PMOS管的源极Ps1、第二PMOS管的源极Ps2均连接电源。

本实施例中，延时电容可以采用瓷介电容、涤纶电容、电解电容、钽电容以及MOS管等电容，在此并不做限制。本实施例提供的延时电容采用第三NMOS管，第三NMOS管的栅极Ng1(即第三的NMOS管的正极)、第一PMOS管的栅极Pg1以及第一输入端电连接，第三NMOS管的漏极Nd1、源极Ns1均接地。在信号延迟电路101安装第三NMOS管，可利用第三NMOS管的充放电作用可进一步加大输入脉冲信号的上升、下降时间，从而增强了D触发器100抗单粒子的翻转能力。

如图3所示，时钟电路102还包括第三PMOS管、第四PMOS管、第四NMOS管以及第五NMOS管。第三PMOS管的栅极Pg3、第四PMOS管的栅极Pg4、第二输入端连接电连接，第三PMOS管的漏极Pd3、第四NMOS管的漏极Nd4以及一个用于输出反向时钟信号CN的第二输出端电连接，第四PMOS管的栅极Pg3、第五NMOS管的栅极Ng5以及用于输出反向时钟信号CN的第二输出端电连接，第四PMOS管的漏极Pd4、第五NMOS管的漏极Nd5以及一个用于输出时钟信号C的第二输出端电连接。第四NMOS管的源极Ps4、第五NMOS管的源极Ns5均接地，第三PMOS管的源极Ps3、第四PMOS管的源极Ps4与电源均连接电源。

如图4所示，主锁存器103还包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管以及第十五NMOS管。第六PMOS管的栅极Pg6与用于输出时钟信号的第二输出端连接，第六NMOS管的栅极Ng6与用于输出反向时钟信号CN的第二输出端电连接，第五PMOS管的栅极Pg5、第七NMOS管的栅极Ng7以及第一输入端电连接，第七PMOS管的栅极Pg7、第九NMOS管的栅极Ng9、第一输出端电连接，第八PMOS管的栅极Pg8与用于输出时钟信号C的第二输出端连接，第八NMOS管的栅极Ng8与用于输出反向时钟信号CN的第二输出端电连接，第五PMOS管的漏极Pd5与第六PMOS管的源极Ps5电连接，第六PMOS管的漏极Pd6、第六NMOS管的栅极Ng6、第十NMOS管的栅极Ng10、第十PMOS管的栅极Pg10、第十二PMOS管的漏极Pd12以及第十二NMOS管的漏极Nd12电连接，第六NMOS管的源极Ns6与第七NMOS管的漏极Nd7电连接，第七PMOS管的漏极Pd7与第八PMOS管的源极Ps8电连接，第八PMOS管的漏极Pd8、第八NMOS管的漏极Nd8、第九PMOS管的栅极Pg9、第十一NMOS管的栅极Ng11、第十四PMOS管的漏极Pd14以及第十四NMOS管的漏极Nd14电连接，第八NMOS管的源极Ns8与第九NMOS管的漏极Nd9连接，第九PMOS管的漏极Pd9、第十NMOS管的漏极Nd11、第十三NMOS管的栅极Ng13、第十三PMOS管的栅极Pg13以及用于输出第一级信号的输出端电连接，第十PMOS管的漏极Pd11、第十一NMOS管的漏极Nd11、第十一PMOS管的栅极Pg11以及第十五NMOS管的栅极Ng15电连接，第十一PMOS管的漏极Pd11与第十二PMOS管的源极Ps12电连接，第十二NMOS管的源极Ns12、第十三NMOS管的漏极Nd13电连接，第十三POMS管的漏极Pd13与第十四PMOS管的源极Ps14电连接，第十四NMOS管的源极Ns14与第十五NMOS管的漏极Nd15电连接。第七NMOS管的源极Ns7、第九NMOS管的源极Ns9、第十一NMOS管的源极Ns11、第十三NMOS管的源极Ns13、第十五NMOS管的源极Ns15均接地。第五PMOS管的源极Ps5、第七PMOS管的源极Ps7、第九PMOS管的源极Ps9、第十一PMOS管的源极Ps11、第十三PMOS管的源极Ps13均连接电源。

如图5所示，从锁存器104还包括第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管以及第二十五NMOS管。用于输入第一级信号MO的第四输入端、第十五PMOS管的栅极Pg15、第十七PMOS管的栅极Pg17、第十七NMOS管的栅极Ng17、第十九NMOS管的栅极Ng19电连接，第十五PMOS管的漏极Pd15与第十六PMOS管的源极Ps16电连接，第十六PMOS管的栅极Pg16与用于输入反向时钟信号CN的第四输入端连接，第十六PMOS管的漏极Pd1、第十六NMOS管的漏极Nd16、第二十PMOS管的栅极Pg20、第二十二PMOS管的漏极Pd22、第二十二NMOS管的漏极Nd22电连接，第十六NMOS管的源极Ns16、第十七NMOS管的漏极Nd17电连接，第十六NMOS管的栅极Ng16与用于输入时钟信号C的第四输入端电连接，第十七PMOS管的漏极Pd17与第十八PMOS管的源极Ps18电连接，第十八PMOS管的栅极Pg18与用于输入第一级信号MO的第四输入端连接，第十八NMOS管的源极Ns18、第十九NMOS管的漏极Nd19电连接，第十九PMOS管的漏极Pd19、第二十NMOS管的漏极Nd20、第二十三NMOS管的栅极Ng23、第二十三PMOS管的栅极Pg23以及用于输出第二级信号SO的第四输出端电连接，第二十PMOS管的漏极Pd20、第二十一NMOS管的漏极Nd21、第二十一PMOS管的栅极Pg21以及第二十五NMOS管的栅极Ng25电连接，第二十一PMOS管的漏极Pd21与第二十二PMOS管的源极Ps22，第二十二NMOS管的源极Ns22与第二十三NMOS管的漏极Nd23电连接，第二十三PMOS管的漏极Pd23与第二十四PMOS管的源极Ps24电连接，第二十四PMOS管的栅极Pg24与用于输入时钟信号C的第四输入端连接，第二十四NMOS管的源极Ns24、第二十五NMOS管的漏极Nd25电连接。第十七NMOS管的源极Ns17、第十九NMOS管的源极Ns19、第二十一NMOS管的源极Ns21、第二十三NMOS管的源极Ns23、第二十五NMOS管的源极Ns25均接地。第十五PMOS管的源极Ps15、第十七PMOS管的源极Ps17、第十九PMOS管的源极Ps19、第二十一PMOS管的源极Ps21、第二十三NMOS管的源极Ps23均连接电源。

如图6所示，第一反相电路105还包括第二十五PMOS管、第二十六NMOS管，第二十五PMOS管的栅极Pg25、第二十六NMOS管的栅极Ng26以及用于输入第二级信号SO的第五输入端电连接，第二十五PMOS管的漏极Pd25、第二十六NMOS管的漏极Nd26以及第五输出端电连接。第二十五PMOS管的源极Ps25与电源连接、第二十六NMOS管的源极Ns26接地。

如图7所示，第二反相电路106还包括第二十六PMOS管、第二十七NMOS管，第二十六PMOS管的栅极Pg26、第二十七NMOS管的栅极Ng27以及用于输入第二级反向信号SON的第六输入端电连接，第二十六PMOS管的漏极Pd26、第二十七NMOS管的漏极Nd27以及第六输出端电连接。第二十六PMOS管的源极Ps26与电源连接、第二十七NMOS管的源极Ns27接地。

本发明提供的一种D触发器100工作过程如下：时钟电路102的第二输入端接收时钟信号CK，对时钟信号CK进行缓冲后分别产生与时钟信号CK反相的时钟信号CN和与时钟信号CK同相的时钟信号C，并且把反相时钟信号CN和时钟信号C分别通过两个第二输出端分别传入到主锁存器103的两个第三输入端和从锁存器104的两个第四输入端。在时钟信号CK为低电平时，反相时钟信号CN为高电平、时钟信号C为低电平，此时主锁存器103开启，在接收数据信号D并对其进行缓冲处理后输出与数据信号D同相的第一级信号MO，此时从锁存器104处于保存状态，并且不接收主锁存器103输出的第一级信号MO而是保存上一个时钟信号CK下降沿采样到的第一级信号MO；在时钟信号CK为高电平期间，反相时钟信号CN为低电平、时钟信号C为高电平，此时主锁存器103处于保存状态，保存前一个时钟信号CK上升沿采样到的数据信号D并输出与数据信号D同相的第一级信号MO，从锁存器104开启并接收主锁存器103的输出第一级信号MO，对第一级信号MO进行缓冲处理并输出与第一级信号MO同相的第二级信号SO和与第一级信号MO反相的第二级反向信号SON。在任意时刻第一反相器电路都要接收从锁存器104的输出第一级反向信号SO，对第一级反向信号SO缓冲并输出与第一级反向信号SO反相的数据信号QN。在任意时刻第二反相器电路都要接收从锁存器104的输出第二级反向信号SON，对第二级反向信号SON缓冲并输出与第二级反向信号SON反相的数据信号Q。

本发明的提供的一种D触发器100，基于信号延迟电路101输入对的脉冲信号的上升、下降时间越大，从而输出的脉冲信号上升、下降延迟也越大，因此使得D触发器100能抗住脉冲信号宽度越大，可以抗单粒子翻转的线性能量转移(Linear Energy Transfer，LET)值也越大，从而抗单粒子的翻转能力更大。在信号延迟电路101安装延时电容，可利用延时电容的充放电作用可进一步加大输入脉冲信号的上升、下降时间，从而增强了D触发器100抗单粒子的翻转能力。

经试验，将处于正常工作状态的传统未加固的D触发器100、传统冗余加固的D触发器100、传统时间采样加固的D触发器100以及本发明抗单粒子翻转的D触发器100置于LET值分别为2.88MeV·cm2/mg、8.62MeV·cm2/mg、12.6MeV·cm2/mg和17.0MeV·cm2/mg的地面重离子辐照测试环境中，观察各D触发器100是否发生单粒子翻转，得到各D触发器100发生单粒子翻转需要的最低LET值数据。表1为测试得到的传统未加固的D触发器100、传统冗余加固的D触发器100、传统时间采样加固的D触发器100和本发明提供的D触发器100发生单粒子翻转需要的最低LET值。传统未加固的D触发器100在LET值为2.88MeV·cm2/mg、8.62MeV·cm2/mg、12.6MeV·cm2/mg和17.0MeV·cm2/mg的地面重离子辐照测试环境工作时均发生单粒子翻转，传统冗余加固的D触发器100在LET值为12.6MeV·cm2/mg和17.0MeV·cm2/mg的地面重离子辐照测试环境工作时发生单粒子翻转，传统时间采样加固的D触发器100在LET值为8.62MeV·cm2/mg、12.6MeV·cm2/mg和17.0MeV·cm2/mg的地面重离子辐照测试环境工作时发生单粒子翻转，本发明提供的D触发器100仅在LET值为17.0MeV·cm2/mg的地面重离子辐照测试环境工作时发生单粒子翻转。从表1可以看出，本发明提供的一种D触发器100发生单粒子翻转的最低LET值比传统未加固的D触发器100提高343％，比传统冗余加固的D触发器100提高35％，比时间采样加固的D触发器100提高97％，故本发明提供的一种D触发器100的抗单粒子翻转能力优于传统未加固的D触发器100、时间采样加固的D触发器100和传统冗余加固的D触发器100，适合用于抗单粒子翻转加固集成电路的标准单元库，更优选应用于航空、航天等领域。

表1

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种D触发器，其特征在于，包括信号延迟电路，所述信号延迟电路用于对输入该D触发器的时钟信号进行时间延迟，所述信号延迟电路包括第一NMOS管、第二NMOS管、延时电容、第一PMOS管、第二PMOS管、第一输入端以及第一输出端，所述延时电容的正极、所述第一NMOS管的栅极、所述第一PMOS管的栅极以及所述第一输入端电连接，所述第一PMOS管的漏极、所述第一NMOS管的漏极、所述第二PMOS管的栅极以及所述第二NMOS管的栅极电连接，所述第二PMOS管的漏极、所述第二NMOS管的漏极以及所述第一输出端电连接。

2.根据权利要求1所述的D触发器，其特征在于，所述延时电容为瓷介电容。

3.根据权利要求1所述的D触发器，其特征在于，所述延时电容为电解电容。

4.根据权利要求1所述的D触发器，其特征在于，所述延时电容为第三NMOS管，所述第三NMOS管的栅极、所述第一NMOS管的栅极、所述第一PMOS管的栅极以及所述第一输入端电连接，所述第三NMOS管的源极与漏极接地。

5.根据权利要求1所述的D触发器，其特征在于，所述D触发器还包括时钟电路、主锁存器、从锁存器、第一反相电路以及第二反相电路，所述时钟电路包括有一个第二输入端与两个第二输出端，所述主锁存器包括有四个第三输入端与一个第三输出端，所述从锁存器包括一个第四输入端与两个第四输出端，所述第一反相电路包括一个第五输入端与一个第五输出端，所述第二反相电路包括一个第六输入端以及一个第六输出端，所述第一输入端、所述第一输出端分别与一个所述第三输入端电连接，每个所述第二输出端分别与所述一个所述第三输入端、一个所述第四输入端电连接，所述第三输出端与所述第四输入端电连接，两个第四输出端分别与所述第五输入端、第六输入端电连接。

6.根据权利要求5所述的D触发器，其特征在于，所述时钟电路还包括第三PMOS管、第四PMOS管、第四NMOS管以及第五NMOS管，所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第二输入端连接电连接，所述第三PMOS管的漏极、所述第四NMOS管的漏极以及一个用于输出反向时钟信号的第二输出端电连接，所述第四PMOS管的栅极、所述第五NMOS管的栅极以及所述用于输出反向时钟信号的第二输出端电连接，所述第四PMOS管的漏极、所述第五NMOS管的漏极以及一个用于输出时钟信号的第二输出端电连接。

7.根据权利要求5所述的D触发器，其特征在于，所述主锁存器还包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管以及第十五NMOS管，所述第六PMOS管的栅极与用于输出时钟信号的第二输出端连接，所述第六NMOS管的栅极与用于输出反向时钟信号的第二输出端电连接，所述第五PMOS管的栅极、所述第七NMOS管的栅极以及第一输入端电连接，所述第七PMOS管的栅极、所述第九NMOS管的栅极、所述第一输出端电连接，所述第八PMOS管的栅极与用于输出时钟信号的第二输出端连接，所述第八NMOS管的栅极与用于输出反向时钟信号的第二输出端电连接，所述第五PMOS管的漏极与所述第六PMOS管的源极电连接，所述第六PMOS管的漏极、所述第六NMOS管的栅极、所述第十NMOS管的栅极、所述第十PMOS管的栅极、第十二PMOS管的漏极以及第十二NMOS管的漏极电连接，所述第六NMOS管的源极与所述第七NMOS管的漏极电连接，所述第七PMOS管的漏极与所述第八PMOS管的源极电连接，所述第八PMOS管的漏极、所述第八NMOS管的漏极、所述第九PMOS管的栅极、所述第十一NMOS管的栅极、第十四PMOS管的漏极以及所述第十四NMOS管的漏极电连接，所述第八NMOS管的源极与所述第九NMOS管的漏极连接，所述第九PMOS管的漏极、所述第十NMOS管的漏极、第十三NMOS管的栅极、所述第十三PMOS管的栅极以及用于输出第一级信号的输出端电连接，所述第十PMOS管的漏极、所述第十一NMOS管的漏极、所述第十一PMOS管的栅极以及所述第十五NMOS管的栅极电连接，所述第十一PMOS管的漏极与所述第十二PMOS管的源极电连接，所述第十二NMOS管的源极、所述第十三NMOS管的漏极电连接，所述第十三POMS管的漏极与所述第十四PMOS管的源极电连接，所述第十四NMOS管的源极与所述第十五NMOS管的漏极电连接。

8.根据权利要求5所述的D触发器，其特征在于，所述从锁存器还包括第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管以及第二十五NMOS管，用于输入第一级信号的第四输入端、所述第十五PMOS管的栅极、所述第十七PMOS管的栅极、所述第十七NMOS管的栅极、所述第十九NMOS管的栅极电连接，所述第十五PMOS管的漏极与所述第十六PMOS管的源极电连接，所述第十六PMOS管的的栅极与用于输入反向时钟信号的第四输入端连接，所述第十六PMOS管的漏极、所述第十六NMOS管的漏极、第二十PMOS管的栅极、所述第二十二PMOS管的漏极、所述第二十二NMOS管的漏极电连接，所述第十六NMOS管的源极、所述第十七NMOS管的漏极电连接，所述第十六NMOS管的栅极与用于输入时钟信号的第四输入端电连接，所述第十七PMOS管的漏极与所述第十八PMOS管的源极电连接，所述第十八PMOS管的栅极与所述用于输入第一级信号的第四输入端连接，所述第十八NMOS管的源极、所述第十九NMOS管的漏极电连接，所述第十九PMOS管的漏极、所述第二十NMOS管的漏极、所述第二十三NMOS管的栅极、所述第二十三PMOS管的栅极以及用于输出第二级信号的第四输出端电连接，所述第二十PMOS管的漏极、所述第二十一NMOS管的漏极、所述第二十一PMOS管的栅极以及所述第二十五NMOS管的栅极电连接，所述第二十一PMOS管的漏极与所述第二十二PMOS管的源极，所述第二十二NMOS管的源极与所述第二十三NMOS管的漏极电连接，所述第二十三PMOS管的漏极与所述第二十四PMOS管的源极电连接，所述第二十四PMOS管的栅极与用于输入时钟信号的第四输入端连接，所述第二十四NMOS管的源极、所述第二十五NMOS管的漏极电连接。

9.根据权利要求5所述的D触发器，其特征在于，所述第一反相电路还包括第二十五PMOS管、第二十六NMOS管，所述第二十五PMOS管的栅极、所述第二十六NMOS管的栅极以及用于输入第二级信号的第五输入端电连接，所述第二十五PMOS管的漏极、所述第二十六NMOS管的漏极以及第五输出端电连接。

10.根据权利要求5所述的D触发器，其特征在于，所述第二反相电路还包括第二十六PMOS管、第二十七NMOS管，所述第二十六PMOS管的栅极、所述第二十七NMOS管的栅极以及用于输入第二级反向信号的第六输入端电连接，所述第二十六PMOS管的漏极、所述第二十七NMOS管的漏极以及第六输出端电连接。