CN115694434B - 一种触发器、半导体器件和芯片 - Google Patents

Abstract

本申请实施例提供一种触发器、半导体器件和芯片。该触发器包括控制电路、时钟发生电路和至少一个一级锁存电路；控制电路包括控制连接端、第一连接端、第二连接端、第三连接端、第四连接端、至少一个第五连接端和至少一个第六连接端，第一连接端和第二连接端均与时钟发生电路电连接，第三连接端与电源电连接，第四连接端接地，每个第五连接端与一个一级锁存电路电连接，每个第六连接端也与一个一级锁存电路电连接，控制连接端与第一控制信号电连接；控制电路用于在第一控制信号为高电平信号或低电平信号时，预置各一级锁存电路。该触发器能够减小控制信号线的长度，减小控制电路的面积，从而能够减小触发器的面积，有利触发器的小型化发展。

Description

一种触发器、半导体器件和芯片

技术领域

本申请实施例涉及控制技术领域，尤其涉及一种触发器、半导体器件和芯片。

背景技术

触发器是一种可以存储电路状态的电子元件，触发器的电路图由逻辑门组合而成，其结构均由R-S锁存器派生而来，触发器可以处理输入、输出信号和时钟频率之间的相互影响。

现有的触发器中包括一级锁存器和二级锁存器，并且在一级锁存器和二级锁存器中均设置有控制电路，以预置和清零一级锁存器和二级锁存器。然而，由于控制电路设置于一级锁存器和二级锁存器中，需要在控制电路中布设较长的控制信号线，因此控制电路的面积较大，导致触发器的面积较大，不利于触发器的小型化发展。

发明内容

鉴于上述问题，本申请实施例提供了一种触发器、半导体器件和芯片，能够减小控制信号线的长度，减小控制电路的面积，从而能够减小触发器的面积，有利触发器的小型化发展。

第一方面，本申请实施例提供了一种触发器，包括：控制电路、时钟发生电路和至少一个一级锁存电路；

所述控制电路包括控制连接端、第一连接端、第二连接端、第三连接端、第四连接端、至少一个第五连接端和至少一个第六连接端，所述第一连接端和所述第二连接端均与所述时钟发生电路电连接，所述第三连接端与电源电连接，所述第四连接端接地，每个所述第五连接端与一个所述一级锁存电路电连接，每个所述第六连接端也与一个所述一级锁存电路电连接，所述控制连接端与第一控制信号电连接；

所述控制电路，用于在所述第一控制信号为高电平信号或低电平信号时，预置各所述一级锁存电路。

一些实施例中，所述控制电路还包括第一开关、第二开关、至少一个第三开关和至少一个第四开关；

所述第一开关的第一端电连接所述时钟发生电路的第一端，所述第二开关的第一端电连接所述时钟发生电路的第二端，每个所述第三开关的第一端电连接一个所述一级锁存电路的第一端，每个所述第四开关的第一端电连接一个所述一级锁存电路的第二端，所述第一开关的第二端和各所述第三开关的第二端均与所述电源电连接，所述第二开关的第二端和各所述第四开关的第二端均接地；所述第一开关的控制端、所述第二开关的控制端、各所述第三开关的控制端和各所述第四开关的控制端均与所述第一控制信号电连接；

所述控制电路，用于在所述第一控制信号为高电平信号时，预置各所述一级锁存电路。

一些实施例中，所述控制电路还包括第五开关、第六开关、至少一个第七开关和至少一个第八开关；

所述第五开关的第一端电连接所述时钟发生电路的第一端，所述第六开关的第一端电连接所述时钟发生电路的第二端，每个所述第七开关的第一端电连接一个所述一级锁存电路的第三端，每个所述第八开关的第一端电连接一个所述一级锁存电路的第四端，所述第五开关的第二端和各所述第七开关的第二端均与所述电源电连接，所述第六开关的第二端和各所述第八开关的第二端均接地；所述第五开关的控制端、所述第六开关的控制端、各所述第七开关的控制端和各所述第八开关的控制端均与第二控制信号电连接；

所述控制电路，用于在所述第二控制信号为高电平信号时，清除各所述一级锁存电路。

一些实施例中，所述控制电路包括第九开关、第十开关、第十一开关、第十二开关、至少一个第十三开关和至少一个第十四开关；

所述第九开关的第一端分别与所述第十开关的第一端、所述第十一开关的控制端和所述第十二开关的控制端电连接，所述第十一开关的第一端电连接所述时钟发生电路的第一端，所述第十二开关的第一端电连接所述时钟发生电路的第二端，每个所述第十三开关的第一端电连接一个所述一级锁存电路的第四端，每个所述第十四开关的第一端电连接一个所述一级锁存电路的第五端，所述第九开关的第二端、所述第十一开关的第二端和各所述第十三开关的第二端均与所述电源电连接，所述第十开关的第二端、所述第十二开关的第二端和所述第十四开关的第二端均接地；所述第九开关的控制端、所述第十开关的控制端、各所述第十三开关的控制端和各所述第十四开关的控制端均与所述第一控制信号电连接；

所述控制电路，用于在所述第一控制信号为低电平信号时，预置各所述一级锁存电路。

一些实施例中，所述控制电路还包括第十五开关、第十六开关、至少一个第十七开关和至少一个第十八开关；

所述电源通过所述第十五开关与所述第十一开关的第二端电连接，所述电源通过每个所述第十七开关与一个所述第十三开关的第二端电连接，所述电源还通过每个所述第十七开关与一个所述一级锁存电路的第三端电连接；所述第十六开关的第一端电连接所述第十二开关的第一端，所述第十六开关的第二端接地；各所述第十八开关的第一端电连接所述第十三开关的第一端，所述第十八开关的第二端接地；所述第十五开关的控制端、所述第十六开关的控制端、各所述第十七开关的控制端和各所述第十八开关的控制端均与第二控制信号电连接；

所述控制电路，用于在所述第二控制信号为高电平信号时，清除各所述一级锁存电路。

一些实施例中，还包括：至少一个二级锁存电路，每个所述一级锁存电路的输出端与一个所述二级锁存电路的输入端电连接；

所述控制电路，还用于在预置所述一级锁存电路时，预置各所述二级锁存电路。

一些实施例中，还包括：输入电路，所述输入电路与所述一级锁存电路电连接。

一些实施例中，还包括：至少一个传输门；

每个所述传输门包括一个第十九开关和一个第二十开关，每个所述第十九开关的第一端分别与一个所述第二十开关的第一端和一个所述一级锁存电路的输出端电连接，每个所述第十九开关的第二端分别与一个所述第二十开关的第二端和一个所述二级锁存电路的输入端电连接。

第二方面，本申请实施例提供了一种半导体器件，包括第一方面提供的任一种触发器。

第三方面，本申请实施例提供了一种芯片，包括第一方面提供的任一种触发器。

本申请实施例的技术方案中，触发器包括控制电路、时钟发生电路和至少一个一级锁存电路，控制电路包括控制连接端、第一连接端、第二连接端、第三连接端、第四连接端、至少一个第五连接端和至少一个第六连接端，通过第一连接端和第二连接端均与时钟发生电路电连接，第三连接端与电源电连接，第四连接端接地，每个第五连接端与一个一级锁存电路电连接，每个第六连接端也与一个一级锁存电路电连接，控制连接端与第一控制信号电连接，控制电路能够在第一控制信号为高电平信号或低电平信号时，预置各一级锁存电路，如此，将控制电路设置于一级锁存电路和时钟发生电路中，无需设置在二级锁存电路中，相较于二级锁存电路，时钟发生电路与控制信号输入端的距离较近，故而可以减小控制信号线的长度，则能够减小控制电路的面积，从而能够减小触发器的面积，有利于触发器的小型化发展。

上述说明仅是本申请实施例技术方案的概述，为了能够更清楚了解本申请实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本申请实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的一种触发器的结构示意图；

图2为现有技术提供的另一种触发器的结构示意图；

图3为现有技术提供的又一种触发器的结构示意图；

图4为现有技术提供的又一种触发器的结构示意图；

图5为本申请实施例提供的一种触发器的结构示意图；

图6为本申请实施例提供的另一种触发器的结构示意图；

图7为本申请实施例提供的又一种触发器的结构示意图；

图8为本申请实施例提供的又一种触发器的结构示意图；

图9为本申请实施例提供的又一种触发器的结构示意图；

图10为本申请实施例提供的又一种触发器的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语“实施例”并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

此外，本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序，可以明示或者隐含地包括一个或者更多个该特征。

在本申请的描述中，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，电路结构的“相连”或“连接”除了可以是指物理上的连接，还可以是指电连接或信号连接，例如，可以是直接相连，即物理连接，也可以通过中间至少一个元件间接相连，只要达到电路相通即可，还可以是两个元件内部的连通；信号连接除了可以通过电路进行信号连接外，也可以是指通过媒体介质进行信号连接，例如，无线电波。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：存在A，同时存在A和B，存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在本申请的描述中，除非另有说明，“多个”和“至少两个”的含义是指两个以上(包括两个)，同理，“多组”和“至少两组”指的是两组以上(包括两组)。

为了使本技术领域的人员更好地理解本申请方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。

图1为现有技术提供的一种触发器的结构示意图，如图1所示，触发器包括：控制电路和一级锁存电路10，其中，控制电路包括第一功率管Q1、第二功率管Q2、第三功率管Q3和第四功率管Q4。第一功率管Q1和第二功率管Q2均设置于一级锁存电路10所在区域，且分别与一级锁存电路10电连接，第三功率管Q3和第四功率管Q4均设置于二级锁存电路20所在区域，且分别与二级锁存电路20电连接。第一功率管Q1的控制端、第二功率管Q2的控制端、第三功率管Q3的控制端和第四功率管Q4的控制端均通过清零控制信号线与清零控制信号电连接。

若清零控制信号为低电平信号，则可以将一级锁存电路10和二级锁存电路20进行清零，从而可以将触发器进行清零。

图2为现有技术提供的另一种触发器的结构示意图，如图2所示，触发器包括：控制电路和一级锁存电路10，其中，控制电路包括第五功率管Q5、第六功率管Q6、第七功率管Q7和第八功率管Q8。第五功率管Q5和第六功率管Q6均设置于一级锁存电路10所在区域，且分别与一级锁存电路10电连接，第七功率管Q7和第八功率管Q8均设置于二级锁存电路20所在区域，且分别与二级锁存电路20电连接。第五功率管Q5的控制端、第六功率管Q6的控制端、第七功率管Q7的控制端和第八功率管Q8的控制端均通过预置控制信号线与预置控制信号电连接。

若预置控制信号为低电平信号，则可以将一级锁存电路10和二级锁存电路20进行预置，从而可以预置触发器。

图3为现有技术提供的又一种触发器的结构示意图，如图3所示，触发器包括：控制电路和一级锁存电路10，其中，控制电路包括第九功率管Q9、第十功率管Q10、第十一功率管Q11和第十二功率管Q12。第九功率管Q9和第十功率管Q10均设置于一级锁存电路10所在区域，且分别与一级锁存电路10电连接，第十一功率管Q11和第十二功率管Q12均设置于二级锁存电路20所在区域，且分别与二级锁存电路20电连接。第九功率管Q9的控制端、第十功率管Q10的控制端、第十一功率管Q11的控制端和第十二功率管Q12的控制端均通过清零控制信号线与清零控制信号电连接。

若清零控制信号为高电平信号，则可以将一级锁存电路10和二级锁存电路20进行清零，从而可以将触发器进行清零。

图4为现有技术提供的又一种触发器的结构示意图，如图4所示，触发器包括：控制电路和一级锁存电路10，其中，控制电路包括第十三功率管Q13、第十四功率管Q14、第十五功率管Q15和第十六功率管Q16。第十三功率管Q13和第十四功率管Q14均设置于一级锁存电路10所在区域，且分别与一级锁存电路10电连接，第十五功率管Q15和第十六功率管Q16均设置于二级锁存电路20所在区域，且分别与二级锁存电路20电连接。第十三功率管Q13的控制端、第十四功率管Q14的控制端、第十五功率管Q15的控制端和第十六功率管Q16的控制端均通过预置控制信号线与预置控制信号电连接。

若预置控制信号为高电平信号，则可以将一级锁存电路10和二级锁存电路20进行预置，从而可以预置触发器。

综上所述，控制电路可以通过预置控制信号线可以接收预置控制信号，可以通过清零控制信号线可以接收清零控制信号，并在预置控制信号和清零控制信号为有效信号时，对一级锁存电路10和二级锁存电路20进行预置和清零，其中，有效信号可以是高电平信号也可以是低电平信号，这里不做限制。如此，可以对触发器进行预置和清零。

现有技术中，控制电路设置于一级锁存电路10和二级锁存电路20中，控制电路的控制信号输入端通常位于输入电路的附近，即如图1-4所示的左上角区域。如此，控制信号输入端接收到控制信号后，通过控制信号线传输至一级锁存电路10，同时通过控制信号线传输至二级锁存电路20，实现对一级锁存电路10和二级锁存电路20的预置和清零。由于控制信号输入端与二级锁存电路20的距离较远，因此控制信号线的距离较长，使得控制电路的面积较大，导致触发器的面积较大，不利于触发器的小型化发展。

为了解决上述问题，本申请实施例提供了一种触发器，包括控制电路、时钟发生电路和至少一个一级锁存电路，控制电路包括控制连接端、第一连接端、第二连接端、第三连接端、第四连接端、至少一个第五连接端和至少一个第六连接端，通过第一连接端和第二连接端均与时钟发生电路电连接，第三连接端与电源电连接，第四连接端接地，每个第五连接端与一个一级锁存电路电连接，每个第六连接端也与一个一级锁存电路电连接，控制连接端与第一控制信号电连接，控制电路能够在第一控制信号为高电平信号或低电平信号时，预置各一级锁存电路，如此，将控制电路设置于一级锁存电路和时钟发生电路中，无需设置在二级锁存电路中，相较于二级锁存电路，时钟发生电路与控制信号输入端的距离较近，故而可以减小控制信号线的长度，则能够减小控制电路的面积，从而能够减小触发器的面积，有利于触发器的小型化发展。

图5为本申请实施例提供的一种触发器的结构示意图，如图5所示，触发器100包括：控制电路30、时钟发生电路40和至少一个一级锁存电路10，控制电路30包括控制端、第一连接端、第二连接端、第三连接端、第四连接端、至少一个第五连接端和至少一个第六连接端。

其中，第一连接端和第二连接端均与时钟发生电路40电连接，第三连接端与电源电连接，第四连接端接地，每个第五连接端与一个一级锁存电路10电连接，每个第六连接端也与一个一级锁存电路10电连接，控制连接端与第一控制信号电连接。控制电路30，用于在第一控制信号为高电平信号或低电平信号时，预置各一级锁存电路10。

示例性的，如图5所示，触发器100包括控制电路30、时钟发生电路40和一个一级锁存电路10，其中，控制电路30包括：控制连接端、第一连接端、第二连接端、第三连接端、第四连接端、一个第五连接端和一个第六连接端。第一连接端与时钟发生电路40电连接，第二连接端也与时钟发生电路40电连接。第三连接端与电源VDD电连接，第四连接端接地VSS，第五连接端与一级锁存电路10电连接，第六连接端也与一级锁存电路10电连接。控制电路30通过控制连接端和第一控制信号线与第一控制信号电连接，第一控制信号可以为预置控制信号，第一控制信号线为预置控制信号线。

若第一控制信号的有效信号为低电平信号，则控制电路30能够在第一控制信号为低电平信号时，预置一级锁存电路10；若第一控制信号的有效信号为高电平信号，则控制电路30能够在第一控制信号为高电平信号时，预置一级锁存电路10。一级锁存电路10可以将第一控制信号传输至二级锁存电路，如此，可以无需将控制电路30设置在时钟发生电路40和一级锁存电路10中，无需在二级锁存电路中设置控制电路30，相较于二级锁存电路，时钟发生电路40与控制信号输入端的距离较近，故而可以减小控制信号线的长度，则能够减小控制电路30的面积，从而能够减小触发器100的面积，有利于触发器100的小型化发展。

例如，表1为针对不同位数的触发器100，可以节省的面积。

表1触发器100节省的面积

位数	现有触发器的面积	本申请的触发器的面积	节省的面积百分比
				1位	14.88*3.36	13.92*3.36	6.45％
2位	12*6.72	11.04*6.72	8％
				4位	11.52*13.44	10.56*13.44	8.33％

需要说明的是，本实施例中，仅以触发器100包括一个一级锁存电路10为例进行示例性说明，在实际应用中，触发器100可以包括两个或两个以上的一级锁存电路10，且一级锁存电路10的数量与控制电路30中第五连接端的数量以及第六连接端的数量均与相同。例如，如图6所示，触发器100包括四个一级锁存电路10，一级锁存电路10包括四个第五连接端和四个第六连接端，四个一级锁存电路10与四个第五连接端一一对应电连接，四个一级锁存电路还与四个第六连接端一一对应电连接。

在触发器100包括多个一级锁存电路10时，相应的控制电路30包括多个第五连接端和多个第六连接端，由于二级锁存电路的数量与一级锁存电路10的数量相同，因此，包括多个二级锁存电路。如此，在控制电路20中无需针对多个二级锁存电路设置相应的元器件，可以减少控制电路20中元器件的数量，能够可以减少触发器100中元器件的数量，从而能够减小触发器100的面积，有利于触发器100的小型化发展。

例如，表2为针对不同位数的触发器100，节省的元器件数量。

表2触发器100节省的元器件数量

在一些实施例中，第一控制信号的有效信号为高电平信号，控制电路30可以在第一控制信号为高电平信号时，预置各一级锁存电路10。

示例性的，图7为本申请实施例提供的另一种触发器的结构示意图，结合图5和图7所示，控制电路30还包括第一开关K1、第二开关K2、至少一个第三开关K3和至少一个第四开关K4。

其中，第一开关K1的第一端电连接时钟发生电路40的第一端，第二开关K2的第一端电连接时钟发生电路40的第二端，每个第三开关K3的第一端电连接一个一级锁存电路10的第一端，每个第四开关K4的第一端电连接一个一级锁存电路10的第二端，第一开关K1的第二端和各第三开关K3的第二端均与电源电连接，第二开关K2的第二端和各第四开关K4的第二端均接地。第一开关K1的控制端、第二开关K2的控制端、各第三开关K3的控制端和各第四开关K4的控制端均与第一控制信号电连接。

示例性的，如图7所示，时钟发生电路40包括第一开关管S1、第二开关管S2、第三开关管S3、第四开关管S4、第五开关管S5和第六开关管S6，第一开关管S1的第一端分别与第二开关管S2的第一端、第三开关管S3的控制端和第四开关管S4的控制端电连接，第三开关管S3的第一端电连接第四开关管S4的第一端，第二开关管S2的第二端和第四开关管S4的第二端均接地VSS，第三开关管S3的第二端和第一开关管S1的第二端均电连接电源VDD。第五开关管S5的第一端电连接第六开关管S6的第一端，第五开关管S5的第二端电连接电源VDD，第六开关管S6的第二端接地VSS。

结合图5和图7所示，控制电路30包括第一开关K1和第二开关K2，第一开关管S1的第二端通过第一开关K1与电源VDD电连接，第一开关管S1的第一端通过第二开关K2接地VSS。

继续参见图7，触发器100包括一个一级锁存电路10，一级锁存电路10包括第七开关管S7、第八开关管S8、第九开关管S9、第十开关管S10、第十一开关管S11和第十二开关管S12，第七开关管S7的第一端电连接第八开关管S8的第一端，第八开关管S8的第二端分别与第九开关管S9的第一端、第十一开关管S11的控制端和第十二开关管S12的控制端电连接，第九开关管S9的第二端电连接第十开关管S10的第一端，第十开关管S10的第二端接地VSS，第七开关管S7的第二端电连接电源VDD。第十一开关管S11的第一端电连接第十二开关管S12的第一端，第十一开关管S11的第二端电连接电源VDD，第十二开关管S12的第二端接地VSS。

结合图5和图7所示，控制电路30还包括一个第三开关K3和一个第四开关K4，第七开关管S7的第二端通过第三开关K3与电源VDD电连接，第八开关管S8的第二端通过第四开关K4接地VSS。

第一开关K1的控制端、第二开关K2的控制端、第三开关K3的控制端和第四开关K4的控制端均通过第一控制信号线与第一控制信号电连接，且在第一控制信号为高电平信号时，通过第一开关K1、第二开关K2、第三开关K3和第四开关K4的配合，预置一级锁存电路10，即预置触发器100。

需要说明的是，本实施例仅以控制电路30包括一个第三开关K3和一个第四开关K4为例进行示例性说明，在实际应用中，第三开关K3的数量和第四开关K4的数量均可以是多个，且第三开关K3的数量和第四开关K4的数量均与一级锁存电路10的数量相同。

在一些实施例中，控制电路30在第二控制信号的作用下，清除各一级锁存电路10，例如，第二控制信号的有效信号为高电平信号，控制电路30可以在第二控制信号为高电平信号时，清除各一级锁存电路10。

示例性的，图8为本申请实施例提供的又一种触发器的结构示意图，图8为图5所示实施例的基础上，控制电路30还包括第五开关K5、第六开关K6、至少一个第七开关K7和至少一个第八开关K8。

其中，第五开关K5的第一端电连接时钟发生电路40的第一端，第六开关K6的第一端电连接时钟发生电路40的第二端，每个第七开关K7的第一端电连接一个一级锁存电路10的第三端，每个第八开关K8的第一端电连接一个一级锁存电路10的第四端，第五开关K5的第二端和各第七开关K7的第二端均与电源电连接，第六开关K6的第二端和各第八开关K8的第二端均接地；第五开关K5的控制端、第六开关K6的控制端、各第七开关K7的控制端和各第八开关K8的控制端均与第二控制信号电连接。

图8所示的时钟发生电路40具有与图7所示的时钟发生电路40相同的结构，时钟发生电路40的结构详见图7的描述，这里不再赘述。控制电路30包括第五开关K5和第六开关K6，第一开关管S1的第二端通过第五开关K5与电源VDD电连接，第一开关管S1的第一端通过第六开关K6接地VSS。

图8所示的一级锁存电路10具有与图7所示的一级锁存电路10相同的结构，一级锁存电路10的结构详见图7的描述，这里不再赘述。控制电路30还包括一个第七开关K7和一个第八开关K8，第十一开关管S11的第二端通过第七开关K7与电源VDD电连接，第十一开关管S11的第一端通过第八开关K8接地VSS。

第五开关K5的控制端、第六开关K6的控制端、第七开关K7的控制端和第八开关K8的控制端均通过第二控制信号线与第二控制信号电连接，且在第二控制信号为高电平信号时，通过第五开关K5、第六开关K6、第七开关K7和第八开关K8的配合，清除一级锁存电路10，即清除触发器100。如此，控制电路30不仅可以预置触发器100，还可以清除触发器100。

需要说明的是，本实施例仅以控制电路30包括一个第七开关K7和一个第八开关K8为例进行示例性说明，在实际应用中，第七开关K7的数量和第八开关K84的数量均可以是多个，且第七开关K7的数量和第八开关K8的数量均与一级锁存电路10的数量相同。

在一些实施例中，第一控制信号的有效信号为低电平信号，控制电路30可以在第一控制信号为低电平信号时，预置各一级锁存电路10。

示例性的，图9为本申请实施例提供的又一种触发器的结构示意图，结合图图5和图9所示，控制电路30还包括第九开关K9、第十开关K10、第十一开关K11、第十二开关K12、至少一个第十三开关K13和至少一个第十四开关K14。

其中，第九开关K9的第一端分别与第十开关K10的第一端、第十一开关K11的控制端和第十二开关K12的控制端电连接，第十一开关K11的第一端电连接时钟发生电路40的第一端，第十二开关K12的第一端电连接时钟发生电路40的第二端，每个第十三开关K13的第一端电连接一个一级锁存电路10的第四端，每个第十四开关K14的第一端电连接一个一级锁存电路10的第五端，第九开关K9的第二端、第十一开关K11的第二端和各第十三开关K13的第二端均与电源电连接，第十开关K10的第二端、第十二开关K12的第二端和第十四开关K14的第二端均接地；第九开关K9的控制端、第十开关K10的控制端、各第十三开关K13的控制端和各第十四开关K14的控制端均与第一控制信号电连接。

图9所示的时钟发生电路40具有与图7所示的时钟发生电路40相同的结构，时钟发生电路40的结构详见图7的描述，这里不再赘述。控制电路30包括第十一开关K11和第十二开关K12，第一开关管S1的第二端通过第十一开关K11与电源VDD电连接，第一开关管S1的第一端通过第十二开关K12接地VSS。

图9所示的一级锁存电路10具有与图7所示的一级锁存电路10相同的结构，一级锁存电路10的结构详见图7的描述，这里不再赘述。控制电路30包括一个第十三开关K13和一个第十四开关K14，第十二开关管S12的第二端通过第十四开关K14接地VSS，第十二开关管S12的第一端通过第十三开关K13与电源VDD电连接。

控制电路30还包括第九开关K9和第十开关K10，第九开关K9的第一端与第十开关K10的第一端电连接，第九开关K9的第二端电连接电源VDD，第十开关K10的第二端接地VSS。第十一开关K11的控制端和第十二开关K12的控制端均与第九开关K9的第一端电连接，第九开关K9的控制端、第十开关K10的控制端、第十三开关K13的控制端和第十四开关K14的控制端均通过第一控制信号线与第一控制信号电连接，且在第一控制信号为低电平信号时，通过第九开关K9、第十开关K10、第十一开关K11、第十二开关K12、第十三开关K13和第十四开关K14的配合，预置一级锁存电路10，即预置触发器100。

需要说明的是，本实施例仅以控制电路30包括一个第十三开关K13和一个第十四开关K14为例进行示例性说明，在实际应用中，第十三开关K13的数量和第十四开关K14的数量均可以是多个，且第十三开关K13的数量和第十四开关K14的数量均与一级锁存电路10的数量相同。

图10为本申请实施例提供的又一种触发器的结构示意图，图10为图9所示实施例的基础上，控制电路30还包括第十五开关K15、第十六开关K16、至少一个第十七开关K17和至少一个第十八开关K18。

其中，电源通过第十五开关K15与第十一开关K11的第二端电连接，电源通过每个第十七开关K17与一个第十三开关K13的第二端电连接，电源还通过每个第十七开关K17与一个一级锁存电路10的第三端电连接；第十六开关K16的第一端电连接第十二开关K12的第一端，第十六开关K16的第二端接地；各第十八开关K18的第一端电连接第十三开关K13的第一端，第十八开关K18的第二端接地；第十五开关K15的控制端、第十六开关K16的控制端、各第十七开关K17的控制端和各第十八开关K18的控制端均与第二控制信号电连接。

控制电路30，用于在第二控制信号为高电平信号时，清除各一级锁存电路10。

示例性的，如图10所示，控制电路30包括第十五开关K15和第十六开关K16，第一开关管S1的第二端依次通过第十一开关K11和第十五开关K15与电源VDD电连接，第十六开关K16与第十二开关K12并联，则第一开关管S1的第一端还通过第十六开关K16接地VSS。控制电路30还包括一个第十七开关K17和一个第十八开关K18，第十一开关管S11的第二端通过第十七开关K17与电源VDD电连接，第十二开关管S12的第一端依次通过第十三开关K13和第十七开关K17与电源VDD电连接，第十二开关管S12的第一端还通过第十八开关K18接地VSS。

第十五开关K15的控制端、第十六开关K16的控制端、第十七开关K17的控制端和第十八开关K18的控制端均通过通过第二控制信号线与第二控制信号电连接，且在第二控制信号为高电平信号时，通过第十五开关K15、第十六开关K16、第十七开关K17和第十八开关K18的配合，清除一级锁存电路10，即清除触发器100。如此，控制电路30可以预置触发器100，还可以清除触发器100。

需要说明的是，本实施例仅以控制电路30包括一个第十七开关K17和一个第十八开关K18为例进行示例性说明，在实际应用中，第十七开关K17的数量和第十八开关K18的数量均可以是多个，且第十七开关K17的数量和第十八开关K18的数量均与一级锁存电路10的数量相同。

在一些实施例中，如图7-图10所示，触发器100还包括至少一个二级锁存电路20，每个一级锁存电路10的输出端与一个二级锁存电路20的输入端电连接。控制电路30，还用于在预置一级锁存电路10时，预置各二级锁存电路20。

触发器100还包括：至少一个传输门50，每个传输门50包括一个第十九开关K19和一个第二十开关K20，每个第十九开关K19的第一端分别与一个第二十开关K20的第一端和一个一级锁存电路10的输出端电连接，每个第十九开关的第二端分别与一个第二十开关K20的第二端和一个二级锁存电路20的输入端电连接。

示例性的，如图7-图10所示，触发器100包括一个传输门50，传输门50包括第十九开关K19和第二十开关K20，第十九开关K19的第一端与第二十开关K20的第一端电连接，第十九开关K19的第二端和第二十开关K20的第二端电连接，第十九开关K19的第一端与第十一开关管S11的第一端电连接。

触发器还包括一个二级锁存电路20，二级锁存电路20包括第十三开关管S13、第十四开关管S14、第十五开关管S15、第十六开关管S16、第十七开关管S17、第十八开关管S18、第十九开关管S20和第二十开关管S21，第十三开关管S13的第一端电连接第十四开关管S14的第一端，第十四开关管S14的第二端分别与第十五开关管S15的第一端、第十七开关管S17的控制端、第十八开关管S18的控制端和第十九开关K19的第二端电连接。第十五开关管S15的第二端与第十六开关管S16的第一端电连接，第十七开关管S17的第一端分别与第十八开关管S18的第一端、第十三开关管S13的控制端、第十六开关管S16的控制端、第十九开关管S20的控制端和第二十开关管S21的控制端电连接，第十九开关管S20的第一端电连接第二十开关管S21的第一端。第十三开关管S13的第二端、第十七开关管S17的第二端和第十九开关管S20的第二端均与电源VDD电连接，第十六开关管S16的第二端、第十八开关管S18的第二端和第二十开关管S21的第二端均接地VSS。

控制电路30在预置一级锁存电路10时，可以将预置控制信号通过传输门50传输至二级锁存电路20，从而可以预置二级锁存电路20，使得触发器100中的所有存储电路均可以实现预置功能。

需要说明的是，本申请实施例仅以触发器100包括一个二级锁存电路20和一个传输门50为例进行示例性说明，在实际应用中，二级锁存电路20的数量和传输门50的数量均可以为多个，且二级锁存电路20的数量、传输门50的数量和一级锁存电路10的数量均相同。

在一些实施例中，继续参见图7-图10，触发器100还包括输入电路60，输入电路60与一级锁存电路10电连接。

示例性的，如图7-图10所示，输入电路60可以接收输入信号，对输入信号进行转换处理，并将转换后的输入信号传输至一级锁存电路10。

本申请实施例还提供了一种半导体器件，半导体器件包括上述任一实施例提供的触发器100。

本申请实施例提供的半导体器件包括上述任一实施例提供的触发器100，具有与触发器100相同的功能模块和有益效果，这里不再赘述。

本申请实施例还提供了一种芯片，包括上述任一实施例提供的触发器100。

示例性的，将上述任一实施例提供的触发器100集成到芯片中，可以减小触发器100的面积，有利于触发器100的小型化发展。

本申请实施例提供的芯片包括上述任一实施例提供的触发器100，具有与触发器100相同的功能模块和有益效果，这里不再赘述。

以上公开的仅为本申请的具体实施例，但是，本申请实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本申请的保护范围。

本申请描述的“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本申请可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了装置若干的单元权利要求中，这些装置中的若干个单元可以是通过同一个硬件项来具体体现。第一、第二、以及第三等的使用不表示任何顺序，可将这些单词解释为名称。上述实施例中的步骤，除有特殊说明外，不应理解为对执行顺序的限定。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (9)

1.一种触发器，其特征在于，包括控制电路、时钟发生电路、至少一个一级锁存电路和至少一个二级锁存电路；

所述控制电路包括控制连接端、第一连接端、第二连接端、第三连接端、第四连接端、至少一个第五连接端和至少一个第六连接端，所述第一连接端和所述第二连接端均与所述时钟发生电路电连接，所述第三连接端与电源电连接，所述第四连接端接地，每个所述第五连接端与一个所述一级锁存电路电连接，每个所述第六连接端也与一个所述一级锁存电路电连接，所述控制连接端与第一控制信号电连接，每个所述一级锁存电路的输出端与一个所述二级锁存电路的输入端电连接；所述控制电路，用于在所述第一控制信号为高电平信号或低电平信号时，预置各所述一级锁存电路；

所述一级锁存电路可以将所述第一控制信号传输至所述二级锁存电路；

所述控制电路，还用于在预置所述一级锁存电路时，预置各所述二级锁存电路。

2.根据权利要求1所述的触发器，其特征在于，所述控制电路还包括第一开关、第二开关、至少一个第三开关和至少一个第四开关；

所述第一开关的第一端电连接所述时钟发生电路的第一端，所述第二开关的第一端电连接所述时钟发生电路的第二端，每个所述第三开关的第一端电连接一个所述一级锁存电路的第一端，每个所述第四开关的第一端电连接一个所述一级锁存电路的第二端，所述第一开关的第二端和各所述第三开关的第二端均与所述电源电连接，所述第二开关的第二端和各所述第四开关的第二端均接地；所述第一开关的控制端、所述第二开关的控制端、各所述第三开关的控制端和各所述第四开关的控制端均与所述第一控制信号电连接；

所述控制电路，用于在所述第一控制信号为高电平信号时，预置各所述一级锁存电路。

3.根据权利要求1所述的触发器，其特征在于，所述控制电路还包括第五开关、第六开关、至少一个第七开关和至少一个第八开关；

所述第五开关的第一端电连接所述时钟发生电路的第一端，所述第六开关的第一端电连接所述时钟发生电路的第二端，每个所述第七开关的第一端电连接一个所述一级锁存电路的第三端，每个所述第八开关的第一端电连接一个所述一级锁存电路的第四端，所述第五开关的第二端和各所述第七开关的第二端均与所述电源电连接，所述第六开关的第二端和各所述第八开关的第二端均接地；所述第五开关的控制端、所述第六开关的控制端、各所述第七开关的控制端和各所述第八开关的控制端均与第二控制信号电连接；

所述控制电路，用于在所述第二控制信号为高电平信号时，清除各所述一级锁存电路。

4.根据权利要求1所述的触发器，其特征在于，所述控制电路包括第九开关、第十开关、第十一开关、第十二开关、至少一个第十三开关和至少一个第十四开关；

所述第九开关的第一端分别与所述第十开关的第一端、所述第十一开关的控制端和所述第十二开关的控制端电连接，所述第十一开关的第一端电连接所述时钟发生电路的第一端，所述第十二开关的第一端电连接所述时钟发生电路的第二端，每个所述第十三开关的第一端电连接一个所述一级锁存电路的第四端，每个所述第十四开关的第一端电连接一个所述一级锁存电路的第五端，所述第九开关的第二端、所述第十一开关的第二端和各所述第十三开关的第二端均与所述电源电连接，所述第十开关的第二端、所述第十二开关的第二端和所述第十四开关的第二端均接地；所述第九开关的控制端、所述第十开关的控制端、各所述第十三开关的控制端和各所述第十四开关的控制端均与所述第一控制信号电连接；

所述控制电路，用于在所述第一控制信号为低电平信号时，预置各所述一级锁存电路。

5.根据权利要求4所述的触发器，其特征在于，所述控制电路还包括第十五开关、第十六开关、至少一个第十七开关和至少一个第十八开关；

所述电源通过所述第十五开关与所述第十一开关的第二端电连接，所述电源通过每个所述第十七开关与一个所述第十三开关的第二端电连接，所述电源还通过每个所述第十七开关与一个所述一级锁存电路的第三端电连接；所述第十六开关的第一端电连接所述第十二开关的第一端，所述第十六开关的第二端接地；各所述第十八开关的第一端电连接所述第十三开关的第一端，所述第十八开关的第二端接地；所述第十五开关的控制端、所述第十六开关的控制端、各所述第十七开关的控制端和各所述第十八开关的控制端均与第二控制信号电连接；

所述控制电路，用于在所述第二控制信号为高电平信号时，清除各所述一级锁存电路。

6.根据权利要求1-5任一项所述的触发器，其特征在于，还包括：输入电路，所述输入电路与所述一级锁存电路电连接。

7.根据权利要求1-5任一项所述的触发器，其特征在于，还包括：至少一个传输门；

每个所述传输门包括一个第十九开关和一个第二十开关，每个所述第十九开关的第一端分别与一个所述第二十开关的第一端和一个所述一级锁存电路的输出端电连接，每个所述第十九开关的第二端分别与一个所述第二十开关的第二端和一个所述二级锁存电路的输入端电连接。

8.一种半导体器件，其特征在于，包括权利要求1-7任一项所述的触发器。

9.一种芯片，其特征在于，包括权利要求1-7任一项所述的触发器。