CN109905117A - 一种任意三节点翻转完全自恢复的锁存器 - Google Patents

Abstract

本发明涉及一种任意三节点翻转完全自恢复的锁存器，包括环形存储模块和六个传输门；所述环形存储模块由十二个三输入C单元组成，即第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11和第十二C单元CE12；所述六个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6。本发明提高了锁存器电路的可靠性，提供了三个同构变体锁存器，具备同样的可靠性；在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。

Description

一种任意三节点翻转完全自恢复的锁存器

技术领域

本发明涉及纳米集成电路抗多节点翻转之加固锁存器技术领域，尤其是任意三节点翻转完全自恢复的锁存器。

背景技术

在纳米工艺下，晶体管特征尺寸的不断缩小使得集成电路对软错误的敏感性显着增加。软错误是指电路节点逻辑状态的翻转，而电路中器件本身并没有损坏。在航空航天等应用中，这些软错误主要来自辐射环境中的高能粒子，如中子、α粒子、质子、重离子和电子。近年来，空间辐射对航空航天等应用的影响得到了更广泛的讨论与研究。

在集成电路单元的抗辐射加固方面，研究人员更多关注存储单元、触发器和锁存器的设计。在纳米工艺下，未经加固设计的锁存器电路节点在辐射环境下极易发生单节点翻转、双节点翻转，甚至是三节点翻转，给纳米级锁存器电路设计带来了严峻的挑战。近年来，提出的锁存器大部分仅能够抗单粒子翻转、双节点翻转，难以满足高可靠性需求，因此进行抗多节点翻转加固设计势在必行。

近年来，研究人员提出了一系列抗多节点翻转的锁存器设计，然而，这些锁存器设计仍然存在以下问题：一是锁存器不能实现双节点自恢复，即锁存器发生双节点翻转时，虽然最后输出正确的逻辑值，但发生翻转的节点至少有一个无法恢复到正确值；二是锁存器无法完全实现三节点翻转容忍，即存在三个节点同时发生翻转时，锁存器无法输出正确的逻辑值；三是锁存器无法实现三节点自恢复，即锁存器发生三节点翻转时，虽然最后输出正确的逻辑值，但发生翻转的节点至少有一个无法恢复到正确值；四是可以实现多节点翻转容忍或自恢复的锁存器，其开销，如面积、功耗、延迟等都较大。

发明内容

本发明的目的在于提供一种未增加额外面积开销、低延迟、实现任意三节点完全自恢复的高可靠性需求的任意三节点翻转完全自恢复的锁存器。

为实现上述目的，本发明采用了以下技术方案：一种任意三节点翻转完全自恢复的锁存器，包括环形存储模块和六个传输门；所述环形存储模块由十二个三输入C单元组成，即第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11和第十二C单元CE12；所述六个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；所述每个C单元设有三个输入端和一个输出端，其中，每个C单元的输出端向下一个C单元的任意一个输入端进行反馈，以此类推，形成闭循环。

所述第一C单元CE1的第一信号输入端与第六C单元CE6的输出端N6相连，第一C单元CE1的第二信号输入端接信号输入输出共用端Q，第一C单元CE1的第三信号输入端与第四C单元CE4的输出端N4相连，所述第一C单元CE1的输出端N1与第二C单元CE2的第二输入端相连；

所述第二C单元CE2的第一信号输入端与第七C单元CE7的输出端N7相连，第二C单元CE2的第三信号输入端与第五C单元CE5的输出端N5相连，第二C单元的输出端N2与第三C单元CE3的第二输入端相连；

所述第三C单元CE3的第一信号输入端与第八C单元CE8的输出端N8相连，第三C单元CE3的第三信号输入端与第六C单元CE6的输出端N6相连，第三C单元CE3的输出端N3与第四C单元CE4的第二输入端相连；

所述第四C单元CE4的第一信号输入端与第九C单元CE9的输出端N9相连，第四C单元CE4的第三信号输入端与第七C单元CE7的输出端N7相连，第四C单元CE4的输出端N4与第五C单元CE5的第二输入端相连；

所述第五C单元CE5的第一信号输入端与第十C单元CE10的输出端N10相连，第五C单元CE5的第三信号输入端与第八C单元CE8的输出端N8相连，第五C单元CE5的输出端N5与第六C单元CE6的第二输入端相连；

所述第六C单元CE6的第一信号输入端与第十一C单元CE11的输出端N11相连，第六C单元CE6的第三信号输入端与第九C单元CE9的输出端N9相连，第六C单元CE6的输出端N6与第七C单元CE7的第二输入端相连；

所述第七C单元CE7的第一信号输入端接信号输入输出共用端Q，第七C单元CE7的第三信号输入端与第十C单元CE10的输出端N10相连，第七C单元CE7的输出端N7与第八C单元CE8的第二输入端相连；

所述第八C单元CE8的第一信号输入端与第十一C单元CE11的输出端N11相连，第八C单元CE8的第三信号输入端与第一C单元CE1的输出端N1相连，第八C单元CE8的输出端N8与第九C单元CE9的第二输入端相连；

所述第九C单元CE9的第一信号输入端接信号输入输出共用端Q，第九C单元CE9的第三信号输入端与第二C单元CE2的输出端N2相连，第九C单元CE9的输出端N9与第十C单元CE10的第二输入端相连；

所述第十C单元CE10的第一信号输入端与第一C单元CE1的输出端N1相连，第十C单元CE10的第三信号输入端与第三C单元CE3的输出端N3相连，第十C单元CE10的输出端N10与第十一C单元CE11的第二输入端相连；

所述第十一C单元CE11的第一信号输入端与第四C单元CE4的输出端N4相连，第十一C单元CE11的第三信号输入端与第二C单元CE2的输出端N2相连，第十一C单元CE11的输出端N11与第十二C单元CE12的第二输入端相连；

所述第十二C单元CE12的第一信号输入端与第五C单元CE5的输出端N5相连，第十二C单元CE12的第三信号输入端与第三C单元CE3的输出端N3相连，第十二C单元CE12的输出端接信号输入输出共用端Q；

所述六个传输门的信号输入端均作为锁存器的数据输入端D；所述第一传输门TG1的信号输出端与第二C单元CE2的输出端N2相连，所述第二传输门(TG2)的信号输出端与第四C单元CE4的输出端N4相连，所述第三传输门(TG3)的信号输出端与第六C单元CE6的输出端N6相连，所述第四传输门(TG4)的信号输出端与第八C单元CE8的输出端N8相连，所述第五传输门(TG5)的信号输出端与第十C单元CE10的输出端N10相连，所述第六传输门(TG6)的信号输出端接信号输入输出共用端Q。

对于所述环形存储模块中每个C单元，若其下游第七个C单元、第九个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

对于所述环形存储模块中每个C单元，若其下游第五个C单元、第九个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

对于所述环形存储模块中每个C单元，若其下游第三个C单元、第七个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

对于所述环形存储模块中每个C单元，若其下游第三个C单元、第五个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

当系统时钟信号CLK＝0、反向系统时钟信号CLKB＝1时，所述第十二C单元CE12的信号输出端作为锁存器的数据输出端；当系统时钟信号CLK＝1、反向系统时钟信号CLKB＝0时，所述传输门TG6的信号输出端作为锁存器的数据输出端。

所述第一C单元CE1由三个PMOS管和三个NMOS管组成，所述三个PMOS管包括第一PMOS管MP11、第二PMOS管MP12和第三PMOS管MP13，所述三个NMOS管包括第一NMOS管MN11、第二NMOS管MN12和第三NMOS管MN13；

其中，第一PMOS管MP11的栅极与第一NMOS管MN11的栅极相连接，连接点为第一C单元CE1的第二信号输入端；第二PMOS管MP12的栅极与第二NMOS管MN12的栅极相连接，连接点为第一C单元CE1的第三信号输入端；第三PMOS管MP13的栅极与第三NMOS管MN13的栅极相连接，连接点为第一C单元CE1的第一信号输入端；第一PMOS管MP11的漏极与第二PMOS管MP12的源极相连接；第二PMOS管MP12的漏极与第三PMOS管MP13的源极相连接；第三PMOS管MP13的漏极与第一NMOS管MN11的漏极相连接；第一NMOS管MN11的源极与第二NMOS管MN12的漏极相连接；第二NMOS管MN12的源极与第三NMOS管MN13的漏极相连接；第一PMOS管MP11的源极、第一PMOS管MP11的衬底、第二PMOS管MP12的衬底、第三PMOS管MP13的衬底均连接电源VDD；第一NMOS管MN11的衬底、第二NMOS管MN12的衬底、第三NMOS管的MN13衬底、第三NMOS管MN13的源极均接地。

由上述技术方案可知，本发明的优点在于：第一，具有高可靠性：能够从任意三节点翻转中完全自恢复，该锁存器存在三个同构变体锁存器，均可实现同样功能；第二，未增加额外面积开销，与A.Watkins等人发表在IEEE Trans.on Emerging Topics inComputing刊物上的锁存器相比，在锁存器输入端和输出端要求具有同向逻辑值的情况下，两者具有同样的晶体管数量，而对方的锁存器甚至连双节点翻转容忍能力都尚未达到；第三，具有低延迟性：由于在透明模式下，输入端到输入端仅有一个传输门，建立了高速路径，因此传输延迟低。

附图说明

图1为本发明的电路原理图；

图2为图1中第一C单元CE1的电路原理图；

图3为图1锁存器对应的第一个同构变体锁存器的电路原理图；

图4为图1锁存器对应的第二个同构变体锁存器的电路原理图；

图5为图1锁存器对应的第三个同构变体锁存器的电路原理图。

具体实施方式

如图1所示，一种任意三节点翻转完全自恢复的锁存器，包括环形存储模块和六个传输门；所述环形存储模块由十二个三输入C单元组成，即第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11和第十二C单元CE12；所述六个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；所述每个C单元设有三个输入端和一个输出端，其中，每个C单元的输出端向下一个C单元的任意一个输入端进行反馈，以此类推，形成闭循环。

如图1所示，所述第一C单元CE1的第一信号输入端与第六C单元CE6的输出端N6相连，第一C单元CE1的第二信号输入端接信号输入输出共用端Q，第一C单元CE1的第三信号输入端与第四C单元CE4的输出端N4相连，所述第一C单元CE1的输出端N1与第二C单元CE2的第二输入端相连；

所述第二C单元CE2的第一信号输入端与第七C单元CE7的输出端N7相连，第二C单元CE2的第三信号输入端与第五C单元CE5的输出端N5相连，第二C单元的输出端N2与第三C单元CE3的第二输入端相连；

所述第三C单元CE3的第一信号输入端与第八C单元CE8的输出端N8相连，第三C单元CE3的第三信号输入端与第六C单元CE6的输出端N6相连，第三C单元CE3的输出端N3与第四C单元CE4的第二输入端相连；

所述第四C单元CE4的第一信号输入端与第九C单元CE9的输出端N9相连，第四C单元CE4的第三信号输入端与第七C单元CE7的输出端N7相连，第四C单元CE4的输出端N4与第五C单元CE5的第二输入端相连；

所述第五C单元CE5的第一信号输入端与第十C单元CE10的输出端N10相连，第五C单元CE5的第三信号输入端与第八C单元CE8的输出端N8相连，第五C单元CE5的输出端N5与第六C单元CE6的第二输入端相连；

所述第六C单元CE6的第一信号输入端与第十一C单元CE11的输出端N11相连，第六C单元CE6的第三信号输入端与第九C单元CE9的输出端N9相连，第六C单元CE6的输出端N6与第七C单元CE7的第二输入端相连；

所述第七C单元CE7的第一信号输入端接信号输入输出共用端Q，第七C单元CE7的第三信号输入端与第十C单元CE10的输出端N10相连，第七C单元CE7的输出端N7与第八C单元CE8的第二输入端相连；

所述第八C单元CE8的第一信号输入端与第十一C单元CE11的输出端N11相连，第八C单元CE8的第三信号输入端与第一C单元CE1的输出端N1相连，第八C单元CE8的输出端N8与第九C单元CE9的第二输入端相连；

所述第九C单元CE9的第一信号输入端接信号输入输出共用端Q，第九C单元CE9的第三信号输入端与第二C单元CE2的输出端N2相连，第九C单元CE9的输出端N9与第十C单元CE10的第二输入端相连；

所述第十C单元CE10的第一信号输入端与第一C单元CE1的输出端N1相连，第十C单元CE10的第三信号输入端与第三C单元CE3的输出端N3相连，第十C单元CE10的输出端N10与第十一C单元CE11的第二输入端相连；

所述第十一C单元CE11的第一信号输入端与第四C单元CE4的输出端N4相连，第十一C单元CE11的第三信号输入端与第二C单元CE2的输出端N2相连，第十一C单元CE11的输出端N11与第十二C单元CE12的第二输入端相连；

所述第十二C单元CE12的第一信号输入端与第五C单元CE5的输出端N5相连，第十二C单元CE12的第三信号输入端与第三C单元CE3的输出端N3相连，第十二C单元CE12的输出端接信号输入输出共用端Q；

如图1所示，所述六个传输门的信号输入端均作为锁存器的数据输入端D；所述第一传输门TG1的信号输出端与第二C单元CE2的输出端N2相连，所述第二传输门(TG2)的信号输出端与第四C单元CE4的输出端N4相连，所述第三传输门(TG3)的信号输出端与第六C单元CE6的输出端N6相连，所述第四传输门(TG4)的信号输出端与第八C单元CE8的输出端N8相连，所述第五传输门(TG5)的信号输出端与第十C单元CE10的输出端N10相连，所述第六传输门(TG6)的信号输出端接信号输入输出共用端Q。

对于所述环形存储模块中每个C单元，若其下游第七个C单元、第九个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

如图3所示，对于所述环形存储模块中每个C单元，若其下游第五个C单元、第九个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

如图4所示，对于所述环形存储模块中每个C单元，若其下游第三个C单元、第七个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

如图5所示，对于所述环形存储模块中每个C单元，若其下游第三个C单元、第五个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

当系统时钟信号CLK＝0、反向系统时钟信号CLKB＝1时，所述第十二C单元CE12的信号输出端作为锁存器的数据输出端；当系统时钟信号CLK＝1、反向系统时钟信号CLKB＝0时，所述传输门TG6的信号输出端作为锁存器的数据输出端。

如图2所示，所述第一C单元CE1由三个PMOS管和三个NMOS管组成，所述三个PMOS管包括第一PMOS管MP11、第二PMOS管MP12和第三PMOS管MP13，所述三个NMOS管包括第一NMOS管MN11、第二NMOS管MN12和第三NMOS管MN13；

其中，第一PMOS管MP11的栅极与第一NMOS管MN11的栅极相连接，连接点为第一C单元CE1的第二信号输入端；第二PMOS管MP12的栅极与第二NMOS管MN12的栅极相连接，连接点为第一C单元CE1的第三信号输入端；第三PMOS管MP13的栅极与第三NMOS管MN13的栅极相连接，连接点为第一C单元CE1的第一信号输入端；第一PMOS管MP11的漏极与第二PMOS管MP12的源极相连接；第二PMOS管MP12的漏极与第三PMOS管MP13的源极相连接；第三PMOS管MP13的漏极与第一NMOS管MN11的漏极相连接；第一NMOS管MN11的源极与第二NMOS管MN12的漏极相连接；第二NMOS管MN12的源极与第三NMOS管MN13的漏极相连接；第一PMOS管MP11的源极、第一PMOS管MP11的衬底、第二PMOS管MP12的衬底、第三PMOS管MP13的衬底均连接电源VDD；第一NMOS管MN11的衬底、第二NMOS管MN12的衬底、第三NMOS管的MN13衬底、第三NMOS管MN13的源极均接地。

表1三输入C单元(CE1至CE12)的真值表

上述表1为三输入C单元的真值表。由该表可知，当第一信号输入端，第二信号输入端和第三信号输入端逻辑值相同时，信号输出端将输出与输入相反的逻辑值；当第一信号输入端，第二信号输入端和第三信号输入端逻辑值不同时，信号输出端将进入保持状态，输出先前状态下的逻辑值。由此可见，三输入C单元(CE1至CE12)可以用来屏蔽节点的逻辑值翻转，亦即避免信号输入端中部分逻辑值的翻转而传播至信号输出端。当三个信号输入端的逻辑值全部发生翻转时，输出端的逻辑值也会翻转。因此，只有在三个信号输入端的逻辑值均恢复原值时，输出端的逻辑值才会恢复原值。

下面对本发明所提出的锁存器的正常工作原理进行说明。当CLK＝1，NCK＝0时，该结构工作在透明模式下。此时，传输门TG1、TG2、TG3、TG4、TG5、TG6导通，Q、N2、N4、N6、N8、N10被初始化为D的值，上述已被初始化的节点再通过C单元确定了N1、N3、N5、N7、N9、N11的值，即所有节点全部被初始化。当CLK＝0，NCK＝1时，锁存器工作在锁存模式，传输门TG1、TG2、TG3、TG4、TG5、TG6关闭，因此，此时N2由CE2的输出端决定，N4由CE4的输出端决定，N6由CE6的输出端决定，N8由CE8的输出端决定，N10由CE10的输出端决定，Q由CE12的输出端决定。因N1、N3、N5、N7、N9、N11的值是透明模式下被初始化的值，此时奇数节点通过C单元向偶数节点以及Q反馈，并且偶数节点以及Q再通过C单元向奇数节点反馈，如此循环反馈，形成若干个反馈环。因此该锁存器可以有效地保存数据。综上所述，该锁存器能够正常工作。

下面对本发明所提出的锁存器的容错工作原理进行说明。首先讨论内部三节点翻转(TNU)的情形。根据该锁存器的对称性和循环反馈规则，分析可知只需要考虑以下六种代表性的情况：(1)<Q，N1>和环形存储模块中其它的一个节点同时发生TNU；(2)<Q，N2>和环形存储模块中除N1外其它的一个节点同时发生TNU；(3)<Q，N3>和环形存储模块中除{N1，N2}外其它的一个节点同时发生TNU；(4)<Q，N4>和环形存储模块中除{N1，N2，N3}外其它的一个节点同时发生TNU；(5)<Q，N5>和环形存储模块中除{N1，N2，N3，N4}外其它的一个节点同时发生TNU；(6)<Q，N6>和环形存储模块中除{N1，N2，N3，N4，N5}外其它的一个节点同时发生TNU。在分析容错原理前，首先介绍三个性质：

性质1：对于任意的C单元，当其输入全部为正确值时，无论其输出是否受到影响，它都将输出正确值。

性质2：对于任意的C单元，当其一个或两个输入因TNU发生翻转并且其输出未发生翻转时，它仍将输出正确值。

性质3：对于任意的C单元，当其三个输入因TNU全部发生翻转时，它将输出错误的值；当其一个或两个输入与输出因TNU同时发生翻转时，它将保持错误的输出。此时，需要将其发生翻转的输入先全部恢复，然后它将输出正确的值。

针对(1)的情形，由于环形存储模块的对称性，由此可选取关键性TNU序列<Q，N1，N2>，<Q，N1，N3>，<Q，N1，N4>，<Q，N1，N5>，<Q，N1，N6>。当<Q，N1，N2>发生TNU时，CE1和CE2满足性质3，CE3、CE7、CE8、CE9、CE10和CE11满足性质2，CE4、CE5、CE6和CE12满足性质1。因此，除CE1和CE2以外的CE均可以输出正确的值，显然CE3、CE5和CE11将输出正确的值，即CE12输入端的输入仍然为原值，所以Q先恢复原值。随后CE1输入端的输入全为原值，N1恢复原值。同理，N2也恢复为原值，即<Q，N1，N2>可以从TNU中恢复。当<Q，N1，N3>发生TNU时，CE12和CE1满足性质3，CE2、CE4、CE7、CE8、CE9和CE10满足性质2，CE3、CE5、CE6和CE11满足性质1。因此，除CE12和CE1以外的CE均可以输出正确的值，显然CE2、CE6和CE8将输出正确的值，即CE3输入端的输入仍然为原值，所以N3先恢复。随后，CE12输入端的输入也全为原值，则Q恢复为原值。此时，CE1输入端的输入全变为原值，N1恢复为原值，即<Q，N1，N3>可以从TNU恢复。当<Q，N1，N4>发生TNU时，CE1满足性质3，CE2、CE5、CE7、CE8、CE9、CE10和CE11满足性质2，CE3、CE4、CE6和CE12满足性质1。因此，除CE1以外的CE均可以输出正确的值，显然CE3、CE5、CE7、CE9和CE11将输出正确的值，即CE12和CE4输入端的输入仍然为原值，所以Q和N4先恢复。随后，CE1输入端的输入也全为原值，则N1恢复为原值，即<Q，N1，N4>可以从TNU中恢复。当<Q，N1，N5>发生TNU时，CE1和CE12满足性质3，CE2、CE6、CE7、CE8、CE9和CE10满足性质2，CE3、CE4、CE5和CE11满足性质1。因此，除CE1和CE12以外的CE均可以输出正确的值，显然CE4、CE8和CE10将输出正确的值，即CE5输入端的输入仍然为原值，所以N5先恢复。随后，CE12输入端的输入也全为原值，则Q恢复为原值。此时，CE1输入端的输入全变为原值，N1恢复为原值，即<Q，N1，N5>可以从TNU中恢复。当<Q，N1，N6>发生TNU时，CE1满足性质3，CE2、CE3、CE7、CE8、CE9和CE10满足性质2，CE4、CE5、CE6、CE11和CE12满足性质1。因此，除CE1以外的CE均可以输出正确的值，显然CE3、CE5、CE9和CE11将输出正确的值，即CE12和CE6输入端的输入仍然为原值，所以Q和N6先恢复。随后，CE1输入端的输入也全为原值，则N1恢复为原值，即<Q，N1，N6>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(2)的情形，由于环形存储模块的对称性，由此可选取关键性TNU序列<Q，N2，N3>，<Q，N2，N4>，<Q，N2，N5>，<Q，N2，N6>，<Q，N2，N7>。当<Q，N2，N3>发生TNU时，CE12和CE3满足性质3，CE1、CE4、CE7、CE9、CE10和CE11满足性质2，CE2、CE5、CE6和CE8满足性质1。因此，除CE12和CE3以外的CE均可以输出正确的值，显然CE2、CE6和CE8将输出正确的值，即CE3输入端的输入仍然为原值，则N3恢复为原值。CE12输入端的输入全变为原值，Q恢复为原值，即<Q，N2，N3>可以从TNU中恢复。当<Q，N2，N4>发生TNU时，CE1、CE3、CE5、CE7、CE9和CE11满足性质2，CE2、CE4、CE6、CE8和CE10满足性质1。因此，所有的CE均可以输出正确的值，显然CE1、CE3、CE5、CE7、CE9和CE11将输出正确的值，即CE12、CE2和CE4输入端的输入仍然为原值，即<Q，N2，N4>可以从TNU中恢复。当<Q，N2，N5>发生TNU时，CE12和CE2满足性质3，CE1、CE3、CE6、CE7、CE9和CE11满足性质2，CE4、CE5、CE8和CE10满足性质1。因此，除CE12和CE2以外的CE均可以输出正确的值，显然CE4、CE8和CE10将输出正确的值，即CE5输入端的输入仍然为原值，所以N5先恢复原值。随后，CE12和CE2输入端的输入全为原值，Q和N2也都恢复为原值，即<Q，N2，N5>可以从TNU中恢复。当<Q，N2，N6>发生TNU时，CE1、CE3、CE5、CE7、CE9和CE11满足性质2，CE2、CE4、CE6、CE8和CE10满足性质1。因此，所有的CE均可以输出正确的值，显然CE1、CE3、CE5、CE7、CE9和CE11将输出正确的值，即CE12、CE2和CE6输入端的输入仍然为原值，即<Q，N2，N6>可以从TNU中恢复。当<Q，N2，N7>发生TNU时，CE2和CE7满足性质3，CE1、CE3、CE4、CE8、CE9和CE11满足性质2，CE5、CE6、CE10和CE12满足性质1。因此，除CE2和CE7以外的CE均可以输出正确的值，显然CE3、CE5和CE11将输出正确的值，即CE12输入端的输入仍然为原值，所以Q先恢复原值。随后，CE7输入端的输入全为原值，N7恢复为原值。CE2输入端的输入也全变为原值，N2恢复为原值，即<Q，N2，N7>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(3)的情形，由于环形存储模块的对称性，由此可选取关键性TNU序列<Q，N3，N4>，<Q，N3，N5>，<Q，N3，N6>，<Q，N3，N7>。当<Q，N3，N4>发生TNU时，CE12和CE4满足性质3，CE1、CE5、CE7、CE9、CE10和CE11满足性质2，CE2、CE3、CE6和CE8满足性质1。因此，除CE12和CE4以外的CE均可以输出正确的值，显然CE2、CE6和CE8将输出正确的值，即CE3输入端的输入仍然为原值，所以N3先恢复。随后，CE4和CE12输入端的输入也全为原值，则Q和N4恢复为原值，即<Q，N3，N4>可以从TNU中恢复。当<Q，N3，N5>发生TNU时，CE12满足性质3，CE1、CE2、CE4、CE6、CE7、CE9和CE10满足性质2，CE3、CE5、CE8和CE11满足性质1。因此，除CE12以外的CE均可以输出正确的值，显然CE2、CE4、CE6、CE8和CE10将输出正确的值，即CE3和CE5输入端的输入仍然为原值，所以N3，N5先恢复为原值。随后CE12输入端的输入也全为原值，Q也恢复为原值，即<Q，N3，N5>可以从TNU中恢复。当<Q，N3，N6>发生TNU时，CE12和CE3满足性质3，CE1、CE4、CE7、CE9和CE10满足性质2，CE2、CE5、CE6、CE8和CE11满足性质1。因此，除CE12和CE3以外的CE均可以输出正确的值，显然CE5、CE9和CE11将输出正确的值，即CE6输入端的输入仍然为原值，所以N6先恢复原值。随后，CE3输入端的输入全为原值，N3恢复为原值。CE12输入端的输入也全变为原值，Q也恢复为原值，即<Q，N3，N6>可以从TNU中恢复。当<Q，N3，N7>发生TNU时，CE12和CE7满足性质3，CE1、CE2、CE4、CE8、CE9和CE10满足性质2，CE2、CE5、CE6和CE11满足性质1。因此，除CE12和CE7以外的CE均可以输出正确的值，显然CE2、CE6和CE8将输出正确的值，即CE3输入端的输入仍然为原值，所以N3先恢复原值。随后，CE12输入端的输入全为原值，Q恢复为原值。CE7输入端的输入也全变为原值，N7恢复为原值，即<Q，N3，N7>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(4)的情形，由于环形存储模块的对称性，由此可选取关键性TNU序列<Q，N4，N5>，<Q，N4，N6>，<Q，N4，N7>，<Q，N4，N8>。当<Q，N4，N5>发生TNU时，CE12和CE5满足性质3，CE1、CE2、CE6、CE7、CE9和CE11满足性质2，CE3、CE4、CE8和CE10满足性质1。因此，除CE12和CE5以外的CE均可以输出正确的值，显然CE3、CE7和CE9将输出正确的值，即CE4输入端的输入仍然为原值，所以N4先恢复。随后，CE5输入端的输入也全为原值，则N5恢复为原值。CE12输入端的输入也全变为原值，Q也恢复为原值，即<Q，N4，N5>可以从TNU中恢复。当<Q，N4，N6>发生TNU时，CE1满足性质3，CE3、CE5、CE7、CE9和CE11满足性质2，CE2、CE4、CE6、CE8、CE10和CE12满足性质1。因此，除CE1以外的CE均可以输出正确的值，显然所以，CE3、CE5、CE7、CE9和CE11将输出正确的值，即CE12、CE4和CE6输入端的输入仍然为原值，所以Q、N4和N6先恢复。所以CE1输入端的输入会全变为原值，输出N1最终仍然保持为原值，即<Q，N4，N6>可以从TNU中恢复。当<Q，N4，N7>发生TNU时，CE4和CE7满足性质3，CE1、CE2、CE5、CE8、CE9和CE11满足性质2，CE3、CE6、CE10和CE12满足性质1。因此，除CE4和CE7以外的CE均可以输出正确的值，显然CE3、CE7和CE9将输出正确的值，即CE4输入端的输入仍然为原值，所以N4先恢复。所以Q先恢复原值。随后，CE7输入端的输入全为原值，N7恢复为原值。CE4输入端的输入也全变为原值，N4也恢复为原值，即<Q，N4，N7>可以从TNU中恢复。当<Q，N4，N8>发生TNU时，CE1、CE3、CE5、CE7、CE9和CE11满足性质2，CE2、CE4、CE6、CE8、CE10和CE12满足性质1。因此，所有的CE均可以输出正确的值，显然CE1、CE3、CE5、CE7、CE9和CE11将输出正确的值，即CE12、CE4和CE8输入端的输入仍然为原值，即<Q，N4，N8>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(5)的情形，由于环形存储模块的对称性，由此可选取关键性TNU序列<Q，N5，N6>，<Q，N5，N7>，<Q，N5，N8>。当<Q，N5，N6>发生TNU时，CE12和CE6满足性质3，CE1、CE2、CE3、CE7和CE9满足性质2，CE4、CE5、CE8、CE10和CE11满足性质1。因此，除CE12和CE6以外的CE均可以输出正确的值，显然CE4、CE8和CE10将输出正确的值，即CE5输入端的输入仍然为原值，所以N5先恢复。随后，CE12和CE6输入端的输入也全为原值，则Q和N6恢复为原值，即<Q，N5，N6>可以从TNU中恢复。当<Q，N5，N7>发生TNU时，CE12和CE7满足性质3，CE1、CE2、CE4、CE6、CE8和CE9满足性质2，CE3、CE5、CE10和CE11满足性质1。因此，除CE12和CE7以外的CE均可以输出正确的值，显然CE4、CE8和CE10将输出正确的值，即CE5输入端的输入仍然为原值，所以N5先恢复原值。随后，CE12输入端的输入全为原值，Q恢复为原值。CE7输入端的输入也全变为原值，N7也恢复为原值，即<Q，N5，N7>可以从TNU中恢复。当<Q，N5，N8>发生TNU时，CE12和CE5满足性质3，CE1、CE2、CE3、CE6、CE7和CE9满足性质2，CE4、CE8、CE10和CE11满足性质1。因此，除CE12和CE5以外的CE均可以输出正确的值，显然CE1、CE7和CE11将输出正确的值，即CE8输入端的输入仍然为原值，所以N8先恢复为原值。随后，CE5输入端的输入全为原值，则N5恢复为原值。CE12输入端的输入也全变为原值，Q也恢复为原值，即<Q，N5，N8>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

针对(6)的情形，由于环形存储模块的对称性，由此可选取关键性TNU序列<Q，N6，N7>，<Q，N6，N8>，<Q，N6，N9>。当<Q，N6，N7>发生TNU时，CE7满足性质3，CE1、CE2、CE3、CE4、CE8和CE9满足性质2，CE5、CE6、CE10、CE11和CE12满足性质1。因此，除CE7以外的CE均可以输出正确的值，显然CE3、CE5、CE9和CE11将输出正确的值，即CE12和CE6输入端的输入仍然为原值，所以Q和N6先恢复。随后，CE7输入端的输入全为原值，则N7恢复为原值，即<Q，N6，N7>可以从TNU中恢复。当<Q，N6，N8>发生TNU时，CE1、CE3、CE5、CE7和CE9满足性质2，CE2、CE4、CE6、CE8、CE10、CE11和CE12满足性质1。因此，所有的CE均可以输出正确的值，显然所以Q，N6，N8同时恢复为原值，即<Q，N6，N8>可以从TNU中恢复。当<Q，N6，N9>发生TNU时，CE6和CE9满足性质3，CE1、CE3、CE4、CE7和CE10满足性质2，CE2、CE5、CE8、CE11和CE12满足性质1。因此，除CE6和CE9以外的CE均可以输出正确的值，显然CE3、CE5和CE11将输出正确的值，即CE12输入端的输入仍然为原值，所以Q先恢复为原值。随后，CE9输入端的输入全为原值，则N9恢复为原值。CE6输入端的输入也全部变为原值，N6也恢复为原值，即<Q，N6，N9>可以从TNU中恢复。经分析可知，该锁存器能实现该情形下的TNU自恢复功能。

由上述分析可知，该锁存器是任意三节点翻转完全自恢复的，显然单节点翻转、双节点翻转必然也是可以自恢复的。针对三个同构变体锁存器，如图3、图4以及图5所示，它们同实施例1的构造完全类似，且具有相同的功能。

综上所述，本发明提高了锁存器电路的可靠性。与此同时，提供了三个同构变体锁存器，具备同样的可靠性。与A.Watkins等人发表在IEEE Trans.on Emerging Topics inComputing刊物上的锁存器相比，在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。此外，由于在透明模式下，输入端和输出端仅存在一个传输门，传播延迟大大降低。本发明适用于强辐射环境下的高可靠性需求的集成电路与系统，可广泛应用于核试验和航天航空等对锁存器可靠性要求高的领域。

Claims (8)

1.一种任意三节点翻转完全自恢复的锁存器，其特征在于：包括环形存储模块和六个传输门；所述环形存储模块由十二个三输入C单元组成，即第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11和第十二C单元CE12；所述六个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；所述每个C单元设有三个输入端和一个输出端，其中，每个C单元的输出端向下一个C单元的任意一个输入端进行反馈，以此类推，形成闭循环。

2.根据权利要求1所述的任意三节点翻转完全自恢复的锁存器，其特征在于：所述第一C单元CE1的第一信号输入端与第六C单元CE6的输出端N6相连，第一C单元CE1的第二信号输入端接信号输入输出共用端Q，第一C单元CE1的第三信号输入端与第四C单元CE4的输出端N4相连，所述第一C单元CE1的输出端N1与第二C单元CE2的第二输入端相连；

所述第二C单元CE2的第一信号输入端与第七C单元CE7的输出端N7相连，第二C单元CE2的第三信号输入端与第五C单元CE5的输出端N5相连，第二C单元的输出端N2与第三C单元CE3的第二输入端相连；

所述第三C单元CE3的第一信号输入端与第八C单元CE8的输出端N8相连，第三C单元CE3的第三信号输入端与第六C单元CE6的输出端N6相连，第三C单元CE3的输出端N3与第四C单元CE4的第二输入端相连；

所述第四C单元CE4的第一信号输入端与第九C单元CE9的输出端N9相连，第四C单元CE4的第三信号输入端与第七C单元CE7的输出端N7相连，第四C单元CE4的输出端N4与第五C单元CE5的第二输入端相连；

所述第五C单元CE5的第一信号输入端与第十C单元CE10的输出端N10相连，第五C单元CE5的第三信号输入端与第八C单元CE8的输出端N8相连，第五C单元CE5的输出端N5与第六C单元CE6的第二输入端相连；

所述第六C单元CE6的第一信号输入端与第十一C单元CE11的输出端N11相连，第六C单元CE6的第三信号输入端与第九C单元CE9的输出端N9相连，第六C单元CE6的输出端N6与第七C单元CE7的第二输入端相连；

所述第七C单元CE7的第一信号输入端接信号输入输出共用端Q，第七C单元CE7的第三信号输入端与第十C单元CE10的输出端N10相连，第七C单元CE7的输出端N7与第八C单元CE8的第二输入端相连；

所述第八C单元CE8的第一信号输入端与第十一C单元CE11的输出端N11相连，第八C单元CE8的第三信号输入端与第一C单元CE1的输出端N1相连，第八C单元CE8的输出端N8与第九C单元CE9的第二输入端相连；

所述第九C单元CE9的第一信号输入端接信号输入输出共用端Q，第九C单元CE9的第三信号输入端与第二C单元CE2的输出端N2相连，第九C单元CE9的输出端N9与第十C单元CE10的第二输入端相连；

所述第十C单元CE10的第一信号输入端与第一C单元CE1的输出端N1相连，第十C单元CE10的第三信号输入端与第三C单元CE3的输出端N3相连，第十C单元CE10的输出端N10与第十一C单元CE11的第二输入端相连；

所述第十一C单元CE11的第一信号输入端与第四C单元CE4的输出端N4相连，第十一C单元CE11的第三信号输入端与第二C单元CE2的输出端N2相连，第十一C单元CE11的输出端N11与第十二C单元CE12的第二输入端相连；

所述第十二C单元CE12的第一信号输入端与第五C单元CE5的输出端N5相连，第十二C单元CE12的第三信号输入端与第三C单元CE3的输出端N3相连，第十二C单元CE12的输出端接信号输入输出共用端Q；

所述六个传输门的信号输入端均作为锁存器的数据输入端D；所述第一传输门TG1的信号输出端与第二C单元CE2的输出端N2相连，所述第二传输门(TG2)的信号输出端与第四C单元CE4的输出端N4相连，所述第三传输门(TG3)的信号输出端与第六C单元CE6的输出端N6相连，所述第四传输门(TG4)的信号输出端与第八C单元CE8的输出端N8相连，所述第五传输门(TG5)的信号输出端与第十C单元CE10的输出端N10相连，所述第六传输门(TG6)的信号输出端接信号输入输出共用端Q。

3.根据权利要求1所述的任意三节点翻转完全自恢复的锁存器，其特征在于：对于所述环形存储模块中每个C单元，若其下游第七个C单元、第九个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

4.根据权利要求1所述的任意三节点翻转完全自恢复的锁存器，其特征在于：对于所述环形存储模块中每个C单元，若其下游第五个C单元、第九个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

5.根据权利要求1所述的任意三节点翻转完全自恢复的锁存器，其特征在于：对于所述环形存储模块中每个C单元，若其下游第三个C单元、第七个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

6.根据权利要求1所述的任意三节点翻转完全自恢复的锁存器，其特征在于：对于所述环形存储模块中每个C单元，若其下游第三个C单元、第五个C单元存在未被反馈的输入端，则每个C单元的输出端向这些被反馈的输入端进行反馈，直到所有C单元的所有输入端被反馈完毕，最终达成循环互锁。

7.根据权利要求2所述的任意三节点翻转完全自恢复的锁存器，其特征在于：当系统时钟信号CLK＝0、反向系统时钟信号CLKB＝1时，所述第十二C单元CE12的信号输出端作为锁存器的数据输出端；当系统时钟信号CLK＝1、反向系统时钟信号CLKB＝0时，所述传输门TG6的信号输出端作为锁存器的数据输出端。

8.根据权利要求2所述的任意三节点翻转完全自恢复的锁存器，其特征在于：所述第一C单元CE1由三个PMOS管和三个NMOS管组成，所述三个PMOS管包括第一PMOS管MP11、第二PMOS管MP12和第三PMOS管MP13，所述三个NMOS管包括第一NMOS管MN11、第二NMOS管MN12和第三NMOS管MN13；

其中，第一PMOS管MP11的栅极与第一NMOS管MN11的栅极相连接，连接点为第一C单元CE1的第二信号输入端；第二PMOS管MP12的栅极与第二NMOS管MN12的栅极相连接，连接点为第一C单元CE1的第三信号输入端；第三PMOS管MP13的栅极与第三NMOS管MN13的栅极相连接，连接点为第一C单元CE1的第一信号输入端；第一PMOS管MP11的漏极与第二PMOS管MP12的源极相连接；第二PMOS管MP12的漏极与第三PMOS管MP13的源极相连接；第三PMOS管MP13的漏极与第一NMOS管MN11的漏极相连接；第一NMOS管MN11的源极与第二NMOS管MN12的漏极相连接；第二NMOS管MN12的源极与第三NMOS管MN13的漏极相连接；第一PMOS管MP11的源极、第一PMOS管MP11的衬底、第二PMOS管MP12的衬底、第三PMOS管MP13的衬底均连接电源VDD；第一NMOS管MN11的衬底、第二NMOS管MN12的衬底、第三NMOS管的MN13衬底、第三NMOS管MN13的源极均接地。