KR101920569B1 - 공정편차를 이용한 디지털 값 생성 장치 및 방법 - Google Patents

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Abstract

챌린지 신호에 대한 응답 신호를 생성하는 반도체 칩이 제공된다. 상기 반도체 칩은 N 비트(단, N은 자연수)의 디지털 값을 챌린지(challenge) 신호로서 입력 받는 제1 인버터부 및 다른 N 비트의 디지털 값을 챌린지 신호로서 입력 받는 제2 인버터부를 포함한다. 또한, 상기 제1 인버터부의 출력은 상기 제2 인버터부의 입력에 연결되고, 상기 제2 인버터부의 출력은 상기 제1 인버터부의 입력에 연결되어, 서로 교차결합(cross coupled)되며, 상기 제1 인버터부 및 상기 제2 인버터부에 포함되는 소자들의 전기적 특성 값의 차이에 의해 2N 비트의 챌린지 신호에 대한 응답(response) 신호를 생성할 수 있다.

Description

공정편차를 이용한 디지털 값 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING DIGITAL VALUE USING PROCESS VARIATION}
본 발명의 실시예들은 식별 키 생성을 위한 반도체 칩 및 식별 키 생성 방법에 관한 것이다.
최근 전자태그 등의 기술이 발달하면서 대량으로 생산하는 칩에 고유의 아이디(이하에서는 식별 키라 함)를 삽입해야 할 필요성이 증가하였다. 따라서, 무작위의 디지털 값(이를테면, 식별 키 또는 고유 아이디 등)을 생성하는 시스템 및 방법의 개발이 필요하게 되었다. 기존에는 무작위의 디지털 값을 생산하기 위한 방법의 일 예로 하드웨어 또는 소프트웨어를 통한 방법이 제시되었다.
그러나, 하드웨어 또는 소프트웨어를 통한 디지털 값의 생성은 하드웨어 및 소프트웨어 개발 또는 제작에 소요되는 경비로 인하여 칩 단가가 증가하는 문제점과 생산 속도의 한계를 가지고 있다.
물리적 복제 불가능 함수(PUF: Physical Unclonable Function)의 경우에는 특정한 입력 값(challenge)에 의해 고유한 출력 값(response)이 생성되며, 이러한 입출력 쌍을 챌린지 응답 쌍(CRP: Challenge Response Pair)이라고 정의한다. 많은 챌린지 응답 쌍을 생성하는 강한 퍼프(PUF)는 면적과 소모 전력이 증가하며, 동작에 필요한 시간이 길어지는 특징이 있다. 또한, 작은 면적과 낮은 소모 전력에 중점을 두는 약한 퍼프 구조는 챌린지 응답 쌍이 적게 생성되어 보안 상의 취약점이 존재한다.
대한민국 등록특허 제10-1580196호는 한 쌍의 PMOS 트랜지스터와 NMOS 트랜지스터로 인버터를 구현하고, 두 개의 인버터를 교차연결하는 방식으로 퍼프 구조를 구현한다. 구체적으로, NMOS 트랜지스터와 PMOS 트랜지스터 각각의 문턱 전압 변화(variation)에 기반하여 상이한 랜덤 데이터(challenge)를 생성하는 구성을 포함한다.
일측에 따르면, 챌린지 신호에 대한 응답 신호를 생성하는 반도체 칩이 제공된다. 상기 반도체 칩은 N 비트(단, N은 자연수)의 디지털 값을 챌린지(challenge) 신호로서 입력 받는 제1 인버터부 및 다른 N 비트의 디지털 값을 챌린지 신호로서 입력 받는 제2 인버터부를 포함한다. 또한, 상기 제1 인버터부의 출력은 상기 제2 인버터부의 입력에 연결되고, 상기 제2 인버터부의 출력은 상기 제1 인버터부의 입력에 연결되어, 서로 교차결합(cross coupled)되며, 상기 제1 인버터부 및 상기 제2 인버터부에 포함되는 소자들의 전기적 특성 값의 차이에 의해 2N 비트의 챌린지 신호에 대한 응답(response) 신호를 생성할 수 있다.
일실시예에 따르면, 상기 제1 인버터부는 병렬 연결된 복수의 제1 인버터 및 상기 복수의 제1 인버터 각각을 제1 노드로 연결하는 복수의 제1 스위치를 포함하고, 상기 제2 인버터부는 병렬 연결된 복수의 제2 인버터 및 상기 복수의 제2 인버터 각각을 제2 노드로 연결하는 복수의 제2 스위치를 포함할 수 있다.
다른 일실시예에 따르면, 상기 N 비트의 챌린지 신호는 상기 복수의 제1 스위치에 입력되어 상기 복수의 제1 인버터 중 일부가 제1 노드에 연결되도록 선택하고, 상기 다른 N 비트의 챌린지 신호는 상기 복수의 제2 스위치에 입력되어 상기 복수의 제2 인버터 중 일부가 제2 노드에 연결되도록 선택할 수 있다.
또 다른 일실시예에 따르면, 상기 제1 인버터부 및 상기 제2 인버터부는 상기 제1 노드와 상기 제2 노드 사이에서 교차결합되며, 상기 챌린지 신호에 따라 선택된 제1 인버터와 선택된 제2 인버터의 전기적 특성 값의 차이에 의해 상기 응답 신호를 생성할 수 있다.
또 다른 일실시예에 따르면, 상기 응답 신호는 상기 제1 노드의 출력 값과 상기 제2 출력 값이 서로 다르게 설정되는 디지털 값으로 생성될 수 있다.
또 다른 일실시예에 따르면, 상기 제1 인버터부에 포함되는 복수의 제1 인버터와 상기 제2 인버터부에 포함되는 복수의 제2 인버터는 동일한 공정에서 제조되며, 상기 전기적 특성 값의 차이는 공정상의 오차(process variation)에 기인할 수 있다.
다른 일측에 따르면, 퍼프 어레이를 이용하여 보안을 구현하는 반도체 칩이 제공된다. 상기 반도체 칩은 입력되는 챌린지 신호에 상응하는 응답 신호를 생성하는 퍼프(PUF: Physical Unclonable Function) 어레이, 상기 퍼프 어레이의 각 행(row)에 입력되는 워드라인(word line) 신호를 생성하는 행 디코더(row decorder) 및 상기 행 디코더로부터 전달되는 워드라인 신호를 지정된 클락 신호에 동기화하여 상기 퍼프 어레이로 입력하는 워드라인 드라이버를 포함할 수 있다.
일실시예에 따르면, 상기 반도체 칩은 클락 신호를 입력 받고, 상기 클락 신호에 기초하여 인에이블(enable) 신호를 생성하는 클락 제어기를 더 포함하고, 상기 인에이블 신호는 상기 워드라인 신호의 동기화 타이밍을 조절할 수 있다.
다른 일실시예에 따르면, 상기 퍼프 어레이는 하나의 셀에 N 비트(단, N은 자연수)의 디지털 값을 챌린지 신호로서 입력 받는 제1 인버터부 및 다른 N 비트의 디지털 값을 챌린지 신호로서 입력 받는 제2 인버터부를 포함하고, 상기 제1 인버터부는 병렬 연결된 복수의 제1 인버터 및 상기 복수의 제1 인버터 각각을 제1 노드로 연결하는 복수의 제1 스위치를 포함하고, 상기 제2 인버터부는 병렬 연결된 복수의 제2 인버터 및 상기 복수의 제2 인버터 각각을 제2 노드로 연결하는 복수의 제2 스위치를 포함할 수 있다.
또 다른 일실시예에 따르면, 상기 N 비트의 챌린지 신호는 상기 복수의 제1 스위치에 입력되어 상기 복수의 제1 인버터 중 일부가 제1 노드에 연결되도록 선택하고, 상기 다른 N 비트의 챌린지 신호는 상기 복수의 제2 스위치에 입력되어 상기 복수의 제2 인버터 중 일부가 제2 노드에 연결되도록 선택할 수 있다.
또 다른 일실시예에 따르면, 상기 제1 인버터부 및 상기 제2 인버터부는 상기 제1 노드와 상기 제2 노드 사이에서 교차결합되며, 상기 챌린지 신호에 따라 선택된 제1 인버터와 선택된 제2 인버터의 전기적 특성 값의 차이에 의해 상기 응답 신호를 생성할 수 있다.
또 다른 일실시예에 따르면, 상기 응답 신호는 상기 제1 노드의 출력 값과 상기 제2 출력 값이 서로 다르게 설정되는 디지털 값으로 생성될 수 있다.
도 1은 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 예시도이다.
도 2는 도 1의 반도체 칩에 포함되는 소자들의 전기적 특성을 도시하는 그래프이다.
도 3은 다른 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 예시도이다.
도 4는 또 다른 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 블록도이다.
도 5는 도 4의 반도체 칩에 포함되는 소자들의 동작을 설명하는 타이밍도이다.
도 6은 또 다른 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 블록도이다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 예시도이다. 도 1을 참조하면, 제1 인버터부(110)와 제2 인버터부(120)를 포함하는 반도체 칩이 도시된다. 도 1에서 설명되는 반도체 칩은 예시적으로 하나의 반도체 칩 상에서 구현될 수 있으나, 위와 같은 설명이 일부 실시예에 제한되어 해석되어서는 안 되며, 복수 개의 반도체 칩의 상호 연결 또는 동일한 기능을 하는 다른 어떤 등가 회로/장치(equivalent circuit or apparatus)에 의한 구현을 배제하는 것은 아니다.
현대 전자산업의 기초가 되고 있는 반도체 칩은 수 많은 공정과 수 많은 소자를 이용하여 제작되고, 다양한 산업 분야에서 활용되고 있다. 이러한 반도체 칩 제작 공정 시의 공정 편차로 인하여 발생하는 소자간의 전기적 특성 차이를 활용하면, 복제가 불가능하고, 영구적인 속성을 가질 수 있는 무작위적인(Random) 디지털 값(이하에서는 "식별 키(identification key)"라 한다)을 생성할 수 있다.
이하 실시예들은, 반도체 칩 상에서 구현되는 소자(또는 복수 개의 소자로 구성되는 회로, 이하 같다)를 제조하는 공정의 편차를 이용하여 무작위적이고(random), 물리적인 복제가 불가능하고, 한 번 제조된 이후에는 변하지 않는 식별 키를 생성한다.
여기서, 상기 언급된 구체적인 소자들은, 예시적인 것에 불과하며, 본 발명은 다양한 소자 또는 회로의 제조 과정에 존재하는 공정편차를 이용하여 무작위적 디지털 값을 생성하는 것에 그 권리범위가 미친다.
도 1에서 도시되는 반도체 칩은, 여러 반도체 소자를 이용하여 제작 가능한 여러 가지 형태의 칩, 모듈, 기타 시스템을 의미할 수 있다. 따라서, 이하에서 언급되는 반도체 칩은, 반도체 공정 이외의 공정에서 생산되는 다양한 종류의 칩까지 모두 포함하는 것으로 해석하여야 한다.
상기 반도체 칩은 챌린지 신호의 일부를 입력 받는 제1 인버터부(110) 및 상기 챌린지 신호의 다른 일부를 입력 받는 제2 인버터부(120)를 포함할 수 있다. 본 실시예에서 챌린지 신호 C1:4는 C1으로부터 C4를 포함하는 4비트의 디지털 값으로 구현될 수 있다. 다만, 4비트로 구현된 챌린지 신호는 이해를 돕기 위한 예시적 기재일 뿐, 다른 실시예의 범위를 제한하거나 한정하는 것으로 해석되어서는 안될 것이다. 이를테면, 2N 비트(단, N은 자연수)로 구현된 디지털 값을 챌린지 신호로서 이용하는 실시예 또한 통상의 기술자에 의해 구현 가능하다고 할 것이다.
제1 인버터부(110)와 제2 인버터부(120)는 상호 간에 교차결합(cross coupled)되어 구현될 수 있다. 이하의 설명에서 교차결합이란, 제1 인버터부(110)의 출력이 제2 인버터부(120)의 입력에 연결되고, 제2 인버터부(120)의 출력이 제1 인버터부(110)의 입력에 연결되는 구조를 나타낼 수 있다.
제1 인버터부(110)는 병렬 연결된 두 개의 인버터 Inv1 및 Inv2를 포함하고, 상기 두 개의 인버터 Inv1 및 Inv2 각각을 제1 노드로 연결하는 두 개의 스위치 S1 및 S2를 포함할 수 있다. 구체적으로, 제1 스위치 S1이 단락 되거나 개방됨에 따라 제1 인버터 Inv1가 제1 노드와 연결될 수 있다. 제1 스위치 S1에는 챌린지 신호의 제1 비트 값 C1이 입력되고, 제1 비트 값 C1에 따라 제1 스위치 S1의 연결 상태가 제어된다. 또한, 제2 스위치 S2가 단락 되거나 개방됨에 따라 제2 인버터 Inv2가 제1 노드와 연결될 수 있다. 마찬가지로, 제2 스위치 S2에는 챌린지 신호의 제2 비트 값 C2이 입력되고, 제2 비트 값 C2에 따라 제2 스위치 S2의 연결 상태가 제어될 수 있다. 상기 제1 노드의 전압 값은 VOUT으로 정의될 수 있다.
제2 인버터부(120)도 병렬 연결된 두 개의 인버터 Inv3 및 Inv4를 포함하고, 상기 두 개의 인버터 Inv3 및 Inv4 각각을 제2 노드로 연결하는 두 개의 스위치 S3 및 S4를 포함할 수 있다. 구체적으로, 제3 스위치 S3가 단락 되거나 개방됨에 따라 제3 인버터 Inv3가 제2 노드와 연결될 수 있다. 제3 스위치 S3에는 챌린지 신호의 제3 비트 값 C3이 입력되고, 제3 비트 값 C3에 따라 제3 스위치 S3의 연결 상태가 제어된다. 또한, 제4 스위치 S4가 단락 되거나 개방됨에 따라 제4 인버터 Inv4가 제2 노드와 연결될 수 있다. 구체적으로, 제4 스위치 S4에는 챌린지 신호의 제4 비트 값 C4이 입력되고, 제4 비트 값 C4에 따라 제4 스위치 S4의 연결 상태가 제어될 수 있다. 또한, 상기 제2 노드의 전압 값은
Figure 112017082892113-pat00001
으로 정의될 수 있다.
4비트 챌린지 신호 C1:4의 입력 값에 따라 제1 인버터부(110) 및 제2 인버터부(120) 내에서 교차결합되는 인버터가 변경된다. 또한, 선택된 인버터들이 갖는 전기적 특성 값의 차이에 의해 응답 신호가 생성될 수 있다.
따라서, 복수의 인버터들이 선택되는 경우의 수에 따라 챌린지 응답 쌍이 증가하게 될 것이다. 본 실시예에 따른 반도체 칩은 스위치에 의해 구현되는 다양한 경우의 수에 따라 면적 대비 챌린지 응답 쌍이 효율적으로 증가하여 동작 속도는 빠르게 유지하고, 면적과 소모 전력의 증가를 최소화하면서 동시에 챌린지 응답 쌍을 증가하도록 하는 효과가 존재한다.
보다 구체적으로, 4비트 챌린지 신호 C1:4에 따라 제1 인버터부(110) 및 제2 인버터부(120)에서 각각의 인버터들이 선택되는 경우의 수는 아래와 같다.
챌린지 신호 C1:4 Inv1 Inv2 Inv3 Inv4
1111 선택 선택 선택 선택
1010 선택 선택
1001 선택 선택
0110 선택 선택
0101 선택 선택
인버터부들(110, 120)의 교차결합을 구현하는 경우, 각각의 인버터부들(110, 120)이 동일한 개수의 인버터를 포함하도록 구성해야 하므로, 제1 인버터부(110) 및 제2 인버터부(120) 각각이 선택하는 인버터의 수는 동일하게 유지된다. 본 실시예와 같이 4비트 챌린지 신호 C1:4를 이용하는 경우에는 위와 같이 5 개의 챌린지 응답 쌍을 생성할 수 있다.
도 2는 도 1의 반도체 칩에 포함되는 소자들의 전기적 특성을 도시하는 그래프이다. 도 2를 참조하면, 반도체 칩에 포함되는 복수의 인버터들의 전압 특성(voltage characteristic) 그래프가 도시된다. 도 2의 X 축은 VOUT을 나타내고, 단위는 volt이다. 또한, 도 2의 Y 축은
Figure 112017082892113-pat00002
을 나타내고, 단위는 volt이다. 교차결합된 인버터 구조(cross couple inverter) 구조에서 두 출력 VOUT 및
Figure 112017082892113-pat00003
은 서로 반대이며, 그 값은 반도체 칩 제작 시의 공정상의 오차(process variation)에 의해 결정될 수 있다.
그래프(311)는 제1 인버터 Inv1의 전압 특성 그래프이고, 그래프(312)는 제2 인버터 Inv2의 전압 특성 그래프이다. 또한, 그래프(313)은 제1 인버터 Inv1와 제2 인버터 Inv2가 병렬 연결된 경우를 나타내는 전압 특성 그래프이다. 보다 구체적으로, 그래프(313)는 제1 인버터 Inv1 및 제2 인버터 Inv2의 전압 특성 그래프의 중간값을 나타낸다.
또한, 그래프(321)은 제3 인버터 Inv3의 전압 특성 그래프이고, 그래프(322)는 제4 인버터 Inv4의 전압 특성 그래프이다. 앞서 기재된 설명과 같이, 그래프(323)는 제3 인버터 Inv3와 제4 인버터 Inv4가 병렬 연결된 경우를 나타내는 전압 특성 그래프이다. 마찬가지로, 그래프(323) 역시 제3 인버터 Inv3와 제4 인버터 Inv4의 전압 특성 그래프의 중간값을 나타낸다.
본 실시예의 경우에는 반도체 칩으로 입력되는 챌린지 신호에 따라 제1 인버터부 및 제2 인버터부 내의 인버터들이 다양한 조합으로 구현될 수 있다. 다만, 교차결합을 구성하는 경우, 제1 인버터부 및 제2 인버터부가 좌우 대칭적으로 구현되어야 하기 때문에 제1 인버터부 및 제2 인버터부 각각에서 선택되는 인버터의 개수는 동일하게 제한될 수 있다.
도 2의 경우에도, 제1 인버터부 및 제2 인버터부의 선택 조합에 따라 특성 그래프 내의 준안정점(meta-stable point)들이 V1 내지 V5와 같이 다양하게 구현될 수 있다. 위와 같이, 준안정점이 변화하게 됨에 따라 반도체 칩이 출력하게 되는 응답 신호 또한 챌린지 신호에 대응하여 다양하게 변경될 수 있다. 따라서, 본 실시예의 반도체 칩은 적은 면적 내에서 다양한 조합의 챌린지 응답 쌍을 구현하는 효과를 기대할 수 있다.
도 3은 다른 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 예시도이다. 도 3을 참조하면, 반도체 칩에 포함되는 퍼프 어레이 내의 하나의 셀(300)이 도시된다. 퍼프 어레이의 셀(300)은 N 비트(단, N은 자연수)의 디지털 값을 챌린지 신호로서 입력 받는 제1 인버터부(310) 및 다른 N 비트의 디지털 값을 챌린지 신호로서 입력 받는 제2 인버터부(320)를 포함할 수 있다.
보다 구체적으로, 제1 인버터부(310)는 병렬 연결된 복수의 인버터 Inv1 내지 InvN을 포함하고, 복수의 인버터 Inv1 내지 InvN 각각을 제1 노드로 연결하는 복수의 스위치 S1 내지 SN을 포함할 수 있다. 마찬가지로, 제2 인버터부(320)는 병렬 연결된 복수의 인버터 InvN+1 내지 Inv2N을 포함하고, 복수의 인버터 InvN+1 내지 Inv2N 각각을 제2 노드로 연결하는 복수의 스위치 SN+1 내지 S2N을 포함할 수 있다.
또한, 퍼프 어레이의 셀(300)이 동작하도록 VDD와 연결하는 인에이블 신호 EN가 셀(300)에 입력될 수 있다. 상기 인에이블 신호 EN는 후술될 워드라인 신호 W/L의 동기화 타이밍을 조절할 수 있다. 퍼프 어레이의 셀(300)이 동작하도록 각 행(row)에 입력되는 워드라인(word line) 신호 W/L가 셀(300)에 입력될 수 있다.
도 3의 실시예에서, 하나의 셀(300)에는 2N 개의 인버터와 스위치가 포함되며 각각의 스위치에 대한 입력 신호로서 챌린지 신호가 제공될 수 있다. 보다 구체적으로, 챌린지 신호 C1:2N는 C1에서부터 C2N을 포함하는 2N비트의 디지털 값으로 구현될 수 있다. 챌린지 신호 C1:2N 중 C1 내지 CN는 제1 인버터부(310)에 입력되고, 제1 인버터부(310) 내의 인버터 중 일부가 제1 노드에 연결되도록 제어할 수 있다. 또한, 챌린지 신호 C1:2N 중 CN+1 내지 C2N는 제2 인버터부(320)에 입력되고, 제2 인버터부(320) 내의 인버터 중 일부가 제2 노드에 연결되도록 제어할 수 있다.
각각의 인버터부(310, 320)에 N 개의 인버터가 포함되므로, 하나의 셀(300) 내에는 2N 개의 인버터가 포함된다. 따라서, 각각의 인버터들의 연결 상태를 제어하는 챌린지 신호의 비트 또한 2N 비트로 구현 가능할 것이다. 이 경우에, 2N 개의 인버터를 포함하는 셀(300)이 생성할 수 있는 챌린지 응답 쌍의 개수 CRP는 아래의 수학식 1과 같이 계산될 수 있다.
Figure 112017082892113-pat00004
하나의 셀(300) 내의 제1 인버터부(310)와 제2 인버터부(320)에서 동일한 개수의 인버터들이 선택될 수 있다. 보다 구체적으로, 제1 인버터부(310) 및 제2 인버터부(320)에서 하나의 인버터가 선택되는 경우에서부터 N 개의 인버터가 선택되는 경우까지, 챌린지 응답 쌍이 다양하게 구현되는 효과가 존재한다.
도 4는 또 다른 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 블록도이다. 도 4를 참조하면, 반도체 칩(400)은 행 디코더(410), 워드라인 드라이버(420), 클락 제어기(430) 및 퍼프 어레이(440)를 포함할 수 있다. 퍼프 어레이(440)는 입력되는 챌린지 신호에 상응하는 응답 신호를 생성하는 회로를 나타낼 수 있다. 예시적으로, 퍼프 어레이(440)에는 도 1 및 도 3에서 설명된 실시예의 회로 구조가 이용될 수 있다.
행 디코더(row decorder)(410)는 퍼프 어레이(440)의 각 행(row)에 입력되는 워드라인(word line) 신호 W/L를 생성할 수 있다. 워드라인 드라이버(420)는 행 디코더(410)로부터 전달되는 워드라인 신호 W/L를 지정된 클락 신호 CLK에 동기화하여 퍼프 어레이(440)로 입력할 수 있다. 또한, 클락 제어기(430)는 반도체 칩(400)에 입력되는 클락 신호 CLK를 전달 받고, 상기 클락 신호 CLK에 기초하여 퍼프 어레이(440)에 입력된 인에이블 신호 EN의 타이밍을 조절할 수 있다. 보다 구체적으로, 인에이블 신호 EN는 워드라인 신호 W/L의 동기화 타이밍을 조절할 수 있다.
도 4의 실시예에서, 복수 개의 퍼프 셀을 배열한 퍼프 어레이(440)의 출력 전압 VOUT이 입력되는 챌린지 신호(2N 비트)에 대한 응답 신호로 이용될 수 있다. 본 실시예의 반도체 칩(400)은 효율상 마이크로프로세서(MCU)를 적용하기 어려운 저전력 초소형 사물인터넷(IoT)장치 분야에 적용하여 효율적으로 보안 강도를 향상시킬 수 있다. 또한 반도체 칩(400)은 저가격(Low cost), 저전력(Low power), 고효율(High efficiency)의 난수 발생기로도 이용될 수 있다.
도 5는 도 4의 반도체 칩에 포함되는 소자들의 동작을 설명하는 타이밍도이다. 도 5를 참조하면, 반도체 칩(400)에 포함되는 소자들의 동작을 설명하는 타이밍도가 도시된다. 상기 타이밍도의 X 축은 시간(sec)이고, Y 축은 응답 신호, 클락 신호 CLK, 인에이블 신호 EN, 챌린지 신호 및 워드라인 신호의 진폭(volt)을 나타낸다.
도 5를 참조하면, 대기 모드(standby mode)에서 클락 신호 CLK의 라이징 엣지(rising edge)전에 챌린지 신호가 반도체 칩(400)으로 입력된다. 챌린지 신호에 따라 교차결합을 구성한 복수의 인버터들이 선택될 수 있다.
그 이후에 클락 신호 CLK의 상승 엣지가 발생되면, 반도체 칩(400)은 평가 모드(evaluation mode)로 동작하며 물리적 복제 불가능 함수(PUF)의 고유값이 결정될 수 있다. 또한, 클락 제어기에 의해 지연된 신호로 입력된 워드라인 신호가 결정된 고유값, 응답 신호를 최종 출력할 수 있다.
본 실시예에 따른 반도체 칩(400)은 각각의 클락 주기 전에 새로운 챌린지 신호(510, 520)들을 입력 받아 내부 스위치들의 연결 관계를 변경할 수 있다. 스위치들의 연결이 변경됨에 따라 교차결합을 구성하는 인버터들이 변경되며, 이에 따라 다양한 챌린지 응답 쌍이 생성되는 효과를 기대할 수 있다.
도 6은 또 다른 일실시예에 따라 식별 키를 생성하는 반도체 칩을 도시하는 블록도이다. 도 6을 참조하면, 반도체 칩(600)은 행 디코더(610), 워드라인 드라이버(620), 클락 제어기(630), 전처리부(640) 및 퍼프 어레이(650)를 포함할 수 있다. 행 디코더(610), 워드라인 드라이버(620), 클락 제어기(630) 및 퍼프 어레이(650)에 대해서는 앞서 도 4와 함께 기재된 설명이 그대로 적용될 수 있기에 중복되는 설명은 생략하기로 한다.
전처리부(640)는 챌린지 신호(2N 비트)를 입력 받아, 전처리하여 퍼프 어레이(650)에 출력할 수 있다. 본 실시예의 반도체 칩(600)은 교차결합된 인버터들의 개수가 대칭적으로 구현될 필요가 존재한다. 다만, 임의로 전달된 챌린지 신호 내에는 논리적 레벨 하이 값에 상응하는 디지털 값이 홀수 개인 경우가 존재할 수 있다. 이 경우에, 전처리부(640)는 논리적 레벨 로우 값을 갖는 임의의 비트를 논리적 레벨 하이로 변경하는 전처리를 수행할 수 있다. 위와 같은 전처리 절차에 따라, 퍼프 어레이(650)에 입력되는 논리적 레벨 하이 값이 짝수가 되어 교차결합되는 인버터의 개수가 동일하게 유지될 수 있다.
또한, 2N 비트 값을 갖는 챌린지 신호의 논리적 레벨 하이 값이 비대칭적으로 존재하는 경우가 존재할 수 있다. 이를테면, 1 비트로부터 N 비트까지의 논리적 레벨 하이 값의 개수와 N+1 비트로부터 2N 비트까지의 논리적 레벨 하이 값의 개수가 서로 상이할 경우가 존재한다. 이 경우에, 전처리부(640)는 미리 지정된 규칙에 따라 1 비트로부터 N 비트까지의 논리적 레벨 하이 값의 개수와 N+1 비트로부터 2N 비트까지의 논리적 레벨 하이 값의 개수가 동일하게 임의의 비트의 디지털 값을 변경할 수 있다. 예시적으로, 1 비트부터 N 비트까지 논리적 레벨 하이 값의 개수가 N+1 비트로부터 2N 비트까지의 논리적 레벨 하이 값의 개수보다 두 개 많다면, 임의의 비트(제3 비트)의 값을 논리적 레벨 로우 값으로 변경하면서 다른 비트(제N+3 비트)의 디지털 값을 논리적 레벨 하이 값으로 변경하도록 구현 가능할 것이다. 본 실시예에 따른 전처리부(640)는 임의의 챌린지 신호가 입력되는 경우에도 퍼프 어레이(650)가 안정적으로 챌린지 응답 쌍을 생성할 수 있도록 챌린지 신호에 적절한 전처리를 수행할 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

Claims (12)

  1. 디지털 값 생성 장치에 있어서,
    N 비트(단, N은 자연수)의 디지털 값을 챌린지(challenge) 신호로서 입력 받는 제1 인버터부; 및
    다른 N 비트의 디지털 값을 챌린지 신호로서 입력 받는 제2 인버터부
    를 포함하고,
    상기 제1 인버터부의 출력은 상기 제2 인버터부의 입력에 연결되고, 상기 제2 인버터부의 출력은 상기 제1 인버터부의 입력에 연결되어, 서로 교차결합(cross coupled)되며,
    상기 제1 인버터부 및 상기 제2 인버터부에 포함되는 소자들의 전기적 특성 값의 차이에 의해 2N 비트의 챌린지 신호에 대한 응답(response) 신호를 생성하는 디지털 값 생성 장치.
  2. 제1항에 있어서,
    상기 제1 인버터부는 병렬 연결된 복수의 제1 인버터 및 상기 복수의 제1 인버터 각각을 제1 노드로 연결하는 복수의 제1 스위치를 포함하고, 상기 제2 인버터부는 병렬 연결된 복수의 제2 인버터 및 상기 복수의 제2 인버터 각각을 제2 노드로 연결하는 복수의 제2 스위치를 포함하는 디지털 값 생성 장치.
  3. 제2항에 있어서,
    상기 N 비트의 챌린지 신호는 상기 복수의 제1 스위치에 입력되어 상기 복수의 제1 인버터 중 일부가 제1 노드에 연결되도록 선택하고,
    상기 다른 N 비트의 챌린지 신호는 상기 복수의 제2 스위치에 입력되어 상기 복수의 제2 인버터 중 일부가 제2 노드에 연결되도록 선택하는 디지털 값 생성 장치.
  4. 제3항에 있어서,
    상기 제1 인버터부 및 상기 제2 인버터부는 상기 제1 노드와 상기 제2 노드 사이에서 교차결합되며, 상기 챌린지 신호에 따라 선택된 제1 인버터와 선택된 제2 인버터의 전기적 특성 값의 차이에 의해 상기 응답 신호를 생성하는 디지털 값 생성 장치.
  5. 제4항에 있어서,
    상기 응답 신호는 상기 제1 노드의 출력 값과 상기 제2 노드의 출력 값이 서로 다르게 설정되는 디지털 값으로 생성되는 디지털 값 생성 장치.
  6. 제2항에 있어서,
    상기 제1 인버터부에 포함되는 복수의 제1 인버터와 상기 제2 인버터부에 포함되는 복수의 제2 인버터는 동일한 공정에서 제조되며, 상기 전기적 특성 값의 차이는 공정상의 오차(process variation)에 기인하는 디지털 값 생성 장치.
  7. 입력되는 챌린지 신호에 상응하는 응답 신호를 생성하는 퍼프(PUF: Physical Unclonable Function) 어레이;
    상기 퍼프 어레이의 각 행(row)에 입력되는 워드라인(word line) 신호를 생성하는 행 디코더(row decorder); 및
    상기 행 디코더로부터 전달되는 워드라인 신호를 지정된 클락 신호에 동기화하여 상기 퍼프 어레이로 입력하는 워드라인 드라이버
    를 포함하는 디지털 값 생성 장치.
  8. 제7항에 있어서,
    상기 디지털 값 생성 장치는,
    클락 신호를 입력 받고, 상기 클락 신호에 기초하여 인에이블(enable) 신호를 생성하는 클락 제어기
    를 더 포함하고,
    상기 인에이블 신호는 상기 워드라인 신호의 동기화 타이밍을 조절하는 디지털 값 생성 장치.
  9. 제7항에 있어서,
    상기 퍼프 어레이는,
    하나의 셀에 N 비트(단, N은 자연수)의 디지털 값을 챌린지 신호로서 입력 받는 제1 인버터부 및 다른 N 비트의 디지털 값을 챌린지 신호로서 입력 받는 제2 인버터부를 포함하고,
    상기 제1 인버터부는 병렬 연결된 복수의 제1 인버터 및 상기 복수의 제1 인버터 각각을 제1 노드로 연결하는 복수의 제1 스위치를 포함하고, 상기 제2 인버터부는 병렬 연결된 복수의 제2 인버터 및 상기 복수의 제2 인버터 각각을 제2 노드로 연결하는 복수의 제2 스위치를 포함하는 디지털 값 생성 장치.
  10. 제9항에 있어서,
    상기 N 비트의 챌린지 신호는 상기 복수의 제1 스위치에 입력되어 상기 복수의 제1 인버터 중 일부가 제1 노드에 연결되도록 선택하고,
    상기 다른 N 비트의 챌린지 신호는 상기 복수의 제2 스위치에 입력되어 상기 복수의 제2 인버터 중 일부가 제2 노드에 연결되도록 선택하는 디지털 값 생성 장치.
  11. 제10항에 있어서,
    상기 제1 인버터부 및 상기 제2 인버터부는 상기 제1 노드와 상기 제2 노드 사이에서 교차결합되며, 상기 챌린지 신호에 따라 선택된 제1 인버터와 선택된 제2 인버터의 전기적 특성 값의 차이에 의해 상기 응답 신호를 생성하는 디지털 값 생성 장치.
  12. 제11항에 있어서,
    상기 응답 신호는 상기 제1 노드의 출력 값과 상기 제2 노드의 출력 값이 서로 다르게 설정되는 디지털 값으로 생성되는 디지털 값 생성 장치.
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