JP6602849B2 - プログラマブル遅延回路ブロック - Google Patents
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Description
Claims (13)
- カスケード入力部およびクロック入力部を含む入力ステージであって、前記カスケード入力部で受信した信号または前記クロック入力部で受信した信号を選択的に送る入力ステージと、
前記入力ステージの出力部に結合され、前記入力ステージから送られた前記信号に、選択された量の遅延を適用することによって遅延信号を発生させるように構成された遅延ブロックと、
前記遅延ブロックの出力部に結合され、前記遅延ブロックによって適用される前記遅延の量に依存するパルス幅を有する反転した状態のパルス信号を発生させるように構成されたパルス発生器と、
前記パルス発生器の出力部に結合された出力ステージであって、プログラマブル遅延回路ブロックのためのカスケード出力部およびクロック出力部を含む出力ステージと
を含み、
前記出力ステージが、前記パルス信号または前記遅延信号を前記カスケード出力部から選択的に送り、かつ、前記クロック入力部で受信した前記信号またはカスケード出力部から送られた同じ信号を、クロック出力部から選択的に送る、プログラマブル遅延回路ブロック。 - 前記入力ステージが、メモリセルを含み、前記メモリセルに格納された値に従って、前記カスケード入力部の前記信号または前記クロック入力部で受信した前記信号のいずれかを選択的に送る、請求項1に記載のプログラマブル遅延回路ブロック。
- 前記入力ステージが、メモリセルに格納された値に従って、前記クロック入力部で受信した前記信号を選択的にゲート制御する、請求項1に記載のプログラマブル遅延回路ブロック。
- 前記パルス発生器が、反転した状態の前記遅延信号と、前記クロック入力部で受信した前記信号とから反転した状態の前記パルス信号を発生させるNAND回路を含む、請求項1から3のいずれか一項に記載のプログラマブル遅延回路ブロック。
- 前記遅延ブロックが、
複数のタップを有し、複数の遅延信号候補を発生させる遅延線と、
前記複数の遅延信号候補のうちの1つを前記遅延信号として送る遅延選択部ブロックと
を備える、請求項1から4のいずれか一項に記載のプログラマブル遅延回路ブロック。 - 前記遅延選択部ブロックが、メモリセルおよび反転マルチプレクサを含み、
前記反転マルチプレクサが、前記メモリセルに格納された値に従って、前記複数の遅延信号候補から前記遅延信号を選択し、前記遅延信号を送り、かつ反転させて、反転した状態の前記遅延信号を発生させる、請求項5に記載のプログラマブル遅延回路ブロック。 - 前記出力ステージが、複数のメモリセル、マルチプレクサ、および反転マルチプレクサをさらに含み、
前記マルチプレクサが、前記複数のメモリセルのうちの第1のメモリセルに格納された値に従って、反転した状態の前記パルス信号または反転した状態の前記遅延信号を、インバータを介して前記カスケード出力部に送り、
前記反転マルチプレクサが、前記第1のメモリセルに格納された前記値および前記複数のメモリセルのうちの第2のメモリセルに格納された値に従って、反転した状態の前記クロック入力部で受信した前記信号、前記反転した状態の前記パルス信号、または前記反転した状態の前記遅延信号を、前記クロック出力部に送り、かつ反転させる、請求項4から6のいずれか一項に記載のプログラマブル遅延回路ブロック。 - 第1のカスケード入力部および第1のクロック入力部を含み、前記第1のカスケード入力部または前記第1のクロック入力部で受信した信号を選択的に送る第1の入力ステージと、前記第1の入力ステージの出力部に結合された第1の遅延ブロックであって、前記第1の入力ステージから送られた前記信号に、選択された量の遅延を適用して第1の遅延信号を発生させる第1の遅延ブロックと、前記第1の遅延ブロックの出力部に結合され、かつ選択されたパルス幅を有する反転した状態の第1のパルス信号を発生させるように構成された第1のパルス発生器と、前記第1のパルス発生器の出力部に結合された第1の出力ステージであって、前記第1のパルス信号または前記第1の遅延信号を選択的に出力する第1のカスケード出力部と、前記第1のクロック入力部で受信した信号または前記第1のカスケード出力部から出力された同じ信号を選択的に出力する第1のクロック出力部とを含む第1の出力ステージとを備えた第1のプログラマブル遅延回路ブロックと、
第2のカスケード入力部および第2のクロック入力部を含み、前記第2のカスケード入力部または前記第2のクロック入力部で受信した信号を選択的に送る第2の入力ステージと、前記第2の入力ステージの出力部に結合された第2の遅延ブロックであって、前記第2の入力ステージから送られた前記信号に、選択された量の遅延を適用して第2の遅延信号を発生させる第2の遅延ブロックと、前記第2の遅延ブロックの出力部に結合され、かつ選択されたパルス幅を有する反転した状態の第2のパルス信号を発生させるように構成された第2のパルス発生器と、前記第2のパルス発生器の出力部に結合された第2の出力ステージであって、前記第2のパルス信号または前記第2の遅延信号を選択的に出力する第2のカスケード出力部と、前記第2のクロック入力部で受信した信号または前記第2のカスケード出力部から出力された同じ信号を選択的に出力する第2のクロック出力部とを含む第2の出力ステージとを備えた第2のプログラマブル遅延回路ブロックと
を含み、
前記第1のパルス信号は、前記第1の入力ステージから送られる信号に適用された、前記選択された量の遅延に少なくとも部分的に依存するパルス幅を有し、
前記第2のパルス信号は、前記第2の入力ステージから送られる信号に適用された、前記選択された量の遅延に少なくとも部分的に依存するパルス幅を有し、
前記第1のカスケード出力部が、前記第2のカスケード入力部に結合されている、クロック回路。 - 前記第1のプログラマブル遅延回路ブロックが、第1のクロック信号を遅延させ、前記遅延させた第1のクロック信号を、前記第1のカスケード出力部を介して出力し、
前記第2のプログラマブル遅延回路ブロックが、前記遅延させた第1のクロック信号を、前記第2のカスケード入力部を介して受信し、前記遅延させた第1のクロック信号をさらに遅延させる、請求項8に記載のクロック回路。 - 前記第1のクロック信号が、前記第1のカスケード入力部で前記第1のプログラマブル遅延回路ブロックに受信され、
前記第1のプログラマブル遅延回路ブロックが、第2のクロック信号を、前記第1のクロック信号とは独立して、前記第1のクロック入力部において受信し、遅延を適用することなく、前記第2のクロック信号を前記第1のクロック出力部から出力する、請求項9に記載のクロック回路。 - 前記第1のプログラマブル遅延回路ブロックが、第1のクロック信号を遅延させ、前記遅延させた第1のクロック信号を、前記第1のカスケード出力部を介して出力し、
前記第2のプログラマブル遅延回路ブロックが、前記遅延させた第1のクロック信号を、前記第2のカスケード入力部において受信し、前記遅延させた第1のクロック信号をさらに遅延させ、前記さらに遅延させた第1のクロック信号を使用して第2のパルス信号を発生させ、前記第2のパルス信号を出力する、請求項8に記載のクロック回路。 - 前記第2のプログラマブル遅延回路ブロックが、第2のクロック信号を、前記第1のクロック信号とは独立して、前記第2のクロック入力部において受信し、前記第2のクロック信号および前記さらに遅延させた第1のクロック信号を前記第2のパルス発生器内で使用して、前記第2のパルス信号を発生させる、請求項11に記載のクロック回路。
- 前記第1のプログラマブル遅延回路ブロックが、受信したクロック信号から前記第1のパルス信号を発生させ、前記第1のパルス信号を、前記第1のカスケード出力部を介して出力し、
前記第2のプログラマブル遅延回路ブロックが、前記第1のパルス信号を前記第2のカスケード入力部において受信し、前記第1のパルス信号を遅延させ、前記遅延させた第1のパルス信号を出力する、請求項8に記載のクロック回路。
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