JPWO2011118381A1 - 遅延制御装置 - Google Patents

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規雄 室伏
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Abstract

２つの信号間の相対的な遅延時間を制御する小型化容易な遅延制御装置を提供する。第１信号経路部１１０及び第２信号経路部１２０のそれぞれの信号経路１１１〜１１４及び信号経路１２１〜１２４は、それぞれ遅延時間が異なっている。第１信号経路部１１０の４つの信号経路１１１〜１１４のいずれか１つと第２信号経路部１２０の４つの信号経路１２１〜１２４のいずれか１つとを選択することで、２つの入力パルス信号間の相対的な遅延時間をきめ細かく変更することが可能となる。

Description

本発明は、例えばＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅｂａｎｄ）レーダにおけるパルス信号の送受信間の遅延時間を微小な時間単位で制御する遅延制御装置に関するものである。
パルス信号を用いたＵＷＢレーダ装置では、パルス状の送信信号を送信してから受信信号を検波するまでの遅延時間を制御することで、所定の距離範囲内にある対象物を検出している。具体的には、検出範囲である所定の距離を複数個の距離ゲートに分割し、複数の距離ゲートのそれぞれの受信信号の強度から対象物が存在する距離ゲートを検出している。距離ゲート毎に受信信号の強度を測定するためには、距離ゲートに対応した送信信号と受信信号との間の相対的な遅延時間を高精度に制御する必要がある。
遅延時間を制御する従来の遅延時間制御回路として、例えば特許文献１に記載のものが知られている。特許文献１の遅延回路は、図１０に示すように、ＭＯＳ型トランジスタを利用したＮＭＯＳトランジスタＴＲｎと、このＮＭＯＳトランジスタＴＲｎと直列に接続したコンデンサＣとから構成され、入力信号を所定時間だけ遅延させて出力する。遅延回路９００の入力側、出力側のそれぞれにＮＯＴゲートのＮＯＴｉｎ、ＮＯＴｏｕｔが接続されている。
ＮＭＯＳトランジスタＴＲｎは、そのドレイン端子がＮＯＴゲートＮＯＴｉｎとＮＯＴｏｕｔとを結ぶ入出力信号側に接続され、ソース端子がコンデンサＣを介して電源側のグランドに接続され、ゲート端子は電源電圧（Ｖｃｃ）に固定されて常にオン状態に設定されている。ここでは、ＮＭＯＳトランジスタＴＲｎがゲートーソース間電圧を制御可能な可変抵抗Ｒとして利用される。この可変抵抗Ｒによる抵抗値とコンデンサＣによる容量値により遅延量を決定することができる。図１１に示すようなパルス電圧Ｖｉｎが入力されると、接続点における電圧Ｖｐが積分波形となり、入力のパルス電圧に対してＣＲの時定数による遅延時間ｔｄだけ遅延されたパルス電圧Ｖｏｕｔが出力される。
また、別の従来の遅延回路として、特許文献２に記載のものも知られている。特許文献２に記載の可変遅延回路は、図１２に示すように、入力端子９２１に入力した信号をそれぞれ出力端子９２２に送る２つの経路Ａ、Ｂと、セレクト信号により経路Ａ，Ｂを切り替える選択部を備える可変遅延部９２４と、それぞれの経路Ａ，Ｂの少なくとも一部の遅延時間のｘ倍、ｙ倍の発振周期を持つリング発振器９２５、９２９と、それぞれ第１クロック信号とリング発振器９２５の出力、第２クロック信号とリング発振器９２９の出力の位相を比較する位相比較回路９２７、９３１と、それぞれ位相比較回路９２７、９３１の位相比較結果からリング発振器９２５、９２９の発振周期が第１クロック信号、第２クロック信号の周期と等しくなるようにリング発振器９２５、９２９の発振周期を制御すると共に経路Ａ，Ｂの遅延時間を制御する遅延時間制御回路９２８、９３２とを備えている。
経路Ａはｎ個の可変遅延素子Ｔａを介在し、経路Ｂはｍ個の可変遅延素子Ｔｂを介在する。リング発振器９２５は経路Ａと同一の可変遅延素子Ｔａをｘ´個直列に接続して、その出力を反転して入力側に帰還して構成し、遅延時間制御回路９２８は経路Ａの可変遅延素子Ｔａ及びリング発振器９２５の各可変遅延素子Ｔａの遅延時間を同時に制御する。リング発振器９２９は経路Ｂと同一の可変遅延素子Ｔｂをｙ´個(第１クロック信号の周期をＴ１、第２クロック信号の周期をＴ２としたとき、Ｔ１×ｘ´／ｎ≠Ｔ２×ｙ´／ｍ)個直列に接続して、その出力を反転して入力側に帰還して構成し、遅延時間制御回路９３２は経路Ｂの可変遅延素子Ｔｂ及びリング発振器９２９の各可変遅延素子Ｔｂの遅延時間を同時に制御する。上記構成の可変遅延回路９２０では、第１の経路Ａの遅延時間がＴ１／ｙ、第２の経路Ｂの遅延時間がＴ２／ｙとなり、Ｔ１、Ｔ２、ｘ、ｙの値を適当なものに定めることにより、所望する任意の分解能を選択できる。
上記の特許文献１に記載の遅延回路９００や特許文献２に記載の可変遅延回路９２０では、１つの入力信号に対して遅延時間を与える構成となっている。このような遅延回路をレーダ装置に用いて対象物までの距離等を測定するためには、送信信号と受信信号の少なくとも一方に遅延時間を与えるように構成することで、送信信号と受信信号との間の相対的な遅延時間を制御できるようにする必要がある。
特開平７−１１５３５１号公報 特開平９−９３０９８号公報
しかしながら、特許文献１に記載の遅延回路では、実装時はすべての回路が固定されてしまうため、実装後に回路内部を変更して遅延時間を再調整することが困難になる。そのため、送信信号と受信信号との間の相対的な遅延時間を順次変更していく必要のあるレーダ装置に用いることはできない。また、特許文献２に記載の可変遅延回路では、実装後に遅延時間を変更することは可能なものの、可変遅延回路が大規模となって大きな設置面積が必要となり、また高コストになるといった問題もある。従って、小型化が要求されるＵＷＢレーダに用いることはできない。
本発明は、上記課題に鑑みてなされたものであり、２つの信号間の相対的な遅延時間を制御する小型化が容易な遅延制御装置を提供することを目的とする。
上記課題を解決するため、本発明の遅延制御装置の第１の態様は、第１入力パルス信号と第２入力パルス信号とを入力し、相対的な遅延時間が所定の目標値に近い第１出力パルス信号と第２出力パルス信号とを出力する遅延制御装置であって、前記第１入力パルス信号を入力する第１入力端と、前記第２入力パルス信号を入力する第２入力端と、前記第１出力パルス信号を出力する第１出力端と、前記第２出力パルス信号を出力する第２出力端と、遅延時間の異なる信号経路を２以上有する第１信号経路部と、遅延時間の異なる信号経路を２以上有する第２信号経路部と、前記第１信号経路部の２以上の信号経路のそれぞれの一端を接続する２以上の端子からなる一方の接続端と１端子からなる他方の接続端とを有する第１スイッチと、前記第２信号経路部の２以上の信号経路のそれぞれの一端を接続する２以上の端子からなる一方の接続端と１端子からなる他方の接続端とを有する第２スイッチと、前記第１出力パルス信号と前記第２出力パルス信号との間の相対的な遅延時間が前記目標値に近くなるように、前記第１スイッチの前記一方の接続端のいずれか１つの端子を選択して前記第１スイッチの前記他方の接続端の端子に接続させるとともに、前記第２スイッチの前記一方の接続端のいずれか１つの端子を選択して前記第２スイッチの前記他方の接続端の端子に接続させるための制御信号を前記第１スイッチ及び前記第２スイッチにそれぞれ出力する制御部と、を備え、前記第１信号経路部と前記第１スイッチとが前記第１入力端と前記第１出力端との間に接続され、前記第２信号経路部と前記第２スイッチとが前記第２入力端と前記第２出力端との間に接続されていることを特徴とする。
本発明の第１の態様によれば、２つの信号間の相対的な遅延時間を高精度に制御することができる。
本発明の遅延制御装置の他の態様は、前記第１信号経路部および／または第２信号経路部の信号経路は、０または１個以上の縦続接続されたＮＯＴゲートを信号経路上に設けることにより、前記遅延時間が各信号経路間で異なるように構成されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記制御部は、前記第１入力パルス信号が非反転信号であるか反転信号であるかに応じて、それぞれ、前記第１スイッチを前記第１信号経路部の中の０または偶数個のＮＯＴゲートを通過する信号経路の一つ又は奇数個のＮＯＴゲートを通過する信号経路の一つに接続するとともに、前記第２入力パルス信号が非反転信号であるか反転信号であるかに応じて、それぞれ、前記第２スイッチを前記第２信号経路部の中の０または偶数個のＮＯＴゲートを通過する信号経路の一つ又は奇数個のＮＯＴゲートを通過する信号経路の一つに接続する。
本発明の遅延制御装置の他の態様は、前記第１信号経路部の２以上の信号経路は、それぞれの出力側が前記第１スイッチの前記一方の接続端に接続され、入力側が合流されて前記第１入力端に接続され、前記第１スイッチの前記他方の接続端が前記第１出力端に接続され、前記第２信号経路部の２以上の信号経路は、それぞれの出力側が前記第２スイッチの前記一方の接続端に接続され、入力側が合流されて前記第２入力端に接続され、前記第２スイッチの前記他方の接続端が前記第２出力端に接続されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１スイッチの前記他方の接続端が前記第１入力端に接続され、前記第１信号経路部の２以上の信号経路は、それぞれの入力側が前記第１スイッチの前記一方の接続端に接続されるとともに出力側が合流されて前記第１出力端に接続され、前記第２スイッチの前記他方の接続端が前記第２入力端に接続され、前記第２信号経路部の２以上の信号経路は、それぞれの入力側が前記第２スイッチの前記一方の接続端に接続されるとともに出力側が合流されて前記第２出力端に接続されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１スイッチ及び前記第２スイッチを２つずつ設けてそれぞれを前記第１信号経路部の入力側と出力側及び前記第２信号経路部の入力側と出力側に接続し、前記第１信号経路部の入力側に接続された前記第１スイッチの前記他方の接続端が前記第１入力端に接続されるとともに前記第１信号経路部の出力側に接続された前記第１スイッチの前記他方の接続端が前記第１出力端に接続され、前記第２信号経路部の入力側に接続された前記第２スイッチの前記他方の接続端が前記第２入力端に接続されるとともに前記第２信号経路部の出力側に接続された前記第２スイッチの前記他方の接続端が前記第２出力端に接続されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１入力パルス信号は非反転信号であり、前記第１信号経路部は、前記２以上の信号経路のそれぞれが、異なる０または偶数個のＮＯＴゲートを通過するように構成されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１入力パルス信号は反転信号であり、前記第１信号経路部は、前記２以上の信号経路のそれぞれが、異なる奇数個のＮＯＴゲートを通過するように構成されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１入力パルス信号は非反転信号または反転信号であり、前記第１信号経路部は、それぞれ異なる０または偶数個のＮＯＴゲートを通過する２以上の信号経路からなる第１サブ信号経路部と、それぞれ異なる奇数個のＮＯＴゲートを通過する２以上の信号経路からなる第２サブ信号経路部とを有しており、前記制御部は、前記第１入力パルス信号が非反転信号のときは、前記第１サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力し、前記第１入力パルス信号が反転信号のときは、前記第２サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第２入力パルス信号は非反転信号であり、前記第２信号経路部は、前記２以上の信号経路のそれぞれが、異なる０または偶数個のＮＯＴゲートを通過するように構成されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記第２入力パルス信号は反転信号であり、前記第２信号経路部は、前記２以上の信号経路のそれぞれが、異なる奇数個のＮＯＴゲートを通過するように構成されていることを特徴とする。
本発明の遅延制御装置の他の態様は、前記第２入力パルス信号は非反転信号または反転信号であり、前記第２信号経路部は、それぞれ異なる０または偶数個のＮＯＴゲートを通過する２以上の信号経路からなる第３サブ信号経路部と、それぞれ異なる奇数個のＮＯＴゲートを通過する２以上の信号経路からなる第４サブ信号経路部とを有しており、前記制御部は、前記第２入力パルス信号が非反転信号のときは、前記第３サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力し、前記第２入力パルス信号が反転信号のときは、前記第４サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１入力パルス信号は非反転信号であり、前記第１信号経路部は、Ｎ1個（Ｎ1は２以上の偶数）のＮＯＴゲートを縦続接続した第１主信号経路と、前記Ｎ1個のＮＯＴゲートのうちのＭ1個目（Ｍ1＝１，３，・・・，Ｎ1−１）の直前で前記第１主信号経路から分岐する分岐信号経路、または前記Ｎ1個のＮＯＴゲートのうちのＬ1個目（Ｌ1＝２，４，・・・，Ｎ1）の直後で前記第１主信号経路に合流する分岐信号経路とを有することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１入力パルス信号は反転信号であり、前記第１信号経路部は、Ｎ2個（Ｎ2は３以上の奇数）のＮＯＴゲートを縦続接続した第２主信号経路と、前記Ｎ2個のＮＯＴゲートのうちのＭ2個目（Ｍ2＝１，３，・・・，Ｎ2−２）の直後で前記第２主信号経路から分岐する分岐信号経路、または前記Ｎ2個のＮＯＴゲートのうちのＬ2個目（Ｌ2＝２，４，・・・，Ｎ2−１）の直後で前記第２主信号経路に合流する分岐信号経路とを有することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１入力パルス信号は非反転信号または反転信号であり、前記第１信号経路部は、（１）Ｎ1個（Ｎ1は２以上の偶数）のＮＯＴゲートを縦続接続した第１主信号経路と、前記Ｎ1個のＮＯＴゲートのうちのＭ1個目（Ｍ1＝１，３，・・・，Ｎ1−１）の直前で前記第１主信号経路から分岐する分岐信号経路、または前記Ｎ1個のＮＯＴゲートのうちのＬ1個目（Ｌ1＝２，４，・・・，Ｎ1）の直後で前記第１主信号経路に合流する分岐信号経路、からなる第１サブ信号経路部と、（２）Ｎ2個（Ｎ2は３以上の奇数）のＮＯＴゲートを縦続接続した第２主信号経路と、前記Ｎ2個のＮＯＴゲートのうちのＭ2個目（Ｍ2＝１，３，・・・，Ｎ2−２）の直後で前記第２主信号経路から分岐する分岐信号経路、または前記Ｎ2個のＮＯＴゲートのうちのＬ2個目（Ｌ2＝２，４，・・・，Ｎ2−１）の直後で前記第２主信号経路に合流する分岐信号経路からなる第２サブ信号経路部とを有しており、前記制御部は、前記第１入力パルス信号が非反転信号のときは、前記第１サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力し、前記第１入力パルス信号が反転信号のときは、前記第２サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第２入力パルス信号は非反転信号であり、前記第２信号経路部は、Ｎ3個（Ｎ3は２以上の偶数）のＮＯＴゲートを縦続接続した第３主信号経路と、前記Ｎ3個のＮＯＴゲートのうちのＭ3個目（Ｍ3＝１，３，・・・，Ｎ3−１）の直前で前記第３主信号経路から分岐する分岐信号経路、または前記Ｎ3個のＮＯＴゲートのうちのＬ3個目（Ｌ3＝２，４，・・・，Ｎ3）の直後で前記第３主信号経路に合流する分岐信号経路とを有することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第２入力パルス信号は反転信号であり、前記第２信号経路部は、Ｎ4個（Ｎ4は３以上の奇数）のＮＯＴゲートを縦続接続した第４主信号経路と、前記Ｎ4個のＮＯＴゲートのうちのＭ4個目（Ｍ4＝１，３，・・・，Ｎ4−２）の直後で前記第４主信号経路から分岐する分岐信号経路、または前記Ｎ4個のＮＯＴゲートのうちのＬ4個目（Ｌ4＝２，４，・・・，Ｎ4−１）の直後で前記第４主信号経路に合流する分岐信号経路とを有することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第２入力パルス信号は非反転信号または反転信号であり、前記第２信号経路部は、（１）Ｎ3個（Ｎ3は２以上の偶数）のＮＯＴゲートを縦続接続した第３主信号経路と、前記Ｎ3個のＮＯＴゲートのうちのＭ3個目（Ｍ3＝１，３，・・・，Ｎ3−１）の直前で前記第３主信号経路から分岐する分岐信号経路、または前記Ｎ3個のＮＯＴゲートのうちのＬ3個目（Ｌ3＝２，４，・・・，Ｎ3）の直後で前記第３主信号経路に合流する分岐信号経路、からなる第３サブ信号経路部と、（２）Ｎ4個（Ｎ4は３以上の奇数）のＮＯＴゲートを縦続接続した第４主信号経路と、前記Ｎ4個のＮＯＴゲートのうちのＭ4個目（Ｍ4＝１，３，・・・，Ｎ4−２）の直後で前記第４主信号経路から分岐する分岐信号経路、または前記Ｎ4個のＮＯＴゲートのうちのＬ4個目（Ｌ4＝２，４，・・・，Ｎ4−１）の直後で前記第４主信号経路に合流する分岐信号経路からなる第４サブ信号経路部と、を有しており、前記制御部は、前記第２入力パルス信号が非反転信号のときは、前記第３サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力し、前記第２入力パルス信号が反転信号のときは、前記第４サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１入力パルス信号は非反転信号または反転信号であり、前記第１信号経路部は、複数のＮＯＴゲートを縦続接続した第１主信号経路を有するとともに、（１）前記第１主信号経路の途中から分岐しまたは前記第１主信号経路の全体を通過することにより、前記第１主信号経路の入力側から前記第１スイッチの前記一方の接続端までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第１サブ信号経路部と、前記第１主信号経路の途中から分岐しまたは前記第１主信号経路の全体を通過することにより、前記第１主信号経路の入力側から前記第１スイッチの前記一方の接続端までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第２サブ信号経路部、または、（２）前記第１主信号経路の途中から合流しまたは前記第１主信号経路の全体を通過することにより、前記第１スイッチの前記一方の接続端から前記第１主信号経路の出力側までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第１サブ信号経路部と、前記第１主信号経路の途中から合流しまたは前記第１主信号経路の全体を通過することにより、前記第１スイッチの前記一方の接続端から前記第１主信号経路の出力側までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第２サブ信号経路部、を有しており、前記制御部は、前記第１入力パルス信号が非反転信号のときは、前記第１サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力し、前記第１入力パルス信号が反転信号のときは、前記第２サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第２入力パルス信号は非反転信号または反転信号であり、前記第２信号経路部は、複数のＮＯＴゲートを縦続接続した第２主信号経路を有するとともに、（１）前記第２主信号経路の途中から分岐しまたは前記第２主信号経路の全体を通過することにより、前記第２主信号経路の入力側から前記第２スイッチの前記一方の接続端までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第３サブ信号経路部と、前記第２主信号経路の途中から分岐しまたは前記第２主信号経路の全体を通過することにより、前記第２主信号経路の入力側から前記第２スイッチの前記一方の接続端までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第４サブ信号経路部、または、（２）前記第２主信号経路の途中から合流しまたは前記第２主信号経路の全体を通過することにより、前記第２スイッチの前記一方の接続端から前記第２主信号経路の出力側までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第３サブ信号経路部と、前記第２主信号経路の途中から合流しまたは前記第２主信号経路の全体を通過することにより、前記第２スイッチの前記一方の接続端から前記第２主信号経路の出力側までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第４サブ信号経路部、を有しており、前記制御部は、前記第２入力パルス信号が非反転信号のときは、前記第３サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力し、前記第２入力パルス信号が反転信号のときは、前記第４サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力することを特徴とする。
本発明の遅延制御装置の他の態様は、前記第１信号経路部、第２信号経路部、第１スイッチ、第２スイッチ、及び制御部が、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）内に構成されていることを特徴とする。
本発明によれば、２つの信号間の相対的な遅延時間を制御可能な小型化された遅延制御装置を提供することが可能となる。
本発明の第１実施形態に係る遅延制御装置の構成を示すブロック図である。 第１実施形態の遅延制御装置を用いて２つの信号間の相対的な遅延時間を外部から調整可能に構成したシステムの一例を示すブロック図である。 第１実施形態の遅延制御装置による遅延時間の一例をプロットしたグラフである。 本発明の第２実施形態に係る遅延制御装置の構成を示すブロック図である。 本発明の第３実施形態に係る遅延制御装置の構成を示すブロック図である。 本発明の第４実施形態に係る遅延制御装置の構成を示すブロック図である。 第４実施形態の遅延制御装置による遅延時間の一例をプロットしたグラフである。 本発明の第５実施形態に係る遅延制御装置の構成を示すブロック図である。 本発明の第６実施形態に係る遅延制御装置の構成を示すブロック図である。 従来の遅延回路を示す回路図である。 従来の遅延回路による信号の時間変化を示すグラフである。 従来の可変遅延回路の構成を示すブロック図である。 本発明の第７実施形態に係る遅延制御装置の構成を示すブロック図である。 本発明の第８実施形態に係る遅延制御装置の構成を示すブロック図である。 本発明の第９実施形態に係る遅延制御装置の構成を示すブロック図である。
本発明の好ましい実施の形態における遅延制御装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。
（第１実施形態）
本発明の第１の実施形態に係る遅延制御装置を、図１、２を用いて以下に説明する。図１は、本実施形態の遅延制御装置１００の構成を示すブロック図であり、図２は、本実施形態の遅延制御装置１００を用いて２つの信号間の相対的な遅延時間を外部から変更可能に構成したシステムの一例を示すブロック図である。本実施形態の遅延制御装置１００は、外部から入力パルス信号を入力するための第１入力端１０１及び第２入力端１０２と、第１入力端１０１及び第２入力端１０２から入力した２つの入力信号をそれぞれ所定の遅延時間だけ遅延させて出力する遅延制御回路１０５と、遅延制御回路１０５に対し遅延時間を制御するための制御信号を出力する制御部１０６と、遅延制御回路１０５からの出力信号を外部に出力するための第１出力端１０３及び第２出力端１０４とを備えている。
本実施形態の遅延制御装置１００では、入力信号として第１入力パルス信号１１及び第２入力パルス信号１２がそれぞれ第１入力端１０１及び第２入力端１０２に入力され、出力信号として第１出力端１０３及び第２出力端１０４からそれぞれ第１出力パルス信号１３及び第２出力パルス信号１４が出力される。第１入力パルス信号１１及び第２入力パルス信号１２は、例えばパルス幅１ｎｓのパルス信号とすることができる。
図２に示すシステムでは、第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間を、遅延制御装置１００に接続された外部の演算処理装置（図２ではパーソナルコンピュータ（ＰＣ）としている）１から変更することができる構成としている。すなわち、演算処理装置１から制御部１０６に遅延時間の目標値を入力し、制御部１０６が遅延制御回路１０５を制御して第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間として上記の目標値に近い値（好ましくは目標値から３番目以内に近い値、さらに好ましくは２番目以内に近い値、さらに好ましくは最も近い値（目標値に一致する値を含む。）。以下同じ）を選択する。
遅延制御回路１０５は、２つの入力パルス信号１１、１２に対応させて、第１信号経路部１１０と第２信号経路部１２０の２つの信号経路部、及び第１出力側スイッチ１３１と第２出力側スイッチ１３２の２つの出力側スイッチを備えている。第１入力パルス信号１１は、第１入力端１０１から第１信号経路部１１０に入力され、さらに第１出力側スイッチ１３１を経由して第１出力端１０３から出力される。同様に、第２入力パルス信号１２は、第２入力端１０２から第２信号経路部１２０に入力され、さらに第２出力側スイッチ１３２を経由して第２出力端１０４から出力される。
第１信号経路部１１０は、第１入力端１０１からの経路を４つに分岐した４つの信号経路１１１〜１１４を備えており、それぞれの出力側が第１出力側スイッチ１３１に接続されている。信号経路１１１〜１１４には、異なる０または偶数個のＮＯＴゲート１０７が縦続接続されている。同様に、第２信号経路部１２０は、第２入力端１０２からの経路を４つに分岐した４つの信号経路１２１〜１２４を備えており、それぞれの出力側が第２出力側スイッチ１３２に接続されている。信号経路１２１〜１２４には、異なる０または偶数個のＮＯＴゲート１０７が縦続接続されている。
本実施形態では、信号経路１１１〜１１４及び信号経路１２１〜１２４のそれぞれに、ＮＯＴゲート１０７を０または偶数個備える構成としているが、これは入力パルス信号が反転しないようにするためである。１つのＮＯＴゲート１０７は、入力信号を反転させ、かつ所定の時間だけ遅延させて出力する。そこで、本実施形態では、入力パルス信号１１、１２がＮＯＴゲート１０７を０または偶数個通過するように構成している。図１では、ＮＯＴゲート１０７が、信号経路１１１〜１１４にそれぞれ０個、２個、４個、６個縦続接続され、信号経路１２１〜１２４にそれぞれ０個、２個、４個、６個縦続接続されている。
第１出力側スイッチ１３１は、４つの信号経路１１１〜１１４にそれぞれ接続される端子のいずれか１つを選択して第１出力端１０３に接続された端子に接続する。これにより、第１入力パルス信号１１は、第１入力端１０１から信号経路１１１〜１１４のいずれか１つを経由して第１出力端１０３に出力される。また、第２出力側スイッチ１３２は、４つの信号経路１２１〜１２４にそれぞれ接続される端子のいずれか１つを選択して第２出力端１０４に接続された端子に接続する。これにより、第２入力パルス信号１２は、第２入力端１０２から信号経路１２１〜１２４のいずれか１つを経由して第２出力端１０４に出力される。
第１信号経路部１１０及び第２信号経路部１２０の内部に縦続接続されているＮＯＴゲート１０７は、これを通過する信号を所定の遅延時間だけ遅延（ゲート遅延）させて出力する。従って、信号経路１１１〜１１４及び１２１〜１２４のそれぞれに縦続接続させるＮＯＴゲート１０７の個数を変えることで、信号経路１１１〜１１４及び１２１〜１２４のそれぞれで遅延時間が異なるように構成することができる。
また、信号経路１１１〜１１４及び１２１〜１２４からの経路選択によって与えられる遅延時間は、ＮＯＴゲート１０７の個数だけでなく、各信号経路が形成される配線位置等によっても影響を受ける。その結果、ＮＯＴゲート１０７の個数が等しい信号経路間でも、配線経路が異なるため遅延時間が異なってくる。本実施形態の遅延制御装置１００は、それぞれで遅延時間の異なる第１信号経路部１１０の４つの信号経路１１１〜１１４のいずれか１つと第２信号経路部１２０の４つの信号経路１２１〜１２４のいずれか１つとを組み合わせることで、２つの入力パルス信号間の相対的な遅延時間をきめ細かく変更できるようにしている。
制御部１０６は、例えば外部の演算処理装置１から遅延時間の目標値を入力すると、第１出力側スイッチ１３１及び第２出力側スイッチ１３２を適切に切り替えるように制御する。制御部１０６が第１出力側スイッチ１３１及び第２出力側スイッチ１３２を適切に切り替えることで、第１入力パルス信号１１が通過する第１信号経路部１１０の信号経路及び第２入力パルス信号１２が通過する第２信号経路部１２０の信号経路が選択される。その結果、第１入力パルス信号１１が第１信号経路部１１０を通過するときの遅延時間、及び第２入力パルス信号１２が第２信号経路部１２０を通過するときの遅延時間がそれぞれ変化する。これにより、第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間として上記の目標値に近い値を選択することができる。
なお、図２では、遅延時間の目標値を外部の演算処理装置１から制御部１０６に設定する構成としているが、遅延時間目標値の設定手順等が事前に決まっている場合には、目標値の設定手順をプログラミング化して制御部１０６に事前に持たせるようにすることも可能である。
本実施形態の遅延制御装置１００は、図１に示すように、第１信号経路部１１０が４つの信号経路１１１〜１１４を有し、第２信号経路部１２０が４つの信号経路１２１〜１２４を有する構成としていることから、第１出力側スイッチ１３１と第２出力側スイッチ１３２とで選択可能な信号経路の組み合わせ数は、４×４＝１６通りとなる。それぞれの組み合わせに対する第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間の一例を、表１に示す。また、表１に示す結果を、遅延時間が短い組み合わせのものから順に並べてプロットしたものを図３に示す。
Figure 2011118381
上記説明のように、本実施形態の遅延制御装置１００は、２以上の信号経路を有する第１信号経路部１１０と第２信号経路部１２０からそれぞれ１つずつ信号経路を選択することにより、２つの信号間の相対的な遅延時間をきめ細かく制御することができる。その結果、第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間として所定の目標値に近い値を選択することができる。
また、本実施形態の遅延制御装置１００は、例えばＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等を用いて実現することができる。ＰＬＤを用いることで、遅延制御装置１００を小型化して低コスト化を図ることができる。本実施形態の遅延制御装置１００によれば、表１および図３に示されるように、遅延時間をｐｓオーダーで制御することができる。
なお、本実施形態の遅延制御装置１００では、第１信号経路部１１０及び第２信号経路部１２０が、それぞれ４つの信号経路を有する構成としているが、これに限定されず、それぞれ２以上の信号経路を有するように構成すればよい。また、第１信号経路部１１０と第２信号経路部１２０とで、必ずしも同じ本数の信号経路を有する必要もない。第１信号経路部１１０の信号経路と第２信号経路部１２０の信号経路との組み合わせ数が多くなるほど、第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間をさらに細かく選択することが可能となる。
（第２実施形態）
本発明の第２の実施形態に係る遅延制御装置を、図４を用いて以下に説明する。図４は、本実施形態の遅延制御装置２００の構成を示すブロック図である。本実施形態の遅延制御装置２００は、第１実施形態の遅延制御装置１００が備える第１出力側スイッチ１３１及び第２出力側スイッチ１３２に代えて、第１入力側スイッチ２３３及び第２入力側スイッチ２３４を備えている。これにより、第１入力パルス信号１１は、第１信号経路部１１０の４つの信号経路１１１〜１１４のうち、第１入力側スイッチ２３３で選択されたいずれか１つを経由して第１出力端１０３に出力される。同様に、第２入力パルス信号１２は、第２信号経路部１２０の４つの信号経路１２１〜１２４のうち、第２入力側スイッチ２３４で選択されたいずれか１つを経由して第２出力端１０４に出力される。
本実施形態でも、信号経路１１１〜１１４のそれぞれに、０個、２個、４個、６個のＮＯＴゲート１０７が縦続接続されており、同様に、信号経路１２１〜１２４のそれぞれに、０個、２個、４個、６個のＮＯＴゲート１０７が縦続接続されている。これにより、第１入力側スイッチ２３３による選択と第２入力側スイッチ２３４による選択とを組み合わせることで、本実施形態の遅延制御装置２００でも１６通りの異なる遅延時間を提供することが可能となる。その結果、第１の実施形態の遅延制御装置１００と同様に、遅延時間の目標値に近い値を選択することができる。また、本実施形態の遅延制御装置２００をＰＬＤを用いて実現することで、小型化して低コスト化を図ることができる。
（第３実施形態）
本発明の第３の実施形態に係る遅延制御装置を、図５を用いて以下に説明する。図５は、本実施形態の遅延制御装置３００の構成を示すブロック図である。本実施形態の遅延制御装置３００は、第１実施形態の遅延制御装置１００が備える第１出力側スイッチ１３１及び第２出力側スイッチ１３２と、第２実施形態の遅延制御装置２００が備える第１入力側スイッチ２３３及び第２入力側スイッチ２３４をともに備えている。本実施形態では、制御部１０６が、入力側スイッチ２３３と出力側スイッチ１３１、及び入力側スイッチ２３４と出力側スイッチ１３２のそれぞれで同じ信号経路を選択するように制御する。
上記のような構成により、第１入力パルス信号１１は、第１信号経路部１１０の４つの信号経路１１１〜１１４のうち、第１入力側スイッチ２３３で選択されたいずれか１つを経由して第１出力側スイッチ１３１に伝送される。第１出力側スイッチ１３１でも、第１入力側スイッチ２３３で選択された信号経路と同じ信号経路が選択されており、第１入力パルス信号１１は第１出力側スイッチ１３１を通過して第１出力端１０３に出力される。同様に、第２入力パルス信号１２も、第２信号経路部１２０の４つの信号経路１２１〜１２４のうち、第２入力側スイッチ２３４及び第２出力側スイッチ１３２で選択されたいずれか１つを経由して第２出力端１０４に出力される。
本実施形態でも、信号経路１１１〜１１４のそれぞれに、０個、２個、４個、６個のＮＯＴゲート１０７が縦続接続されており、同様に、信号経路１２１〜１２４のそれぞれに、０個、２個、４個、６個のＮＯＴゲート１０７が縦続接続されている。これにより、第１入力側スイッチ２３３及び第１出力側スイッチ１３１による選択と、第２入力側スイッチ２３４及び第２出力側スイッチ１３２による選択とを組み合わせることで、本実施形態の遅延制御装置３００でも１６通りの異なる遅延時間を提供することが可能となる。その結果、第１の実施形態の遅延制御装置１００と同様に、遅延時間として目標値に近い値を選択することができる。また、本実施形態の遅延制御装置３００をＰＬＤを用いて実現することで、小型化して低コスト化を図ることができる。
（第４実施形態）
本発明の第４の実施形態に係る遅延制御装置を、図６を用いて以下に説明する。図６は、本実施形態の遅延制御装置４００の構成を示すブロック図である。本実施形態の遅延制御装置４００では、第１実施形態で用いている遅延制御回路１０５に代えて、構成の異なる遅延制御回路４０５を用いている。すなわち、本実施形態の遅延制御回路４０５が備える第１信号経路部４１０、第２信号経路部４２０、第１出力側スイッチ４３１、及び第２出力側スイッチ４３２が、第１実施形態で用いた第１信号経路部１１０、第２信号経路部１２０、第１出力側スイッチ１３１、及び第２出力側スイッチ１３２と構成が異なっている。
第１乃至第３実施形態では、信号経路１１１〜１１４及び信号経路１２１〜１２４のそれぞれに、ＮＯＴゲート１０７が０または偶数個縦続接続されていた。このように、ＮＯＴゲート１０７の接続を偶数個に限定していたため、第１信号経路部１１０及び第２信号経路部１２０のそれぞれでＮＯＴゲート１０７の接続個数が異なる信号経路の本数が限定されていた。上記の各実施形態では、第１信号経路部１１０及び第２信号経路部１２０のそれぞれで４つの信号経路を設け、それぞれの信号経路の選択の組合せ数を１６通りとしていた。上記各実施形態で組合せ数をさらに増やすためには、信号経路数を増やし、追加する信号経路毎にＮＯＴゲート１０７をさらに２つずつ追加して縦続接続する必要があり、ＮＯＴゲート１０７の個数が大幅に増えてしまう。そのため、ＮＯＴゲート１０７の個数を大幅に増やすことができない場合には、信号経路の本数が限定されてしまう。
そこで、本実施形態の遅延制御装置４００では、１つの信号経路に奇数個のＮＯＴゲート１０７を接続可能に構成している。但し、奇数個のＮＯＴゲート１０７を縦続接続する信号経路には、反転した入力パルス信号を通過させる。本実施形態では、入力パルス信号として、非反転信号と反転信号の両方を用いている。
本実施形態で用いる第１信号経路部４１０は、ＮＯＴゲート１０７を偶数個の０個、２個、４個、６個縦続接続した信号経路１１１〜１１４からなる第１サブ信号経路部に加えて、ＮＯＴゲート１０７を奇数個の１個、３個、５個、７個縦続接続した信号経路４１１〜４１４からなる第２サブ信号経路部を有している。これにより、第１信号経路部４１０は、縦続接続するＮＯＴゲート１０７の個数が異なる信号経路を８本有することになる。同様に、第２信号経路部４２０も、ＮＯＴゲート１０７を０個、２個、４個、６個縦続接続した信号経路１２１〜１２４からなる第３サブ信号経路部と、ＮＯＴゲート１０７を１個、３個、５個、７個縦続接続した信号経路４２１〜４２４からなる第４サブ信号経路部とを有し、ＮＯＴゲート１０７の個数が異なる信号経路を８本有している。
第１信号経路部４１０及び第２信号経路部４２０がそれぞれ８本の信号経路を有するように構成したのに対応して、第１出力側スイッチ４３１及び第２出力側スイッチ４３２も、それぞれ８個の端子を有している。
本実施形態では、第１入力パルス信号１１及び第２入力パルス信号１２として、非反転信号あるいは反転信号が第１入力端１０１及び第２入力端１０２に入力されることから、制御部１０６は、入力パルス信号が非反転信号か反転信号かによって、第１出力側スイッチ４３１及び第２出力側スイッチ４３２の制御を変えている。すなわち、制御部１０６は、第１入力パルス信号１１が非反転信号のときは、第１出力側スイッチ４３１を第１サブ信号経路部の信号経路１１１〜１１４のいずれか１つに接続させるように制御し、第１入力パルス信号１１が反転信号のときは、第１出力側スイッチ４３１を第２サブ信号経路部の信号経路４１１〜４１４のいずれか１つに接続させるように制御する。同様に、制御部１０６は、第２入力パルス信号１２が非反転信号のときは、第２出力側スイッチ４３２を第３サブ信号経路部の信号経路１２１〜１２４のいずれか１つに接続させ、第２入力パルス信号１２が反転信号のときは、第２出力側スイッチ４３２を第４サブ信号経路部の信号経路４２１〜４２４のいずれか１つに接続させる。
本実施形態の遅延制御装置４００は、図６に示すように、第１信号経路部４１０が８つの信号経路１１１〜１１４、４１１〜４１４を有し、第２信号経路部４２０が８つの信号経路１２１〜１２４、４２１〜４２４を有する構成としていることから、第１出力側スイッチ４３１と第２出力側スイッチ４３２とで選択可能な信号経路の組み合わせ数は、８×８＝６４通りとなる。このように、本実施形態では、信号経路の組み合わせ数を第１〜第３実施形態における１６通りに比べて大幅に増やすことができる。
第１信号経路部４１０の信号経路と第２信号経路部４２０の信号経路との組み合わせのそれぞれに対する第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間の一例を、表２に示す。
Figure 2011118381
また、表２に示す結果を、遅延時間が短い組み合わせのものから順に並べてプロットしたものを図７に示す。図３に示す第１実施形態の遅延制御装置１００で実現される遅延時間に比べて、本実施形態の遅延制御装置４００では、図７に示すように、遅延時間をさらにきめ細かく実現することができる。本実施形態の遅延制御装置４００を例えばパルスレーダ装置に用いることで、所望の遅延時間を精度よく実現することができ、対象物までの距離測定等を高精度に行うことが可能となる。
また、本実施形態の遅延制御装置４００では、第１〜第３実施形態に比べてさらに多くのＮＯＴゲート１０７を用いているが、やはりＰＬＤを用いて実現することができる。ＰＬＤを用いることで、遅延制御装置４００を小型化して低コスト化を図ることができる。
（第５実施形態）
本発明の第５の実施形態に係る遅延制御装置を、図８を用いて以下に説明する。図８は、本実施形態の遅延制御装置５００の構成を示すブロック図である。本実施形態の遅延制御装置５００は、第４実施形態の遅延制御装置４００が備える第１出力側スイッチ４３１及び第２出力側スイッチ４３２に代えて、第１入力側スイッチ５３３及び第２入力側スイッチ５３４を備えている。第１入力側スイッチ５３３は、第１信号経路部４１０の８つの信号経路のうち、第１入力パルス信号１１が非反転信号のときは第１サブ信号経路部の信号経路１１１〜１１４のうちのいずれか１つを、また第１入力パルス信号１１が反転信号のときは第２サブ信号経路部の信号経路４１１〜４１４のうちのいずれか１つを選択する。第１入力パルス信号１１は、第１入力端子１０１から第１信号経路部４１０内の第１入力側スイッチ５３３で選択された信号経路を経由して第１出力端１０３に出力される。
同様に、第２入力側スイッチ５３４は、第２信号経路部４２０の８つの信号経路のうち、第２入力パルス信号１２が非反転信号のときは第３サブ信号経路部の信号経路１２１〜１２４のうちのいずれか１つを、また第２入力パルス信号１２が反転信号のときは第４サブ信号経路部の信号経路４２１〜４２４のうちのいずれか１つを選択する。第２入力パルス信号１２は、第２入力端子１０２から第２信号経路部４２０内の第２入力側スイッチ５３４で選択された信号経路を経由して第２出力端１０４に出力される。
本実施形態でも、第１信号経路部４１０及び第２信号経路部４２０が、それぞれＮＯＴゲート１０７を０〜７個有する８本の信号経路を有しており、第１入力側スイッチ５３３による選択と第２入力側スイッチ５３４による選択とを組み合わせることで、本実施形態の遅延制御装置５００でも６４通りの異なる遅延時間を提供することが可能となる。その結果、第４の実施形態の遅延制御装置４００と同様に、遅延時間をさらにきめ細かく実現することができる。また、本実施形態の遅延制御装置５００をＰＬＤを用いて実現することで、小型化して低コスト化を図ることができる。
（第６実施形態）
本発明の第６の実施形態に係る遅延制御装置を、図９を用いて以下に説明する。図９は、本実施形態の遅延制御装置６００の構成を示すブロック図である。本実施形態の遅延制御装置６００は、第４実施形態の遅延制御装置４００が備える第１出力側スイッチ４３１及び第２出力側スイッチ４３２と、第５実施形態の遅延制御装置５００が備える第１入力側スイッチ５３３及び第２入力側スイッチ５３４をともに備えている。本実施形態では、制御部１０６が入力側スイッチと出力側スイッチとで同じ経路を選択するように制御する。
上記のような構成により、第１入力パルス信号１１は、第１信号経路部４１０の８つの信号経路１１１〜１１４、４１１〜４１４のうち、第１入力側スイッチ５３３で選択されたいずれか１つを経由して第１出力側スイッチ４３１に伝送される。第１出力側スイッチ４３１でも、第１入力側スイッチ５３３で選択されたのと同じ信号経路が選択されており、第１入力パルス信号１１は第１出力側スイッチ４３１を通過して第１出力端１０３に出力される。同様に、第２入力パルス信号１２も、第２信号経路部４２０の８つの信号経路１２１〜１２４、４２１〜４２４のうち、第２入力側スイッチ５３４及び第２出力側スイッチ４３２で選択されたいずれか１つを経由して第２出力端１０４に出力される。
本実施形態でも、第１信号経路部４１０及び第２信号経路部４２０が、それぞれＮＯＴゲート１０７を０〜７個有する８本の信号経路を有しており、第１入力側スイッチ５３３及び第１出力側スイッチ４３１による選択と第２入力側スイッチ５３４及び第２出力側スイッチ４３２による選択とを組み合わせることで、本実施形態の遅延制御装置６００でも６４通りの異なる遅延時間を提供することが可能となる。その結果、第４の実施形態の遅延制御装置４００と同様に、遅延時間をさらにきめ細かく実現することができる。また、本実施形態の遅延制御装置６００をＰＬＤを用いて実現することで、小型化して低コスト化を図ることができる。
なお、上記第１乃至第６の実施形態では、（Ａ）第１信号経路１１０と第２信号経路部１２０がともに異なる０または偶数個のＮＯＴゲートを縦続接続した複数個の信号経路を有する場合（第１〜第３実施形態）、および（Ｂ）第１信号経路部４１０と第２信号経路部４２０が、ともに、異なる０または偶数個のＮＯＴゲートを縦続接続した複数個の信号経路からなるサブ信号経路部（第１および第３のサブ信号経路部）と、異なる奇数個のＮＯＴゲートを縦続接続した複数個の信号経路からなるサブ信号経路部（第２および第４のサブ信号経路部）の両方を有する場合（第４〜第６実施形態）について説明した。しかし、本発明はこれに限定されるものではなく、（Ｃ）第１信号経路部と第２信号経路部のいずれか一方が異なる０または偶数個のＮＯＴゲートを縦続接続した複数個の信号経路および異なる奇数個のＮＯＴゲートを縦続接続した複数個の信号経路の一方のみを有し、他方が、異なる０または偶数個のＮＯＴゲートを縦続接続した複数個の信号経路からなるサブ信号経路部（第１または第３のサブ信号経路部）と、異なる奇数個のＮＯＴゲートを縦続接続した複数個の信号経路からなるサブ信号経路部（第２または第４のサブ信号経路部）の両方を有する場合や、（Ｄ）第１信号経路部と第２信号経路部のいずれか一方が、第１または第３のサブ信号経路部と第２または第４のサブ信号経路部の一方を有し、第１信号経路部と第２信号経路部の他方が、第１または第３のサブ信号経路部と第２または第４のサブ信号経路部の他方を有する場合にも適用できる。
また、上記第１乃至第６の実施形態では、第１信号経路部および第２信号経路部の中の各信号経路に設けられたＮＯＴゲートの数は異なっているが、たとえばＰＬＤ内に形成される配線位置等の影響により、各信号経路の遅延時間が異なるのであれば、ＮＯＴゲートの数が同じものがあってもよい。さらに、ＰＬＤ内に形成される配線位置等の影響により、各信号経路の遅延時間が異なるのであれば、必ずしもＮＯＴゲートを用いなくてもよい。
（第７実施形態）
本発明の第７の実施形態に係る遅延制御装置を、図１３を用いて以下に説明する。図１３は、本実施形態の遅延制御装置７００の構成を示すブロック図である。本実施形態の遅延制御装置７００は、少ない個数のＮＯＴゲート１０７を用いて第１実施形態の遅延制御装置１００と同程度の遅延時間を実現するように構成されたものである。第１実施形態の遅延制御装置１００では、第１信号経路部１１０及び第２信号経路部１２０が、それぞれ４つの信号経路を備え、それぞれの信号経路が０、２、４、６個（異なる０または偶数個）のＮＯＴゲート１０７を縦続接続していた。これにより、第１信号経路部１１０及び第２信号経路部１２０とも、それぞれ１２個ずつのＮＯＴゲート１０７を必要としていた。
これに対し本実施形態の遅延制御装置７００では、第１信号経路部７１０及び第２信号経路部７２０とも、６個ずつのＮＯＴゲート１０７を用いて構成されている。第１信号経路部７１０では、６個のＮＯＴゲート１０７を縦続接続して信号経路７１４を形成するとともに、信号経路７１４の途中から信号経路７１１〜７１３を分岐させている。すなわち、信号経路７１１は、第１入力端子１０１から入力後ＮＯＴゲート１０７を通過する前に信号経路７１４から分岐されて第１出力側スイッチ１３１に接続される。また、信号経路７１２は、２個のＮＯＴゲート１０７を通過した地点で信号経路７１４から分岐されて第１出力側スイッチ１３１に接続される。さらに、信号経路７１３は、４個のＮＯＴゲート１０７を通過した地点で信号経路７１４から分岐されて第１出力側スイッチ１３１に接続される。
上記のように、６個のＮＯＴゲート１０７を縦続接続した信号経路７１４と、該信号経路７１４の途中から分岐させて信号経路７１１〜７１３を形成することにより、第１実施形態の遅延制御装置１００と同様に、それぞれＮＯＴゲート１０７を０、２、４、６個通過する信号経路７１１〜７１４を有する第１信号経路部７１０を形成することができる。第２信号経路部７２０も同様の構成とすることで、本実施形態の遅延制御装置７００は、第１実施形態の遅延制御装置１００の半分の個数のＮＯＴゲート１０７を用いて、第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間を第１実施形態と同程度に実現することができる。なお、本実施形態の第１信号経路部７１０および第２信号経路部７２０は、第２実施形態の構成にも適用することができる。すなわち、第２実施形態のように第１入力側スイッチ２３３および第２入力側スイッチ２３４を設け、第１入力側スイッチ２３３（第２入力側スイッチ２３４）の一方の接続端の一つの端子と第１出力端１０３（第２出力端１０４）との間に、６個のＮＯＴゲート１０７を縦続接続した信号経路７１４（信号経路７２４）を配置するとともに、第１入力側スイッチ２３３（第２入力側スイッチ２３４）の一方の接続端の他の端子から出る信号経路を、信号経路７１４（信号経路７２４）上の２個のＮＯＴゲートを通過した地点、４個のＮＯＴゲートを通過した地点、６個のＮＯＴゲートを通過した地点、で信号経路７１４（信号経路７２４）と合流させてもよい。
（第８実施形態）
本発明の第８の実施形態に係る遅延制御装置を、図１４を用いて以下に説明する。図１４は、本実施形態の遅延制御装置８００の構成を示すブロック図である。本実施形態の遅延制御装置８００は、少ない個数のＮＯＴゲート１０７を用いて第４実施形態の遅延制御装置４００と同程度の遅延時間を実現するように構成されたものである。本実施形態の第１信号経路部８１０は、６個のＮＯＴゲート１０７を用いて第７実施形態の第１信号経路部７１０と同様の信号経路７１１〜７１４を形成した第１サブ信号経路部と、７個のＮＯＴゲート１０７を用いて信号経路８１１〜８１４からなる第２サブ信号経路部を有している。
第１信号経路部８１０の第２サブ信号経路部は、７個のＮＯＴゲート１０７を縦続接続して信号経路８１４を形成するとともに、信号経路８１４の途中から信号経路８１１〜８１３を分岐させている。すなわち、信号経路８１１は、第１入力端１０１から入力後１個のＮＯＴゲート１０７を通過した地点で信号経路８１４から分岐されて第１出力側スイッチ４３１に接続される。また、信号経路８１２は、３個のＮＯＴゲート１０７を通過した地点で信号経路８１４から分岐されて第１出力側スイッチ４３１に接続される。さらに、信号経路８１３は、５個のＮＯＴゲート１０７を通過した地点で信号経路８１４から分岐されて第１出力側スイッチ４３１に接続される。
第１サブ信号経路部と同様に、７個のＮＯＴゲート１０７を縦続接続した信号経路８１４と、該信号経路８１４の途中から分岐させて信号経路８１１〜８１３を形成することにより、それぞれＮＯＴゲート１０７を１、３、５、７個通過する信号経路８１１〜８１４を有する第１信号経路部８１０の第２サブ信号経路部を形成することができる。第２信号経路部８２０も同様の構成とする。これにより、本実施形態の遅延制御装置８００は、第４実施形態の遅延制御装置４００の半分以下の個数のＮＯＴゲート１０７を用いて、第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間を第４実施形態と同程度に実現することができる。
なお、本実施形態の第１信号経路部８１０および第２信号経路部８２０は、第５実施形態の構成（図８）にも適用することができる。すなわち、第５実施形態のように、第１入力側スイッチ５３３および第２入力側スイッチ５３４を設ける。そして、第１信号経路部８１０についていえば、第１入力側スイッチ５３３の一方の接続端の一つの端子と第１出力端１０３との間に６個のＮＯＴゲート１０７を縦続接続した信号経路７１４を配置するとともに、第１入力側スイッチ５３３の一方の接続端の他の端子から出る信号経路を、信号経路７１４上の２個のＮＯＴゲートを通過した地点、４個のＮＯＴゲートを通過した地点、６個のＮＯＴゲートを通過した地点、で信号経路７１４と合流させる。また、第１入力側スイッチ５３３の一方の接続端の他の一つの端子と第１出力端１０３との間に７個のＮＯＴゲート１０７を縦続接続した信号経路８１４を配置するとともに、第１入力側スイッチ５３３の一方の接続端の他の端子から出る信号経路を、信号経路８１４上の２個のＮＯＴゲートを通過した地点、４個のＮＯＴゲートを通過した地点、６個のＮＯＴゲートを通過した地点、で信号経路８１４と合流させる。また、第２信号経路部８２０についても、同様に、６個のＮＯＴゲート１０７を縦続接続した信号経路７２４、７個のＮＯＴゲート１０７を縦続接続した信号経路８２４を、第２入力側スイッチ５３４と第２出力端１０４間に配置して構成する。
（第９実施形態）
本発明の第９の実施形態に係る遅延制御装置を、図１５を用いて以下に説明する。図１５は、本実施形態の遅延制御装置９００の構成を示すブロック図である。本実施形態の遅延制御装置９００は、第８の実施形態例よりもさらに少ない個数のＮＯＴゲート１０７を用いて第４実施形態の遅延制御装置４００と同程度の遅延時間を実現するように構成されたものである。本実施形態では、複数個（本実施形態では７個）のＮＯＴゲート１０７を縦続接続して信号経路８１４（第１主信号経路）を構成し、これら７個のＮＯＴゲートの奇数番目のＮＯＴゲート、すなわち、１番目、３番目、５番目、および７番目のＮＯＴゲート１０７に入る前で信号経路を分岐させて信号経路７１１、７１２，７１３、７１４を構成するとともに、偶数番目のＮＯＴゲート、すなわち、２番目、４番目、および６番目ＮＯＴゲート１０７に入る前で信号経路を分岐させて信号経路８１１、８１２、８１３を構成する。信号経路７１１、７１２，７１３、７１４は、異なる０又は偶数個（それぞれ０個、２個、４個、６個）のＮＯＴゲート７を通過し、第１サブ信号経路部を構成する。また、信号経路８１１、８１２、８１３、８１４は、異なる奇数個（それぞれ１個、３個、５個、７個）のＮＯＴゲート１０７を通過し、第２サブ信号経路部を構成する。第２信号経路部９２０についても、複数個のＮＯＴゲート１０７を縦続接続した信号経路８２４（第２主信号経路）を同様に分岐させて構成する。
本実施形態の遅延制御装置９００は、第８実施形態の遅延制御装置８００よりもさらに少ないＮＯＴゲート１０７を用いて、第１出力パルス信号１３と第２出力パルス信号１４との間の相対的な遅延時間を第４実施形態と同程度に実現することができる。なお、本実施形態の第１信号経路部９１０および第２信号経路部９２０は、第５実施形態の構成にも適用することができる。すなわち、第５実施形態のように、第１入力側スイッチ５３３および第２入力側スイッチ５３４を、それぞれ第１信号経路部９１０および第２信号経路部９２０の入力側に接続することも可能である。
本実施の形態における記述は、本発明に係る遅延制御装置の一例を示すものであり、これに限定されるものではない。本実施の形態における遅延制御装置の細部構成及び詳細な動作などに関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
１ 演算処理装置
１１ 第１入力パルス信号
１２ 第２入力パルス信号
１３ 第１出力パルス信号
１４ 第２出力パルス信号
１００、２００、３００、４００、５００、６００、７００、８００、９００ 遅延制御装置
１０１ 第１入力端
１０２ 第２入力端
１０３ 第１出力端
１０４ 第２出力端
１０５、４０５、７０５、８０５、９０５ 遅延制御回路
１０６ 制御部
１０７ ＮＯＴゲート
１１０、４１０、７１０、８１０、９１０ 第１信号経路部
１１１〜１１４、１２１〜１２４、４１１〜４１４、４２１〜４２４、７２１〜７２４、８２１〜８２４ 信号経路
１２０、４２０、７２０、８２０、９２０ 第２信号経路部
１３１、４３１ 第１出力側スイッチ
１３２、４３２ 第２出力側スイッチ
２３３、５３３ 第１入力側スイッチ
２３４、５３４ 第２入力側スイッチ

Claims (21)

  1. 第１入力パルス信号と第２入力パルス信号とを入力し、相対的な遅延時間が所定の目標値に近い第１出力パルス信号と第２出力パルス信号とを出力する遅延制御装置であって、
    前記第１入力パルス信号を入力する第１入力端と、
    前記第２入力パルス信号を入力する第２入力端と、
    前記第１出力パルス信号を出力する第１出力端と、
    前記第２出力パルス信号を出力する第２出力端と、
    遅延時間の異なる信号経路を２以上有する第１信号経路部と、
    遅延時間の異なる信号経路を２以上有する第２信号経路部と、
    前記第１信号経路部の２以上の信号経路のそれぞれの一端を接続する２以上の端子からなる一方の接続端と１端子からなる他方の接続端とを有する第１スイッチと、
    前記第２信号経路部の２以上の信号経路のそれぞれの一端を接続する２以上の端子からなる一方の接続端と１端子からなる他方の接続端とを有する第２スイッチと、
    前記第１出力パルス信号と前記第２出力パルス信号との間の相対的な遅延時間が前記目標値に近くなるように、前記第１スイッチの前記一方の接続端のいずれか１つの端子を選択して前記第１スイッチの前記他方の接続端の端子に接続させるとともに、前記第２スイッチの前記一方の接続端のいずれか１つの端子を選択して前記第２スイッチの前記他方の接続端の端子に接続させるための制御信号を前記第１スイッチ及び前記第２スイッチにそれぞれ出力する制御部と、を備え、
    前記第１信号経路部と前記第１スイッチとが前記第１入力端と前記第１出力端との間に接続され、
    前記第２信号経路部と前記第２スイッチとが前記第２入力端と前記第２出力端との間に接続されている
    ことを特徴とする遅延制御装置。
  2. 前記第１信号経路部および／または第２信号経路部の信号経路は、０または１個以上の縦続接続されたＮＯＴゲートを信号経路上に設けることにより、前記遅延時間が各信号経路間で異なるように構成されている
    ことを特徴とする請求項１に記載の遅延制御装置。
  3. 前記制御部は、
    前記第１入力パルス信号が非反転信号であるか反転信号であるかに応じて、それぞれ、前記第１スイッチを前記第１信号経路部の中の０または偶数個のＮＯＴゲートを通過する信号経路の一つ又は奇数個のＮＯＴゲートを通過する信号経路の一つに接続するとともに、前記第２入力パルス信号が非反転信号であるか反転信号であるかに応じて、それぞれ、前記第２スイッチを前記第２信号経路部の中の０または偶数個のＮＯＴゲートを通過する信号経路の一つ又は奇数個のＮＯＴゲートを通過する信号経路の一つに接続する
    ことを特徴とする請求項２に記載の遅延制御装置。
  4. 前記第１信号経路部の２以上の信号経路は、それぞれの出力側が前記第１スイッチの前記一方の接続端に接続され、入力側が合流されて前記第１入力端に接続され、
    前記第１スイッチの前記他方の接続端が前記第１出力端に接続され、
    前記第２信号経路部の２以上の信号経路は、それぞれの出力側が前記第２スイッチの前記一方の接続端に接続され、入力側が合流されて前記第２入力端に接続され、
    前記第２スイッチの前記他方の接続端が前記第２出力端に接続されている
    ことを特徴とする請求項１乃至３のいずれか１項に記載の遅延制御装置。
  5. 前記第１スイッチの前記他方の接続端が前記第１入力端に接続され、
    前記第１信号経路部の２以上の信号経路は、それぞれの入力側が前記第１スイッチの前記一方の接続端に接続されるとともに出力側が合流されて前記第１出力端に接続され、
    前記第２スイッチの前記他方の接続端が前記第２入力端に接続され、
    前記第２信号経路部の２以上の信号経路は、それぞれの入力側が前記第２スイッチの前記一方の接続端に接続されるとともに出力側が合流されて前記第２出力端に接続されている
    ことを特徴とする請求項１乃至３のいずれか１項に記載の遅延制御装置。
  6. 前記第１スイッチ及び前記第２スイッチを２つずつ設けてそれぞれを前記第１信号経路部の入力側と出力側及び前記第２信号経路部の入力側と出力側に接続し、
    前記第１信号経路部の入力側に接続された前記第１スイッチの前記他方の接続端が前記第１入力端に接続されるとともに前記第１信号経路部の出力側に接続された前記第１スイッチの前記他方の接続端が前記第１出力端に接続され、
    前記第２信号経路部の入力側に接続された前記第２スイッチの前記他方の接続端が前記第２入力端に接続されるとともに前記第２信号経路部の出力側に接続された前記第２スイッチの前記他方の接続端が前記第２出力端に接続されている
    ことを特徴とする請求項１乃至３のいずれか１項に記載の遅延制御装置。
  7. 前記第１入力パルス信号は非反転信号であり、
    前記第１信号経路部は、前記２以上の信号経路のそれぞれが、異なる０または偶数個のＮＯＴゲートを通過するように構成されている
    ことを特徴とする請求項１乃至６のいずれか１項に記載の遅延制御装置。
  8. 前記第１入力パルス信号は反転信号であり、
    前記第１信号経路部は、前記２以上の信号経路のそれぞれが、異なる奇数個のＮＯＴゲートを通過するように構成されている
    ことを特徴とする請求項１乃至６のいずれか１項に記載の遅延制御装置。
  9. 前記第１入力パルス信号は非反転信号または反転信号であり、
    前記第１信号経路部は、それぞれ異なる０または偶数個のＮＯＴゲートを通過する２以上の信号経路からなる第１サブ信号経路部と、それぞれ異なる奇数個のＮＯＴゲートを通過する２以上の信号経路からなる第２サブ信号経路部とを有しており、
    前記制御部は、前記第１入力パルス信号が非反転信号のときは、前記第１サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力し、前記第１入力パルス信号が反転信号のときは、前記第２サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力する
    ことを特徴とする請求項１乃至６のいずれか１項に記載の遅延制御装置。
  10. 前記第２入力パルス信号は非反転信号であり、
    前記第２信号経路部は、前記２以上の信号経路のそれぞれが、異なる０または偶数個のＮＯＴゲートを通過するように構成されている
    ことを特徴とする請求項１乃至９のいずれか１項に記載の遅延制御装置。
  11. 前記第２入力パルス信号は反転信号であり、
    前記第２信号経路部は、前記２以上の信号経路のそれぞれが、異なる奇数個のＮＯＴゲートを通過するように構成されている
    ことを特徴とする請求項１乃至９のいずれか１項に記載の遅延制御装置。
  12. 前記第２入力パルス信号は非反転信号または反転信号であり、
    前記第２信号経路部は、それぞれ異なる０または偶数個のＮＯＴゲートを通過する２以上の信号経路からなる第３サブ信号経路部と、それぞれ異なる奇数個のＮＯＴゲートを通過する２以上の信号経路からなる第４サブ信号経路部とを有しており、
    前記制御部は、前記第２入力パルス信号が非反転信号のときは、前記第３サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力し、前記第２入力パルス信号が反転信号のときは、前記第４サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力する
    ことを特徴とする請求項１乃至９のいずれか１項に記載の遅延制御装置。
  13. 前記第１入力パルス信号は非反転信号であり、
    前記第１信号経路部は、
    Ｎ1個（Ｎ1は２以上の偶数）のＮＯＴゲートを縦続接続した第１主信号経路と、
    前記Ｎ1個のＮＯＴゲートのうちのＭ1個目（Ｍ1＝１，３，・・・，Ｎ1−１）の直前で前記第１主信号経路から分岐する分岐信号経路、または前記Ｎ1個のＮＯＴゲートのうちのＬ1個目（Ｌ1＝２，４，・・・，Ｎ1）の直後で前記第１主信号経路に合流する分岐信号経路と
    を有することを特徴とする請求項１乃至３のいずれか１項に記載の遅延制御装置。
  14. 前記第１入力パルス信号は反転信号であり、
    前記第１信号経路部は、
    Ｎ2個（Ｎ2は３以上の奇数）のＮＯＴゲートを縦続接続した第２主信号経路と、
    前記Ｎ2個のＮＯＴゲートのうちのＭ2個目（Ｍ2＝１，３，・・・，Ｎ2−２）の直後で前記第２主信号経路から分岐する分岐信号経路、または前記Ｎ2個のＮＯＴゲートのうちのＬ2個目（Ｌ2＝２，４，・・・，Ｎ2−１）の直後で前記第２主信号経路に合流する分岐信号経路と
    を有することを特徴とする請求項１乃至３のいずれか１項に記載の遅延制御装置。
  15. 前記第１入力パルス信号は非反転信号または反転信号であり、
    前記第１信号経路部は、
    （１）Ｎ1個（Ｎ1は２以上の偶数）のＮＯＴゲートを縦続接続した第１主信号経路と、前記Ｎ1個のＮＯＴゲートのうちのＭ1個目（Ｍ1＝１，３，・・・，Ｎ1−１）の直前で前記第１主信号経路から分岐する分岐信号経路、または前記Ｎ1個のＮＯＴゲートのうちのＬ1個目（Ｌ1＝２，４，・・・，Ｎ1）の直後で前記第１主信号経路に合流する分岐信号経路、からなる第１サブ信号経路部と、
    （２）Ｎ2個（Ｎ2は３以上の奇数）のＮＯＴゲートを縦続接続した第２主信号経路と、
    前記Ｎ2個のＮＯＴゲートのうちのＭ2個目（Ｍ2＝１，３，・・・，Ｎ2−２）の直後で前記第２主信号経路から分岐する分岐信号経路、または前記Ｎ2個のＮＯＴゲートのうちのＬ2個目（Ｌ2＝２，４，・・・，Ｎ2−１）の直後で前記第２主信号経路に合流する分岐信号経路からなる第２サブ信号経路部と
    を有しており、
    前記制御部は、前記第１入力パルス信号が非反転信号のときは、前記第１サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力し、前記第１入力パルス信号が反転信号のときは、前記第２サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力する
    ことを特徴とする請求項１乃至３のいずれか１項に記載の遅延制御装置。
  16. 前記第２入力パルス信号は非反転信号であり、
    前記第２信号経路部は、
    Ｎ3個（Ｎ3は２以上の偶数）のＮＯＴゲートを縦続接続した第３主信号経路と、
    前記Ｎ3個のＮＯＴゲートのうちのＭ3個目（Ｍ3＝１，３，・・・，Ｎ3−１）の直前で前記第３主信号経路から分岐する分岐信号経路、または前記Ｎ3個のＮＯＴゲートのうちのＬ3個目（Ｌ3＝２，４，・・・，Ｎ3）の直後で前記第３主信号経路に合流する分岐信号経路と
    を有することを特徴とする請求項１乃至３及び１３乃至１５のいずれか１項に記載の遅延制御装置。
  17. 前記第２入力パルス信号は反転信号であり、
    前記第２信号経路部は、
    Ｎ4個（Ｎ4は３以上の奇数）のＮＯＴゲートを縦続接続した第４主信号経路と、
    前記Ｎ4個のＮＯＴゲートのうちのＭ4個目（Ｍ4＝１，３，・・・，Ｎ4−２）の直後で前記第４主信号経路から分岐する分岐信号経路、または前記Ｎ4個のＮＯＴゲートのうちのＬ4個目（Ｌ4＝２，４，・・・，Ｎ4−１）の直後で前記第４主信号経路に合流する分岐信号経路と
    を有することを特徴とする請求項１乃至３及び１３乃至１５のいずれか１項に記載の遅延制御装置。
  18. 前記第２入力パルス信号は非反転信号または反転信号であり、
    前記第２信号経路部は、
    （１）Ｎ3個（Ｎ3は２以上の偶数）のＮＯＴゲートを縦続接続した第３主信号経路と、 前記Ｎ3個のＮＯＴゲートのうちのＭ3個目（Ｍ3＝１，３，・・・，Ｎ3−１）の直前で前記第３主信号経路から分岐する分岐信号経路、または前記Ｎ3個のＮＯＴゲートのうちのＬ3個目（Ｌ3＝２，４，・・・，Ｎ3）の直後で前記第３主信号経路に合流する分岐信号経路、からなる第３サブ信号経路部と、
    （２）Ｎ4個（Ｎ4は３以上の奇数）のＮＯＴゲートを縦続接続した第４主信号経路と、
    前記Ｎ4個のＮＯＴゲートのうちのＭ4個目（Ｍ4＝１，３，・・・，Ｎ4−２）の直後で前記第４主信号経路から分岐する分岐信号経路、または前記Ｎ4個のＮＯＴゲートのうちのＬ4個目（Ｌ4＝２，４，・・・，Ｎ4−１）の直後で前記第４主信号経路に合流する分岐信号経路からなる第４サブ信号経路部と、
    を有しており、
    前記制御部は、前記第２入力パルス信号が非反転信号のときは、前記第３サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力し、前記第２入力パルス信号が反転信号のときは、前記第４サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力する
    ことを特徴とする請求項１乃至３及び１３乃至１５のいずれか１項に記載の遅延制御装置。
  19. 前記第１入力パルス信号は非反転信号または反転信号であり、
    前記第１信号経路部は、複数のＮＯＴゲートを縦続接続した第１主信号経路を有するとともに、
    （１）前記第１主信号経路の途中から分岐しまたは前記第１主信号経路の全体を通過することにより、前記第１主信号経路の入力側から前記第１スイッチの前記一方の接続端までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第１サブ信号経路部と、前記第１主信号経路の途中から分岐しまたは前記第１主信号経路の全体を通過することにより、前記第１主信号経路の入力側から前記第１スイッチの前記一方の接続端までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第２サブ信号経路部、または、
    （２）前記第１主信号経路の途中から合流しまたは前記第１主信号経路の全体を通過することにより、前記第１スイッチの前記一方の接続端から前記第１主信号経路の出力側までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第１サブ信号経路部と、前記第１主信号経路の途中から合流しまたは前記第１主信号経路の全体を通過することにより、前記第１スイッチの前記一方の接続端から前記第１主信号経路の出力側までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第２サブ信号経路部、
    を有しており、
    前記制御部は、前記第１入力パルス信号が非反転信号のときは、前記第１サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力し、前記第１入力パルス信号が反転信号のときは、前記第２サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第１スイッチに出力する
    ことを特徴とする請求項１乃至３のいずれか１項に記載の遅延制御装置。
  20. 前記第２入力パルス信号は非反転信号または反転信号であり、
    前記第２信号経路部は、複数のＮＯＴゲートを縦続接続した第２主信号経路を有するとともに、
    （１）前記第２主信号経路の途中から分岐しまたは前記第２主信号経路の全体を通過することにより、前記第２主信号経路の入力側から前記第２スイッチの前記一方の接続端までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第３サブ信号経路部と、前記第２主信号経路の途中から分岐しまたは前記第２主信号経路の全体を通過することにより、前記第２主信号経路の入力側から前記第２スイッチの前記一方の接続端までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第４サブ信号経路部、または、
    （２）前記第２主信号経路の途中から合流しまたは前記第２主信号経路の全体を通過することにより、前記第２スイッチの前記一方の接続端から前記第２主信号経路の出力側までの間に異なる偶数個のＮＯＴゲートを通過する複数の信号経路からなる第３サブ信号経路部と、前記第２主信号経路の途中から合流しまたは前記第２主信号経路の全体を通過することにより、前記第２スイッチの前記一方の接続端から前記第２主信号経路の出力側までの間に異なる奇数個のＮＯＴゲートを通過する複数の信号経路からなる第４サブ信号経路部、
    を有しており、
    前記制御部は、前記第２入力パルス信号が非反転信号のときは、前記第３サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力し、前記第２入力パルス信号が反転信号のときは、前記第４サブ信号経路部の中の１つの信号経路を選択させる制御信号を前記第２スイッチに出力する
    ことを特徴とする請求項１乃至３及び請求項１９のいずれか１項に記載の遅延制御装置。
  21. 前記第１信号経路部、第２信号経路部、第１スイッチ、第２スイッチ、及び制御部が、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）内に構成されていることを特徴とする請求項１乃至２０のいずれか１項に記載の遅延制御装置。
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