JPH10135801A - 遅延回路及び信号遅延用集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 遅延時間の変更設定が可能な遅延回路におい
て、線路における信号伝達速度の影響を無くして微小な
遅延時間の変更設定が可能な遅延回路10とする。 【解決手段】 ゲート回路17をセレクタ15の出力端子に
接続してゲート回路17とセレクタ15とを組み合わせた遅
延素子12の複数個を有し、各遅延素子12における各セレ
クタ15の一入力端子が各々クロックラインに接続され、
各遅延素子12におけるゲート回路17の出力端子が他の遅
延素子12におけるセレクタ15の残る入力端子に接続され
て各遅延素子12が直列とされ、各遅延素子12を接続した
クロックラインの入力端子が信号入力端子21であって、
直列とした遅延素子12の内、最終段である遅延素子12の
出力端子を信号出力端子23とした遅延回路10とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微小単位時間を調
整する遅延回路に関するものであり、尚詳しくは、遅延
時間を調整して信号のタイミングを合わせることや、微
小時間差の計測を可能とする集積回路に関するものであ
る。

【０００２】

【従来の技術】今日、特定の信号と他の信号とのタイミ
ングを所望とするために、種々の遅延回路が用いられて
いる。この遅延回路としては、従来、設定した遅延時間
だけ特定の信号を送らせる遅延素子の１個又は複数個を
特定信号の線路に組み込むことが多かった。

【０００３】又、近年、遅延時間の調整変更を可能とす
る遅延回路としては、図５に示すような回路が使用され
ている。この遅延回路10は、多数個の遅延素子11を直列
に接続し、セレクタ35を用いて入力信号を通過させる遅
延素子11の数、即ち遅延時間を変更可能とするものであ
る。

【０００４】即ち、図５に示したように、セレクタ35の
第０入力端子Ｄ0を信号入力端子21に、セレクタ35の第
１入力端子Ｄ1を１番目の遅延素子11-1を介して信号入
力端子21に、セレクタ35の第２入力端子Ｄ2を１番目の
遅延素子11-1及び２番目の遅延素子11-2を介して信号入
力端子21に、セレクタ35の第３入力端子Ｄ3を１番目の
遅延素子11-1乃至３番目の遅延素子11-3を介して信号入
力端子21に接続するように、順次、直列とした遅延素子
11-1，11-2，…の接続部を各々セレクタ35の入力端子に
接続すると共に、セレクタ35の制御端子Ｓをコントロー
ラ31に接続し、セレクタ35の出力端子Ｄoutを遅延回路1
0の信号出力端子23とするものである。

【０００５】そして、この遅延回路10では、制御入力端
子25から選択信号を入力すれば、この選択信号に基づい
てコントローラ31からセレクタ35の制御端子Ｓに切換制
御信号が出力され、セレクタ35は各入力端子Ｄ0，Ｄ1，
Ｄ2，…，Ｄnの内の特定の入力端子のみをセレクタ35の
出力端子に接続するものとしている。このように、制御
入力端子25に入力する選択信号に基づいて、セレクタ35
の入力端子と出力端子との接続を選択し、例えば、第０
入力端子Ｄ0を出力端子ＤOUTに接続すれば、この遅延回
路10の信号出力端子23に出力される信号は、信号入力端
子21に入力される信号に対して遅延時間が０となり、セ
レクタ35の第１入力端子Ｄ1をセレクタ35の出力端子ＤO
UTに接続するときは、第１遅延素子11で設定された遅延
時間だけ信号出力端子23に出力される信号は遅れること
となる。又、セレクタ35の第２入力端子Ｄ2をセレクタ3
5の出力端子ＤOUTに接続するときは、第１遅延素子11で
設定された遅延時間と第２遅延素子11の遅延時間との和
だけ遅れた信号が信号出力端子23から出力され、セレク
タ35の入力端子を選択することにより、信号出力端子23
から出力される信号のタイミングをずらすように遅延時
間の設定変更が可能とされるものである。

【０００６】尚、このように遅延素子11を直列として用
いることにより遅延時間の設定変更を可能とする遅延回
路10では、多くの場合、各遅延素子11の遅延時間を同一
遅延時間となるように予め設定するように設計してい
る。又、各遅延素子11としては、図５に示したように、
複数個のゲート回路を用い、ゲート回路が有する動作遅
延時間を利用することによりゲート回路を遅延素子11と
して使用する場合の他、線路設計により、線路にインダ
クタンス成分を持たせ、線路のＬ成分により信号を送ら
せたり、線路のインダクタンス成分と合わせて線間容量
であるＣ成分をも用いて信号を送らせることにより線路
に遅延素子11を形成することもある。

【０００７】又、他の遅延回路10としては、図６に示す
ように、Ｄ−フリップフロップ19を遅延素子として用い
るものがある。この遅延回路10は、図５に示した遅延素
子11-1，11-2，…に換えてＤ−フリップフロップ19を用
いるものであり、図６に示したように、各Ｄ−フリップ
フロップ19を直列として信号入力端子21に接続し、各Ｄ
−フリップフロップ19のＱ出力端子を次段のＤ入力端子
と共にセレクタ35の各入力端子Ｄ0，Ｄ1，…，Ｄnに接
続し、各Ｄ−フリップフロップ19のクロック端子をまと
めて遅延回路10のクロック入力端子27に接続するもので
ある。

【０００８】尚、Ｄ−フリップフロップ19を直列とする
遅延回路10においても、コントローラ31やセレクタ35
は、図５に示した遅延回路10と同様のものである。従っ
て、このＤ−フリップフロップ19を用いた遅延回路10で
は、１つのＤ−フリップフロップ19毎にクロック入力端
子27に入力されるクロック信号の１パルス時間の時間遅
れが生じ、制御入力端子25から入力する選択信号により
コントローラ31を介してセレクタ35の制御端子Ｓに切換
制御信号を入力し、セレクタ35の入力端子Ｄ0，Ｄ1，Ｄ
2，…，Ｄnと出力端子ＤOUTとの接続を選択することに
より、信号入力端子21に入力された信号を所定時間だけ
遅らせて信号出力端子23から出力させることができるも
のである。

【０００９】そして、このような微小単位時間の遅延を
設定する遅延回路10は、集積回路（以下単にＩＣとい
う）として１チップ化されることが多い。又、このよう
な遅延回路10とするＩＣやその他の特定用途に合わせた
ＩＣであるＡＳＩＣでは、その回路設計に際し、データ
ラインの設定に優先し、クロックラインの設定設計が行
われることがある。

【００１０】このクロックラインは、図７に示すよう
に、ＩＣのクロック入力端子27からクロックバッファと
称されるバッファ29を介してメイントランクやサブトラ
ンクを用いたツリー構造を形成し、フリップフロップな
どの各素子28に基準クロックを供給するようにするもの
である。そして、クロックラインのバッファ29には、出
力インピーダンスを特に小さく設計したバッファ29を用
い、又、メイントランクやサブトランクは、その線路長
や各素子28のＩＣ内における配置場所に基づくブロック
化などを組み合わせ、クロック入力端子27から入力され
たクロック信号が各素子28に到達する時間差を百乃至数
百ピコ秒と極めて小さくし、クロック信号が同時に各素
子28に入力されて各素子28における動作タイミングのズ
レが信号処理に影響しないように設計しているものであ
る。

【００１１】尚、周波数の異なる複数のクロック信号を
用いるＩＣでは、クロック信号の種類に合わせ、各素子
28の配置に合わせて複数のクロックラインを先ず決定
し、所要の素子28を所定のクロックラインに接続すると
共に、各素子28を相互に接続するデータラインの決定を
行うこともあった。

【００１２】

【発明が解決しようとする課題】Ｄ−フリップフロップ
を用いた遅延回路は、フリップフロップの１段につきク
ロック信号の１パルス時間だけ確実に信号を送らせるこ
とができる。しかし、１段のフリップフロップで遅延さ
せる最小時間は、通常、十ナノ秒程度であり、これより
微小単位時間を設定可能とするためには、数百メガヘル
ツ乃至１ギガヘルツ以上の基準周波数信号を発生させる
発振器が必要なため、小型のＩＣ化が困難であった。

【００１３】又、ゲート回路を遅延素子とする遅延回路
では、１ナノ秒程度の微小遅延時間を各遅延素子で設定
することが可能である。しかし、多数個の遅延素子とし
たゲート回路を１個のセレクタに各々接続するには回路
結線が複雑となり、セレクタと各ゲート回路との結線線
路におけるＬ成分やＣ成分によって各ゲート回路の出力
端子からセレクタの入力端子に信号が到達する迄の時間
が問題となることがある。

【００１４】即ち、各遅延素子の遅延時間として１ナノ
秒程度の微小時間を設定する場合、直列とした多数個の
遅延素子の内、Ｘ番目の遅延素子において、当該遅延素
子の入力側とセレクタとの結線線路における信号伝播時
間に対し、当該遅延素子の出力側とセレクタとの結線線
路における信号伝播時間が１ナノ秒程度早くなることが
ある。

【００１５】このため、直列とした多数個の遅延素子に
より入力信号を順次遅延させる遅延回路において、特定
の遅延素子にあっては、この遅延素子を介した信号がこ
の遅延素子を介していない信号よりも遅延時間が少ない
スキューと呼ばれる現象が発生し、微小遅延時間を設定
する遅延回路の設計や製造を極めて困難としていた。

【００１６】

【課題を解決するための手段】本発明は、ゲート回路を
セレクタの出力端子に接続してゲート回路とセレクタと
を組み合わせた遅延素子の複数個を使用し、各遅延素子
における各セレクタの一入力端子を各々クロックライン
に接続し、各遅延素子におけるゲート回路の出力端子を
他の遅延素子におけるセレクタの残る入力端子に接続し
て各遅延素子を直列とし、各遅延素子を接続したクロッ
クラインの入力端子が信号入力端子とされ、直列とした
遅延素子の内、最終段である遅延素子の出力端子が信号
出力端子とされる遅延回路を形成するものである。

【００１７】又、多数個のセレクタを基板に配置し、信
号入力ラインは信号入力端子からの信号が各素子に同時
に到達するクロックラインと同様のライン設計を行って
各セレクタを信号入力端子に接続するものとし、更に各
セレクタの出力側に各々ゲート回路を配置接続するもの
とし、このゲート回路の出力端子をセレクタの入力端子
に接続することにより各ゲート回路を各々セレクタを介
して直列とするものとし、最終段としたゲート回路の出
力端子を信号出力端子として遅延回路を形成する集積回
路とするものである。

【００１８】このように、セレクタとゲート回路とを用
いた遅延素子は、ゲート回路の動作遅延時間を用いるこ
とにより、極めて短時間の遅延時間を各遅延素子におい
て設定することができる。又、この遅延回路では、各遅
延素子をクロックラインに接続している故、クロックラ
インの入力端子である信号入力端子から入力された信号
を極めて小さな時間差で各遅延素子に到達させることが
できる。

【００１９】そして、各遅延素子を直列とし、最終段と
した遅延素子の出力端子を信号出力端子とする故、各遅
延素子にほぼ同時に到達した信号の内、直列とした遅延
素子の何番目の遅延素子に入力される信号をクロックラ
インから取り込むかにより信号出力端子までの遅延素子
の数に応じて順次出力信号の出力タイミングを遅らせ、
微小時間差の設定であっても、スキューを生じさせずに
遅延時間を各遅延素子の遅延時間に合わせて任意に設定
することができる。

【００２０】又、基板に多数個のセレクタを配置し、入
力端子から各セレクタに入力信号が同時に到達するライ
ン設計を行うことは、このライン設計をセレクタの配置
と合わせて優先的に行うことにより、クロックラインと
同様に各素子に殆ど同時に信号を入力することが可能で
あり、入力信号が各セレクタに到達するときの時間差を
例えば１ナノ秒よりも小さい極めて短時間の時間差とす
ることが容易に可能となる。

【００２１】そして、セレクタの出力側にゲート回路を
配置接続することにより、ゲート回路の動作遅延時間を
もって遅延時間を設定し、極めて短い時間を遅延時間と
する遅延素子を多数個直列に接続して形成することが容
易にできることになる。更に、多数個の遅延素子を直列
に接続するに際し、各ゲート回路の出力端子と各セレク
タの入力端子との接続線を短くすることが容易となり、
この接続線とする線路のＬ成分などを小さくする設定や
設計も容易となる。このため、遅延素子を通過させて入
力信号を遅延させるに際し、信号が通過する遅延素子の
数に応じて信号の遅延時間を順次変化させる際の遅延変
化時間のバラツキを小さくすることができる。

【００２２】

【発明の実施の形態】本発明に係る遅延回路の実施の形
態は、ＡＳＩＣなどのＩＣとして組み上げる遅延回路で
ある。この遅延回路は、基板に多数個の二入力切換型の
セレクタを配置し、図１に示すように、この各セレクタ
15の一入力端子をまとめて信号入力端子21に接続するこ
とにより遅延回路10への信号入力ライン41を形成し、各
セレクタ15とゲート回路17とを組み合わせて遅延素子12
とするものである。

【００２３】この信号入力ライン41は、複数個の遅延素
子12をもってグループとし、信号入力端子21から、出力
インピーダンスの小さなバッファ29を介した信号をメイ
ントランクから分岐した複数のサブトランクにより各グ
ループに送るものとし、各サブトランクから分岐したブ
ランチにより各セレクタ15の入力端子を接続するもので
ある。

【００２４】即ち、ＩＣ内の遅延回路10を形成する全て
の遅延素子12におけるセレクタ15に信号入力端子21から
入力した信号が到達するまでの時間差を極力小さくし、
信号入力ライン41をクロックラインと同様のツリー構造
とした信号入力ライン41とすることにより、信号入力端
子21からの信号を各セレクタ15に同時に到達させるよう
に送ることができるように定めるものである。

【００２５】尚、複数個の遅延素子12をもって形成する
グループは、基板上において近接した位置に配置される
複数個のセレクタ15をもって構成することが好ましい。
そして、各セレクタ15の出力端子をゲート回路17を介し
て他のセレクタ15の残る入力端子に接続し、セレクタ15
の数と同数のゲート回路17を直列に接続して信号伝達ラ
イン45を形成するものである。

【００２６】即ち、セレクタ15とゲート回路17とを組み
合わせて遅延素子12とし、初段の遅延素子12におけるセ
レクタ15の一入力端子は接地し、最終段の遅延素子12に
おけるゲート回路17の出力端子を信号出力端子23に接続
してこのゲート回路17の出力端子を遅延回路10の信号出
力端子23とするものである。尚、各遅延素子12は、１個
のセレクタ15と１個のゲート回路17とで構成する場合に
限ることなく、１個のセレクタ15と複数個の直列とした
ゲート回路17とにより構成して各遅延素子12の遅延時間
を設定することもある。

【００２７】又、多数の遅延素子12を直列として信号伝
達ライン45を形成するに際し、相互に接続する遅延素子
12は、適宜相互に近接する遅延素子12を順次接続するも
のとし、信号伝達ライン45を形成する各遅延素子12間に
おける信号伝播時間を短く、且つ、伝播時間差を極力小
さくするものである。そして、コントローラ31は、制御
入力端子25からの選択信号に基づき、各遅延素子12にお
けるセレクタ15の入力端子を切り換える制御信号を各遅
延素子12に出力するものである。

【００２８】尚、このコントローラ31は、制御信号を各
遅延素子12に出力するに際し、ｍ番目の遅延素子12にお
けるセレクタ15を信号入力ライン41への接続から前段の
遅延素子12への接続に切り換えるに際し、ｍ番目以降最
終段までの各遅延素子12の接続を信号入力ライン41から
前段の遅延素子12に切り換えるように制御信号を出力す
るものである。

【００２９】このように、この遅延回路10では、信号入
力ライン41をＩＣのクロックラインと同一設計としたラ
インで形成し、いわゆるクロックラインと称される各素
子への到達時間差が極めて小さなラインに各遅延素子12
を接続し、各遅延素子12におけるセレクタ15に信号入力
端子21から入力された信号が伝達されるまでの時間差を
極力小さくする故、信号入力端子21から入力された信号
が各遅延素子12に到達するまでの時間差を０．数ナノ秒
などの短時間とするＩＣを形成することができる。

【００３０】そして、このように、一般にクロックライ
ンと呼ばれる各素子への到達時間差の極めて小さく設定
したラインと同一設計としたラインをもって信号入力ラ
イン41とし、信号伝達ライン45は、ゲート回路17を用い
た遅延素子12を直列とし、各遅延素子12に殆ど同時に入
力される入力信号の何れかを制御信号により選択して信
号出力端子23に出力する故、直列とした遅延素子12の内
の何番目の遅延素子12から入力信号を取り込むか、即
ち、信号入力端子21から入力された信号が信号出力端子
23から出力されるまでに通過する遅延素子12の数を決定
すれば、信号出力端子23から出力される信号のタイミン
グを変化させることができ、この信号が通過する遅延素
子12の数を増加させると信号出力端子23に到達する時間
が順次確実に遅れることとなる。そして、このとき前段
の遅延素子12におけるセレクタ15を信号入力ライン41か
ら遅延素子12に順次接続を切り換えることにより、スキ
ューを生じさせることなく、遅延時間を順次大きくして
信号出力端子23から出力することができるものである。

【００３１】更に、信号伝達ライン45を形成する各遅延
素子12間の信号伝播時間や信号伝播時間差を小さく設定
し、各遅延素子12にはゲート回路17を用いている故、各
遅延素子12による遅延時間を１ナノ秒乃至数ナノ秒と極
めて短い単位時間とすることが容易に可能であり、又、
遅延素子12を１段づつ順次増加させた場合の各増加遅延
時間にバラツキが少なく、作動させる遅延素子12の数に
応じて一定単位の遅延時間の増加を設定することを確実
に可能とする遅延回路10とすることができるものであ
る。

【００３２】尚、信号伝達ライン45を構成する遅延素子
12の数は、多数個とすることにより微小短時間をもって
最大遅延時間を大きくすることができるも、用途に合わ
せ、所要の複数個をもって信号伝達ライン45を形成すれ
ば足りる場合もある。このように、１ナノ秒程度乃至数
ナノ秒の単位時間で順次入力信号を遅延制御することが
できる遅延回路10は、デジタル映像信号のごとく、パル
ス幅が数十ナノ秒乃至百ナノ秒程度されるパルス信号を
制御又は処理するに際し、この遅延回路10とするＩＣを
画像信号処理回路に組み込むことにより、制御信号など
と被制御信号などとのタイミングを調整して効率的な画
像信号処理などを行うことができる。

【００３３】そして、光通信などにおいて同期した複数
の信号を伝送する際、伝送経路の影響により信号相互間
に数ナノ秒程度の位相差が生じたとき、この位相差を補
正して復調などの信号処理を行うことも容易に可能とな
る。更に、信号出力端子23から出力される信号を１ナノ
秒程度の極めて短時間の単位時間をもって変化させるこ
とができる故、信号出力端子23から出力される信号のタ
イミングを変化させつつ信号出力端子23から出力された
信号と他の信号とを比較することにより、他の信号の変
化のタイミングを微小単位時間で計測することも可能と
なる。

【００３４】又、微小単位時間の計測に際しては、図２
に示すように、信号伝達ライン45を形成する各遅延素子
12から引き出し線を設けることがある。この実施の形態
は、遅延素子12の数に合わせてＤ−フリップフロップ53
を多数個設け、各Ｄ−フリップフロップ53のＤ入力端子
をＩＣの第２入力端子61に接続するものである。

【００３５】尚、この第２入力端子61からバッファ63を
介して各Ｄ−フリップフロップ53に接続するラインも、
クロックラインと同様に、各素子への伝達時間差を小さ
く設定したラインとするものである。そして、各Ｄ−フ
リップフロップ53のクロック入力端子に各々信号伝達ラ
イン45とした各遅延素子12からの引き出し線を接続し、
各Ｄ−フリップフロップ53の出力端子を各々シフトレジ
スタ55に接続するものである。

【００３６】尚、引き出し線により各遅延素子12とＤ−
フリップフロップ53とを接続するに際し、各引き出し線
の信号伝達時間差を極力小さく設定しておけば、各引き
出し線の信号伝達時間はオフセットとして除去し、各Ｄ
−フリップフロップ53でのラッチタイミングを各遅延素
子12で設定した所定単位時間毎にずらしたラッチを各Ｄ
−フリップフロップ53で行わせることができる。

【００３７】更に、この実施の形態では、シフトレジス
タ55の出力端子をデコーダ57を介してカウント出力端子
59に接続するものである。従って、信号入力端子21に基
準とする信号を入力し、初段の遅延素子12から入力信号
を順次各遅延素子12を通過させることにより、図３に示
すように、基準とした信号Ｓ0から微小単位時間づつず
れた多数のサンプルタイミング信号Ｓ1，Ｓ2，…，Ｓn
を形成することができる。

【００３８】そして、この各サンプルタイミング信号Ｓ
1，Ｓ2，…，Ｓnにより第２入力端子61から入力される
信号を各Ｄ−フリップフロップ53でラッチし、この各Ｄ
−フリップフロップ53のデータを読み込み信号入力端子
51から入力される読み込み信号によりシフトレジスタ55
に移せば、シフトレジスタ55の各ビットには、各サンプ
ルタイミング信号が発生したときの第２入力端子61から
入力されている信号の状態に合わせてＬ又はＨのｎビッ
ト信号をデータ信号Ｄとして記憶することができるもの
である。

【００３９】更に、このｎビットのデータ信号Ｄにおけ
るＬの数が、図３に示したように、基準とした信号Ｓ0
と第２入力端子61に入力された信号Ｓdとのズレ量ΔＴ
を示すものであり、デコーダ57によりこのＬ信号の数に
応じた数値をカウント出力端子59から出力すれば、基準
とした信号Ｓ0と第２入力端子61に入力された信号Ｓdと
の入力時間差を求めることができるものである。

【００４０】又、このカウント出力端子59からの信号に
基づき、制御入力端子25から入力する選択信号の値を決
定すれば、信号伝達ライン45により遅延させる時間を定
めることができ、信号入力端子21から入力する信号を第
２入力端子61に入力する信号に正しくタイミングを一致
させる信号として信号出力端子23から出力させることが
できる。

【００４１】尚、デコーダ57は、図２に示したように、
シフトレジスタ55からｎビットパラレルの信号を読み出
し、テーブルなどを用いて遅れ時間の値を出力する場合
のみでなく、カウンタをデコーダ57として用い、シフト
レジスタ55の値をシリアル信号としてデコーダ57に送
り、データ信号ＤにおけるＬ信号又はＨ信号の数をカウ
ントしてこのカウント値をカウント出力端子59から出力
することもある。

【００４２】又、基準となるパルス信号Ｓ0を第２入力
端子61から入力し、信号入力端子21から測定対象とする
信号Ｓdを入力するときは、図４に示すように、測定対
象とする信号Ｓdから単位遅延時間づつ遅れたサンプル
タイミング信号Ｓd1，Ｓd2，…，Ｓdnを形成することが
でき、基準とした信号Ｓ0と測定対象とした信号Ｓdとの
重複時間ΔＴ’を求めることができる。

【００４３】即ち、図２に示したように、遅延回路10に
多数個のＤ−フリップフロップ53を付加することによ
り、容易に２つの信号のタイミングのズレ量をナノ秒の
単位などの微小時間単位で測定することができる。

【００４４】

【発明の効果】請求項１に記載した発明は、ゲート回路
とセレクタとを組み合わせた遅延素子の複数個を有し、
各遅延素子は各々クロックラインに接続され且つ直列に
接続され、最終段である遅延素子の出力端子を信号出力
端子とする遅延回路である故、入力信号が各遅延素子に
同時に入力され、線路における遅延時間の影響を少なく
し、直列とした各遅延素子で定めた微小単位時間づつ遅
延時間を確実に変化させることができ、クロックライン
からの信号を読み込む遅延素子を決定すると、信号を通
過させる遅延素子の数に対応してスキューを生じさせる
ことなく遅延時間を微小変化させることができる。

【００４５】又、請求項２に記載した発明は、多数個の
セレクタに同時に信号が到達する信号入力ラインの設計
を行い、各セレクタに各々ゲート回路を接続し、各ゲー
ト回路をセレクタを介して直列とし、最終段としたゲー
ト回路の出力端子を信号出力端子とする信号遅延用集積
回路である故、スキューを生じさせることなく、且つ、
ＩＣ内の線路を信号が伝播する時間差の影響を受けない
微小単位時間をもって遅延時間の微小変更を設定するこ
とのできる遅延回路として容易に設計製造することがで
きることになる。

【図面の簡単な説明】

【図１】本発明に係る遅延回路のブロックを示す模式
図。

【図２】本発明に係る遅延回路の他の例を示す図。

【図３】本発明に係る遅延回路を用いた計測における各
信号の状態を示す図。

【図４】本発明に係る遅延回路を用いた他の計測法にお
ける各信号の状態を示す図。

【図５】従来の遅延回路の一例を示す図。

【図６】従来の遅延回路の他の例を示す図。

【図７】従来の集積回路におけるクロックラインの一例
を示す図。

【符号の説明】

１０ 遅延回路 １１，１２ 遅延素子 １５ セレクタ １７ ゲート回路 １９ Ｄ−フリップフロップ ２１ 信号入力端子 ２３ 信号出力端子 ２５ 制御入力端子 ２７ クロック入力
端子 ２８ 素子 ２９ バッファ ３１ コントローラ ３５ セレクタ ４１ 信号入力ライン ４５ 信号伝達ライ
ン ５１ 読み込み信号入力端子 ５３ Ｄ−フリップ
フロップ ５５ シフトレジスタ ５７ デコーダ ５９ カウント出力端子 ６１ 第２入力端子 ６３ バッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ゲート回路をセレクタの出力端子に接続
   してゲート回路とセレクタとを組み合わせた遅延素子の
   複数個を有し、各遅延素子における各セレクタの一入力
   端子が各々クロックラインに接続され、各遅延素子にお
   けるゲート回路の出力端子が他の遅延素子におけるセレ
   クタの残る入力端子に接続されて各遅延素子が直列に接
   続されており、各遅延素子を接続したクロックラインの
   入力端子が信号入力端子であって、直列とした遅延素子
   の内、最終段である遅延素子の出力端子を信号出力端子
   としていることを特徴とする遅延回路。
2. 【請求項２】 多数個のセレクタを有し、信号入力ライ
   ンは信号入力端子からの信号が前記各セレクタに同時に
   到達するラインとされ、各セレクタの出力側に各々ゲー
   ト回路を配置接続するものとし、且つ、このゲート回路
   の出力端子を他のセレクタの入力端子に接続することに
   より各ゲート回路をセレクタを介して直列に接続するも
   のとし、最終段としたゲート回路の出力端子を信号出力
   端子とした遅延回路を形成する集積回路としたことを特
   徴とする信号遅延用集積回路。