JP2001257568A - 所定のパルス長の信号パルスを形成する装置 - Google Patents
所定のパルス長の信号パルスを形成する装置Info
- Publication number
- JP2001257568A JP2001257568A JP2001031274A JP2001031274A JP2001257568A JP 2001257568 A JP2001257568 A JP 2001257568A JP 2001031274 A JP2001031274 A JP 2001031274A JP 2001031274 A JP2001031274 A JP 2001031274A JP 2001257568 A JP2001257568 A JP 2001257568A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- register
- pulse
- pulse length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
- G01R31/31858—Delay testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
ール自体で所定のパルス長を有する信号パルスを形成で
きる簡単な構造の装置を提供する。 【解決手段】 可変の遅延素子はインバータの直列回路
から成っており、このインバータにそれぞれレジスタへ
の書き込みのための遅延のない信号区間およびレジスタ
からの読み出しのための遅延のない信号区間が並列に配
置されている。
Description
えたモジュールに信号パルスが外部からテスタを介して
供給され、モジュール内に可変の遅延素子が設けられて
おり、この遅延素子によりトレーニングフェーズで外部
から供給された信号パルスのパルス長が反復測定され、
測定されたパルス長が各レジスタに記憶される、所定の
パルス長の信号パルスを形成する装置に関する。
f-Test)とは、モジュールとして集積された論理回路を
用いて、モジュールまたはモジュールの一部すなわちテ
ストされる装置(いわゆるDUT:Device-Under-Tes
t)を自己テストにかけるモジュール機能である。この
種の自己テストはしばしばDUTの内部で必要な所定の
パルス長を有する信号パルスを記憶することを前提とす
る。このパルス長は“分離時間値”とも称され、例えば
Trcd(rcd:RAS CAS Delay)すなわちワード線
の開放直後に情報をセルフィールドから読み出すことを
指示する時間値であるか、またはTas(as:addres
s set-up)すなわちアドレス調整時間値である。
有する信号パルスはテスタによって外部からDUTに供
給されていた。このことは種々の欠点をもたらしてい
る。すなわちテスタはテストごとに所定のパルス長を有
する信号パルスを必要とするので、新たにDUTに信号
を印加しなければならないのである。場合によっては所
定のパルス長を有する個々の信号パルスを印加するため
に種々のピン(端子)が必要となり、このために多数の
テスタチャネルが必要となる。テクノロジないしプロセ
スの変動によって例えば複数のテスタを複数のDUTの
テストに使用する際に測定エラーが発生することもあ
る。
6号明細書から時間微調整回路が公知であり、この回路
では正確に制御された時間エッジを有する出力信号が粗
い時間エッジを有する入力信号に基づいて形成される。
データバスを介して所望のようにプログラミングされた
ディジタル遅延を定める入力データ信号がアルファレジ
スタへ書き込まれる。アルファレジスタに記憶された値
の最上位ビットはタップ遅延線路へ印加され、これによ
り粗い遅延時間が設定される。アルファレジスタに記憶
された値の下位ビットはアドレスとしてRAMへ送出さ
れ、このRAMは所属の微細な遅延に対するキャリブレ
ーションデータをレジスタを介して同様にタップ遅延線
路へ送出する。タップ遅延線路はここに供給された2つ
のデータに基づいて粗い遅延時間と微細な遅延時間とを
組み合わせ、所望の遅延時間を形成する。フリップフロ
ップおよび位相検出器を用いて、微細な調整エッジを有
する出力信号の信号エッジとクロック信号のエッジとが
相互に配向されるように遅延線路がシミュレートされ
る。キャリブレーションプロセスの結果はRAMおよび
レジスタに記憶される。キャリブレーションにより回路
の自己テストは製造テスト過程中に行われる。
書からは遅延チェーンを有するバッファ回路が公知であ
り、この遅延チェーンの遅延度は調整可能である。遅延
チェーンはインバータの直列回路から形成されている。
に言及した形式の装置を改善し、モジュール自体で所定
のパルス長を有する信号パルスを形成できる簡単な構造
の装置を提供することである。
素子はインバータの直列回路から成っており、このイン
バータにそれぞれレジスタへの書き込みのための遅延の
ない信号区間およびレジスタからの読み出しのための遅
延のない信号区間が並列に配置されている構成により解
決される。
求項に記載されている。
時間値を有する信号パルスの送出を驚くほど簡単に可能
にする。外部のキーはまずテストの開始時に所定のパル
ス長を有する必要な信号パルスをモジュールまたはDU
Tへ供給する。モジュールはこの信号パルスから第1の
時間間隔を固有かつ可変の遅延素子内で反復測定し、そ
の結果を相応のレジスタに記憶する。これは必要な全て
の所定のパルス長、例えばTrcd、Tasなどの全て
に対して行われる。この場合全体では所定のパルス長と
同じ数のレジスタが必要となる。
および信号走行時間の測定のために必要に応じて自身で
形成することができ、その際にテスタを必要としない。
ただしモジュールが信号走行時間を独立に測定し、続い
てテスタにアナログ形式またはディジタル形式で伝送す
るように構成してもよい。
信号パルスのみが外部のテスタから送出される既存の装
置では達成できない一連の利点が得られる。
有する各信号パルスを一度印加するだけでよい。装置を
調整するためにテストチャネルを節約することができ
る。なぜならこのために最大で2個のピンしか必要ない
からである。これらのピンを介して所定のパルス長ない
し分離時間値の全てを外部のテスタから印加することが
できる。モジュールには一度記憶されたパルス長ないし
時間が次のテスト動作まで記憶され、その後問題なく再
生される。テクノロジまたはプロセスの変動による測定
誤差は種々のテスタおよびモジュールの製造時に発生す
るが、実際には考慮されていない。基準尺度として測定
には唯一の可変の容量素子がモジュール自体に必要であ
り、この容量素子は通常、所定のパルス長ないし分離時
間値の全測定に対して使用される。レジスタを用いれば
モジュールは問題なく所定の種々のパルス長ないし時間
値を記憶することができ、しかも必要に応じて外部のテ
スタにこれを出力することができる。
変の遅延素子を使用する点である。この遅延素子は外部
のテスタからモジュールへ印加されるパルス長ないし時
間を反復測定するか、または内部で形成されたパルス長
ないし時間値を測定し、その結果をそのつどレジスタに
記憶する。こうした可変の遅延素子と相応のレジスタ値
とを用いて逆に再度所望の時間間隔をモジュール自体で
再現することもできる。可変の遅延素子は、本発明によ
ればインバータの動作時間を利用して実現される。個々
のインバータの寸法設計は例えば目標とされる最小の分
解能に依存する。インバータで使用される動作時間が短
くなればなるほど、時間分解能は高くなる。場合により
可変の遅延素子は有利には、大きな時間間隔をきわめて
正確に測定しなければならない場合“混合”形式で構成
される。ここで有利には大きな時間間隔に対する比較的
長い動作時間の後に、短い動作時間が大きな時間間隔の
開始領域および終了領域に設けられ、これにより正確な
測定を行うことができる。
スタからの1つまたは複数の時間間隔“トレーニング”
とこれに続いて内部で反復される時間間隔または固有の
内部測定の時間間隔とを比較する。これは例えば当該の
モジュールが時間的なスペシフィケーション値を上回っ
たかまたは下回ったかを判別する場合に行われる。さら
にモジュールによって1つまたは複数の内部時間間隔も
測定および記憶され、続いてディジタルまたはアナログ
のかたちで外部のテスタへ伝送される。
はチップの通常動作に対して使用される。これによりチ
ップの所望の時間特性を外部から設定することができ
る。このことは場合によってはチップの動作中に行うこ
ともできる。
図1には可変の遅延素子を備えた本発明の装置の実施例
が示されている。
おり、この遅延素子は複数のインバータ2から成る。複
数のインバータは相互に直列に接続されており、この直
列回路では整数個の各インバータ2の後方にタップが設
けられており、このタップで取り出されるまでにインバ
ータ2を通って遅延した信号がここからそれぞれ外部へ
案内される。
ために外部信号sig_extをマルチプレクサ3、4
へ印加する。これらのマルチプレクサは制御信号sel
ectにより内部信号sig_intへ切り換えられ
る。このことを以下に詳細に考察する。
ジを有するパルスから成っている。この上昇エッジには
所定の間隔を置いて下降エッジが続いており、これによ
りパルス長が時間値または時間間隔として定められる。
この信号sig_extはマルチプレクサ3を介して可
変の遅延素子1の入力側へ達し、同時にマルチプレクサ
4を介して可変の遅延素子1に対して並列に延在する遅
延のない信号区間5へ達する。これにより可変の遅延素
子1の入力側ないしそのタップと遅延のない区間5との
間に接続されたAND素子6には、一方で可変の遅延素
子1を介して遅延した外部信号sig_extが印加さ
れ、他方では信号区間5を介して遅延のない外部信号s
ig_extが印加される。つまり可変の遅延素子1で
は外部信号sig_extが遅延され、遅延のない信号
区間5では信号は遅延されない。外部信号sig_ex
tのパルス長ないし時間間隔は、この位置で外部信号が
再び0へ降下する場合でも相応のAND素子6が同じ入
力信号すなわち例えば“0”を受信するタップを求める
ことにより測定される。すなわち可変の遅延素子1の所
定のタップで外部信号sig_extが0になると直ち
に、相応のAND素子6が出力信号をデコーダ7に送出
する。このデコーダは測定された時間値に相応するデー
タを所属のレジスタReg1,Reg2,...,Re
gkへ格納する。
の内部で形成された信号はマルチプレクサ3、4へ入力
され、すでにレジスタReg1,Reg2,...,R
egkに記憶されている時間値と比較される。これは特
に予め相応の外部信号sig_extを印加することに
より充分な数の所定のパルス長ないし時間値がレジスタ
Reg1,Reg2,...,Regk内に格納されて
いる場合に可能であり、これによって充分に正確な比較
を行うことができる。レジスタReg1,Reg
2,...,Regkの読み出しは読み出し命令信号R
Dおよび書き込み命令信号WDによって制御可能であ
り、これは書き込み時とは逆の手法で行われる。すなわ
ち読み出し命令信号RDの印加後にレジスタReg1,
Reg2,...,Regkが1〜nデコーダ8を介し
て読み出され、このデコーダはレジスタの内容を別の遅
延のない信号区間10の対応するAND素子9へ供給す
る。これにより対応するレジスタReg1,Reg
2,...,Regkに格納された持続時間に相応する
AND素子9が開放され、出力側OUTで可変の遅延素
子1を介して記憶された持続時間を有する信号が得られ
る。
を示す図である。
Claims (3)
- 【請求項1】 BIST機能を備えたモジュールに信号
パルスが外部からテスタを介して供給され、 モジュール内に可変の遅延素子(1)が設けられてお
り、該遅延素子によりトレーニングフェーズで外部から
供給された信号パルスのパルス長が測定され、 測定されたパルス長が各レジスタ(Reg1,Reg
2,...,Regk)に記憶される、所定のパルス長
の信号パルスを形成する装置において、 可変の遅延素子(1)はインバータ(2)の直列回路か
ら成っており、該インバータにそれぞれレジスタ(Re
g1,Reg2,...,Regk)への書き込みのた
めの遅延のない信号区間(5)およびレジスタ(Reg
1,Reg2,...,Regk)からの読み出しのた
めの遅延のない信号区間(10)が並列に配置されてい
る、ことを特徴とする所定のパルス長の信号パルスを形
成する装置。 - 【請求項2】 遅延のない書き込み信号区間(5)と可
変の遅延素子(1)との間には整数個の各インバータ
(2)の後方にAND素子(6)が配置されており、該
AND素子の出力側はデコーダ(7)を介してレジスタ
(Reg1,Reg2,...,Regk)に接続され
ている、請求項1記載の装置。 - 【請求項3】 遅延のない読み出し信号区間(10)と
可変の遅延素子(1)との間には整数個の各インバータ
(2)の後方にAND素子(9)が配置されており、該
AND素子の一方の入力側は1〜nのデコーダ(7)を
介して(ここでnはAND素子の数)レジスタに接続さ
れており、AND素子の他方の入力側は可変の遅延素子
(1)に接続されており、AND素子の出力側は遅延の
ない読み出し信号区間(10)に接続されている、請求
項1または2記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10006236.9 | 2000-02-11 | ||
DE10006236A DE10006236C2 (de) | 2000-02-11 | 2000-02-11 | Anordnung zum Generieren von Signalimpulsen mit definierten Pulslängen in einem Baustein mit BIST-Funktion |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001257568A true JP2001257568A (ja) | 2001-09-21 |
Family
ID=7630675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001031274A Pending JP2001257568A (ja) | 2000-02-11 | 2001-02-07 | 所定のパルス長の信号パルスを形成する装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6715118B2 (ja) |
EP (1) | EP1126609A1 (ja) |
JP (1) | JP2001257568A (ja) |
KR (1) | KR100776855B1 (ja) |
DE (1) | DE10006236C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7126400B2 (en) | 2003-12-17 | 2006-10-24 | Seiko Epson Corporation | Delay adjustment circuit, integrated circuit device, and delay adjustment method |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1213870A1 (en) * | 2001-08-22 | 2002-06-12 | Agilent Technologies, Inc. (a Delaware corporation) | Jitter generation with delay unit |
DE10161049C2 (de) * | 2001-12-12 | 2003-10-23 | Infineon Technologies Ag | Integrierte Testschaltung |
EP1351066A1 (en) * | 2002-04-04 | 2003-10-08 | Texas Instruments Incorporated | Configurable scan path structure |
DE102004042079B3 (de) | 2004-08-31 | 2006-04-27 | Infineon Technologies Ag | Verfahren zur Messung einer Laufzeit einer Digitalschaltung und entsprechende Vorrichtung |
DE102006017422B4 (de) * | 2005-11-12 | 2024-07-25 | Diehl Aerospace Gmbh | Verfahren zum Überwachen der Ansteuerung von Bilddarstellungen, insbesondere aus sicherheitsrelevanten Rohdaten |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5245231A (en) * | 1991-12-30 | 1993-09-14 | Dell Usa, L.P. | Integrated delay line |
JPH10135801A (ja) * | 1996-10-30 | 1998-05-22 | Rhythm Watch Co Ltd | 遅延回路及び信号遅延用集積回路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60229521A (ja) * | 1984-04-27 | 1985-11-14 | Sony Tektronix Corp | デジタル信号遅延回路 |
JP2507677B2 (ja) * | 1990-06-28 | 1996-06-12 | 富士通株式会社 | 分散型デ―タ処理装置 |
DE4244696C2 (de) * | 1991-11-01 | 1995-05-18 | Hewlett Packard Co | Verfahren zum Kalibrieren einer steuerbaren Verzögerungsschaltung |
US5329188A (en) * | 1991-12-09 | 1994-07-12 | Cray Research, Inc. | Clock pulse measuring and deskewing system and process |
JPH08180678A (ja) * | 1994-12-27 | 1996-07-12 | Hitachi Ltd | ダイナミック型ram |
US5548237A (en) * | 1995-03-10 | 1996-08-20 | International Business Machines Corporation | Process tolerant delay circuit |
US5621739A (en) * | 1996-05-07 | 1997-04-15 | Intel Corporation | Method and apparatus for buffer self-test and characterization |
US5923676A (en) * | 1996-12-20 | 1999-07-13 | Logic Vision, Inc. | Bist architecture for measurement of integrated circuit delays |
US5946244A (en) * | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
US6075395A (en) * | 1997-05-30 | 2000-06-13 | Nec Corporation | Synchronous delay circuit |
JP3625400B2 (ja) * | 1999-09-22 | 2005-03-02 | 株式会社東芝 | 可変遅延素子のテスト回路 |
-
2000
- 2000-02-11 DE DE10006236A patent/DE10006236C2/de not_active Expired - Fee Related
-
2001
- 2001-01-30 EP EP01102065A patent/EP1126609A1/de not_active Withdrawn
- 2001-02-07 JP JP2001031274A patent/JP2001257568A/ja active Pending
- 2001-02-09 KR KR1020010006463A patent/KR100776855B1/ko not_active IP Right Cessation
- 2001-02-12 US US09/781,208 patent/US6715118B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5245231A (en) * | 1991-12-30 | 1993-09-14 | Dell Usa, L.P. | Integrated delay line |
JPH10135801A (ja) * | 1996-10-30 | 1998-05-22 | Rhythm Watch Co Ltd | 遅延回路及び信号遅延用集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7126400B2 (en) | 2003-12-17 | 2006-10-24 | Seiko Epson Corporation | Delay adjustment circuit, integrated circuit device, and delay adjustment method |
Also Published As
Publication number | Publication date |
---|---|
KR20010082110A (ko) | 2001-08-29 |
KR100776855B1 (ko) | 2007-11-16 |
EP1126609A1 (de) | 2001-08-22 |
DE10006236C2 (de) | 2001-12-20 |
US6715118B2 (en) | 2004-03-30 |
DE10006236A1 (de) | 2001-09-06 |
US20010018754A1 (en) | 2001-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0337106B1 (en) | Embedded array access time test | |
JPH0411960B2 (ja) | ||
US6614713B2 (en) | Semiconductor memory device having a circuit for fast operation | |
US6105157A (en) | Salphasic timing calibration system for an integrated circuit tester | |
US5822228A (en) | Method for using built in self test to characterize input-to-output delay time of embedded cores and other integrated circuits | |
KR930001547B1 (ko) | 전자장치를 시험하는 시험장치 및 방법과 시험장치를 갖춘 반도체장치 | |
JP2002074988A (ja) | 半導体装置および半導体装置のテスト方法 | |
JP3625400B2 (ja) | 可変遅延素子のテスト回路 | |
US6871306B2 (en) | Method and device for reading and for checking the time position of data response signals read out from a memory module to be tested | |
US6807116B2 (en) | Semiconductor circuit device capable of accurately testing embedded memory | |
US20080137456A1 (en) | Method of testing memory device | |
JP2001257568A (ja) | 所定のパルス長の信号パルスを形成する装置 | |
KR102538991B1 (ko) | 반도체 테스트 장치 및 반도체 테스트 방법 | |
US6909301B2 (en) | Oscillation based access time measurement | |
JP3650757B2 (ja) | 同期メモリ回路をテストするためのテスト回路 | |
US7495429B2 (en) | Apparatus and method for test, characterization, and calibration of microprocessor-based and digital signal processor-based integrated circuit digital delay lines | |
JP2002237200A (ja) | 半導体装置およびその検査方法 | |
JPH04274100A (ja) | テスト回路内蔵のメモリーlsi | |
KR100641953B1 (ko) | 내부신호 측정장치 및 그 방법 | |
KR900008788B1 (ko) | 테이터 회로를 구비한 반도체 집적회로장치 | |
US20030128613A1 (en) | Semiconductor memory device capable of measuring a period of an internally produced periodic signal | |
JP3165131B2 (ja) | 半導体集積回路のテスト方法及びテスト回路 | |
JP3340900B2 (ja) | テスト容易化回路 | |
CN116665747A (zh) | 用于系统调试的内部数据可用性 | |
KR100663339B1 (ko) | 특정 시간 모니터링 회로를 구비한 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100104 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100129 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100413 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100416 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101008 |