JP2001257568A - 所定のパルス長の信号パルスを形成する装置 - Google Patents
所定のパルス長の信号パルスを形成する装置Info
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Abstract
(57)【要約】
【課題】 冒頭に言及した形式の装置を改善し、モジュ
ール自体で所定のパルス長を有する信号パルスを形成で
きる簡単な構造の装置を提供する。 【解決手段】 可変の遅延素子はインバータの直列回路
から成っており、このインバータにそれぞれレジスタへ
の書き込みのための遅延のない信号区間およびレジスタ
からの読み出しのための遅延のない信号区間が並列に配
置されている。
ール自体で所定のパルス長を有する信号パルスを形成で
きる簡単な構造の装置を提供する。 【解決手段】 可変の遅延素子はインバータの直列回路
から成っており、このインバータにそれぞれレジスタへ
の書き込みのための遅延のない信号区間およびレジスタ
からの読み出しのための遅延のない信号区間が並列に配
置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢＩＳＴ機能を備
えたモジュールに信号パルスが外部からテスタを介して
供給され、モジュール内に可変の遅延素子が設けられて
おり、この遅延素子によりトレーニングフェーズで外部
から供給された信号パルスのパルス長が反復測定され、
測定されたパルス長が各レジスタに記憶される、所定の
パルス長の信号パルスを形成する装置に関する。
えたモジュールに信号パルスが外部からテスタを介して
供給され、モジュール内に可変の遅延素子が設けられて
おり、この遅延素子によりトレーニングフェーズで外部
から供給された信号パルスのパルス長が反復測定され、
測定されたパルス長が各レジスタに記憶される、所定の
パルス長の信号パルスを形成する装置に関する。
【０００２】
【従来の技術】ＢＩＳＴ機能（ＢＩＳＴ：Built-In-Sel
f-Test）とは、モジュールとして集積された論理回路を
用いて、モジュールまたはモジュールの一部すなわちテ
ストされる装置（いわゆるＤＵＴ：Device-Under-Tes
t）を自己テストにかけるモジュール機能である。この
種の自己テストはしばしばＤＵＴの内部で必要な所定の
パルス長を有する信号パルスを記憶することを前提とす
る。このパルス長は“分離時間値”とも称され、例えば
Ｔｒｃｄ（ｒｃｄ：RAS CAS Delay）すなわちワード線
の開放直後に情報をセルフィールドから読み出すことを
指示する時間値であるか、またはＴａｓ（ａｓ：addres
s set-up）すなわちアドレス調整時間値である。
f-Test）とは、モジュールとして集積された論理回路を
用いて、モジュールまたはモジュールの一部すなわちテ
ストされる装置（いわゆるＤＵＴ：Device-Under-Tes
t）を自己テストにかけるモジュール機能である。この
種の自己テストはしばしばＤＵＴの内部で必要な所定の
パルス長を有する信号パルスを記憶することを前提とす
る。このパルス長は“分離時間値”とも称され、例えば
Ｔｒｃｄ（ｒｃｄ：RAS CAS Delay）すなわちワード線
の開放直後に情報をセルフィールドから読み出すことを
指示する時間値であるか、またはＴａｓ（ａｓ：addres
s set-up）すなわちアドレス調整時間値である。
【０００３】これまでは所定のパルス長ないし時間値を
有する信号パルスはテスタによって外部からＤＵＴに供
給されていた。このことは種々の欠点をもたらしてい
る。すなわちテスタはテストごとに所定のパルス長を有
する信号パルスを必要とするので、新たにＤＵＴに信号
を印加しなければならないのである。場合によっては所
定のパルス長を有する個々の信号パルスを印加するため
に種々のピン（端子）が必要となり、このために多数の
テスタチャネルが必要となる。テクノロジないしプロセ
スの変動によって例えば複数のテスタを複数のＤＵＴの
テストに使用する際に測定エラーが発生することもあ
る。
有する信号パルスはテスタによって外部からＤＵＴに供
給されていた。このことは種々の欠点をもたらしてい
る。すなわちテスタはテストごとに所定のパルス長を有
する信号パルスを必要とするので、新たにＤＵＴに信号
を印加しなければならないのである。場合によっては所
定のパルス長を有する個々の信号パルスを印加するため
に種々のピン（端子）が必要となり、このために多数の
テスタチャネルが必要となる。テクノロジないしプロセ
スの変動によって例えば複数のテスタを複数のＤＵＴの
テストに使用する際に測定エラーが発生することもあ
る。
【０００４】ドイツ連邦共和国特許出願第４２４４６９
６号明細書から時間微調整回路が公知であり、この回路
では正確に制御された時間エッジを有する出力信号が粗
い時間エッジを有する入力信号に基づいて形成される。
データバスを介して所望のようにプログラミングされた
ディジタル遅延を定める入力データ信号がアルファレジ
スタへ書き込まれる。アルファレジスタに記憶された値
の最上位ビットはタップ遅延線路へ印加され、これによ
り粗い遅延時間が設定される。アルファレジスタに記憶
された値の下位ビットはアドレスとしてＲＡＭへ送出さ
れ、このＲＡＭは所属の微細な遅延に対するキャリブレ
ーションデータをレジスタを介して同様にタップ遅延線
路へ送出する。タップ遅延線路はここに供給された２つ
のデータに基づいて粗い遅延時間と微細な遅延時間とを
組み合わせ、所望の遅延時間を形成する。フリップフロ
ップおよび位相検出器を用いて、微細な調整エッジを有
する出力信号の信号エッジとクロック信号のエッジとが
相互に配向されるように遅延線路がシミュレートされ
る。キャリブレーションプロセスの結果はＲＡＭおよび
レジスタに記憶される。キャリブレーションにより回路
の自己テストは製造テスト過程中に行われる。
６号明細書から時間微調整回路が公知であり、この回路
では正確に制御された時間エッジを有する出力信号が粗
い時間エッジを有する入力信号に基づいて形成される。
データバスを介して所望のようにプログラミングされた
ディジタル遅延を定める入力データ信号がアルファレジ
スタへ書き込まれる。アルファレジスタに記憶された値
の最上位ビットはタップ遅延線路へ印加され、これによ
り粗い遅延時間が設定される。アルファレジスタに記憶
された値の下位ビットはアドレスとしてＲＡＭへ送出さ
れ、このＲＡＭは所属の微細な遅延に対するキャリブレ
ーションデータをレジスタを介して同様にタップ遅延線
路へ送出する。タップ遅延線路はここに供給された２つ
のデータに基づいて粗い遅延時間と微細な遅延時間とを
組み合わせ、所望の遅延時間を形成する。フリップフロ
ップおよび位相検出器を用いて、微細な調整エッジを有
する出力信号の信号エッジとクロック信号のエッジとが
相互に配向されるように遅延線路がシミュレートされ
る。キャリブレーションプロセスの結果はＲＡＭおよび
レジスタに記憶される。キャリブレーションにより回路
の自己テストは製造テスト過程中に行われる。
【０００５】また米国特許出願第５６２１７３９号明細
書からは遅延チェーンを有するバッファ回路が公知であ
り、この遅延チェーンの遅延度は調整可能である。遅延
チェーンはインバータの直列回路から形成されている。
書からは遅延チェーンを有するバッファ回路が公知であ
り、この遅延チェーンの遅延度は調整可能である。遅延
チェーンはインバータの直列回路から形成されている。
【０００６】
【発明が解決しようとする課題】本発明の課題は、冒頭
に言及した形式の装置を改善し、モジュール自体で所定
のパルス長を有する信号パルスを形成できる簡単な構造
の装置を提供することである。
に言及した形式の装置を改善し、モジュール自体で所定
のパルス長を有する信号パルスを形成できる簡単な構造
の装置を提供することである。
【０００７】
【課題を解決するための手段】この課題は、可変の遅延
素子はインバータの直列回路から成っており、このイン
バータにそれぞれレジスタへの書き込みのための遅延の
ない信号区間およびレジスタからの読み出しのための遅
延のない信号区間が並列に配置されている構成により解
決される。
素子はインバータの直列回路から成っており、このイン
バータにそれぞれレジスタへの書き込みのための遅延の
ない信号区間およびレジスタからの読み出しのための遅
延のない信号区間が並列に配置されている構成により解
決される。
【０００８】
【発明の実施の形態】本発明の有利な実施形態は従属請
求項に記載されている。
求項に記載されている。
【０００９】本発明の装置は所定のパルス長ないし分離
時間値を有する信号パルスの送出を驚くほど簡単に可能
にする。外部のキーはまずテストの開始時に所定のパル
ス長を有する必要な信号パルスをモジュールまたはＤＵ
Ｔへ供給する。モジュールはこの信号パルスから第１の
時間間隔を固有かつ可変の遅延素子内で反復測定し、そ
の結果を相応のレジスタに記憶する。これは必要な全て
の所定のパルス長、例えばＴｒｃｄ、Ｔａｓなどの全て
に対して行われる。この場合全体では所定のパルス長と
同じ数のレジスタが必要となる。
時間値を有する信号パルスの送出を驚くほど簡単に可能
にする。外部のキーはまずテストの開始時に所定のパル
ス長を有する必要な信号パルスをモジュールまたはＤＵ
Ｔへ供給する。モジュールはこの信号パルスから第１の
時間間隔を固有かつ可変の遅延素子内で反復測定し、そ
の結果を相応のレジスタに記憶する。これは必要な全て
の所定のパルス長、例えばＴｒｃｄ、Ｔａｓなどの全て
に対して行われる。この場合全体では所定のパルス長と
同じ数のレジスタが必要となる。
【００１０】モジュールは必要な所定のパルス長を調整
および信号走行時間の測定のために必要に応じて自身で
形成することができ、その際にテスタを必要としない。
ただしモジュールが信号走行時間を独立に測定し、続い
てテスタにアナログ形式またはディジタル形式で伝送す
るように構成してもよい。
および信号走行時間の測定のために必要に応じて自身で
形成することができ、その際にテスタを必要としない。
ただしモジュールが信号走行時間を独立に測定し、続い
てテスタにアナログ形式またはディジタル形式で伝送す
るように構成してもよい。
【００１１】本発明によれば、所定のパルス長を有する
信号パルスのみが外部のテスタから送出される既存の装
置では達成できない一連の利点が得られる。
信号パルスのみが外部のテスタから送出される既存の装
置では達成できない一連の利点が得られる。
【００１２】すなわち外部のテスタは所定のパルス長を
有する各信号パルスを一度印加するだけでよい。装置を
調整するためにテストチャネルを節約することができ
る。なぜならこのために最大で２個のピンしか必要ない
からである。これらのピンを介して所定のパルス長ない
し分離時間値の全てを外部のテスタから印加することが
できる。モジュールには一度記憶されたパルス長ないし
時間が次のテスト動作まで記憶され、その後問題なく再
生される。テクノロジまたはプロセスの変動による測定
誤差は種々のテスタおよびモジュールの製造時に発生す
るが、実際には考慮されていない。基準尺度として測定
には唯一の可変の容量素子がモジュール自体に必要であ
り、この容量素子は通常、所定のパルス長ないし分離時
間値の全測定に対して使用される。レジスタを用いれば
モジュールは問題なく所定の種々のパルス長ないし時間
値を記憶することができ、しかも必要に応じて外部のテ
スタにこれを出力することができる。
有する各信号パルスを一度印加するだけでよい。装置を
調整するためにテストチャネルを節約することができ
る。なぜならこのために最大で２個のピンしか必要ない
からである。これらのピンを介して所定のパルス長ない
し分離時間値の全てを外部のテスタから印加することが
できる。モジュールには一度記憶されたパルス長ないし
時間が次のテスト動作まで記憶され、その後問題なく再
生される。テクノロジまたはプロセスの変動による測定
誤差は種々のテスタおよびモジュールの製造時に発生す
るが、実際には考慮されていない。基準尺度として測定
には唯一の可変の容量素子がモジュール自体に必要であ
り、この容量素子は通常、所定のパルス長ないし分離時
間値の全測定に対して使用される。レジスタを用いれば
モジュールは問題なく所定の種々のパルス長ないし時間
値を記憶することができ、しかも必要に応じて外部のテ
スタにこれを出力することができる。
【００１３】本発明の装置で重要なのは、まず唯一の可
変の遅延素子を使用する点である。この遅延素子は外部
のテスタからモジュールへ印加されるパルス長ないし時
間を反復測定するか、または内部で形成されたパルス長
ないし時間値を測定し、その結果をそのつどレジスタに
記憶する。こうした可変の遅延素子と相応のレジスタ値
とを用いて逆に再度所望の時間間隔をモジュール自体で
再現することもできる。可変の遅延素子は、本発明によ
ればインバータの動作時間を利用して実現される。個々
のインバータの寸法設計は例えば目標とされる最小の分
解能に依存する。インバータで使用される動作時間が短
くなればなるほど、時間分解能は高くなる。場合により
可変の遅延素子は有利には、大きな時間間隔をきわめて
正確に測定しなければならない場合“混合”形式で構成
される。ここで有利には大きな時間間隔に対する比較的
長い動作時間の後に、短い動作時間が大きな時間間隔の
開始領域および終了領域に設けられ、これにより正確な
測定を行うことができる。
変の遅延素子を使用する点である。この遅延素子は外部
のテスタからモジュールへ印加されるパルス長ないし時
間を反復測定するか、または内部で形成されたパルス長
ないし時間値を測定し、その結果をそのつどレジスタに
記憶する。こうした可変の遅延素子と相応のレジスタ値
とを用いて逆に再度所望の時間間隔をモジュール自体で
再現することもできる。可変の遅延素子は、本発明によ
ればインバータの動作時間を利用して実現される。個々
のインバータの寸法設計は例えば目標とされる最小の分
解能に依存する。インバータで使用される動作時間が短
くなればなるほど、時間分解能は高くなる。場合により
可変の遅延素子は有利には、大きな時間間隔をきわめて
正確に測定しなければならない場合“混合”形式で構成
される。ここで有利には大きな時間間隔に対する比較的
長い動作時間の後に、短い動作時間が大きな時間間隔の
開始領域および終了領域に設けられ、これにより正確な
測定を行うことができる。
【００１４】本発明の装置では、モジュールは外部のテ
スタからの１つまたは複数の時間間隔“トレーニング”
とこれに続いて内部で反復される時間間隔または固有の
内部測定の時間間隔とを比較する。これは例えば当該の
モジュールが時間的なスペシフィケーション値を上回っ
たかまたは下回ったかを判別する場合に行われる。さら
にモジュールによって１つまたは複数の内部時間間隔も
測定および記憶され、続いてディジタルまたはアナログ
のかたちで外部のテスタへ伝送される。
スタからの１つまたは複数の時間間隔“トレーニング”
とこれに続いて内部で反復される時間間隔または固有の
内部測定の時間間隔とを比較する。これは例えば当該の
モジュールが時間的なスペシフィケーション値を上回っ
たかまたは下回ったかを判別する場合に行われる。さら
にモジュールによって１つまたは複数の内部時間間隔も
測定および記憶され、続いてディジタルまたはアナログ
のかたちで外部のテスタへ伝送される。
【００１５】本発明の装置は有利には、モジュールまた
はチップの通常動作に対して使用される。これによりチ
ップの所望の時間特性を外部から設定することができ
る。このことは場合によってはチップの動作中に行うこ
ともできる。
はチップの通常動作に対して使用される。これによりチ
ップの所望の時間特性を外部から設定することができ
る。このことは場合によってはチップの動作中に行うこ
ともできる。
【００１６】
【実施例】以下に本発明を図に則して詳細に説明する。
図１には可変の遅延素子を備えた本発明の装置の実施例
が示されている。
図１には可変の遅延素子を備えた本発明の装置の実施例
が示されている。
【００１７】本発明の装置は可変の遅延素子１を有して
おり、この遅延素子は複数のインバータ２から成る。複
数のインバータは相互に直列に接続されており、この直
列回路では整数個の各インバータ２の後方にタップが設
けられており、このタップで取り出されるまでにインバ
ータ２を通って遅延した信号がここからそれぞれ外部へ
案内される。
おり、この遅延素子は複数のインバータ２から成る。複
数のインバータは相互に直列に接続されており、この直
列回路では整数個の各インバータ２の後方にタップが設
けられており、このタップで取り出されるまでにインバ
ータ２を通って遅延した信号がここからそれぞれ外部へ
案内される。
【００１８】外部のテスタは装置の“トレーニング”の
ために外部信号ｓｉｇ＿ｅｘｔをマルチプレクサ３、４
へ印加する。これらのマルチプレクサは制御信号ｓｅｌ
ｅｃｔにより内部信号ｓｉｇ＿ｉｎｔへ切り換えられ
る。このことを以下に詳細に考察する。
ために外部信号ｓｉｇ＿ｅｘｔをマルチプレクサ３、４
へ印加する。これらのマルチプレクサは制御信号ｓｅｌ
ｅｃｔにより内部信号ｓｉｇ＿ｉｎｔへ切り換えられ
る。このことを以下に詳細に考察する。
【００１９】外部信号ｓｉｇ＿ｅｘｔは例えば上昇エッ
ジを有するパルスから成っている。この上昇エッジには
所定の間隔を置いて下降エッジが続いており、これによ
りパルス長が時間値または時間間隔として定められる。
この信号ｓｉｇ＿ｅｘｔはマルチプレクサ３を介して可
変の遅延素子１の入力側へ達し、同時にマルチプレクサ
４を介して可変の遅延素子１に対して並列に延在する遅
延のない信号区間５へ達する。これにより可変の遅延素
子１の入力側ないしそのタップと遅延のない区間５との
間に接続されたＡＮＤ素子６には、一方で可変の遅延素
子１を介して遅延した外部信号ｓｉｇ＿ｅｘｔが印加さ
れ、他方では信号区間５を介して遅延のない外部信号ｓ
ｉｇ＿ｅｘｔが印加される。つまり可変の遅延素子１で
は外部信号ｓｉｇ＿ｅｘｔが遅延され、遅延のない信号
区間５では信号は遅延されない。外部信号ｓｉｇ＿ｅｘ
ｔのパルス長ないし時間間隔は、この位置で外部信号が
再び０へ降下する場合でも相応のＡＮＤ素子６が同じ入
力信号すなわち例えば“０”を受信するタップを求める
ことにより測定される。すなわち可変の遅延素子１の所
定のタップで外部信号ｓｉｇ＿ｅｘｔが０になると直ち
に、相応のＡＮＤ素子６が出力信号をデコーダ７に送出
する。このデコーダは測定された時間値に相応するデー
タを所属のレジスタＲｅｇ１，Ｒｅｇ２，．．．，Ｒｅ
ｇｋへ格納する。
ジを有するパルスから成っている。この上昇エッジには
所定の間隔を置いて下降エッジが続いており、これによ
りパルス長が時間値または時間間隔として定められる。
この信号ｓｉｇ＿ｅｘｔはマルチプレクサ３を介して可
変の遅延素子１の入力側へ達し、同時にマルチプレクサ
４を介して可変の遅延素子１に対して並列に延在する遅
延のない信号区間５へ達する。これにより可変の遅延素
子１の入力側ないしそのタップと遅延のない区間５との
間に接続されたＡＮＤ素子６には、一方で可変の遅延素
子１を介して遅延した外部信号ｓｉｇ＿ｅｘｔが印加さ
れ、他方では信号区間５を介して遅延のない外部信号ｓ
ｉｇ＿ｅｘｔが印加される。つまり可変の遅延素子１で
は外部信号ｓｉｇ＿ｅｘｔが遅延され、遅延のない信号
区間５では信号は遅延されない。外部信号ｓｉｇ＿ｅｘ
ｔのパルス長ないし時間間隔は、この位置で外部信号が
再び０へ降下する場合でも相応のＡＮＤ素子６が同じ入
力信号すなわち例えば“０”を受信するタップを求める
ことにより測定される。すなわち可変の遅延素子１の所
定のタップで外部信号ｓｉｇ＿ｅｘｔが０になると直ち
に、相応のＡＮＤ素子６が出力信号をデコーダ７に送出
する。このデコーダは測定された時間値に相応するデー
タを所属のレジスタＲｅｇ１，Ｒｅｇ２，．．．，Ｒｅ
ｇｋへ格納する。
【００２０】入力信号ｓｉｇ＿ｉｎｔによりモジュール
の内部で形成された信号はマルチプレクサ３、４へ入力
され、すでにレジスタＲｅｇ１，Ｒｅｇ２，．．．，Ｒ
ｅｇｋに記憶されている時間値と比較される。これは特
に予め相応の外部信号ｓｉｇ＿ｅｘｔを印加することに
より充分な数の所定のパルス長ないし時間値がレジスタ
Ｒｅｇ１，Ｒｅｇ２，．．．，Ｒｅｇｋ内に格納されて
いる場合に可能であり、これによって充分に正確な比較
を行うことができる。レジスタＲｅｇ１，Ｒｅｇ
２，．．．，Ｒｅｇｋの読み出しは読み出し命令信号Ｒ
Ｄおよび書き込み命令信号ＷＤによって制御可能であ
り、これは書き込み時とは逆の手法で行われる。すなわ
ち読み出し命令信号ＲＤの印加後にレジスタＲｅｇ１，
Ｒｅｇ２，．．．，Ｒｅｇｋが１〜ｎデコーダ８を介し
て読み出され、このデコーダはレジスタの内容を別の遅
延のない信号区間１０の対応するＡＮＤ素子９へ供給す
る。これにより対応するレジスタＲｅｇ１，Ｒｅｇ
２，．．．，Ｒｅｇｋに格納された持続時間に相応する
ＡＮＤ素子９が開放され、出力側ＯＵＴで可変の遅延素
子１を介して記憶された持続時間を有する信号が得られ
る。
の内部で形成された信号はマルチプレクサ３、４へ入力
され、すでにレジスタＲｅｇ１，Ｒｅｇ２，．．．，Ｒ
ｅｇｋに記憶されている時間値と比較される。これは特
に予め相応の外部信号ｓｉｇ＿ｅｘｔを印加することに
より充分な数の所定のパルス長ないし時間値がレジスタ
Ｒｅｇ１，Ｒｅｇ２，．．．，Ｒｅｇｋ内に格納されて
いる場合に可能であり、これによって充分に正確な比較
を行うことができる。レジスタＲｅｇ１，Ｒｅｇ
２，．．．，Ｒｅｇｋの読み出しは読み出し命令信号Ｒ
Ｄおよび書き込み命令信号ＷＤによって制御可能であ
り、これは書き込み時とは逆の手法で行われる。すなわ
ち読み出し命令信号ＲＤの印加後にレジスタＲｅｇ１，
Ｒｅｇ２，．．．，Ｒｅｇｋが１〜ｎデコーダ８を介し
て読み出され、このデコーダはレジスタの内容を別の遅
延のない信号区間１０の対応するＡＮＤ素子９へ供給す
る。これにより対応するレジスタＲｅｇ１，Ｒｅｇ
２，．．．，Ｒｅｇｋに格納された持続時間に相応する
ＡＮＤ素子９が開放され、出力側ＯＵＴで可変の遅延素
子１を介して記憶された持続時間を有する信号が得られ
る。
【図１】可変の遅延素子を備えた本発明の装置の実施例
を示す図である。
を示す図である。
１ 可変の遅延素子 ２ インバータ ３、４ マルチプレクサ ５、１０ 遅延のない信号区間 ６、９ ＡＮＤ素子 ７ デコーダ ８ １〜ｎデコーダ ＯＵＴ 出力側 ｓｉｇ＿ｅｘｔ 外部信号 ｓｉｇ＿ｉｎｔ 内部信号
フロントページの続き (72)発明者 フローリアン シャムベルガー ドイツ連邦共和国 バート ライヒェンハ ル ノン 39 (72)発明者 ヘルムート シュナイダー ドイツ連邦共和国 ミュンヘン ジークム ント−シャッキー−シュトラーセ 20
Claims (3)
- 【請求項１】 ＢＩＳＴ機能を備えたモジュールに信号
パルスが外部からテスタを介して供給され、 モジュール内に可変の遅延素子（１）が設けられてお
り、該遅延素子によりトレーニングフェーズで外部から
供給された信号パルスのパルス長が測定され、 測定されたパルス長が各レジスタ（Ｒｅｇ１，Ｒｅｇ
２，．．．，Ｒｅｇｋ）に記憶される、所定のパルス長
の信号パルスを形成する装置において、 可変の遅延素子（１）はインバータ（２）の直列回路か
ら成っており、該インバータにそれぞれレジスタ（Ｒｅ
ｇ１，Ｒｅｇ２，．．．，Ｒｅｇｋ）への書き込みのた
めの遅延のない信号区間（５）およびレジスタ（Ｒｅｇ
１，Ｒｅｇ２，．．．，Ｒｅｇｋ）からの読み出しのた
めの遅延のない信号区間（１０）が並列に配置されてい
る、ことを特徴とする所定のパルス長の信号パルスを形
成する装置。 - 【請求項２】 遅延のない書き込み信号区間（５）と可
変の遅延素子（１）との間には整数個の各インバータ
（２）の後方にＡＮＤ素子（６）が配置されており、該
ＡＮＤ素子の出力側はデコーダ（７）を介してレジスタ
（Ｒｅｇ１，Ｒｅｇ２，．．．，Ｒｅｇｋ）に接続され
ている、請求項１記載の装置。 - 【請求項３】 遅延のない読み出し信号区間（１０）と
可変の遅延素子（１）との間には整数個の各インバータ
（２）の後方にＡＮＤ素子（９）が配置されており、該
ＡＮＤ素子の一方の入力側は１〜ｎのデコーダ（７）を
介して（ここでｎはＡＮＤ素子の数）レジスタに接続さ
れており、ＡＮＤ素子の他方の入力側は可変の遅延素子
（１）に接続されており、ＡＮＤ素子の出力側は遅延の
ない読み出し信号区間（１０）に接続されている、請求
項１または２記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10006236.9 | 2000-02-11 | ||
| DE10006236A DE10006236C2 (de) | 2000-02-11 | 2000-02-11 | Anordnung zum Generieren von Signalimpulsen mit definierten Pulslängen in einem Baustein mit BIST-Funktion |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257568A true JP2001257568A (ja) | 2001-09-21 |
Family
ID=7630675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001031274A Pending JP2001257568A (ja) | 2000-02-11 | 2001-02-07 | 所定のパルス長の信号パルスを形成する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6715118B2 (ja) |
| EP (1) | EP1126609A1 (ja) |
| JP (1) | JP2001257568A (ja) |
| KR (1) | KR100776855B1 (ja) |
| DE (1) | DE10006236C2 (ja) |
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- 2000-02-11 DE DE10006236A patent/DE10006236C2/de not_active Expired - Fee Related
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2001
- 2001-01-30 EP EP01102065A patent/EP1126609A1/de not_active Withdrawn
- 2001-02-07 JP JP2001031274A patent/JP2001257568A/ja active Pending
- 2001-02-09 KR KR1020010006463A patent/KR100776855B1/ko not_active IP Right Cessation
- 2001-02-12 US US09/781,208 patent/US6715118B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| DE10006236C2 (de) | 2001-12-20 |
| KR100776855B1 (ko) | 2007-11-16 |
| KR20010082110A (ko) | 2001-08-29 |
| US6715118B2 (en) | 2004-03-30 |
| US20010018754A1 (en) | 2001-08-30 |
| EP1126609A1 (de) | 2001-08-22 |
| DE10006236A1 (de) | 2001-09-06 |
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A602 | Written permission of extension of time |
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| A02 | Decision of refusal |
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