CN116665747A - 用于系统调试的内部数据可用性 - Google Patents

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Abstract

本公开涉及用于系统调试的内部数据可用性。本文中呈现的实施例涉及测试及/或调试存储器模块(例如双列直插式存储器模块DIMM)的存储器装置且不必从对应计算装置移除所述DIMM且不必中断所述计算装置的操作。可基于故障消息识别特定存储器装置(例如DRAM)用于测试及/或调试。然而，所述故障消息可不识别造成所述故障的所述模块的特定位置或硬件。本文中呈现的实施例提供技术来获得分析数据以确定及/或递送所述故障的原因，同时减少或消除所述计算装置的停机时间。这样做的测试模式可包含同步测试模式、异步测试模式及模拟比较模式。测试模式可基于所述故障或待测试或调试的所述DRAM的信号/功能来选择。

Description

用于系统调试的内部数据可用性
技术领域
本公开的实施例大体上涉及半导体装置领域。更明确来说，本公开的实施例涉及用于调试半导体装置的集成电路(例如裸片)的技术。
背景技术
本节希望向读者介绍可与下文描述及/或主张的本公开的各个方面相关的所属领域的各个方面。据信，此论述有助于向读者提供背景信息以促进更好理解本公开的各个方面。因此，应理解，这些陈述应鉴于此来解读且不应被解读为承认现有技术。
动态随机存取存储器(DRAM)装置阵列包含数个分段区段，其包含具有交错分段的行分段区段及耦合到顺序行分段的感测放大器。即，存储器装置可包含大量存储器单元。存储器装置的故障可由特定存储器单元或其它硬件的问题造成。除非对装置执行测试，否则特定存储器单元的故障要一直到分段区段实施于存储器装置中才明显。为了识别作为故障的根本原因的特定单元，测试每一单元。在一些情况中，要从存储器装置移除每一存储器单元(或对应存储器模块)用于分析。此过程可能耗时且繁琐。此外，装置可能在分析期间无法操作(例如，完全或根本无法操作)。因此，分析可导致存储器装置的停机时间周期延长。
本公开的实施例可涉及上述问题中的一或多者。
发明内容
根据本公开的一个实施例，提供一种存储器模块。所述存储器模块包括：存储器装置，其包括安置成平行阵列的多个存储器单元；第一组数据线，其耦合到所述存储器装置及第一引脚；及第二组数据线，其耦合到所述存储器装置及第二引脚。所述第一引脚及所述第二引脚可在所述存储器模块外部存取。所述第一组数据线及所述第二组数据线经配置以能够经由所述第一引脚及所述第二引脚存取对应于所述存储器装置的数据以在所述存储器模块在操作中时进行调试操作。
根据本公开的另一实施例，提供一种方法。所述方法包括：至少部分基于待测试的存储器装置的一或多个信号来确定所述存储器装置的测试模式；识别与所述测试模式相关联的第一主熔丝及第二主熔丝；熔断所述第一主熔丝以初始化所述测试模式；接收与所述存储器装置的所述一或多个信号相关联的数据；及熔断所述第二主熔丝以终止所述测试模式。
根据本公开的又一实施例，提供一种方法。所述方法包括：选择待测试的电压，所述所选择的电压在存储器装置内部；熔断与所述所选择的电压相关联的熔丝；经由比较器比较所述所选择的电压的电压电平与参考电压的电压电平；在确定所述参考电压的所述电压电平小于所述所选择的电压的所述电压电平之后，增大所述参考电压的所述电压电平且经由所述比较器输出逻辑低信号；及在确定所述参考电压的所述电压电平大于或等于所述所选择的电压的所述电压电平之后，经由所述比较器输出逻辑高信号。
附图说明
可在阅读以下详细描述且参考下文描述的诸图之后更好理解本公开的各个方面。
图1说明根据本公开的实施例的存储器装置的某些特征的框图。
图2说明根据本公开的实施例的双列直插式存储器模块(DIMM)的示意性框图。
图3是说明根据本公开的实施例的用于为存储器模块或存储器裸片选择测试模式的操作的流程图。
图4是说明根据本公开的实施例的用于选择存储器裸片的信号及/或功能用于测试的操作的流程图。
图5说明描绘根据本公开的实施例的用于同步测试模式的寄存器之间的信号路由的功能框图。
图6说明根据本公开的实施例的用于调试存储器模块及/或存储器模块的存储器裸片的同步测试模式的电路系统的框图。
图7说明根据本公开的实施例的图6的同步测试模式的时序图。
图8是说明根据本公开的实施例的图6的同步测试模式的操作的流程图。
图9说明展示根据本公开的实施例的使用计数器的异步测试模式的电路系统的框图。
图10说明展示根据本公开的实施例的用于防止短时脉冲波形干扰传播致使异步测试模式的状态切换的实例电路系统的框图。
图11说明根据本公开的实施例的图9及10的异步测试模式的时序图。
图12是说明根据本公开的实施例的使用熔丝的异步测试模式的操作的流程图。
图13是说明根据本公开的实施例的使用图9的计数器的异步测试模式的操作的流程图。
图14说明根据本公开的实施例的用于测试及/或调试存储器裸片或相关联存储器模块的模拟比较模式的电路系统的框图。
图15说明根据本公开的实施例的用于解码及电平移位模拟比较模式的熔丝选择信号的电路系统的框图。
图16说明根据本公开的实施例的用于测试及/或调试存储器裸片的电压的模拟比较模式的时序图。
图17是说明根据本公开的实施例的模拟比较模式的操作的流程图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简洁描述，说明书中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如同任何工程或设计项目，必须作出众多实施方案特定决策来实现可因实施方案而异的开发者的特定目标，例如符合系统相关及商业相关约束。此外，应了解，此开发努力可能复杂且耗时，但对受益于本公开的一般技术人员来说，仍是设计、制作及制造的例行任务。
存储器装置交换数据且将数据存储于存储体中。每一存储体可包含多个子阵列，其各自包含其中存储数据的多个存储器单元。子阵列的子群组可经定位以形成存储器阵列的行。当存储器装置中发生故障时，可递送通常称为“蓝屏错误”的故障消息。故障消息可指示存储器装置的存储器、存储装置或其它硬件中已发生故障。虽然故障消息可指示与故障相关的特定硬件，但存储器装置可能缺乏足够资源来确定及/或递送故障的原因。
本文中呈现的实施例提供设备及技术以在存储器装置的调试模式期间从存储器装置及/或特定存储器单元获得及递送数据。所获得的数据可由外部装置或实体用于确定故障的原因。为此，可基于待测试的存储器装置的信号或功能来选择测试或调试模式。测试或调试模式可包含例如同步测试模式、异步测试模式及模拟比较模式。
每一测试模式可与裸片(例如存储器装置)上的信号的不同输出相关联。举例来说，同步测试模式可用于监测存储器装置上的逻辑状态而非转变或用于定时的信号(例如脉冲信号)。由同步测试模式监测的实例信号可包含阻抗(ZQ)校准信号、CBR计数器(例如刷新计数器的当前地址)、延迟锁定环(DLL)锁定点的状态、ECS错误计数、温度传感器、DQS振荡器及类似物。从同步测试模式输出的数据可为在选通信号(例如环回选通信号LBDQS)的上升或下降边缘上输出的连续数据流。在一些情况中，从同步测试模式输出的数据可为在选通信号的上升及下降边缘两者上输出的连续数据流。
异步测试模式可用于监测变化或转变信号。当被监测的信号在逻辑高(例如1)与逻辑低(例如0)之间或在电压电平之间转变时，异步测试模式的输出也可在逻辑高与逻辑低之间转变。异步测试模式可用于监测信号或测试对应于LBQ振荡器、DLL移位输出、DLL锁定、阵列电压电平(例如VARY)、读取事件、写入事件及类似物的存储器装置的部分。在异步测试模式期间，一个信号可在任何给定时间从存储器装置输出。因此，特定信号可被选择用于监测及/或测试。
模拟比较模式可用于监测或测试存储器装置的内部电压。参考电压可用于与被监测或测试的内部电压比较。被测试的内部电压可在存储器装置内部且可包含阵列电压电平(VARY)、一或多个内部供应电压、外围电压(例如VPERI)及类似物。
各种熔丝可对应于每一测试模式。举例来说，针对每一测试模式，第一熔丝可用于启动(例如初始化)对应测试模式且第二熔丝可用于终止测试模式。举例来说，第一熔丝可经熔断以启动测试模式且第二熔丝可经熔断以终止测试模式。熔丝可通过中断或停止电流流过熔丝来熔断。熔断熔丝可向处理器或控制器提供初始化对应测试模式的指示。
本文中呈现的实施例通过启用待执行的测试或调试且不必从计算装置的对应存储器插槽移除存储器装置来提高测试及/或调试存储器装置的效率。即，存储器装置可在测试或调试过程期间保持操作。在一些情况中，其上具有存储器装置的存储器模块(例如双列直插式存储器模块(DIMM))可从对应存储器插槽移除以针对存储器模块及/或存储器装置启用测试模式。一旦测试模式启用，则存储器模块可再插入到对应存储器插槽中以执行测试或调试。以此方式，本文中呈现的实施例可减少或基本上消除用于测试及/或调试过程的停机时间。此外，通过在存储器模块在计算装置的对应存储器插槽中时执行测试或调试过程，测试或调试过程可利用与可能已造成初始故障的数据更紧密相似的数据。
图1是说明存储器装置100的某些特征的框图。根据一些实施例，存储器装置100可为第五代双倍数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5 SDRAM的各种特征允许比前几代DDR SDRAM减少的功耗、增大带宽及增加存储容量。存储器装置100表示具有数个存储体102的单个存储器芯片(例如SDRAM芯片)的部分。存储体102可为例如DDR5SDRAM存储体。存储体102可经安置于布置于双列直插式存储器模块(DIMM)上的一或多个芯片(例如SDRAM芯片)上。每一DIMM可包含数个SDRAM存储器芯片(例如8个或16个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体102，其各自包含个别存储器单元的一或多个阵列。
针对DDR5，存储体102可经布置以形成存储体群组。举例来说，存储器芯片可包含16个存储体102用于8吉字节(8Gb)DDR5 SDRAM。存储体102可经布置成8个存储体群组，每一存储体群组包含2个存储体。例如，针对16吉字节(16Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储体102，每一存储体群组包含4个存储体102。
可取决于整体系统的应用及设计来利用存储器装置100上的存储体102的各种其它配置、组织及大小。在一个实施例中，每一存储体102包含存储体控制器120，其控制来回于存储体102的命令的执行以在存储器装置中执行各种功能性，例如解码、时序控制、数据控制及其任何组合。
存储器装置100的命令接口104经配置以接收及传输数个信号(例如信号106)。信号106可从例如可体现为处理器及/或其它装置的控制器128的外部装置接收。控制器128可将各种信号106提供到存储器装置100以促进写入到存储器装置100或从存储器装置100读取的数据传输及接收。
应了解，命令接口104可包含例如时钟输入缓冲器(CIB)108及命令地址输入缓冲器(CAIB)110的数个电路以例如确保信号106的适当处置。命令接口104可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，本文中称为真时钟信号Clk_t及横杆或互补时钟信号Clk_c。DDR的正时钟边缘指代其中上升真时钟信号Clk_t与下降横杆时钟信号Clk_c交叉的点。负时钟边缘指示下降真时钟信号Clk_t的转变及横杆时钟信号Clk_c的上升。通常在时钟信号的正边缘上输入命令(例如读取命令、写入命令等)。可在正及负时钟边缘两者上传输或接收数据。
时钟输入电路108接收真时钟信号Clk_t及横杆时钟信号Clk_c且产生内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟产生器，例如延迟锁定环(DLL)电路112。DLL电路112基于接收到的内部时钟信号CLK产生相控内部时钟信号LCLK。相控内部时钟信号LCLK经供应到(例如)I/O接口124，且用作用于确定读取数据的输出时序的时序信号。在一些实施例中，时钟输入电路108可包含将时钟信号分裂成多个(例如4个)相位的电路系统。时钟输入电路108还可包含相位检测电路系统以在脉冲组太频繁发生时检测哪一相位接收第一脉冲以使时钟输入电路108能够在脉冲之间复位。
内部时钟信号/相位CLK还可提供到存储器装置100内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器114。命令解码器114可从命令总线116接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器114可经由总线118将命令信号提供到DLL电路112以协调产生相控内部时钟信号LCLK。例如，相控内部时钟信号LCLK可用于对通过I/O接口124的数据进行时控。
此外，命令解码器114可解码例如读取命令、写入命令、模式寄存器设置命令、激活命令等的命令，且经由总线路径132提供对应于命令的特定存储体102的存取。应了解，存储器装置100可包含例如行解码器及列解码器的各种其它解码器以促进对存储体102的存取。
存储器装置100基于从外部装置(例如控制器128)接收的信号106的命令/地址信号(例如CA<13:0>)来执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线116可为适应命令/地址信号106(CA<13:0>)的14位总线。使用时钟信号(Clk_t及Clk_c)将命令/地址信号106时控传输到命令接口104。命令接口104可包含命令地址输入电路110，其经配置以接收及传输命令以通过命令解码器114提供对存储体102的存取。另外，命令接口104可接收芯片选择信号(CS_n)。CS_n信号使存储器装置100能够处理传入CA<13:0>总线上的命令。对存储器装置100内的特定存储体102的存取与命令编码于CA<13:0>总线上。
另外，命令接口104可经配置以接收数个其它命令信号106。例如，信号106可包含命令/地址片内终止(CA_ODT)信号，可经提供以促进存储器装置100内的适当阻抗匹配。信号106可包含复位命令(RESET_n)，其可用于在(例如)加电期间使命令接口104、状态寄存器、状态机及类似物复位。由命令接口104接收的其它信号106可包含命令/地址反转(CAI)信号，其可经提供以(例如)取决于用于特定存储器装置100的命令/地址路由来使命令/地址总线116上的命令/地址信号CA<13:0>的状态反转。信号106可包含镜像(MIR)信号以促进镜像功能。MIR信号可用于多路复用信号，使得信号可基于多个存储器装置(例如存储器装置100)在特定应用中的配置来交换以实现信号到存储器装置100的特定路由。各种信号(例如信号106的各种信号)可用于促进存储器装置100测试，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置100置于测试模式中用于连接性测试。
命令接口104还可用于向系统处理器或控制器提供可检测到的错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置100传输警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置100传输警报信号(ALERT_n)的总线及引脚在例如使用TEN信号执行的连接性测试模式的一些操作期间可用作输入引脚，如上文描述。
利用上文论述的命令及时控信号106，借由通过I/O接口124传输及接收数据信号126，可使数据来回发送于存储器装置100。更明确来说，可经由数据路径122将数据发送到存储体102或从存储体102检索数据，数据路径122包含多个双向数据总线。数据I/O信号(通常称为DQ信号)通常在一或多个双向数据总线上传输及接收。针对例如DDR5 SDRAM存储器装置的特定存储器装置，I/O信号可分成高位及低位字节。例如，针对x16存储器装置，I/O信号可分成对应于(例如)数据信号的高位及低位字节的高位及低位I/O信号(例如DQ<16:8>及DQ<7:0>)。
为了允许存储器装置100内的较高数据速率，例如DDR存储器装置的一些存储器装置可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据(例如，针对写入命令)的外部处理器或控制器(例如控制器128)或由存储器装置100(例如，针对读取命令)驱动。针对读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。针对写入命令，DQS信号可用作用于捕获对应输入数据的时钟信号。如同时钟信号(Clk_t及Clk_c)，DQS信号可经提供为数据选通信号的差分对(DQS_t及DQS_c)以在读取及写入期间提供差分对信令。针对例如DDR5 SDRAM存储器装置的一些存储器装置，DQS信号的差分对可分成对应于(例如)来回发送于存储器装置100的数据的高位及低位字节的高位及低位数据选通信号(例如UDQS_t及UDQS_c、LDQS_t及LDQS_c)。
也可通过I/O接口124将阻抗(ZQ)校准信号提供到存储器装置100。ZQ校准信号可经提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置100的上拉及下拉电阻器来调谐输出驱动器及片内终止(ODT)值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可经提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准到已知值。应了解，精密电阻器通常耦合于存储器装置100上的ZQ引脚与存储器装置100外部的GND/VSS之间。此电阻器充当用于调整内部ODT及I/O引脚的驱动强度的参考。
另外，可通过I/O接口124将环回信号(LOOPBACK)提供到存储器装置100。可在测试或调试阶段期间(在实施之前)使用环回信号(LB)来将存储器装置100设置成其中信号通过相同引脚环回通过存储器装置100的模式。例如，环回信号可用于设置存储器装置100以测试存储器装置100的数据输出(DQ)。环回可包含数据(LBDQ)及选通(LBDQS)两者或可能仅数据引脚。此通常希望用于监测由存储器装置100在I/O接口124处捕获的数据。
应了解，也可将例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用于定义各种模式的可编程操作及配置)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测传感器装置100的温度)等的各种其它组件并入到存储器装置100中。因此，应理解，提供图1的框图来突出存储器装置100的一些功能特征以辅助后续详细描述。此外，尽管前述内容已论述DDR5存储器装置，但本文中论述的电平移位器可用于任何类型的电子装置及/或其它类型的存储器，例如第四代双倍数据速率DRAM(DDR4)存储器装置。
图2说明根据本公开的实施例的双列直插式存储器模块(DIMM)150的示意性框图。如上文论述，DIMM 150包含安置于DIMM 150的每一侧上的数个动态随机存取存储器(DRAM)芯片或存储器装置152。DRAM装置152可对应于存储器装置100，包含关于图1论述的存储体102。DIMM 150包含功率管理集成电路(PMIC)154及寄存时钟驱动器(RCD)156。PMIC 154可控制供应到包含每一DRAM装置152的DIMM 150的功率。RCD 156可将时钟信号提供到DRAM装置152。举例来说，RCD 156可将第一时钟信号提供到RCD 156的第一侧上的DRAM装置152且将第二时钟信号提供到RCD 156的第二侧上的DRAM装置152。DIMM 150可包含一或多个数据线158、160。
每一DRAM装置152可经由第一数据线158及第二数据线160耦合。第一数据线158及第二数据线160可耦合到RCD 156。第一数据线158可耦合到第一引脚162且第二数据线160可耦合第二引脚164。在一些实施例中，引脚162、164可沿着DIMM 150的边缘安置。即，当DIMM 150正常操作时，即使启用测试模式，但引脚162、164可在DIMM 150外部存取。在一些情况中，引脚161、164可添加到DIMM 150用于本文中论述的测试/调试操作。在一些实施例中，引脚162、164可为模块上的现存引脚。在这种情况中，引脚可在DIMM 150的制造期间用于测试及调试评估。引脚162、164可称为环回(LBDQ)引脚及环回选通(LBDQS)引脚。因此，数据线158、160可对应于环回数据(LBDQ)信号及环回选通(LBDQS)信号。
第一引脚162及第二引脚164可提供对DIMM 150外部的第一数据线158及第二数据线160上的数据的存取。举例来说，引脚162、164可提供对在DIMM 150外部通常不可存取的数据的存取。应理解，第一数据线158及第二数据线160在DIMM 150上的路由可不同于所展示。还应理解，图2中描绘的DIMM 150的架构仅为实例且可使用任何合适架构。有利地，数据线158、160及引脚162、164使数据能够在DIMM 150外部存取以在无需从计算装置的对应存储器插槽移除DIMM 150的情况下测试及/或调试DIMM 150。
如展示，DIMM 150包含数个熔丝166。熔丝166中的每一者可与测试模式、特定DRAM装置152、DRAM装置152的特定信号或功能及类似物相关联。举例来说，第一熔丝168及第二熔丝170可与同步测试模式相关联。第一熔丝可经熔断以初始化同步测试模式，且第二熔丝170可经熔断以终止同步测试模式。在另一实例中，第一熔丝168可经熔断以启用对特定DRAM装置152的数据/信号的存取，且第二熔丝170可经熔断以停用对数据/信号的存取。有利地，熔丝166可启用特定DRAM装置152及/或特定DRAM装置152的特定数据/信号的测试/调试。
图3是说明根据本公开的实施例的用于为存储器模块或存储器裸片(例如图2的DRAM装置152)选择测试模式的操作200的流程图。操作200可由例如图2的DIMM 150的存储器模块在其中操作的计算装置的处理器或控制器执行。举例来说，操作200可由DIMM 150外部的主机装置执行，例如图1的控制器128。应理解，虽然操作200以特定序列展示，但操作200可以任何合适顺序实施且可完全跳过至少一些操作200。在一些情况中，操作200可由测试装备执行，例如自动化测试装备(ATE)及/或示波器。
在操作202，可识别裸片，例如图2的DIMM 150上的DRAM装置152。即，其中安置裸片的计算装置的处理器可接收故障消息且识别其中已发生故障的存储器模块上的特定裸片(例如图2的DIMM 150上的DRAM装置152)。在一些情况中，故障裸片可基于故障消息来识别。在其它情况中，故障消息可识别发生故障的特定信号或功而非对应存储器裸片。在这种情况中，处理器可选择对其执行本文中论述的测试及/或调试操作的第一存储器裸片。如果检测到第一存储器裸片有问题，那么可对第一存储器裸片执行补救措施。如果没有检测到第一存储器裸片有问题，那么处理器可对存储器模块上的额外裸片执行测试及/或调试操作，直到检测到问题。
在一些情况中，在操作202处或之前，特定存储器模块(例如图2的DIMM 150)可被识别为与故障消息相关联。在这种情况中，故障消息可不识别待测试的特定裸片。故障消息还可识别待测试的特定信号或功能。举例来说，待测试的信号或功能可与存储器模块上的多个裸片相关联。一或多个熔丝(例如图2的熔丝166)可用于从存储器模块及/或存储器裸片存取数据。即，第一熔丝可经熔断以启用对来自模块及/或裸片的数据的存取，且第二熔丝可用于停用对数据的存取。
在操作204，处理器可确定对应于经识别裸片的测试模式。测试模式可用于通过测试及/或监测与经识别裸片及对应测试模式相关联的一或多个信号来确定故障消息的原因。在一些情况中，用于监测或测试裸片/模块的测试模式可至少部分基于待监测或测试信号或数据的类型。举例来说，故障消息可指示存储器模块上的特定裸片的CBR计数器的故障。在这种情况中，可选择启用对CBR计数器值(例如信号)的存取的测试模式。即，一旦裸片故障，则处理器可启用与所述裸片相关联及/或与待测试的特定信号或数据相关联的测试模式。在操作206，处理器可基于所选择的测试模式识别待监测及/或测试的裸片/模块上的特定信号或数据。
在操作208，处理器可识别与测试模式及/或待监测及/或测试的信号或数据相关联的主熔丝。即，每一测试模式可与至少一个主熔丝相关联。举例来说，与测试模式相关联的第一主熔丝可经熔断以启动对应测试模式，且第二主熔丝可经熔断以停用或终止对应测试模式。在操作210，熔断与在操作206识别的测试模式相关联的主熔丝以启动测试模式。
使用(例如熔断)熔丝以启动及终止测试模式启用对内部数据的存取且无需使用解码器。因此，本文中呈现的实施例允许对存储器模块内部的信号的外部存取且不显著增大存储器模块的电路系统的物理大小。
图4是说明根据本公开的实施例的用于选择存储器裸片(例如图2的DRAM装置152)的信号及/或功能用于测试的操作220的流程图。操作220可由其中安置存储器裸片的计算装置的处理器执行。举例来说，操作220可由DIMM 150外部的主机装置执行，例如图1的控制器128。应理解，虽然操作220以特定序列展示，但操作220可以任何合适顺序实施且可完全跳过至少一些操作220。
在操作222，识别待测试的存储器模块的信号/功能。在一些情况中，待测试的信号/功能可基于故障消息来识别。在一些情况中，待测试的信号/功能可基于故障或与故障相关联的存储器装置(例如图2的DRAM装置152)的位置来识别。在操作224，熔断与待测试的信号/功能相关联的第一熔丝。熔断熔丝可启用测试/调试过程以存取与被测试的信号/功能相关的数据。
在操作226，接收与信号/功能相关联的数据。接收到的数据的类型可取决于所使用的测试模式。举例来说，如果使用同步测试模式，那么接收到的数据可为串行(例如连续)数据流，直到测试/调试操作终止(例如，通过熔断第二熔丝)。如果测试模式是异步测试模式，那么接收到的数据可与被测试的特定信号/功能(例如信号/功能的转变或转变的时序)相关联。如果测试模式是模拟比较模式，那么接收到的数据可为与被测试的信号/功能相关联的电压电平。
在操作228，可熔断与被测试的信号/功能相关联的第二熔丝。第二熔丝可终止测试/调试操作或停用接收到的数据。如上文论述，使用熔丝启用及停用对裸片上的数据的存取且无需将额外电路系统添加到裸片(或添加极少电路系统)。
图5说明描绘根据本公开的实施例的同步测试模式的寄存器之间的信号路由的功能框图250。如展示，对应于存储器装置(例如图2的DRAM装置152)的各种信号可表示为框252。每一框252可对应于或可耦合到数据寄存器256、258、260、262、264。举例来说，第一寄存器256可对应于延迟锁定环(DLL)右端，第二寄存器258可对应于命令地址，第三寄存器260可对应于低位数据信号，且第四寄存器262可对应于高位数据信号。寄存器256、258、260、262、264可用于从对应存储器装置(例如图2的DRAM装置152)存取数据。举例来说，数据线274可将每一寄存器256、258、260、262、264耦合到移位寄存器268以从寄存器256、258、260、262、264存取数据。与熔断熔丝相关联的DRAM装置152可将数据信号(例如LBDQ/LBDQS)驱动到DIMM 150的数据线274上。在一些实施例中，数据线274可耦合到DIMM 150上的焊料接点以启用对数据信号的存取。
数据结254可安置于一些或每一框252与对应寄存器256、258、260、262、264之间。数据结254可连接来自不同框252的信号且可含有中继器以在信号路由通过其时提高信号强度，包含数据信号(例如LBDQ及LBDQS)及各种控制信号。即，数据结254可稳定在整个DIMM150中传播的信号。虽然每一功能框252中展示一个寄存器，但应理解，每一框252可包含或相关联于任何合适数目个寄存器256、258、260、262、264。
寄存器256、258、260、262、264可安置于DIMM(例如图2的DIMM 150)的整个存储器装置152中的不同位置中。即，DIMM 150的每一存储器装置152可包含数个寄存器256、258、260、262、264。因此，来自寄存器256、258、260、262、264的数据可从存储器装置152中的各个位置及DIMM 150中的各个位置获得。移位寄存器268及系统控制器266可安置于DRAM装置152中的一者上。移位寄存器268及系统控制器266可经安置以平衡寄存器256、258、260、262、264之间的距离。即，寄存器256、258、260、262、264可在DRAM装置152内均匀间隔开，且移位寄存器268及系统控制器266可关于寄存器256、258、260、262、264均匀间隔。
移位寄存器268及系统控制器266可用于从寄存器256、258、260、262、264存取及获得数据。举例来说，一旦测试模式被选择且测试/调试操作启动，则移位寄存器268及系统控制器266可从特定寄存器256、258、260、262、264接收数据且将数据提供到环回输出270。环回输出270可在对应DRAM装置152及/或对应DIMM 150外部经由一或多个引脚(例如关于图2论述的引脚162、164)存取。移位寄存器268可从寄存器256、258、260、262、264获得数据且经由数据线278将数据提供到环回输出270。在一些实施例中，数据可经由耦合到DIMM 150上的数据线278的焊料接点从环回输出270获得。即，焊料接点可启用对DRAM装置152内部及DIMM 150内部的数据的存取。
每一寄存器256、258、260、262、264及系统控制器266可经由数据线272耦合。数据线272可用于在寄存器256、258、260、262、264之间传输符记。系统控制器266可指示特定寄存器256、258、260、262、264何时将符记传递到下一寄存器256、258、260、262、264。系统控制器266还可经由数据线276将系统启用信号及时钟信号提供到寄存器256、258、260、262、264及移位寄存器268。
图6说明根据本公开的实施例的用于调试存储器模块及/或存储器模块的存储器裸片的同步测试模式的电路系统280的框图。在一些实施例中，电路系统280可在图2的DRAM装置152及/或DIMM 150外部。举例来说，电路系统280可安置于图1的控制器128中。在一些实施例中，电路系统280可安置于DIMM 150外部的测试装备(例如ATE)及/或示波器中。
如展示，同步测试模式的电路系统280利用寄存器282、284、286。寄存器282、284、286可对应于关于图5论述的寄存器256、258、260、262、264。即，每一寄存器可用于存取与图5的对应DRAM装置152相关联的特定信号及/或功能288相关联的数据。举例来说，第一寄存器282可用于获得与ECS错误计数相关的数据，第二寄存器284可用于获得与CBR计数器相关的数据，且第三寄存器286可用于获得与ZQ校准码相关的数据。应理解，电路系统280可使用任何合适数目个寄存器282、284、286从DRAM装置152获得与各种信号及功能相关的数据。
来自每一寄存器282、284、286的数据可输出到数据线(例如全局线)292上。在一些情况中，由寄存器282、284、286输出的数据可为八(8)个位。然而，输出到数据线292的数据可为选择时钟信号的每转变四(4)个位。举例来说，特定寄存器282、284、286可在选择时钟信号的第一时钟边缘上输出前四个位且在选择时钟信号的第二时钟边缘上输出后四个位。即，寄存器282、284、286可在选择时钟信号的上升及下降边缘两者上将数据输出到数据线292。
串行器294可接收数据线292上的数据且可用于使数据线292上的数据串行化。即，串行器294可将数据线292上的四个位分离成个别数据位。用于串行化数据的输出时钟可具有高于由寄存器282、284、286使用的选择时钟的频率。输出时钟可用于将串行化数据位传输到环回输出296，环回输出296可对应于DIMM 150的环回输出270。举例来说，串行化数据位可使用环回引脚(例如图2的引脚162、164)输出。应理解，寄存器282、284、286可每时钟循环输出由串行器294及DIMM 150的其它组件支持的任何足够数目个数据位，例如2个位、4个位、8个位。
符记290可用于启用特定寄存器282、284、286将数据输出到数据线292。即，使用符记290启用寄存器282、284、286将相应信号(例如数据)驱动到数据线292上。一旦经启用寄存器将相应信号输出到数据线292上，则符记290可前进到下一寄存器282、284、286。即，符记290可每输出到数据线292上的八个位传递到下一寄存器282、284、286。在一些情况中，符记290可基于选择时钟信号传递到下一寄存器。即，符记290可由寄存器使用选择时钟信号捕获。一旦寄存器282、284、286接收符记290，则寄存器282、284、286经启用以在数据线292上输出数据且可基于选择时钟信号来这样做。由寄存器282、284、286使用的各种时钟信号关于下文图7进行论述。
图7说明根据本公开的实施例的图6的同步测试模式的时序图300。如展示，时序图300描绘用于本文中论述的同步测试模式中的各种信号。如上文论述，寄存器282、284、286可接收符记290。第一寄存器(例如图6的寄存器282)的符记290可对应于符记(a)信号306。后续寄存器(例如图6的寄存器284)的符记290可对应于符记(b)信号308。
第一符记信号310在系统调试操作初始化时可为逻辑高(例如1)且可传递到第一寄存器282、284、286。即，第一符记信号310可在符记传递到第一寄存器282、284、286(由符记信号符记(a)306指示)时转变到逻辑低(例如0)。
如展示，第一寄存器282可基于对应符记、符记(a)306、同步时钟信号302及选择时钟信号304将前四个位(ABCD)320输出到数据线292(由信号312指示)。第一寄存器282可基于对应符记、符记(a)306及选择时钟信号的边缘将后四个位(EFGH)322输出到数据线292。即，后四个位322可在选择时钟信号304在逻辑低与逻辑高之间转变时由第一寄存器282输出。
串行器294可接收由第一寄存器282输出的数据。串行器294可使数据串行化(划分)成个别位236且基于输出时钟信号314及环回选通信号(LBDQS)316将串行化位236输出到环回输出296。环回选通信号316的每一上升边缘可指示准备从串行器294传输的信息326的一个位。环回选通信号316的前导码324可在约四个时钟循环内为低以指示经由环回输出294输出的数据的标头或开始。
有利地，由环回输出296输出的数据是没有端点且没有最大长度的串行数据流。因此，环回输出296的串行数据流的大小可随时间增大以提供与对应DRAM装置152的各种状态、设置及操作相关的额外信息。虽然一些电路系统(例如寄存器282、284、286及/或串行器294)可被添加到存储器装置(例如图1的存储器装置100)，但可在不必从计算装置移除模块(例如DIMM 150)的情况下经由环回输出296提供用于分析(例如测试、调试或监测)的数据的量及类型胜过添加电路系统的任何负面影响，例如(举例来说)物理空间及/或功耗。
图8是说明根据本公开的实施例的图6的同步测试模式的操作350的流程图。操作350可由计算装置的一或多个组件(例如控制器或处理器)执行。举例来说，操作350可由DIMM 150外部的主机装置执行，例如图1的控制器128。应理解，虽然操作350以特定序列展示，但操作350可以任何合适顺序实施且可完全跳过至少一些操作350。应理解，操作350可为同步测试模式的部分且因此可在同步测试模式被初始化之后执行。举例来说，操作350可在同步测试模式的主熔丝被熔断之后执行，如关于图3论述。在一些情况中，操作350可包含图3的操作200。
操作350可表示为同步测试/调试操作执行的操作的部分。举例来说，操作350可包含用于存储器模块的任何数目个寄存器的额外操作。符记又可传递到每一寄存器且来自每一寄存器的数据可被串行化且经由环回输出来输出。
操作350在操作354开始，可熔断与信号/功能相关联的熔丝。熔丝可基于故障消息响应于系统故障而熔断。在一些情况中，熔断熔丝可与故障的位置及/或对应于待存取的信号/功能的寄存器(例如数据寄存器)或存储器装置(例如DRAM装置)的位置相关联。
在操作356，可将符记(例如图6的符记290)传输到一或多个寄存器中的第一寄存器。在操作358，可由第一寄存器将数据输出到数据线上。在一个实施例中，由第一寄存器输出的数据可为前四个位且可在选择时钟的边缘(例如上升或下降)处输出。额外四个位可由第一寄存器在选择时钟的下一边缘(例如上升或下降)处输出。
在操作360，串行器(例如图6的串行器294)可使由第一寄存器输出的数据(例如四个位)串行化。在操作362，串行器可经由环回输出来输出串行化数据。一旦来自第一寄存器的前四个位被输出，则串行器可串行化及输出额外四个位。
一旦来自第一寄存器的数据被串行化且经由环回输出来输出，则可在操作364将符记传递到第二寄存器。在操作366，可由第二寄存器将数据输出到数据线上。类似于第一寄存器，由第二寄存器输出的数据可为总共八个位，一次输出四个位。在操作368，串行器可使由第二寄存器输出的数据位串行化(例如，以四位增量)。在操作370，可由串行器经由环回输出来输出来自第二寄存器的串行化数据。
如上文论述，由同步测试模式输出的串行数据可为测试/调试程序提供相对大量数据。数据量可基于待执行的分析来增加或减少。举例来说，同步测试模式可经配置以从一些寄存器而非所有寄存器获得数据。
图9说明展示根据本公开的实施例的使用计数器404的异步测试模式的电路系统400的框图。在一些实施例中，电路系统400可在图2的DRAM装置152及/或DIMM 150外部。举例来说，电路系统400可安置于图1的控制器128中。
如上文论述，异步测试模式可用于监测变化或转变信号。脉动环回数据信号(LBDQ)可为计数器404的输入。即，存储器模块上的LBDQ引脚(例如图2的DIMM 150的引脚162、164)可接收脉冲(例如振荡)信号。在一些情况中，脉冲信号可经由焊料接点输入到DIMM 150。环回选通LBDQS引脚可用作用于异步测试模式的输出410且因此可在存储器模块外部存取。
为了初始化异步测试模式，可熔断主熔丝，如关于图3论述。用于异步测试模式的特定输出信号410可使用(1)计数器或(2)熔丝选择，如下文论述。如果计数器404用于选择输出410，那么计数器404可从零开始且可针对环回输入(LBDQ)402的每一转变而递增。即，计数器404可针对LBDQ输入402的每一脉冲而递增。在一些情况中，计数器404可使用波纹计数器实施。计数器404的每一递增可对应于将成为输出410的不同信号412。举例来说，针对计数器404的给定递增，信号412可与(1)LBQ振荡器、(2)DLL移位输出、(3)DLL锁定状态、(4)存储体有效事件、(5)ECC事件、(6)自刷新事件、(7)读取事件或(7)写入事件相关联。
计数器404的值可使用解码器406解码。解码器406可将经解码计数器值提供到多路复用器408以将信号412中的一者驱动到输出410。在一些实施例中，特定信号412可使用数个熔丝而非计数器404来选择。即，每一信号412可与一或多个熔丝相关联。为了使所选择的信号412成为输出410，可熔断与所述信号412相关联的第一熔丝。熔断第一熔丝可使所选择的信号412能够成为输出410。一旦所选择的信号412被输出410，则可熔断第二熔丝以停止所选择的信号412传输。即，第二熔丝可停用所选择的信号412输出。
图10说明展示根据本公开的实施例的用于防止短时脉冲波形干扰传播致使异步测试模式的状态切换的实例电路系统420的框图。在一些实施例中，电路系统420可在图2的DRAM装置152及/或DIMM 150外部。举例来说，电路系统420可安置于图1的控制器128中。
电路系统420可安置于图9的解码器406与多路复用器408之间。电路系统420可用于防止短时脉冲波形干扰传播通过解码器406，因为短时脉冲波形干扰会无意地使多个信号412能够输入到多路复用器408中，从而导致输出410被驱动到未知状态。为了防止短时脉冲波形干扰，选通426可用于在环回输入402的反相脉冲期间清除及取样解码器406的经解码输出。以此方式，电路系统420基本上保证环回输入402的每脉冲选择单个信号412。因此，电路系统420可减少多路复用器408中信号412之间的竞争发生。
如展示，异步熔丝输入422可对应于用于异步测试模式的启用信号(例如，来自主熔丝)。选择信号424可对应于解码器406的输出。电路系统420的输出428被提供到多路复用器408且用于将对应信号412驱动到输出410。
图11说明根据本公开的实施例的图9及10的异步测试模式的时序图430。如展示，时序图430描绘异步启用信号432、计数器信号434及脉冲环回输入402。各种选择信号424经展示且表示图9的潜在信号412。针对环回输入402的每一脉冲，使计数器信号434的值递增。计数器信号434的值使对应选择信号424能够启用(例如，转变到逻辑高)。即，每一选择信号424可对应于计数器信号434的特定值。特定选择信号424可在计数器的值对应于所述选择信号424时转变到逻辑高(1)。接着，对应于特定选择信号424的数据可由图9的多路复用器408输出到LBDQS数据线/至少部分基于经启用选择信号424(及对应计数器434的值)输出。
图12是说明根据本公开的实施例的使用熔丝的异步测试模式的操作450的流程图。操作450可由其中安置对应存储器裸片的计算装置的处理器执行。举例来说，操作450可由DIMM 150外部的主机装置执行，例如图1的控制器128。应理解，虽然操作450以特定序列展示，但操作450可以任何合适顺序实施且可完全跳过至少一些操作450。应理解，操作450可在异步测试模式被启动之后执行。即，操作450可在异步测试模式的主熔丝被熔断之后执行，如关于图3论述。在一些实施例中，操作450可包含图3的操作200。
在操作452，识别待测试的信号的功能。如上文论述，信号可基于故障消息来识别。在一些情况中，待测试的信号/功能可基于故障的位置(例如存储体或存储器单元(例如图2的DRAM装置152))或基于控制区中的其它逻辑来识别。在操作454，可熔断与信号/功能相关联的熔丝。在一些情况中，熔断熔丝可与故障的位置(例如对应于经识别信号/功能的寄存器(例如数据寄存器))相关联。在操作456，可接收与信号/功能相关的数据。即，操作454中熔断的熔丝可启用对与经识别信号/功能相关联的数据的存取。
一旦接收与信号/功能相关的数据，则可熔断与信号/功能相关联的额外熔丝以停用对数据的存取。可重复操作450以获得与待测试及/或调试的额外信号/功能相关联的数据。
图13是说明根据本公开的实施例的使用图9的计数器404的异步测试模式的操作460的流程图。操作460可由对应存储器裸片(例如图2的DRAM装置152)在其中操作的计算装置的处理器执行。举例来说，操作460可由DIMM 150外部的主机装置执行，例如图1的控制器128。应理解，虽然操作460以特定序列展示，但操作460可以任何合适顺序实施且可完全跳过至少一些操作460。应理解，操作460可在异步测试模式被初始化之后执行。即，操作460可在异步测试模式的主熔丝被熔断之后执行，如关于图3论述。在一些实施例中，操作460可包含图3的操作200。
在操作462，识别待测试的一或多个信号/功能。在一些情况中，信号/功能可基于故障消息来识别。在操作464，将计数器(例如图9的计数器404)初始化为零。如关于图9到11论述，计数器可针对环回输入信号的每一脉冲递增。在操作466，可至少部分基于计数器的值接收与被测试的一或多个信号/功能相关联的数据。在操作468，至少部分基于环回输入信号的脉冲使计数器的值递增。
一旦计数器的值递增，则在操作466接收与计数器的递增值相关联的下一信号/功能相关联的数据。重复操作466及468直到与一或多个经识别信号/功能相关联的所有数据被接收。在这种情况中，计数器的值可复位到零且可重复操作466及468直到异步测试模式通过例如熔断与异步测试模式相关联的第二主熔丝来终止。如关于图3论述，第二主熔丝可停用或终止异步测试模式。
图14说明根据本公开的实施例的用于测试及/或调试存储器裸片或相关联存储器模块的模拟比较模式的电路系统480的框图。在一些实施例中，电路系统480可在图2的DRAM装置152及/或DIMM 150外部。举例来说，电路系统480可安置于图1的控制器128中。
模拟比较模式可用于确定存储器模块(例如图2的DIMM 150)内部的一或多个电压484的电压电平，且不在存储器模块外部暴露电压484。以此方式，可测量/测试内部电压484的电压电平且不暴露于外部影响或干扰。
如展示，电路系统接收环回输入482。在此情况中，环回输入482可为参考电压。当模拟比较模式被初始化时，环回输入482可为相对于待测试的电压484的低电压(例如0.2伏特、0.5伏特等)。
数个传递门494可接收待测试的一或多个电压484及熔丝选择486。熔丝选择486可使特定传递门494能够使待取样的对应电压484通过。比较器488接收参考电压(例如环回输入电压)482及从电压484选择的电压。如果参考电压482等于或大于由传递门494选择的电压484，那么比较器488可输出逻辑高(1)。如果参考电压482小于所选择的电压484，那么比较器488可输出逻辑低(0)。在这种情况中，参考电压482可增大且再次与所选择的电压比较。举例来说，参考电压482可相对少量增大，例如0.1伏特。
针对每一比较(例如取样)，锁存器490可临时锁存比较器488的输出且将输出驱动到LBDQS引脚492。有利地，模拟测试模式可用于在存储器模块处于原位(例如，没有从计算装置移除)时验证内部电压484。此外，模拟测试模式可在存储器模块在操作中时启用内部电压484的测试。此可提供内部电压484在存储器模块在使用中时如何交互的更准确分析。
图15说明根据本公开的实施例的用于解码及电平移位模拟比较模式的熔丝选择信号的电路系统500的框图。在一些实施例中，电路系统500可在图2的DRAM装置152及/或DIMM 150外部。举例来说，电路系统500可安置于图1的控制器128中。
如展示，熔丝位502可提供到控制逻辑504。控制逻辑504可包含解码器506及电平移位器508。电平移位器508可电平移位(例如增大)来自解码器506的经解码熔丝位的电压电平且输出更高电压电平信号作为熔丝选择信号486。更高电压电平可用于使熔丝选择信号能够激活传递门494且使内部电压484能够传递到比较器488。可由于传递门494的厚氧化物而需要经电平移位的熔丝选择信号。
图16说明根据本公开的实施例的用于测试及/或调试存储器裸片(例如图2的DIMM150的DRAM装置152)的电压的模拟比较模式的时序图520。如展示，时序图520描绘模拟模式启用信号522、熔丝位502、参考电压482、可对应于图14的内部电压484的数个内部电压524及比较器488的输出526。
如展示，每一内部电压524可对应于特定熔丝位502。即，当第一电压524的熔丝位502被启用时，第一电压524可通过传递门494到图14的比较器488。参考电压482的电压电平可一直增大到参考电压482电平等于或大于第一电压电平524。在这种情况中，比较器输出526可转变到逻辑高(1)且经由LBDQS引脚492输出。即，比较器488的输出526可用于指示第一电压524相对于参考电压482的电压电平。比较器488的输出526可在存储器模块(例如DIMM 150)外部经由LBDQS引脚存取。在一些情况中，参考电压482的电压电平可复位到初始电压电平。
一旦比较器488的输出526转变到逻辑高，则熔丝位可改变，从而指示下一熔丝被选择。第二电压524可通过传递门494到图14的比较器488。参考电压482的电压电平可一直增大到参考电压482等于或大于第二电压电平524。比较器488的输出526可再次转变到逻辑高(1)且经由LBDQS引脚492输出。此过程可重复直到每一内部电压524的电压电平基于参考电压482确定。
图17是说明根据本公开的实施例的模拟比较模式的操作550的流程图。操作550可由例如图2的DIMM 150的对应存储器模块在其中操作的计算装置的处理器或控制器执行。举例来说，操作550可由DIMM 150外部的主机装置执行，例如图1的控制器128。应理解，虽然操作550以特定序列展示，但操作550可以任何合适顺序实施且可完全跳过至少一些操作550。应理解，操作550可在模拟比较模式被初始化之后执行。即，操作550可在模拟比较模式的主熔丝被熔断之后执行，如关于图3论述。在一些情况中，操作550可包含图3的操作200。
在操作552，选择使用模拟比较模式测试或监测的一或多个电压。所选择的电压可在存储器裸片(例如图2的DRAM装置152)内部且可基于故障消息或对应存储器模块(例如图2的DIMM 150)内故障的位置选择。在操作554，可熔断对应于第一所选择电压的熔丝。熔断熔丝可使第一所选择电压能够传播通过传递门494而到图14的比较器488。在操作556，可获得参考电压。如上文论述，参考电压可经由存储器模块的LBDQ引脚接收。
在操作558，比较参考电压与第一内部电压。在操作560，比较器可确定参考电压是否等于第一内部电压。如果等于，那么在操作562比较器的输出可转变到逻辑高。如果参考电压不等于第一内部电压，那么在操作564比较器确定参考电压是否小于第一内部电压。
如果参考电压不小于第一内部电压，那么参考电压大于第一内部电压且在操作562比较器的输出可转变到逻辑高。如果在操作564参考电压小于第一内部电压，那么在操作566可递增(例如增大)参考电压。在这种情况中，在操作558可再次比较经递增参考电压与第一内部电压。
可重复操作558到566直到比较器的输出转变到逻辑高。在这种情况中，可在操作554熔断第二所选择(内部)电压电平的熔丝且可针对第二内部电压重复操作556到566，直到比较器的输出转变到逻辑高。可针对待监测及/或测试的所选择内部电压中的每一者重复操作554到566。
上述特定实施例已通过实例展示，且应理解，这些实施例可接受各种修改及替代形式。应进一步理解，权利要求书不希望限于所公开的特定形式，而是涵盖落于本公开的精神及范围内的所有修改、等效物及替代物。
参考本文中呈现及主张的技术且将其应用于具有实际性质的物质对象及具体实例，其明显改进本技术领域且因而不是抽象、无形或纯理论的。此外，如果本说明书末尾所附的任何权利要求含有表示为“用于[执行][功能]…的构件”或“用于[执行][功能]…的步骤”的一或多个元件，那么希望此类元件依据35U.S.C.112(f)来解译。然而，对于含有以任何其它方式表示的元件的任何权利要求，不希望依据35U.S.C.112(f)来解译此类元件。

Claims (20)

1.一种存储器模块，其包括：
存储器装置，其包括安置成平行阵列的多个存储器单元；
第一组数据线，其耦合到所述存储器装置及第一引脚；及
第二组数据线，其耦合到所述存储器装置及第二引脚，其中所述第一引脚及所述第二引脚可在所述存储器模块外部存取，且其中所述第一组数据线及所述第二组数据线经配置以能够经由所述第一引脚及所述第二引脚存取对应于所述存储器装置的数据以在所述存储器模块在操作中时进行调试操作。
2.根据权利要求1所述的存储器模块，其包括与所述存储器装置相关联的至少两个熔丝。
3.根据权利要求2所述的存储器模块，其中所述至少两个熔丝经配置以提供与所述存储器装置相关联的所述数据。
4.根据权利要求3所述的存储器模块，其中所述至少两个熔丝包括经配置以提供对与所述存储器装置相关联的所述数据的存取的第一熔丝及经配置以终止对与所述存储器装置相关联的所述数据的存取的第二熔丝。
5.根据权利要求1所述的存储器模块，其包括与同步测试模式、异步测试模式及模拟比较模式相关联的数个主熔丝。
6.根据权利要求5所述的存储器模块，其中对应于所述同步测试模式的所述存储器装置的所述数据提供所述存储器装置的逻辑状态的指示。
7.根据权利要求5所述的存储器模块，其中对应于所述异步测试模式的所述存储器装置的所述数据提供所述存储器装置中的信号转变的指示。
8.根据权利要求5所述的存储器模块，其中对应于所述模拟比较模式的所述存储器装置的所述数据提供所述存储器装置内部的电压电平的指示。
9.一种方法，其包括：
至少部分基于待测试的存储器装置的一或多个信号来确定所述存储器装置的测试模式；
识别与所述测试模式相关联的第一主熔丝及第二主熔丝；
熔断所述第一主熔丝以初始化所述测试模式；
接收与所述存储器装置的所述一或多个信号相关联的数据；及
熔断所述第二主熔丝以终止所述测试模式。
10.根据权利要求9所述的方法，其中所述测试模式在所述存储器装置在操作中时执行。
11.根据权利要求9所述的方法，其包括：
将符记传输到第一数据寄存器以使与第一信号相关联的所述数据能够由所述第一数据寄存器输出；
从所述第一数据寄存器接收所述数据；
使来自所述第一数据寄存器的所述数据串行化；
经由所述存储器装置上的引脚从所述第一数据寄存器传输所述串行化数据；及
将所述符记传输到与第二信号相关联的第二数据寄存器。
12.根据权利要求11所述的方法，其包括：
从所述第二数据寄存器接收所述数据；
使来自所述第二数据寄存器的所述数据串行化；
经由所述存储器装置上的所述引脚从所述第二数据寄存器传输所述串行化数据；
将所述符记传输到与第三信号相关联的第三数据寄存器以使与所述第三信号相关联的数据能够由所述第三数据寄存器输出；
从所述第三数据寄存器接收所述数据；
使来自所述第三数据寄存器的所述数据串行化；及
经由所述存储器装置上的所述引脚从所述第三数据寄存器传输所述串行化数据。
13.根据权利要求11所述的方法，其中所述串行化数据从所述存储器装置输出作为串行数据流。
14.根据权利要求13所述的方法，其中将所述符记传输到所述第二数据寄存器终止串行数据流从所述第一数据寄存器输出。
15.根据权利要求9所述的方法，其包括：
将计数器初始化为零；及
至少部分基于振荡输入信号使所述计数器递增，其中与所述一或多个信号相关联的所述数据是至少部分基于所述计数器的值。
16.根据权利要求15所述的方法，其包括使与所述一或多个信号相关联的所述数据串行化及至少部分基于所述计数器的所述值经由多路复用器传输所述串行化数据。
17.一种方法，其包括：
选择待测试的电压，所述所选择的电压在存储器装置内部；
熔断与所述所选择的电压相关联的熔丝；
经由比较器比较所述所选择的电压的电压电平与参考电压的电压电平；
在确定所述参考电压的所述电压电平小于所述所选择的电压的所述电压电平之后，增大所述参考电压的所述电压电平且经由所述比较器输出逻辑低信号；及
在确定所述参考电压的所述电压电平大于或等于所述所选择的电压的所述电压电平之后，经由所述比较器输出逻辑高信号。
18.根据权利要求17所述的方法，其包括：
识别测试模式以测试所述存储器装置内部的模拟电压；
识别与所述测试模式相关联的至少第一主熔丝及第二主熔丝；及
熔断所述第一主熔丝以启动所述测试模式。
19.根据权利要求17所述的方法，其包括至少部分基于与所述所选择的电压相关联的所述熔断熔丝经由传递门将所述所选择的电压传输到所述比较器。
20.根据权利要求19所述的方法，其中对应于所述熔丝的信号经电平移位到经增大电压电平。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212442A (en) * 1992-03-20 1993-05-18 Micron Technology, Inc. Forced substrate test mode for packaged integrated circuits
US6240535B1 (en) * 1995-12-22 2001-05-29 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
JPH10116500A (ja) * 1996-10-11 1998-05-06 Sony Corp メモリを内蔵するロジックｉｃ
JP3797810B2 (ja) * 1998-11-30 2006-07-19 松下電器産業株式会社 半導体装置
KR100500442B1 (ko) * 2002-11-07 2005-07-12 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
US7277350B2 (en) * 2005-06-01 2007-10-02 Infineon Technologies Ag Implementation of a fusing scheme to allow internal voltage trimming
JP4686350B2 (ja) * 2005-12-09 2011-05-25 株式会社東芝 不揮発性半導体記憶装置及びその自己テスト方法
US7802166B2 (en) * 2006-09-27 2010-09-21 Qimonda Ag Memory controller, memory circuit and memory system with a memory controller and a memory circuit
US9170878B2 (en) * 2011-04-11 2015-10-27 Inphi Corporation Memory buffer with data scrambling and error correction
KR101187642B1 (ko) * 2011-05-02 2012-10-08 에스케이하이닉스 주식회사 집적 회로의 모니터링 장치
US20130036255A1 (en) * 2011-08-05 2013-02-07 Apple Inc. Testing memory subsystem connectivity

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