KR100500442B1 - 반도체 메모리 장치 및 이 장치의 테스트 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 테스트 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 테스트 방법을 공개한다. 이 장치는 n개 그룹들로 이루어지고, n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들, 테스트 라이트 동작시에는 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는, 패드)들중 하나씩으로부터 입력되는 n비트의 제1입력 데이터를 k배 신장하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에는 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 nk비트의 제1입력 데이터를 입력하여 nk비트의 제2입력 데이터를 발생하는 라이트 데이터 제어부, 및 테스트 리드 동작시에는 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 발생되는 n비트의 제2출력 데이터를 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는, 패드)들중의 하나씩을 통하여 출력하고, 정상 리드 동작시에는 nk비트의 제1출력 데이터를 입력하여 발생되는 nk비트의 제2출력 데이터를 nk개의 데이터 입출력 핀(또는, 패드)들을 통하여 출력하는 리드 데이터 제어부로 구성되어 있다. 따라서, 테스트를 위하여 사용되는 핀 수를 줄일 수 있으며, 또한, 보다 정확한 테스트 결과를 얻을 수 있음으로 인해서 반도체 메모리 장치의 신뢰성이 향상된다.

Description

반도체 메모리 장치 및 이 장치의 테스트 방법{Semiconductor memory device and test method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트를 위하여 사용되는 핀 수를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
일반적인 반도체 메모리 장치는 테스트시에 테스터로부터 인가되는 라이트 명령에 응답하여 라이트 데이터를 메모리 셀에 라이트하고, 리드 명령에 응답하여 메모리 셀에 저장된 데이터를 리드하여, 라이트된 데이터와 리드되는 데이터가 동일하면 정상인 메모리 셀로 다르면 불량인 메모리 셀로 판단한다.
그런데, 상술한 바와 같은 방법에 의해서 테스트를 수행하게 되면 테스터에 의해서 병렬로 테스트할 수 있는 반도체 메모리 장치의 수가 제한되게 된다. 예를 들면, 테스터의 입출력 핀(또는, 패드)의 수가 64개이고, 테스트되는 반도체 메모리 장치의 데이터 입출력 핀(또는, 패드) 수가 8개 라면 테스터에 의해서 테스트될 수 있는 반도체 메모리 장치의 수가 8개로 제한된다.
상술한 바와 같은 문제점을 해결하기 위하여 제시된 방법이 병렬 비트 테스트 방법이다. 이 방법은 반도체 칩 내부에 추가적인 회로를 구비하여, 반도체 메모리 장치의 모든 데이터 입출력 핀(또는, 패드)들을 통하여 데이터를 입출력하는 것이 아니라, 소정 개수의 데이터 입출력 핀(또는, 패드)들을 통하여 데이터를 입출력한다. 그러면, 반도체 메모리 장치 내부의 추가적인 회로에 의해서 소정 개수의 데이터 입출력 핀(또는, 패드)들을 통하여 입력되는 데이터를 멀티플렉싱하여 메모리 셀로 라이트하고, 메모리 셀로부터 출력되는 데이터를 2비트씩 비교함에 의해서 발생되는 비교 결과 신호를 소정 개수의 데이터 입출력 핀(또는, 패드)들을 통하여 출력한다.
이 방법은 테스터에 의해서 테스트되는 반도체 메모리 장치의 수를 늘릴 수는 있으나, 비교 결과 신호가 2비트씩의 데이터를 비교함에 의해서 발생되기 때문에 2비트의 데이터가 모두 불량인 경우에도 정상임을 나타내는 비교 결과 신호를 발생하게 된다는 문제점이 있었다. 따라서, 테스트를 수행함에 의해서 얻어지는 결과의 신뢰성이 떨어지게 된다.
본 발명의 목적은 테스트를 위하여 사용되는 핀 수를 줄일 수 있으며, 테스트를 수행함에 의해서 얻어지는 결과의 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들, 테스트 라이트 동작시에는 상기 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는, 패드)들중 하나씩으로부터 입력되는 n비트의 제1입력 데이터를 k배 신장하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에는 상기 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 nk비트의 제1입력 데이터를 입력하여 상기 nk비트의 제2입력 데이터를 발생하는 라이트 데이터 제어수단, 및 테스트 리드 동작시에는 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 발생되는 n비트의 제2출력 데이터를 상기 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는, 패드)들중의 하나씩을 통하여 출력하고, 정상 리드 동작시에는 상기 nk비트의 제1출력 데이터를 입력하여 발생되는 상기 nk비트의 제2출력 데이터를 상기 nk개의 데이터 입출력 핀(또는, 패드)들을 통하여 출력하는 리드 데이터 제어수단을 구비하는 것을 특징으로 한다.상기 라이트 데이터 제어수단은 상기 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 데이터를 버퍼하여 nk비트의 제1입력 데이터를 발생하는 n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입력버퍼들, 상기 테스트 라이트 동작시에 테스트 제어신호에 응답하여 상기 n개 그룹들 각각의 k개의 데이터 입력버퍼들중 하나의 데이터 입력버퍼로부터 입력되는 n비트의 제1입력 데이터의 각 비트를 k개로 신장하여 상기 nk개의 제2입력 데이터를 발생하는 제1데이터 전송수단, 및 상기 정상 라이트 동작시에 상기 테스트 제어신호에 응답하여 상기 nk비트의 제1입력 데이터를 상기 nk비트의 제2입력 데이터로 전송하는 제2데이터 전송수단을 구비하고, 상기 리드 데이터 제어수단은 상기 테스트 리드 동작시에 테스트 제어신호에 응답하여 상기 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 n비트의 제2출력 데이터를 순차적으로 발생하는 병직렬 변환수단, 상기 정상 리드 동작시에 상기 테스트 제어신호에 응답하여 상기 nk비트의 제1출력 데이터를 상기 nk비트의 제2출력 데이터로 전송하는 데이터 전송수단, 및 상기 nk비트의 제2출력 데이터를 버퍼하여 상기 nk개의 데이터 입출력 핀(또는, 패드)들로 출력하는 데이터 출력버퍼를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 실시예는 n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들, 상기 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 데이터를 버퍼하여 nk비트의 제1입력 데이터를 발생하는 n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입력버퍼들, 테스트 라이트 동작시에는 상기 n개 그룹들 각각의 k개의 데이터 입력버퍼들중 하나의 데이터 입력버퍼로부터 입력되는 n비트의 제1입력 데이터를 입력하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에는 상기 nk개의 데이터 입력버퍼들로부터 입력되는 nk비트의 제1입력 데이터를 입력하여 nk비트의 제2입력 데이터를 발생하는 라이트 데이터 제어수단, 테스트 리드 동작시에는 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 n비트의 제2출력 데이터를 순차적으로 발생하고, 정상 리드 동작시에는 nk비트의 제1출력 데이터를 입력하여 nk비트의 제2출력 데이터를 발생하는 리드 데이터 제어수단, 및 상기 nk비트의 제2출력 데이터를 버퍼하여 상기 nk개의 데이터 입출력 핀(또는, 패드)들로 출력하는 데이터 출력버퍼를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들, 및 복수개의 메모리 셀들을 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 방법에 있어서, 테스트 라이트 동작시에 상기 n개 그룹들 각각의 하나의 데이터 입출력 핀(또는, 패드)으로부터 입력되는 n비트의 제1입력 데이터를 k배로 신장하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에 상기 nk개의 데이터 입출력 핀(또는, 패드)으로부터 입력되는 nk비트의 제2입력 데이터를 입력하여 상기 nk비트의 제2입력 데이터로 발생하는 단계, 상기 nk비트의 제2입력 데이터를 상기 메모리 셀 어레이로 라이트하는 단계, 상기 메모리 셀 어레이에 저장된 nk비트의 제1출력 데이터를 리드하는 단계, 및 테스트 리드 동작시에 상기 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 n비트의 제2출력 데이터를 발생하고, 상기 n비트의 제2출력 데이터를 상기 n개 그룹들 각각의 하나의 데이터 입출력 핀(또는, 패드)를 통하여 출력하고, 정상 리드 동작시에 상기 nk비트의 제1출력 데이터를 상기 nk비트의 제2출력 데이터로 발생하고, 상기 nk비트의 제2출력 데이터를 상기 nk개의 데이터 입출력 핀(또는, 패드)들을 통하여 출력하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 블록도로서, 데이터 입력 버퍼들(10-1 ~ 10-16), 데이터 출력 버퍼들(12-1 ~ 12-16), 데이터 라이트 회로(14), 데이터 리드 회로(16), 및 메모리 셀 어레이(18)로 구성되어 있다.
도1에 나타낸 반도체 메모리 장치는 16개의 데이터 입출력 핀들(DQ1 ~ DQ16)을 구비하는 구성을 나타낸 것이다.
도1에서, DIB로 나타낸 것은 데이터 입력버퍼를, DOB로 나타낸 것은 데이터 출력버퍼를 나타낸다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
데이터 입력버퍼들(10-1 ~ 10-16) 각각은 데이터 입출력 핀들(DQ1 ~ DQ16)로부터 입력되는 데이터를 버퍼하여 버퍼된 입력 데이터(DBI1 ~ DBI16)를 발생한다. 데이터 출력버퍼들(12-1 ~ 12-16) 각각은 데이터 리드 회로(16)로부터 출력되는 데이터(DBO1 ~ DBO16)를 버퍼하여 데이터 입출력 핀들(DQ1 ~ DQ16)로 출력한다. 데이터 라이트 회로(14)는 버퍼된 입력 데이터(DBI1 ~ DBI16)를 입력하여 메모리 셀 어레이(18)로 출력한다. 데이터 리드 회로(16)는 메모리 셀 어레이(18)로부터 출력되는 데이터를 처리하여 데이터(DBO1 ~ DBO16)를 데이터 출력버퍼들(12-1 ~ 12-16)로 출력한다. 메모리 셀 어레이(18)는 라이트 동작시에 데이터 라이트 회로(14)로부터 출력되는 데이터를 해당 메모리 셀에 저장하고, 리드 동작시에 해당 메모리 셀에 저장된 데이터를 데이터 리드 회로(16)로 출력한다.
도1에 나타낸 바와 같은 종래의 반도체 메모리 장치는 테스트시에 16개의 데이터 입출력 핀들(DQ1 ~ DQ16)을 통하여 데이터를 입출력하도록 구성되어 있었다. 따라서, 테스터의 입출력 핀(또는, 패드)들의 수가 128개라면 동시에 테스트될 수 있는 반도체 메모리 장치의 수는 8개로 제한된다.
도2는 종래의 반도체 메모리 장치의 다른 예의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도에 라이트 데이터 제어회로(20)와 데이터 비교회로(22)를 추가하여 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도2에서, 도1에 나타낸 블록들과 동일한 블록들은 도1에 나타낸 기능과 동일하므로 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이다.
라이트 데이터 제어회로(20)는 테스트시에 데이터 입력버퍼들(10-1, 10-5, 10-9, 10-13)로부터 출력되는 버퍼된 입력 데이터(DBI1, DBI5, DBI9, DBI13)를 입력하여 16비트의 데이터(DDBI1 ~ DDBI16)를 발생하고, 정상 라이트 동작시에는 데이터 입력버퍼들(10-1 ~ 10-16)로부터 출력되는 버퍼된 입력 데이터(DBI1 ~ DBI16)를 입력하여 16비트의 데이터(DDB1 ~ DDB16)를 발생한다. 데이터 비교회로(22)는 테스트시에 데이터 리드 회로(16)로부터 출력되는 데이터(DDBO1 ~ DDBO16)를 2비트씩 비교하여 8비트의 데이터를 발생하고, 8비트의 데이터를 2비트씩 비교하여 4비트의 비교 결과 데이터를 발생한다. 이때, 발생되는 4비트의 데이터를 데이터 출력 버퍼들(12-1, 12-5, 12-9, 12-13)로 출력한다. 그리고, 데이터 비교회로(22)는 정상 리드 동작시에는 데이터 리드 회로(16)로부터 출력되는 데이터(DDBO1 ~ DDBO16)를 입력하여 데이터 출력 버퍼들(12-1 ~ 12-16)로 출력한다.
도2에 나타낸 바와 같은 종래의 반도체 메모리 장치는 테스트시에 4개의 데이터 입출력 핀들(DQ1, 5, 9, 13)을 통하여 데이터를 입출력하도록 구성되어 있었다. 따라서, 테스터의 입출력 핀(또는, 패드)들의 수가 128개라면 동시에 테스트될 수 있는 반도체 메모리 장치의 수는 32개가 된다.
즉, 테스터에 의해서 테스트될 수 있는 반도체 메모리 장치의 수가 반도체 메모리 장치의 데이터 입출력 핀(또는, 패드)들의 수에 의해서 제한되지 않게 된다. 따라서, 도1에 나타낸 반도체 메모리 장치를 테스트할 때보다 동시에 테스트될 수 있는 반도체 메모리 장치의 수가 늘어나게 된다.
그러나, 도2에 나타낸 반도체 메모리 장치의 데이터 비교회로(22)를 도시하지는 않았지만, 데이터 비교회로(22)가 데이터 리드회로(16)로부터 출력되는 데이터를 2비트씩 비교하여 동일하면 정상임을 나타내는 비교 결과 신호를 발생하고, 다르면 불량임을 나타내는 비교 결과 신호를 발생한다. 따라서, 2비트의 데이터가 모두 불량인 경우에도 정상임을 나타내는 비교 결과 신호를 발생하게 된다는 문제점이 있었다. 즉, 2비트의 데이터가 모두 "1", "1"인 경우에만 정상임을 나타내는 비교 결과 신호를 발생하여야 하는데, 2비트의 데이터가 모두 "0", "0"인 경우에도 정상임을 나타내는 비교 결과 신호를 발생하게 된다.
따라서, 테스터에 의해서 동시에 테스트될 수 있는 반도체 메모리 장치의 수가 증가하게 된다는 장점이 있으나, 정확한 비교 결과 신호를 발생하지 못하는 경우가 발생하므로 테스트를 수행함에 의해서 얻어지는 결과의 신뢰성이 떨어지게 된다는 단점이 있다.
도3은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도에 라이트 데이터 제어회로(30), 및 리드 데이터 제어회로(32)를 추가하여 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도3에서, 도1에 나타낸 블록들과 동일한 블록들은 도1에 나타낸 기능과 동일하므로 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이다.
라이트 데이터 제어회로(30)는 테스트시에 테스트 제어신호(MRSC)에 응답하여 데이터 입력버퍼들(10-1, 10-5, 10-9, 10-13)로부터 출력되는 버퍼된 입력 데이터(DBI1, DBI5, DBI9, DBI13)를 신장하여 16비트의 데이터(DDBI1 ~ DDBI16)를 발생하고, 정상 라이트 동작시에는 데이터 입력버퍼들(10-1 ~ 10-16)로부터 출력되는 버퍼된 입력 데이터(DBI1 ~ DBI16)를 입력하여 16비트의 데이터(DDB1 ~ DDB16)를 발생한다. 리드 데이터 제어회로(32)는 테스트시에 테스트 제어신호(MRSC) 및 클럭신호(CLK)에 응답하여 데이터 리드 회로(16)로부터 병렬로 출력되는 4비트씩의 데이터(DDBO1 ~ DDBO16)를 직렬로 변환하여 데이터 출력버퍼들(12-1, 12-5, 12-9, 12-13)로 출력하고, 정상 리드 동작시에는 데이터 리드 회로(16)로부터 출력되는 데이터(DDBO1 ~ DDBO16)를 입력하여 데이터 출력 버퍼들(12-1 ~ 12-16)로 출력한다. 즉, 리드 데이터 제어회로(32)는 테스트시에 데이터 리드 회로(16)로부터 병렬로 출력되는 16비트의 데이터(DDBO1 ~ DDBO16)를 직렬로 변환하여 4개의 데이터 출력버퍼들(12-1, 12-5, 12-9, 12-13)을 통하여 순차적으로 출력한다.
도3에서, 테스트 제어신호(MRSC)는 모드 설정 동작시에 미도시된 모드 설정 레지스터로 테스트 제어신호(MRSC)에 해당하는 비트의 데이터를 입력함으로써 설정된다. 이와같은 동작은 반도체 메모리 장치의 일반적인 동작이므로 설명을 생략하기로 한다. 클럭신호(CLK)는 외부로부터 입력되거나, 내부적으로 발생되는 신호이다.
도4는 도3에 나타낸 라이트 데이터 제어회로의 실시예의 회로도로서, 인버터(I1), 및 NMOS전송 게이트들(T1 ~ T8)로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
테스트 제어신호(MRSC)는 테스트시에는 "하이"레벨로 설정되고, 정상 라이트 동작시에는 "로우"레벨로 설정된다.
테스트시에 테스트 제어신호(MRSC)가 "하이"레벨로 설정되면, NMOS전송 게이트들(T5 ~ T8)이 온되고, NMOS전송 게이트들(T1 ~ T4)이 오프된다. 그러면, NMOS전송 게이트들(T5 ~ T8)이 버퍼된 입력 데이터(DBI1)를 데이터(DDBI1 ~ DDBI4)로 전송한다. 즉, 테스트시에는 버퍼된 입력 데이터(DBI1)가 데이터(DDBI1 ~ DDBI4)로 전송된다.
정상 라이트 동작시에 테스트 제어신호(MRSC)가 "로우"레벨로 설정되면, NMOS전송 게이트들(T1 ~ T4)이 온되고, NMOS전송 게이트들(T5 ~ T8)이 오프된다. 그러면, NMOS전송 게이트들(T1 ~ T4)이 버퍼된 입력 데이터(DBI1 ~ DBI4)를 데이터(DDBI1 ~ DDBI4)로 전송한다. 즉, 정상 라이트 동작시에는 버퍼된 입력 데이터(DBI1 ~ DBI4)가 데이터(DDBI1 ~ DDBI4)로 전송된다.
도4에 나타낸 라이트 데이터 제어회로는 버퍼된 입력 데이터(DBI1 ~ DBI4)를 입력하여 데이터(DDBI1 ~ DDBI4)를 발생하는 회로 구성만을 나타내었다. 버퍼된 입력 데이터((DBI5 ~ DBI8), (DBI9 ~ DBI12), (DBI13 ~ DBI16))를 각각 입력하여 데이터((DDBI5 ~ DDBI8), (DDBI9 ~ DDBI12), (DDBI13 ~ DDBI16))를 발생하는 회로 구성은 도4에 나타낸 회로 구성과 동일하다.
즉, 본 발명의 라이트 데이터 제어회로는 정상 라이트 동작시에는 16비트의 버퍼된 입력 데이터(DBI1 ~ DBI16)를 입력하여 16비트의 데이터(DDBI1 ~ DDBI16)를 발생하고, 테스트 라이트 동작시에는 4비트의 버퍼된 입력 데이터(DBI1, DBI5, DBI9, DBI13)를 입력하여 데이터(DDBI1, DDBI5, DDBI9, DDBI13)를 발생한다.
도5는 도3에 나타낸 리드 데이터 제어회로의 실시예의 회로도로서, 인버터들(I2 ~ I20), NMOS전송 게이트들(T9 ~ T18), 및 CMOS전송 게이트들(C1 ~ C10)로 구성되어 있다.
도5에서, 2개씩의 인버터들((I9, I10), (I11, I12), (I13, I14), (I15, I16), (I17, I18), (I19, I20))은 래치들(L1 ~ L6)을 구성한다. 그리고, 인버터들(I3 ~ I8), CMOS전송 게이트들(C1 ~ C10), 및 래치들(L1 ~ L6)은 병직렬 변환회로(40)를 구성한다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
테스트 제어신호(MRSC)는 테스트시에는 "하이"레벨로 설정되고, 정상 리드 동작시에는 "로우"레벨로 설정된다.
테스트시에 테스트 제어신호(MRSC)가 "하이"레벨로 설정되면, NMOS전송 게이트들(T14 ~ T17)이 오프되고, NMOS전송 게이트들(N9 ~ N13, N18)이 온된다. 그러면, 데이터(DDBO1 ~ DDBO4)가 NMOS전송 게이트들(T10 ~ T13)을 통하여 전송된다. 그리고, 클럭신호(CLK)가 NMOS전송 게이트(T18)를 통하여 전송된다. CMOS전송 게이트(C10)는 "하이"레벨의 클럭신호(CLK)에 응답하여 NMOS전송 게이트(T10)를 통하여 전송되는 데이터를 전송한다. CMOS전송 게이트들(C9, C8)과 래치(L6)로 구성된 회로는 "하이"레벨의 클럭신호(CLK)에 응답하여 CMOS전송 게이트(C9)가 온되어 데이터(DDBO2)를 래치(L6)에 래치하고, "로우"레벨의 클럭신호(CLK)에 응답하여 CMOS전송 게이트(C8)가 온되어 래치(L6)에 래치된 데이터를 전송한다. 즉, CMOS전송 게이트들(C9, C8)과 래치(L6)로 구성된 회로는 데이터(DDOB2)를 반 클럭주기만큼 지연하여 출력한다. CMOS전송 게이트들(C7, C6, C5)과 래치들(L5, L4)로 구성된 회로는 "하이"레벨의 클럭신호(CLK)에 응답하여 CMOS전송 게이트(C7)가 온되어 데이터(DDBO3)를 래치(L5)에 래치하고, "로우"레벨의 클럭신호(CLK)에 응답하여 CMOS전송 게이트(C6)가 온되어 래치(L5)에 래치된 데이터를 래치(L4)에 래치하고, "하이"레벨의 클럭신호(CLK)에 응답하여 CMOS전송 게이트(C5)가 온되어 래치(L4)에 래치된 데이터를 전송한다. 즉, CMOS전송 게이트들(C7, C6, C5)과 래치들(L5, L4)로 구성된 회로는 데이터(DDOB3)를 1.5클럭주기만큼 지연하여 출력한다. 마찬가지 방법으로 동작을 수행함에 의해서 CMOS전송 게이트들(C4, C3, C2, C1)과 래치들(L3, L2, L2)로 구성된 회로는 데이터(DDBO4)를 2클럭주기만큼 지연하여 출력한다. NMOS전송 게이트(T9)는 병직렬 변환회로(40)로부터 출력되는 데이터를 데이터(DBO1)로 전송한다.
정상 리드 동작시에 테스트 제어신호(MRSC)가 "로우"레벨로 설정되면, NMOS전송 게이트들(T14 ~ T17)이 온되고, NMOS전송 게이트들(N9 ~ N13, N18)이 오프된다. 그러면, NMO전송 게이트들(T14 ~ T17)이 데이터(DDBO1 ~ DDBO4)를 데이터(DBO1 ~ DBO4)로 전송한다.
도5에 나타낸 리드 데이터 제어회로는 데이터(DDBO1 ~ DDBO4)를 입력하여 데이터(DBO1 ~ DBO4)를 발생하는 회로 구성만을 나타내었다. 데이터((DDBO5 ~ DDBO8), (DDBO9 ~ DDBO12), (DDBO13 ~ DDBO16))를 각각 입력하여 데이터((DBO5 ~ DBO8), (DBO9 ~ DBO12), (DBO13 ~ DBO16))를 발생하는 회로 구성은 도5에 나타낸 회로 구성과 동일하다.
즉, 본 발명의 리드 데이터 제어회로는 정상 리드 동작시에는 16비트의 데이터(DDBO1 ~ DDBO16)를 입력하여 16비트의 데이터(DBO1 ~ DBO16)를 발생하고, 테스트 리드 동작시에는 16비트의 데이터(DDBO1 ~ DDBO16)를 직렬로 변환하여 4비트씩의 데이터((DBO1, DBO5, DBO9, DBO13), (DBO2, DBO6, DBO10, DBO14), (DBO3, DBO7, DBO11, DBO15), (DBO4, DBO8, DBO12, DBO16))를 순차적으로 출력한다.
도5에 나타낸 실시예의 리드 데이터 제어회로는 더블 데이터 레이트(DDR;Double Data Rate) 반도체 메모리 장치에 적용될 수 있는 회로 구성을 나타낸 것이다. 즉, 클럭신호(CLK)의 상승 엣지와 하강 엣지에 응답하여 데이터를 출력하는 회로 구성을 나타낸 것이다.
본 발명의 반도체 메모리 장치는 테스트를 위하여 사용되는 데이터 입출력 핀(또는, 패드)들의 수를 줄임에 의해서 테스터에 의해서 동시에 테스트될 수 있는 반도체 메모리 장치의 수를 증가할 수 있다.
또한, 본 발명의 반도체 메모리 장치는 테스트시에 병렬로 출력되는 데이터를 직렬로 변환하여 출력함으로써 테스트를 수행함에 의해서 얻어지는 결과의 신뢰성이 증가하게 된다. 즉, 종래의 반도체 메모리 장치가 리드되는 데이터를 2비트씩 비교하여 비교 결과 데이터를 얻음으로써 비교 결과 데이터에 오류가 발생할 수 있었다. 그러나, 본 발명의 반도체 메모리 장치는 테스트시에 병렬로 출력되는 데이터를 테스트를 위하여 사용되는 데이터 입출력 핀(또는, 패드)들을 통하여 직렬로 순차적으로 출력하고, 테스터가 직렬로 출력되는 데이터와 라이트 데이터를 직접 비교하여 비교 결과 데이터를 얻기 때문에 테스트를 수행함에 의해서 얻어지는 결과가 신뢰할만하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법은 테스트를 위하여 사용되는 핀 수를 줄일 수 있다.
또한, 보다 정확한 테스트 결과를 얻을 수 있음으로 인해서 반도체 메모리 장치의 신뢰성이 향상된다.
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 블록도이다.
도2는 종래의 반도체 메모리 장치의 다른 예의 구성을 나타내는 블록도이다.
도3은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도4는 도3에 나타낸 라이트 데이터 제어회로의 실시예의 회로도이다.
도5는 도3에 나타낸 리드 데이터 제어회로의 실시예의 회로도이다.

Claims (7)

  1. n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들;
    테스트 라이트 동작시에는 상기 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는 패드)들중 하나씩으로부터 입력되는 n비트의 제1입력 데이터를 k배 신장하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에는 상기 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 nk비트의 제1입력 데이터를 입력하여 상기 nk비트의 제2입력 데이터를 발생하는 라이트 데이터 제어수단; 및
    테스트 리드 동작시에는 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 발생되는 n비트의 제2출력 데이터를 상기 n개 그룹들 각각의 k개의 데이터 입출력 핀(또는, 패드)들중의 하나씩을 통하여 출력하고, 정상 리드 동작시에는 상기 nk비트의 제1출력 데이터를 입력하여 발생되는 상기 nk비트의 제2출력 데이터를 상기 nk개의 데이터 입출력 핀(또는, 패드)들을 통하여 출력하는 리드 데이터 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 라이트 데이터 제어수단은
    상기 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 데이터를 버퍼하여 nk비트의 제1입력 데이터를 발생하는 n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입력버퍼들;
    상기 테스트 라이트 동작시에 테스트 제어신호에 응답하여 상기 n개 그룹들 각각의 k개의 데이터 입력버퍼들중 하나의 데이터 입력버퍼로부터 입력되는 n비트의 제1입력 데이터의 각 비트를 k개로 신장하여 상기 nk개의 제2입력 데이터를 발생하는 제1데이터 전송수단; 및
    상기 정상 라이트 동작시에 상기 테스트 제어신호에 응답하여 상기 nk비트의 제1입력 데이터를 상기 nk비트의 제2입력 데이터로 전송하는 제2데이터 전송수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 리드 데이터 제어수단은
    상기 테스트 리드 동작시에 테스트 제어신호에 응답하여 상기 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 n비트의 제2출력 데이터를 순차적으로 발생하는 병직렬 변환수단;
    상기 정상 리드 동작시에 상기 테스트 제어신호에 응답하여 상기 nk비트의 제1출력 데이터를 상기 nk비트의 제2출력 데이터로 전송하는 데이터 전송수단; 및
    상기 nk비트의 제2출력 데이터를 버퍼하여 상기 nk개의 데이터 입출력 핀(또는, 패드)들로 출력하는 데이터 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들;
    상기 nk개의 데이터 입출력 핀(또는, 패드)들로부터 입력되는 데이터를 버퍼하여 nk비트의 제1입력 데이터를 발생하는 n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입력버퍼들;
    테스트 라이트 동작시에는 상기 n개 그룹들 각각의 k개의 데이터 입력버퍼들중 하나의 데이터 입력버퍼로부터 입력되는 n비트의 제1입력 데이터를 입력하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에는 상기 nk개의 데이터 입력버퍼들로부터 입력되는 nk비트의 제1입력 데이터를 입력하여 nk비트의 제2입력 데이터를 발생하는 라이트 데이터 제어수단;
    테스트 리드 동작시에는 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 n비트의 제2출력 데이터를 순차적으로 발생하고, 정상 리드 동작시에는 nk비트의 제1출력 데이터를 입력하여 nk비트의 제2출력 데이터를 발생하는 리드 데이터 제어수단; 및
    상기 nk비트의 제2출력 데이터를 버퍼하여 상기 nk개의 데이터 입출력 핀(또는, 패드)들로 출력하는 데이터 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 라이트 데이터 제어수단은
    상기 테스트 라이트 동작시에 테스트 제어신호에 응답하여 상기 n개 그룹들 각각의 k개의 데이터 입력버퍼들중 하나의 데이터 입력버퍼로부터 입력되는 n비트의 제1입력 데이터의 각 비트를 k개로 신장하여 상기 nk개의 제2입력 데이터를 발생하는 제1데이터 전송수단; 및
    상기 정상 라이트 동작시에 상기 테스트 제어신호에 응답하여 상기 nk비트의 제1입력 데이터를 상기 nk비트의 제2입력 데이터로 전송하는 제2데이터 전송수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 리드 데이터 제어수단은
    상기 테스트 리드 동작시에 테스트 제어신호에 응답하여 상기 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 n비트의 제2출력 데이터를 순차적으로 발생하는 병직렬 변환수단; 및
    상기 정상 리드 동작시에 상기 테스트 제어신호에 응답하여 상기 nk비트의 제1출력 데이터를 상기 nk비트의 제2출력 데이터로 전송하는 데이터 전송수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. n개 그룹들로 이루어지고, 상기 n개 그룹들 각각이 k개로 이루어진 nk개의 데이터 입출력 핀(또는, 패드)들; 및
    복수개의 메모리 셀들을 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치의 테스트 방법에 있어서,
    테스트 라이트 동작시에 상기 n개 그룹들 각각의 하나의 데이터 입출력 핀(또는, 패드)으로부터 입력되는 n비트의 제1입력 데이터를 k배로 신장하여 nk비트의 제2입력 데이터를 발생하고, 정상 라이트 동작시에 상기 nk개의 데이터 입출력 핀(또는, 패드)으로부터 입력되는 nk비트의 제2입력 데이터를 입력하여 상기 nk비트의 제2입력 데이터로 발생하는 단계;
    상기 nk비트의 제2입력 데이터를 상기 메모리 셀 어레이로 라이트하는 단계;
    상기 메모리 셀 어레이에 저장된 nk비트의 제1출력 데이터를 리드하는 단계; 및
    테스트 리드 동작시에 상기 nk비트의 제1출력 데이터를 k비트씩 직렬로 변환하여 n비트의 제2출력 데이터를 발생하고, 상기 n비트의 제2출력 데이터를 상기 n개 그룹들 각각의 하나의 데이터 입출력 핀(또는, 패드)를 통하여 출력하고, 정상 리드 동작시에 상기 nk비트의 제1출력 데이터를 상기 nk비트의 제2출력 데이터로 발생하고, 상기 nk비트의 제2출력 데이터를 상기 nk개의 데이터 입출력 핀(또는, 패드)들을 통하여 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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