KR20000073398A - 반도체 소자의 테스트 회로 - Google Patents

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Abstract

본 발명은 메모리 소자의 WRT(Write Recovery Time) 및 tRWL(Last Data-in Precharge Time)의 테스트 효율을 높이는데 적당하도록한 반도체 소자의 테스트 회로에 관한 것으로, CLK 입력 버퍼에서 버퍼링된 외부 클럭(CLK0)을 이용하여 소자의 리드/라이트 동작시에 사용하는 클럭(BCLKB)을 출력하는 CLK 제어 로직부 및 입력되는 테스트 모드 입력 신호에 의해 버퍼링된 클럭(CLK0)을 받아 테스트 클럭(CLKT)을 출력하는 테스트 CLK 제어 로직부를 포함하는 클럭 제어부;상기 클럭 신호(BCLKB)(CLKT)를 받아 프리차지 제어 로직 신호(APST)를 출력하는 프리차지 제어 로직부;상기 프리차지 제어 로직 신호(APST)를 받아 액티브 제어 로직 신호(BA)를 출력하는 액티브 제어 로직부;상기 액티브 제어 로직 신호(BA)를 지연하는 제 1 지연 블록과 그에 직렬 연결되어 테스트 모드 신호(TEST)가 입력되면 비트 라인 데이터의 쓰기 시간을 줄일 수 있도록 지연 시간을 조정하여 출력하는 제 2 지연 블록을 포함하고 RAS 제어 신호(R2i)(R2Bi)를 출력하는 RAS 제어부;상기 RAS 제어 신호(R2i)(R2Bi)에 의해 X블록의 데이터 입출력 제어신호(BLEQ)(WL)(SENB)를 출력하는 로우 블록 제어 로직부를 포함하여 구성된다.

Description

반도체 소자의 테스트 회로{Test circuit of semiconductor device}
본 발명은 테스트 회로에 관한 것으로, 특히 메모리 소자의 WRT(Write Recovery Time) 및 tRWL(Last Data-in Precharge Time)의 테스트 효율을 높이는데 적당하도록한 반도체 소자의 테스트 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 소자 테스트 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 테스트 회로의 구성 블록도이고, 도 2는 종래 기술의 RAS 제어부의 지연 블록의 상세 구성도이다.
도 1은 싱크 DRAM(Synchronous Dynamic Random Access Memory)의 주변 회로부 및 RAS(Row Address Strove) 제어 회로의 일부를 간략화하여 나타낸 것이다.
그 구성은 먼저, 외부 클럭을 입력하는 외부 CLK 입력부(1)를 통하여 입력되는 CLK를 일시 저장 출력하는 CLK 입력 버퍼(2)와, CLK 입력 버퍼(2)에서 버퍼링된 외부 클럭(CLK0)을 이용하여 소자의 리드/라이트 동작시에 사용하는 클럭(BCLKB)을 출력하는 CLK 제어 로직부(3)와, 입력되는 테스트 모드 입력 신호에 의해 버퍼링된 클럭(CLK0)을 받아 테스트 클럭(CLKT)을 출력하는 테스트 CLK 제어 로직부(4)와, 클럭 신호(BCLKB)(CLKT)를 받아 프리차지 제어 로직 신호(APST)를 출력하는 프리차지 제어 로직부(5)와, 프리차지 제어 로직 신호(APST)를 받아 액티브 제어 로직 신호(BA)를 출력하는 액티브 제어 로직부(6)와, 액티브 제어 로직 신호(BA)를 받아 RAS 제어 신호(R2i)(R2Bi)를 출력하는 RAS 제어부(7)와, RAS 제어 신호(R2i)(R2Bi)에 의해 X 블록의 데이터 입출력 제어신호(BLEQ)(WL)(SENB)를 출력하는 로우 블록 제어 로직부(8)로 크게 구성된다.
여기서, RAS 제어부(7)의 상세 구성은 다음과 같다.
액티브 제어 로직 신호(Bank Active;BA)를 입력으로 하는 제 1 버퍼(B1) 및 인버터(INV2)와, 제 1 버퍼(B1)에서 출력되는 신호를 반전하여 출력(R1ACBi)하는 인버터(INV1)와, 인버터(INV2)의 출력 신호를 순차 지연하는 제 1 지연 블록(7a)과 제 2 지연 블록(7b)과, 인버터(INV2)의 출력 신호(A)와 제 2 지연 블록(7b)의 출력 신호(B)를 NAND 연산출력하는 NAND 연산 블록(NAND1)과, NAND 연산 블록(NAND1)의 출력 신호를 반전하여 출력(R2Bi)하는 인버터(INV3),인버터(INV3)의 출력신호(R2Bi)를 반전하여 출력(R2i)하는 인버터(INV4)로 구성된다.
로우 블록 제어 로직부(8)는 (R2Bi)(R2i)신호를 받아 X 블록의 데이터 입출력 제어신호(BLEQ)(WL)(SENB)를 출력한다.
상기 제 1,2 지연 블록(7a)(7b)는 도 2에서와 같은 구성으로 서로 동일하다.
제 1 지연 블록(7a)이 액티브 제어 로직부(6)에서 출력되는 뱅크 액티브 신호(BA)가 게이트로 입력되는 제 1 PMOS, 제 1 NMOS 트랜지스터가 저항(제 1 NMOS 트랜지스터의 드레인과 출력단 사이에 구성되는)을 사이에 두고 직렬연결되는 1차 지연단과, 1차 지연단의 출력단에 게이트가 연결되고 소오스/드레인은 접지단에 공통으로 연결되는 제 2 NMOS 트랜지스터와, 제 2 NMOS 트랜지스터의 게이트와 1차 지연단의 출력단에 공통으로 연결되어 1차 지연단의 출력신호가 각각 게이트로 입력되는 제 2 PMOS, 제 3 NMOS 트랜지스터가 저항(제 2 PMOS 트랜지스터와 출력단 사이에 구성되는)을 사이에 두고 직렬 연결되는 2차 지연단과, 2차 지연단의 출력단에 게이트가 연결되고 소오스/드레인이 전원전압단자(VDD)에 공통으로 연결되는 제 3 PMOS 트랜지스터와, 액티브 제어 로직부(6)에서 출력되는 뱅크 액티브 신호(BA)와 2차 지연단에서 출력되는 신호를 NAND 연산하는 NAND 게이트와, NAND 연산된 신호를 반전하는 인버터로 구성된다.
그리고 제 2 지연 블록(7b)은 상기의 제 1 지연 블록(7a)과 동일한 구성을 갖고 제 1 지연 블록(7a)에서 지연 출력되는 신호가 입력된다.
이와 같은 구성을 갖는 종래 기술의 반도체 소자의 테스트 회로의 테스트 모드 동작은 다음과 같다.
도 3은 종래 기술의 테스트 회로의 쓰기 동작 타이밍도이다.
반도체 메모리 소자는 정해진 사양(Specification)에 명시된 정상의 읽기/쓰기뿐만 아니라 내부 테스트 모드의 동작을 통하여 소자의 불량을 검지한다.
도 3에서와 같이, 테스트 모드시에는 테스트 신호가 High가 되고 CLK 제어 로직은 off되어 CLK 제어 로직부(3)의 출력은 Low로 고정된다.
반면 테스트 모드시에 테스트 CLK 제어 로직부(4)의 출력 신호(CLKT)는 외부 CLK의 상승 에지(Rising Edge)에 동기되어 출력된다.
외부에서의 명령으로 액티브신호(ACT)가 입력되면 액티브 제어 로직부(6)에서 내부적으로 뱅크 액티브 인에이블 펄스 ACT가 High가 되어 출력 신호(BA)가 High가 된다.
이와 같이 액티브 제어 로직부(6)의 출력 신호(BA)가 High가 되면 RAS 제어부(7)의 인버터(INV1)의 출력 신호(R1ACBi)는 Low가 되고 인버터(INV2)의 출력(A)는 Low가 된다.
그리고 제 1,2 지연 블록(7a)(7b)을 통과한 출력(B)는 Low가 된다.
또한, 출력(A)(B)신호에 의해 NAND 연산 및 반전되어 출력되는 출력신호(R2Bi)는 액티브 제어 로직부(6)의 출력신호(BA)가 인에이블되어 High로 될때 제 1,2 지연 블록(7a)(7b)에 관계없이 인버터(INV2)의 출력(A)에 의해서만 Low로 인에이블된다.
이와 같이 뱅크 액티브에 의해 RAS 제어부(7)의 출력(R1ACBi)(R2i)가 인에이블되어 로우(Row) 블록 제어 로직부(8)의 출력인 워드 라인(WL) 및 비트 라인 등화블록(BLEQ)이 off되도록 /비트라인 등화 신호(BLEQB)신호가 High로 되어 셀 데이터가 비트 라인에 실린다.
그후 /센스앰프 인에이블신호(SENB)가 Low로 인에이블되어 센스앰프가 동작하면 비트 라인에 걸려있는 신호가 증폭된다.
그리고 외부의 라이트 명령이 입력되면 YS가 순차적으로 인에이블된다.
도 3에서 YS3에 해당하는 비트라인은 셀에 High 데이터가 저장되어 있다가 D3의 Low 데이터가 라이트(Write)되어 비트라인이 반전되는 경우이다.
여기서, 오토 프리차지 라이트(Auto-Precharge Write)(BL;Burst Lenth = 4)인 경우 D3(BL=4) 입력후 다음 사이클 APCLK의 상승 에지에서 오토 프리차지 스타트 인에이블 펄스인 APST가 동작하여 뱅크 액티브 신호(BA)가 Low로 리셋된다.
뱅크 액티브 신호가 Low로 인에이블될때 제 1,2 지연블록(7a)(7b)에 의해 지연된 신호(B)에 의하여 인버터(INV3)의 출력 신호(R2Bi)가 High로 리셋된다.
이 리셋 신호에 의해 워드라인은 off되고 /비트라인 등화신호(BLEQB)는 High가 되어 비트라인 등화 블록이 on된다.
이와 같은 종래 기술의 데이터 입출력 데스트 회로는 테스트 모드로 메모리 소자의 tRWL(Last Data-in Precharge Time)를 테스트할때에 워드 라인을 리셋 시키는 신호인 뱅크 액티브 신호(BA)와 RAS 제어부(7)의 출력신호(R2Bi)가 프리차지 로직 제어부(5)에서 출력되는 APST 신호에 의해 생성된다.
이와 같은 종래 기술의 데이터 입출력 테스트 회로는 다음과 같은 문제가 있다.
테스트 모드의 동작시에 사용되는 워드 라인을 리셋 시키는 신호인 뱅크 액티브 신호(BA)와 RAS 제어부(7)의 출력신호(R2Bi)를 생성하는 APST 신호가 다음 사이클의 오토 프리차지 클럭(APCLK)의 상승 에지에서 만들어지고, APCLK는 외부 CLK의 하강 에지에 동기된 테스트 클럭(CLKT)의 하강 에지에 동기되어 동작하여 다음과 같은 문제가 있다.
공정 불량을 검사하는 P-검 과정에서 테스터의 한계로 외부 클럭의 펄스폭(tCKH)를 약 4nsec이하로 할 수 없기 때문에 비트 라인에 반대 데이터를 라이트한후 뱅크 액티브의 리셋 신호인 BA를 리셋시켜 셀의 불량을 테스트하는 tRWL(Last Data-in to Precharge Time)을 테스트 할때에 외부 CLK으로 스윕(sweep)할 수 있는 스크린 윈도우의 한계가 있게 된다.
본 발명은 이와 같은 종래 기술의 문제를 해결하기 위하여 안출한 것으로, 메모리 소자의 WRT(Write Recovery Time) 및 tRWL(Last Data-in Precharge Time)의 테스트 효율을 높이는데 적당하도록한 반도체 소자의 테스트 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 테스트 회로의 구성 블록도
도 2는 종래 기술의 RAS 제어부의 지연 블록의 상세 구성도
도 3은 종래 기술의 테스트 회로의 쓰기 동작 타이밍도
도 4는 본 발명에 따른 테스트 회로의 구성 블록도
도 5a는 본 발명에 따른 RAS 제어부의 제 1 지연 블록의 상세 구성도
도 5b는 본 발명에 따른 RAS 제어부의 제 2 지연 블록의 상세 구성도
도 6은 본 발명에 따른 테스트 회로의 쓰기 동작 타이밍도
도면의 주요부분에 대한 부호의 설명
41. 클럭 제어부 42. 프리차지 제어 로직부
43. 액티브 제어 로직부 44. RAS 제어부
45. 로우(Row)블록 제어 로직부
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 테스트 회로는 반도체 메모리 소자의 데이터 입출력 테스트 회로에 있어서, CLK 입력 버퍼에서 버퍼링된 외부 클럭(CLK0)을 이용하여 소자의 리드/라이트 동작시에 사용하는 클럭(BCLKB)을 출력하는 CLK 제어 로직부 및 입력되는 테스트 모드 입력 신호에 의해 버퍼링된 클럭(CLK0)을 받아 테스트 클럭(CLKT)을 출력하는 테스트 CLK 제어 로직부를 포함하는 클럭 제어부; 상기 클럭 신호(BCLKB)(CLKT)를 받아 프리차지 제어 로직 신호(APST)를 출력하는 프리차지 제어 로직부; 상기 프리차지 제어 로직 신호(APST)를 받아 액티브 제어 로직 신호(BA)를 출력하는 액티브 제어 로직부; 상기 액티브 제어 로직 신호(BA)를 지연하는 제 1 지연 블록과 그에 직렬 연결되어 테스트 모드 신호(TEST)가 입력되면 비트 라인 데이터의 쓰기 시간을 줄일 수 있도록 지연 시간을 조정하여 출력하는 제 2 지연 블록을 포함하고 RAS 제어 신호(R2i)(R2Bi)를 출력하는 RAS 제어부;상기 RAS 제어 신호(R2i)(R2Bi)에 의해 X블록의 데이터 입출력 제어신호(BLEQ)(WL)(SENB)를 출력하는 로우 블록 제어 로직부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 테스트 회로에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 테스트 회로의 구성 블록도이다.
그리고 도 5a는 본 발명에 따른 RAS 제어부의 제 1 지연 블록의 상세 구성도이고, 도 5b는 본 발명에 따른 RAS 제어부의 제 2 지연 블록의 상세 구성도이다.
도 4는 싱크 DRAM(Synchronous Dynamic Random Access Memory)의 주변 회로부 및 RAS(Row Address Strove) 제어 회로의 일부를 간략화하여 나타낸 것이다.
본 발명은 테스트 모드시에 tRWL을 스크린하기 위하여 노말 모드보다 RAS 제어부(44)의 출력 신호(R2Bi)의 리셋 타임을 빨리하여 비트 라인 데이터의 라이트 허용시간을 줄이도록 워드 라인을 빨리 off시키는 방법으로 라이트가 정확하게 이루어지지 않은 셀을 스크린 할 수 있도록한 것이다.
그 구성은 크게 클럭 제어부(41), 프리차지 제어 로직부(42),액티브 제어 로직부(43),RAS 제어부(44), 로우(Row) 제어 로직부(45)로 구성된다.
먼저, 클럭 제어부(41)는 외부 클럭을 입력하는 외부 CLK 입력부(41-1)를 통하여 입력되는 CLK를 일시 저장 출력하는 CLK 입력 버퍼(41-2)와, CLK 입력 버퍼(41-2)에서 버퍼링된 외부 클럭(CLK0)을 이용하여 소자의 리드/라이트 동작시에 사용하는 클럭(BCLKB)을 출력하는 CLK 제어 로직부(41-3)와, 입력되는 테스트 모드 입력 신호에 의해 버퍼링된 클럭(CLK0)을 받아 테스트 클럭(CLKT)을 출력하는 테스트 CLK 제어 로직부(41-4)로 크게 구성된다.
그리고 클럭 신호(BCLKB)(CLKT)를 받아 프리차지 제어 로직 신호(APST)를 출력하는 프리차지 제어 로직부(42)와, 프리차지 제어 로직 신호(APST)를 받아 액티브 제어 로직 신호(BA)를 출력하는 액티브 제어 로직부(43)와, 액티브 제어 로직 신호(BA)를 받아 RAS 제어 신호(R2i)(R2Bi)를 출력하는 RAS 제어부(44)와, RAS 제어 신호(R2i)(R2Bi)에 의해 X블록의 데이터 입출력 제어신호(BLEQ)(WL)(SENB)를 출력하는 로우 블록 제어 로직부(45)로 크게 구성된다.
여기서, RAS 제어부(44)의 상세 구성은 다음과 같다.
액티브 제어 로직 신호(Bank Active;BA)를 입력으로 하는 제 1 버퍼(B2) 및 인버터(INV6)와, 제 1 버퍼(B2)에서 출력되는 신호를 반전하여 출력(R1ACBi)하는 인버터(INV5)와, 인버터(INV6)의 출력 신호를 순차 지연하는 제 1 지연 블록(44a)과 제 2 지연 블록(44b)과, 인버터(INV6)의 출력 신호(A)와 제 2 지연 블록(44b)의 출력 신호(B)를 NAND 연산출력하는 NAND 연산 블록(NAND2)과, NAND 연산 블록(NAND2)의 출력 신호를 반전하여 출력(R2Bi)하는 인버터(INV7),인버터(INV7)의 출력신호(R2Bi)를 반전하여 출력(R2i)하는 인버터(INV8)로 구성된다.
로우 블록 제어 로직부(45)는 (R2Bi)(R2i)신호를 받아 X 블록의 데이터 입출력 제어신호(BLEQ)(WL)(SENB)를 출력한다.
상기 제 1,2 지연 블록(44a)(44b)는 각각 도 5a와 도 5b에서와 같다.
제 1 지연 블록(44a)은 도 5a에서와 같이, 액티브 제어 로직부(43)에서 출력되는 뱅크 액티브 신호(BA)가 게이트로 입력되는 제 1 PMOS, 제 1 NMOS 트랜지스터가 저항(제 1 NMOS 트랜지스터의 드레인과 출력단 사이에 구성되는)을 사이에 두고 직렬연결되는 1차 지연단과, 1차 지연단의 출력단에 게이트가 연결되고 소오스/드레인은 접지단에 공통으로 연결되는 제 2 NMOS 트랜지스터와, 제 2 NMOS 트랜지스터의 게이트와 1차 지연단의 출력단에 공통으로 연결되어 1차 지연단의 출력신호가 각각 게이트로 입력되는 제 2 PMOS, 제 3 NMOS 트랜지스터가 저항(제 2 PMOS 트랜지스터와 출력단 사이에 구성되는)을 사이에 두고 직렬 연결되는 2차 지연단과, 2차 지연단의 출력단에 게이트가 연결되고 소오스/드레인이 전원전압단자(VDD)에 공통으로 연결되는 제 3 PMOS 트랜지스터와, 액티브 제어 로직부(43)에서 출력되는 뱅크 액티브 신호(BA)와 2차 지연단에서 출력되는 신호를 NAND 연산하는 NAND 게이트와, NAND 연산된 신호를 반전하는 인버터로 구성된다.
그리고 제 2 지연 블록(7b)은 도 5b에서와 같다.
상기의 제 1 지연 블록(44a)에서 출력되는 지연된 뱅크 액티브 신호(BA)가 게이트로 입력되는 제 1 PMOS, 제 1 NMOS 트랜지스터가 저항(제 1 NMOS 트랜지스터의 드레인과 출력단 사이에 구성되는)을 사이에 두고 직렬연결되는 1차 지연단과, 1차 지연단의 출력단에 게이트가 연결되고 소오스/드레인은 접지단에 공통으로 연결되는 제 2 NMOS 트랜지스터와, 제 2 NMOS 트랜지스터의 게이트와 1차 지연단의 출력단에 공통으로 연결되어 1차 지연단의 출력신호가 각각 게이트로 입력되는 제 2 PMOS, 제 3 NMOS 트랜지스터가 저항(제 2 PMOS 트랜지스터와 출력단 사이에 구성되는)을 사이에 두고 직렬 연결되는 2차 지연단과, 2차 지연단의 출력단에 게이트가 연결되고 소오스/드레인이 전원전압단자(VDD)에 공통으로 연결되는 제 3 PMOS 트랜지스터와, 입력되는 테스트 신호(TEST)와 2차 지연단에서 출력되는 신호를 NOR 연산하는 NOR 게이트와, NOR 연산된 신호를 반전하는 인버터(INV9)와, 인버터(INV9)의 출력 신호와 제 1 지연 블록(44a)에 의해 지연된 뱅크 액티브 신호(BA)를 NAND 연산하여 출력하는 NAND 게이트 및 NAND 연산된 신호를 반전하는 인버터로 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 소자의 데이터 입출력 테스트 회로의 테스트 모드시의 동작은 다음과 같다.
도 6은 본 발명에 따른 테스트 회로의 쓰기 동작 타이밍도이다.
반도체 메모리 소자는 정해진 사양(Specification)에 명시된 정상의 읽기/쓰기뿐만 아니라 내부 테스트 모드의 동작을 통하여 소자의 불량을 검지한다.
도 6에서와 같이, 테스트 모드시에는 테스트 신호가 High가 되고 CLK 제어 로직은 off되어 CLK 제어 로직부(41-3)의 출력 신호(BCLKB)는 Low로 고정된다.
반면 테스트 모드시에 테스트 CLK 제어 로직부(41-4)의 출력 신호(CLKT)는 외부 CLK의 상승 에지(Rising Edge)에 동기되어 출력된다.
외부에서의 명령으로 액티브신호(ACT)가 입력되면 액티브 제어 로직부(43)에서 내부적으로 뱅크 액티브 인에이블 펄스 ACT가 High가 되어 출력 신호(BA)가 High가 된다.
이와 같이 액티브 제어 로직부(43)의 출력 신호(BA)가 High가 되면 RAS 제어부(44)의 인버터(INV5)의 출력 신호(R1ACBi)는 Low가 되고 인버터(INV6)의 출력(A)는 Low가 된다.
그리고 제 1,2 지연 블록(44a)(44b)을 통과한 출력(B)는 Low가 된다.
또한, 출력(A)(B)신호에 의해 NAND 연산 및 반전되어 출력되는 출력신호(R2Bi)는 액티브 제어 로직부(43)의 출력신호(BA)가 인에이블되어 High로 될때 제 1 지연 블록(44a)에 관계없이 인버터(INV6)의 출력(A)에 의해서만 Low로 인에이블된다.
이와 같이 뱅크 액티브에 의해 RAS 제어부(44)의 출력(R1ACBi)(R2i)가 인에이블되어 로우(Row) 블록 제어 로직부(45)의 출력인 워드 라인(WL) 및 비트 라인 등화블록(BLEQ)이 off되도록 /비트라인 등화 신호(BLEQB)신호가 High로 되어 셀 데이터가 비트 라인에 실린다.
그후 /센스앰프 인에이블신호(SENB)가 Low로 인에이블되어 센스앰프가 동작하면 비트 라인에 걸려있는 신호가 증폭된다.
그리고 외부의 라이트 명령(Write Command)이 입력되면 컬럼 선택 신호(YS)가 순차적으로 인에이블된다.
도 6에서 YS3에 해당하는 비트라인은 셀에 High 데이터가 저장되어 있다가 D3의 Low 데이터가 라이트(Write)되어 비트라인이 반전되는 경우이다.
여기서, 오토 프리차지 라이트(Auto-Precharge Write)(BL;Burst Lenth = 4)인 경우 D3(BL=4) 입력후 다음 사이클 APCLK의 상승 에지에서 오토 프리차지 스타트 인에이블 펄스인 APST가 동작하여 뱅크 액티브 신호(BA)가 Low로 리셋된다.
뱅크 액티브 신호가 Low로 인에이블될때 제 1,2 지연블록(44a)(44b)에 의해 지연된 신호(B)에 의하여 인버터(INV3)의 출력 신호(R2Bi)가 High로 리셋된다.
이 리셋 신호에 의해 워드라인은 off되고 /비트라인 등화신호(BLEQB)는 High가 되어 비트라인 등화 블록이 on된다.
이와 같은 본 발명의 테스트 회로는 기존과 동일하게 외부 클럭(CLK)의 하강 에지에 동기된 APST 신호일지라도 테스트 모드시에 R2Bi 신호가 High로 리셋되는 것이 제 1 지연 블록(44a)만큼 빨리 리셋된다.
노말 동작시에는 tRWL과 관련하여 라이트의 충분한 마진을 위하여 R2Bi는 제 1 지연 블록 및 제 2 지연 블록 만큼 지연된후에 리셋되어야 한다.
이와 같은 본 발명의 데이터 입출력 테스트 회로는 다음과 같은 효과가 있다.
테스트 모드시에 tRWL을 스크린하기 위하여 노말 모드보다 RAS 제어부의 출력 신호(R2Bi)의 리셋 타임을 빨리하여 정확한 테스트가 이루어지도록하는 효과가 있다.

Claims (4)

  1. 반도체 메모리 소자의 데이터 입출력 테스트 회로에 있어서,
    CLK 입력 버퍼에서 버퍼링된 외부 클럭(CLK0)을 이용하여 소자의 리드/라이트 동작시에 사용하는 클럭(BCLKB)을 출력하는 CLK 제어 로직부 및 입력되는 테스트 모드 입력 신호에 의해 버퍼링된 클럭(CLK0)을 받아 테스트 클럭(CLKT)을 출력하는 테스트 CLK 제어 로직부를 포함하는 클럭 제어부;
    상기 클럭 신호(BCLKB)(CLKT)를 받아 프리차지 제어 로직 신호(APST)를 출력하는 프리차지 제어 로직부;
    상기 프리차지 제어 로직 신호(APST)를 받아 액티브 제어 로직 신호(BA)를 출력하는 액티브 제어 로직부;
    상기 액티브 제어 로직 신호(BA)를 지연하는 제 1 지연 블록과 그에 직렬 연결되어 테스트 모드 신호(TEST)가 입력되면 비트 라인 데이터의 쓰기 시간을 줄일 수 있도록 지연 시간을 조정하여 출력하는 제 2 지연 블록을 포함하고 RAS 제어 신호(R2i)(R2Bi)를 출력하는 RAS 제어부;
    상기 RAS 제어 신호(R2i)(R2Bi)에 의해 X블록의 데이터 입출력 제어신호(BLEQ)(WL)(SENB)를 출력하는 로우 블록 제어 로직부를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 테스트 회로.
  2. 제 1 항에 있어서, RAS 제어부는 액티브 제어 로직 신호(Bank Active;BA)를 입력으로 하는 제 1 버퍼(B2) 및 인버터(INV6)와,
    상기 제 1 버퍼(B2)에서 출력되는 신호를 반전하여 출력(R1ACBi)하는 인버터(INV5)와,
    상기 인버터(INV6)의 출력 신호를 순차 지연하는 제 1 지연 블록 및 제 2 지연 블록과,
    상기 인버터(INV6)의 출력 신호(A)와 제 2 지연 블록의 출력 신호(B)를 NAND 연산출력하는 NAND 연산 블록(NAND2)과,
    상기 NAND 연산 블록(NAND2)의 출력 신호를 반전하여 출력(R2Bi)하는 인버터(INV7),인버터(INV7)의 출력신호(R2Bi)를 반전하여 출력(R2i)하는 인버터(INV8)로 구성되는 것을 특징으로 하는 반도체 소자의 테스트 회로.
  3. 제 2 항에 있어서, 제 1 지연 블록은 액티브 제어 로직부에서 출력되는 뱅크 액티브 신호(BA)가 게이트로 입력되는 제 1 PMOS, 제 1 NMOS 트랜지스터가 저항(제 1 NMOS 트랜지스터의 드레인과 출력단 사이에 구성되는)을 사이에 두고 직렬 연결되는 1차 지연단과,
    상기 1차 지연단의 출력단에 게이트가 연결되고 소오스/드레인은 접지단에 공통으로 연결되는 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터의 게이트와 1차 지연단의 출력단에 공통으로 연결되어 1차 지연단의 출력신호가 각각 게이트로 입력되는 제 2 PMOS, 제 3 NMOS 트랜지스터가 저항(제 2 PMOS 트랜지스터와 출력단 사이에 구성되는)을 사이에 두고 직렬 연결되는 2차 지연단과,
    상기 2차 지연단의 출력단에 게이트가 연결되고 소오스/드레인이 전원전압단자(VDD)에 공통으로 연결되는 제 3 PMOS 트랜지스터와,
    액티브 제어 로직부에서 출력되는 뱅크 액티브 신호(BA)와 2차 지연단에서 출력되는 신호를 NAND 연산하는 NAND 게이트와, NAND 연산된 신호를 반전하는 인버터로 구성되는 것을 특징으로 하는 반도체 소자의 테스트 회로.
  4. 제 2 항에 있어서, 제 2 지연 블록은 제 1 지연 블록에서 출력되는 지연된 뱅크 액티브 신호(BA)가 게이트로 입력되는 제 1 PMOS, 제 1 NMOS 트랜지스터가 저항(제 1 NMOS 트랜지스터의 드레인과 출력단 사이에 구성되는)을 사이에 두고 직렬연결되는 1차 지연단과,
    상기 1차 지연단의 출력단에 게이트가 연결되고 소오스/드레인은 접지단에 공통으로 연결되는 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터의 게이트와 1차 지연단의 출력단에 공통으로 연결되어 1차 지연단의 출력신호가 각각 게이트로 입력되는 제 2 PMOS, 제 3 NMOS 트랜지스터가 저항(제 2 PMOS 트랜지스터와 출력단 사이에 구성되는)을 사이에 두고 직렬 연결되는 2차 지연단과,
    상기 2차 지연단의 출력단에 게이트가 연결되고 소오스/드레인이 전원전압단자(VDD)에 공통으로 연결되는 제 3 PMOS 트랜지스터와,
    입력되는 테스트 신호(TEST)와 2차 지연단에서 출력되는 신호를 NOR 연산하는 NOR 게이트와,
    상기 NOR 연산된 신호를 반전하는 인버터(INV9)와,
    상기 인버터(INV9)의 출력 신호와 제 1 지연 블록에 의해 지연된 뱅크 액티브 신호(BA)를 NAND 연산하여 출력하는 NAND 게이트 및 NAND 연산된 신호를 반전하는 인버터로 구성되는 것을 특징으로 하는 반도체 소자의 테스트 회로.
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