KR20100033182A - 반도체 메모리장치의 테스트 제어회로 및 방법 - Google Patents

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KR20100033182A
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Abstract

본 발명은 테스트모드시에 데이터의 양을 제어하는 반도체 메모리장치의 테스트 제어회로 및 방법에 관한 것이다. 본 발명은 노말 데이터와 테스트 데이터를 입력하는 패드; 상기 패드를 통해 입력되는 데이터 중에서 하나의 데이터를 선택하여 출력하는 멀티플렉서; 상기 멀티플렉서의 선택 출력신호를 반전시켜서 메모리 셀에 기록하는 데이터 버스 반전수단을 포함하여 구성되고, 쓰기 동작 테스트시에는, 상기 테스트 데이터의 짝수 비트라인 데이터가 반전되어 출력되도록 제어하는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 1클럭 주기 동안에 2개의 비트라인에 해당하는 4개의 데이터를 입력하고, 메모리 셀에 저장하는 것이 가능하게 된다. 따라서 본 발명은 기존의 테스트 장비를 충분히 활용 가능하여, 경제적인 잇점을 얻는 효과를 얻는다.
반도체, 메모리장치, 테스트, 쓰기, 데이터 버스 반전

Description

반도체 메모리장치의 테스트 제어회로 및 방법{CIRCUIT AND METHOD FOR TEST CONTROLLING IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 테스트모드시에 데이터의 양을 제어하는 테스트 제어회로 및 방법에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
최근 반도체 메모리장치의 하나의 특징이 고속 데이터 처리를 요구하는 부분이다. 따라서 고속 데이터 처리를 요구하는 반도체 메모리장치와 프로세싱 유닛 사이에는 데이터 처리의 안정성 확보가 필요하게 된다. 즉, 기준 클럭에 대해서 얼라인된 데이터가 입력될 수 있도록 제어되야 하는 것이다. 데이터의 얼라인 제어는, 반도체 메모리장치를 테스트하는 장비와의 관계에서도 마찬가지로 제어된다.
반도체 메모리장치는, 제품 출하 전에 테스트장비를 통해서 양품인지 또는 불량인지를 확인하는 작업을 거치게 된다. 상기 테스트장비는, 반도체 메모리장치의 입출력핀, 내부 버퍼 및 셀 등의 정상 동작 여부를 확인하기 위하여, 반도체 메모리장치에 테스트 데이터를 쓰는 라이트 동작과 읽는 리딩 동작을 통해서, 반도체 메모리장치의 양품 또는 불량을 판단한다. 따라서 반도체 메모리장치의 테스트장비는, 실제 데이터와 동일한 성질의 테스트 데이터를 반도체 메모리장치 측으로 제공할 수 있어야 한다.
한편, 기존의 반도체 메모리장치를 테스트하는 장비에서는 1개 클럭에 2개의 데이터를 입출력하도록 제어되고 있다. 즉, 종래는 도 1에 도시하고 있는 바와 같이, 클럭신호 1주기 동안에 DQ 핀으로 2개의 데이터가 입출력되었다. 따라서 종래 반도체 메모리장치를 테스트하는 장비는 상기 클럭 1주기 동안에 2개의 데이터의 입출력을 가능하도록 구성되고 있다.
그러나 최근 출시되고 있는 반도체 메모리장치는, 호스트 클럭 1개에 4개의 데이터를 입출력하도록 제어된다. 따라서 상기 반도체 메모리장치를 테스트하는 장비는, 클럭 1개에 4개의 데이터를 입출력 가능하도록 구성되야만 한다. 이러한 이유 때문에 기존 사용하던 테스트장비를 최근 반도체 메모리장치에 그대로 적용하기가 어려운 문제점이 있다.
물론 최근 반도체 메모리장치를 테스트하기 위한 장비를 맞춤 제작하는 것이 최선일 것이다. 그러나 테스트 장비는 매우 고가의 제품이기 때문에, 개발되는 메모리장치에 대해서 새로운 테스트장비를 마련하는 것은 경제적으로 매우 큰 손실을 입게 된다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 기존 테스트 장비를 이용하여 최근 반도체 메모리장치를 테스트할 수 있도록 제어하는 반도체 메모리장치의 제어회로 및 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 테스트 제어회로는, 노말 데이터와 테스트 데이터를 입력하는 패드; 상기 패드를 통해 입력되는 데이터 중에서 하나의 데이터를 선택하여 출력하는 멀티플렉서; 상기 멀티플렉서의 선택 출력신호를 반전시켜서 메모리 셀에 기록하는 데이터 버스 반전수단을 포함하여 구성되고, 쓰기 동작 테스트시에는, 상기 테스트 데이터의 짝수 비트라인 데이터가 반전되어 출력되도록 제어하는 것을 특징으로 한다.
또한 본 발명에 따른 반도체 메모리장치의 테스트 제어방법은, 쓰기 동작 테스트시에, 1클럭신호의 주기 동안에 짝수 비트라인 데이터와 홀수 비트라인 데이터를 기설정된 일정량만큼의 위상차를 두고 출력 제어하는 제 1 단계; 상기 입력되는 짝수 비트라인 데이터와 홀수 비트라인 데이터 중에서 하나의 데이터가 반전되도록 제어하는 제 2 단계; 상기 제 2 단계의 제어에 기초하여 입력되는 짝수 비트라인 데이터와 홀수 비트라인 데이터 중에서 하나의 데이터를 반전시키는 제 3 단계; 상 기 반전된 데이터와 원래의 데이터를 하나의 메모리 셀에 기록하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 쓰기 동작 테스트시에, 상기 테스트 데이터의 짝수 비트라인 데이터가 반전되어 출력되도록 제어하는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 1클럭 주기 동안에 2개의 비트라인에 해당하는 4개의 데이터를 입력하고, 메모리 셀에 저장하는 것이 가능하게 된다. 따라서 본 발명은 기존의 테스트 장비를 충분히 활용하는 것이 가능하고, 새로운 장비 마련에 따른 경제적인 부담을 해소하는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 제어회로및 방법에 대해서 자세하게 살펴보기로 한다.
도 2는 본 발명에 따른 반도체 메모리장치의 쓰기 동작 제어시, 구성되어지는 블록도이다.
반도체 메모리장치의 쓰기 동작은, 시스템(CPU ; 50) 측으로부터 제공하는 데이터를 반도체 메모리장치 내부의 메모리 셀에 기록하는 동작이다. 따라서 CPU(50)에서 반도체 메모리장치 측으로 데이터 전달 경로가 구성되고, 본 발명의 실시예에서는 상기 쓰기 동작에 따른 데이터 전달 경로만을 예시로서 설명하기로 한다.
또한 본 발명의 쓰기 테스트 모드 과정은, 테스트 장비(70)로부터 출력된 데이터가 반도체 메모리장치에 기록되는 과정을 설명한다. 따라서 테스트 장비(70)에서 반도체 메모리장치 측으로 데이터 전달 경로가 구성되고, 본 발명의 실시예에서는 상기 쓰기 테스트 동작에 따른 데이터 전달 경로만을 예시로서 설명하기로 한다.
반도체 메모리장치는, 복수개의 메모리 셀을 구비하고, 외부에서 데이터를 받아들여 메모리 셀에 기록하고, 메모리 셀에 기록되어 있는 데이터를 외부로 출력하는 메모리 셀 블록(160)을 포함한다. 그리고 상기 복수개의 메모리 셀 블록(160)과의 사이에서 노말 동작시의 DQ 데이터를 전송하는 DQ 데이터 경로(200)와, 상기 복수개의 메모리 셀 블록(160) 과의 사이에서 DBI 데이터를 전송하는 DBI 데이터 경로(100)를 포함한다.
상기 DBI 데이터 경로(100)는, DBI(DATA BUS INVERSION) 핀을 구비하고, 외부에서 반도체 메모리장치로 데이터를 입력하거나 반도체 메모리장치에서 외부로 데이터를 출력하는 패드(110)를 포함한다. 그리고 상기 패드(110)를 통해서 입력되는 직렬데이터를 병렬데이터로 변환하여 출력하는 직렬/병렬 변환부(SPC : 120)와, 상기 직렬/병렬 변환부(120)에서 출력된 병렬 데이터를 래치하고 있다가 클럭신호에 따라서 출력하는 래치부(130)를 포함한다. 그리고 DBI 데이터 경로(100) 는, 노말 동작시에 상기 래치부(130)에서 출력되는 데이터를 입력하고 DBI 회로(150) 측으로 출력하는 멀티플렉서(140)를 포함한다. 상기 멀티플렉서(140)는, 테스트모드시에는 테스트데이터를 선택해서 출력할 수 있도록 구성된다.
한편, DQ 데이터 경로(200)는, 복수개의 데이터 입출력 핀(DQ)을 구비하고, 외부에서 반도체 메모리장치로 데이터를 입력하거나 반도체 메모리장치에서 외부로 데이터를 출력하는 패드(210)를 포함한다. 그리고 상기 패드(210)를 통해서 입력되는 직렬데이터를 병렬데이터로 변환하여 출력하는 직렬/병렬 변환부(SPC : 220)와, 상기 직렬/병렬 변환부(220)에서 출력된 병렬 데이터를 래치하고 있다가 클럭신호에 따라서 출력하는 래치부(230)를 포함한다.
상기와 같이 상기 DQ 데이터 경로(200)에서 출력되는 DQ 데이터와, 상기 DBI 데이터 경로(100)에서 출력되는 DBI 데이터는, DBI 회로(150)를 통과하여 메모리 셀 블록(160)으로 제공된다. 즉, 본 발명은 상기 멀티플렉서(140)에서 출력된 신호 중에서 DBI 정보값이 "0"값에 해당하는 데이터만 반전시켜서 출력하는 데이터 버스 반전회로(DBI 회로 : 150)가 포함되고 있다.
본 발명의 멀티플렉서(140)는, 테스트 동작 주기에서, 1클럭 주기 동안에 4개의 데이터가 메모리 셀 측으로 출력될 수 있도록 동작되어진다. 이를 위해서 멀티플렉서(140)는 짝수 비트라인에 대한 데이터를 반전시켜서 출력될 수 있도록 제 어한다. 이와 함께 홀수 비트라인에 대한 데이터는 원래의 데이터 그대로 출력되도록 제어한다.
반대로 멀티플렉서(140)는 테스트 동작 주기에서, 홀수 비트라인에 대한 데이터를 반전시켜서 출력되도록 제어할 수도 있다. 물론 이 경우에는 홀수 비트라인에 대한 데이터는 원래의 데이터 그대로 출력되도록 제어되어진다.
상기 멀티플렉서(140)의 구성은 도 3과 도 4에 도시하고 있다. 도 3은 멀티플렉서(140)의 상세 구성으로, 테스트 동작 주기에 짝수 비트라인에 대한 데이터를 반전시켜서 출력하기 위한 구성이다.
즉, 멀티플렉서(140)는 두개의 데이터 전달 경로를 갖는다. 하나는 트랜스미션 게이트(10)에 의해 데이터 경로가 차단 또는 연결되어져서 래치부(130)에서 출력되는 DBI 정보를 포함한 데이터를 전달하는 경로이다. 다른 하나는 트랜스미션 게이트(20)에 의해서 데이터 경로가 차단 또는 연결되어져서 테스트모드시에 짝수 비트라인 데이터를 전달하는 경로이다. 상기 두개의 트랜스미션 게이트(10,20) 중에서 온 동작된 게이트를 통과한 데이터는 인버터(30)에 의해서 반전되어져서 DBI 회로(150)에 전달되어진다.
도시되고 있는 실시예에서는 짝수 비트라인 데이터를 반전시키도록 구성하고 있으므로, 상기 테스트 모드시에 입력되는 짝수 비트라인 제어정보는 공급전원전압인 하이레벨 "1" 값을 갖는다. 상기 "1"값은 인버터(30)에서 반전되면 "0"값으로 전환되고, 따라서 "0"값만을 "1"로 변환하는 DBI 회로(150)는 상기 짝수 비트라인 데이터를 반전시켜서 출력한다.
도 4는 멀티 플렉서(140)의 상세 구성으로, 테스트 동작 주기에 홀수 비트라인에 대한 데이터를 원래의 데이터 그대로 출력되도록 제어하기 위한 구성이다.
즉, 멀티플렉서(140)는 두개의 데이터 전달 경로를 갖는다. 하나는 트랜스미션 게이트(15)에 의해 데이터 경로가 차단 또는 연결되어져서 래치부(130)에서 출력되는 DBI 정보를 포함한 데이터를 전달하는 경로이다. 다른 하나는 트랜스미션 게이트(25)에 의해서 데이터 경로가 차단 또는 연결되어져서 테스트모드시에 홀수 비트라인 데이터를 전달하는 경로이다. 상기 두개의 트랜스미션 게이트(15,25) 중에서 온 동작된 게이트를 통과한 데이터는 인버터(35)에 의해서 반전되어져서 DBI 회로(150)에 전달되어진다.
도시되고 있는 실시예에서는 홀수 비트라인 데이터는 그대로 출력되도록 구성하고 있으므로, 상기 테스트 모드시에 입력되는 홀수 비트라인 제어정보는 접지전원레벨(VSS)인 로우레벨 "0" 값을 갖는다. 상기 "0"값은 인버터(35)에서 반전되면 "1"값으로 전환되고, 따라서 "0"값만 "1"로 변환하는 DBI 회로(150)는 상기 홀수 비트라인 데이터를 그대로 출력한다.
이와 같이 제어되어 상기 멀티플렉서(140)는 1클럭 주기 동안에 짝수 비트라인 데이터 2개와, 홀수 비트라인 데이터 2개의 출력을 제어하여, 1클럭 주기 동안에 토글되는 4개의 데이터의 출력을 제어한다.
그리고 도시되고 있는 테스트장비(70)는 1클럭에 2개의 데이터를 출력 가능 한 구성으로, 종래 반도체 메모리장치의 테스트 장비와 같다. 그러나 본 발명에서 상기 테스트장비(70)는, 2개의 비트라인 데이터를 1클럭 주기에 출력하는 제어를 수행하는데, 이 부분에 대해서는 이후에서 자세하게 기술하기로 한다. 그리고 상기 테스트장비(70)에서 메모리 셀(160)까지의 데이터 기록 경로는, CPU에서 메모리 셀까지의 데이터 기록 경로와 동일하므로 중복 설명은 생략하기로 한다.
다음은 상기 구성으로 이루어진 본 발명에 따른 반도체 메모리장치의 제어회로의 동작과정에 대해서 살펴보기로 한다.
우선 본 발명의 반도체 메모리장치는, 노말 동작시에는 정상적으로 쓰기 동작이 이루어져야만 한다. 이 경우 CPU(50)로부터 출력되는 데이터가 반도체 메모리장치 내 메모리 셀(160)에 기록되어진다.
즉, CPU(50)에서 출력되는 DQ 데이터는 패드(210), 직렬/병렬 변환부(220), 래치부(230)로 구성되는 DQ 데이터 경로(200)를 통해서 메모리 셀(160)로 전송된다.
그리고 DBI데이터는 패드(110)를 통해서 반도체 메모리장치에 입력된다. 그리고 패드(110)를 통해서 입력된 데이터는 직렬/병렬 변환기(120)에서 병렬데이터로 전환되어진다. 상기 병렬데이터는, 래치부(130)에 입력되어져서 래치되고, 인가되는 클럭신호에 동기하여 출력되어진다.
상기 래치부(130)에서 출력되는 데이터는 멀티플렉서(140)에 입력된다. 상기 멀티플렉서(140) 내부의 짝수 비트라인 데이터 경로상에는 도 3과 같은 스위치 구성이 구비되고 있다. 이때 트랜스미션 게이트(10)가 온 상태를 갖게 되고, 래치부(130)에서 출력되는 데이터는 온 상태의 트랜스미션 게이트(10)와 인버터(30)를 경유하여 DBI 회로(150) 측으로 전달된다.
또한 상기 멀티플렉서(140) 내부의 홀수 비트라인 데이터 경로상에는 도 4과 같은 스위치 구성이 구비되고 있다. 이때 트랜스미션 게이트(15)가 온 상태를 갖게 되고, 래치부(130)에서 출력되는 데이터는 온 상태의 트랜스미션 게이트(15)와 인버터(35)를 경유하여 DBI 회로(150) 측으로 전달된다.
이렇게 하여 상기 DBI 회로(150)에 입력된 DQ 데이터 및 DBI데이터는, DBI 데이터 정보에 따라서 일부 데이터는 반전되고, 나머지 데이터는 원래의 상태 그대로 출력되어진다. 상기 DBI 회로(150)의 출력데이터는 메모리 셀(160)의 해당 어드레스에 저장되어진다.
이와 같은 노말 쓰기 동작시에는 호스트 클럭 기준 1 클럭주기에 DQ 핀(패드)으로 4개의 데이터가 입출력되어진다. 따라서 메모리셀(160)에는 1클럭에 토글되는 4개의 데이터가 저장되어진다.
다음, 본 발명의 반도체 메모리장치는, 쓰기 동작 테스트 동작시, 정상 동작시와 마찬가지로 쓰기 동작이 이루어져야만 한다. 이 경우 테스트장비(70)에서 출력되는 데이터가 반도체 메모리장치(100) 내 메모리 셀(160)에 기록되어진다. 상기 쓰기 동작 테스트 동작과정에서 가장 중요한 부분은 1클럭 주기에 4개의 데이터가 토글되어서 메모리 셀에 기록이 가능하도록 제어 가능한가 라는 부분이다.
즉, 테스트 장비(70)에서 출력되는 데이터가 패드(110)를 통해서 반도체 메모리장치에 입력된다. 이때 테스트 장비(70)는 1클럭 주기에 2개의 데이터를 출력 가능한 구성이다. 따라서 본 발명에서 테스트 장비(70)는 데이터 출력시, 클럭주기의 90도 간격으로 짝수 비트라인 데이터와 홀수 비트라인 데이터를 계속해서 출력하는 제어를 한다. 즉, 짝수 비트라인 데이터가 첫번째 클럭신호에 동기되어 출력되어진 후, 90도 차이를 두고 홀수 비트라인 데이터가 출력되어진다. 이때의 동작 타이밍을 도 5에 도시하고 있다. 따라서 반도체 메모리장치(100)의 외부적으로는 2개의 비트라인 데이터가 2개씩 네개 출력되고 있지만, 반도체 메모리장치(100) 내부적으로는 1개의 비트라인 데이터가 네개 입력되고 있는 것과 같은 형태가 된다.
상기 테스트장비(70)에서 출력되는 DQ 데이터는 패드(210), 직렬/병렬 변환부(220), 래치부(230)로 구성되는 DQ 데이터 경로(200)를 통해서 DBI회로(150)로 전송된다.
그리고 DBI데이터는 패드(110)를 통해서 반도체 메모리장치에 입력된다. 상기 패드(110)를 통해서 입력된 데이터는 직렬/병렬 변환기(120)에서 병렬데이터로 전환되어진다. 상기 병렬데이터는, 래치부(130)에 입력되어져서 래치되고, 인가되는 클럭신호에 동기하여 출력되어진다.
상기 래치부(130)에서 출력되는 데이터는 멀티플렉서(140)에 입력된다. 상기 멀티플렉서(140) 내부의 짝수 비트라인 데이터 경로상에는 도 3과 같은 스위치 구성이 구비되고 있다. 이때 트랜스미션 게이트(20)가 온 상태를 갖게 되고, 래치 부(130)에서 출력되는 데이터는 온 상태의 트랜스미션 게이트(20)와 인버터(30)를 경유하여 DBI 회로(150) 측으로 전달된다.
또한 상기 멀티플렉서(140) 내부의 홀수 비트라인 데이터 경로상에는 도 4과 같은 스위치 구성이 구비되고 있다. 이때 트랜스미션 게이트(25)가 온 상태를 갖게 되고, 래치부(130)에서 출력되는 데이터는 온 상태의 트랜스미션 게이트(25)와 인버터(35)를 경유하여 DBI 회로(150) 측으로 전달된다.
상기 트랜스미션 게이트(20)를 통과하는 짝수 비트라인 데이터에는, 짝수 비트라인 제어정보가 포함되는데, 이때 제어정보값은 "1"값을 갖는다. 이 값은 인버터(30)에서 "0"값으로 반전되어진 후, DBI 회로(150)에 입력된다.
또한 상기 트랜스미션 게이트(25)를 통과하는 홀수 비트라인 데이터에는, 홀수 비트라인 제어정보가 포함되는데, 이때 제어정보값은 "0"값을 갖는다. 이 값은 인버터(30)에서 "1"값으로 반전되어진 후, DBI 회로(150)에 입력된다.
이렇게 하여 상기 DBI 회로(150)에 입력된 DQ 데이터 및 DBI 데이터는, 상기 DBI 데이터 정보에 따라서 일부 데이터는 반전되고, 나머지 데이터는 원래의 상태 그대로 출력되어진다. 즉, 짝수 비트라인 데이터는, 상기 제어정보값이 "0"값을 갖으므로, 반전되어서 출력된다. 그러나 홀수 비트라인 데이터는, 상기 제어정보값이 "1"값을 갖으므로, 그대로 출력된다. 이렇게 하여 상기 DBI 회로(150)의 출력데이터는 메모리 셀(160)의 해당 어드레스에 저장되어진다. 이때 메모리셀(160)에는 1클럭에 토글되는 4개의 데이터가 저장되어진다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 반도체 메모리장치에서 쓰기 동작 테스트 모드시에 데이터양을 증가하여 기록되도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 반도체 메모리장치의 테스트 동작 타이밍도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리장치의 제어 블록도,
도 3, 도 4는 본 발명에 도시되고 있는 멀티플렉서의 상세 구성도,
도 5는 본 발명에 따른 반도체 메모리장치의 테스트 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
50 : CPU 70 : 테스트 장비
100 : 반도체 메모리장치 110 : 패드
120 : 직렬/병렬 변환부 130 : 래치부
140 : 멀티플렉서 150 : 데이터 버스 반전부
160 : 메모리 셀

Claims (9)

  1. 노말 데이터와 테스트 데이터를 입력하는 패드;
    상기 패드를 통해 입력되는 데이터 중에서 하나의 데이터를 선택하여 출력하는 멀티플렉서;
    상기 멀티플렉서의 선택 출력신호를 반전시켜서 메모리 셀에 기록하는 데이터 버스 반전수단을 포함하여 구성되고,
    쓰기 동작 테스트시에는, 상기 테스트 데이터의 짝수 비트라인 데이터가 반전되어 출력되도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어회로.
  2. 제 1 항에 있어서,
    상기 멀티플렉서는, 노말 데이터 출력 경로를 선택하는 제 1스위치;
    테스트 데이터 출력 경로를 선택하는 제 2 스위치;
    상기 제 1,2 스위치의 출력신호를 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어회로.
  3. 제 2 항에 있어서,
    상기 멀티플렉서는, 짝수 비트라인 노말 데이터 출력 경로를 선택하는 제 1스위치;
    짝수 비트라인 테스트 데이터 출력 경로를 선택하는 제 2 스위치;
    상기 제 1,2 스위치의 출력신호를 반전시키는 제 1 인버터;
    홀수 비트라인 노말 데이터 출력 경로를 선택하는 제 3스위치;
    홀수 비트라인 테스트 데이터 출력 경로를 선택하는 제 4 스위치;
    상기 제 3,4스위치의 출력신호를 반전시키는 제 2 인버터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어회로.
  4. 제 3 항에 있어서,
    상기 제 2 스위치를 통과하는 짝수 비트라인 테스트 데이터에는, 데이터 반전을 위한 제어 정보가 포함되는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어회로.
  5. 제 3 항에 있어서,
    상기 제 4 스위치를 통과하는 홀수 비트라인 테스트 데이터에는, 원래의 데이터를 그대로 출력시키기 위한 제어 정보가 포함되는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어회로.
  6. 제 1 항에 있어서,
    상기 패드의 출력데이터를 직렬/병렬 변환하는 직렬/병렬 변환수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어회로.
  7. 제 1 항에 있어서,
    상기 직렬/병렬 변환수단의 출력데이터를 래치시키는 래치수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어회로.
  8. 쓰기 동작 테스트시에, 1클럭신호의 주기 동안에 짝수 비트라인 데이터와 홀수 비트라인 데이터를 기설정된 일정량만큼의 위상차를 두고 출력 제어하는 제 1 단계;
    상기 입력되는 짝수 비트라인 데이터와 홀수 비트라인 데이터 중에서 하나의 데이터가 반전되도록 제어하는 제 2 단계;
    상기 제 2 단계의 제어에 기초하여 입력되는 짝수 비트라인 데이터와 홀수 비트라인 데이터 중에서 하나의 데이터를 반전시키는 제 3 단계;
    상기 반전된 데이터와 원래의 데이터를 하나의 메모리 셀에 기록하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어방법.
  9. 제 8 항에 있어서,
    상기 제 2 단계는, 입력되는 짝수 비트라인 데이터 또는 홀수 비트라인 데이터에 반전제어정보가 포함되는 것을 특징으로 하는 반도체 메모리장치의 테스트 제어방법.
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