KR20150008707A - 독출 데이터를 마스킹하는 메모리 장치 및 이의 테스트 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 메모리 장치는 복수의 데이터 비트들을 포함하는 독출 데이터를 출력하는 메모리 회로, 복수의 입출력 핀, 적어도 하나의 데이터 마스크 신호를 생성하여 출력하는 마스크 신호 생성부, 및 상기 복수의 데이터 비트들 중 상기 적어도 하나의 데이터 마스크 신호에 상응하는 로직 레벨을 갖는 비트를 마스킹하여 마스킹 데이터를 생성하고, 상기 마스킹 데이터를 상기 복수의 입출력 핀으로 출력하는 입출력부를 포함한다.

Description

독출 데이터를 마스킹하는 메모리 장치 및 이의 테스트 방법{MEMORY DEVICE MASKING READ DATA AND TEST METHOD OF THE SAME}
본 발명은 독출 데이터를 마스킹하는 메모리 장치 및 이의 테스트 방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 등의 메모리 장치는 웨이퍼 단계 및 패키지 단계에서 회로의 결함을 검출하기 위한 테스트 단계를 거친다. 메모리 장치의 테스트 시간을 줄이기 위해 하나의 테스터가 복수의 메모리 장치를 동시에 테스트하는 병렬 테스트(parallel test)가 이용되고 있다.
병렬 테스트되는 메모리 수를 높이기 위해 머지드 DQ 스킴(Merged-DQ scheme)이 사용된다. 머지드 DQ 스킴은 테스터의 하나의 채널에 메모리 장치의 복수 개의 입출력 핀들(DQ)을 결합하는 테스트 방법을 말한다.
머지드 DQ 스킴에서, 데이터 기입 시에는 하나의 채널이 복수 개의 입출력 핀에 동시에 데이터를 기입할 수 있다. 그러나 데이터 독출 시에는 입출력 핀별 개별 독출이 필요하며, 이에 따라 테스트 시간이 증가하는 문제가 있다.
본 발명이 이루고자 하는 기술적인 과제는 단축된 테스트 시간을 갖는 메모리 장치 및 이의 테스트 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 장치는 복수의 데이터 비트들을 포함하는 독출 데이터를 출력하는 메모리 회로, 복수의 입출력 핀, 적어도 하나의 데이터 마스크 신호를 생성하여 출력하는 마스크 신호 생성부, 및 상기 복수의 데이터 비트들 중 상기 적어도 하나의 데이터 마스크 신호에 상응하는 로직 레벨을 갖는 비트를 마스킹하여 마스킹 데이터를 생성하고, 상기 마스킹 데이터를 상기 복수의 입출력 핀으로 출력하는 입출력부를 포함한다.
상기 적어도 하나의 데이터 마스크 신호는 상기 메모리 장치가 정상인 경우 상기 복수의 입출력 핀이 출력하는 각 로직 레벨에 상응할 수 있다.
상기 입출력부는 각각이 상기 각 입출력 핀에 상응하는 복수의 입출력 회로를 포함하고, 상기 각 입출력 회로는 제1 데이터 마스크 신호에 따라 피모스 인에이블 신호를 마스킹하여 피모스 마스킹 신호를 생성하고, 상기 피모스 마스킹 신호에 따라 상응하는 상기 입출력 핀을 풀업시키는 풀업부, 및 제2 데이터 마스크 신호에 따라 엔모스 인에이블 신호를 마스킹하여 엔모스 마스킹 신호를 생성하고, 상기 엔모스 마스킹 신호에 따라 상응하는 상기 입출력 핀을 풀다운시키는 풀다운부를 포함하며, 상기 피모스 인에이블 신호 및 상기 엔모스 인에이블 신호는 상기 독출 데이터와 연관된 신호일 수 있다.
상기 풀업부는 제1 기준 전압 및 상기 입출력 핀 사이에 연결되고, 상기 피모스 마스킹 신호에 따라 상기 입출력 핀을 풀업시키는 풀업 트랜지스터를 포함하고, 상기 풀다운부는 제2 기준 전압 및 상기 입출력 핀 사이에 연결되고, 상기 엔모스 마스킹 신호에 따라 상기 입출력 핀을 풀다운시키는 풀다운 트랜지스터를 포함하며, 상기 제1 데이터 마스크 신호가 활성화될 때 상기 풀업 트랜지스터는 비활성화되고, 상기 제2 데이터 마스크 신호가 활성화될 때 상기 풀다운 트랜지스터는 비활성화될 수 있다.
상기 풀업부는 상기 피모스 인에이블 신호를 반전시키는 풀업 인버터, 및 상기 반전된 피모스 인에이블 신호 및 상기 제1 데이터 마스크 신호를 부정논리합(NOR) 연산하여 상기 피모스 마스킹 신호를 생성하는 풀업 부정논리합 게이트를 포함하고, 상기 풀다운부는 상기 엔모스 인에이블 신호를 반전시키는 풀다운 인버터, 및 상기 반전된 엔모스 인에이블 신호 및 상기 제2 데이터 마스크 신호를 부정논리합 연산하여 상기 엔모스 마스킹 신호를 생성하는 풀다운 부정논리합 게이트를 포함할 수 있다.
상기 마스크 신호 생성부는 메모리 장치 외부에서 입력된 신호에 따라, 상기 독출 데이터에서 하이 레벨 값을 마스킹하기 위한 제1 데이터 마스크 신호 및 상기 독출 데이터에서 로우 레벨 값을 마스킹하기 위한 제2 데이터 마스크 신호를 생성하여 출력할 수 있다.
상기 마스크 신호 생성부는 외부 입력 신호 없이 관련 TMRS(Test Mode Register Set)의 활성화 여부에 따라, 제1 데이터 마스크 신호를 고정적으로 생성하거나, 제2 데이터 마스크 신호를 고정적으로 생성할 수 있다.
상기 마스크 신호 생성부는 외부 입력 신호 및 TMRS(Test Mode Register Set)에 따라 생성된 마스크모드 신호를 논리곱(AND) 연산하여 제1 데이터 마스크 신호를 생성하고 출력하는 제1 논리곱 게이트, 상기 외부 입력 신호를 반전하는 인버터, 및 상기 반전된 외부 입력 신호 및 상기 마스크모드 신호를 논리곱 연산하여 제2 데이터 마스크 신호를 생성하고 출력하는 제2 논리곱 게이트를 포함할 수 있다.
상기 마스크 신호 생성부는 제1 외부 입력 신호 및 TMRS(Test Mode Register Set)에 따라 생성된 마스크모드 신호를 논리곱 연산하여 제1 데이터 마스크 신호를 생성하고 출력하는 제3 논리곱 게이트, 및 제2 외부 입력 신호 및 상기 마스크모드 신호를 논리곱 연산하여 제2 데이터 마스크 신호를 생성하고 출력하는 제4 논리곱 게이트를 포함할 수 있다.
상기 복수의 입출력 핀은 테스터의 하나의 채널에 연결될 수 있다.
본 발명의 다른 실시예에 따르면, 복수의 입출력 핀 및 메모리 어레이를 포함하는 메모리 장치의 테스트 방법에 있어서, 상기 메모리 어레이의 출력 데이터 중 특정 로직 레벨을 마스킹하여 상기 복수의 입출력 핀에 출력하는 단계, 적어도 두 개 이상의 출력된 데이터가 전송 라인 상에서 합쳐진 출력에 따라 상기 메모리 장치의 페일 여부를 판단하는 단계를 포함하는 메모리 장치의 테스트 방법이 제공된다.
상기 특정 로직 레벨은 상기 메모리 장치가 정상인 경우 상기 복수의 입출력 핀이 출력하는 로직 레벨일 수 있다.
상기 메모리 어레이의 출력 데이터 중 특정 로직 레벨을 마스킹하여 상기 복수의 입출력 핀에 출력하는 단계는 상기 출력 데이터가 특정 로직 레벨일 때, 상기 출력 데이터에 상응하는 입출력 핀을 하이-임피던스(Hi-Z) 상태로 하는 단계를 포함할 수 있다.
상기 특정 로직 레벨은 TMRS(Test Mode Register Set)에 따라 기설정될 수 있다.
상기 특정 로직 레벨은 외부 입력 신호에 따라 실시간으로 가변될 수 있다.
상기 메모리 장치의 테스트 방법은 상기 메모리 장치가 정상인 경우 상기 출력 데이터가 갖는 로직 레벨의 수만큼 반복되어 수행될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치 및 이의 테스트 방법은 독출 데이터 중 특정 로직 레벨을 마스킹함으로써 메모리 장치의 테스트에 필요한 독출 횟수를 줄일 수 있다. 따라서 메모리 장치의 테스트 시간을 감소시키는 효과가 있다.
본 발명의 다른 실시예에 따르면, 하나 또는 두 개의 외부 입력 신호만을 이용하여 마스킹을 제어할 수 있으므로, 보다 적은 수의 제어 신호를 이용하여 마스킹을 제어할 수 있는 효과가 있다.
도 1 및 도 2는 각각 본 발명의 일 실시예에 따른 반도체 테스트 시스템을 나타낸다.
도 3은 도 1 및 도 2에 도시된 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4는 본 발명의 비교예에 따른 제1 입출력 회로를 나타낸 회로도이다.
도 5는 도 3의 제1 입출력 회로의 일 실시예를 나타낸 회로도이다.
도 6은 로우 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 비교예에 따른 데이터 독출 타이밍도를 나타낸다.
도 7은 로우 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 일 실시예에 따른 데이터 독출 타이밍도를 나타낸다.
도 8은 하이 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 비교예에 따른 데이터 독출 타이밍도를 나타낸다.
도 9는 하이 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 일 실시예에 따른 데이터 독출 타이밍도를 나타낸다.
도 10은 로우 레벨 및 하이 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 비교예에 따른 데이터 독출 타이밍도를 나타낸다.
도 11은 하이 레벨을 마스킹한 경우의 데이터 독출 타이밍도를 나타내며, 도 12는 로우 레벨을 마스킹한 경우의 데이터 독출 타이밍도를 나타낸다.
도 13은 도 3의 마스크 신호 생성부의 일 실시예를 나타낸 회로도이다.
도 14는 도 3의 마스크 신호 생성부의 다른 실시예를 나타낸 회로도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 테스트 방법을 나타낸 순서도이다.
도 16은 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 17은 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 18은 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 19는 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1 및 도 2는 각각 본 발명의 일 실시예에 따른 반도체 테스트 시스템을 나타낸다. 구체적으로, 도 1은 테스터(200)의 각 채널(CH)에 메모리 장치(100)의 2개의 입출력 핀(DQ)이 연결되는 경우를 나타내고, 도 2는 테스터(200)의 각 채널(CH)에 메모리 장치(100)의 4개의 입출력 핀(DQ)이 연결되는 경우를 나타낸다.
도 1을 참조하면, 반도체 테스트 시스템(1a)는 메모리 장치(100), 테스터(200) 및 결합회로(300a)를 포함한다.
결합회로(300a)를 통해 테스터(200)의 각 채널(CH)에 메모리 장치(100)의 2개의 입출력 핀(DQ)이 연결된다. 예컨대 제1 채널(CH1)에 제1 입출력 핀(DQ0) 및 제9 입출력 핀(DQ8)이 연결될 수 있다. 실시예에 따라 결합회로(300a)는 전송 라인으로 구현되며, 케이블 및 인쇄회로기판(Printed Circuit Board; PCB) 상의 도선을 포함할 수 있다.
메모리 장치(100)의 입출력 핀(DQ)의 개수가 16개인 경우, 메모리 장치(100)를 테스트하기 위해서는 테스터(200)의 8개의 채널이 필요하다.
도 2를 참조하면, 반도체 테스트 시스템(1b)는 메모리 장치(100), 테스터(200) 및 결합회로(300b)를 포함한다.
결합회로(300b)를 통해 테스터(200)의 각 채널(CH)에 메모리 장치(100)의 4개의 입출력 핀(DQ)이 연결된다. 예컨대 제1 채널(CH1)에 제1 입출력 핀(DQ0), 제5 입출력 핀(DQ4), 제9 입출력 핀(DQ8) 및 제13 입출력 핀(DQ12)이 연결될 수 있다.
메모리 장치(100)의 입출력 핀(DQ)의 개수가 16개인 경우, 메모리 장치(100)를 테스트하기 위해서는 테스터(200)의 4개의 채널이 필요하다.
테스터(200)의 채널 수는 고정되어 있으므로, 메모리 장치(100)를 복수 개 테스트하는 경우 각 채널(CH)에 입출력 핀(DQ)을 많이 연결할수록 동시에 테스트 가능한 메모리 장치(100)의 수는 증가한다.
그러나 RDQM(Read DQ Mask) 기능을 이용하는 경우, 각 채널(CH)에 입출력 핀(DQ)을 많이 연결할수록 테스트 시간이 증가하는 문제가 있다.
예를 들면, 제1 채널(CH1)에서 제1 입출력 핀(DQ0), 제5 입출력 핀(DQ4), 제9 입출력 핀(DQ8) 및 제13 입출력 핀(DQ12)으로 하이 레벨을 출력하여 메모리 장치(100)에 기입한 경우를 가정한다.
먼저 메모리 장치(100)는 제5 입출력 핀(DQ4), 제9 입출력 핀(DQ8) 및 제13 입출력 핀(DQ12)의 출력을 마스킹하여 출력이 나오지 못하도록 막고, 제1 채널(CH1)은 제1 입출력 핀(DQ0)만을 독출하여 기입한 하이 레벨이 독출되는지 확인할 수 있다.
이후 메모리 장치(100)는 제1 입출력 핀(DQ0), 제9 입출력 핀(DQ8) 및 제13 입출력 핀(DQ12)의 출력을 마스킹하여 출력이 나오지 못하도록 막고, 제1 채널(CH1)은 제5 입출력 핀(DQ4)만을 독출하여 기입한 하이 레벨이 독출되는지 확인할 수 있다.
상기 과정이 반복되어 메모리 장치(100)의 테스트가 수행될 수 있으며, 이때 테스트 시간은 각 채널(CH)에 연결된 입출력 핀(DQ)의 개수에 비례하여 증가할 수 있다.
본 발명은 각 입출력 핀(예컨대, DQ0, DQ4, DQ8, DQ12)을 순차적으로 마스킹하는 대신, 각 채널에 연결된 전체 입출력 핀(DQ0, DQ4, DQ8, DQ12)의 특정 데이터(예컨대, 0 또는 1)를 마스킹하여 데이터를 독출함으로써, 메모리 장치(100)의 테스트에 필요한 데이터 독출 횟수를 줄일 수 있다. 따라서 메모리 장치(100)의 테스트 시간을 감소시키는 효과가 있다.
도 3은 도 1 및 도 2에 도시된 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 어레이(110), 리드 제어 회로(120) 및 입출력 회로(130)를 포함한다.
메모리 어레이(110)는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 메모리 어레이(110)는 데이터 기입 시 독출 데이터(RD_DATA)를 저장하였다가 데이터 독출 시 독출 데이터(RD_DATA)를 출력할 수 있다.
메모리 어레이(110)는 휘발성 메모리 장치 또는 불휘발성 메모리 장치로 구현될 수 있다.
상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)으로 구현될 수 있다.
상기 불휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque(STT)-MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(nano Floating Gate Memory: nFGm), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
리드 제어 회로(120)는 메모리 어레이(110)로부터 독출 데이터(RD_DATA)를 독출하고, 독출 데이터(RD_DATA)에 연관된 피모스 인에이블 신호(DQP_EN~DQP_EN_N) 및 엔모스 인에이블 신호(DQN_EN~DQN_EN_N)를 생성하여 입출력부(130)로 출력할 수 있다.
예컨대, 독출 데이터(RD_DATA)는 복수의 데이터 비트를 포함할 수 있다. 독출 데이터(RD_DATA) 중 제1 입출력 핀(DQ0)에 출력할 데이터 비트가 하이 레벨인 경우, 리드 제어 회로(120)는 제1 입출력 회로(131-1)로 하이 레벨의 제1 피모스 인에이블 신호(DQP_EN) 및 로우 레벨의 제1 엔모스 인에이블 신호(DQN_EN)를 출력할 수 있다.
제1 입출력 핀(DQ0)에 출력할 데이터 비트가 로우 레벨인 경우, 리드 제어 회로(120)는 제1 입출력 회로(131-1)로 로우 레벨의 제1 피모스 인에이블 신호(DQP_EN) 및 하이 레벨의 제1 엔모스 인에이블 신호(DQN_EN)를 출력할 수 있다.
그러나 본 발명의 범위는 상기 실시예에 한정되는 것은 아니며, 리드 제어 회로(120)의 동작은 다양하게 변형되어 실시될 수 있다.
리드 제어 회로(120)는 마스크 신호 생성부(121)를 포함할 수 있다.
마스크 신호 생성부(121)는 적어도 하나의 데이터 마스크 신호(D1MM, D0MM)를 생성하여 입출력부(130)로 출력할 수 있다.
입출력부(130)는 데이터 마스크 신호(D1MM, D0MM)에 따라 독출 데이터(RD_DATA)의 복수의 데이터 비트들 중 데이터 마스크 신호에 상응하는 로직 레벨을 갖는 비트를 마스킹하여 마스킹 데이터(M_DATA)를 생성할 수 있다.
입출력부(130)는 각각이 각 입출력 핀(DQ)에 상응하는 복수의 입출력 회로(131-1~131-N)를 포함할 수 있다. 각 입출력 회로(131-1~131-N)의 구성은 동일할 수 있다. 복수의 입출력 회로(131-1~131-N)는 마스킹 데이터(M_DATA)를 복수의 입출력 핀(DQ)으로 출력할 수 있다.
도 4는 본 발명의 비교예에 따른 제1 입출력 회로를 나타낸 회로도이다.
도 4를 참조하면, 제1 입출력 회로(131-1a)는 제1 전원라인, 제2 전원라인, 풀업 제어 회로(1311), 풀다운 제어 회로(1313), 풀업 트랜지스터(T1), 풀다운 트랜지스터(T2), 풀업 저항(R1) 및 풀다운 저항(R2)을 포함할 수 있다.
제1 전원라인은 제1 기준 전압(VDDQ)을 제공한다. 제2 전원라인은 제2 기준 전압(VSSQ)을 제공한다.
풀업 제어 회로(1311)는 피모스 인에이블 신호(DQP_EN)를 수신하고, 피모스 인에이블 신호(DQP_EN)에 따라 제1 풀업 신호(PUP1)를 생성하여 출력한다. 실시예에 따라 제1 풀업 신호(PUP1)는 피모스 인에이블 신호(DQP_EN)를 반전시킨 신호일 수 있다.
풀다운 제어 회로(1313)는 엔모스 인에이블 신호(DQN_EN)를 수신하고, 엔모스 인에이블 신호(DQN_EN)에 따라 제1 풀다운 신호(PDN1)를 생성하여 출력한다. 실시예에 따라 제1 풀다운 신호(PDN1)는 엔모스 인에이블 신호(DQN_EN)와 동일할 수 있다.
풀업 트랜지스터(T1)는 제1 풀업 신호(PUP1)에 따라 활성화되어 제1 노드(N1)의 전압을 제1 기준 전압(VDDQ)로 풀업시킬 수 있다.
풀다운 트랜지스터(T2)는 제1 풀다운 신호(PDN1)에 따라 활성화되어 제1 노드(N1)의 전압을 제2 기준 전압(VSSQ)로 풀다운시킬 수 있다.
풀업 저항(R1)은 풀업 트랜지스터(T1)와 제1 기준 전압(VDDQ)을 공급하는 제1 전원라인 사이에 연결될 수 있다.
풀다운 저항(R2)은 풀다운 트랜지스터(T2)와 제2 기준 전압(VSSQ)을 공급하는 제2 전원라인 사이에 연결될 수 있다.
풀업 저항(R1) 및 풀다운 저항(R2)의 값은 JEDEC(Joint Electron Device Engineering Council)의 POD(Pseudo Open Drain)-15 규격에 따라 설정될 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
제1 노드(N1)는 제1 입출력 핀(DQ0)과 연결된다. 따라서 제1 노드(N1)로 출력되는 제1 데이터(DATA0)가 제1 입출력 핀(DQ0)으로 출력될 수 있다.
제1 데이터(DATA0)는 피모스 인에이블 신호(DQP_EN)가 하이 레벨일 때 하이 레벨이고, 엔모스 인에이블 신호(DQN_EN)가 하이 레벨일 때 로우 레벨일 수 있다. 제1 노드(N1)는 피모스 인에이블 신호(DQP_EN) 및 엔모스 인에이블 신호(DQN_EN)가 모두 로우 레벨일 때는 하이-임피던스(Hi-Z) 상태일 수 있다.
도 5는 도 3의 제1 입출력 회로의 일 실시예를 나타낸 회로도이다.
도 3 내지 도 5를 참조하면, 제1 입출력 회로(131-1b)는 제1 전원라인, 제2 전원라인, 풀업부(1315) 및 풀다운부(1317)를 포함할 수 있다.
제1 전원라인은 제1 기준 전압(VDDQ)을 제공한다. 제2 전원라인은 제2 기준 전압(VSSQ)을 제공한다.
풀업부(1315)는 제1 데이터 마스크 신호(D1MM)에 따라 피모스 인에이블 신호(DQP_EN)를 마스킹하여 피모스 마스킹 신호(DQP_MASK)를 생성하고, 피모스 마스킹 신호(DQP_MASK)에 따라 제1 노드(N1) 및 제1 노드(N1)에 연결된 제1 입출력 핀(DQ0)을 풀업시킨다.
풀업부(1315)는 풀업 제어 회로(1311), 풀업 로직 회로(1320), 풀업 트랜지스터(T1) 및 풀업 저항(R1)을 포함할 수 있다.
풀업 로직 회로(1320)는 제1 데이터 마스크 신호(D1MM)에 따라 피모스 인에이블 신호(DQP_EN)를 마스킹하여 피모스 마스킹 신호(DQP_MASK)를 생성할 수 있다.
실시예에 따라, 풀업 로직 회로(1320)는 풀업 인버터(1321) 및 풀업 부정논리합 게이트(1323)를 포함할 수 있다.
풀업 인버터(1321)는 피모스 인에이블 신호(DQP_EN)를 반전시킬 수 있다.
풀업 부정논리합 게이트(1323)는 반전된 피모스 인에이블 신호 및 제1 데이터 마스크 신호(D1MM)를 부정논리합(NOR) 연산하여 피모스 마스킹 신호(DQP_MASK)를 생성할 수 있다.
풀업 제어 회로(1311)는 피모스 마스킹 신호(DQP_MASK)를 수신하고, 피모스 마스킹 신호(DQP_MASK)에 따라 제2 풀업 신호(PUP2)를 생성하여 출력한다. 실시예에 따라 제2 풀업 신호(PUP2)는 피모스 마스킹 신호(DQP_MASK)를 반전시킨 신호일 수 있다.
풀업 트랜지스터(T1)는 제2 풀업 신호(PUP2)에 따라 활성화되어 제1 노드(N1)의 전압을 제1 기준 전압(VDDQ)로 풀업시킬 수 있다.
풀업 저항(R1)은 풀업 트랜지스터(T1)와 제1 기준 전압(VDDQ)을 공급하는 제1 전원라인 사이에 연결될 수 있다.
풀다운부(1317)는 제2 데이터 마스크 신호(D0MM)에 따라 엔모스 인에이블 신호(DQN_EN)를 마스킹하여 엔모스 마스킹 신호(DQN_MASK)를 생성하고, 엔모스 마스킹 신호(DQN_MASK)에 따라 제1 노드(N1) 및 제1 노드(N1)에 연결된 제1 입출력 핀(DQ0)을 풀다운시킨다.
풀다운부(1317)는 풀다운 제어 회로(1313), 풀다운 로직 회로(1330), 풀다운 트랜지스터(T2) 및 풀다운 저항(R2)을 포함할 수 있다.
풀다운 로직 회로(1330)는 제2 데이터 마스크 신호(D0MM)에 따라 엔모스 인에이블 신호(DQN_EN)를 마스킹하여 엔모스 마스킹 신호(DQN_MASK)를 생성할 수 있다.
실시예에 따라, 풀다운 로직 회로(1330)는 풀다운 인버터(1331) 및 풀다운 부정논리합 게이트(1333)를 포함할 수 있다.
풀다운 인버터(1331)는 엔모스 인에이블 신호(DQN_EN)를 반전시킬 수 있다.
풀다운 부정논리합 게이트(1333)는 반전된 엔모스 인에이블 신호 및 제2 데이터 마스크 신호(D0MM)를 부정논리합 연산하여 엔모스 마스킹 신호(DQN_MASK)를 생성할 수 있다.
풀다운 제어 회로(1313)는 엔모스 마스킹 신호(DQN_MASK)를 수신하고, 엔모스 마스킹 신호(DQN_MASK)에 따라 제2 풀다운 신호(PDN2)를 생성하여 출력한다. 실시예에 따라 제2 풀다운 신호(PDN1)는 엔모스 마스킹 신호(DQN_MASK)와 동일할 수 있다.
풀다운 트랜지스터(T2)는 제2 풀다운 신호(PDN2)에 따라 활성화되어 제1 노드(N1)의 전압을 제2 기준 전압(VSSQ)로 풀다운시킬 수 있다.
제1 노드(N1)는 제1 입출력 핀(DQ0)과 연결된다. 따라서 제1 노드(N1)로 출력되는 제1 마스킹 데이터(M_DATA0)가 제1 입출력 핀(DQ0)으로 출력될 수 있다.
제1 마스킹 데이터(M_DATA0)는 도 4의 제1 데이터(DATA0)의 데이터 비트들 중 데이터 마스크 신호(D1MM, D0MM)에 상응하는 로직 레벨을 갖는 비트가 마스킹된 신호일 수 있다.
예컨대, 제1 데이터 마스크 신호(D1MM) 및 제2 데이터 마스크 신호(D0MM) 중 하나가 활성화될 수 있다. 활성화되는 데이터 마스크 신호는 반도체 장치가 정상인 경우, 즉 반도체 장치에 페일이 발생하지 않은 경우 복수의 입출력 핀(DQ)이 출력하는 로직 레벨에 상응할 수 있다.
실시예에 따라, 반도체 장치가 정상일 때 복수의 입출력 핀(DQ)이 하이 레벨을 출력하는 경우, 제1 데이터 마스크 신호(D1MM)가 활성화될 수 있다. 반도체 장치가 정상일 때 복수의 입출력 핀(DQ)이 로우 레벨을 출력하는 경우, 제2 데이터 마스크 신호(D0MM)가 활성화될 수 있다.
제1 데이터 마스크 신호(D1MM)가 활성화되어 하이 레벨인 경우, 풀업 트랜지스터(T1)는 비활성화된다. 따라서, 제1 마스킹 데이터(M_DATA0)는 제1 데이터(DATA0)의 데이터 비트들 중 하이 레벨을 갖는 비트가 마스킹된 신호일 수 있다.
제2 데이터 마스크 신호(D0MM)가 활성화되어 하이 레벨인 경우, 풀다운 트랜지스터(T2)는 비활성화된다. 따라서, 제1 마스킹 데이터(M_DATA0)는 제1 데이터(DATA0)의 데이터 비트들 중 로우 레벨을 갖는 비트가 마스킹된 신호일 수 있다.
도 6은 로우 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 비교예에 따른 데이터 독출 타이밍도를 나타낸다. 도 7은 로우 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 일 실시예에 따른 데이터 독출 타이밍도를 나타낸다.
도 1, 도 6 및 도 7을 참조하고, 제1 입출력 핀(DQ0)의 출력을 출력 1, 제9 입출력 핀(DQ8)의 출력을 출력 2라고 지칭하기로 한다. 한편, 데이터 기입 시 제1 채널(CH1)은 로우 레벨을 기입하였다고 가정한다.
메모리 장치(100)에서 데이터 독출 시, 제1 데이터 구간, 제2 데이터 구간 및 제4 데이터 구간(①, ②, ④)에는 정상적으로 로우 레벨이 출력된다. 그러나 메모리 장치(100)에 페일이 발생하여, 제3 데이터 구간(③)에는 기입한 로우 레벨과 다른 하이 레벨이 출력될 수 있다.
도 6을 참조하면, 출력 1과 출력 2를 마스킹하지 않고 합하면 어떤 데이터가 출력될지 예상할 수 없으므로, 출력 1을 독출한 이후 출력 2를 독출하여야 한다. 따라서 2차례의 독출이 필요하다.
도 7을 참조하면, 본 발명의 메모리 장치(100)는 출력 1 및 출력 2에서 반도체 장치가 정상인 경우 출력되는 로직 레벨, 즉 로우 레벨을 마스킹하여 하이-임피던스 상태(Hi-Z)로 만든다. 따라서 출력 1 및 출력 2는 하이 레벨 또는 하이-임피던스 상태만을 가질 수 있다.
제1 채널(CH1)은 1차례의 독출을 통해 출력 1 및 출력 2를 합한 데이터를 독출한다. 테스터(200)는 합한 데이터에 하이 레벨 비트가 있으면 메모리 장치(100)에 페일이 발생함을 감지할 수 있다.
도 8은 하이 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 비교예에 따른 데이터 독출 타이밍도를 나타낸다. 도 9는 하이 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 일 실시예에 따른 데이터 독출 타이밍도를 나타낸다.
도 1, 도 8 및 도 9을 참조하고, 제1 입출력 핀(DQ0)의 출력을 출력 1, 제9 입출력 핀(DQ8)의 출력을 출력 2라고 지칭하기로 한다. 한편, 데이터 기입 시 제1 채널(CH1)은 하이 레벨을 기입하였다고 가정한다.
메모리 장치(100)에서 데이터 독출 시, 제1 데이터 구간, 제2 데이터 구간 및 제4 데이터 구간(①, ②, ④)에는 정상적으로 하이 레벨이 출력된다. 그러나 메모리 장치(100)에 페일이 발생하여, 제3 데이터 구간(③)에는 기입한 하이 레벨과 다른 로우 레벨이 출력될 수 있다.
도 8을 참조하면, 출력 1과 출력 2를 마스킹하지 않고 합하면 어떤 데이터가 출력될지 예상할 수 없으므로, 출력 1을 독출한 이후 출력 2를 독출하여야 한다. 따라서 2차례의 독출이 필요하다.
도 9를 참조하면, 본 발명의 메모리 장치(100)는 출력 1 및 출력 2에서 반도체 장치가 정상인 경우 출력되는 로직 레벨, 즉 하이 레벨을 마스킹하여 하이-임피던스 상태(Hi-Z)로 만든다. 따라서 출력 1 및 출력 2는 로우 레벨 또는 하이-임피던스 상태만을 가질 수 있다.
제1 채널(CH1)은 1차례의 독출을 통해 출력 1 및 출력 2를 합한 데이터를 독출한다. 테스터(200)는 합한 데이터에 로우 레벨 비트가 있으면 메모리 장치(100)에 페일이 발생함을 감지할 수 있다.
도 10은 로우 레벨 및 하이 레벨이 복수의 입출력 핀에 기입되었을 때, 본 발명의 비교예에 따른 데이터 독출 타이밍도를 나타낸다. 도 11은 하이 레벨을 마스킹한 경우의 데이터 독출 타이밍도를 나타내며, 도 12는 로우 레벨을 마스킹한 경우의 데이터 독출 타이밍도를 나타낸다.
도 2, 도 10 내지 도 12를 참조하고, 제1 입출력 핀(DQ0)의 출력을 출력 1, 제5 입출력 핀(DQ4)의 출력을 출력 2, 제9 입출력 핀(DQ8)의 출력을 출력 3, 제13 입출력 핀(DQ12)의 출력을 출력 4라고 지칭하기로 한다. 한편, 데이터 기입 시 제1 채널(CH1)은 로우 레벨 및 하이 레벨이 번갈아가며 반복되는 기입 데이터(WR_DATA)를 기입하였다고 가정한다.
메모리 장치(100)에서 데이터 독출 시, 제1 데이터 구간 및 제4 데이터 구간(①, ④)에는 출력 1 내지 출력 4에서 정상적으로 로우 레벨이 출력된다. 그러나 메모리 장치(100)에 페일이 발생하여, 제2 데이터 구간(②)에는 기입한 하이 레벨과 다른 로우 레벨이 출력 3에서 출력되고, 제3 데이터 구간(③)에는 기입한 로우 레벨과 다른 하이 레벨이 출력 1에서 출력될 수 있다.
도 10을 참조하면, 출력 1 내지 출력 4를 마스킹하지 않고 합하면 제2 데이터 구간(②) 및 제3 데이터 구간(③)에 어떤 데이터가 출력될지 예상할 수 없다. 따라서, 출력 1 내지 출력 4를 순차적으로 독출하여야 하므로 4차례의 독출이 필요하다.
도 11을 참조하면, 메모리 장치(100)는 출력 1 내지 출력 4의 하이 레벨을 마스킹하여 하이-임피던스 상태(Hi-Z)로 만들 수 있다. 따라서 출력 1 내지 출력 4는 로우 레벨 또는 하이-임피던스 상태만을 가질 수 있다.
제1 채널(CH1)은 출력 1 내지 출력 4를 합한 데이터를 독출한다. 메모리 장치(100)가 정상인 경우, 즉 페일이 발생하지 않은 경우, 합한 데이터는 제1 데이터 구간 및 제3 데이터 구간(①, ③)에만 로우 레벨을 가져야 한다.
테스터(200)는 합한 데이터의 제2 데이터 구간(②)에 로우 레벨 비트가 있음을 감지하여, 메모리 장치(100)에 페일이 발생하였다고 판단할 수 있다.
도 12를 참조하면, 메모리 장치(100)는 출력 1 내지 출력 4의 로우 레벨을 마스킹하여 하이-임피던스 상태(Hi-Z)로 만들 수 있다. 따라서 출력 1 내지 출력 4는 하이 레벨 또는 하이-임피던스 상태만을 가질 수 있다.
제1 채널(CH1)은 출력 1 내지 출력 4를 합한 데이터를 독출한다. 메모리 장치(100)가 정상인 경우, 즉 페일이 발생하지 않은 경우, 합한 데이터는 제2 데이터 구간 및 제4 데이터 구간(②, ④)에만 하이 레벨을 가져야 한다.
테스터(200)는 합한 데이터의 제3 데이터 구간(③)에 하이 레벨 비트가 있음을 감지하여, 메모리 장치(100)에 페일이 발생하였다고 판단할 수 있다.
따라서, 테스터(200)는 독출 데이터가 가질 수 있는 로직 레벨의 경우의 수(예컨대, 하이 레벨 및 로우 레벨을 가지는 경우 2)만큼 메모리 장치(100)를 독출하여, 메모리 장치(100)의 페일 여부를 테스트할 수 있다.
도 13은 도 3의 마스크 신호 생성부의 일 실시예를 나타낸 회로도이다.
도 3 및 도 13을 참조하면, 마스크 신호 생성부(121a)는 테스트 모드 레지스터 셋(Test Mode Register Set; TMRS)에 따라 동작할 수 있다.
테스트 모드 레지스터 셋(TMRS)은 모드 레지스터(Mode Register; MRS)에 저장되거나, 또는 모드 레지스터와 별개의 레지스터에 저장될 수 있다.
테스트 모드 레지스터 셋(TMRS)은 외부에서 메모리 장치(100)에 입력된 명령에 따라 달리 설정될 수 있다. 실시예에 따라, 테스트 모드 레지스터 셋(TMRS)은 특정 커맨드(이하에서는 TMRS 커맨드라고 지칭한다) 및 어드레스 핀의 입력에 따라 설정될 수 있다.
PBT(Parallel Bit Test) 조건, 즉 기입 데이터와 무관하게 모든 입출력 핀에서 동일한 데이터 비트를 출력하는 경우에는 마스킹할 로직 레벨이 고정될 수 있다. 실시예에 따라, 테스트 모드 레지스터 셋(TMRS)은 TMRS 커맨드 및 제1 외부 핀에 입력이 들어오는 경우 하이 레벨을 마스킹하고, TMRS 커맨드 및 제2 외부 핀에 입력이 들어오는 경우 로우 레벨을 마스킹하도록 설정될 수 있다. 또한, 특정 TMRS에 의해 외부 입력 없이, 하이 레벨 혹은 로우 레벨을 고정으로 마스킹하도록 설정될 수 있다.
한편, 하이 레벨 마스킹 및 로우 레벨 마스킹을 실시간(On The Fly; OTF)으로 스위칭해야 할 수 있다. 실시예에 따라, 테스트 모드 레지스터 셋(TMRS)이 TMRS 커맨드에 의해 마스크 모드 인에이블 신호(MASKMODE)를 활성화하도록 설정될 수 있다. 마스크 신호 생성부(121a)는 마스크 모드 인에이블 신호(MASKMODE) 및 외부에서 입력된 신호(EX_PIN)에 따라 하이 레벨 마스킹 및 로우 레벨 마스킹을 실시간(On The Fly)으로 스위칭할 수 있다.
마스크 신호 생성부(121a)는 메모리 장치(100) 외부에서 입력된 신호(EX_PIN)에 따라, 독출 데이터(RD_DATA)에서 하이 레벨 값을 마스킹하기 위한 제1 데이터 마스크 신호(D1MM) 및 독출 데이터(RD_DATA)에서 로우 레벨 값을 마스킹하기 위한 제2 데이터 마스크 신호(D0MM)를 생성하여 출력할 수 있다.
마스크 신호 생성부(121)는 제1 논리곱 게이트(1211), 인버터(1213) 및 제2 논리곱 게이트(1215)를 포함할 수 있다.
제1 논리곱 게이트(1211)는 외부 입력 신호(EX_PIN) 및 TMRS(Test Mode Register Set)에 따라 생성된 마스크모드 신호(MASKMODE)를 논리곱(AND) 연산하여 제1 데이터 마스크 신호(D1MM)를 생성하고 출력할 수 있다.
인버터(1213)는 외부 입력 신호(EX_PIN)를 반전할 수 있다.
제2 논리곱 게이트(1215)는 반전된 외부 입력 신호 및 마스크모드 신호(MASKMODE)를 논리곱 연산하여 제2 데이터 마스크 신호(D0MM)를 생성하고 출력할 수 있다.
도 14는 도 3의 마스크 신호 생성부의 다른 실시예를 나타낸 회로도이다.
도 3 및 도 14를 참조하면, 마스크 신호 생성부(121b)는 제3 논리곱 게이트(1217) 및 제4 논리곱 게이트(1219)를 포함할 수 있다.
제3 논리곱 게이트(1217)는 제1 외부 입력 신호(EX_PIN[1]) 및 TMRS(Test Mode Register Set)에 따라 생성된 마스크모드 신호(MASKMODE)를 논리곱 연산하여 제1 데이터 마스크 신호(D1MM)를 생성하고 출력할 수 있다.
제4 논리곱 게이트(1219)는 제2 외부 입력 신호(EX_PIN[2]) 및 마스크모드 신호(MASKMODE)를 논리곱 연산하여 제2 데이터 마스크 신호(D0MM)를 생성하고 출력할 수 있다.
도 13 및 도 14는 도 3의 마스크 신호 생성부(121)의 실시예를 나타내나, 본 발명의 실시예가 이에 한정되는 것은 아니며 마스크 신호 생성부(121)는 당업자에게 자명한 범위 내에서 다양하게 변형 실시될 수 있다.
기존의 RDQM 방식에서는 OTF로 외부에서 마스킹을 제어하기 위해서는 하나의 채널에 연결된 입출력 핀의 개수만큼 외부 입력 신호가 필요하다.
본 발명의 일 실시예에 따르면, 하나 또는 두 개의 외부 입력 신호(EX_PIN)만을 이용하여 마스킹을 제어할 수 있으므로, 보다 적은 수의 제어 신호를 이용하여 마스킹을 제어할 수 있는 효과가 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 테스트 방법을 나타낸 순서도이다.
도 1, 도 3 및 도 15를 참조하면, 결합회로(300a)는 테스터(200)의 채널(예컨대, CH1)이 출력한 로직 레벨을 상응하는 복수의 입출력 핀(예컨대, DQ0 및 DQ8)으로 전송한다(S11).
메모리 장치(100)는 메모리 어레이(110)에 로직 레벨을 기입한다(S13).
메모리 장치(100)는 테스터(200)의 데이터 독출 시, 메모리 어레이(110)로부터 데이터를 독출한다(S15).
메모리 장치(100)는 메모리 어레이(110)의 출력 데이터(RD_DATA) 중 특정 로직 레벨을 마스킹하여 복수의 입출력 핀(DQ0, DQ8)에 출력한다(S17).
예컨대, 메모리 장치(100)는 출력 데이터(RD_DATA)가 특정 로직 레벨일 때, 출력 데이터(RD_DATA)에 상응하는 입출력 핀(DQ0, DQ8)을 하이-임피던스(Hi-Z) 상태로 할 수 있다.
특정 로직 레벨은 메모리 장치(100)가 정상인 경우 복수의 입출력 핀(DQ0, DQ8)이 출력하는 로직 레벨일 수 있다.
특정 로직 레벨은 TMRS(Test Mode Register Set)에 따라 기설정될 수 있다. 특정 로직 레벨은 외부 입력 신호에 따라 실시간으로 가변될 수 있다.
결합 회로(300a) 상에서 복수의 입출력 핀(DQ0, DQ8)의 출력이 합쳐져 채널(CH1)로 전송된다(S19).
테스터(200)는 합한 출력에 따라 메모리 장치(100)의 페일 여부를 판단한다(S21).
도 16은 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 16을 참조하면, 도 3에 도시된 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(400)은 메모리 장치(100)와 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다.
메모리 장치(100)의 데이터는 호스트(410)와 메모리 컨트롤러(420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별도의 칩으로 구현될 수 있다.
도 17은 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 17을 참조하면, 도 1에 도시된 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(500)은 호스트(510), 메모리 장치(100)와 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.
호스트(510)는 입력 장치(450)를 통하여 입력된 데이터에 따라 메모리 장치(420)에 저장된 데이터를 디스플레이(440)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(450)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다.
실시 예에 따라 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(520)는 호스트(510)의 일부로서 구현될 수 있고 또한 호스트(510)와 별도의 칩으로 구현될 수 있다.
도 18은 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 18을 참조하면, 도 3에 도시된 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(600)은 호스트(610), 메모리 장치(100)와 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 메모리 장치(100)에 저장될 수 있다.
또한, 메모리 장치(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.
실시 예에 따라 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러 (620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다.
도 19는 도 3에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 19를 참조하면, 도 3에 도시된 메모리 장치(100)을 포함하는 컴퓨터 시스템(700)은 호스트 컴퓨터(host computer; 710)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(700)은 호스트 컴퓨터(710)와 메모리 카드(730)을 포함한다.
호스트 컴퓨터(710)는 호스트(740) 및 호스트 인터페이스(720)을 포함한다. 메모리 카드(730)는 메모리 장치(100), 메모리 컨트롤러(750), 및 카드 인터페이스(760)를 포함한다. 메모리 컨트롤러(750)는 메모리 장치(100)와 카드 인터페이스(760) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(760)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(730)가 호스트 컴퓨터(710)에 장착되면, 카드 인터페이스(760)는 호스트(740)의 프로토콜에 따라 호스트(740)와 메모리 컨트롤러(750) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(760)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(710)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(700)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(710)의 호스트 인터페이스(720)와 접속될 때, 호스트 인터페이스(720)는 호스트(740)의 제어에 따라 카드 인터페이스(760)와 메모리 컨트롤러(750)를 통하여 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1: 반도체 테스트 시스템 100: 메모리 장치
200: 테스터 300: 결합회로
110: 메모리 어레이 120: 리드 제어 회로
130: 입출력 회로

Claims (10)

  1. 복수의 데이터 비트들을 포함하는 독출 데이터를 출력하는 메모리 회로;
    복수의 입출력 핀;
    적어도 하나의 데이터 마스크 신호를 생성하여 출력하는 마스크 신호 생성부; 및
    상기 복수의 데이터 비트들 중 상기 적어도 하나의 데이터 마스크 신호에 상응하는 로직 레벨을 갖는 비트를 마스킹하여 마스킹 데이터를 생성하고, 상기 마스킹 데이터를 상기 복수의 입출력 핀으로 출력하는 입출력부를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 적어도 하나의 데이터 마스크 신호는
    상기 메모리 장치가 정상인 경우 상기 복수의 입출력 핀이 출력하는 각 로직 레벨에 상응하는 메모리 장치.
  3. 제1항에 있어서, 상기 입출력부는
    각각이 상기 각 입출력 핀에 상응하는 복수의 입출력 회로를 포함하고,
    상기 각 입출력 회로는
    제1 데이터 마스크 신호에 따라 피모스 인에이블 신호를 마스킹하여 피모스 마스킹 신호를 생성하고, 상기 피모스 마스킹 신호에 따라 상응하는 상기 입출력 핀을 풀업시키는 풀업부; 및
    제2 데이터 마스크 신호에 따라 엔모스 인에이블 신호를 마스킹하여 엔모스 마스킹 신호를 생성하고, 상기 엔모스 마스킹 신호에 따라 상응하는 상기 입출력 핀을 풀다운시키는 풀다운부를 포함하며,
    상기 피모스 인에이블 신호 및 상기 엔모스 인에이블 신호는
    상기 독출 데이터와 연관된 신호인 메모리 장치.
  4. 제3항에 있어서, 상기 풀업부는
    제1 기준 전압 및 상기 입출력 핀 사이에 연결되고, 상기 피모스 마스킹 신호에 따라 상기 입출력 핀을 풀업시키는 풀업 트랜지스터를 포함하고,
    상기 풀다운부는
    제2 기준 전압 및 상기 입출력 핀 사이에 연결되고, 상기 엔모스 마스킹 신호에 따라 상기 입출력 핀을 풀다운시키는 풀다운 트랜지스터를 포함하며,
    상기 제1 데이터 마스크 신호가 활성화될 때 상기 풀업 트랜지스터는 비활성화되고, 상기 제2 데이터 마스크 신호가 활성화될 때 상기 풀다운 트랜지스터는 비활성화되는 메모리 장치.
  5. 제3항에 있어서, 상기 풀업부는
    상기 피모스 인에이블 신호를 반전시키는 풀업 인버터; 및
    상기 반전된 피모스 인에이블 신호 및 상기 제1 데이터 마스크 신호를 부정논리합 연산하여 상기 피모스 마스킹 신호를 생성하는 풀업 부정논리합 게이트를 포함하고,
    상기 풀다운부는
    상기 엔모스 인에이블 신호를 반전시키는 풀다운 인버터; 및
    상기 반전된 엔모스 인에이블 신호 및 상기 제2 데이터 마스크 신호를 부정논리합 연산하여 상기 엔모스 마스킹 신호를 생성하는 풀다운 부정논리합 게이트를 포함하는 메모리 장치.
  6. 제1항에 있어서, 상기 마스크 신호 생성부는
    메모리 장치 외부에서 입력된 신호에 따라, 상기 독출 데이터에서 하이 레벨 값을 마스킹하기 위한 제1 데이터 마스크 신호 및 상기 독출 데이터에서 로우 레벨 값을 마스킹하기 위한 제2 데이터 마스크 신호를 생성하여 출력하는 메모리 장치.
  7. 복수의 입출력 핀 및 메모리 어레이를 포함하는 메모리 장치의 테스트 방법에 있어서,
    상기 메모리 어레이의 출력 데이터 중 특정 로직 레벨을 마스킹하여 상기 복수의 입출력 핀에 출력하는 단계;
    적어도 두 개 이상의 상기 복수의 입출력 핀의 출력이 전송 라인 상에서 합쳐진 출력에 따라 상기 메모리 장치의 페일 여부를 판단하는 단계를 포함하는 메모리 장치의 테스트 방법.
  8. 제7항에 있어서, 상기 특정 로직 레벨은
    TMRS(Test Mode Register Set)에 따라 기설정되는 메모리 장치의 테스트 방법.
  9. 제7항에 있어서, 상기 특정 로직 레벨은
    외부 입력 신호에 따라 실시간으로 가변되는 메모리 장치의 테스트 방법.
  10. 제7항에 있어서, 상기 메모리 장치의 테스트 방법은
    상기 메모리 장치가 정상인 경우 상기 출력 데이터가 갖는 로직 레벨의 수만큼 반복되어 수행되는 메모리 장치의 테스트 방법.
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