KR100909807B1 - 반도체 메모리장치 및 이의 병렬 테스트방법 - Google Patents

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Abstract

본 발명은 반도체 메모리장치 및 이의 병렬 테스트방법에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 일반적인 테스트시에 사용되지만, 병렬 테스트 모드시에는 논리 값이 변할 필요가 없는 제1신호를 입력받는 제1입력패드; 병렬 테스트 모드가 아닐때 상기 제1신호가 전달되는 노멀 경로; 병렬 테스트 모드시 상기 제1신호가 전달되는 병렬 테스트 경로; 및 상기 병렬 테스트 경로로 전달된 상기 제1신호의 논리값에 응답하여 액티브시 리던던시 워드라인으로의 접근 여부를 결정하는 리던던시 제어부를 포함한다.
반도체 메모리장치, 병렬 테스트, 리던던시 워드라인

Description

반도체 메모리장치 및 이의 병렬 테스트방법{Semiconductor memory device and parallel test method of the same}
본 발명은 반도체 메모리장치 및 이의 병렬 테스트방법에 관한 것으로, 더욱 상세하게는 병렬 테스트시 필요한 핀의 갯수를 줄이기 위한 기술에 관한 것이다.
공정 기술의 발달과 더불어 반도체 메모리장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트장비로 장시간에 걸쳐 테스트를 하게 된다.
소자 테스트 기술은 신뢰성 있게 테스트하는 것도 중요하지만, 수천만 개의 셀(cell)에 대하여 고속으로 테스트 가능하여야 한다. 특히, 반도체 메모리소자의 개발기간의 단축과 아울러 제품 출하까지 테스트시간의 단축 여부가 곧 바로 제품 제조비용(cost)에 영향을 미치기 때문에 테스트시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 반도체 메모리장치에서는, 메모리 칩(memory chip)을 생산하여 셀의 우량/불량(pass/fail)여부를 가리고자 할 때 1개의 셀씩 테스트를 할 경우, 고집적화된 메모리장치의 테스트시간은 오래 걸릴 뿐 아니라 비용의 증가를 가져온다.
따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트 모드를 사용한다.
병렬 테스트(parallel test)는 다수의 셀에 같은 데이터를 라이트한 후 리드시에 배타적 오아(exclusive or) 논리 게이트를 사용하여, 다수의 셀에서 같은 데이터가 읽혀지면 '1'로서 우량 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 '0'으로 불량 처리함으로써 테스트시간을 줄인다.
이러한 테스트시에는 메모리장치의 여러핀(pin)들을 테스트장비와 연결하여 테스트하게 되는데, 테스트시 필요한 핀들에는 어드레스 핀(address pin), 커맨드 핀(command pin), 데이터 핀(DQ pin) 등이 있다. 특히 어드레스 핀에 대해서 설명하면, 병렬 테스트시에는 노멀 셀(normal cell)을 테스트할 때는 어드레스 0~12번 핀을 사용하고, 리던던시 셀(redundancy cell)을 테스트할 때는 뱅크 어드레스 핀을 사용하여 테스트를 진행한다.
도 1은 종래의 반도체 메모리장치에서 리던던시 셀을 테스트하게 하기 위한 신호를 생성하는 회로를 도시한 도면이다.
도면의 신호에 대해 먼저 설명하면, TEST MODE 신호는 테스트 모드(어떤 테스트 모드이던)시 '하이'로 인에이블되는 신호이고, TPARA 신호는 병렬 테스트 모드시 '하이'로 인에이블되는 신호이다. 또한, BA0는 어드레스 핀으로 입력되는 뱅 크 어드레스를 나타낸다.
테스트 모드이어서 TEST MODE 신호가 '하이'를 유지하고, 특히 병렬 테스트 모드이어서 TPARA 신호도 '하이'를 유지하고 있는 상태에서, 뱅크 어드레스(BA0)가 '하이'이면 TXRED 신호가 '하이'로 인에이블된다. 그리고 뱅크 어드레스가 '로우'이면 TXRED 신호가 '로우'로 디스에이블된다. TXRED 신호가 인에이블 되었다 함은 리던던시 셀을 테스트한다는 것을 의미하고, TXRED 신호가 디스에이블 되었다 함은 노멀 셀을 테스트한다는 것을 의미한다.
TXRED 신호가 '하이'로 인에이블된 상태에서 액티브(active) 커맨드가 들어오면, 메모리장치는 리던던시 셀을 제어하는 워드라인(WL: wordline)을 띄운다. 그리고 TXRED 신호가 '로우'로 인에이블된 상태에서 액티브 커맨드가 들어오면, 메모리장치는 노멀 셀을 제어하는 워드라인을 띄운다.
즉, 병렬 테스트모드시 뱅크 어드레스(BA0)가 '하이'로 입력되면 리던던시 셀을 테스트하게 되고, 뱅크 어드레스(BA0)가 '로우'로 입력되면 노멀 셀을 테스트하게 된다.
도 2는 TXRED 신호의 논리 레벨에 따라 노멀 워드라인 또는 리던던시 워드라인이 인에이블되는 것을 도시한 도면이다.
병렬 테스트시(TPARA '하이') 뱅크 어드레스가 '로우'레벨을 가지면 TXRED 신호도 '로우'레벨을 가지게 된다. 그리고 TXRED 신호가 '로우'레벨인 동안 액티브 커맨드(ACT)가 인가되면 노멀 워드라인(normal WL)이 인에이블된다(201). 따라서 메모리장치 내의 노멀 셀이 테스트된다.
병렬 테스트시 뱅크 어드레스가 '하이'레벨을 가지면 이에 따라 TXRED 신호도 '하이'레벨을 가지게 된다. 그리고 TXRED 신호가 '하이'레벨인 동안 액티브 커맨드가 인가되면 이때는 노멀 워드라인 대신에 리던던시 워드라인(redundancy WL)이 인에이블된다(202).
반도체 메모리장치를 테스트하는 테스트 장비는 채널(핀)의 갯수가 제한되어 있다. 하나의 메모리장치를 테스트할 때 필요한 핀의 갯수를 줄인다면 테스트 장비로 한번에 테스트할 수 있는 메모리장치의 갯수가 늘어난다. 그리고 한번에 테스트할 수 있는 메모리장치의 갯수가 늘어난다는 것은 테스트에 걸리는 시간과 비용이 줄어든다는 것을 의미하며, 이는 반도체 메모리를 제조하는 업체들에 있어서는 중요한 이슈가 된다.
본 발명은 반도체 메모리장치의 병렬 테스트시 필요한 핀의 갯수를 줄여, 하나의 테스트장비로 한번에 테스트할 수 있는 메모리장치의 갯수를 늘리고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 일반적인 테스트시에 사용되지만, 병렬 테스트 모드시에는 논리 값이 변할 필요가 없는 제1신호를 입력받는 제1입력패드; 병렬 테스트 모드가 아닐때 상기 제1신호가 전달되는 노멀 경로; 병렬 테스트 모드시 상기 제1신호가 전달되는 병렬 테스트 경로; 및 상기 병렬 테스트 경로로 전달된 상기 제1신호의 논리값에 응답하여 액티브시 리던던시 워드라인으로의 접근 여부를 결정하는 리던던시 제어부를 포함한다.
본 발명에 따른 반도체 메모리장치의 병렬 테스트방법은,일반적인 테스트시에는 사용되지만, 병렬 테스트 모드시에는 논리값이 변할 필요가 없는 제1신호를 입력받는 단계; 병렬 테스트 모드시에 상기 제1신호를 본래의 경로가 아닌 병렬 테스트 경로로 전달하는 단계; 및 상기 병렬 테스트 경로로 전달된 상기 제1신호에 응답하여 액티브시 리던던시 워드라인으로 접근할 것인지 노멀 워드라인으로 접근할 것인지를 결정하는 단계를 포함한다.
상기 병렬 테스트방법은, 병렬 테스트 모드시에 상기 제1신호가 전달되는 본 래의 경로로는 논리 값이 고정된 신호가 전달되는 단계를 더 포함하는 것을 특징으로 할 수 있다.
종래에는 어드레스 핀으로 입력되는 뱅크 어드레스를 이용하여 노멀 셀 또는 리던던시 셀의 테스트 여부를 결정했다. 하지만 본 발명은 병렬 테스트시에는 제1신호를 사용하여 노멀 워드라인 또는 리던던시 워드라인으로의 접근 여부를 결정하기 때문에, 테스트시 뱅크 어드레스를 필요로 하지 않는다. 따라서 뱅크 어드레스를 입력받기 위한 어드레스 핀 하나를 줄이더라도 병렬 테스트를 진행할 수 있게 된다.
병렬 테스트시 사용되는 핀 하나를 줄일 수 있게 된다는 것은, 하나의 테스트장비로 한번에 테스트할 수 있는 메모리장치의 갯수가 늘어난다는 것을 의미한다. 그리고 이는 메모리장치의 테스트에 필요한 시간 및 비용을 줄이게 해준다는 장점이 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도이다.
본 발명에 따른 반도체 메모리장치는, 일반적인 테스트 모드시에는 사용되지만 병렬테스트 모드시에는 논리 값이 변할 필요가 없는 제1신호(CKE)를 입력받는 제1입력 패드(301); 병렬 테스트 모드가 아닐 때 제1신호(CKE)가 전달되는 노멀 경로(320); 병렬 테스트 모드시 제1신호(CKE)가 전달되는 병렬 테스트 경로(330); 및 병렬 테스트 경로(330)로 전달된 제1신호(CKE_TPARA)의 논리값에 응답하여 액티브시 리던던시 워드라인(redundancy WL)으로의 접근 여부를 제어하는 리던던시 제어부(340)를 포함하여 구성된다.
제1입력 패드(301, 웨이퍼의 관점에서 패드, 칩으로 보면 핀)는, 제1신호(CKE)를 입력받는다. 여기서의 제1신호란 일반적인 테스트 모드시에는 사용되지만 병렬 테스트 모드시에는 논리 값이 변할 필요가 없는 신호를 말한다. 즉, 제1신호는 테스트시 필요한 신호이기 때문에, 이를 입력받기 위한 패드(핀)를 배정해야 하지만, 병렬 테스트 시에는 그 값이 일정 값으로 고정되어도 되는 신호이다.
이러한 제1신호의 예로는 클럭 인에이블 신호(CKE)가 있다. 메모리장치의 일반적인 테스트시 파워다운 모드(power down mode), 논파워다운 모드(non power down mode) 등을 테스트할 필요가 있기 때문에, 클럭 인에이블 신호(CKE)를 외부로부터 인가해 논리값을 변경하며 테스트를 진행하게 된다. 병렬 테스트 모드는 데이터의 리드/라이트 동작을 테스트하기 위한 테스트모드이다. 따라서 병렬 테스트모드시에 메모리장치는 항상 논파워다운 모드 상태로 동작해야 한다. 이는 병렬 테스트모드시에 클럭 인에이블 신호(CKE)는 항상 '하이'로 인에이블 되어 있다는 것을 의미하며, 이러한 클럭 인에이블 신호(CKE)는 상술한 제1신호의 조건을 만족시킨 다.
제1패드(301)로 입력된 제1신호는 입력회로(310)를 거친다. 이 입력회로란 각 패드마다 당연히 구비되는 버퍼(buffer) 등을 포함하는 회로이다. 도면에 예시된 바와 같이, 제1신호가 클럭 인에이블 신호(CKE)인 경우 입력회로는 클럭 인에이블 버퍼와 셋업/홀드(setup/hold) 딜레이라인, 클럭 인에이블 신호 래치회로를 구비하게 된다.
노멀 경로(320)는 병렬 테스트 모드가 아닐 때 제1신호(CKE)가 전달되는 경로를 말한다. 병렬 테스트 모드가 아닐 때는 병렬 테스트 모드 신호(TPARA)가 '로우'로 디스에이블된다. 따라서 인버터(322)로는 제1신호(CKE)가 그대로 출력되어(ICKE=CKE) 본래 제1신호(CKE)가 전달되어야 하는 경로로 전달된다. 병렬 테스트 모드시에는 병렬 테스트 모드 신호(TPARA)가 '하이'로 인에이블된다. 따라서 인버터(322)의 출력값(ICKE)은 '하이'로 고정된다. 내부로 전달되는 클럭 인에이블 신호가 '하이'로 고정된다는 것은 메모리장치가 논파워다운 모드로 동작하게 됨을 의미한다.
병렬 테스트 경로(330)는 병렬 테스트 모드시 제1신호(CKE)가 전달되는 경로를 말한다. 병렬 테스트 모드시에는 병렬 테스트 모드 신호(TPARA)가 '하이'로 인에이블된다. 따라서 인버터(332)로는 제1신호(CKE)가 그대로 출력되며(CKE_TPARA=CKE), 이는 리던던시 제어부(340)로 전달된다. 병렬 테스트 모드가 아닐 시에는 병렬 테스트 모드 신호(TPARA)가 '로우'로 디스에이블되기 때문에 인버터(332)의 출력은 '로우'로 고정된다.
리던던시 제어부(340)는 병렬 테스트 경로(330)로 전달된 제1신호(CKE_TPARA)의 논리값에 응답하여 액티브시 노멀 셀을 제어하는 노멀 워드라인에 접근할 것인지, 아니면 리던던시 셀을 제어하는 리던던시 셀을 제어하는 리던던시 워드라인에 접근할 것인지를 결정한다. 리던던시 제어부(340)에서 출력되는 TXRED 신호는 액티브시 접근할 워드라인의 종류를 결정해주기 위한 신호로서, TXRED 신호가 인에이블된 동안에 액티브 명령이 들어오면 리던던시 워드라인이 인에이블되고, TXRED 신호가 디스에이블된 동안에 액티브 명령이 들어오면 노멀 워드라인이 인에이블된다. 리던던시 제어부(340)에 관한 보다 상세한 설명은 도면과 함께 후술하기로 한다.
종래의 반도체 메모리장치의 경우 병렬 테스트시에 노멀 셀을 테스트할 것인지 리던던시 셀을 테스트할 것인지의 여부를 결정하기 위해 뱅크 어드레스(BA0)를 사용했다. 따라서 병렬 테스트시 뱅크 어드레스(BA0)를 입력받기 위한 패드(핀)를 따로 배정해야만 했다. 그러나 본 발명에서는 병렬 테스트시 노멀 셀과 리던던시 셀을 선택하게 하기 위한 신호로서 제1신호(그 예로 CKE)를 사용한다. 제1신호(CKE)는 테스트시 따로 패드를 배정해야 하는 신호이지만 병렬 테스트시에는 한가지 논리값으로 고정되어도 상관없는 신호이다. 따라서 상술한 바와 같이, 병렬 테스트시에 본래 제1신호(CKE)가 전송되어야 하는 노멀 경로(320)의 신호는 일정한 값으로 고정시키고, 제1입력 패드(301)로 입력되는 신호(CKE)를 종래의 뱅크 어드레스(BA0) 대신에 사용할 수 있다. 그리고 그 결과 병렬 테스트시에 필요한 패드의 갯수를 줄일 수 있게 된다.
도 4는 도 3의 리던던시 제어부(340)의 일실시예 도면이다.
리던던시 제어부(340)는 프리차지 동작시마다 병렬 테스트 경로(330)로 전달되는 제1신호(CKE_TPARA)를 입력받는다. 도면의 XAEB 신호는 프리차지(precharge)시에 '하이' 액티브시에 '로우'레벨을 가지는 신호이다. 프리차지시 XAEB 신호가 '하이' 레벨을 가지면 트리 스테이트(tri state) 인버터(I01)이 동작해 병렬 테스트 경로로부터 전달되는 제1신호(CKE_TPARA)가 입력된다.
그리고 액티브시에는 XAEB 신호가 '로우'레벨을 가지므로 프리차지시 입력된 제1신호(CKE_TPARA)는 트리 스테이트 인버터(I02)와 인버터(I03)에 의해 래치되어 액티브 구간 동안 일정 레벨을 유지한다. 그리고 래치된 제1신호(CKE_TPARA)는 그대로 TXRED 신호로서 출력된다.
즉, 리던던시 제어부(340)는 프리차지 동작시마다 제1신호(CKE_TPARA)를 입력받으며, 입력받은 제1신호(CKE_TPARA)는 액티브시 동일한 레벨을 유지하면서 TXRED 신호로서 출력된다.
도 5는 본 발명에 따른 반도체 메모리장치의 병렬 테스트시의 동작을 나타낸 타이밍도이다.
병렬 테스트시(TPARA='하이') 입력된 제1신호(CKE)는 리던던시 제어부(340)로 전달된다. 이 상태에서 제1신호(CKE)의 레벨이 '로우'인 동안에 액티브 명령(ACT)이 들어오면 노멀 워드라인(normal WL)이 인에이블된다. 그리고 제1신호(CKE)의 레벨이 '하이'인 동안에 액티브 명령(ACT)이 들어오면 리던던시 워드라인(redundancy WL)이 인에이블된다.
즉, 제1신호(CKE)가 종래의 병렬 테스트시 사용되던 뱅크 어드레스(BA0)를 대체함을 확인할 수 있다.
도 3,4,5를 다시 참조하여 본 발명에 따른 반도체 메모리장치의 병렬 테스트방법을 살펴본다.
본 발명에 따른 반도체 메모리장치의 병렬 테스트방법은, 일반적인 테스트시에는 사용되지만, 병렬 테스트 모드시에는 논리값이 변할 필요가 없는 제1신호(그 예로 CKE)를 입력받는 단계; 병렬 테스트 모드시에 제1신호(CKE)를 본래의 경로가 아닌 병렬 테스트 경로(330)로 전달하는 단계; 및 병렬 테스트 경로(330)로 전달된 제1신호(CKE_TPARA)에 응답하여 액티브시 리던던시 워드라인으로 접근할 것인지 노멀 워드라인으로 접근할 것인지를 결정하는 단계를 포함한다.
상세하게, 제1입력 패드(301)를 통해 제1신호(CKE)가 입력된다. 그리고 병렬 테스트 모드시에(TPARA='하이') 제1신호(CKE)는 본래 전달되던 경로(320)와는 다른 경로 즉 병렬 테스트 경로(330)로 전달된다. 그리고 병렬 테스트 경로(330)로부터 전달된 제1신호(CKE_TPARA)의 논리값에 따라 액티브시 리던던시 워드라인(redundancy WL) 또는 노멀 워드라인(normal WL)이 인에이블된다.
또한, 병렬 테스트시에는 제1신호(CKE)가 본래 전달되던 경로(320)의 신호(ICKE)는 일정 논리값으로 고정되기 때문에 다른 동작에는 영향을 미치지 않는다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치에서 리던던시 셀을 테스트하게 하기 위한 신호를 생성하는 회로를 도시한 도면
도 2는 TXRED 신호의 논리 레벨에 따라 노멀 워드라인 또는 리던던시 워드라인이 인에이블되는 것을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도.
도 4는 도 3의 리던던시 제어부(340)의 일실시예 도면.
도 5는 본 발명에 따른 반도체 메모리장치의 병렬 테스트시의 동작을 나타낸 타이밍도.

Claims (8)

  1. 일반적인 테스트시에 사용되지만, 병렬 테스트 모드시에는 논리 값이 변할 필요가 없는 제1신호를 입력받는 제1입력 패드;
    병렬 테스트 모드가 아닐때 상기 제1신호가 전달되는 노멀 경로;
    병렬 테스트 모드시 상기 제1신호가 전달되는 병렬 테스트 경로; 및
    상기 병렬 테스트 경로로 전달된 상기 제1신호의 논리값에 응답하여 액티브시 리던던시 워드라인으로의 접근 여부를 결정하는 리던던시 제어부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 제1신호는 클럭 인에이블 신호이며,
    상기 제1입력 패드는 클럭 인에이블 신호 입력 패드인 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서,
    상기 제1신호가 상기 노멀 경로로 전달되는지 또는 상기 병렬 테스트 경로로 전달되는지 여부는 병렬 테스트 모드시 인에이블되는 병렬 테스트 모드 신호에 의 해 결정되며,
    상기 병렬 테스트 모드 신호가 인에이블되면 노멀 경로의 신호는 일정한 논리값으로 고정되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 병렬 테스트 모드 신호가 디스에이블되면 상기 병렬 테스트 경로의 신호는 일정한 논리값으로 고정되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1항에 있어서,
    상기 리던던시 제어부는,
    프리차지 동작시마다 상기 병렬 테스트 경로로 전달되는 상기 제1신호를 입력받으며, 입력받은 상기 제1신호의 논리값에 응답하여 리던던시 워드라인에 접근하게 하는 신호를 인에이블 또는 디스에이블 하는 것을 특징으로 하는 반도체 메모리장치.
  6. 일반적인 테스트시에는 사용되지만, 병렬 테스트 모드시에는 논리값이 변할 필요가 없는 제1신호를 입력받는 단계;
    병렬 테스트 모드시에 상기 제1신호를 본래의 경로가 아닌 병렬 테스트 경로로 전달하는 단계; 및
    상기 병렬 테스트 경로로 전달된 상기 제1신호에 응답하여 액티브시 리던던시 워드라인으로 접근할 것인지 노멀 워드라인으로 접근할 것인지를 결정하는 단계
    를 포함하는 반도체 메모리장치의 병렬 테스트방법.
  7. 제 6항에 있어서,
    상기 병렬 테스트방법은,
    병렬 테스트 모드시에 상기 제1신호가 전달되는 본래의 경로로는 논리값이 고정된 신호가 전달되는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 병렬 테스트방법.
  8. 제 6항에 있어서,
    상기 제1신호는,
    클럭 인에이블 신호인 것을 특징으로 하는 반도체 메모리장치의 병렬 테스트방법.
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KR0145222B1 (ko) * 1995-05-20 1998-08-17 김광호 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법
KR20030052399A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체 메모리 소자의 병렬 테스트회로

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