CN116844621B

CN116844621B - 一种控制方法、半导体存储器和电子设备

Info

Publication number: CN116844621B
Application number: CN202210307306.6A
Authority: CN
Inventors: 严允柱; 王琳; 张志强; 龚园媛
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Filing date: 2022-03-25
Publication date: 2024-06-07
Anticipated expiration: 2042-03-25

Abstract

本公开实施例提供了一种控制方法、半导体存储器和电子设备，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

Description

一种控制方法、半导体存储器和电子设备

技术领域

本公开涉及半导体存储器技术领域，尤其涉及一种控制方法、半导体存储器和电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，至少存在数据引脚和数据掩码引脚。其中，数据引脚具有数据写入和数据读出的双重功能，数据掩码引脚用于接收写数据的输入掩码信号，用于在写操作期间屏蔽不需要的输入数据，仅支持数据写入功能。在第5版内存标准(或称为DDR5)中，一些测试模式需要对数据掩码引脚或者数据引脚的阻抗进行测试。

发明内容

本公开提供了一种控制方法、半导体存储器和电子设备，明确了预设测试模式中对数据掩码引脚的阻抗控制策略，在预设测试模式下能够测试数据掩码引脚的阻抗，避免电路处理错误。

第一方面，本公开实施例提供了一种控制方法，应用于半导体存储器，半导体存储器包括数据掩码引脚、且数据掩码引脚用于接收写数据的输入掩码信号，方法包括：

在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；

其中，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。

第二方面，本公开实施例提供了一种半导体存储器，半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且第一驱动电路分别与第一模式寄存器、第三模式寄存器和数据掩码引脚连接；其中，

数据掩码引脚，配置为接收写数据的输入掩码信号；

第一驱动电路，配置为在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；

第三方面，本公开实施例提供了一种电子设备，该电子设备包括如第二方面的半导体存储器。

附图说明

图1为本公开实施例提供的一种控制方法的流程示意图；

图2为本公开实施例提供的另一种控制方法的流程示意图；

图3为本公开实施例提供的一种半导体存储器的结构示意图；

图4为本公开实施例提供的另一种半导体存储器的结构示意图；

图5为本公开实施例提供的第一译码模块的结构示意图；

图6为本公开实施例提供的第一驱动电路的结构示意图；

图7为本公开实施例提供的第一驱动电路的详细结构示意图一；

图8为本公开实施例提供的第一驱动电路的详细结构示意图二；

图9为本公开实施例提供的第二驱动电路的结构示意图；

图10为本公开实施例提供的第二驱动电路的详细结构示意图一；

图11为本公开实施例提供的第二驱动电路的详细结构示意图二；

图12为本公开实施例提供的一种电子设备的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：

动态随机存取存储器(Dynamic Random Access Memory，DRAM)

同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)

双倍数据速率内存(Double Data Rate SDRAM，DDR)

第5代DDR标准(DDR5 Specification，DDR5 SPEC)

数据引脚(DQ Pin,DQ)

数据掩码引脚(Data Mask Pin，DM)

封装后输出驱动测试模式(Package Output Driver Test Mode，PODTM)

模式寄存器(Mode Register，MR)

操作码(Operand，OP)

DDR5 SPEC规定了一个新的测试模式，称为PODTM，用于在芯片封装后，通过主机使能一个数据引脚DQ或数据掩码引脚DM的输出驱动电路(Output Driver)，同时其他数据引脚DQ或数据掩码引脚DM处于终结状态，从而测试所使能的数据引脚DQ或数据掩码引脚DM在输出驱动状态的上拉阻抗是否符合预期。然而，由于原本并未定义数据掩码引脚DM的输出驱动状态，导致PODTM模式无法适配数据掩码引脚DM，容易引发电路处理错误。

基于此，本公开实施例提供了一种控制方法，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，提供一种控制方法，该方法可以包括：在半导体存储器处于预设测试模式时，若数据掩码引脚被选中为测试对象，则通过第一模式寄存器控制数据掩码引脚的阻抗为第一阻抗参数；或者，若数据掩码引脚并非为测试对象，则通过第二模式寄存器控制数据掩码引脚的阻抗为第二阻抗参数。

需要说明的是，本公开实施例提供的控制方法应用于半导体存储器。半导体存储器包括数据掩码引脚DM和至少一个数据引脚DQ。其中，数据引脚DQ用于接收或输出数据，兼具写(Write)功能或者读(Read)功能，存在终结状态和输出驱动状态；数据掩码引脚DM用于接收写数据的输入掩码信号，仅具有Write功能，存在终结状态。

在本公开实施例中，预设测试模式是指DDR5中引入的PODTM模式，PODTM模式用于在封装后测试数据掩码引脚或者至少一个数据引脚的阻抗。更具体地，PODTM模式允许主机测试数据掩码引脚DM或者数据引脚DQ的上拉阻抗。

在数据掩码引脚DM被选中作为PODTM模式中的测试对象时，允许第一模式寄存器控制数据掩码引脚DM的阻抗为第一阻抗参数。在这里，由于第一模式寄存器用于指示数据引脚DQ在输出驱动状态的上拉(Pull-up)阻抗，所以使得主机能够测试数据掩码引脚DM与输出驱动相关的上拉阻抗，而无需定义数据掩码引脚DM的输出驱动状态。

在数据掩码引脚DM并非为PODTM中的测试对象时，允许第二模式寄存器控制数据掩码引脚DM的阻抗为第二阻抗参数。在这里，由于第二模式寄存器用于指示在终结状态的阻抗，能够避免数据掩码引脚DM对被选中的测试对象的测试结果造成影响。

这样，在半导体存储器处于预设测试模式时，允许第一模式寄存器和第二模式寄存器直接定义数据掩码引脚DM的阻抗，对数据掩码引脚DM来说无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚DM适配，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

在一些实施例中，该方法还包括：在半导体存储器处于预设测试模式时，若数据引脚被选中为测试对象，则通过第一模式寄存器控制数据引脚的阻抗为第一阻抗参数；或者，若数据引脚并非为测试对象，则通过第二模式寄存器控制数据引脚的阻抗为第二阻抗参数。

这样，在数据引脚DQ被选中作为PODTM模式中的测试对象时，通过第一模式寄存器控制数据引脚DQ的上拉输出驱动阻抗，从而获得该数据引脚DQ的测试结果；在数据引脚DQ并非作为PODTM模式中的测试对象时，通过第二模式寄存器控制数据引脚DQ处于终结状态，避免该数据引脚DQ对被选中的测试对象的测试结果造成影响。

在一些实施例中，通过第三模式寄存器，确定半导体存储器进入预设测试模式且选中测试对象；或者，通过第三模式寄存器，确定半导体存储器并非进入预设测试模式。

应理解，每个模式寄存器都各自具有多个操作码位，以提供相应的控制功能。在本公开实施例中，将第一模式寄存器中与本公开实施例相关的操作码称为第一操作码，将第二模式寄存器中与本公开实施例相关的操作码称为第二操作码，将第三模式寄存器中与本公开实施例相关的操作码称为第三操作码。

也就是说，在本公开实施例中，通过第三模式寄存器中的第三操作码，确定半导体存储器是否进入PODTM模式，并在进入PODTM模式的情况下从数据掩码引脚DM和至少一个数据引脚DQ中选择测试对象；然后，通过第一模式寄存器中的第一操作码，控制被选中的测试对象的阻抗为第一阻抗参数(本质为上拉输出驱动阻抗)，通过第二模式寄存器中的第二操作码，控制未选中的引脚的阻抗为第二阻抗参数(本质为终结阻抗)，从而获得测试对象的阻抗测试结果。对数据掩码引脚DM来说无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚DM适配，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

在一些实施例中，第一模式寄存器的标准编号为5，第一操作码是指第一模式寄存器中存储的第2位～第1位操作码，表示为MR5 OP[2:1]；第二模式寄存器的标准编号为34，第二操作码是指第二模式寄存器中存储的第2位～第0位操作码，表示为MR34 OP[2:0]；第三模式寄存器的标准编号为61，第三操作码是指第三模式寄存器中存储的第4位～第0位操作码，表示为MR61 OP[4:0]。在这里，标准编号是指DDR5中的模式寄存器编号。

以下结合表1～表3分别对第三操作码MR61 OP[4:0]、第一操作码MR5 OP[2:1]和第二操作码MR34 OP[2:0]进行具体说明。

如表1所示，MR61 OP[4:0]用于确定是否进入PODTM(Package Output DriverTest Mode)模式，并确定被选中的引脚。应理解，对于不同位的半导体存储器而言，数据掩码引脚DM和数据引脚DQ的数量是不同的。对于4位(X4)存储器，存在1个低位数据掩码引脚(表示为DML)和4个低位数据引脚DQ(分别称为DQL0～DQL3)；对于8位(X8)存储器而言，存在1个低位数据掩码引脚(表示为DML)和8个低位数据引脚DQ(分别称为DQL0～DQL7)；对于16位(X16)存储器而言，存在1个低位数据掩码引脚(表示为DML)、1个高位数据掩码引脚(表示为DMU)、8个低位数据引脚DQ(分别称为DQL0～DQL8)和8个高位数据引脚DQ(分别称为DQU0～DQU8)。

如果MR61 OP[4:0]＝00000_B，说明半导体存储器并非处于PODTM模式；如果MR61OP[4:0]的取值为表1中除00000_B之外的其他组合形式，说明半导体存储器处于PODTM模式。具体地，如果MR61 OP[4:0]＝00001_B，说明测试对象为低位数据掩码引脚DML，如果MR61 OP[4:0]＝00010_B，说明测试对象为高位数据掩码引脚DMU(仅对16位存储器有效)。如果MR61OP[4:0]＝10000_B，说明测试对象为第0位数据引脚DQL0，其他可参照理解，不一一进行解释。

表1

如表2所示，MR5 OP[2:1]用于确定数据引脚DQ的上拉输出驱动阻抗(Pull-upOutput Driver Impedance)，所以在PODTM模式中通过MR5 OP[2:1]控制被选中的引脚的阻抗为第一阻抗参数。

如果MR5 OP[2:1]＝00_B，说明上拉输入驱动阻抗应当为RZQ/7，即34欧姆；如果MR5OP[2:1]＝01_B，说明上拉输入驱动阻抗应当为RZQ/6，即40欧姆；如果MR5 OP[2:1]＝10_B，说明上拉输入驱动阻抗应当为RZQ/5，即48欧姆。在这里，RZQ为标准阻值240欧姆。

表2

如表3所示，MR34 OP[2:0]用于确定数据引脚DQ或数据掩码引脚DM的终结阻抗(RTT_PARK)，所以在PODTM模式中通过MR34 OP[2:0]控制未选中的引脚的阻抗为第二阻抗参数。

如果MR5 OP[2:0]＝001_B，说明终结阻抗为RZQ，即240欧姆；如果MR5 OP[2:0]＝010B，说明终结阻抗为RZQ/2，即120欧姆，其他可参照理解，不一一进行解释。

表3

另外，表1～表3中未经解释的部分皆可参照DDR5 SPEC进行理解。

从以上可以看出，在DRAM处于PODTM模式时，允许主机(Host)单独开启DRAM中单个引脚的输出驱动电路，同时控制其他引脚处于终结状态，从而对封装后的DRAM进行特性测试。为了开启PODTM模式，主机通过设置MR61:OP[4:0]来选择数据掩码引脚DM或数据引脚DQ成为目标测试对象，主机还通过设置MR5 OP[2:1]＝00_B控制目标测试对象的输出驱动电路的上拉阻抗值为34欧姆，同时DRAM中其余的数据掩码引脚DM或者数据引脚DQ的阻抗状态由MR34 OP[2:0]来定义为RTT_PARK。请注意，数据掩码引脚DM是否使能由MR5 OP[5]定义。另外，若数据掩码引脚DM被选择作为PODTM模式中的目标测试对象，则DRAM应当根据MR5 OP[2:1]设置数据掩码引脚DM的阻抗。

在一些实施例中，在确定半导体存储器进入预设测试模式的情况下，该方法还包括：

获取第一模式寄存器中的第一操作码、第二模式寄存器中的第二操作码以及第三模式寄存器中的第三操作码；

对第三操作码进行译码处理，得到第一测试标志信号和至少一个第二测试标志信号；其中，第一测试标志信号指示数据掩码引脚是否为测试对象，一个第二测试标志信号指示一个数据引脚是否为测试对象；

根据第一测试标志信号，选择第一操作码和第二操作码的其中之一控制数据掩码引脚的阻抗。

需要说明的是，第一测试标志信号是针对数据掩码引脚DM引入的内部标志信号，以指示数据掩码引脚DM是否为PODTM模式中的测试对象；第二测试标志信号是针对数据引脚DQ引入的内部标志信号，以指示数据引脚DQ是否为PODTM模式中的测试对象。第一测试标志信号和第二测试标志信号均是根据MR61 OP[4:0]译码得到，具体参见前述的表1。

为了实现以上机制，以下示例性的提供具体的信号处理方法。

在一些实施例中，对于数据掩码引脚DM，该方法还包括：

确定第一非测试态控制信号和第二阻抗控制信号；

在半导体存储器处于预设测试模式时，根据第一测试标志信号，基于第一操作码和第二操作码的其中之一确定第一阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，基于第一非测试态控制信号确定第一阻抗控制信号；

根据半导体存储器的工作状态，选择第一阻抗控制信号和第二阻抗控制之一控制数据掩码引脚的阻抗。

需要说明的是，虽然数据掩码引脚DM和数据引脚DQ的功能有所区别，但是为了便于工业制造，数据掩码引脚DM和数据引脚DQ均采用相似的信号控制原理和电路结构。具体地，每个引脚均可视为具有读相关属性和写相关属性，每个引脚最终的阻抗是由读相关属性对应的信号和写相关属性对应的信号两者中的有效信号进行控制，以使得每个引脚在不同的工作场景下分别支持读功能(Read功能)和写功能(Write功能)(虽然数据掩码引脚DM的读功能并不启用)。

在一种情况下，第一非测试态控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗，第二阻抗控制信号用于指示数据引脚在输出驱动状态的阻抗。在这里，数据掩码引脚在除预设测试状态之外的阻抗可以包括正常写入时的阻抗和非读非写时的阻抗，均属于写相关属性。

此时，第一非测试态控制信号可以理解为写相关属性对应的信号，第二阻抗控制信号可以理解为读相关属性对应的信号。这样，在PODTM模式中，根据第一操作码或者第二操作码之一确定PODTM模式对应的第一阻抗控制信号；或者在非PODTM模式中，根据第一非测试态控制信号确定写相关属性对应的第一阻抗控制信号，然后，根据半导体存储器的工作状态，利用PODTM模式或写相关属性对应的第一阻抗控制信号或者读相关属性对应的第二阻抗控制信号控制数据掩码引脚的阻抗，第一校准信号用于标准阻值的校准，请参见后续说明。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，实现PODTM模式的阻抗控制。

具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态或者预设测试模式时，利用第一阻抗控制信号控制数据掩码引脚的阻抗；(2)在半导体存储器处于读状态时，利用第二阻抗控制信号控制数据掩码引脚的阻抗。

在另一种情况下，第一非测试态控制信号用于指示数据引脚在输出驱动状态的阻抗，第二阻抗控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗。

此时，第一非测试态控制信号可以理解为读相关属性对应的信号，第二阻抗控制信号可以理解为写相关属性对应的信号。这样，在PODTM模式中，根据第一操作码或者第二操作码之一确定PODTM模式对应的第一阻抗控制信号；或者在非PODTM模式中，根据第一非测试态控制信号确定读相关属性对应的第一阻抗控制信号；然后，根据半导体存储器的工作状态，利用PODTM模式或读相关属性对应的第一阻抗控制信号或者写相关属性对应的第二阻抗控制信号控制数据掩码引脚的阻抗。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到读属性相关的信号控制策略中，实现PODTM模式的阻抗控制。

具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态时，利用第二阻抗控制信号控制数据掩码引脚的阻抗；(2)在半导体存储器处于读状态或者预设测试模式时，利用第一阻抗控制信号控制数据掩码引脚的阻抗。

类似地，以下示例性的提供数据引脚DQ的具体信号控制方式。

在一些实施例中，对于数据引脚DQ，该方法还包括：

确定第三非测试态控制信号、第四阻抗控制信号和第五阻抗控制信号；

在半导体存储器处于预设测试模式时，根据第二测试标志信号，基于第一操作码和第二操作码的其中之一确定第三阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，基于第三非测试态控制信号确定第三阻抗控制信号；

根据半导体存储器的工作状态，选择第三阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗，或者，选择第四阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗。

因此，在一种情况下，第三非测试态控制信号用于指示对应的数据引脚在终结状态的阻抗，第四阻抗控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗。这样，通过将数据引脚在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，实现PODTM模式的阻抗控制。

具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态或者预设测试模式时，利用第三阻抗控制信号和第五阻抗信号控制数据引脚的阻抗；(2)在半导体存储器处于读状态时，利用第四阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗。

在另一种情况下，在第三非测试态控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗，第四阻抗控制信号用于指示对应的数据引脚在终结状态的阻抗。这样，通过将数据引脚在PODTM模式中的信号控制策略合并到读属性相关的信号控制策略中，实现PODTM模式的阻抗控制。

具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态时，利用第四阻抗控制信号和第五阻抗信号控制数据引脚的阻抗；(2)在半导体存储器处于读状态或者预设测试模式时，利用第三阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗。

应理解，Write功能仅涉及对上拉阻抗(作为终结阻抗)进行控制，Read功能同时涉及对上拉阻抗和下拉阻抗进行控制。由于数据掩码引脚DM仅启用Write功能而不启用Read功能，所以数据掩码引脚DM仅涉及上拉阻抗的控制信号，其下拉阻抗的控制信号会设置为固定电平信号，以关闭下拉阻抗的功能。另外，由于数据引脚DQ同时支持Write功能和Read功能，所以数据引脚DQ会涉及上拉阻抗的控制信号和下拉阻抗的控制信号。

所以，对于数据掩码引脚DM来说，其读相关属性仅涉及一种信号(第一非测试态控制信号或者第二阻抗控制信号)，用于实现对上拉阻抗的控制；对于数据引脚DQ来说，其读相关属性涉及两种信号(第三非测试态控制信号+第五阻抗控制信号，或者，第四阻抗控制信号+第五阻抗控制信号)，分别实现对上拉阻抗和下拉阻抗的控制。

本公开实施例提供了一种控制方法，在半导体存储器处于预设测试模式时，允许与数据引脚DQ相关的第一模式寄存器和第二模式寄存器直接定义数据掩码引脚DM的阻抗，对数据掩码引脚DM来说无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚DM适配，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

进一步地，对于前述的控制方法，在进入预设测试模式后，数据掩码引脚的阻抗状态是由内部标志信号(第一测试标志信号)确定的。然而，DDR5中已经规定了用于指示数据掩码引脚是否使能的使能控制信号，即使能控制信号也能够控制数据掩码引脚的阻抗状态，这会导致数据掩码引脚的控制策略出现混乱，进而导致电路处理错误。应理解，由于数据引脚在正常工作模式下始终处于使能状态，不涉及使能与否的控制，所以不存在类似的问题。

基于此，在本公开的另一实施例中，参见图1，其示出了本公开实施例提供的一种控制方法的流程示意图。如图1所示，该方法包括：

S101：在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值。

需要说明的是，本公开实施例提供的控制方法应用于前述的半导体存储器，半导体存储器包括数据掩码引脚DM，且数据掩码引脚DM用于接收写数据的输入掩码信号，预设测试模式是指PODTM模式。

需要说明的是，第四操作码用于指示是否使能数据掩码引脚DM，第三操作码用于指示数据掩码引脚DM是否为预设测试模式中的测试对象。

另外，第一模式寄存器表示为MR5，第三模式寄存器表示为MR61，第三操作码表示为MR61 OP[4:0]，具体请参见前述说明。另外，第四操作码是指第一模式寄存器中存储的第5位操作码，表示为MR5 OP[5]。

这样，由于第三操作码和第四操作码均能够对数据掩码引脚DM的阻抗状态产生影响，为了避免电路处理错误，提供了以下阻抗控制策略：如果第四操作码处于第一状态，则结合第三操作码的状态确定数据掩码引脚DM的阻抗，如果第四操作码处于第二状态，则直接确定数据掩码引脚DM的阻抗。这样，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

在一些实施例中，第一状态指示使能数据掩码引脚。第一值包括第一阻抗参数和第二阻抗参数，所述根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值，包括：

若第三操作码处于第三状态，则通过第一模式寄存器中的第一操作码控制数据掩码引脚的阻抗为第一阻抗参数；第三状态指示数据掩码引脚为预设测试模式中的测试对象；或者，若第三操作码处于第四状态，则通过第二模式寄存器中的第二操作码控制数据掩码引脚的阻抗为第二阻抗参数；第四状态指示数据掩码引脚并非为预设测试模式中的测试对象。

需要说明的是，半导体存储器还包括至少一个数据引脚，数据引脚用于接收或输出数据，第一操作码用于指示至少一个数据引脚在输出驱动状态时的阻抗为第一阻抗参数，第二操作码用于指示至少一个数据引脚在终结状态时的阻抗为第二阻抗参数，具体参见前述说明。

在这里，第一操作码表示为MR5 OP[2:1]，第二操作码表示为MR34 OP[2:0]，具体参见前述内容。另外，在DDR5 SPEC中，在MR5 OP[5]＝1_B的情况下，确定第四操作码处于第一状态，即使能数据掩码引脚。

这样，在数据掩码引脚DM被选中作为PODTM模式中的测试对象时，允许第一操作码控制数据掩码引脚DM的阻抗为第一阻抗参数。在这里，由于第一操作码用于指示数据引脚DQ在输出驱动状态的上拉(Pull-up)阻抗，所以使得主机能够测试数据掩码引脚DM与输出驱动相关的上拉阻抗，而无需定义数据掩码引脚DM的输出驱动状态。在数据掩码引脚DM并非为PODTM中的测试对象时，允许第二操作码控制数据掩码引脚DM的阻抗为第二阻抗参数。在这里，由于第二操作码用于指示在终结状态的阻抗，能够避免数据掩码引脚DM对被选中的测试对象的测试结果造成影响。

在一些实施例中，第二值是指高阻抗状态Hi-Z。第二状态指示不使能数据掩码引脚。

如图2所示，所述控制数据掩码引脚的阻抗为第二值，包括：

通过第一固定电平信号控制数据掩码引脚处于高阻抗状态Hi-Z。

需要说明的是，在DDR5 SPEC中，在MR5 OP[5]＝0_B的情况下，确定第四操作码处于第二状态，即不使能数据掩码引脚，此时数据掩码引脚DM处于高阻抗状态Hi-Z。

在一些实施中，该方法还包括：

S201：获取第一模式寄存器存储的第一操作码和第四操作码、第二模式寄存器存储的第二操作码以及第三模式寄存器存储的第三操作码。

S202：对第三操作码和第四操作码分别进行译码，得到第一测试标志信号和使能控制信号。

S203：在半导体存储器处于预设测试模式时，在使能控制信号处于第一电平状态的情况下，根据第一测试标志信号的电平状态，选择第一操作码或者第二操作码控制数据掩码引脚的阻抗；或者，在使能控制信号处于第二电平状态的情况下，通过第一固定电平信号控制数据掩码引脚处于高阻抗状态。

在这里，在第四操作码处于第一状态时，使能控制信号处于第一电平状态；在第四操作码处于第二状态时，使能控制信号处于第二电平状态；在第三操作码处于第三状态时，第一测试标志信号处于第一电平状态；在第三操作码处于第四状态时，第一测试标志信号处于第二电平状态。

在后续说明中，第一电平状态可以为逻辑“1”，第二电平状态可以为逻辑“0”，但这并不构成相关限制。在电路逻辑进行适应性调整的情况下，第一电平状态可以为逻辑“0”，第二电平状态可以为逻辑“1”。同时，第一固定电平状态的具体取值也需要根据电路逻辑适应性确定。

结合表4对预设测试模式中的信号控制策略进行具体说明。在表4中，第一测试标志信号用PODTM_EN表示，使能控制信号用DM_enable表示，测试使能信号PODTM_EN＝1表示半导体存储器进入PODTM模式，X是指逻辑“0”或者逻辑“1”均可。

表4

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如表4所示，在进入PODTM模式(PODTM_EN＝1)后，分为以下几种情况：

(1)对于数据掩码引脚DM来说，如果使能控制信号DM_enable为逻辑“0”，无论第一测试标志信号PODTM_DM_EN处于何种状态，数据掩码引脚DM处于高阻抗状态Hi-Z；对于数据引脚DQ来说，被选中作为测试对象的数据引脚DQ的阻抗为第一阻抗参数，具体由第一操作码MR5 OP[2:1]进行控制，未被作为测试对象的数据引脚DQ的阻抗为第二阻抗参数，具体由第二操作码MR34 OP[2:0]进行控制。

(2)对于数据掩码引脚DM来说，如果使能控制信号DM_enable为逻辑“1”且第一测试标志信号PODTM_DM_EN为逻辑“0”，说明数据掩码引脚DM并非为测试对象，其阻抗为第二阻抗参数RTT_PARK，具体由第二操作码MR34 OP[2:0]进行控制；对于数据引脚DQ来说，被选中作为测试对象的数据引脚DQ的阻抗为第一阻抗参数，具体由第一操作码MR5 OP[2:1]进行控制，未被作为测试对象的数据引脚DQ的阻抗为第二阻抗参数，具体由第二操作码MR34OP[2:0]进行控制。

(3)对于数据掩码引脚DM来说，如果使能控制信号DM_enable为逻辑1且第一测试标志信号PODTM_DM_EN为逻辑1，说明数据掩码引脚DM为测试对象，其阻抗为第一阻抗参数RONpu，具体由第一操作码MR5 OP[2:1]进行控制；对于数据引脚DQ来说，所有的数据引脚DQ均并非为测试对象，因此数据引脚DQ的阻抗均为第二阻抗参数RTT PARK，具体由第二操作码MR34 OP[2:0]进行控制。

这样，本公开实施例提供了PODTM模式中数据掩码引脚DM的阻抗控制策略，能够在PODTM模式中对数据掩码引脚DM的阻抗进行测试，避免出现电路错误。

为了实现以上阻抗控制策略，以下示例性的提供具体的信号处理方法。

在一些实施例中，该方法还包括：

确定第一非测试态控制信号和第二阻抗控制信号；

在半导体存储器处于预设测试模式时，根据第一测试标志信号的电平状态和使能控制信号的电平状态，基于第一固定电平信号、第一操作码和第二操作码的其中之一输出第一阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，基于第一非测试态控制信号，输出第一阻抗控制信号；

根据半导体存储器的工作状态，选择第一阻抗控制信号和第二阻抗控制信号之一控制数据掩码引脚的阻抗。

在一种情况中，第一非测试态控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗，第二阻抗控制信号用于指示数据引脚在输出驱动状态的阻抗。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，实现PODTM模式的阻抗控制。

在另一种情况中，第一非测试态控制信号用于指示数据引脚在输出驱动状态的阻抗，第二阻抗控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到读属性相关的信号控制策略中，实现PODTM模式的阻抗控制。

本公开实施例提供了一种控制方法，由于第三操作码和第四操作码均能够对数据掩码引脚产生影响，为了避免电路错误，提供了以下阻抗控制策略：如果第四操作码处于第一状态，则结合第三操作码的状态确定数据掩码引脚DM的阻抗，如果第四操作码处于第二状态，则直接确定数据掩码引脚DM的阻抗。这样，明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

本公开的又一实施例中，参见图3，其示出了本公开实施例提供的一种半导体存储器30的结构示意图。如图3所示，该半导体存储器30包括第一模式寄存器301、第三模式寄存器303、数据掩码引脚310和第一驱动电路311，且第一驱动电路311分别与第一模式寄存器301、第三模式寄存器303和数据掩码引脚310连接；其中，

数据掩码引脚310，配置为接收写数据的输入掩码信号；

第一驱动电路311，配置为在半导体存储器30处于预设测试模式时，若第一模式寄存器301中的第四操作码处于第一状态，则根据第三模式寄存器303中的第三操作码，控制数据掩码引脚310的阻抗为第一值；或者，

若第一模式寄存器301中的第四操作码处于第二状态，则控制数据掩码引脚310的阻抗为第二值。

需要说明的是，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。预设测试模式可以为PODTM模式，允许主机测试数据掩码引脚或数据引脚的上拉阻抗。

这样，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

在一些实施例中，如图4所示，半导体存储器30还包括第二模式寄存器302，且第二模式寄存器302与第一驱动电路311连接；第一值包括第一阻抗参数和第二阻抗参数，第二值是指高阻抗状态。

第一驱动电路311，具体配置为在第四操作码处于第一状态且第三操作码处于第三状态的情况下，通过第一模式寄存器301中的第一操作码控制数据掩码引脚310的阻抗为第一阻抗参数；或者，在第四操作码处于第一状态且第三操作码处于第四状态的情况下，通过第二模式寄存器302中的第二操作码控制数据掩码引脚310的阻抗为第二阻抗参数；或者，在第四操作码处于第二状态的情况下，通过第一固定电平信号控制数据掩码引脚处于高阻抗状态。

在这里，第一状态指示使能数据掩码引脚，第二状态指示不使能数据掩码引脚；第三状态指示数据掩码引脚为预设测试模式中的测试对象；第四状态指示数据掩码引脚并非为预设测试模式中的测试对象；半导体存储器还包括至少一个数据引脚320，数据引脚320用于接收或输出数据，第一操作码用于指示至少一个数据引脚320在输出驱动状态时的阻抗为第一阻抗参数，第二操作码用于指示至少一个数据引脚320在终结状态时的阻抗为第二阻抗参数。

应理解，图4中仅示出了一个数据引脚320进行示意，半导体存储器30中实际存在更多的数据引脚。本公开实施例对于数据掩码引脚310和数据引脚320的数量均不作限定。

这样，本公开实施例提供了PODTM模式中数据掩码引脚DM和数据引脚DQ的阻抗控制策略，能够在PODTM模式中对数据掩码引脚DM的阻抗进行测试，避免出现电路错误。

在一些实施例中，如图4所示，半导体存储器30还包括第一译码模块304和第二译码模块305；其中，

第一模式寄存器301，配置为存储并输出第一操作码和第四操作码；

第二模式寄存器302，配置为存储并输出第二操作码；

第三模式寄存器303，配置为存储并输出第三操作码；

第一译码模块304，配置为接收第三操作码，对第三操作码进行译码，输出第一测试标志信号；

第二译码模块305，配置为接收第四操作码，对第四操作码进行译码，输出使能控制信号；

第一驱动电路311，配置为接收使能控制信号、第一测试标志信号、第一固定电平信号、第一操作码和第二操作码；以及在半导体存储器30处于预设测试模式时，在使能控制信号处于第一电平状态的情况下，根据第一测试标志信号的电平状态，基于第一操作码或者第二操作码控制数据掩码引脚310的阻抗；或者，在使能控制信号处于第二电平状态的情况下，通过第一固定电平信号控制数据掩码引脚310处于高阻抗状态。

需要说明的是，在第四操作码处于第一状态时，使能控制信号处于第一电平状态；在第四操作码处于第二状态时，使能控制信号处于第二电平状态，在第三操作码处于第三状态时，第一测试标志信号处于第一电平状态，在第三操作码处于第四状态时，第一测试标志信号处于第二电平状态。

在一些实施例中，如图4所示，半导体存储器30还包括至少一个第二驱动电路321，且每一第二驱动电路321与第一模式寄存器301、第二模式寄存器302和一个数据引脚320连接；其中，

第二驱动电路321，配置为在半导体存储器30处于预设测试模式时，若对应的数据引脚320被选中为测试对象，则通过第一模式寄存器301中的第一操作码控制对应的数据引脚320的阻抗为第一阻抗参数；或者，若对应的数据引脚320并非为测试对象，则通过第二模式寄存器302中的第二操作码控制对应的数据引脚320的阻抗为第二阻抗参数。

在一些实施例中，第三模式寄存器303中的第三操作码还用于指示数据引脚是否为预设测试模式中的测试对象。如图4所示，第二驱动电路321还与第一译码模块304连接。相应地，

第一译码模块304，还配置为对第三操作码进行译码处理，输出至少一个第二测试标志信号；其中，一个第二测试标志信号用于指示一个数据引脚是否为测试对象；

第二驱动电路321，还配置为接收对应的第二测试标志信号、第一操作码和第二操作码；并在半导体存储器30进入预设测试模式的情况下，根据第二测试标志信号，选择第一操作码和第二操作码的其中之一控制数据引脚320的阻抗。

需要说明的是，第一测试标志信号是针对数据掩码引脚310引入的内部标志信号，以指示数据掩码引脚310是否为PODTM模式中的测试对象；第二测试标志信号是针对数据引脚320引入的内部标志信号，以指示数据引脚320是否为PODTM模式中的测试对象。第一测试标志信号和第二测试标志信号均是根据第三操作码译码得到。

从以上可以看出，在进入PODTM模式的情况下，被选中的数据掩码引脚或数据引脚的阻抗为第一阻抗参数(本质为上拉输出驱动阻抗)，未选中的数据掩码引脚或数据引脚的阻抗为第二阻抗参数(本质为终结阻抗)，从而获得被选中的测试对象的阻抗测试结果。另外，对于数据掩码引脚来说，其阻抗还取决于DDR5规定的使能控制信号，在使能控制信号有效的情况下，允许第一操作码控制数据掩码引脚的阻抗为第一阻抗参数，或者允许第二操作码控制数据掩码引脚的阻抗为第二阻抗参数；在使能控制信号无效的情况下，控制数据掩码引脚的阻抗为高阻抗状态。这样，对数据掩码引脚来说，无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚适配，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

需要说明的是，第一模式寄存器的标准编号为5，第一操作码是指第一模式寄存器中存储的第2位～第1位操作码，表示为MR5 OP[2:1]，第四操作码是指第一模式寄存器中存储的第5位操作码，表示为MR5 OP[5]；第二模式寄存器的标准编号为34，第二操作码是指第二模式寄存器中存储的第2位～第0位操作码，表示为MR34 OP[2:0]；第三模式寄存器的标准编号为61，第三操作码是指第三模式寄存器中存储的第4位～第0位操作码，表示为MR61OP[4:0]。

如图5所示，以8位(X8)的半导体存储器30为例，第一译码模块304用于接收第三操作码MR61 OP[4:0]，译码得到第一测试标志信号PODTM_DM_EN、第二测试标志信号PODTM_DQ0_EN～PODTM_DQ7_EN。在这里，第二测试标志信号PODTM_DQ0_EN～PODTM_DQ7_EN分别用于指示数据引脚DQL0～DQL7是否为PODTM中的测试对象。应理解，第一译码模块304中的逻辑电路是根据前述的表1进行设计的。

以下示例性的提供第一驱动电路311的具体结构说明。

在本公开实施例中，半导体存储器30，还配置为确定第一非测试态控制信号、第二阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]，且第一校准信号ZQ1_CODE[N-1:0]用于校准上拉阻值。

如图6所示，第一驱动电路311可以包括：

第一信号处理模块41，配置为接收第一测试标志信号PODTM_DM_EN、使能控制信号DM_enable、第一固定电平信号、第一操作码MR5 OP[2:1]、第二操作码MR34 OP[2:0]和第一非测试态控制信号；并在半导体存储器处于预设测试模式时，根据第一测试标志信号PODTM_DM_EN的电平状态和使能控制信号DM_enable的电平状态，基于第一固定电平信号、第一操作码MR5 OP[2:1]和第二操作码MR34 OP[2:0]的其中之一输出第一阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，根据第一非测试态控制信号，输出第一阻抗控制信号；

第一逻辑模块42，配置为接收第一阻抗控制信号、第二阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]；并对第一阻抗控制信号、第二阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]进行选择和逻辑组合，输出第一目标信号PU1_MAIN_CODE；

第一驱动模块43，包括多个第一阻抗单元，配置为接收第一目标信号PU1_MAIN_CODE，利用第一目标信号PU1_MAIN_CODE对多个第一阻抗单元进行控制，以控制数据掩码引脚310的阻抗。

应理解，数据掩码引脚310仅支持Write功能，不需要向外部输出数据，终结状态时，仅涉及电平上拉功能而不涉及电平下拉功能，因此第一驱动电路311中仅存在控制电平上拉功能的第一阻抗控制信号和第二阻抗控制信号，不涉及控制电平下拉功能的相关信号。另外，每个第一阻抗单元的上拉阻值均应当是标准阻值。但是，随着实际工作环境中的温度、电压等环境参数的变化，第一阻抗单元的阻值也会存在相应的变化。因此，第一校准信号ZQ1_CODE[N-1:0]用于将每个第一阻抗单元的上拉阻值校准到标准阻值。在这里，所有的第一阻抗单元均共用第一校准信号ZQ1_CODE[N-1:0]。

需要说明的是，第一阻抗控制信号和第二阻抗控制信号分别对应两种属性，即写相关属性和读相关属性。应理解，在非PODTM模式中，根据实际的工作状态，第一阻抗控制信号和第二阻抗控制信号的两者之一是有效的，其与第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE；相反地，在PODTM模式中，第二阻抗控制信号是固定无效的，由第一阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE。在这里，第一阻抗控制信号和第二阻抗控制信号中的有效信号用于开启或关闭第一阻抗单元的电平上拉功能，第一校准信号ZQ1_CODE[N-1:0]用于在开启第一阻抗单元的电平上拉功能时，将该第一阻抗单元的阻值校准至标准阻值。

在一些实施例中，如图6所示，第一信号处理模块41包括：

第三译码模块411，配置为接收第一操作码MR5 OP[2:1]，对第一操作码进行译码，输出第一译码信号RONpu_CODE[M：0]；

第四译码模块412，配置为接收第二操作码MR34 OP[2:0]，对第二操作码进行译码，输出第二译码信号RTT_CODE[M:0]；

第一选择模块413，配置为接收第一测试标志信号PODTM_DM_EN、第一译码信号RONpu_CODE[M：0]和第二译码信号RTT_CODE[M:0]；并根据第一测试标志信号PODTM_DM_EN的电平状态，选择第一译码信号RONpu_CODE[M：0]和第二译码信号RTT_CODE[M:0]的其中之一输出第一预选信号；

第二选择模块414，配置为接收使能控制信号DM_enable、第一预选信号和第一固定电平信号；根据使能控制信号DM_enable的电平状态，选择第一预选信号和第一固定电平信号的其中之一输出第一测试态控制信号；

第三选择模块415，配置为接收测试使能信号PODTM_EN、第一测试态控制信号和第一非测试态控制信号；并根据测试使能信号PODTM_EN的电平状态，选择第一测试态控制信号和第一非测试态控制信号的其中之一输出第一阻抗控制信号；其中，测试使能信号用于指示半导体存储器是否处于预设测试模式。

需要说明的是，测试使能信号PODTM_EN用于指示半导体存储器是否处于预设测试模式PODTM，其同样根据第三控制码MR61 OP[4:0]进行译码，如前述的表1，在MR61 OP[4:0]的取值为表1中除00000B之外的其他组合形式时，说明示半导体存储器处于预设测试模式PODTM，则测试使能信号PODTM_EN处于第一电平状态(例如逻辑“1”)；在MR61OP[4:0]＝00000B时，说明示半导体存储器并非处于预设测试模式PODTM，则测试使能信号PODTM_EN处于第二电平状态(例如逻辑“0”)。或者，也可以理解为，若第一测试标志信号或者第二测试标志信号中存在一个信号处于第一电平状态，则测试使能信号PODTM_EN处于第一电平状态，若第一测试标志信号和第二测试标志信号均处于第二电平状态，则测试使能信号PODTM_EN处于第二电平状态。

应理解，第三译码模块411中的逻辑电路是根据前述的表2进行设计的，即第一译码信号用于表征驱动阻抗Ron的阻值(第一阻抗参数)，第四译码模块412中的逻辑电路是根据前述的表3进行设计的，即第二译码信号用于表征终结阻抗RTT的阻值(第二阻抗参数)。另外，M为正整数，其具体取值需要依据实际工作场景进行确定。

对于图6所示的第一驱动电路311，根据第一非测试态控制信号和第二阻抗控制信号的定义不同，可以存在两种具体的实施方式。

在一种实施方式中，第一非测试态控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗，第二阻抗控制信号用于指示数据引脚在输出驱动状态的阻抗。也就是说，通过将数据掩码引脚在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。

相应的，如图7所示，第一阻抗控制信号用ODT_MUX[M:0]表示，第二阻抗控制信号用IMPpu_CODE[M：0]表示。特别地，相比于图6，图7中的第一驱动电路311还包括第一预处理模块44和第二预处理模块45，第一预处理模块44用于对第一操作码MR5 OP[2:1]进行译码得到第二阻抗控制信号IMPpu_CODE[M：0]，第二预处理模块45用于根据涉及RTT_WR的MR34[5:3]、涉及RTT_NOM_WR的MR35[2:0]、涉及RTT_NOM_RD的MR35[5:3]、涉及RTT_PARK的MR34[2:0]、涉及DQS_RTT_PARK的MR33[5:3]确定第一非测试态控制信号，以上信号的具体含义请参见DDR5 SPEC的规定，且该部分信号不影响不公开实施例的实施，因此不作赘述。另外，在后续说明中，如果半导体存储器30处于PODTM模式，则测试使能信号PODTM_EN为逻辑“1”，如果半导体存储器30并非处于PODTM模式，则测试使能信号PODTM_EN为逻辑“0”；若数据掩码引脚310为PODTM模式的测试对象，则第一测试标志信号PODTM_DM_EN为逻辑“1”，若数据掩码引脚310并非为PODTM模式的测试对象，则第一测试标志信号PODTM_DM_EN为逻辑“0”；如果使能数据掩码引脚310，则使能控制信号DM_enable为逻辑“1”，如果不使能数据掩码引脚310，则使能控制信号DM_enable为逻辑“0”；第一固定电平信号用VDD表示，且第一固定电平信号VDD指示关闭所有第一阻抗单元的电平上拉功能。应理解，第一固定电平信号的具体取值取决于电路的逻辑原理，可以根据相应的电路逻辑进行调整。

以下分为四种工作场景对图7的工作原理进行说明。

工作场景一：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“1”，第一选择模块413将第一译码信号RONpu_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]是固定无效的，所以第一逻辑模块42实际上会将第一阻抗控制信号ODT_MUX[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第一阻抗参数。在这里，第二阻抗控制信号IMPpu_CODE[M:0]的无效可以通过至少两种方式实现：在第一预处理模块44中增加相应的信号阻断逻辑，或者第一逻辑模块42中增加相应的信号阻断逻辑。

从以上可以看出，对于工作场景一，数据掩码引脚310的阻抗实际上是由第一操作码MR5 OP[2:1]控制的，具体为第一阻抗参数。

工作场景二：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310并非为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“0”，第一选择模块413将第二译码信号RTT_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]是固定无效的，所以第一逻辑模块42实际上将第一阻抗控制信号ODT_MUX[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第二阻抗参数。

从以上可以看出，对于工作场景二，数据掩码引脚310的阻抗实际上是由第二操作码MR34 OP[2:0]控制的，具体为第二阻抗参数。

工作场景三：使能控制信号DM_enable指示不使能数据掩码引脚310，且半导体存储器30进入PODTM模式。此时，由于使能控制信号DM_enable为逻辑“0”，第二选择模块414将第一固定电平信号VDD进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]是固定无效的，所以第一逻辑模块42实际上将第一阻抗控制信号ODT_MUX[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE。由于第一固定电平信号VDD指示关闭所有第一阻抗单元的电平上拉功能，所以第一目标信号PU1_MAIN_CODE会控制第一驱动模块43处于断开状态，因此数据掩码引脚310处于高阻态Hi-Z。

从以上可以看出，对于工作场景三，数据掩码引脚310的阻抗实际上是由第一固定电平信号VDD控制的，具体为高阻抗状态Hi-Z。

工作场景四：半导体存储器30未进入PODTM模式。此时，由于测试使能信号PODTM_EN为逻辑“0”，第三选择模块415将第二预处理模块45确定的第一非测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。由于数据掩码引脚310仅支持Write功能，非PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]无效且第一阻抗控制信号ODT_MUX[M:0]有效，所以第一逻辑模块42将第一阻抗控制信号ODT_MUX[M:0]与第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗。

从以上可以看出，对于工作场景四，数据掩码引脚310的阻抗实际上是由第二预处理模块45控制的，具体取决于实际需求。

在另一种实施方式中，第一非测试态控制信号用于指示数据引脚在输出驱动状态的阻抗，第二阻抗控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗。也就是说，通过将数据掩码引脚在PODTM模式中的信号控制策略合并到读相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。

相应的，如图8所示，第一阻抗控制信号用IMPpu_CODE[M：0]表示，第二阻抗控制信号用ODT_CTRL[M:0]表示。特别地，相比于图6，图8中的半导体存储器30也包括第一预处理模块44和第二预处理模块45。

类似地，以下分为四种工作场景对图8的工作原理进行说明。

工作场景一：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“1”，第一选择模块413将第一译码信号RONpu_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信号ODT_CTRL[M:0]是固定无效的，所以第一逻辑模块42实际上会将第一阻抗控制信号IMPpu_CODE[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第一阻抗参数。

这样，对于工作场景一，数据掩码引脚310的阻抗仍然是由第一操作码MR5 OP[2:1]控制的，具体为第一阻抗参数。

工作场景二：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310并非为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“0”，第一选择模块413将第二译码信号RTT_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信号ODT_CTRL是固定无效的，所以第一逻辑模块42实际上会将第一阻抗控制信号IMPpu_CODE[M：0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第二阻抗参数。

这样，对于工作场景二，数据掩码引脚310的阻抗仍然是由第二操作码MR34 OP[2:0]控制的，具体为第二阻抗参数。

工作场景三：使能控制信号DM_enable指示不使能数据掩码引脚310，且半导体存储器30进入PODTM模式。此时，由于使能控制信号DM_enable为逻辑“0”，第二选择模块414将第一固定电平信号VDD进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信号ODT_CTRL是固定无效的，所以第一逻辑模块42实际上将第一阻抗控制信号IMPpu_CODE[M：0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE。由于第一固定电平信号VDD指示关闭所有第一阻抗单元的电平上拉功能，所以第一目标信号PU1_MAIN_CODE会控制第一驱动模块43处于断开状态，因此数据掩码引脚310处于高阻抗状态Hi-Z。

从以上可以看出，对于工作场景三，数据掩码引脚310的阻抗仍然是由第一固定电平信号VDD控制的，具体为高阻抗状态Hi-Z。

工作场景四：半导体存储器30未进入PODTM模式。此时，由于测试使能信号PODTM_EN为逻辑“0”，第三选择模块415将第一预处理模块44确定的第一非测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]，同时第二预处理模块45输出第二阻抗控制信ODT_CTRL[M:0]。如前述，由于数据掩码引脚DM仅支持Write功能，非PODTM模式中的第一阻抗控制信号IMPpu_CODE[M:0]无效且第二阻抗控制信号ODT_CTRL[M:0]有效，所以第一逻辑模块42将第二阻抗控制信号ODT_CTRL[M:0]与第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗。

这样，对于工作场景四，数据掩码引脚310的阻抗也是由第二预处理模块45控制的，具体取决于实际需求。

还需要说明的是，在图7和图8中，信号通路上标记有“/”符号用于表示此处实际存在多条信号通路，仅画出一条进行示意。换句话说，MR34 OP[2:0]、MR5 OP[2:1]、RONpu_CODE[M：0]、RTT_CODE[M：0]、IMPpu_CODE[M：0]、ZQ1_CODE[N-1:0]、ODT_CTRL[M：0]、ODT_MUX[M：0]、PU1_MAIN_CODE中的每一信号均包含多个子信号，每个子信号均有各自的信号通路。

以下结合图7或图8对第一驱动电路311中的信号处理过程进行说明。

在一些实施例中，如图7或者图8所示，第一译码信号RONpu_CODE[M：0]、第二译码信号RTT_CODE[M:0]、第一预选信号、第一固定电平信号、第一测试态控制信号、第一非测试态控制信号和第一阻抗控制信号均包括(M+1)位子信号，表示为[M:0]，第一选择模块413包括(M+1)个第一数据选择器，第二选择模块414包括(M+1)个第二数据选择器，第三选择模块415包括(M+1)个第三数据选择器；其中，一个第一数据选择器的输入端分别接收第一译码信号RONpu_CODE[M：0]的一位子信号和第二译码信号RTT_CODE[M:0]的一位子信号，一个第一数据选择器的输出端用于输出第一预选信号的一位子信号，所有的第一数据选择器的控制端均接收第一测试标志信号PODTM_DM_EN；一个第二数据选择器的输入端接收第一预选信号的一位子信号和第一固定电平信号的一位子信号，一个第二数据选择器的输出端用于输出第一测试态控制信号的一位子信号，所有的第二数据选择器的控制端均接收使能控制信号DM_enable；一个第三数据选择器的输入端接收第一测试态控制信号的一位子信号和第一非测试态控制信号的一位子信号，一个第三数据选择器的输出端用于输出第一阻抗控制信号的一位子信号，所有的第三数据选择器的控制端均接收测试使能信号PODTM_EN；其中，M为正整数。

需要说明的是，第一测试态控制信号表示为第一测试态控制信号[M:0]，第一预选信号表示为第一预选信号[M：0]，第一固定电平信号表示为VDD[M：0]，第一非测试态控制信号表示为第一非测试态控制信号[M:0]，第一阻抗控制信号表示为第一阻抗控制信号[M:0]。这样，第1个第一数据选择器分别接收RONpu_CODE[0]、RTT_CODE[0]和PODTM_DM_EN，并根据PODTM_DM_EN选择RONpu_CODE[0]和RTT_CODE[0]的其中之一输出第一预选信号[0]；第1个第二数据选择器分别接收第一预选信号[0]、VDD[0]和DM_enable，并根据DM_enable选择第一预选信号[0]和VDD[0]的其中之一输出第一测试态控制信号[0]；第1个第三数据选择器分别接收第一测试态控制信号[0]、第一非测试态控制信号[0]和PODTM_EN，并根据PODTM_EN选择第一测试态控制信号[0]和第一非测试态控制信号[0]的其中之一输出第一阻抗控制信号[0]，其他可进行参照理解。

在一些实施例中，第二阻抗控制信号包括(M+1)位子信号，第一校准信号ZQ1_CODE[N-1:0]包括N位子信号。第一目标信号包括A组子信号，且每组子信号包括N位子信号，第一目标信号中的第1组信号表示为PU1_MAIN_CODE_1[N-1:0]，第一目标信号中的第2组信号表示为PU1_MAIN_CODE_2[N-1:0]……第一目标信号中的第A组信号表示为PU1_MAIN_CODE_A[N-1:0]。第一驱动模块53包括A个第一阻抗单元，且每个第一阻抗单元用于接收第一目标信号PU1_MAIN_CODE中的一组子信号，即第1个第一阻抗单元用于接收PU1_MAIN_CODE_1[N-1:0]，第2个第一阻抗单元用于接收PU1_MAIN_CODE_2[N-1:0]……第A个第一阻抗单元用于接收PU1_MAIN_CODE_A[N-1:0]。

如图7或者图8所示，第一逻辑模块42，具体配置为根据第一阻抗控制信号和第二阻抗控制信号，确定至少一个第一阻抗单元的电平上拉功能是否被启用；以及，在启用第a个第一阻抗单元的电平上拉功能情况下，根据第一校准信号确定第一目标信号PU1_MAIN_CODE中的第a组子信号的电平状态，以控制第a个第一阻抗单元的阻值为标准阻值；或者，在不启用第a个第一阻抗单元的电平上拉功能情况下，确定第一目标信号PU1_MAIN_CODE中的第a组子信号均处于第一电平状态(需要根据实际电路逻辑确定，并不构成相关限制)；其中，a、N、A均为整数，a小于或等于A，(M+1)小于或等于A。

应理解，对于第一逻辑模块42来说，第一阻抗控制信号和第二阻抗控制信号两者之中仅存在一个有效信号。在M+1≤A的情况下，该有效信号中的一位子信号控制一个或者多个第一阻抗单元的电平上拉功能是否被启用。另外，多个第一阻抗单元处于并联状态，且每个第一阻抗单元可以提供标准阻值RZQ。这样，如果数据掩码引脚310的上拉阻抗需要调整为RZQ/2，则开启2个第一阻抗单元的电平上拉功能，关闭其余的第一阻抗单元的电平上拉功能；如果数据掩码引脚310的上拉阻抗需要调整为RZQ/3，则启用3个第一阻抗单元的电平上拉功能，关闭其余的第一阻抗单元的电平上拉功能，其他情况请参照理解。

示例性地，在M+1＝A＝7的情况下，假设第一阻抗控制信号和第二阻抗控制信号两者之中的有效信号为IMPpu_CODE[6:0]，那么IMPpu_CODE[0]控制第1个第一阻抗单元、IMPpu_CODE[1]控制第2个第一阻抗单元……IMPpu_CODE[6]控制第7个第一阻抗单元。具体地，假设IMPpu_CODE[6:0]＝1111111，那么第一目标信号中的每组子信号(共7组)的电平值均与第一校准信号的电平值是对应相同的，以使得7个第一阻抗单元的上拉阻值均为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/7；假设IMPpu_CODE[6:0]＝1111000，那么第一目标信号中第1组子信号～第3组子信号各自的电平值均为第一电平状态，且第4组子信号～第7组子信号中每组子信号的电平值均与第一校准信号的电平值是对应相同的，以使得第1第一阻抗单元～第3个第一阻抗单元均为断开状态，且第4个第一阻抗单元～第7个第一阻抗单元的上拉阻值均为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/4。其他情况可参照理解。

示例性地，在M+1＝4，A＝7的情况下，假设第一阻抗控制信号和第二阻抗控制信号两者之中的有效信号为IMPpu_CODE[3:0]，IMPpu_CODE[0]控制第1个第一阻抗单元、IMPpu_CODE[1]控制第2个第一阻抗单元和第3个第一阻抗单元，IMPpu_CODE[2]控制第4个第一阻抗单元和第5个阻抗单元，IMPpu_CODE[3]控制第6个第一阻抗单元和第7个第一阻抗单元。具体地，假设IMPpu_CODE[3:0]＝1111，那么第一目标信号中的每组子信号的电平值均与第一校准信号的电平值是相同的，以使得7个第一阻抗单元的上拉阻值为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/7；假设IMPpu_CODE[3:0]＝1100，那么第一目标信号中第1组子信号～第3组子信号各自的电平值均为第一电平状态，且第4组子信号～第7组子信号中每组子信号的电平值均与第一校准信号的电平值是对应相同的，以使得第1个第一阻抗单元～第3个第一阻抗单元均为断开状态，且第4个第一阻抗单元～第7个第一阻抗单元的上拉阻值均为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/4。其他情况可参照理解。

也就是说，如果启用某个第一阻抗单元的电平上拉功能，则利用第一校准信号将该第一阻抗单元的上拉阻值校准到标准阻值；反之，如果不启用该第一阻抗单元的电平上拉功能，则利用处于第一电平状态的固定信号断开第一阻抗单元的相关电路。

在一些实施例中，如图7或者图8所示，每个第一阻抗单元均包括N个第一开关管(例如图7或者图8中的第一开关管431)、N个第二开关管(例如图7或者图8中的第二开关管432)和2N个第一电阻(例如图7或者图8中的第一电阻433)，第a个第一阻抗单元中第n个第一开关管的控制端与第一目标信号中的第a组子信号中的第n个子信号连接，一个第一开关管的第一端与一个第一电阻的第一端连接，一个第一开关管的第二端与电源信号连接；一个第二开关管的控制端与第二固定电平信号连接，一个第二开关管的第一端与地信号VSS连接，一个第二开关管的第二端与一个第一电阻的第一端连接，2N个第一电阻的第二端均与数据掩码引脚310连接。n小于或等于N。

应理解，由于数据掩码引脚310不支持Read功能，无需启用电平下拉功能，所以利用第二固定电平信号关闭第二开关管，其具体数值可以根据实际电路情况进行确定。

需要说明的是，在图7或者图8中，以第1个第一阻抗单元为例，第1个第一阻抗单元用于接收第一目标信号中的第一组子信号PU1_MAIN_CODE_1[N-1:0]，且PU1_MAIN_CODE_1[N-1:0]包括PU1_MAIN_CODE_1[0]、PU1_MAIN_CODE_1[1]……PU1_MAIN_CODE_1[N-1]这N个子信号，每一个子信号用于对应控制一个第一开关管的工作状态，以控制该第一阻抗单元以标准阻值执行电平上拉功能或者不执行电平上拉功能。

另外，在图7或者图8中，第1个第一阻抗单元示出了3个第一开关管(仅对一个第一开关管431进行了标号)、3个第二开关管(仅对一个第二开关管432进行了标号)和6个第一电阻(仅对一个第一电阻433进行了标号)，但实际场景中，第一开关管/第二开关管/第一电阻的数量均可以更多或者更少。

应理解，数据掩码引脚310仅支持数据写入功能，提供终结阻抗，所以不需要执行电平下拉功能。因此，所有的第二开关管的第一端均接第二固定电平信号，相当于所有的第二开关管均不导通。示例性地，第二固定电平信号可以为地信号VSS，但是其具体电平取值需要依据电路逻辑确定，本公开实施例并不构成限定。

以下示例性的提供第二驱动电路321的具体结构说明。应理解，第二驱动电路321中的某些信号和第一驱动电路311中的某些信号虽然中文名称不同，但信号的来源和波形基本相同，因此采用了相同的英文名称。

在本公开实施例中，半导体存储器30，还配置为确定第三非测试态控制信号、第四阻抗控制信号、第五阻抗控制信号、第二校准信号ZQ2_CODE[N-1:0]和第三校准信号ZQ3_CODE[N-1:0]。

如图9所示，第二驱动电路412可以包括：

第二信号处理模块51，配置为接收第二测试标志信号PODTM_DQ_EN(例如前述的PODTM_DQ0_EN、或PODTM_DQ1_EN……或PODTM_DQ7_EN)、第一操作码MR5 OP[2:1]、第二操作码MR34 OP[2:0]和第三非测试态控制信号；并在半导体存储器30处于预设测试模式时，根据第二测试标志信号PODTM_DQ_EN，基于第一操作码MR5 OP[2:1]和第二操作码MR34 OP[2:0]的其中之一输出第三阻抗控制信号；或者，在半导体存储器30并非处于预设测试模式时，基于第三非测试态控制信号输出第三阻抗控制信号；

第二逻辑模块521，配置为接收第三阻抗控制信号、第四阻抗控制信号和第二校准信号ZQ2_CODE[N-1:0]；并对第三阻抗控制信号、第四阻抗控制信号和第二校准信号ZQ2_CODE[N-1:0]进行选择和逻辑组合，输出第二目标信号PU2_MAIN_CODE；

第三逻辑模块522，配置为接收第五阻抗控制信号和第三校准信号ZQ3_CODE[N-1:0]；并对第五阻抗控制信号和第三校准信号ZQ3_CODE[N-1:0]进行逻辑组合处理，输出第三目标信号PD_MAIN_CODE；

第二驱动模块53，包括多个第二阻抗单元，配置为接收第二目标信号PU2_MAIN_CODE和第三目标信号PD_MAIN_CODE；并利用第二目标信号PU2_MAIN_CODE和第三目标信号PD_MAIN_CODE对多个第二阻抗单元进行控制，以控制对应的数据引脚320的阻抗。

需要说明的是，每一个数据引脚320均对应各自的第二驱动电路321，本公开实施例仅以一个第二驱动电路321为例进行解释。

应理解，数据引脚320支持Write功能和Read功能，同时涉及电平上拉功能和电平下拉功能，因此第二驱动电路321中不仅存在控制电平上拉功能的第三阻抗控制信号和第四阻抗控制信号，还存在控制电平下拉功能的第五阻抗控制信号。

需要说明的是，第二校准信号ZQ2_CODE[N-1:0]用于校准上拉阻值，即第二校准信号ZQ2_CODE[N-1:0]用于将每个第二阻抗单元的上拉阻值校准到标准阻值。第三校准信号ZQ3_CODE[N-1:0]用于校准下拉阻值，即第三校准信号ZQ3_CODE[N-1:0]用于将每个第二阻抗单元的下拉阻值校准到标准阻值。

另外，由于第一校准信号ZQ1_CODE[N-1:0]和第二校准信号ZQ2_CODE[N-1:0]均用于校准上拉阻值，在部分实施例中，可认为第一阻抗单元和第二阻抗单元的偏差在误差允许的范围内，因此第一校准信号ZQ1_CODE[N-1:0]和第二校准信号ZQ2_CODE[N-1:0]可以是相同的信号。

还需要说明的是，对于第二驱动电路321来说，通过第二逻辑模块521将第三阻抗控制信号和第四阻抗控制信号之中的有效信号与第二校准信号ZQ2_CODE[N-1:0]进行组合，形成用于控制第二阻抗单元53的电平上拉功能的第二目标信号PU2_MAIN_CODE。该部分电路的电路结构和信号处理过程均可参照第一驱动电路311进行对应理解，在此不作赘述。除此之外，第二驱动电路321，还通过第三逻辑模块522将第五阻抗控制信号与第三校准信号ZQ3_CODE[N-1:0]进行组合，形成用于控制第二阻抗单元53的电平下拉功能的第三目标信号PD_MAIN_CODE。

在一些实施例中，如图9所示，第二信号处理模块51可以包括：

第五译码模块511，配置为接收第一操作码MR5 OP[2:1]，并对第一操作码MR5 OP[2:1]进行译码，输出第三译码信号RONpu_CODE[M：0]；

第六译码模块512，配置为接收第二操作码MR34 OP[2:0]，并对第二操作码MR34OP[2:0]进行译码，输出第四译码信号RTT_CODE[M:0]；

第四选择模块513，配置为接收第二测试标志信号PODTM_DQ_EN、第三译码信号RONpu_CODE[M：0]和第四译码信号RTT_CODE[M:0]；并根据第二测试标志信号PODTM_DQ_EN，选择第三译码信号RONpu_CODE[M：0]和第四译码信号RTT_CODE[M:0]的其中之一输出第三测试态控制信号；

第五选择模块514，配置为接收测试使能信号PODTM_EN、第三测试态控制信号和第三非测试态控制信号；并根据测试使能信号PODTM_EN，选择第三测试态控制信号和第三非测试态控制信号的其中之一输出第三阻抗控制信号；其中，测试使能信号PODTM_EN用于指示半导体存储器30是否处于预设测试模式。

对于图9所示的第二驱动电路321，根据第三非测试态控制信号和第四阻抗控制信号的定义不同，可以存在两种具体的实施方式。

在一种实施例中，第三非测试态控制信号用于指示对应的数据引脚在终结状态的阻抗，第四阻抗控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗。也就是说，通过将数据引脚在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。

相应的，如图10所示，第三阻抗控制信号用ODT_MUX[M:0]表示，第四阻抗控制信号用IMPpu_CODE[M：0]表示，第五阻抗控制信号用IMPpd_CODE[M：0]表示。特别地，相比于图9，图10中的第二驱动电路321还包括第三预处理模块54和第四预处理模块55，第三预处理模块44用于对第一操作码MR5 OP[2:1]进行译码得到第四阻抗控制信号IMPpu_CODE[M：0]，第四预处理模块55用于根据涉及RTT_WR的MR34[5:3]、涉及RTT_NOM_WR的MR35[2:0]、涉及RTT_NOM_RD的MR35[5:3]、涉及RTT_PARK的MR34[2:0]、涉及DQS_RTT_PARK的MR33[5:3]确定第三非测试态控制信号。另外，在后续说明中，如果半导体存储器30处于PODTM模式，则测试使能信号PODTM_EN为逻辑“1”；若对应的数据引脚320为PODTM模式的测试对象，则对应的第一测试标志信号PODTM_DQ_EN为逻辑“1”。

在这里，图10中的第二驱动电路321的基本工作原理与图7中的第一驱动电路311的工作原理大致相同，可参照前述对图7的说明进行对应理解，本公开实施例不作赘述。特别地，由于数据引脚320在正常工作模式中一般均处于使能状态，DDR5 SPEC中并未设置用于控制数据引脚320使能与否的信号，因此图10中的第二驱动电路321相较于图7中的第一驱动电路311少一个选择模块，另外图10中的第二驱动电路321相较于图7中的第一驱动电路311还多出了对电平下拉阻抗的控制部分，其信号处理原理请参见后续说明。

在另一种实施例中，第三非测试态控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗，第四阻抗控制信号用于指示对应的数据引脚在终结状态的阻抗。也就是说，通过将数据引脚在PODTM模式中的信号控制策略合并到读相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。

相应的，如图11所示，第三阻抗控制信号用IMPpu_CODE[M：0]表示，第四阻抗控制信号用ODT_CTRL[M:0]表示，第五阻抗控制信号用IMPpd_CODE[M：0]表示。特别地，相比于图9，图11中的半导体存储器30也包括第三预处理模块54和第四预处理模块55。

在这里，图11中的第二驱动电路321与图8中的第一驱动电路311的工作原理大致相同，可参照前述对图8的说明进行对应理解，本公开实施例不作赘述。类似地，图11中的第二驱动电路321相较于图8中的第一驱动电路311少一个选择模块，且图11中的第二驱动电路321相较于图8中的第一驱动电路311多出了对电平下拉阻抗的控制部分，其信号处理原理请参见后续说明。

以下结合图10或图11对第二驱动电路321中的信号处理过程进行说明。

在一些实施例中，第三译码信号RONpu_CODE[M：0]、第四译码信号RTT_CODE[M:0]、第三测试态控制信号、第三非测试态控制信号和第三阻抗控制信号均包括(M+1)位子信号，第四选择模块513包括(M+1)个第四数据选择器，第五选择模块514包括(M+1)个第五数据选择器；其中，一个第四数据选择器的输入端接收第三译码信号RONpu_CODE[M：0]的一位子信号和第四译码信号RTT_CODE[M:0]的一位子信号，一个第四数据选择器的输出端用于输出第三测试态控制信号的一位子信号，所有的第四数据选择器的控制端均接收第二测试标志信号PODTM_DQ_EN；一个第五数据选择器的输入端接收第三测试态控制信号的一位子信号和第三非测试态控制信号的一位子信号，一个第五数据选择器的输出端用于输出第三阻抗控制信号的一位子信号，所有的第五数据选择器的控制端均接收测试使能信号PODTM_EN。

需要说明的是，第三测试态控制信号表示为第三测试态控制信号[M:0]，第三非测试态控制信号表示为第三非测试态控制信号[M:0]，第三阻抗控制信号表示为第三阻抗控制信号[M:0]。这样，第1个第四数据选择器分别接收RONpu_CODE[0]、RTT_CODE[0]和PODTM_DQ_EN，并根据PODTM_DQ_EN选择RONpu_CODE[0]和RTT_CODE[0]的其中之一输出第三测试态控制信号[0]，第1个第五数据选择器分别接收第三测试态控制信号[0]、第三非测试态控制信号[0]和PODTM_EN，并根据PODTM_EN选择第三测试态控制信号[0]和第三非测试态控制信号[0]的其中之一输出第三阻抗控制信号[0]，其他可进行参照理解。

在一些实施例中，第四阻抗控制信号包括(M+1)位子信号，第二校准信号ZQ2_CODE[N-1:0]和第三校准信号ZQ3_CODE[N-1:0]均包括N位子信号，第二目标信号PU2_MAIN_CODE和第三目标信号PD_MAIN_CODE均包括A组子信号，且每组子信号均包括N位子信号。在这里，第二驱动模块53包括A个第二阻抗单元，且每个第二阻抗单元用于接收第二目标信号PU2_MAIN_CODE中的一组子信号和第三目标信号PD_MAIN_CODE中的一组子信号。也就是说，第1个第二阻抗单元用于接收PU2_MAIN_CODE_1[N-1:0]和PD_MAIN_CODE_1[N-1:0]，第2个第二阻抗单元用于接收PU2_MAIN_CODE_2[N-1:0]和PD_MAIN_CODE_2[N-1:0]……第A个第二阻抗单元用于接收PU2_MAIN_CODE_A[N-1:0]和PD_MAIN_CODE_A[N-1:0]。

其中，第二逻辑模块521，具体配置为根据第三阻抗控制信号和第四阻抗控制信号，确定至少一个第二阻抗单元的电平上拉功能是否被启用；以及在启用第a个第二阻抗单元的电平上拉功能情况下，根据第二校准信号ZQ2_CODE[N-1:0]确定第二目标信号PU2_MAIN_CODE中的第a组子信号的电平状态，以控制第a个第二阻抗单元的阻值为标准阻值；或者，在不启用第a个第二阻抗单元的电平上拉功能的情况下，确定第二目标信号PU2_MAIN_CODE中的第a组子信号均处于第一电平状态；第三逻辑模块522，具体配置为根据第五阻抗控制信号，确定至少一个第二阻抗单元的电平下拉功能是否被启用；以及，在启用第a个第二阻抗单元的电平下拉功能的情况下，根据第三校准信号ZQ3_CODE[N-1:0]确定第三目标信号PD_MAIN_CODE中的第a组子信号的电平状态，以控制第a个第二阻抗单元的阻值为标准阻值；或者，在不启用第a个第二阻抗单元的电平下拉功能的情况下，确定第三目标信号PD_MAIN_CODE中的第a组子信号均处于第二电平状态。

需要说明的是，通过第二逻辑模块521将第三阻抗控制信号和第四阻抗控制信号之中的有效信号与第二校准信号ZQ2_CODE[N-1:0]进行组合，得到第二目标信号PU2_MAIN_CODE，进而控制第二阻抗单元的电平上拉功能。第二逻辑模块521与第一逻辑模块42的结构和功能大致相同，其工作原理可参见前述对第一逻辑模块42的说明，在此不作赘述。

第三逻辑模块533用于对第五阻抗控制信号IMPpd_CODE[M:0]与第三校准信号ZQ3_CODE[N-1:0]进行组合，得到第三目标信号PD_MAIN_CODE，进而控制第二阻抗单元的电平下拉功能。类似地，第五阻抗控制信号IMPpd_CODE[M:0]的一位子信号控制一个或者多个第二阻抗单元的电平下拉功能是否被启用。在此基础上，如果启用某个第二阻抗单元功能的电平下拉功能，则利用第三校准信号ZQ3_CODE[N-1:0]将该第二阻抗单元的下拉阻值校准到标准阻值，从而执行电平下拉功能；反之，如果不启用该第二阻抗单元的下拉功能，则利用处于第二电平状态的固定信号断开第二阻抗单元的相关电路。

在一些实施例中，每个第二阻抗单元均包括N个第三开关管(例如图10或者图11中的第三开关管531)、N个第四开关管(例如图10或者图11中的第四开关管532)和2N个第二电阻(例如图10或者图11中的第二电阻533)，第a个第二阻抗单元中的第n个第三开关管的控制端与第二目标信号中的第a组子信号中的第n个子信号连接，一个第三开关管的第一端与一个第二电阻的第一端连接，一个第三开关管的第二端与电源信号连接；第a个第二阻抗单元中第n个第四开关管的控制端与第三目标信号中的第a组子信号中第n个子信号连接，一个第四开关管的第一端与地信号连接，一个第四开关管的第二端与一个第二电阻的第一端连接，2N个第二电阻的第二端均与对应的数据引脚连接。

需要说明的是，在图10或者图11中，以第1个第二阻抗单元为例，第1个第二阻抗单元用于接收第二目标信号中的第一组子信号PU2_MAIN_CODE_1[N-1:0]和第三目标信号中的第一组子信号PD_MAIN_CODE_1[N-1:0]。其中，PU2_MAIN_CODE_1[N-1:0]包括PU2_MAIN_CODE_1[0]、PU2_MAIN_CODE_1[1]……PU2_MAIN_CODE_1[N-1]这些子信号，每一个子信号用于对应控制一个第三开关管的工作状态，以控制该第二阻抗单元以标准阻值执行电平上拉功能或者不执行电平上拉功能；PD_MAIN_CODE_1[N-1:0]包括PD_MAIN_CODE_1[0]、PD_MAIN_CODE_1[1]……PD_MAIN_CODE_1[N-1]这些子信号，每一个子信号用于对应控制一个第四开关管的工作状态，以控制该第二阻抗单元以标准阻值执行电平下拉功能或者不执行电平下拉功能。

另外，在图10或者图11中，第1个第二阻抗单元示出了3个第三开关管(仅对一个第三开关管531进行了标号)、3个第四开关管(仅对一个第四开关管532进行了标号)和6个第二电阻(仅对一个第二电阻533进行了标号)，但实际场景中，第三开关管/第四开关管/第二电阻的数量均可以更多或者更少。

在一种可行的电路逻辑中，第一电平状态为高电平状态(逻辑“1”)，第二电平状态为低电平状态(逻辑“0”)。高电平状态是指使N型沟道场效应管导通或者使P型沟道场效应管不导通的电平值，低电平状态是指使N型沟道场效应管不导通或者使P型沟道场效应管导通的电平值，第一固定电平信号中的子信号均为高电平信号，所述第二固定电平信号为低电平信号。在这里，第一固定电平信号和第二固定电平信号的选取均是根据电路逻辑确定，第一固定电平信号可以为电源信号VDD，第二固定电平信号可以为地信号VSS。

第一开关管和第三开关管均为P型沟道场效应管，第二开关管和第四开关管均为N型沟道场效应管；P型沟道场效应管的控制端为栅极，P型沟道场效应管的第二端为源极，P型沟道场效应管的第一端为漏极，N型沟道场效应管的控制端为栅极，N型沟道场效应管的第二端为漏极，N型沟道场效应管的第一端为源极；标准阻值均为240欧姆。

本公开实施例提供了一种半导体存储器，由于第三操作码和第四操作码均能够对数据掩码引脚产生影响，为了避免电路错误，提供了以下阻抗控制策略：如果第四操作码处于第一状态，则结合第三操作码的状态确定数据掩码引脚DM的阻抗，如果第四操作码处于第二状态，则直接确定数据掩码引脚DM的阻抗。这样，明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

在本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种电子设备60的组成结构示意图。如图12所示，电子设备60可以包括前述实施例任一项所述的半导体存储器30。

在本公开实施例中，半导体存储器30可以为DRAM芯片。

进一步地，在一些实施例中，DRAM芯片符合DDR5内存规格。

本公开实施例主要涉及半导体存储器对于数据掩码引脚的阻抗控制方法和相关控制电路，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims

1.一种控制方法，其特征在于，应用于半导体存储器，所述半导体存储器包括数据掩码引脚、且所述数据掩码引脚用于接收写数据的输入掩码信号，所述方法包括：

在所述半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码指示使能所述数据掩码引脚，则根据第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗；或者，

若所述第一模式寄存器中的第四操作码指示不使能所述数据掩码引脚，则控制所述数据掩码引脚的阻抗为高阻抗状态；

其中，所述第四操作码用于指示是否使能所述数据掩码引脚，所述第三操作码用于指示所述数据掩码引脚是否为预设测试模式中的测试对象。

2.根据权利要求1所述的控制方法，其特征在于，所述根据第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗，包括：

若所述第三操作码指示所述数据掩码引脚为预设测试模式中的测试对象，则通过所述第一模式寄存器中的第一操作码控制所述数据掩码引脚的阻抗为第一阻抗参数；

若所述第三操作码指示所述数据掩码引脚并非为预设测试模式中的测试对象，则通过第二模式寄存器中的第二操作码控制所述数据掩码引脚的阻抗为第二阻抗参数；

其中，所述半导体存储器还包括至少一个数据引脚，所述数据引脚用于接收或输出数据，所述第一操作码用于指示至少一个所述数据引脚在输出驱动状态时的阻抗为第一阻抗参数，所述第二操作码用于指示至少一个所述数据引脚在终结状态时的阻抗为第二阻抗参数。

3.根据权利要求2所述的控制方法，其特征在于，所述控制所述数据掩码引脚的阻抗为高阻抗状态，包括：

通过第一固定电平信号控制所述数据掩码引脚处于高阻抗状态。

4.根据权利要求3所述的控制方法，其特征在于，所述方法还包括：

获取所述第一模式寄存器存储的第一操作码和第四操作码、所述第二模式寄存器存储的第二操作码以及所述第三模式寄存器存储的第三操作码；

对所述第三操作码和所述第四操作码分别进行译码，得到第一测试标志信号和使能控制信号；

在所述半导体存储器处于预设测试模式时，在所述使能控制信号处于第一电平状态的情况下，根据所述第一测试标志信号的电平状态，选择所述第一操作码或者所述第二操作码控制所述数据掩码引脚的阻抗；或者，在所述使能控制信号处于第二电平状态的情况下，通过所述第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；

其中，在所述第四操作码指示使能所述数据掩码引脚时，所述使能控制信号处于第一电平状态；在所述第四操作码指示不使能所述数据掩码引脚时，所述使能控制信号处于第二电平状态；在所述第三操作码指示所述数据掩码引脚为预设测试模式中的测试对象时，所述第一测试标志信号处于第一电平状态；在所述第三操作码指示所述数据掩码引脚并非为预设测试模式中的测试对象时，所述第一测试标志信号处于第二电平状态。

5.根据权利要求4所述的控制方法，其特征在于，所述方法还包括：

确定第一非测试态控制信号和第二阻抗控制信号；

在所述半导体存储器处于预设测试模式时，根据所述第一测试标志信号的电平状态和所述使能控制信号的电平状态，基于所述第一固定电平信号、所述第一操作码和所述第二操作码的其中之一输出第一阻抗控制信号；或者，在所述半导体存储器并非处于预设测试模式时，基于所述第一非测试态控制信号，输出所述第一阻抗控制信号；

根据所述半导体存储器的工作状态，选择所述第一阻抗控制信号和所述第二阻抗控制信号之一控制所述数据掩码引脚的阻抗；

其中，所述第一非测试态控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗，所述第二阻抗控制信号用于指示所述数据引脚在输出驱动状态的阻抗；或者，所述第一非测试态控制信号用于指示所述数据引脚在输出驱动状态的阻抗，所述第二阻抗控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗。

6.根据权利要求4或5所述的控制方法，其特征在于，所述预设测试模式是指PODTM模式，所述PODTM模式用于在封装后测试所述数据掩码引脚或者至少一个所述数据引脚的阻抗；

所述第一模式寄存器的标准编号均为5，所述第一操作码是指所述第一模式寄存器中存储的第2位~第1位操作码，所述第四操作码是指所述第一模式寄存器中存储的第5位操作码；所述第二模式寄存器的标准编号为34，所述第二操作码是指所述第二模式寄存器中存储的第2位~第0位操作码；所述第三模式寄存器的标准编号为61，所述第三操作码是指所述第三模式寄存器中存储的第4位~第0位操作码；

所述第一电平状态为高电平状态，所述第二电平状态为低电平状态。

7.一种半导体存储器，其特征在于，所述半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且所述第一驱动电路分别与所述第一模式寄存器、所述第三模式寄存器和所述数据掩码引脚连接；其中，

所述数据掩码引脚，配置为接收写数据的输入掩码信号；

所述第一驱动电路，配置为在所述半导体存储器处于预设测试模式时，若所述第一模式寄存器中的第四操作码指示使能所述数据掩码引脚，则根据所述第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗；或者，

8.根据权利要求7所述的半导体存储器，其特征在于，所述半导体存储器还包括第二模式寄存器，且所述第二模式寄存器与所述第一驱动电路连接；

所述第一驱动电路，具体配置为在所述第四操作码指示使能所述数据掩码引脚且所述第三操作码指示所述数据掩码引脚为预设测试模式中的测试对象的情况下，通过所述第一模式寄存器中的第一操作码控制所述数据掩码引脚的阻抗为第一阻抗参数；或者，

在所述第四操作码处于指示使能所述数据掩码引脚且所述第三操作码指示所述数据掩码引脚并非为预设测试模式中的测试对象的情况下，通过所述第二模式寄存器中的第二操作码控制所述数据掩码引脚的阻抗为第二阻抗参数；或者，

在所述第四操作码指示不使能所述数据掩码引脚的情况下，通过第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；

9.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器还包括第一译码模块和第二译码模块；其中，

所述第一模式寄存器，配置为存储并输出所述第一操作码和所述第四操作码；

所述第二模式寄存器，配置为存储并输出所述第二操作码；

所述第三模式寄存器，配置为存储并输出所述第三操作码；

所述第一译码模块，配置为接收所述第三操作码，对所述第三操作码进行译码，输出第一测试标志信号；

所述第二译码模块，配置为接收所述第四操作码，对所述第四操作码进行译码，输出使能控制信号；

所述第一驱动电路，配置为接收所述使能控制信号、所述第一测试标志信号、所述第一固定电平信号、所述第一操作码和所述第二操作码；以及在所述半导体存储器处于预设测试模式时，在所述使能控制信号处于第一电平状态的情况下，根据所述第一测试标志信号的电平状态，基于所述第一操作码或者所述第二操作码控制所述数据掩码引脚的阻抗；或者，在所述使能控制信号处于第二电平状态的情况下，通过所述第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；

其中，在所述第四操作码指示使能所述数据掩码引脚时，所述使能控制信号处于第一电平状态；在所述第四操作码指示不使能所述数据掩码引脚时，所述使能控制信号处于第二电平状态，在所述第三操作码指示所述数据掩码引脚为预设测试模式中的测试对象时，所述第一测试标志信号处于第一电平状态，在所述第三操作码处于指示所述数据掩码引脚并非为预设测试模式中的测试对象时，所述第一测试标志信号处于第二电平状态。

10.根据权利要求9所述的半导体存储器，其特征在于，所述半导体存储器，还配置为确定第一非测试态控制信号、第二阻抗控制信号和第一校准信号；其中，所述第一校准信号用于校准上拉阻值；所述第一驱动电路包括：

第一信号处理模块，配置为接收所述第一测试标志信号、所述使能控制信号、所述第一固定电平信号、所述第一操作码、所述第二操作码和所述第一非测试态控制信号；并在所述半导体存储器处于预设测试模式时，根据所述第一测试标志信号的电平状态和所述使能控制信号的电平状态，基于所述第一固定电平信号、所述第一操作码和所述第二操作码的其中之一输出第一阻抗控制信号；或者，在所述半导体存储器并非处于预设测试模式时，根据所述第一非测试态控制信号，输出第一阻抗控制信号；

第一逻辑模块，配置为接收所述第一阻抗控制信号、所述第二阻抗控制信号和所述第一校准信号；并对所述第一阻抗控制信号、所述第二阻抗控制信号和所述第一校准信号进行选择和逻辑组合，输出第一目标信号；

第一驱动模块，包括多个第一阻抗单元，配置为接收所述第一目标信号，利用所述第一目标信号对多个所述第一阻抗单元进行控制，以控制所述数据掩码引脚的阻抗；

11.根据权利要求10所述的半导体存储器，其特征在于，所述第一信号处理模块包括：

第三译码模块，配置为接收所述第一操作码，对所述第一操作码进行译码，输出第一译码信号；

第四译码模块，配置为接收所述第二操作码，对所述第二操作码进行译码，输出第二译码信号；

第一选择模块，配置为接收所述第一测试标志信号、所述第一译码信号和所述第二译码信号；并根据所述第一测试标志信号的电平状态，选择所述第一译码信号和所述第二译码信号的其中之一输出第一预选信号；

第二选择模块，配置为接收所述使能控制信号、所述第一预选信号和第一固定电平信号；根据所述使能控制信号的电平状态，选择所述第一预选信号和所述第一固定电平信号的其中之一输出第一测试态控制信号；

第三选择模块，配置为接收测试使能信号、所述第一测试态控制信号和所述第一非测试态控制信号；并根据所述测试使能信号的电平状态，选择所述第一测试态控制信号和所述第一非测试态控制信号的其中之一输出所述第一阻抗控制信号；其中，所述测试使能信号用于指示所述半导体存储器是否处于预设测试模式。

12.根据权利要求11所述的半导体存储器，其特征在于，所述第一译码信号、所述第二译码信号、所述第一预选信号、所述第一固定电平信号、所述第一测试态控制信号、所述第一非测试态控制信号和所述第一阻抗控制信号均包括（M+1）位子信号，所述第一选择模块包括（M+1）个第一数据选择器，所述第二选择模块包括（M+1）个第二数据选择器，所述第三选择模块包括（M+1）个第三数据选择器；其中，

一个所述第一数据选择器的输入端分别接收所述第一译码信号的一位子信号和所述第二译码信号的一位子信号，一个所述第一数据选择器的输出端用于输出所述第一预选信号的一位子信号，所有的第一数据选择器的控制端均接收所述第一测试标志信号；

一个所述第二数据选择器的输入端接收所述第一预选信号的一位子信号和所述第一固定电平信号的一位子信号，一个所述第二数据选择器的输出端用于输出所述第一测试态控制信号的一位子信号，所有的第二数据选择器的控制端均接收所述使能控制信号；

一个所述第三数据选择器的输入端接收所述第一测试态控制信号的一位子信号和所述第一非测试态控制信号的一位子信号，一个所述第三数据选择器的输出端用于输出所述第一阻抗控制信号的一位子信号，所有的第三数据选择器的控制端均接收所述测试使能信号；

其中，M为正整数。

13.根据权利要求12所述的半导体存储器，其特征在于，所述第二阻抗控制信号包括（M+1）位子信号，所述第一校准信号包括N位子信号，所述第一目标信号包括A组子信号，且每组子信号包括N位子信号；所述第一驱动模块包括A个第一阻抗单元，且每个所述第一阻抗单元接收所述第一目标信号中的一组子信号；

所述第一逻辑模块，具体配置为根据所述第一阻抗控制信号和所述第二阻抗控制信号，确定至少一个所述第一阻抗单元的电平上拉功能是否被启用；以及，

在启用第a个所述第一阻抗单元的电平上拉功能情况下，根据所述第一校准信号确定所述第一目标信号中的第a组子信号的电平状态，以控制第a个所述第一阻抗单元的阻值为标准阻值；或者，在不启用第a个所述第一阻抗单元的电平上拉功能情况下，确定所述第一目标信号中的第a组子信号均处于第一电平状态；

其中，a、N、A均为整数，a小于或等于A，（M+1）小于或等于A。

14.根据权利要求13所述的半导体存储器，其特征在于，每个所述第一阻抗单元均包括N个第一开关管、N个第二开关管和2N个第一电阻；

第a个所述第一阻抗单元中第n个第一开关管的控制端与所述第一目标信号中的第a组子信号中的第n位子信号连接，一个所述第一开关管的第一端与一个所述第一电阻的第一端连接，一个所述第一开关管的第二端与一个电源信号连接；

一个所述第二开关管的控制端与第二固定电平信号连接，一个所述第二开关管的第一端与地信号连接，一个所述第二开关管的第二端与一个所述第一电阻的第一端连接，2N个所述第一电阻的第二端均与所述数据掩码引脚连接；

其中，n为整数，且n小于或等于N。

15.根据权利要求14所述的半导体存储器，其特征在于，

所述第一开关管为P型沟道场效应管，所述第二开关管为N型沟道场效应管；所述P型沟道场效应管的控制端为栅极，所述P型沟道场效应管的第二端为源极，所述P型沟道场效应管的第一端为漏极，所述N型沟道场效应管的控制端为栅极，所述N型沟道场效应管的第二端为漏极，所述N型沟道场效应管的第一端为源极；

所述第一电平状态为高电平状态，所述第二电平状态为低电平状态，所述第一固定电平信号中的子信号均为高电平信号，所述第二固定电平信号为低电平信号；

标准阻值均为240欧姆。

16.一种电子设备，其特征在于，所述电子设备包括如权利要求7-15任一项所述的半导体存储器。