WO2023178824A1 - 一种控制方法、半导体存储器和电子设备 - Google Patents

一种控制方法、半导体存储器和电子设备 Download PDF

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WO2023178824A1
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impedance
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operation code
control signal
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严允柱
王琳
张志强
龚园媛
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长鑫存储技术有限公司
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    • G11C2029/1206—Location of test circuitry on chip or wafer

Definitions

  • the present disclosure relates to the field of semiconductor memory technology, and in particular, to a control method, semiconductor memory and electronic equipment.
  • DRAM Dynamic Random Access Memory
  • DRAM Dynamic Random Access Memory
  • the data pin has the dual functions of data writing and data reading.
  • the data mask pin is used to receive the input mask signal of write data and is used to shield unnecessary input data during the write operation. It only supports data writing. Enter function.
  • version 5 of the memory standard, also known as DDR5 some test modes require testing the impedance of the data mask pin or data pin.
  • the present disclosure provides a control method, semiconductor memory and electronic equipment, clarifies the impedance control strategy for the data mask pin in the preset test mode, and can test the impedance of the data mask pin in the preset test mode to avoid Circuit processing error.
  • inventions of the present disclosure provide a control method applied to a semiconductor memory.
  • the semiconductor memory includes a data mask pin, and the data mask pin is used to receive an input mask signal for writing data.
  • the method includes:
  • the semiconductor memory When the semiconductor memory is in the preset test mode, if the fourth operation code in the first mode register is in the first state, then according to the third operation code in the third mode register, the impedance of the data mask pin is controlled to be the first value; or, if the fourth opcode in the first mode register is in the second state, the impedance of the control data mask pin is the second value;
  • the fourth operation code is used to indicate whether the data mask pin is enabled, and the third operation code is used to indicate whether the data mask pin is a test object in the preset test mode.
  • inventions of the present disclosure provide a semiconductor memory.
  • the semiconductor memory includes a data mask pin, a first mode register, a third mode register and a first driving circuit, and the first driving circuit is connected to the first mode register respectively. , the third mode register and data mask pin connection;
  • Data mask pin configured to receive the input mask signal for writing data
  • the first driving circuit is configured to control the data mask according to the third operation code in the third mode register if the fourth operation code in the first mode register is in the first state when the semiconductor memory is in the preset test mode.
  • the impedance of the pin is the first value; or, if the fourth opcode in the first mode register is in the second state, the impedance of the control data mask pin is the second value;
  • the fourth operation code is used to indicate whether the data mask pin is enabled, and the third operation code is used to indicate whether the data mask pin is a test object in the preset test mode.
  • an embodiment of the present disclosure provides an electronic device including the semiconductor memory of the second aspect.
  • Embodiments of the present disclosure provide a control method, a semiconductor memory and an electronic device, and provide an impedance control strategy for a data mask pin in a preset test mode, which can not only define the impedance control strategy of the data mask pin in the preset test mode. Impedance, and the relationship between the control signal used to control whether the data mask pin is enabled in DDR5 and the control signal used in PODTM to control whether the data mask pin is the test object is clarified. In the preset test mode, it can Test the impedance of the data mask pins to avoid circuit processing errors.
  • Figure 1 is a schematic flowchart of a control method provided by an embodiment of the present disclosure
  • FIG. 2 is a schematic flowchart of another control method provided by an embodiment of the present disclosure.
  • Figure 3 is a schematic structural diagram of a semiconductor memory provided by an embodiment of the present disclosure.
  • Figure 4 is a schematic structural diagram of another semiconductor memory provided by an embodiment of the present disclosure.
  • Figure 5 is a schematic structural diagram of the first decoding module provided by an embodiment of the present disclosure.
  • Figure 6 is a schematic structural diagram of a first driving circuit provided by an embodiment of the present disclosure.
  • Figure 7 is a detailed structural diagram of the first driving circuit provided by an embodiment of the present disclosure.
  • Figure 8 is a schematic diagram 2 of the detailed structure of the first driving circuit provided by an embodiment of the present disclosure.
  • Figure 9 is a schematic structural diagram of a second driving circuit provided by an embodiment of the present disclosure.
  • Figure 10 is a detailed structural diagram of the second driving circuit provided by an embodiment of the present disclosure.
  • Figure 11 is a schematic diagram 2 of the detailed structure of the second driving circuit provided by an embodiment of the present disclosure.
  • FIG. 12 is a schematic structural diagram of an electronic device provided by an embodiment of the present disclosure.
  • first ⁇ second ⁇ third involved in the embodiments of this disclosure are only used to distinguish similar objects and do not represent a specific ordering of objects. It is understandable that "first ⁇ second ⁇ third” Where permitted, the specific order or sequence may be interchanged so that the embodiments of the disclosure described herein can be practiced in an order other than that illustrated or described herein.
  • DRAM Dynamic Random Access Memory
  • SDRAM Synchronous Dynamic Random Access Memory
  • DDR5 5th generation DDR standard (DDR5 Specification, DDR5 SPEC)
  • Operation code (Operand, OP)
  • DDR5 SPEC specifies a new test mode, called PODTM, which is used to enable the output driver circuit (Output Driver) of a data pin DQ or data mask pin DM through the host after the chip is packaged, while other data pins Pin DQ or data mask pin DM is in the terminal state to test whether the pull-up impedance of the enabled data pin DQ or data mask pin DM in the output driving state is as expected.
  • PODTM output driver circuit
  • embodiments of the present disclosure provide a control method, which provides an impedance control strategy for the data mask pin in the preset test mode, which can not only define the impedance of the data mask pin in the preset test mode, but also The relationship between the control signal used to control whether the data mask pin is enabled in DDR5 and the control signal used in PODTM to control whether the data mask pin is the test object is clarified.
  • the data mask can be tested in the preset test mode. code pin impedance to avoid circuit processing errors.
  • a control method may include: when the semiconductor memory is in a preset test mode, if the data mask pin is selected as the test object, controlling the data through the first mode register The impedance of the mask pin is the first impedance parameter; or, if the data mask pin is not the test object, the impedance of the data mask pin is controlled by the second mode register to be the second impedance parameter.
  • the semiconductor memory includes a data mask pin DM and at least one data pin DQ.
  • the data pin DQ is used to receive or output data, and has both a write (Write) function or a read (Read) function.
  • the data mask pin DM is used to receive the input mask of write data. Signals only have the Write function and have a final state.
  • the preset test mode refers to the PODTM mode introduced in DDR5.
  • the PODTM mode is used to test the impedance of the data mask pin or at least one data pin after packaging. More specifically, PODTM mode allows the host to test the pull-up impedance of the data mask pin DM or the data pin DQ.
  • the first mode register When the data mask pin DM is selected as the test object in the PODTM mode, the first mode register is allowed to control the impedance of the data mask pin DM to be the first impedance parameter.
  • the first mode register since the first mode register is used to indicate the pull-up (Pull-up) resistance of the data pin DQ in the output driving state, it enables the host to test the pull-up resistance of the data mask pin DM related to the output driving, and There is no need to define the output drive state of the data mask pin DM.
  • the second mode register is allowed to control the impedance of the data mask pin DM to be the second impedance parameter.
  • the data mask pin DM can be prevented from affecting the test results of the selected test object.
  • the first mode register and the second mode register are allowed to directly define the impedance of the data mask pin DM.
  • the definition of the output drive state and related control circuits ensure that the preset test mode is adapted to the data mask pin DM.
  • the impedance of the data mask pin can be tested in the preset test mode to avoid circuit processing errors.
  • the method further includes: when the semiconductor memory is in a preset test mode, if the data pin is selected as the test object, controlling the impedance of the data pin to the first impedance parameter through the first mode register; or , if the data pin is not the test object, the impedance of the data pin is controlled through the second mode register to be the second impedance parameter.
  • the pull-up output driving impedance of the data pin DQ is controlled through the first mode register, thereby obtaining the test result of the data pin DQ; in the data pin
  • the data pin DQ is controlled to be in the terminal state through the second mode register to prevent the data pin DQ from affecting the test results of the selected test object.
  • the third mode register determines that the semiconductor memory enters the preset test mode and the test object is selected; or, through the third mode register, it is determined that the semiconductor memory does not enter the preset test mode.
  • each mode register has multiple opcode bits to provide corresponding control functions.
  • the operation code related to the embodiment of the present disclosure in the first mode register is called the first operation code
  • the operation code related to the embodiment of the present disclosure in the second mode register is called the second operation code
  • the operation code related to the embodiment of the present disclosure in the third mode register is called the third operation code.
  • the third operation code in the third mode register it is determined whether the semiconductor memory enters the PODTM mode, and in the case of entering the PODTM mode, from the data mask pin DM and at least one data Select the test object in pin DQ; then, through the first operation code in the first mode register, the impedance of the selected test object is controlled as the first impedance parameter (essentially a pull-up output driving impedance), and through the second mode register
  • the second opcode in controls the impedance of the unselected pin as the second impedance parameter (essentially the termination impedance), thereby obtaining the impedance test result of the test object.
  • the standard number of the first mode register is 5, and the first operation code refers to the second to first operation codes stored in the first mode register, expressed as MR5 OP[2:1];
  • the standard number of the second mode register is 34.
  • the second opcode refers to the 2nd to 0th opcode stored in the second mode register, expressed as MR34 OP[2:0];
  • the standard number of the third mode register is 61.
  • the third opcode refers to the 4th to 0th opcode stored in the third mode register, expressed as MR61 OP[4:0].
  • the standard number refers to the mode register number in DDR5.
  • MR61 OP[4:0] is used to determine whether to enter PODTM (Package Output Driver Test Mode) mode and determine the selected pin. It should be understood that for semiconductor memories with different bits, the numbers of data mask pins DM and data pins DQ are different.
  • DML low-bit data mask pin
  • DQL0 ⁇ DQL3 low-bit data mask pin
  • DQL0 ⁇ DQL7 low-bit data mask pin
  • DQL0 ⁇ DQL8 low-bit data mask pin
  • DQU0 ⁇ DQU8 high-order data mask pin
  • MR5 OP[2:1] is used to determine the pull-up output driver impedance (Pull-up Output Driver Impedance) of the data pin DQ, so in PODTM mode, it is controlled by MR5 OP[2:1]
  • the impedance of the selected pin is the first impedance parameter.
  • RZQ has a standard resistance of 240 ohms.
  • MR34 OP[2:0] is used to determine the termination impedance (RTT_PARK) of the data pin DQ or data mask pin DM, so controlling by MR34 OP[2:0] in PODTM mode is not selected
  • the impedance of the pin is the second impedance parameter.
  • the host when the DRAM is in PODTM mode, the host (Host) is allowed to independently turn on the output driver circuit of a single pin in the DRAM, and at the same time control other pins to be in the terminal state, thereby conducting characteristic testing of the packaged DRAM.
  • the host selects the data mask pin DM or the data pin DQ to become the target test object by setting MR61:OP[4:0].
  • the pull-up impedance value of the output driver circuit of the test object is 34 ohms, and the impedance state of the remaining data mask pin DM or data pin DQ in the DRAM is defined as RTT_PARK by MR34 OP[2:0].
  • RTT_PARK by MR34 OP[2:0].
  • MR5 OP[5] the impedance of the data mask pin DM according to MR5 OP[2:1].
  • the method when it is determined that the semiconductor memory enters the preset test mode, the method further includes:
  • the third operation code is decoded to obtain a first test flag signal and at least one second test flag signal; wherein the first test flag signal indicates whether the data mask pin is a test object, and a second test flag signal indicates whether the data mask pin is a test object. Whether a data pin is the subject of test;
  • one of the first operation code and the second operation code is selected to control the impedance of the data mask pin.
  • the first test flag signal is an internal flag signal introduced for the data mask pin DM to indicate whether the data mask pin DM is a test object in the PODTM mode; the second test flag signal is for the data pin DM.
  • the first test mark signal and the second test mark signal are both obtained by decoding according to MR61 OP[4:0]. For details, see Table 1 mentioned above.
  • the method further includes:
  • the first impedance control signal is determined based on one of the first operation code and the second operation code according to the first test flag signal; or, when the semiconductor memory is not in the preset test mode , determine the first impedance control signal based on the first non-test state control signal;
  • one of the first impedance control signal and the second impedance control is selected to control the impedance of the data mask pin.
  • each pin can be regarded as having read-related attributes and write-related attributes.
  • the final impedance of each pin is controlled by the effective signal between the signal corresponding to the read-related attribute and the signal corresponding to the write-related attribute. , so that each pin supports read function (Read function) and write function (Write function) respectively under different working scenarios (although the read function of the data mask pin DM is not enabled).
  • the first non-test state control signal is used to indicate the impedance of the data mask pin in other than the preset test state
  • the second impedance control signal is used to indicate the impedance of the data pin in the output driving state.
  • the impedance of the data mask pin in other than the preset test state can include the impedance during normal writing and the impedance during non-reading and non-writing, which are all write-related attributes.
  • the first non-test state control signal can be understood as a signal corresponding to the write-related attributes
  • the second impedance control signal can be understood as a signal corresponding to the read-related attributes.
  • the first impedance control signal corresponding to the PODTM mode is determined according to one of the first operation code or the second operation code; or in the non-PODTM mode, the write-related attribute corresponding to the first non-test state control signal is determined.
  • the first impedance control signal uses the PODTM mode or the first impedance control signal corresponding to the write related attribute or the second impedance control signal corresponding to the read related attribute to control the impedance of the data mask pin,
  • the first calibration signal is used to calibrate the standard resistance value, please refer to the subsequent instructions. In this way, by merging the signal control strategy of the data mask pin DM in the PODTM mode into the signal control strategy of writing related attributes, the impedance control of the PODTM mode is achieved.
  • the working state of the semiconductor memory may include a writing state, a reading state, a non-reading and non-writing state, and a preset test mode (PODTM mode).
  • a writing state a writing state
  • a non-reading, non-writing state or a preset test mode
  • the first impedance control signal is used to control the impedance of the data mask pin
  • the second impedance control signal is used to control the impedance of the data mask pin.
  • the first non-test state control signal is used to indicate the impedance of the data pin in the output driving state
  • the second impedance control signal is used to indicate the impedance of the data mask pin in other than the preset test state.
  • the first non-test state control signal can be understood as a signal corresponding to a read-related attribute
  • the second impedance control signal can be understood as a signal corresponding to a write-related attribute.
  • the first impedance control signal corresponding to the PODTM mode is determined according to one of the first operation code or the second operation code; or in the non-PODTM mode, the read-related attribute corresponding to the first non-test state control signal is determined.
  • the first impedance control signal then, according to the working state of the semiconductor memory, use the PODTM mode or the first impedance control signal corresponding to the read-related attribute or the second impedance control signal corresponding to the write-related attribute to control the impedance of the data mask pin.
  • the impedance control of the PODTM mode is achieved.
  • the working state of the semiconductor memory may include a writing state, a reading state, a non-reading and non-writing state, and a preset test mode (PODTM mode).
  • a writing state a reading state
  • a non-reading and non-writing state a non-reading and non-writing state
  • a preset test mode PODTM mode
  • the following example provides the specific signal control method of the data pin DQ.
  • the method further includes:
  • the third impedance control signal is determined based on one of the first operation code and the second operation code according to the second test flag signal; or, when the semiconductor memory is not in the preset test mode , determine the third impedance control signal based on the third non-test state control signal;
  • the third impedance control signal and the fifth impedance control signal are selected to control the impedance of the data pin, or the fourth impedance control signal and the fifth impedance control signal are selected to control the impedance of the data pin.
  • the third non-test state control signal is used to indicate the impedance of the corresponding data pin in the terminal state
  • the fourth impedance control signal and the fifth impedance control signal are jointly used to indicate the corresponding data pin in the terminal state.
  • the impedance of the output drive state is achieved by merging the signal control strategy of the data pin in PODTM mode into the signal control strategy of writing related attributes.
  • the working state of the semiconductor memory may include a writing state, a reading state, a non-reading and non-writing state, and a preset test mode (PODTM mode).
  • a writing state when the semiconductor memory is in a writing state, a non-reading, non-writing state, or a preset test mode, the third impedance control signal and the fifth impedance signal are used to control the impedance of the data pin; (2) when the semiconductor memory is in a reading state, In the state, the fourth impedance control signal and the fifth impedance control signal are used to control the impedance of the data pin.
  • control signal and the fifth impedance control signal are jointly used to indicate the impedance of the corresponding data pin in the output driving state
  • the fourth impedance control signal is used to indicate the corresponding data pin Impedance in the final state.
  • the working state of the semiconductor memory may include a writing state, a reading state, a non-reading and non-writing state, and a preset test mode (PODTM mode).
  • a writing state a writing state or a non-reading and non-writing state
  • a preset test mode PODTM mode
  • the third impedance control signal and the fifth impedance control signal are used to control the impedance of the data pin.
  • the Write function only involves controlling the pull-up resistance (as the termination resistance), and the Read function involves controlling both the pull-up resistance and the pull-down resistance.
  • the data mask pin DM only enables the Write function but not the Read function, the data mask pin DM only involves the control signal of the pull-up impedance, and the control signal of its pull-down impedance will be set to a fixed level signal to turn off the pull-down function of impedance.
  • the data pin DQ supports both the Write function and the Read function, the data pin DQ will involve the control signal of the pull-up impedance and the control signal of the pull-down impedance.
  • its read-related attributes only involve one signal (the first non-test state control signal or the second impedance control signal), which is used to control the pull-up impedance; for the data pin For pin DQ, its read-related attributes involve two signals (the third non-test state control signal + the fifth impedance control signal, or the fourth impedance control signal + the fifth impedance control signal), respectively realizing the pull-up impedance and Control of pull-down impedance.
  • Embodiments of the present disclosure provide a control method that allows the first mode register and the second mode register related to the data pin DQ to directly define the impedance of the data mask pin DM when the semiconductor memory is in a preset test mode.
  • the data mask pin DM there is no need to add the definition of the output drive state and related control circuits for the preset test mode to ensure that the preset test mode is adapted to the data mask pin DM, and the data can be tested in the preset test mode Mask the impedance of the pins to avoid circuit processing errors.
  • the impedance state of the data mask pin is determined by the internal flag signal (first test flag signal).
  • the enable control signal used to indicate whether the data mask pin is enabled has been specified in DDR5. Even if the control signal can control the impedance state of the data mask pin, this will cause the control of the data mask pin. The strategy gets confused, which leads to incorrect circuit processing. It should be understood that since the data pin is always enabled in the normal operating mode and does not involve the control of whether it is enabled or not, there is no similar problem.
  • FIG. 1 shows a schematic flowchart of a control method provided by an embodiment of the present disclosure. As shown in Figure 1, the method includes:
  • the semiconductor memory includes a data mask pin DM, and the data mask pin DM is used to receive an input mask signal for writing data.
  • the default Test mode refers to PODTM mode.
  • the fourth operation code is used to indicate whether the data mask pin DM is enabled, and the third operation code is used to indicate whether the data mask pin DM is a test object in the preset test mode.
  • the first mode register is represented as MR5
  • the third mode register is represented as MR61
  • the third operation code is represented as MR61 OP[4:0].
  • the fourth opcode refers to the 5th bit opcode stored in the first mode register, expressed as MR5 OP[5].
  • the following impedance control strategy is provided: If the fourth opcode is in the first state, Then the impedance of the data mask pin DM is determined based on the state of the third operation code. If the fourth operation code is in the second state, the impedance of the data mask pin DM is directly determined. In this way, the impedance of the data mask pin can be tested in the preset test mode to avoid circuit processing errors.
  • the first state indicates that the data mask pin is enabled.
  • the first value includes a first impedance parameter and a second impedance parameter.
  • the impedance of the control data mask pin is the first value, including:
  • the impedance of the data mask pin is controlled by the first operation code in the first mode register to be the first impedance parameter; the third state indicates that the data mask pin is in the preset test mode the test object in; or, if the third opcode is in the fourth state, the impedance of the data mask pin is controlled by the second opcode in the second mode register as the second impedance parameter; the fourth state indicates the data mask The pin is not a test subject in the default test mode.
  • the semiconductor memory also includes at least one data pin, the data pin is used to receive or output data, and the first operation code is used to indicate that the impedance of the at least one data pin in the output driving state is the first impedance parameter, The second operation code is used to indicate that the impedance of at least one data pin in the terminal state is the second impedance parameter.
  • the first opcode is represented as MR5 OP[2:1]
  • the second opcode is represented as MR34 OP[2:0].
  • the first operation code is allowed to control the impedance of the data mask pin DM to be the first impedance parameter.
  • the first opcode is used to indicate the pull-up (Pull-up) resistance of the data pin DQ in the output driving state, it enables the host to test the pull-up resistance of the data mask pin DM related to the output driving, and There is no need to define the output drive state of the data mask pin DM.
  • the second operation code is allowed to control the impedance of the data mask pin DM to be the second impedance parameter.
  • the second opcode is used to indicate the impedance in the termination state, the data mask pin DM can be avoided from affecting the test results of the selected test object.
  • the second value refers to the high impedance state Hi-Z.
  • the second state indicates that the data mask pin is not enabled.
  • the impedance of the control data mask pin is a second value, including:
  • the data mask pin is controlled to be in the high impedance state Hi-Z by the first fixed level signal.
  • the method also includes:
  • S202 Decode the third operation code and the fourth operation code respectively to obtain the first test flag signal and the enable control signal.
  • S203 When the semiconductor memory is in the preset test mode and the enable control signal is in the first level state, select the first operation code or the second operation code control data according to the level state of the first test flag signal.
  • the enable control signal when the fourth operation code is in the first state, the enable control signal is in the first level state; when the fourth operation code is in the second state, the enable control signal is in the second level state; when the third operation code is in the second level state, the enable control signal is in the second level state.
  • the operation code is in the third state, the first test flag signal is in the first level state; when the third operation code is in the fourth state, the first test flag signal is in the second level state.
  • the first level state may be logic “1” and the second level state may be logic “0", but this does not constitute a relevant limitation.
  • the first level state may be logic "0” and the second level state may be logic "1".
  • the specific value of the first fixed level state also needs to be determined based on the circuit logic adaptability.
  • the signal control strategy in the preset test mode is specifically described in conjunction with Table 4.
  • the first test flag signal is represented by PODTM_EN
  • the enable control signal is represented by DM_enable.
  • X refers to either logic "0" or logic "1". .
  • the data mask pin DM if the enable control signal DM_enable is logic "0", no matter what state the first test flag signal PODTM_DM_EN is in, the data mask pin DM is in the high impedance state Hi-Z ;
  • the impedance of the data pin DQ selected as the test object is the first impedance parameter, which is specifically controlled by the first operation code MR5 OP[2:1]. Data that is not used as the test object
  • the impedance of pin DQ is the second impedance parameter, which is specifically controlled by the second operation code MR34 OP[2:0].
  • the impedance is the second impedance parameter RTT_PARK, which is specifically controlled by the second operation code MR34 OP[2:0];
  • the impedance of the data pin DQ selected as the test object is the first impedance parameter, It is specifically controlled by the first operation code MR5 OP[2:1].
  • the impedance of the data pin DQ that is not the test object is the second impedance parameter, which is specifically controlled by the second operation code MR34 OP[2:0].
  • embodiments of the present disclosure provide an impedance control strategy for the data mask pin DM in the PODTM mode, which can test the impedance of the data mask pin DM in the PODTM mode to avoid circuit errors.
  • the method further includes:
  • the semiconductor memory When the semiconductor memory is in the preset test mode, based on the level state of the first test flag signal and the level state of the enable control signal, based on one of the first fixed level signal, the first operation code and the second operation code - Output the first impedance control signal; or, when the semiconductor memory is not in the preset test mode, output the first impedance control signal based on the first non-test state control signal;
  • one of the first impedance control signal and the second impedance control signal is selected to control the impedance of the data mask pin.
  • the first non-test state control signal is used to indicate the impedance of the data mask pin in other than the preset test state
  • the second impedance control signal is used to indicate the impedance of the data pin in the output driving state.
  • the first non-test state control signal is used to indicate the impedance of the data pin in the output driving state
  • the second impedance control signal is used to indicate the impedance of the data mask pin in other than the preset test state.
  • the embodiment of the present disclosure provides a control method. Since both the third operation code and the fourth operation code can affect the data mask pin, in order to avoid circuit errors, the following impedance control strategy is provided: If the fourth operation code is in In the first state, the impedance of the data mask pin DM is determined in combination with the state of the third operation code. If the fourth operation code is in the second state, the impedance of the data mask pin DM is directly determined. In this way, the relationship between the control signal used to control whether the data mask pin is enabled in DDR5 and the control signal used in PODTM to control whether the data mask pin is the test object is clarified. It can be tested in the preset test mode The impedance of the data mask pins to avoid circuit processing errors.
  • FIG. 3 shows a schematic structural diagram of a semiconductor memory 30 provided by an embodiment of the present disclosure.
  • the semiconductor memory 30 includes a first mode register 301, a third mode register 303, a data mask pin 310 and a first driving circuit 311, and the first driving circuit 311 is connected to the first mode register 301,
  • the third mode register 303 is connected to the data mask pin 310;
  • Data mask pin 310 configured to receive an input mask signal for writing data
  • the first driving circuit 311 is configured to, when the semiconductor memory 30 is in the preset test mode, if the fourth operation code in the first mode register 301 is in the first state, according to the third operation code in the third mode register 303, Control the impedance of the data mask pin 310 to the first value; or,
  • the impedance of the data mask pin 310 is controlled to be the second value.
  • the fourth operation code is used to indicate whether the data mask pin is enabled, and the third operation code is used to indicate whether the data mask pin is a test object in the preset test mode.
  • the preset test mode can be PODTM mode, allowing the host to test the pull-up impedance of the data mask pin or data pin.
  • the impedance of the data mask pin can be tested in the preset test mode to avoid circuit processing errors.
  • the semiconductor memory 30 further includes a second mode register 302 , and the second mode register 302 is connected to the first driving circuit 311 ; the first value includes a first impedance parameter and a second impedance parameter. , the second value refers to the high impedance state.
  • the first driving circuit 311 is specifically configured to control the data mask pin 310 through the first operation code in the first mode register 301 when the fourth operation code is in the first state and the third operation code is in the third state.
  • the impedance is the first impedance parameter; or, when the fourth operation code is in the first state and the third operation code is in the fourth state, the data mask pin is controlled by the second operation code in the second mode register 302
  • the impedance of 310 is the second impedance parameter; or, when the fourth operation code is in the second state, the data mask pin is controlled to be in a high impedance state through the first fixed level signal.
  • the first state indicates that the data mask pin is enabled
  • the second state indicates that the data mask pin is not enabled
  • the third state indicates that the data mask pin is the test object in the preset test mode
  • the fourth state indicates that the data mask pin is not enabled.
  • the semiconductor memory also includes at least one data pin 320
  • the data pin 320 is used to receive or output data
  • the first operation code is used to indicate at least one data pin.
  • the impedance of the pin 320 in the output driving state is the first impedance parameter
  • the second operation code is used to indicate that the impedance of the at least one data pin 320 in the termination state is the second impedance parameter.
  • the embodiment of the present disclosure provides an impedance control strategy for the data mask pin DM and the data pin DQ in the PODTM mode, and can test the impedance of the data mask pin DM in the PODTM mode to avoid circuit errors.
  • the semiconductor memory 30 also includes a first decoding module 304 and a second decoding module 305; wherein,
  • the first mode register 301 is configured to store and output the first operation code and the fourth operation code
  • the second mode register 302 is configured to store and output the second operation code
  • the third mode register 303 is configured to store and output the third operation code
  • the first decoding module 304 is configured to receive the third operation code, decode the third operation code, and output the first test flag signal;
  • the second decoding module 305 is configured to receive the fourth operation code, decode the fourth operation code, and output the enable control signal;
  • the first driving circuit 311 is configured to receive an enable control signal, a first test flag signal, a first fixed level signal, a first operation code and a second operation code; and when the semiconductor memory 30 is in the preset test mode, When the enable control signal is in the first level state, the impedance of the data mask pin 310 is controlled based on the first operation code or the second operation code according to the level state of the first test flag signal; or, when the enable control signal is enabled, the impedance of the data mask pin 310 is controlled based on the first operation code or the second operation code. When the control signal is in the second level state, the data mask pin 310 is controlled to be in the high impedance state through the first fixed level signal.
  • the enable control signal when the fourth operation code is in the first state, the enable control signal is in the first level state; when the fourth operation code is in the second state, the enable control signal is in the second level state.
  • the third operation code is in the third state, the first test flag signal is in the first level state, and when the third operation code is in the fourth state, the first test flag signal is in the second level state.
  • the semiconductor memory 30 further includes at least one second driving circuit 321 , and each second driving circuit 321 is connected to the first mode register 301 , the second mode register 302 and a data pin. 320 connections; among them,
  • the second driving circuit 321 is configured to control the corresponding data pin through the first operation code in the first mode register 301 if the corresponding data pin 320 is selected as the test object when the semiconductor memory 30 is in the preset test mode.
  • the impedance of the pin 320 is the first impedance parameter; or, if the corresponding data pin 320 is not the test object, the impedance of the corresponding data pin 320 is controlled to be the second impedance through the second operation code in the second mode register 302 parameter.
  • the third operation code in the third mode register 303 is also used to indicate whether the data pin is a test object in the preset test mode.
  • the second driving circuit 321 is also connected to the first decoding module 304 .
  • the first decoding module 304 is also configured to decode the third operation code and output at least one second test flag signal; wherein a second test flag signal is used to indicate whether a data pin is a test object;
  • the second driving circuit 321 is also configured to receive the corresponding second test flag signal, the first operation code and the second operation code; and when the semiconductor memory 30 enters the preset test mode, select according to the second test flag signal.
  • One of the first opcode and the second opcode controls the impedance of data pin 320 .
  • the first test flag signal is an internal flag signal introduced for the data mask pin 310 to indicate whether the data mask pin 310 is a test object in the PODTM mode; the second test flag signal is for the data pin 310.
  • the first test flag signal and the second test flag signal are both obtained by decoding according to the third operation code.
  • the impedance of the selected data mask pin or data pin is the first impedance parameter (essentially the pull-up output drive impedance), and the unselected data mask pin
  • the impedance of the pin or data pin is the second impedance parameter (essentially the termination impedance), thereby obtaining the impedance test result of the selected test object.
  • the data mask pin its impedance also depends on the enable control signal specified by DDR5.
  • the first opcode When the enable control signal is valid, the first opcode is allowed to control the impedance of the data mask pin to the first The impedance parameter, or the impedance that allows the second opcode to control the data mask pin is the second impedance parameter; when the enable control signal is invalid, the impedance of the control data mask pin is in a high impedance state.
  • the enable control signal when the enable control signal is invalid, the impedance of the control data mask pin is in a high impedance state.
  • the standard number of the first mode register is 5.
  • the first opcode refers to the 2nd to 1st opcodes stored in the first mode register, expressed as MR5 OP[2:1], and the fourth The opcode refers to the 5th bit opcode stored in the first mode register, expressed as MR5OP[5]; the standard number of the second mode register is 34, and the second opcode refers to the 2nd bit stored in the second mode register ⁇ The 0th bit opcode, expressed as MR34 OP[2:0]; the standard number of the third mode register is 61, the third opcode refers to the 4th ⁇ 0th bit opcode stored in the third mode register, Represented as MR61 OP[4:0].
  • the first decoding module 304 is used to receive the third operation code MR61 OP[4:0], and decode it to obtain the first test flag signal PODTM_DM_EN,
  • the second test flag signals PODTM_DQ0_EN ⁇ PODTM_DQ7_EN are respectively used to indicate whether the data pins DQL0 ⁇ DQL7 are test objects in PODTM.
  • the logic circuit in the first decoding module 304 is designed according to the aforementioned Table 1.
  • the following provides an exemplary specific structural description of the first driving circuit 311.
  • the semiconductor memory 30 is further configured to determine the first non-test state control signal, the second impedance control signal and the first calibration signal ZQ1_CODE[N-1:0], and the first calibration signal ZQ1_CODE[N -1:0] is used to calibrate the pull-up resistance value.
  • the first driving circuit 311 may include:
  • the first signal processing module 41 is configured to receive the first test flag signal PODTM_DM_EN, the enable control signal DM_enable, the first fixed level signal, the first operation code MR5 OP[2:1], and the second operation code MR34 OP[2 :0] and the first non-test state control signal; and when the semiconductor memory is in the preset test mode, based on the level state of the first test flag signal PODTM_DM_EN and the level state of the enable control signal DM_enable, based on the first fixed voltage
  • One of the flat signal, the first operation code MR5 OP[2:1] and the second operation code MR34 OP[2:0] outputs the first impedance control signal; or, when the semiconductor memory is not in the preset test mode, output a first impedance control signal according to the first non-test state control signal;
  • the first logic module 42 is configured to receive the first impedance control signal, the second impedance control signal and the first calibration signal ZQ1_CODE[N-1:0];
  • the calibration signal ZQ1_CODE[N-1:0] is selected and logically combined to output the first target signal PU1_MAIN_CODE;
  • the first driving module 43 includes a plurality of first impedance units, is configured to receive the first target signal PU1_MAIN_CODE, and uses the first target signal PU1_MAIN_CODE to control the plurality of first impedance units to control the impedance of the data mask pin 310 .
  • the data mask pin 310 only supports the Write function and does not need to output data to the outside. In the terminal state, it only involves the level pull-up function and not the level pull-down function. Therefore, there is only control in the first drive circuit 311
  • the first impedance control signal and the second impedance control signal of the level pull-up function do not involve related signals that control the level pull-down function.
  • the pull-up resistance value of each first impedance unit should be a standard resistance value. However, as environmental parameters such as temperature and voltage change in the actual working environment, the resistance value of the first impedance unit will also change accordingly.
  • the first calibration signal ZQ1_CODE[N-1:0] is used to calibrate the pull-up resistance value of each first impedance unit to the standard resistance value.
  • all first impedance units share the first calibration signal ZQ1_CODE[N-1:0].
  • the first impedance control signal and the second impedance control signal respectively correspond to two attributes, namely write-related attributes and read-related attributes. It should be understood that in the non-PODTM mode, according to the actual working state, one of the first impedance control signal and the second impedance control signal is valid, which is performed with the first calibration signal ZQ1_CODE[N-1:0] After combination, the first target signal PU1_MAIN_CODE is obtained; on the contrary, in PODTM mode, the second impedance control signal is fixed and invalid, and is obtained by combining the first impedance control signal and the first calibration signal ZQ1_CODE[N-1:0] The first target signal PU1_MAIN_CODE.
  • the valid signal among the first impedance control signal and the second impedance control signal is used to turn on or off the level pull-up function of the first impedance unit
  • the first calibration signal ZQ1_CODE[N-1:0] is used to turn on or off the level pull-up function of the first impedance unit.
  • the resistance value of the first impedance unit is calibrated to a standard resistance value.
  • the first signal processing module 41 includes:
  • the third decoding module 411 is configured to receive the first operation code MR5 OP[2:1], decode the first operation code, and output the first decoding signal RONpu_CODE[M:0];
  • the fourth decoding module 412 is configured to receive the second operation code MR34 OP[2:0], decode the second operation code, and output the second decoding signal RTT_CODE[M:0];
  • the first selection module 413 is configured to receive the first test flag signal PODTM_DM_EN, the first decoding signal RONpu_CODE[M:0] and the second decoding signal RTT_CODE[M:0]; and according to the voltage of the first test flag signal PODTM_DM_EN In the flat state, select one of the first decoding signal RONpu_CODE[M:0] and the second decoding signal RTT_CODE[M:0] to output the first preselected signal;
  • the second selection module 414 is configured to receive the enable control signal DM_enable, the first preselection signal and the first fixed level signal; and select the first preselection signal and the first fixed level signal according to the level state of the enable control signal DM_enable. One of them outputs the first test state control signal;
  • the third selection module 415 is configured to receive the test enable signal PODTM_EN, the first test state control signal and the first non-test state control signal; and select the first test state control signal and the first test state control signal according to the level state of the test enable signal PODTM_EN.
  • One of the first non-test state control signals outputs a first impedance control signal; wherein the test enable signal is used to indicate whether the semiconductor memory is in a preset test mode.
  • test enable signal PODTM_EN is used to indicate whether the semiconductor memory is in the preset test mode PODTM, which is also decoded according to the third control code MR61 OP[4:0], as shown in the aforementioned Table 1, in MR61 OP
  • the test enable signal PODTM_EN is in the first level state (for example, logic "1 ")
  • test enable signal PODTM_EN is in the first level state. If the first test flag signal and The second test flag signals are all in the second level state, and the test enable signal PODTM_EN is in the second level state.
  • the logic circuit in the third decoding module 411 is designed according to the aforementioned Table 2, that is, the first decoding signal is used to represent the resistance value of the driving impedance Ron (first impedance parameter), and the fourth decoding module
  • the logic circuit in 412 is designed according to the aforementioned Table 3, that is, the second decoding signal is used to represent the resistance value of the termination impedance RTT (the second impedance parameter).
  • M is a positive integer, and its specific value needs to be determined based on the actual work scenario.
  • the first driving circuit 311 shown in FIG. 6 there are two specific implementations based on different definitions of the first non-test state control signal and the second impedance control signal.
  • the first non-test state control signal is used to indicate the impedance of the data mask pin in other than the preset test state
  • the second impedance control signal is used to indicate the impedance of the data pin in the output driving state.
  • impedance control in PODTM mode is achieved by merging the signal control strategy of the data mask pin in PODTM mode into the signal control strategy of writing related attributes.
  • the first impedance control signal is represented by ODT_MUX[M:0]
  • the second impedance control signal is represented by IMPpu_CODE[M:0].
  • the first driving circuit 311 in Figure 7 also includes a first pre-processing module 44 and a second pre-processing module 45.
  • the first pre-processing module 44 is used to process the first operation code MR5 OP[ 2:1] is decoded to obtain the second impedance control signal IMPpu_CODE[M:0], and the second preprocessing module 45 is used to obtain the second impedance control signal IMPpu_CODE[M:0] according to MR34[5:3] related to RTT_WR, MR35[2:0] related to RTT_NOM_WR, and MR35[5:3] of RTT_NOM_RD, MR34[2:0] involving RTT_PARK, and MR33[5:3] involving DQS_RTT_PARK determine the first non-test state control signal.
  • test enable signal PODTM_EN is logic "1". If the semiconductor memory 30 is not in the PODTM mode, the test enable signal PODTM_EN is logic "0"; if the data If the mask pin 310 is a test object in the PODTM mode, the first test flag signal PODTM_DM_EN is logic "1". If the data mask pin 310 is not a test object in the PODTM mode, the first test flag signal PODTM_DM_EN is logic "1".
  • the fixed level signal is represented by VDD, and the first fixed level signal VDD indicates to turn off the level pull-up function of all first impedance units. It should be understood that the specific value of the first fixed level signal depends on the logic principle of the circuit and can be adjusted according to the corresponding circuit logic.
  • the enable control signal DM_enable indicates to enable the data mask pin 310, the semiconductor memory 30 enters the PODTM mode and the data mask pin 310 is the test object.
  • the first selection module 413 outputs the first decoding signal RONpu_CODE[M:0] to obtain the first preselection signal; since the enable control signal DM_enable is logic "1", the second selection module 414 outputs the first preselection signal to obtain the first test state control signal; since the test enable signal PODTM_EN is logic "1", the third selection module 415 outputs the first test state control signal.
  • the first impedance control signal ODT_MUX[M:0] is obtained.
  • the second impedance control signal IMPpu_CODE[M:0] in the PODTM mode is fixedly invalid, so the first logic module 42 actually converts the first impedance control signal ODT_MUX[M:0] and the first calibration signal ZQ1_CODE [N-1:0] are logically combined to obtain the first target signal PU1_MAIN_CODE, and then the impedance of the data mask pin 310 is controlled to be the first impedance parameter.
  • the invalidation of the second impedance control signal IMPpu_CODE[M:0] can be achieved in at least two ways: adding corresponding signal blocking logic in the first preprocessing module 44, or adding corresponding signal blocking logic in the first logic module 42. Signal blocking logic.
  • the impedance of the data mask pin 310 is actually controlled by the first operation code MR5 OP[2:1], specifically the first impedance parameter.
  • the enable control signal DM_enable indicates that the data mask pin 310 is enabled, the semiconductor memory 30 enters the PODTM mode and the data mask pin 310 is not a test object.
  • the first selection module 413 outputs the second decoding signal RTT_CODE[M:0] to obtain the first preselection signal; since the enable control signal DM_enable is logic "1", the second selection module 414 outputs the first preselection signal to obtain the first test state control signal; since the test enable signal PODTM_EN is logic "1", the third selection module 415 outputs the first test state control signal.
  • the first impedance control signal ODT_MUX[M:0] is obtained.
  • the second impedance control signal IMPpu_CODE[M:0] in the PODTM mode is fixedly invalid, so the first logic module 42 actually converts the first impedance control signal ODT_MUX[M:0] and the first calibration signal ZQ1_CODE[ N-1:0] are logically combined to obtain the first target signal PU1_MAIN_CODE, and then the impedance of the data mask pin 310 is controlled to be the second impedance parameter.
  • the impedance of data mask pin 310 is actually controlled by the second operation code MR34 OP[2:0], specifically the second impedance parameter.
  • the enable control signal DM_enable indicates that the data mask pin 310 is not enabled, and the semiconductor memory 30 enters the PODTM mode.
  • the second selection module 414 outputs the first fixed level signal VDD to obtain the first test state control signal; because the test enable signal PODTM_EN is logic "1" , the third selection module 415 outputs the first test state control signal to obtain the first impedance control signal ODT_MUX[M:0].
  • the second impedance control signal IMPpu_CODE[M:0] in the PODTM mode is fixedly invalid, so the first logic module 42 actually converts the first impedance control signal ODT_MUX[M:0] and the first calibration signal ZQ1_CODE[ N-1:0] perform logical combination to obtain the first target signal PU1_MAIN_CODE. Since the first fixed level signal VDD indicates to turn off the level pull-up function of all first impedance units, the first target signal PU1_MAIN_CODE will control the first driving module 43 to be in a disconnected state, so the data mask pin 310 is in a high impedance state. Status Hi-Z.
  • the impedance of the data mask pin 310 is actually controlled by the first fixed level signal VDD, specifically the high impedance state Hi-Z.
  • Working scenario four the semiconductor memory 30 does not enter the PODTM mode.
  • the third selection module 415 outputs the first non-test state control signal determined by the second preprocessing module 45 to obtain the first impedance control signal ODT_MUX[M:0 ].
  • the second impedance control signal IMPpu_CODE[M:0] in the non-PODTM mode is invalid and the first impedance control signal ODT_MUX[M:0] is valid, so the first logic module 42 will
  • the first impedance control signal ODT_MUX[M:0] is combined with the first calibration signal ZQ1_CODE[N-1:0] to obtain the first target signal PU1_MAIN_CODE, thereby controlling the impedance of the data mask pin 310 .
  • the impedance of the data mask pin 310 is actually controlled by the second preprocessing module 45, depending on actual requirements.
  • the first non-test state control signal is used to indicate the impedance of the data pin in the output driving state
  • the second impedance control signal is used to indicate the data mask pin in the output drive state other than the preset test state. impedance. That is to say, impedance control in PODTM mode is achieved by merging the signal control strategy of the data mask pin in PODTM mode into the signal control strategy of reading related attributes.
  • the semiconductor memory 30 in FIG. 8 also includes a first pre-processing module 44 and a second pre-processing module 45 .
  • the enable control signal DM_enable indicates to enable the data mask pin 310, the semiconductor memory 30 enters the PODTM mode and the data mask pin 310 is the test object.
  • the first selection module 413 outputs the first decoding signal RONpu_CODE[M:0] to obtain the first preselection signal; since the enable control signal DM_enable is logic "1", the second selection module 414 outputs the first preselection signal to obtain the first test state control signal; since the test enable signal PODTM_EN is logic "1", the third selection module 415 outputs the first test state control signal.
  • the first impedance control signal IMPpu_CODE[M: 0] is obtained.
  • the second impedance control signal ODT_CTRL[M:0] in the PODTM mode is fixedly invalid, so the first logic module 42 actually converts the first impedance control signal IMPpu_CODE[M:0] and the first calibration signal ZQ1_CODE [N-1:0] are logically combined to obtain the first target signal PU1_MAIN_CODE, and then the impedance of the data mask pin 310 is controlled to be the first impedance parameter.
  • the impedance of the data mask pin 310 is still controlled by the first operation code MR5 OP[2:1], specifically the first impedance parameter.
  • the enable control signal DM_enable indicates that the data mask pin 310 is enabled, the semiconductor memory 30 enters the PODTM mode and the data mask pin 310 is not a test object.
  • the first selection module 413 outputs the second decoding signal RTT_CODE[M:0] to obtain the first preselection signal; since the enable control signal DM_enable is logic "1", the second selection module 414 outputs the first preselection signal to obtain the first test state control signal; since the test enable signal PODTM_EN is logic "1", the third selection module 415 outputs the first test state control signal.
  • the first impedance control signal IMPpu_CODE[M: 0] is obtained.
  • the second impedance control signal ODT_CTRL in the PODTM mode is fixedly invalid, so the first logic module 42 actually converts the first impedance control signal IMPpu_CODE[M:0] and the first calibration signal ZQ1_CODE[N-1: 0] perform logical combination to obtain the first target signal PU1_MAIN_CODE, and then control the impedance of the data mask pin 310 to be the second impedance parameter.
  • the impedance of the data mask pin 310 is still controlled by the second operation code MR34 OP[2:0], specifically the second impedance parameter.
  • the enable control signal DM_enable indicates that the data mask pin 310 is not enabled, and the semiconductor memory 30 enters the PODTM mode.
  • the second selection module 414 outputs the first fixed level signal VDD to obtain the first test state control signal; because the test enable signal PODTM_EN is logic "1" , the third selection module 415 outputs the first test state control signal to obtain the first impedance control signal IMPpu_CODE[M: 0].
  • the second impedance control signal ODT_CTRL in the PODTM mode is fixed and invalid, so the first logic module 42 actually converts the first impedance control signal IMPpu_CODE[M:0] and the first calibration signal ZQ1_CODE[N-1:0 ] perform logical combination to obtain the first target signal PU1_MAIN_CODE. Since the first fixed level signal VDD indicates to turn off the level pull-up function of all first impedance units, the first target signal PU1_MAIN_CODE will control the first driving module 43 to be in a disconnected state, so the data mask pin 310 is in a high impedance state. StatusHi-Z.
  • the impedance of the data mask pin 310 is still controlled by the first fixed level signal VDD, specifically the high impedance state Hi-Z.
  • Working scenario four the semiconductor memory 30 does not enter the PODTM mode.
  • the third selection module 415 outputs the first non-test state control signal determined by the first preprocessing module 44 to obtain the first impedance control signal IMPpu_CODE [M: 0 ], and at the same time, the second preprocessing module 45 outputs the second impedance control signal ODT_CTRL[M:0].
  • the first impedance control signal IMPpu_CODE[M:0] in non-PODTM mode is invalid and the second impedance control signal ODT_CTRL[M:0] is valid, so the first logic
  • the module 42 combines the second impedance control signal ODT_CTRL[M:0] and the first calibration signal ZQ1_CODE[N-1:0] to obtain the first target signal PU1_MAIN_CODE, and then controls the impedance of the data mask pin 310.
  • the impedance of the data mask pin 310 is also controlled by the second preprocessing module 45, depending on actual requirements.
  • the signal processing process in the first driving circuit 311 will be described below with reference to FIG. 7 or FIG. 8 .
  • the first decoding signal RONpu_CODE[M:0], the second decoding signal RTT_CODE[M:0], the first preselection signal, the first fixed level signal , the first test state control signal, the first non-test state control signal and the first impedance control signal all include (M+1) bit signals, expressed as [M:0], and the first selection module 413 includes (M+1) first data selectors, the second selection module 414 includes (M+1) second data selectors, and the third selection module 415 includes (M+1) third data selectors; wherein, one first data selector
  • the input terminals of the device respectively receive a sub-signal of the first decoding signal RONpu_CODE[M:0] and a sub-signal of the second decoding signal RTT_CODE[M:0], and the output terminal of a first data selector is used for output A sub-signal of the first pre-selected signal, the control terminals of all first data selectors receive the first
  • the first test state control signal is represented by the first test state control signal [M:0]
  • the first preselected signal is represented by the first preselected signal [M:0]
  • the first fixed level signal is represented by VDD.
  • the first non-test state control signal is represented by the first non-test state control signal [M: 0]
  • the first impedance control signal is represented by the first impedance control signal [M: 0].
  • the first first data selector receives RONpu_CODE[0], RTT_CODE[0] and PODTM_DM_EN respectively, and selects one of RONpu_CODE[0] and RTT_CODE[0] according to PODTM_DM_EN to output the first preselection signal [0];
  • the first second data selector receives the first preselection signal [0], VDD[0] and DM_enable respectively, and selects one of the first preselection signal [0] and VDD[0] according to DM_enable to output the first test state Control signal [0];
  • the first third data selector receives the first test state control signal [0], the first non-test state control signal [0] and PODTM_EN respectively, and selects the first test state control signal [ according to PODTM_EN 0] and one of the first non-test state control signal [0] outputs the first impedance control signal [0], and the others can be understood by reference.
  • the second impedance control signal includes (M+1)-bit sub-signals
  • the first calibration signal ZQ1_CODE[N-1:0] includes N-bit sub-signals.
  • the first target signal includes A group of sub-signals, and each group of sub-signals includes N-bit sub-signals.
  • the first group of signals in the first target signal is represented by PU1_MAIN_CODE_1[N-1:0]
  • the second group of signals in the first target signal is represented by PU1_MAIN_CODE_1[N-1:0].
  • the signal is represented as PU1_MAIN_CODE_2[N-1:0]...
  • the A-th group of signals in the first target signal is represented as PU1_MAIN_CODE_A[N-1:0].
  • the first driving module 53 includes A first impedance units, and each first impedance unit is used to receive a group of sub-signals in the first target signal PU1_MAIN_CODE, that is, the first first impedance unit is used to receive PU1_MAIN_CODE_1[N- 1:0], the 2nd first impedance unit is used to receive PU1_MAIN_CODE_2[N-1:0]...The Ath first impedance unit is used to receive PU1_MAIN_CODE_A[N-1:0].
  • the first logic module 42 is specifically configured to determine whether the level pull-up function of at least one first impedance unit is enabled according to the first impedance control signal and the second impedance control signal; and, When the level pull-up function of the a-th first impedance unit is enabled, the level state of the a-th group of sub-signals in the first target signal PU1_MAIN_CODE is determined according to the first calibration signal to control the a-th first impedance unit.
  • the resistance value is the standard resistance value; or, without enabling the level pull-up function of the a-th first impedance unit, it is determined that the a-th group of sub-signals in the first target signal PU1_MAIN_CODE are all in the first level state ( It needs to be determined based on the actual circuit logic and does not constitute a relevant restriction); among them, a, N, and A are all integers, a is less than or equal to A, and (M+1) is less than or equal to A.
  • first logic module 42 there is only one valid signal among the first impedance control signal and the second impedance control signal.
  • M+1 ⁇ A one sub-signal in the effective signal controls whether the level pull-up function of one or more first impedance units is enabled.
  • multiple first impedance units are connected in parallel, and each first impedance unit can provide a standard resistance value RZQ.
  • the pull-up impedance of the data mask pin 310 needs to be adjusted to RZQ/2, the level pull-up functions of the two first impedance units are turned on, and the level pull-up functions of the remaining first impedance units are turned off; if The pull-up impedance of data mask pin 310 needs to be adjusted to RZQ/3, then enable the level pull-up function of 3 first impedance units, and turn off the level pull-up function of the remaining first impedance units.
  • RZQ/2 the level pull-up functions of the two first impedance units are turned on, and the level pull-up functions of the remaining first impedance units are turned off; if The pull-up impedance of data mask pin 310 needs to be adjusted to RZQ/3, then enable the level pull-up function of 3 first impedance units, and turn off the level pull-up function of the remaining first impedance units.
  • IMPpu_CODE[0] controls the first impedance control signal.
  • IMPpu_CODE[1] controls the 2nd first impedance unit
  • IMPpu_CODE[6] controls the 7th first impedance unit.
  • the level values of each of the sub-signals to the 3rd group of sub-signals are all in the first level state, and the level values of each group of sub-signals in the 4th group of sub-signals to the 7th group of sub-signals are all the same as the level of the first calibration signal.
  • the flat values are corresponding to the same, so that the 1st first impedance unit to the 3rd first impedance unit are all in the off state, and the pull-up resistance values of the 4th first impedance unit to the 7th first impedance unit are are both RZQ, so the pull-up impedance of data mask pin 310 is RZQ/4. Please refer to other situations for understanding.
  • IMPpu_CODE[3:0] controls The first first impedance unit
  • IMPpu_CODE[1] controls the second first impedance unit and the third first impedance unit
  • IMPpu_CODE[2] controls the fourth first impedance unit and the fifth impedance unit
  • IMPpu_CODE[ 3] Control the 6th first impedance unit and the 7th first impedance unit.
  • the level value of each group of sub-signals in the first target signal is the same as the level value of the first calibration signal, so that the 7 first impedance units
  • the pull-up resistance value is RZQ, so the pull-up resistance of the data mask pin 310 is RZQ/7;
  • the respective level values of the signals are all in the first level state, and the level values of each group of sub-signals in the 4th group of sub-signals to the 7th group of sub-signals are corresponding to the same level value of the first calibration signal.
  • the pull-up impedance of mask pin 310 is RZQ/4. Please refer to other situations for understanding.
  • the first calibration signal is used to calibrate the pull-up resistance value of the first impedance unit to the standard resistance value; conversely, if the first impedance unit is not enabled, the pull-up resistance value of the first impedance unit is calibrated to the standard resistance value.
  • the level pull-up function of the impedance unit uses a fixed signal in a first level state to disconnect the relevant circuit of the first impedance unit.
  • each first impedance unit includes N first switch tubes (such as the first switch tube 431 in Figure 7 or Figure 8), N second switches tube (such as the second switch tube 432 in Figure 7 or Figure 8) and 2N first resistors (such as the first resistor 433 in Figure 7 or Figure 8), the nth first in the ath first impedance unit
  • the control end of the switch tube is connected to the n-th sub-signal in the a-th group of sub-signals in the first target signal.
  • the first end of a first switch tube is connected to the first end of a first resistor.
  • a first switch tube The second end of the second switch tube is connected to the power signal; the control end of a second switch tube is connected to the second fixed level signal, the first end of a second switch tube is connected to the ground signal VSS, and the second end of the second switch tube is connected to the ground signal VSS.
  • the first end of the first resistor is connected to the first end of the first resistor, and the second end of the 2N first resistors is connected to the data mask pin 310 .
  • n is less than or equal to N.
  • the data mask pin 310 does not support the Read function, there is no need to enable the level pull-down function, so the second fixed level signal is used to turn off the second switch transistor, and its specific value can be determined according to the actual circuit conditions.
  • the first first impedance unit is used to receive the first group of sub-signals PU1_MAIN_CODE_1[N-1 in the first target signal :0], and PU1_MAIN_CODE_1[N-1:0] includes N sub-signals of PU1_MAIN_CODE_1[0], PU1_MAIN_CODE_1[1]...PU1_MAIN_CODE_1[N-1], each sub-signal is used to control a first switching tube.
  • the working state is to control the first impedance unit to perform the level pull-up function with a standard resistance value or not to perform the level pull-up function.
  • the first first impedance unit shows three first switch tubes (only one first switch tube 431 is labeled), three second switch tubes (only one first switch tube 431 is labeled The second switch tube 432 is numbered) and 6 first resistors (only one first resistor 433 is numbered), but in the actual scenario, the number of first switch tubes/second switch tubes/first resistors can be More or less.
  • the data mask pin 310 only supports the data writing function and provides termination impedance, so there is no need to perform a level pull-down function. Therefore, the first ends of all the second switch tubes are connected to the second fixed level signal, which is equivalent to that all the second switch tubes are not conductive.
  • the second fixed level signal may be the ground signal VSS, but its specific level value needs to be determined based on circuit logic, and is not limited by the embodiments of this disclosure.
  • the following provides an exemplary specific structural description of the second driving circuit 321. It should be understood that although certain signals in the second driving circuit 321 and certain signals in the first driving circuit 311 have different Chinese names, the sources and waveforms of the signals are basically the same, so the same English names are used.
  • the semiconductor memory 30 is further configured to determine the third non-test state control signal, the fourth impedance control signal, the fifth impedance control signal, the second calibration signal ZQ2_CODE[N-1:0] and the third Calibration signal ZQ3_CODE[N-1:0].
  • the second driving circuit 412 may include:
  • the second signal processing module 51 is configured to receive the second test flag signal PODTM_DQ_EN (such as the aforementioned PODTM_DQ0_EN, or PODTM_DQ1_EN... or PODTM_DQ7_EN), the first operation code MR5 OP[2:1], and the second operation code MR34 OP[2 :0] and the third non-test state control signal; and when the semiconductor memory 30 is in the preset test mode, according to the second test flag signal PODTM_DQ_EN, based on the first operation code MR5 OP[2:1] and the second operation code MR34 One of OP[2:0] outputs a third impedance control signal; or, when the semiconductor memory 30 is not in the preset test mode, outputs a third impedance control signal based on the third non-test state control signal;
  • PODTM_DQ_EN such as the aforementioned PODTM_DQ0_EN, or PODTM_DQ1_EN... or P
  • the second logic module 521 is configured to receive the third impedance control signal, the fourth impedance control signal and the second calibration signal ZQ2_CODE[N-1:0];
  • the calibration signal ZQ2_CODE[N-1:0] is selected and logically combined to output the second target signal PU2_MAIN_CODE;
  • the third logic module 522 is configured to receive the fifth impedance control signal and the third calibration signal ZQ3_CODE[N-1:0]; and perform logic on the fifth impedance control signal and the third calibration signal ZQ3_CODE[N-1:0]. Combined processing, output the third target signal PD_MAIN_CODE;
  • the second driving module 53 includes a plurality of second impedance units and is configured to receive the second target signal PU2_MAIN_CODE and the third target signal PD_MAIN_CODE; and use the second target signal PU2_MAIN_CODE and the third target signal PD_MAIN_CODE to perform operation on the plurality of second impedance units. control to control the impedance of the corresponding data pin 320.
  • each data pin 320 corresponds to its own second driving circuit 321.
  • This embodiment of the present disclosure only takes one second driving circuit 321 as an example for explanation.
  • the data pin 320 supports the Write function and the Read function, and involves both the level pull-up function and the level pull-down function. Therefore, there are not only the third impedance control signal and the third impedance control signal that controls the level pull-up function in the second driving circuit 321. There are four impedance control signals, and there is also a fifth impedance control signal that controls the level pull-down function.
  • the second calibration signal ZQ2_CODE[N-1:0] is used to calibrate the pull-up resistance value, that is, the second calibration signal ZQ2_CODE[N-1:0] is used to calibrate the pull-up resistance value of each second impedance unit.
  • the resistance value is calibrated to the standard resistance value.
  • the third calibration signal ZQ3_CODE[N-1:0] is used to calibrate the pull-down resistance value, that is, the third calibration signal ZQ3_CODE[N-1:0] is used to calibrate the pull-down resistance value of each second impedance unit to the standard resistance value.
  • the first calibration signal ZQ1_CODE[N-1:0] and the second calibration signal ZQ2_CODE[N-1:0] are both used to calibrate the pull-up resistance value, in some embodiments, the first impedance unit and The deviation of the second impedance unit is within the error allowable range, so the first calibration signal ZQ1_CODE[N-1:0] and the second calibration signal ZQ2_CODE[N-1:0] may be the same signal.
  • the second logic module 521 combines the effective signal among the third impedance control signal and the fourth impedance control signal with the second calibration signal ZQ2_CODE[N-1:0 ] are combined to form a second target signal PU2_MAIN_CODE used to control the level pull-up function of the second impedance unit 53 .
  • the circuit structure and signal processing process of this part of the circuit can be understood correspondingly with reference to the first driving circuit 311, and will not be described again here.
  • the second driving circuit 321 also combines the fifth impedance control signal and the third calibration signal ZQ3_CODE[N-1:0] through the third logic module 522 to form a signal for controlling the second impedance unit 53
  • the third target signal PD_MAIN_CODE of the level pull-down function is also combines the fifth impedance control signal and the third calibration signal ZQ3_CODE[N-1:0] through the third logic module 522 to form a signal for controlling the second impedance unit 53.
  • the second signal processing module 51 may include:
  • the fifth decoding module 511 is configured to receive the first operation code MR5 OP[2:1], decode the first operation code MR5 OP[2:1], and output the third decoding signal RONpu_CODE[M:0 ];
  • the sixth decoding module 512 is configured to receive the second operation code MR34 OP[2:0], decode the second operation code MR34 OP[2:0], and output the fourth decoding signal RTT_CODE[M:0 ];
  • the fourth selection module 513 is configured to receive the second test flag signal PODTM_DQ_EN, the third decoding signal RONpu_CODE[M:0] and the fourth decoding signal RTT_CODE[M:0]; and select according to the second test flag signal PODTM_DQ_EN.
  • One of the third decoding signal RONpu_CODE[M:0] and the fourth decoding signal RTT_CODE[M:0] outputs a third test state control signal;
  • the fifth selection module 514 is configured to receive the test enable signal PODTM_EN, the third test state control signal and the third non-test state control signal; and select the third test state control signal and the third non-test state control signal according to the test enable signal PODTM_EN.
  • One of the state control signals outputs a third impedance control signal; wherein the test enable signal PODTM_EN is used to indicate whether the semiconductor memory 30 is in a preset test mode.
  • the third non-test state control signal is used to indicate the impedance of the corresponding data pin in the terminal state
  • the fourth impedance control signal and the fifth impedance control signal are jointly used to indicate the corresponding data pin in the output state.
  • the impedance of the driving state. That is to say, impedance control in PODTM mode is achieved by merging the signal control strategy of the data pin in PODTM mode into the signal control strategy of writing related attributes.
  • the third impedance control signal is represented by ODT_MUX[M:0]
  • the fourth impedance control signal is represented by IMPpu_CODE[M:0]
  • the fifth impedance control signal is represented by IMPpd_CODE[M:0] .
  • the second driving circuit 321 in Figure 10 also includes a third pre-processing module 54 and a fourth pre-processing module 55.
  • the third pre-processing module 44 is used to process the first operation code MR5 OP [ 2:1] is decoded to obtain the fourth impedance control signal IMPpu_CODE[M:0].
  • the fourth preprocessing module 55 is used to obtain the fourth impedance control signal IMPpu_CODE[M:0] according to MR34[5:3] related to RTT_WR, MR35[2:0] related to RTT_NOM_WR, and MR35[5:3] of RTT_NOM_RD, MR34[2:0] related to RTT_PARK, and MR33[5:3] related to DQS_RTT_PARK determine the third non-test state control signal.
  • test enable signal PODTM_EN is logic "1"; if the corresponding data pin 320 is the test object of the PODTM mode, the corresponding first test flag signal PODTM_DQ_EN is logic "1".
  • the basic working principle of the second driving circuit 321 in FIG. 10 is roughly the same as the working principle of the first driving circuit 311 in FIG. 7. Refer to the foregoing description of FIG. 7 for corresponding understanding, and the embodiments of the present disclosure will not be described in detail. .
  • the data pin 320 is generally in an enabled state in the normal operating mode, the DDR5 SPEC does not set a signal for controlling whether the data pin 320 is enabled, so the second driving circuit 321 in Figure 10 Compared with the first driving circuit 311 in FIG. 7 , there is one less selection module.
  • the second driving circuit 321 in FIG. 10 has more control over the level pull-down impedance. part, please refer to the subsequent description for its signal processing principle.
  • the third non-test state control signal and the fifth impedance control signal are jointly used to indicate the impedance of the corresponding data pin in the output driving state, and the fourth impedance control signal is used to indicate the corresponding data pin.
  • Impedance in the final state That is to say, impedance control in PODTM mode is achieved by merging the signal control strategy of the data pin in PODTM mode into the signal control strategy of reading related attributes.
  • the semiconductor memory 30 in FIG. 11 also includes a third pre-processing module 54 and a fourth pre-processing module 55 .
  • the working principles of the second driving circuit 321 in FIG. 11 and the first driving circuit 311 in FIG. 8 are substantially the same.
  • the corresponding understanding can be understood with reference to the foregoing description of FIG. 8 , and the embodiments of the present disclosure will not be described again.
  • the second driving circuit 321 in FIG. 11 has one less selection module than the first driving circuit 311 in FIG. 8
  • the second driving circuit 321 in FIG. 11 has one less selection module than the first driving circuit 311 in FIG. 8
  • 311 has an additional control part for level pull-down impedance. Please refer to the subsequent description for its signal processing principle.
  • the signal processing process in the second driving circuit 321 will be described below with reference to FIG. 10 or FIG. 11 .
  • the third decoding signal RONpu_CODE[M:0], the fourth decoding signal RTT_CODE[M:0], the third test state control signal, the third non-test state control signal and the third impedance control signal Both include (M+1) bit signals
  • an output end of a fifth data selector is used to output a bit signal of the third impedance control signal, and all control ends of the fifth data selector receive test Enable signal PODTM_EN.
  • the third test state control signal is represented by the third test state control signal [M:0]
  • the third non-test state control signal is represented by the third non-test state control signal [M:0]
  • the third impedance The control signal is represented as the third impedance control signal [M:0].
  • the first fourth data selector receives RONpu_CODE[0], RTT_CODE[0] and PODTM_DQ_EN respectively, and selects one of RONpu_CODE[0] and RTT_CODE[0] according to PODTM_DQ_EN to output the third test state control signal [0 ]
  • the first fifth data selector receives the third test state control signal [0], the third non-test state control signal [0] and PODTM_EN respectively, and selects the third test state control signal [0] and the third test state control signal [0] according to PODTM_EN.
  • One of the three non-test state control signals [0] outputs the third impedance control signal [0], and the others can be understood by reference.
  • the fourth impedance control signal includes (M+1) bit signals
  • the second calibration signal ZQ2_CODE[N-1:0] and the third calibration signal ZQ3_CODE[N-1:0] both include N-bit sub-signals.
  • the second target signal PU2_MAIN_CODE and the third target signal PD_MAIN_CODE both include A group of sub-signals
  • each group of sub-signals includes N-bit sub-signals.
  • the second driving module 53 includes A second impedance units, and each second impedance unit is used to receive a group of sub-signals in the second target signal PU2_MAIN_CODE and a group of sub-signals in the third target signal PD_MAIN_CODE.
  • the first second impedance unit is used to receive PU2_MAIN_CODE_1[N-1:0] and PD_MAIN_CODE_1[N-1:0]
  • the second second impedance unit is used to receive PU2_MAIN_CODE_2[N-1:0] and PD_MAIN_CODE_2[N-1:0]...
  • the A-th second impedance unit is used to receive PU2_MAIN_CODE_A[N-1:0] and PD_MAIN_CODE_A[N-1:0].
  • the second logic module 521 is specifically configured to determine whether the level pull-up function of at least one second impedance unit is enabled according to the third impedance control signal and the fourth impedance control signal; and when the a-th second impedance is enabled, In the case of the level pull-up function of the unit, the level state of the a-th group of sub-signals in the second target signal PU2_MAIN_CODE is determined according to the second calibration signal ZQ2_CODE[N-1:0] to control the a-th second impedance unit
  • the resistance value is the standard resistance value; or, without enabling the level pull-up function of the a-th second impedance unit, determine that the a-th group of sub-signals in the second target signal PU2_MAIN_CODE are all in the first level state ;
  • the third logic module 522 is specifically configured to determine whether the level pull-down function of at least one second impedance unit is enabled according to the fifth impedance control signal; and, when the level pull-
  • the second logic module 521 combines the effective signal among the third impedance control signal and the fourth impedance control signal with the second calibration signal ZQ2_CODE[N-1:0] to obtain the second target signal PU2_MAIN_CODE , thereby controlling the level pull-up function of the second impedance unit.
  • the second logic module 521 has substantially the same structure and function as the first logic module 42. For its working principle, please refer to the foregoing description of the first logic module 42 and will not be described again here.
  • the third logic module 533 is used to combine the fifth impedance control signal IMPpd_CODE[M:0] and the third calibration signal ZQ3_CODE[N-1:0] to obtain the third target signal PD_MAIN_CODE, and then control the voltage of the second impedance unit. Flat drop-down function.
  • a bit signal of the fifth impedance control signal IMPpd_CODE[M:0] controls whether the level pull-down function of one or more second impedance units is enabled. On this basis, if the level pull-down function of a certain second impedance unit function is enabled, the third calibration signal ZQ3_CODE[N-1:0] is used to calibrate the pull-down resistance value of the second impedance unit to the standard resistance value.
  • the level pull-down function is performed; conversely, if the pull-down function of the second impedance unit is not enabled, the fixed signal in the second level state is used to disconnect the relevant circuit of the second impedance unit.
  • each second impedance unit includes N third switching transistors (for example, the third switching transistor 531 in FIG. 10 or FIG. 11 ), N fourth switching transistors (for example, the third switching transistor 531 in FIG. 10 or FIG. 11 ).
  • the fourth switch tube 532) and 2N second resistors for example, the second resistor 533 in Figure 10 or Figure 11
  • the n-th sub-signal in the a-th group of sub-signals in the target signal is connected, the first end of a third switch tube is connected to the first end of a second resistor, and the second end of a third switch tube is connected to the power signal ;
  • the control terminal of the n-th fourth switch tube in the a-th second impedance unit is connected to the n-th sub-signal in the a-th group of sub-signals in the third target signal, and the first terminal of a fourth switch tube is connected to the ground signal
  • the first second impedance unit is used to receive the first group of sub-signals PU2_MAIN_CODE_1[N-1 in the second target signal :0] and the first group of sub-signals PD_MAIN_CODE_1[N-1:0] in the third target signal.
  • PU2_MAIN_CODE_1[N-1:0] includes sub-signals such as PU2_MAIN_CODE_1[0], PU2_MAIN_CODE_1[1]...PU2_MAIN_CODE_1[N-1].
  • Each sub-signal is used to correspondingly control the working status of a third switch tube, so as to Control the second impedance unit to perform a level pull-up function with a standard resistance value or not to perform a level pull-up function;
  • PD_MAIN_CODE_1[N-1:0] includes PD_MAIN_CODE_1[0], PD_MAIN_CODE_1[1]...PD_MAIN_CODE_1[N-1 ]
  • These sub-signals, each sub-signal is used to correspondingly control the working state of a fourth switch tube to control the second impedance unit to perform a level pull-down function with a standard resistance value or not to perform a level pull-down function.
  • the first second impedance unit shows three third switching tubes (only one third switching tube 531 is labeled), three fourth switching tubes (only one third switching tube 531 is labeled
  • the fourth switch tube 532 is numbered
  • 6 second resistors only one second resistor 533 is numbered
  • the number of the third switch tube/fourth switch tube/second resistor can be More or less.
  • the first level state is a high level state (logic "1")
  • the second level state is a low level state (logic "0").
  • the high-level state refers to the level value that causes the N-type channel field effect transistor to conduct or the P-type channel field effect transistor to disconduct.
  • the low-level state refers to the level value that causes the N-channel field effect transistor to disconduct or disables the P-type channel field effect transistor.
  • the level value at which the field effect transistor is turned on, the sub-signals in the first fixed level signal are all high level signals, and the second fixed level signal is a low level signal.
  • the selection of the first fixed level signal and the second fixed level signal is determined based on circuit logic.
  • the first fixed level signal may be the power signal VDD
  • the second fixed level signal may be the ground signal VSS.
  • the first switch tube and the third switch tube are both P-type channel field effect tubes
  • the second switch tube and the fourth switch tube are both N-type channel field effect tubes
  • the control terminal of the P-type channel field effect tube is the gate
  • P The second end of the P-type channel field effect transistor is the source
  • the first end of the P-type channel field effect transistor is the drain
  • the control end of the N-type channel field effect transistor is the gate
  • the second end of the N-type channel field effect transistor is the gate.
  • the drain and the first end of the N-channel field effect transistor is the source
  • the standard resistance is 240 ohms.
  • the embodiment of the present disclosure provides a semiconductor memory. Since both the third operation code and the fourth operation code can affect the data mask pin, in order to avoid circuit errors, the following impedance control strategy is provided: If the fourth operation code is in In the first state, the impedance of the data mask pin DM is determined in combination with the state of the third operation code. If the fourth operation code is in the second state, the impedance of the data mask pin DM is directly determined. In this way, the relationship between the control signal used to control whether the data mask pin is enabled in DDR5 and the control signal used in PODTM to control whether the data mask pin is the test object is clarified. It can be tested in the preset test mode The impedance of the data mask pins to avoid circuit processing errors.
  • FIG. 12 shows a schematic structural diagram of an electronic device 60 provided by an embodiment of the present disclosure.
  • the electronic device 60 may include the semiconductor memory 30 described in any of the previous embodiments.
  • the semiconductor memory 30 may be a DRAM chip.
  • the DRAM chip complies with DDR5 memory specifications.
  • the disclosed embodiments mainly relate to the impedance control method of the data mask pin of the semiconductor memory and the related control circuit. It provides the impedance control strategy of the data mask pin for the preset test mode, and can test the data in the preset test mode. Mask the impedance of the pins to avoid circuit processing errors.
  • Embodiments of the present disclosure provide a control method, a semiconductor memory and an electronic device, and provide an impedance control strategy for a data mask pin in a preset test mode, which can not only define the impedance control strategy of the data mask pin in the preset test mode. Impedance, and the relationship between the control signal used to control whether the data mask pin is enabled in DDR5 and the control signal used in PODTM to control whether the data mask pin is the test object is clarified. In the preset test mode, it can Test the impedance of the data mask pins to avoid circuit processing errors.

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Abstract

一种控制方法、半导体存储器和电子设备，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

Description

一种控制方法、半导体存储器和电子设备
相关的交叉引用
本公开基于申请号为202210307306.6、申请日为2022年03月25日、发明名称为“一种控制方法、半导体存储器和电子设备”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体存储器技术领域，尤其涉及一种控制方法、半导体存储器和电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，至少存在数据引脚和数据掩码引脚。其中，数据引脚具有数据写入和数据读出的双重功能，数据掩码引脚用于接收写数据的输入掩码信号，用于在写操作期间屏蔽不需要的输入数据，仅支持数据写入功能。在第5版内存标准(或称为DDR5)中，一些测试模式需要对数据掩码引脚或者数据引脚的阻抗进行测试。
发明内容
本公开提供了一种控制方法、半导体存储器和电子设备，明确了预设测试模式中对数据掩码引脚的阻抗控制策略，在预设测试模式下能够测试数据掩码引脚的阻抗，避免电路处理错误。
第一方面，本公开实施例提供了一种控制方法，应用于半导体存储器，半导体存储器包括数据掩码引脚、且数据掩码引脚用于接收写数据的输入掩码信号，方法包括：
在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；
其中，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。
第二方面，本公开实施例提供了一种半导体存储器，半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且第一驱动电路分别与第一模式寄存器、第三模式寄存器和数据掩码引脚连接；其中，
数据掩码引脚，配置为接收写数据的输入掩码信号；
第一驱动电路，配置为在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；
其中，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。
第三方面，本公开实施例提供了一种电子设备，该电子设备包括如第二方面的半导体存储器。
本公开实施例提供了一种控制方法、半导体存储器和电子设备，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
附图说明
图1为本公开实施例提供的一种控制方法的流程示意图；
图2为本公开实施例提供的另一种控制方法的流程示意图；
图3为本公开实施例提供的一种半导体存储器的结构示意图；
图4为本公开实施例提供的另一种半导体存储器的结构示意图；
图5为本公开实施例提供的第一译码模块的结构示意图；
图6为本公开实施例提供的第一驱动电路的结构示意图；
图7为本公开实施例提供的第一驱动电路的详细结构示意图一；
图8为本公开实施例提供的第一驱动电路的详细结构示意图二；
图9为本公开实施例提供的第二驱动电路的结构示意图；
图10为本公开实施例提供的第二驱动电路的详细结构示意图一；
图11为本公开实施例提供的第二驱动电路的详细结构示意图二；
图12为本公开实施例提供的一种电子设备的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：
动态随机存取存储器(Dynamic Random Access Memory，DRAM)
同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)
双倍数据速率内存(Double Data Rate SDRAM，DDR)
第5代DDR标准(DDR5 Specification，DDR5 SPEC)
数据引脚(DQ Pin,DQ)
数据掩码引脚(Data Mask Pin，DM)
封装后输出驱动测试模式(Package Output Driver Test Mode，PODTM)
模式寄存器(Mode Register，MR)
操作码(Operand，OP)
DDR5 SPEC规定了一个新的测试模式，称为PODTM，用于在芯片封装后，通过主机使能一个数据引脚DQ或数据掩码引脚DM的输出驱动电路(Output Driver)，同时其他数据引脚DQ或数据掩码引脚DM处于终结状态，从而测试所使能的数据引脚DQ或数据掩码引脚DM在输出驱动状态的上拉阻抗是否符合预期。然而，由于原本并未定义数据掩码引脚DM的输出驱动状态，导致PODTM模式无法适配数据掩码引脚DM，容易引发电路处理错误。
基于此，本公开实施例提供了一种控制方法，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，提供一种控制方法，该方法可以包括：在半导体存储器处于预设测试模式时，若数据掩码引脚被选中为测试对象，则通过第一模式寄存器控制数据掩码引脚的阻抗为第一阻抗参数；或者，若数据掩码引脚并非为测试对象，则通过第二模式寄存器控制数据掩码引脚的阻抗为第二阻抗参数。
需要说明的是，本公开实施例提供的控制方法应用于半导体存储器。半导体存储器包括数据掩码引脚DM和至少一个数据引脚DQ。其中，数据引脚DQ用于接收或输出数据，兼具写(Write)功能或者读(Read)功能，存在终结状态和输出驱动状态；数据掩码引脚DM用于接收写数据的输入掩码信号，仅具有Write功能，存在终结状态。
在本公开实施例中，预设测试模式是指DDR5中引入的PODTM模式，PODTM模式用于在封装后测试数据掩码引脚或者至少一个数据引脚的阻抗。更具体地，PODTM模式允许主机测试数据掩码引脚DM或者数据引脚DQ的上拉阻抗。
在数据掩码引脚DM被选中作为PODTM模式中的测试对象时，允许第一模式寄存器控制数据掩码引脚DM的阻抗为第一阻抗参数。在这里，由于第一模式寄存器用于指示数据引脚DQ在输出驱动状态的上拉(Pull-up)阻抗，所以使得主机能够测试数据掩码引脚DM与输出驱动相关的上拉阻抗，而无需定义数据掩码引脚DM的输出驱动状态。
在数据掩码引脚DM并非为PODTM中的测试对象时，允许第二模式寄存器控制数据掩码引脚DM的阻抗为第二阻抗参数。在这里，由于第二模式寄存器用于指示在终结状态的阻抗，能够避免数据掩码引脚DM对被选中的测试对象的测试结果造成影响。
这样，在半导体存储器处于预设测试模式时，允许第一模式寄存器和第二模式寄存器直接定义数据掩码引脚DM的阻抗，对数据掩码引脚DM来说无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚DM适配，在预设测试模式下能够测试数据掩码引脚的阻抗， 避免出现电路处理错误。
在一些实施例中，该方法还包括：在半导体存储器处于预设测试模式时，若数据引脚被选中为测试对象，则通过第一模式寄存器控制数据引脚的阻抗为第一阻抗参数；或者，若数据引脚并非为测试对象，则通过第二模式寄存器控制数据引脚的阻抗为第二阻抗参数。
这样，在数据引脚DQ被选中作为PODTM模式中的测试对象时，通过第一模式寄存器控制数据引脚DQ的上拉输出驱动阻抗，从而获得该数据引脚DQ的测试结果；在数据引脚DQ并非作为PODTM模式中的测试对象时，通过第二模式寄存器控制数据引脚DQ处于终结状态，避免该数据引脚DQ对被选中的测试对象的测试结果造成影响。
在一些实施例中，通过第三模式寄存器，确定半导体存储器进入预设测试模式且选中测试对象；或者，通过第三模式寄存器，确定半导体存储器并非进入预设测试模式。
应理解，每个模式寄存器都各自具有多个操作码位，以提供相应的控制功能。在本公开实施例中，将第一模式寄存器中与本公开实施例相关的操作码称为第一操作码，将第二模式寄存器中与本公开实施例相关的操作码称为第二操作码，将第三模式寄存器中与本公开实施例相关的操作码称为第三操作码。
也就是说，在本公开实施例中，通过第三模式寄存器中的第三操作码，确定半导体存储器是否进入PODTM模式，并在进入PODTM模式的情况下从数据掩码引脚DM和至少一个数据引脚DQ中选择测试对象；然后，通过第一模式寄存器中的第一操作码，控制被选中的测试对象的阻抗为第一阻抗参数(本质为上拉输出驱动阻抗)，通过第二模式寄存器中的第二操作码，控制未选中的引脚的阻抗为第二阻抗参数(本质为终结阻抗)，从而获得测试对象的阻抗测试结果。对数据掩码引脚DM来说无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚DM适配，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
在一些实施例中，第一模式寄存器的标准编号为5，第一操作码是指第一模式寄存器中存储的第2位～第1位操作码，表示为MR5 OP[2:1]；第二模式寄存器的标准编号为34，第二操作码是指第二模式寄存器中存储的第2位～第0位操作码，表示为MR34 OP[2:0]；第三模式寄存器的标准编号为61，第三操作码是指第三模式寄存器中存储的第4位～第0位操作码，表示为MR61 OP[4:0]。在这里，标准编号是指DDR5中的模式寄存器编号。
以下结合表1～表3分别对第三操作码MR61 OP[4:0]、第一操作码MR5 OP[2:1]和第二操作码MR34OP[2:0]进行具体说明。
如表1所示，MR61 OP[4:0]用于确定是否进入PODTM(Package Output Driver Test Mode)模式，并确定被选中的引脚。应理解，对于不同位的半导体存储器而言，数据掩码引脚DM和数据引脚DQ的数量是不同的。对于4位(X4)存储器，存在1个低位数据掩码引脚(表示为DML)和4个低位数据引脚DQ(分别称为DQL0～DQL3)；对于8位(X8)存储器而言，存在1个低位数据掩码引脚(表示为DML)和8个低位数据引脚DQ(分别称为DQL0～DQL7)；对于16位(X16)存储器而言，存在1个低位数据掩码引脚(表示为DML)、1个高位数据掩码引脚(表示为DMU)、8个低位数据引脚DQ(分别称为DQL0～DQL8)和8个高位数据引脚DQ(分别称为DQU0～DQU8)。
如果MR61 OP[4:0]＝00000 B，说明半导体存储器并非处于PODTM模式；如果MR61 OP[4:0]的取值为表1中除00000 B之外的其他组合形式，说明半导体存储器处于PODTM模式。具体地，如果MR61OP[4:0]＝00001 B，说明测试对象为低位数据掩码引脚DML，如果MR61 OP[4:0]＝00010 B，说明测试对象为高位数据掩码引脚DMU(仅对16位存储器有效)。如果MR61 OP[4:0]＝10000 B，说明测试对象为第0位数据引脚DQL0，其他可参照理解，不一一进行解释。
表1
Figure PCTCN2022094333-appb-000001
Figure PCTCN2022094333-appb-000002
如表2所示，MR5 OP[2:1]用于确定数据引脚DQ的上拉输出驱动阻抗(Pull-up Output Driver Impedance)，所以在PODTM模式中通过MR5 OP[2:1]控制被选中的引脚的阻抗为第一阻抗参数。
如果MR5 OP[2:1]＝00 B，说明上拉输入驱动阻抗应当为RZQ/7，即34欧姆；如果MR5 OP[2:1]＝01 B，说明上拉输入驱动阻抗应当为RZQ/6，即40欧姆；如果MR5 OP[2:1]＝10 B，说明上拉输入驱动阻抗应当为RZQ/5，即48欧姆。在这里，RZQ为标准阻值240欧姆。
表2
Figure PCTCN2022094333-appb-000003
如表3所示，MR34 OP[2:0]用于确定数据引脚DQ或数据掩码引脚DM的终结阻抗(RTT_PARK)，所以在PODTM模式中通过MR34 OP[2:0]控制未选中的引脚的阻抗为第二阻抗参数。
如果MR5 OP[2:0]＝001 B，说明终结阻抗为RZQ，即240欧姆；如果MR5 OP[2:0]＝010B，说明终结阻抗为RZQ/2，即120欧姆，其他可参照理解，不一一进行解释。
表3
Figure PCTCN2022094333-appb-000004
另外，表1～表3中未经解释的部分皆可参照DDR5 SPEC进行理解。
从以上可以看出，在DRAM处于PODTM模式时，允许主机(Host)单独开启DRAM中单个引脚的输出驱动电路，同时控制其他引脚处于终结状态，从而对封装后的DRAM进行特性测试。为了开启PODTM模式，主机通过设置MR61:OP[4:0]来选择数据掩码引脚DM或数据引脚DQ成为目标测试对象，主机还通过设置MR5 OP[2:1]＝00 B控制目标测试对象的输出驱动电路的上拉阻抗值为34欧姆，同时DRAM中其余的数据掩码引脚DM或者数据引脚DQ的阻抗状态由MR34 OP[2:0]来定义为RTT_PARK。请注意，数据掩码引脚DM是否使能由MR5 OP[5]定义。另外，若数据掩码引脚DM被选择作为PODTM模式中的目标测试对象，则DRAM应当根据MR5 OP[2:1]设置数据掩码引脚DM的阻抗。
在一些实施例中，在确定半导体存储器进入预设测试模式的情况下，该方法还包括：
获取第一模式寄存器中的第一操作码、第二模式寄存器中的第二操作码以及第三模式寄存器中的第三操作码；
对第三操作码进行译码处理，得到第一测试标志信号和至少一个第二测试标志信号；其中，第一测试标志信号指示数据掩码引脚是否为测试对象，一个第二测试标志信号指示一个数据引脚是否为测试对象；
根据第一测试标志信号，选择第一操作码和第二操作码的其中之一控制数据掩码引脚的阻抗。
需要说明的是，第一测试标志信号是针对数据掩码引脚DM引入的内部标志信号，以指示数据掩码引脚DM是否为PODTM模式中的测试对象；第二测试标志信号是针对数据引脚DQ引入的内部标志信号，以指示数据引脚DQ是否为PODTM模式中的测试对象。第一测试标志信号和第二测试标志信号均是根据MR61 OP[4:0]译码得到，具体参见前述的表1。
为了实现以上机制，以下示例性的提供具体的信号处理方法。
在一些实施例中，对于数据掩码引脚DM，该方法还包括：
确定第一非测试态控制信号和第二阻抗控制信号；
在半导体存储器处于预设测试模式时，根据第一测试标志信号，基于第一操作码和第二操作码的其中之一确定第一阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，基于第一非测试态控制信号确定第一阻抗控制信号；
根据半导体存储器的工作状态，选择第一阻抗控制信号和第二阻抗控制之一控制数据掩码引脚的阻抗。
需要说明的是，虽然数据掩码引脚DM和数据引脚DQ的功能有所区别，但是为了便于工业制造，数据掩码引脚DM和数据引脚DQ均采用相似的信号控制原理和电路结构。具体地，每个引脚均可视为具有读相关属性和写相关属性，每个引脚最终的阻抗是由读相关属性对应的信号和写相关属性对应的信号两者中的有效信号进行控制，以使得每个引脚在不同的工作场景下分别支持读功能(Read功能)和写功能(Write功能)(虽然数据掩码引脚DM的读功能并不启用)。
在一种情况下，第一非测试态控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗，第二阻抗控制信号用于指示数据引脚在输出驱动状态的阻抗。在这里，数据掩码引脚在除预设测试状态之外的阻抗可以包括正常写入时的阻抗和非读非写时的阻抗，均属于写相关属性。
此时，第一非测试态控制信号可以理解为写相关属性对应的信号，第二阻抗控制信号可以理解为读相关属性对应的信号。这样，在PODTM模式中，根据第一操作码或者第二操作码之一确定PODTM模式对应的第一阻抗控制信号；或者在非PODTM模式中，根据第一非测试态控制信号确定写相关属性对应的第一阻抗控制信号，然后，根据半导体存储器的工作状态，利用PODTM模式或写相关属性对应的第一阻抗控制信号或者读相关属性对应的第二阻抗控制信号控制数据掩码引脚的阻抗，第一校准信号用于标准阻值的校准，请参见后续说明。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，实现PODTM模式的阻抗控制。
具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态或者预设测试模式时，利用第一阻抗控制信号控制数据掩码引脚的阻抗；(2)在半导体存储器处于读状态时，利用第二阻抗控制信号控制数据掩码引脚的阻抗。
在另一种情况下，第一非测试态控制信号用于指示数据引脚在输出驱动状态的阻抗，第二阻抗控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗。
此时，第一非测试态控制信号可以理解为读相关属性对应的信号，第二阻抗控制信号可以理解为写相关属性对应的信号。这样，在PODTM模式中，根据第一操作码或者第二操作码之一确定PODTM模式对应的第一阻抗控制信号；或者在非PODTM模式中，根据第一非测试态控制信号确定读相关属性对应的第一阻抗控制信号；然后，根据半导体存储器的工作状态，利用PODTM模式或读相关属性对应的第一阻抗控制信号或者写相关属性对应的第二阻抗控制信号控制数据掩码引脚的阻抗。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到读属性相关的信号控制策略中，实现PODTM模式的阻抗控制。
具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态时，利用第二阻抗控制信号控制数据掩码引脚的阻抗；(2)在半导体存储器处于读状态或者预设测试模式时，利用第一阻抗控制信号控制数据掩码引脚的阻抗。
类似地，以下示例性的提供数据引脚DQ的具体信号控制方式。
在一些实施例中，对于数据引脚DQ，该方法还包括：
确定第三非测试态控制信号、第四阻抗控制信号和第五阻抗控制信号；
在半导体存储器处于预设测试模式时，根据第二测试标志信号，基于第一操作码和第二操作码的其中之一确定第三阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，基于第三非测试态控制信号确定第三阻抗控制信号；
根据半导体存储器的工作状态，选择第三阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗，或者，选择第四阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗。
因此，在一种情况下，第三非测试态控制信号用于指示对应的数据引脚在终结状态的阻抗，第四阻抗控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗。这样，通过将数据引脚在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，实现PODTM模式的阻抗控制。
具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态或者预设测试模式时，利用第三阻抗控制信号和第五阻抗信号控制数据引脚的阻抗；(2)在半导体存储器处于读状态时，利用第四阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗。
在另一种情况下，在第三非测试态控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗，第四阻抗控制信号用于指示对应的数据引脚在终结状态的阻抗。这样，通过将数据引脚在PODTM模式中的信号控制策略合并到读属性相关的信号控制策略中，实现PODTM模式的阻抗控制。
具体来说，半导体存储器的工作状态可以包括写状态、读状态、非读非写状态和预设测试模式(PODTM模式)。其中，(1)在半导体存储器处于写状态或者非读非写状态时，利用第四阻抗控制信号和第五阻抗信号控制数据引脚的阻抗；(2)在半导体存储器处于读状态或者预设测试模式时，利用第三阻抗控制信号和第五阻抗控制信号控制数据引脚的阻抗。
应理解，Write功能仅涉及对上拉阻抗(作为终结阻抗)进行控制，Read功能同时涉及对上拉阻抗和下拉阻抗进行控制。由于数据掩码引脚DM仅启用Write功能而不启用Read功能，所以数据掩码引脚DM仅涉及上拉阻抗的控制信号，其下拉阻抗的控制信号会设置为固定电平信号，以关闭下拉阻抗的功能。另外，由于数据引脚DQ同时支持Write功能和Read功能，所以数据引脚DQ会涉及上拉阻抗的控制信号和下拉阻抗的控制信号。
所以，对于数据掩码引脚DM来说，其读相关属性仅涉及一种信号(第一非测试态控制信号或者第二阻抗控制信号)，用于实现对上拉阻抗的控制；对于数据引脚DQ来说，其读相关属性涉及两种信号(第三非测试态控制信号+第五阻抗控制信号，或者，第四阻抗控制信号+第五阻抗控制信号)，分别实现对上拉阻抗和下拉阻抗的控制。
本公开实施例提供了一种控制方法，在半导体存储器处于预设测试模式时，允许与数据引脚DQ相关的第一模式寄存器和第二模式寄存器直接定义数据掩码引脚DM的阻抗，对数据掩码引脚DM来说无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚DM适配，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
进一步地，对于前述的控制方法，在进入预设测试模式后，数据掩码引脚的阻抗状态是由内部标志信号(第一测试标志信号)确定的。然而，DDR5中已经规定了用于指示数据掩码引脚是否使能的使能控制信号，即使能控制信号也能够控制数据掩码引脚的阻抗状态，这会导致数据掩码引脚的控制策略出现混乱，进而导致电路处理错误。应理解，由于数据引脚在正常工作模式下始终处于使能状态，不涉及使能与否的控制，所以不存在类似的问题。
基于此，在本公开的另一实施例中，参见图1，其示出了本公开实施例提供的一种控制方法的流程示意图。如图1所示，该方法包括：
S101：在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值。
需要说明的是，本公开实施例提供的控制方法应用于前述的半导体存储器，半导体存储器包括数据掩码引脚DM，且数据掩码引脚DM用于接收写数据的输入掩码信号，预设测试模式是指PODTM模式。
需要说明的是，第四操作码用于指示是否使能数据掩码引脚DM，第三操作码用于指示数据掩码引脚DM是否为预设测试模式中的测试对象。
另外，第一模式寄存器表示为MR5，第三模式寄存器表示为MR61，第三操作码表示为MR61 OP[4:0]，具体请参见前述说明。另外，第四操作码是指第一模式寄存器中存储的第5位操作码，表示为MR5 OP[5]。
这样，由于第三操作码和第四操作码均能够对数据掩码引脚DM的阻抗状态产生影响，为了避免电路处理错误，提供了以下阻抗控制策略：如果第四操作码处于第一状态，则结合第三操作码的状态确定数据掩码引脚DM的阻抗，如果第四操作码处于第二状态，则直接确定数据掩码引脚DM的阻抗。这样，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
在一些实施例中，第一状态指示使能数据掩码引脚。第一值包括第一阻抗参数和第二阻抗参数，所述根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值，包括：
若第三操作码处于第三状态，则通过第一模式寄存器中的第一操作码控制数据掩码引脚的阻抗为第一阻抗参数；第三状态指示数据掩码引脚为预设测试模式中的测试对象；或者，若第三操作码处于第四状态，则通过第二模式寄存器中的第二操作码控制数据掩码引脚的阻抗为第二阻抗参数；第四状态指示数据掩码引脚并非为预设测试模式中的测试对象。
需要说明的是，半导体存储器还包括至少一个数据引脚，数据引脚用于接收或输出数据，第一操作码用于指示至少一个数据引脚在输出驱动状态时的阻抗为第一阻抗参数，第二操作码用于指示至少一个数据引脚在终结状态时的阻抗为第二阻抗参数，具体参见前述说明。
在这里，第一操作码表示为MR5 OP[2:1]，第二操作码表示为MR34 OP[2:0]，具体参见前述内容。另外，在DDR5 SPEC中，在MR5 OP[5]＝1 B的情况下，确定第四操作码处于第一状态，即使能数据掩码引脚。
这样，在数据掩码引脚DM被选中作为PODTM模式中的测试对象时，允许第一操作码控制数据掩码引脚DM的阻抗为第一阻抗参数。在这里，由于第一操作码用于指示数据引脚DQ在输出驱动状态的上拉(Pull-up)阻抗，所以使得主机能够测试数据掩码引脚DM与输出驱动相关的上拉阻抗，而无需定义数据掩码引脚DM的输出驱动状态。在数据掩码引脚DM并非为PODTM中的测试对象时，允许第二操作码控制数据掩码引脚DM的阻抗为第二阻抗参数。在这里，由于第二操作码用于指示在终结状态的阻抗，能够 避免数据掩码引脚DM对被选中的测试对象的测试结果造成影响。
在一些实施例中，第二值是指高阻抗状态Hi-Z。第二状态指示不使能数据掩码引脚。如图2所示，所述控制数据掩码引脚的阻抗为第二值，包括：
通过第一固定电平信号控制数据掩码引脚处于高阻抗状态Hi-Z。
需要说明的是，在DDR5 SPEC中，在MR5 OP[5]＝0 B的情况下，确定第四操作码处于第二状态，即不使能数据掩码引脚，此时数据掩码引脚DM处于高阻抗状态Hi-Z。
在一些实施中，该方法还包括：
S201：获取第一模式寄存器存储的第一操作码和第四操作码、第二模式寄存器存储的第二操作码以及第三模式寄存器存储的第三操作码。
S202：对第三操作码和第四操作码分别进行译码，得到第一测试标志信号和使能控制信号。
S203：在半导体存储器处于预设测试模式时，在使能控制信号处于第一电平状态的情况下，根据第一测试标志信号的电平状态，选择第一操作码或者第二操作码控制数据掩码引脚的阻抗；或者，在使能控制信号处于第二电平状态的情况下，通过第一固定电平信号控制数据掩码引脚处于高阻抗状态。
在这里，在第四操作码处于第一状态时，使能控制信号处于第一电平状态；在第四操作码处于第二状态时，使能控制信号处于第二电平状态；在第三操作码处于第三状态时，第一测试标志信号处于第一电平状态；在第三操作码处于第四状态时，第一测试标志信号处于第二电平状态。
在后续说明中，第一电平状态可以为逻辑“1”，第二电平状态可以为逻辑“0”，但这并不构成相关限制。在电路逻辑进行适应性调整的情况下，第一电平状态可以为逻辑“0”，第二电平状态可以为逻辑“1”。同时，第一固定电平状态的具体取值也需要根据电路逻辑适应性确定。
结合表4对预设测试模式中的信号控制策略进行具体说明。在表4中，第一测试标志信号用PODTM_EN表示，使能控制信号用DM_enable表示，测试使能信号PODTM_EN＝1表示半导体存储器进入PODTM模式，X是指逻辑“0”或者逻辑“1”均可。
表4
Figure PCTCN2022094333-appb-000005
如表4所示，在进入PODTM模式(PODTM_EN＝1)后，分为以下几种情况：
(1)对于数据掩码引脚DM来说，如果使能控制信号DM_enable为逻辑“0”，无论第一测试标志信号PODTM_DM_EN处于何种状态，数据掩码引脚DM处于高阻抗状态Hi-Z；对于数据引脚DQ来说，被选中作为测试对象的数据引脚DQ的阻抗为第一阻抗参数，具体由第一操作码MR5 OP[2:1]进行控制，未被作为测试对象的数据引脚DQ的阻抗为第二阻抗参数，具体由第二操作码MR34 OP[2:0]进行控制。
(2)对于数据掩码引脚DM来说，如果使能控制信号DM_enable为逻辑“1”且第一测试标志信号PODTM_DM_EN为逻辑“0”，说明数据掩码引脚DM并非为测试对象，其阻抗为第二阻抗参数RTT_PARK，具体由第二操作码MR34 OP[2:0]进行控制；对于数据引脚DQ来说，被选中作为测试对象的数据引脚DQ的阻抗为第一阻抗参数，具体由第一操作码MR5 OP[2:1]进行控制，未被作为测试对象的数据引脚DQ的阻抗为第二阻抗参数，具体由第二操作码MR34 OP[2:0]进行控制。
(3)对于数据掩码引脚DM来说，如果使能控制信号DM_enable为逻辑1且第一测试标志信号PODTM_DM_EN为逻辑1，说明数据掩码引脚DM为测试对象，其阻抗为第一阻抗参数RONpu，具体由第一操作码MR5 OP[2:1]进行控制；对于数据引脚DQ来说，所有的数据引脚DQ均并非为测试对象，因此数据引脚DQ的阻抗均为第二阻抗参数RTT PARK，具体由第二操作码MR34 OP[2:0]进行控制。
这样，本公开实施例提供了PODTM模式中数据掩码引脚DM的阻抗控制策略，能够在PODTM模式中对数据掩码引脚DM的阻抗进行测试，避免出现电路错误。
为了实现以上阻抗控制策略，以下示例性的提供具体的信号处理方法。
在一些实施例中，该方法还包括：
确定第一非测试态控制信号和第二阻抗控制信号；
在半导体存储器处于预设测试模式时，根据第一测试标志信号的电平状态和使能控制信号的电平状态，基于第一固定电平信号、第一操作码和第二操作码的其中之一输出第一阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，基于第一非测试态控制信号，输出第一阻抗控制信号；
根据半导体存储器的工作状态，选择第一阻抗控制信号和第二阻抗控制信号之一控制数据掩码引脚的阻抗。
在一种情况中，第一非测试态控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗，第二阻抗控制信号用于指示数据引脚在输出驱动状态的阻抗。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，实现PODTM模式的阻抗控制。
在另一种情况中，第一非测试态控制信号用于指示数据引脚在输出驱动状态的阻抗，第二阻抗控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗。这样，通过将数据掩码引脚DM在PODTM模式中的信号控制策略合并到读属性相关的信号控制策略中，实现PODTM模式的阻抗控制。
本公开实施例提供了一种控制方法，由于第三操作码和第四操作码均能够对数据掩码引脚产生影响，为了避免电路错误，提供了以下阻抗控制策略：如果第四操作码处于第一状态，则结合第三操作码的状态确定数据掩码引脚DM的阻抗，如果第四操作码处于第二状态，则直接确定数据掩码引脚DM的阻抗。这样，明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
本公开的又一实施例中，参见图3，其示出了本公开实施例提供的一种半导体存储器30的结构示意图。如图3所示，该半导体存储器30包括第一模式寄存器301、第三模式寄存器303、数据掩码引脚310和第一驱动电路311，且第一驱动电路311分别与第一模式寄存器301、第三模式寄存器303和数据掩码引脚310连接；其中，
数据掩码引脚310，配置为接收写数据的输入掩码信号；
第一驱动电路311，配置为在半导体存储器30处于预设测试模式时，若第一模式寄存器301中的第四操作码处于第一状态，则根据第三模式寄存器303中的第三操作码，控制数据掩码引脚310的阻抗为第一值；或者，
若第一模式寄存器301中的第四操作码处于第二状态，则控制数据掩码引脚310的阻抗为第二值。
需要说明的是，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。预设测试模式可以为PODTM模式，允许主机测试数据掩码引脚或数据引脚的上拉阻抗。
这样，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
在一些实施例中，如图4所示，半导体存储器30还包括第二模式寄存器302，且第二模式寄存器302与第一驱动电路311连接；第一值包括第一阻抗参数和第二阻抗参数，第二值是指高阻抗状态。
第一驱动电路311，具体配置为在第四操作码处于第一状态且第三操作码处于第三状态的情况下，通过第一模式寄存器301中的第一操作码控制数据掩码引脚310的阻抗为第一阻抗参数；或者，在第四操作码处于第一状态且第三操作码处于第四状态的情况下，通过第二模式寄存器302中的第二操作码控制数据掩码引脚310的阻抗为第二阻抗参数；或者，在第四操作码处于第二状态的情况下，通过第一固定电平信号控制数据掩码引脚处于高阻抗状态。
在这里，第一状态指示使能数据掩码引脚，第二状态指示不使能数据掩码引脚；第三状态指示数据掩码引脚为预设测试模式中的测试对象；第四状态指示数据掩码引脚并非为预设测试模式中的测试对象；半导体存储器还包括至少一个数据引脚320，数据引脚320用于接收或输出数据，第一操作码用于指示至少一个数据引脚320在输出驱动状态时的阻抗为第一阻抗参数，第二操作码用于指示至少一个数据引脚320在终结状态时的阻抗为第二阻抗参数。
应理解，图4中仅示出了一个数据引脚320进行示意，半导体存储器30中实际存在更多的数据引脚。本公开实施例对于数据掩码引脚310和数据引脚320的数量均不作限定。
这样，本公开实施例提供了PODTM模式中数据掩码引脚DM和数据引脚DQ的阻抗控制策略，能够在PODTM模式中对数据掩码引脚DM的阻抗进行测试，避免出现电路错误。
在一些实施例中，如图4所示，半导体存储器30还包括第一译码模块304和第二译码模块305；其中，
第一模式寄存器301，配置为存储并输出第一操作码和第四操作码；
第二模式寄存器302，配置为存储并输出第二操作码；
第三模式寄存器303，配置为存储并输出第三操作码；
第一译码模块304，配置为接收第三操作码，对第三操作码进行译码，输出第一测试标志信号；
第二译码模块305，配置为接收第四操作码，对第四操作码进行译码，输出使能控制信号；
第一驱动电路311，配置为接收使能控制信号、第一测试标志信号、第一固定电平信号、第一操作码和第二操作码；以及在半导体存储器30处于预设测试模式时，在使能控制信号处于第一电平状态的情况下，根据第一测试标志信号的电平状态，基于第一操作码或者第二操作码控制数据掩码引脚310的阻抗；或者， 在使能控制信号处于第二电平状态的情况下，通过第一固定电平信号控制数据掩码引脚310处于高阻抗状态。
需要说明的是，在第四操作码处于第一状态时，使能控制信号处于第一电平状态；在第四操作码处于第二状态时，使能控制信号处于第二电平状态，在第三操作码处于第三状态时，第一测试标志信号处于第一电平状态，在第三操作码处于第四状态时，第一测试标志信号处于第二电平状态。
在一些实施例中，如图4所示，半导体存储器30还包括至少一个第二驱动电路321，且每一第二驱动电路321与第一模式寄存器301、第二模式寄存器302和一个数据引脚320连接；其中，
第二驱动电路321，配置为在半导体存储器30处于预设测试模式时，若对应的数据引脚320被选中为测试对象，则通过第一模式寄存器301中的第一操作码控制对应的数据引脚320的阻抗为第一阻抗参数；或者，若对应的数据引脚320并非为测试对象，则通过第二模式寄存器302中的第二操作码控制对应的数据引脚320的阻抗为第二阻抗参数。
在一些实施例中，第三模式寄存器303中的第三操作码还用于指示数据引脚是否为预设测试模式中的测试对象。如图4所示，第二驱动电路321还与第一译码模块304连接。相应地，
第一译码模块304，还配置为对第三操作码进行译码处理，输出至少一个第二测试标志信号；其中，一个第二测试标志信号用于指示一个数据引脚是否为测试对象；
第二驱动电路321，还配置为接收对应的第二测试标志信号、第一操作码和第二操作码；并在半导体存储器30进入预设测试模式的情况下，根据第二测试标志信号，选择第一操作码和第二操作码的其中之一控制数据引脚320的阻抗。
需要说明的是，第一测试标志信号是针对数据掩码引脚310引入的内部标志信号，以指示数据掩码引脚310是否为PODTM模式中的测试对象；第二测试标志信号是针对数据引脚320引入的内部标志信号，以指示数据引脚320是否为PODTM模式中的测试对象。第一测试标志信号和第二测试标志信号均是根据第三操作码译码得到。
从以上可以看出，在进入PODTM模式的情况下，被选中的数据掩码引脚或数据引脚的阻抗为第一阻抗参数(本质为上拉输出驱动阻抗)，未选中的数据掩码引脚或数据引脚的阻抗为第二阻抗参数(本质为终结阻抗)，从而获得被选中的测试对象的阻抗测试结果。另外，对于数据掩码引脚来说，其阻抗还取决于DDR5规定的使能控制信号，在使能控制信号有效的情况下，允许第一操作码控制数据掩码引脚的阻抗为第一阻抗参数，或者允许第二操作码控制数据掩码引脚的阻抗为第二阻抗参数；在使能控制信号无效的情况下，控制数据掩码引脚的阻抗为高阻抗状态。这样，对数据掩码引脚来说，无需针对预设测试模式来增加输出驱动状态的定义及相关控制电路，保证预设测试模式与数据掩码引脚适配，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
需要说明的是，第一模式寄存器的标准编号为5，第一操作码是指第一模式寄存器中存储的第2位～第1位操作码，表示为MR5 OP[2:1]，第四操作码是指第一模式寄存器中存储的第5位操作码，表示为MR5OP[5]；第二模式寄存器的标准编号为34，第二操作码是指第二模式寄存器中存储的第2位～第0位操作码，表示为MR34 OP[2:0]；第三模式寄存器的标准编号为61，第三操作码是指第三模式寄存器中存储的第4位～第0位操作码，表示为MR61 OP[4:0]。
如图5所示，以8位(X8)的半导体存储器30为例，第一译码模块304用于接收第三操作码MR61 OP[4:0]，译码得到第一测试标志信号PODTM_DM_EN、第二测试标志信号PODTM_DQ0_EN～PODTM_DQ7_EN。在这里，第二测试标志信号PODTM_DQ0_EN～PODTM_DQ7_EN分别用于指示数据引脚DQL0～DQL7是否为PODTM中的测试对象。应理解，第一译码模块304中的逻辑电路是根据前述的表1进行设计的。
以下示例性的提供第一驱动电路311的具体结构说明。
在本公开实施例中，半导体存储器30，还配置为确定第一非测试态控制信号、第二阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]，且第一校准信号ZQ1_CODE[N-1:0]用于校准上拉阻值。
如图6所示，第一驱动电路311可以包括：
第一信号处理模块41，配置为接收第一测试标志信号PODTM_DM_EN、使能控制信号DM_enable、第一固定电平信号、第一操作码MR5 OP[2:1]、第二操作码MR34 OP[2:0]和第一非测试态控制信号；并在半导体存储器处于预设测试模式时，根据第一测试标志信号PODTM_DM_EN的电平状态和使能控制信号DM_enable的电平状态，基于第一固定电平信号、第一操作码MR5 OP[2:1]和第二操作码MR34 OP[2:0]的其中之一输出第一阻抗控制信号；或者，在半导体存储器并非处于预设测试模式时，根据第一非测试态控制信号，输出第一阻抗控制信号；
第一逻辑模块42，配置为接收第一阻抗控制信号、第二阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]；并对第一阻抗控制信号、第二阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]进行选择和逻辑组合，输出第一目标信号PU1_MAIN_CODE；
第一驱动模块43，包括多个第一阻抗单元，配置为接收第一目标信号PU1_MAIN_CODE，利用第一目标信号PU1_MAIN_CODE对多个第一阻抗单元进行控制，以控制数据掩码引脚310的阻抗。
应理解，数据掩码引脚310仅支持Write功能，不需要向外部输出数据，终结状态时，仅涉及电平上拉功能而不涉及电平下拉功能，因此第一驱动电路311中仅存在控制电平上拉功能的第一阻抗控制信号和第二阻抗控制信号，不涉及控制电平下拉功能的相关信号。另外，每个第一阻抗单元的上拉阻值均应当是标准阻值。但是，随着实际工作环境中的温度、电压等环境参数的变化，第一阻抗单元的阻值也会存在相应的变化。因此，第一校准信号ZQ1_CODE[N-1:0]用于将每个第一阻抗单元的上拉阻值校准到标准阻值。在这里，所有的第一阻抗单元均共用第一校准信号ZQ1_CODE[N-1:0]。
需要说明的是，第一阻抗控制信号和第二阻抗控制信号分别对应两种属性，即写相关属性和读相关属性。应理解，在非PODTM模式中，根据实际的工作状态，第一阻抗控制信号和第二阻抗控制信号的两者之一是有效的，其与第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE；相反地，在PODTM模式中，第二阻抗控制信号是固定无效的，由第一阻抗控制信号和第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE。在这里，第一阻抗控制信号和第二阻抗控制信号中的有效信号用于开启或关闭第一阻抗单元的电平上拉功能，第一校准信号ZQ1_CODE[N-1:0]用于在开启第一阻抗单元的电平上拉功能时，将该第一阻抗单元的阻值校准至标准阻值。
在一些实施例中，如图6所示，第一信号处理模块41包括：
第三译码模块411，配置为接收第一操作码MR5 OP[2:1]，对第一操作码进行译码，输出第一译码信号RONpu_CODE[M：0]；
第四译码模块412，配置为接收第二操作码MR34 OP[2:0]，对第二操作码进行译码，输出第二译码信号RTT_CODE[M:0]；
第一选择模块413，配置为接收第一测试标志信号PODTM_DM_EN、第一译码信号RONpu_CODE[M：0]和第二译码信号RTT_CODE[M:0]；并根据第一测试标志信号PODTM_DM_EN的电平状态，选择第一译码信号RONpu_CODE[M：0]和第二译码信号RTT_CODE[M:0]的其中之一输出第一预选信号；
第二选择模块414，配置为接收使能控制信号DM_enable、第一预选信号和第一固定电平信号；根据使能控制信号DM_enable的电平状态，选择第一预选信号和第一固定电平信号的其中之一输出第一测试态控制信号；
第三选择模块415，配置为接收测试使能信号PODTM_EN、第一测试态控制信号和第一非测试态控制信号；并根据测试使能信号PODTM_EN的电平状态，选择第一测试态控制信号和第一非测试态控制信号的其中之一输出第一阻抗控制信号；其中，测试使能信号用于指示半导体存储器是否处于预设测试模式。
需要说明的是，测试使能信号PODTM_EN用于指示半导体存储器是否处于预设测试模式PODTM，其同样根据第三控制码MR61 OP[4:0]进行译码，如前述的表1，在MR61 OP[4:0]的取值为表1中除00000B之外的其他组合形式时，说明示半导体存储器处于预设测试模式PODTM，则测试使能信号PODTM_EN处于第一电平状态(例如逻辑“1”)；在MR61 OP[4:0]＝00000B时，说明示半导体存储器并非处于预设测试模式PODTM，则测试使能信号PODTM_EN处于第二电平状态(例如逻辑“0”)。或者，也可以理解为，若第一测试标志信号或者第二测试标志信号中存在一个信号处于第一电平状态，则测试使能信号PODTM_EN处于第一电平状态，若第一测试标志信号和第二测试标志信号均处于第二电平状态，则测试使能信号PODTM_EN处于第二电平状态。
应理解，第三译码模块411中的逻辑电路是根据前述的表2进行设计的，即第一译码信号用于表征驱动阻抗Ron的阻值(第一阻抗参数)，第四译码模块412中的逻辑电路是根据前述的表3进行设计的，即第二译码信号用于表征终结阻抗RTT的阻值(第二阻抗参数)。另外，M为正整数，其具体取值需要依据实际工作场景进行确定。
对于图6所示的第一驱动电路311，根据第一非测试态控制信号和第二阻抗控制信号的定义不同，可以存在两种具体的实施方式。
在一种实施方式中，第一非测试态控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗，第二阻抗控制信号用于指示数据引脚在输出驱动状态的阻抗。也就是说，通过将数据掩码引脚在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。
相应的，如图7所示，第一阻抗控制信号用ODT_MUX[M:0]表示，第二阻抗控制信号用IMPpu_CODE[M：0]表示。特别地，相比于图6，图7中的第一驱动电路311还包括第一预处理模块44和第二预处理模块45，第一预处理模块44用于对第一操作码MR5 OP[2:1]进行译码得到第二阻抗控制信号IMPpu_CODE[M：0]，第二预处理模块45用于根据涉及RTT_WR的MR34[5:3]、涉及RTT_NOM_WR的MR35[2:0]、涉及RTT_NOM_RD的MR35[5:3]、涉及RTT_PARK的MR34[2:0]、涉及DQS_RTT_PARK的MR33[5:3]确定第一非测试态控制信号，以上信号的具体含义请参见DDR5 SPEC的规定，且该部分信号不影响不公开实施例的实施，因此不作赘述。另外，在后续说明中，如果半导体存储器30处于PODTM模式，则测试使能信号PODTM_EN为逻辑“1”，如果半导体存储器30并非处于PODTM模式，则测试使能信号PODTM_EN为逻辑“0”；若数据掩码引脚310为PODTM模式的测试对象，则第一测试标志信号PODTM_DM_EN为逻辑“1”，若数据掩码引脚310并非为PODTM模式的测试对象，则第一测试标志信号 PODTM_DM_EN为逻辑“0”；如果使能数据掩码引脚310，则使能控制信号DM_enable为逻辑“1”，如果不使能数据掩码引脚310，则使能控制信号DM_enable为逻辑“0”；第一固定电平信号用VDD表示，且第一固定电平信号VDD指示关闭所有第一阻抗单元的电平上拉功能。应理解，第一固定电平信号的具体取值取决于电路的逻辑原理，可以根据相应的电路逻辑进行调整。
以下分为四种工作场景对图7的工作原理进行说明。
工作场景一：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“1”，第一选择模块413将第一译码信号RONpu_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]是固定无效的，所以第一逻辑模块42实际上会将第一阻抗控制信号ODT_MUX[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第一阻抗参数。在这里，第二阻抗控制信号IMPpu_CODE[M:0]的无效可以通过至少两种方式实现：在第一预处理模块44中增加相应的信号阻断逻辑，或者第一逻辑模块42中增加相应的信号阻断逻辑。
从以上可以看出，对于工作场景一，数据掩码引脚310的阻抗实际上是由第一操作码MR5 OP[2:1]控制的，具体为第一阻抗参数。
工作场景二：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310并非为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“0”，第一选择模块413将第二译码信号RTT_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]是固定无效的，所以第一逻辑模块42实际上将第一阻抗控制信号ODT_MUX[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第二阻抗参数。
从以上可以看出，对于工作场景二，数据掩码引脚310的阻抗实际上是由第二操作码MR34 OP[2:0]控制的，具体为第二阻抗参数。
工作场景三：使能控制信号DM_enable指示不使能数据掩码引脚310，且半导体存储器30进入PODTM模式。此时，由于使能控制信号DM_enable为逻辑“0”，第二选择模块414将第一固定电平信号VDD进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]是固定无效的，所以第一逻辑模块42实际上将第一阻抗控制信号ODT_MUX[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE。由于第一固定电平信号VDD指示关闭所有第一阻抗单元的电平上拉功能，所以第一目标信号PU1_MAIN_CODE会控制第一驱动模块43处于断开状态，因此数据掩码引脚310处于高阻态Hi-Z。
从以上可以看出，对于工作场景三，数据掩码引脚310的阻抗实际上是由第一固定电平信号VDD控制的，具体为高阻抗状态Hi-Z。
工作场景四：半导体存储器30未进入PODTM模式。此时，由于测试使能信号PODTM_EN为逻辑“0”，第三选择模块415将第二预处理模块45确定的第一非测试态控制信号进行输出，得到第一阻抗控制信号ODT_MUX[M:0]。由于数据掩码引脚310仅支持Write功能，非PODTM模式中的第二阻抗控制信号IMPpu_CODE[M:0]无效且第一阻抗控制信号ODT_MUX[M:0]有效，所以第一逻辑模块42将第一阻抗控制信号ODT_MUX[M:0]与第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗。
从以上可以看出，对于工作场景四，数据掩码引脚310的阻抗实际上是由第二预处理模块45控制的，具体取决于实际需求。
在另一种实施方式中，第一非测试态控制信号用于指示数据引脚在输出驱动状态的阻抗，第二阻抗控制信号用于指示数据掩码引脚在除预设测试状态之外的阻抗。也就是说，通过将数据掩码引脚在PODTM模式中的信号控制策略合并到读相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。
相应的，如图8所示，第一阻抗控制信号用IMPpu_CODE[M：0]表示，第二阻抗控制信号用ODT_CTRL[M:0]表示。特别地，相比于图6，图8中的半导体存储器30也包括第一预处理模块44和第二预处理模块45。
类似地，以下分为四种工作场景对图8的工作原理进行说明。
工作场景一：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“1”，第一选择 模块413将第一译码信号RONpu_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信号ODT_CTRL[M:0]是固定无效的，所以第一逻辑模块42实际上会将第一阻抗控制信号IMPpu_CODE[M:0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第一阻抗参数。
这样，对于工作场景一，数据掩码引脚310的阻抗仍然是由第一操作码MR5 OP[2:1]控制的，具体为第一阻抗参数。
工作场景二：使能控制信号DM_enable指示使能数据掩码引脚310，半导体存储器30进入PODTM模式且数据掩码引脚310并非为测试对象。此时，由于第一测试标志信号PODTM_DM_EN为逻辑“0”，第一选择模块413将第二译码信号RTT_CODE[M：0]进行输出，得到第一预选信号；由于使能控制信号DM_enable为逻辑“1”，第二选择模块414将第一预选信号进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信号ODT_CTRL是固定无效的，所以第一逻辑模块42实际上会将第一阻抗控制信号IMPpu_CODE[M：0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗为第二阻抗参数。
这样，对于工作场景二，数据掩码引脚310的阻抗仍然是由第二操作码MR34 OP[2:0]控制的，具体为第二阻抗参数。
工作场景三：使能控制信号DM_enable指示不使能数据掩码引脚310，且半导体存储器30进入PODTM模式。此时，由于使能控制信号DM_enable为逻辑“0”，第二选择模块414将第一固定电平信号VDD进行输出，得到第一测试态控制信号；由于测试使能信号PODTM_EN为逻辑“1”，第三选择模块415将第一测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信号ODT_CTRL是固定无效的，所以第一逻辑模块42实际上将第一阻抗控制信号IMPpu_CODE[M：0]和第一校准信号ZQ1_CODE[N-1:0]进行逻辑组合得到第一目标信号PU1_MAIN_CODE。由于第一固定电平信号VDD指示关闭所有第一阻抗单元的电平上拉功能，所以第一目标信号PU1_MAIN_CODE会控制第一驱动模块43处于断开状态，因此数据掩码引脚310处于高阻抗状态Hi-Z。
从以上可以看出，对于工作场景三，数据掩码引脚310的阻抗仍然是由第一固定电平信号VDD控制的，具体为高阻抗状态Hi-Z。
工作场景四：半导体存储器30未进入PODTM模式。此时，由于测试使能信号PODTM_EN为逻辑“0”，第三选择模块415将第一预处理模块44确定的第一非测试态控制信号进行输出，得到第一阻抗控制信号IMPpu_CODE[M：0]，同时第二预处理模块45输出第二阻抗控制信ODT_CTRL[M:0]。如前述，由于数据掩码引脚DM仅支持Write功能，非PODTM模式中的第一阻抗控制信号IMPpu_CODE[M:0]无效且第二阻抗控制信号ODT_CTRL[M:0]有效，所以第一逻辑模块42将第二阻抗控制信号ODT_CTRL[M:0]与第一校准信号ZQ1_CODE[N-1:0]进行组合后得到第一目标信号PU1_MAIN_CODE，进而控制数据掩码引脚310的阻抗。
这样，对于工作场景四，数据掩码引脚310的阻抗也是由第二预处理模块45控制的，具体取决于实际需求。
还需要说明的是，在图7和图8中，信号通路上标记有“/”符号用于表示此处实际存在多条信号通路，仅画出一条进行示意。换句话说，MR34 OP[2:0]、MR5 OP[2:1]、RONpu_CODE[M：0]、RTT_CODE[M：0]、IMPpu_CODE[M：0]、ZQ1_CODE[N-1:0]、ODT_CTRL[M：0]、ODT_MUX[M：0]、PU1_MAIN_CODE中的每一信号均包含多个子信号，每个子信号均有各自的信号通路。
以下结合图7或图8对第一驱动电路311中的信号处理过程进行说明。
在一些实施例中，如图7或者图8所示，第一译码信号RONpu_CODE[M：0]、第二译码信号RTT_CODE[M:0]、第一预选信号、第一固定电平信号、第一测试态控制信号、第一非测试态控制信号和第一阻抗控制信号均包括(M+1)位子信号，表示为[M:0]，第一选择模块413包括(M+1)个第一数据选择器，第二选择模块414包括(M+1)个第二数据选择器，第三选择模块415包括(M+1)个第三数据选择器；其中，一个第一数据选择器的输入端分别接收第一译码信号RONpu_CODE[M：0]的一位子信号和第二译码信号RTT_CODE[M:0]的一位子信号，一个第一数据选择器的输出端用于输出第一预选信号的一位子信号，所有的第一数据选择器的控制端均接收第一测试标志信号PODTM_DM_EN；一个第二数据选择器的输入端接收第一预选信号的一位子信号和第一固定电平信号的一位子信号，一个第二数据选择器的输出端用于输出第一测试态控制信号的一位子信号，所有的第二数据选择器的控制端均接收使能控制信号DM_enable；一个第三数据选择器的输入端接收第一测试态控制信号的一位子信号和第一非测试态控制信号的一位子信号，一个第三数据选择器的输出端用于输出第一阻抗控制信号的一位子信号，所有的第三数据选择器的控制端均接收测试使能信号PODTM_EN；其中，M为正整数。
需要说明的是，第一测试态控制信号表示为第一测试态控制信号[M:0]，第一预选信号表示为第一预选信号[M：0]，第一固定电平信号表示为VDD[M：0]，第一非测试态控制信号表示为第一非测试态控制信号[M:0]，第一阻抗控制信号表示为第一阻抗控制信号[M:0]。这样，第1个第一数据选择器分别接收RONpu_CODE[0]、RTT_CODE[0]和PODTM_DM_EN，并根据PODTM_DM_EN选择RONpu_CODE[0]和RTT_CODE[0]的其中之一输出第一预选信号[0]；第1个第二数据选择器分别接收第一预选信号[0]、VDD[0]和DM_enable，并根据DM_enable选择第一预选信号[0]和VDD[0]的其中之一输出第一测试态控制信号[0]；第1个第三数据选择器分别接收第一测试态控制信号[0]、第一非测试态控制信号[0]和PODTM_EN，并根据PODTM_EN选择第一测试态控制信号[0]和第一非测试态控制信号[0]的其中之一输出第一阻抗控制信号[0]，其他可进行参照理解。
在一些实施例中，第二阻抗控制信号包括(M+1)位子信号，第一校准信号ZQ1_CODE[N-1:0]包括N位子信号。第一目标信号包括A组子信号，且每组子信号包括N位子信号，第一目标信号中的第1组信号表示为PU1_MAIN_CODE_1[N-1:0]，第一目标信号中的第2组信号表示为PU1_MAIN_CODE_2[N-1:0]……第一目标信号中的第A组信号表示为PU1_MAIN_CODE_A[N-1:0]。第一驱动模块53包括A个第一阻抗单元，且每个第一阻抗单元用于接收第一目标信号PU1_MAIN_CODE中的一组子信号，即第1个第一阻抗单元用于接收PU1_MAIN_CODE_1[N-1:0]，第2个第一阻抗单元用于接收PU1_MAIN_CODE_2[N-1:0]……第A个第一阻抗单元用于接收PU1_MAIN_CODE_A[N-1:0]。
如图7或者图8所示，第一逻辑模块42，具体配置为根据第一阻抗控制信号和第二阻抗控制信号，确定至少一个第一阻抗单元的电平上拉功能是否被启用；以及，在启用第a个第一阻抗单元的电平上拉功能情况下，根据第一校准信号确定第一目标信号PU1_MAIN_CODE中的第a组子信号的电平状态，以控制第a个第一阻抗单元的阻值为标准阻值；或者，在不启用第a个第一阻抗单元的电平上拉功能情况下，确定第一目标信号PU1_MAIN_CODE中的第a组子信号均处于第一电平状态(需要根据实际电路逻辑确定，并不构成相关限制)；其中，a、N、A均为整数，a小于或等于A，(M+1)小于或等于A。
应理解，对于第一逻辑模块42来说，第一阻抗控制信号和第二阻抗控制信号两者之中仅存在一个有效信号。在M+1≤A的情况下，该有效信号中的一位子信号控制一个或者多个第一阻抗单元的电平上拉功能是否被启用。另外，多个第一阻抗单元处于并联状态，且每个第一阻抗单元可以提供标准阻值RZQ。这样，如果数据掩码引脚310的上拉阻抗需要调整为RZQ/2，则开启2个第一阻抗单元的电平上拉功能，关闭其余的第一阻抗单元的电平上拉功能；如果数据掩码引脚310的上拉阻抗需要调整为RZQ/3，则启用3个第一阻抗单元的电平上拉功能，关闭其余的第一阻抗单元的电平上拉功能，其他情况请参照理解。
示例性地，在M+1＝A＝7的情况下，假设第一阻抗控制信号和第二阻抗控制信号两者之中的有效信号为IMPpu_CODE[6:0]，那么IMPpu_CODE[0]控制第1个第一阻抗单元、IMPpu_CODE[1]控制第2个第一阻抗单元……IMPpu_CODE[6]控制第7个第一阻抗单元。具体地，假设IMPpu_CODE[6:0]＝1111111，那么第一目标信号中的每组子信号(共7组)的电平值均与第一校准信号的电平值是对应相同的，以使得7个第一阻抗单元的上拉阻值均为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/7；假设IMPpu_CODE[6:0]＝1111000，那么第一目标信号中第1组子信号～第3组子信号各自的电平值均为第一电平状态，且第4组子信号～第7组子信号中每组子信号的电平值均与第一校准信号的电平值是对应相同的，以使得第1第一阻抗单元～第3个第一阻抗单元均为断开状态，且第4个第一阻抗单元～第7个第一阻抗单元的上拉阻值均为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/4。其他情况可参照理解。
示例性地，在M+1＝4，A＝7的情况下，假设第一阻抗控制信号和第二阻抗控制信号两者之中的有效信号为IMPpu_CODE[3:0]，IMPpu_CODE[0]控制第1个第一阻抗单元、IMPpu_CODE[1]控制第2个第一阻抗单元和第3个第一阻抗单元，IMPpu_CODE[2]控制第4个第一阻抗单元和第5个阻抗单元，IMPpu_CODE[3]控制第6个第一阻抗单元和第7个第一阻抗单元。具体地，假设IMPpu_CODE[3:0]＝1111，那么第一目标信号中的每组子信号的电平值均与第一校准信号的电平值是相同的，以使得7个第一阻抗单元的上拉阻值为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/7；假设IMPpu_CODE[3:0]＝1100，那么第一目标信号中第1组子信号～第3组子信号各自的电平值均为第一电平状态，且第4组子信号～第7组子信号中每组子信号的电平值均与第一校准信号的电平值是对应相同的，以使得第1个第一阻抗单元～第3个第一阻抗单元均为断开状态，且第4个第一阻抗单元～第7个第一阻抗单元的上拉阻值均为RZQ，从而数据掩码引脚310的上拉阻抗为RZQ/4。其他情况可参照理解。
也就是说，如果启用某个第一阻抗单元的电平上拉功能，则利用第一校准信号将该第一阻抗单元的上拉阻值校准到标准阻值；反之，如果不启用该第一阻抗单元的电平上拉功能，则利用处于第一电平状态的固定信号断开第一阻抗单元的相关电路。
在一些实施例中，如图7或者图8所示，每个第一阻抗单元均包括N个第一开关管(例如图7或者图8中的第一开关管431)、N个第二开关管(例如图7或者图8中的第二开关管432)和2N个第一电阻(例如图7或者图8中的第一电阻433)，第a个第一阻抗单元中第n个第一开关管的控制端与第一目标信号中的第a组子信号中的第n个子信号连接，一个第一开关管的第一端与一个第一电阻的第一端连接，一个第 一开关管的第二端与电源信号连接；一个第二开关管的控制端与第二固定电平信号连接，一个第二开关管的第一端与地信号VSS连接，一个第二开关管的第二端与一个第一电阻的第一端连接，2N个第一电阻的第二端均与数据掩码引脚310连接。n小于或等于N。
应理解，由于数据掩码引脚310不支持Read功能，无需启用电平下拉功能，所以利用第二固定电平信号关闭第二开关管，其具体数值可以根据实际电路情况进行确定。
需要说明的是，在图7或者图8中，以第1个第一阻抗单元为例，第1个第一阻抗单元用于接收第一目标信号中的第一组子信号PU1_MAIN_CODE_1[N-1:0]，且PU1_MAIN_CODE_1[N-1:0]包括PU1_MAIN_CODE_1[0]、PU1_MAIN_CODE_1[1]……PU1_MAIN_CODE_1[N-1]这N个子信号，每一个子信号用于对应控制一个第一开关管的工作状态，以控制该第一阻抗单元以标准阻值执行电平上拉功能或者不执行电平上拉功能。
另外，在图7或者图8中，第1个第一阻抗单元示出了3个第一开关管(仅对一个第一开关管431进行了标号)、3个第二开关管(仅对一个第二开关管432进行了标号)和6个第一电阻(仅对一个第一电阻433进行了标号)，但实际场景中，第一开关管/第二开关管/第一电阻的数量均可以更多或者更少。
应理解，数据掩码引脚310仅支持数据写入功能，提供终结阻抗，所以不需要执行电平下拉功能。因此，所有的第二开关管的第一端均接第二固定电平信号，相当于所有的第二开关管均不导通。示例性地，第二固定电平信号可以为地信号VSS，但是其具体电平取值需要依据电路逻辑确定，本公开实施例并不构成限定。
以下示例性的提供第二驱动电路321的具体结构说明。应理解，第二驱动电路321中的某些信号和第一驱动电路311中的某些信号虽然中文名称不同，但信号的来源和波形基本相同，因此采用了相同的英文名称。
在本公开实施例中，半导体存储器30，还配置为确定第三非测试态控制信号、第四阻抗控制信号、第五阻抗控制信号、第二校准信号ZQ2_CODE[N-1:0]和第三校准信号ZQ3_CODE[N-1:0]。
如图9所示，第二驱动电路412可以包括：
第二信号处理模块51，配置为接收第二测试标志信号PODTM_DQ_EN(例如前述的PODTM_DQ0_EN、或PODTM_DQ1_EN……或PODTM_DQ7_EN)、第一操作码MR5 OP[2:1]、第二操作码MR34 OP[2:0]和第三非测试态控制信号；并在半导体存储器30处于预设测试模式时，根据第二测试标志信号PODTM_DQ_EN，基于第一操作码MR5 OP[2:1]和第二操作码MR34 OP[2:0]的其中之一输出第三阻抗控制信号；或者，在半导体存储器30并非处于预设测试模式时，基于第三非测试态控制信号输出第三阻抗控制信号；
第二逻辑模块521，配置为接收第三阻抗控制信号、第四阻抗控制信号和第二校准信号ZQ2_CODE[N-1:0]；并对第三阻抗控制信号、第四阻抗控制信号和第二校准信号ZQ2_CODE[N-1:0]进行选择和逻辑组合，输出第二目标信号PU2_MAIN_CODE；
第三逻辑模块522，配置为接收第五阻抗控制信号和第三校准信号ZQ3_CODE[N-1:0]；并对第五阻抗控制信号和第三校准信号ZQ3_CODE[N-1:0]进行逻辑组合处理，输出第三目标信号PD_MAIN_CODE；
第二驱动模块53，包括多个第二阻抗单元，配置为接收第二目标信号PU2_MAIN_CODE和第三目标信号PD_MAIN_CODE；并利用第二目标信号PU2_MAIN_CODE和第三目标信号PD_MAIN_CODE对多个第二阻抗单元进行控制，以控制对应的数据引脚320的阻抗。
需要说明的是，每一个数据引脚320均对应各自的第二驱动电路321，本公开实施例仅以一个第二驱动电路321为例进行解释。
应理解，数据引脚320支持Write功能和Read功能，同时涉及电平上拉功能和电平下拉功能，因此第二驱动电路321中不仅存在控制电平上拉功能的第三阻抗控制信号和第四阻抗控制信号，还存在控制电平下拉功能的第五阻抗控制信号。
需要说明的是，第二校准信号ZQ2_CODE[N-1:0]用于校准上拉阻值，即第二校准信号ZQ2_CODE[N-1:0]用于将每个第二阻抗单元的上拉阻值校准到标准阻值。第三校准信号ZQ3_CODE[N-1:0]用于校准下拉阻值，即第三校准信号ZQ3_CODE[N-1:0]用于将每个第二阻抗单元的下拉阻值校准到标准阻值。
另外，由于第一校准信号ZQ1_CODE[N-1:0]和第二校准信号ZQ2_CODE[N-1:0]均用于校准上拉阻值，在部分实施例中，可认为第一阻抗单元和第二阻抗单元的偏差在误差允许的范围内，因此第一校准信号ZQ1_CODE[N-1:0]和第二校准信号ZQ2_CODE[N-1:0]可以是相同的信号。
还需要说明的是，对于第二驱动电路321来说，通过第二逻辑模块521将第三阻抗控制信号和第四阻抗控制信号之中的有效信号与第二校准信号ZQ2_CODE[N-1:0]进行组合，形成用于控制第二阻抗单元53的电平上拉功能的第二目标信号PU2_MAIN_CODE。该部分电路的电路结构和信号处理过程均可参照第一驱动电路311进行对应理解，在此不作赘述。除此之外，第二驱动电路321，还通过第三逻辑模块522将第五阻抗控制信号与第三校准信号ZQ3_CODE[N-1:0]进行组合，形成用于控制第二阻抗单元53的电平下拉功能的第三目标信号PD_MAIN_CODE。
在一些实施例中，如图9所示，第二信号处理模块51可以包括：
第五译码模块511，配置为接收第一操作码MR5 OP[2:1]，并对第一操作码MR5 OP[2:1]进行译码，输出第三译码信号RONpu_CODE[M：0]；
第六译码模块512，配置为接收第二操作码MR34 OP[2:0]，并对第二操作码MR34 OP[2:0]进行译码，输出第四译码信号RTT_CODE[M:0]；
第四选择模块513，配置为接收第二测试标志信号PODTM_DQ_EN、第三译码信号RONpu_CODE[M：0]和第四译码信号RTT_CODE[M:0]；并根据第二测试标志信号PODTM_DQ_EN，选择第三译码信号RONpu_CODE[M：0]和第四译码信号RTT_CODE[M:0]的其中之一输出第三测试态控制信号；
第五选择模块514，配置为接收测试使能信号PODTM_EN、第三测试态控制信号和第三非测试态控制信号；并根据测试使能信号PODTM_EN，选择第三测试态控制信号和第三非测试态控制信号的其中之一输出第三阻抗控制信号；其中，测试使能信号PODTM_EN用于指示半导体存储器30是否处于预设测试模式。
对于图9所示的第二驱动电路321，根据第三非测试态控制信号和第四阻抗控制信号的定义不同，可以存在两种具体的实施方式。
在一种实施例中，第三非测试态控制信号用于指示对应的数据引脚在终结状态的阻抗，第四阻抗控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗。也就是说，通过将数据引脚在PODTM模式中的信号控制策略合并到写相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。
相应的，如图10所示，第三阻抗控制信号用ODT_MUX[M:0]表示，第四阻抗控制信号用IMPpu_CODE[M：0]表示，第五阻抗控制信号用IMPpd_CODE[M：0]表示。特别地，相比于图9，图10中的第二驱动电路321还包括第三预处理模块54和第四预处理模块55，第三预处理模块44用于对第一操作码MR5 OP[2:1]进行译码得到第四阻抗控制信号IMPpu_CODE[M：0]，第四预处理模块55用于根据涉及RTT_WR的MR34[5:3]、涉及RTT_NOM_WR的MR35[2:0]、涉及RTT_NOM_RD的MR35[5:3]、涉及RTT_PARK的MR34[2:0]、涉及DQS_RTT_PARK的MR33[5:3]确定第三非测试态控制信号。另外，在后续说明中，如果半导体存储器30处于PODTM模式，则测试使能信号PODTM_EN为逻辑“1”；若对应的数据引脚320为PODTM模式的测试对象，则对应的第一测试标志信号PODTM_DQ_EN为逻辑“1”。
在这里，图10中的第二驱动电路321的基本工作原理与图7中的第一驱动电路311的工作原理大致相同，可参照前述对图7的说明进行对应理解，本公开实施例不作赘述。特别地，由于数据引脚320在正常工作模式中一般均处于使能状态，DDR5 SPEC中并未设置用于控制数据引脚320使能与否的信号，因此图10中的第二驱动电路321相较于图7中的第一驱动电路311少一个选择模块，另外图10中的第二驱动电路321相较于图7中的第一驱动电路311还多出了对电平下拉阻抗的控制部分，其信号处理原理请参见后续说明。
在另一种实施例中，第三非测试态控制信号和第五阻抗控制信号共同用于指示对应的数据引脚在输出驱动状态的阻抗，第四阻抗控制信号用于指示对应的数据引脚在终结状态的阻抗。也就是说，通过将数据引脚在PODTM模式中的信号控制策略合并到读相关属性的信号控制策略中，以实现PODTM模式的阻抗控制。
相应的，如图11所示，第三阻抗控制信号用IMPpu_CODE[M：0]表示，第四阻抗控制信号用ODT_CTRL[M:0]表示，第五阻抗控制信号用IMPpd_CODE[M：0]表示。特别地，相比于图9，图11中的半导体存储器30也包括第三预处理模块54和第四预处理模块55。
在这里，图11中的第二驱动电路321与图8中的第一驱动电路311的工作原理大致相同，可参照前述对图8的说明进行对应理解，本公开实施例不作赘述。类似地，图11中的第二驱动电路321相较于图8中的第一驱动电路311少一个选择模块，且图11中的第二驱动电路321相较于图8中的第一驱动电路311多出了对电平下拉阻抗的控制部分，其信号处理原理请参见后续说明。
以下结合图10或图11对第二驱动电路321中的信号处理过程进行说明。
在一些实施例中，第三译码信号RONpu_CODE[M：0]、第四译码信号RTT_CODE[M:0]、第三测试态控制信号、第三非测试态控制信号和第三阻抗控制信号均包括(M+1)位子信号，第四选择模块513包括(M+1)个第四数据选择器，第五选择模块514包括(M+1)个第五数据选择器；其中，一个第四数据选择器的输入端接收第三译码信号RONpu_CODE[M：0]的一位子信号和第四译码信号RTT_CODE[M:0]的一位子信号，一个第四数据选择器的输出端用于输出第三测试态控制信号的一位子信号，所有的第四数据选择器的控制端均接收第二测试标志信号PODTM_DQ_EN；一个第五数据选择器的输入端接收第三测试态控制信号的一位子信号和第三非测试态控制信号的一位子信号，一个第五数据选择器的输出端用于输出第三阻抗控制信号的一位子信号，所有的第五数据选择器的控制端均接收测试使能信号PODTM_EN。
需要说明的是，第三测试态控制信号表示为第三测试态控制信号[M:0]，第三非测试态控制信号表示为第三非测试态控制信号[M:0]，第三阻抗控制信号表示为第三阻抗控制信号[M:0]。这样，第1个第四数据选择器分别接收RONpu_CODE[0]、RTT_CODE[0]和PODTM_DQ_EN，并根据PODTM_DQ_EN选择RONpu_CODE[0]和RTT_CODE[0]的其中之一输出第三测试态控制信号[0]，第1个第五数据选择器分别接 收第三测试态控制信号[0]、第三非测试态控制信号[0]和PODTM_EN，并根据PODTM_EN选择第三测试态控制信号[0]和第三非测试态控制信号[0]的其中之一输出第三阻抗控制信号[0]，其他可进行参照理解。
在一些实施例中，第四阻抗控制信号包括(M+1)位子信号，第二校准信号ZQ2_CODE[N-1:0]和第三校准信号ZQ3_CODE[N-1:0]均包括N位子信号，第二目标信号PU2_MAIN_CODE和第三目标信号PD_MAIN_CODE均包括A组子信号，且每组子信号均包括N位子信号。在这里，第二驱动模块53包括A个第二阻抗单元，且每个第二阻抗单元用于接收第二目标信号PU2_MAIN_CODE中的一组子信号和第三目标信号PD_MAIN_CODE中的一组子信号。也就是说，第1个第二阻抗单元用于接收PU2_MAIN_CODE_1[N-1:0]和PD_MAIN_CODE_1[N-1:0]，第2个第二阻抗单元用于接收PU2_MAIN_CODE_2[N-1:0]和PD_MAIN_CODE_2[N-1:0]……第A个第二阻抗单元用于接收PU2_MAIN_CODE_A[N-1:0]和PD_MAIN_CODE_A[N-1:0]。
其中，第二逻辑模块521，具体配置为根据第三阻抗控制信号和第四阻抗控制信号，确定至少一个第二阻抗单元的电平上拉功能是否被启用；以及在启用第a个第二阻抗单元的电平上拉功能情况下，根据第二校准信号ZQ2_CODE[N-1:0]确定第二目标信号PU2_MAIN_CODE中的第a组子信号的电平状态，以控制第a个第二阻抗单元的阻值为标准阻值；或者，在不启用第a个第二阻抗单元的电平上拉功能的情况下，确定第二目标信号PU2_MAIN_CODE中的第a组子信号均处于第一电平状态；第三逻辑模块522，具体配置为根据第五阻抗控制信号，确定至少一个第二阻抗单元的电平下拉功能是否被启用；以及，在启用第a个第二阻抗单元的电平下拉功能的情况下，根据第三校准信号ZQ3_CODE[N-1:0]确定第三目标信号PD_MAIN_CODE中的第a组子信号的电平状态，以控制第a个第二阻抗单元的阻值为标准阻值；或者，在不启用第a个第二阻抗单元的电平下拉功能的情况下，确定第三目标信号PD_MAIN_CODE中的第a组子信号均处于第二电平状态。
需要说明的是，通过第二逻辑模块521将第三阻抗控制信号和第四阻抗控制信号之中的有效信号与第二校准信号ZQ2_CODE[N-1:0]进行组合，得到第二目标信号PU2_MAIN_CODE，进而控制第二阻抗单元的电平上拉功能。第二逻辑模块521与第一逻辑模块42的结构和功能大致相同，其工作原理可参见前述对第一逻辑模块42的说明，在此不作赘述。
第三逻辑模块533用于对第五阻抗控制信号IMPpd_CODE[M:0]与第三校准信号ZQ3_CODE[N-1:0]进行组合，得到第三目标信号PD_MAIN_CODE，进而控制第二阻抗单元的电平下拉功能。类似地，第五阻抗控制信号IMPpd_CODE[M:0]的一位子信号控制一个或者多个第二阻抗单元的电平下拉功能是否被启用。在此基础上，如果启用某个第二阻抗单元功能的电平下拉功能，则利用第三校准信号ZQ3_CODE[N-1:0]将该第二阻抗单元的下拉阻值校准到标准阻值，从而执行电平下拉功能；反之，如果不启用该第二阻抗单元的下拉功能，则利用处于第二电平状态的固定信号断开第二阻抗单元的相关电路。
在一些实施例中，每个第二阻抗单元均包括N个第三开关管(例如图10或者图11中的第三开关管531)、N个第四开关管(例如图10或者图11中的第四开关管532)和2N个第二电阻(例如图10或者图11中的第二电阻533)，第a个第二阻抗单元中的第n个第三开关管的控制端与第二目标信号中的第a组子信号中的第n个子信号连接，一个第三开关管的第一端与一个第二电阻的第一端连接，一个第三开关管的第二端与电源信号连接；第a个第二阻抗单元中第n个第四开关管的控制端与第三目标信号中的第a组子信号中第n个子信号连接，一个第四开关管的第一端与地信号连接，一个第四开关管的第二端与一个第二电阻的第一端连接，2N个第二电阻的第二端均与对应的数据引脚连接。
需要说明的是，在图10或者图11中，以第1个第二阻抗单元为例，第1个第二阻抗单元用于接收第二目标信号中的第一组子信号PU2_MAIN_CODE_1[N-1:0]和第三目标信号中的第一组子信号PD_MAIN_CODE_1[N-1:0]。其中，PU2_MAIN_CODE_1[N-1:0]包括PU2_MAIN_CODE_1[0]、PU2_MAIN_CODE_1[1]……PU2_MAIN_CODE_1[N-1]这些子信号，每一个子信号用于对应控制一个第三开关管的工作状态，以控制该第二阻抗单元以标准阻值执行电平上拉功能或者不执行电平上拉功能；PD_MAIN_CODE_1[N-1:0]包括PD_MAIN_CODE_1[0]、PD_MAIN_CODE_1[1]……PD_MAIN_CODE_1[N-1]这些子信号，每一个子信号用于对应控制一个第四开关管的工作状态，以控制该第二阻抗单元以标准阻值执行电平下拉功能或者不执行电平下拉功能。
另外，在图10或者图11中，第1个第二阻抗单元示出了3个第三开关管(仅对一个第三开关管531进行了标号)、3个第四开关管(仅对一个第四开关管532进行了标号)和6个第二电阻(仅对一个第二电阻533进行了标号)，但实际场景中，第三开关管/第四开关管/第二电阻的数量均可以更多或者更少。
在一种可行的电路逻辑中，第一电平状态为高电平状态(逻辑“1”)，第二电平状态为低电平状态(逻辑“0”)。高电平状态是指使N型沟道场效应管导通或者使P型沟道场效应管不导通的电平值，低电平状态是指使N型沟道场效应管不导通或者使P型沟道场效应管导通的电平值，第一固定电平信号中的子信号均为高电平信号，所述第二固定电平信号为低电平信号。在这里，第一固定电平信号和第二固定电平信号的选取均是根据电路逻辑确定，第一固定电平信号可以为电源信号VDD，第二固定电平信号可以为地信号VSS。
第一开关管和第三开关管均为P型沟道场效应管，第二开关管和第四开关管均为N型沟道场效应管；P型沟道场效应管的控制端为栅极，P型沟道场效应管的第二端为源极，P型沟道场效应管的第一端为漏极，N型沟道场效应管的控制端为栅极，N型沟道场效应管的第二端为漏极，N型沟道场效应管的第一端为源极；标准阻值均为240欧姆。
本公开实施例提供了一种半导体存储器，由于第三操作码和第四操作码均能够对数据掩码引脚产生影响，为了避免电路错误，提供了以下阻抗控制策略：如果第四操作码处于第一状态，则结合第三操作码的状态确定数据掩码引脚DM的阻抗，如果第四操作码处于第二状态，则直接确定数据掩码引脚DM的阻抗。这样，明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
在本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种电子设备60的组成结构示意图。如图12所示，电子设备60可以包括前述实施例任一项所述的半导体存储器30。
在本公开实施例中，半导体存储器30可以为DRAM芯片。
进一步地，在一些实施例中，DRAM芯片符合DDR5内存规格。
本公开实施例主要涉及半导体存储器对于数据掩码引脚的阻抗控制方法和相关控制电路，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
工业实用性
本公开实施例提供了一种控制方法、半导体存储器和电子设备，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

Claims (16)

  1. 一种控制方法，应用于半导体存储器，所述半导体存储器包括数据掩码引脚、且所述数据掩码引脚用于接收写数据的输入掩码信号，所述方法包括：
    在所述半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗为第一值；或者，
    若所述第一模式寄存器中的第四操作码处于第二状态，则控制所述数据掩码引脚的阻抗为第二值；
    其中，所述第四操作码用于指示是否使能所述数据掩码引脚，所述第三操作码用于指示所述数据掩码引脚是否为预设测试模式中的测试对象。
  2. 根据权利要求1所述的控制方法，其中，所述第一值包括第一阻抗参数和第二阻抗参数，所述第一状态指示使能所述数据掩码引脚；所述根据第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗为第一值，包括：
    若所述第三操作码处于第三状态，则通过第一模式寄存器中的第一操作码控制所述数据掩码引脚的阻抗为第一阻抗参数；所述第三状态指示所述数据掩码引脚为预设测试模式中的测试对象；
    若所述第三操作码处于第四状态，则通过第二模式寄存器中的第二操作码控制所述数据掩码引脚的阻抗为第二阻抗参数；所述第四状态指示所述数据掩码引脚并非为预设测试模式中的测试对象；
    其中，所述半导体存储器还包括至少一个数据引脚，所述数据引脚用于接收或输出数据，所述第一操作码用于指示至少一个所述数据引脚在输出驱动状态时的阻抗为第一阻抗参数，所述第二操作码用于指示至少一个所述数据引脚在终结状态时的阻抗为第二阻抗参数。
  3. 根据权利要求2所述的控制方法，其中，所述第二值包括高阻抗状态，所述第二状态指示不使能所述数据掩码引脚；所述控制所述数据掩码引脚的阻抗为第二值，包括：
    通过第一固定电平信号控制所述数据掩码引脚处于高阻抗状态。
  4. 根据权利要求3所述的控制方法，其中，所述方法还包括：
    获取所述第一模式寄存器存储的第一操作码和第四操作码、所述第二模式寄存器存储的第二操作码以及所述第三模式寄存器存储的第三操作码；
    对所述第三操作码和所述第四操作码分别进行译码，得到第一测试标志信号和使能控制信号；
    在所述半导体存储器处于预设测试模式时，在所述使能控制信号处于第一电平状态的情况下，根据所述第一测试标志信号的电平状态，选择所述第一操作码或者所述第二操作码控制所述数据掩码引脚的阻抗；或者，在所述使能控制信号处于第二电平状态的情况下，通过所述第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；
    其中，在所述第四操作码处于第一状态时，所述使能控制信号处于第一电平状态；在所述第四操作码处于第二状态时，所述使能控制信号处于第二电平状态；在所述第三操作码处于第三状态时，所述第一测试标志信号处于第一电平状态；在所述第三操作码处于第四状态时，所述第一测试标志信号处于第二电平状态。
  5. 根据权利要求4所述的控制方法，其中，所述方法还包括：
    确定第一非测试态控制信号和第二阻抗控制信号；
    在所述半导体存储器处于预设测试模式时，根据所述第一测试标志信号的电平状态和所述使能控制信号的电平状态，基于所述第一固定电平信号、所述第一操作码和所述第二操作码的其中之一输出第一阻抗控制信号；或者，在所述半导体存储器并非处于预设测试模式时，基于所述第一非测试态控制信号，输出所述第一阻抗控制信号；
    根据所述半导体存储器的工作状态，选择所述第一阻抗控制信号和所述第二阻抗控制信号之一控制所述数据掩码引脚的阻抗；
    其中，所述第一非测试态控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗，所述第二阻抗控制信号用于指示所述数据引脚在输出驱动状态的阻抗；或者，所述第一非测试态控制信号用于指示所述数据引脚在输出驱动状态的阻抗，所述第二阻抗控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗。
  6. 根据权利要求4或5所述的控制方法，其中，所述预设测试模式是指PODTM模式，所述PODTM模式用于在封装后测试所述数据掩码引脚或者至少一个所述数据引脚的阻抗；
    所述第一模式寄存器的标准编号均为5，所述第一操作码是指第一模式寄存器中存储的第2位～第1位操作码，所述第四操作码是指所述第一模式寄存器中存储的第5位操作码；所述第二模式寄存器的标准编号为34，所述第二操作码是指第三模式寄存器中存储的第2位～第0位操作码；所述第三模式寄存器的标准编号为61，所述第三操作码是指第三模式寄存器中存储的第4位～第0位操作码；
    所述第一电平状态为高电平状态，所述第二电平状态为低电平状态。
  7. 一种半导体存储器，所述半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且所述第一驱动电路分别与所述第一模式寄存器、所述第三模式寄存器和所述数据掩码引脚 连接；其中，
    所述数据掩码引脚，配置为接收写数据的输入掩码信号；
    所述第一驱动电路，配置为在所述半导体存储器处于预设测试模式时，若所述第一模式寄存器中的第四操作码处于第一状态，则根据所述第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗为第一值；或者，
    若所述第一模式寄存器中的第四操作码处于第二状态，则控制所述数据掩码引脚的阻抗为第二值；
    其中，所述第四操作码用于指示是否使能所述数据掩码引脚，所述第三操作码用于指示所述数据掩码引脚是否为预设测试模式中的测试对象。
  8. 根据权利要求7所述的半导体存储器，其中，所述半导体存储器还包括第二模式寄存器，且所述第二模式寄存器与所述第一驱动电路连接；所述第一值包括第一阻抗参数和第二阻抗参数，所述第二值是指高阻抗状态；
    所述第一驱动电路，具体配置为在所述第四操作码处于第一状态且所述第三操作码处于第三状态的情况下，通过所述第一模式寄存器中的第一操作码控制所述数据掩码引脚的阻抗为第一阻抗参数；或者，
    在所述第四操作码处于第一状态且所述第三操作码处于第四状态的情况下，通过所述第二模式寄存器中的第二操作码控制所述数据掩码引脚的阻抗为第二阻抗参数；或者，
    在所述第四操作码处于第二状态的情况下，通过第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；
    其中，所述第一状态指示使能所述数据掩码引脚，所述第二状态指示不使能所述数据掩码引脚；所述第三状态指示所述数据掩码引脚为预设测试模式中的测试对象；所述第四状态指示所述数据掩码引脚并非为预设测试模式中的测试对象；所述半导体存储器还包括至少一个数据引脚，所述数据引脚用于接收或输出数据，所述第一操作码用于指示至少一个所述数据引脚在输出驱动状态时的阻抗为第一阻抗参数，所述第二操作码用于指示至少一个所述数据引脚在终结状态时的阻抗为第二阻抗参数。
  9. 根据权利要求8所述的半导体存储器，其中，所述半导体存储器还包括第一译码模块和第二译码模块；其中，
    所述第一模式寄存器，配置为存储并输出第一操作码和第四操作码；
    所述第二模式寄存器，配置为存储并输出第二操作码；
    所述第三模式寄存器，配置为存储并输出第三操作码；
    所述第一译码模块，配置为接收所述第三操作码，对所述第三操作码进行译码，输出第一测试标志信号；
    所述第二译码模块，配置为接收所述第四操作码，对所述第四操作码进行译码，输出使能控制信号；
    所述第一驱动电路，配置为接收所述使能控制信号、所述第一测试标志信号、所述第一固定电平信号、所述第一操作码和所述第二操作码；以及在所述半导体存储器处于预设测试模式时，在所述使能控制信号处于第一电平状态的情况下，根据所述第一测试标志信号的电平状态，基于所述第一操作码或者所述第二操作码控制所述数据掩码引脚的阻抗；或者，在所述使能控制信号处于第二电平状态的情况下，通过所述第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；
    其中，在所述第四操作码处于第一状态时，所述使能控制信号处于第一电平状态；在所述第四操作码处于第二状态时，所述使能控制信号处于第二电平状态，在所述第三操作码处于第三状态时，所述第一测试标志信号处于第一电平状态，在所述第三操作码处于第四状态时，所述第一测试标志信号处于第二电平状态。
  10. 根据权利要求9所述的半导体存储器，其中，所述半导体存储器，还配置为确定第一非测试态控制信号、第二阻抗控制信号和第一校准信号；其中，所述第一校准信号用于校准上拉阻值；所述第一驱动电路包括：
    第一信号处理模块，配置为接收所述第一测试标志信号、所述使能控制信号、所述第一固定电平信号、所述第一操作码、所述第二操作码和所述第一非测试态控制信号；并在所述半导体存储器处于预设测试模式时，根据所述第一测试标志信号的电平状态和所述使能控制信号的电平状态，基于所述第一固定电平信号、所述第一操作码和所述第二操作码的其中之一输出第一阻抗控制信号；或者，在所述半导体存储器并非处于预设测试模式时，根据所述第一非测试态控制信号，输出第一阻抗控制信号；
    第一逻辑模块，配置为接收所述第一阻抗控制信号、所述第二阻抗控制信号和所述第一校准信号；并对所述第一阻抗控制信号、所述第二阻抗控制信号和所述第一校准信号进行选择和逻辑组合，输出第一目标信号；
    第一驱动模块，包括多个第一阻抗单元，配置为接收所述第一目标信号，利用所述第一目标信号对多个所述第一阻抗单元进行控制，以控制所述数据掩码引脚的阻抗；
    其中，所述第一非测试态控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗，所述第二阻抗控制信号用于指示所述数据引脚在输出驱动状态的阻抗；或者，所述第一非测试态控制信号用于指 示所述数据引脚在输出驱动状态的阻抗，所述第二阻抗控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗。
  11. 根据权利要求10所述的半导体存储器，其中，所述第一信号处理模块包括：
    第三译码模块，配置为接收所述第一操作码，对所述第一操作码进行译码，输出第一译码信号；
    第四译码模块，配置为接收所述第二操作码，对所述第二操作码进行译码，输出第二译码信号；
    第一选择模块，配置为接收所述第一测试标志信号、所述第一译码信号和所述第二译码信号；并根据所述第一测试标志信号的电平状态，选择所述第一译码信号和所述第二译码信号的其中之一输出第一预选信号；
    第二选择模块，配置为接收所述使能控制信号、所述第一预选信号和第一固定电平信号；根据所述使能控制信号的电平状态，选择所述第一预选信号和所述第一固定电平信号的其中之一输出第一测试态控制信号；
    第三选择模块，配置为接收测试使能信号、所述第一测试态控制信号和所述第一非测试态控制信号；并根据所述测试使能信号的电平状态，选择所述第一测试态控制信号和所述第一非测试态控制信号的其中之一输出所述第一阻抗控制信号；其中，所述测试使能信号用于指示所述半导体存储器是否处于预设测试模式。
  12. 根据权利要求11所述的半导体存储器，其中，所述第一译码信号、所述第二译码信号、所述第一预选信号、所述第一固定电平信号、所述第一测试态控制信号、所述第一非测试态控制信号和所述第一阻抗控制信号均包括(M+1)位子信号，所述第一选择模块包括(M+1)个第一数据选择器，所述第二选择模块包括(M+1)个第二数据选择器，所述第三选择模块包括(M+1)个第三数据选择器；其中，
    一个所述第一数据选择器的输入端分别接收所述第一译码信号的一位子信号和所述第二译码信号的一位子信号，一个所述第一数据选择器的输出端用于输出所述第一预选信号的一位子信号，所有的第一数据选择器的控制端均接收所述第一测试标志信号；
    一个所述第二数据选择器的输入端接收所述第一预选信号的一位子信号和所述第一固定电平信号的一位子信号，一个所述第二数据选择器的输出端用于输出所述第一测试态控制信号的一位子信号，所有的第二数据选择器的控制端均接收所述使能控制信号；
    一个所述第三数据选择器的输入端接收所述第一测试态控制信号的一位子信号和所述第一非测试态控制信号的一位子信号，一个所述第三数据选择器的输出端用于输出所述第一阻抗控制信号的一位子信号，所有的第三数据选择器的控制端均接收所述测试使能信号；
    其中，M为正整数。
  13. 根据权利要求12所述的半导体存储器，其中，所述第二阻抗控制信号包括(M+1)位子信号，所述第一校准信号包括N位子信号，所述第一目标信号包括A组子信号，且每组子信号包括N位子信号；所述第一驱动模块包括A个第一阻抗单元，且每个所述第一阻抗单元接收所述第一目标信号中的一组子信号；
    所述第一逻辑模块，具体配置为根据所述第一阻抗控制信号和所述第二阻抗控制信号，确定至少一个所述第一阻抗单元的电平上拉功能是否被启用；以及，
    在启用第a个所述第一阻抗单元的电平上拉功能情况下，根据所述第一校准信号确定所述第一目标信号中的第a组子信号的电平状态，以控制第a个所述第一阻抗单元的阻值为标准阻值；或者，在不启用第a个所述第一阻抗单元的电平上拉功能情况下，确定所述第一目标信号中的第a组子信号均处于第一电平状态；
    其中，a、N、A均为整数，a小于或等于A，(M+1)小于或等于A。
  14. 根据权利要求13所述的半导体存储器，其中，每个所述第一阻抗单元均包括N个第一开关管、N个第二开关管和2N个第一电阻；
    第a个所述第一阻抗单元中第n个第一开关管的控制端与所述第一目标信号中的第a组子信号中的第n位子信号连接，一个所述第一开关管的第一端与一个所述第一电阻的第一端连接，一个所述第一开关管的第二端与一个电源信号连接；
    一个所述第二开关管的控制端与第二固定电平信号连接，一个所述第二开关管的第一端与地信号连接，一个所述第二开关管的第二端与一个所述第一电阻的第一端连接，2N个所述第一电阻的第二端均与所述数据掩码引脚连接；
    其中，n为整数，且n小于或等于N。
  15. 根据权利要求14所述的半导体存储器，其中，
    所述第一开关管为P型沟道场效应管，所述第二开关管为N型沟道场效应管；所述P型沟道场效应管的控制端为栅极，所述P型沟道场效应管的第二端为源极，所述P型沟道场效应管的第一端为漏极，所述N型沟道场效应管的控制端为栅极，所述N型沟道场效应管的第二端为漏极，所述N型沟道场效应管的第一端为源极；
    所述第一电平状态为高电平状态，所述第二电平状态为低电平状态，所述第一固定电平信号中的子信 号均为高电平信号，所述第二固定电平信号为低电平信号；
    标准阻值均为240欧姆。
  16. 一种电子设备，所述电子设备包括如权利要求7-15任一项所述的半导体存储器。
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