KR20230139380A - 제어 방법, 반도체 메모리 및 전자 기기 - Google Patents
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Abstract
본 발명의 실시예는 기설정 테스트 모드에 대해 데이터 마스크 핀의 임피던스 제어 전략을 제공하여 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 정의할 수 있을 뿐만 아니라, DDR5 중 데이터 마스크 핀의 인에이블 여부를 제어하기 위한 제어 신호와 PODTM 중 데이터 마스크 핀이 테스트 대상인지 여부를 제어하기 위한 제어 신호 간의 관계를 명확히 하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트하여 회로 처리 오류의 발생을 방지할 수 있는 제어 방법, 반도체 메모리 및 전자 기기를 제공한다.
Description
관련 출원의 상호 참조
본 발명은 출원번호가 202210307306.6이고, 출원일자가 2022년 03월 25일이며, 발명의 명칭이 "제어 방법, 반도체 메모리 및 전자 기기"인 중국특허출원에 기반하여 제출하였고, 해당 중국특허출원의 우선권을 주장하는 바, 그 모든 내용은 참조로서 본 발명에 인용된다.
기술분야
본 발명은 반도체 메모리 기술분야에 관한 것으로, 특히 제어 방법, 반도체 메모리 및 전자 기기에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)는 컴퓨터에서 일반적으로 사용되는 반도체 메모리 소자로, 적어도 데이터 핀과 데이터 마스크 핀이 존재한다. 그 중 데이터 핀은 데이터 쓰기 및 데이터 읽기의 이중 기능을 구비하고, 데이터 마스크 핀은 쓰기 데이터의 입력 마스크 신호를 수신하며, 쓰기 동작 기간 내에 불필요한 입력 데이터를 차단하고 데이터 쓰기 기능만 지원하기 위한 것이다. RAM 표준 버전 5(DDR5)에서 일부 테스트 모드에서는 데이터 마스크 핀 또는 데이터 핀의 임피던스를 테스트할 필요가 있다.
본 발명은 기설정 테스트 모드에서 데이터 마스크 핀에 대한 임피던스 제어 전략을 명확히 하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지하는 제어 방법, 반도체 메모리 및 전자 기기를 제공한다.
제1 양태에 따르면, 본 발명의 실시예는 제어 방법으로서, 반도체 메모리에 적용되고, 반도체 메모리는 데이터 마스크 핀을 포함하며, 데이터 마스크 핀은 쓰기 데이터의 입력 마스크 신호를 수신하는 데 사용되고, 제어 방법은,
반도체 메모리가 기설정 테스트 모드인 경우, 제1 모드 레지스터 중의 제4 오퍼랜드가 제1 상태이면, 제3 모드 레지스터 중의 제3 오퍼랜드에 따라 데이터 마스크 핀의 임피던스를 제1 값으로 제어하는 단계; 또는
제1 모드 레지스터 중의 제4 오퍼랜드가 제2 상태이면, 데이터 마스크 핀의 임피던스를 제2 값으로 제어하는 단계를 포함하며,
제4 오퍼랜드는 데이터 마스크 핀이 인에이블되었는지 여부를 지시하는 데 사용되고, 제3 오퍼랜드는 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상인지 여부를 지시하는 데 사용되는 제어 방법을 제공한다.
제2 양태에 따르면, 본 발명의 실시예는 반도체 메모리로서, 반도체 메모리는 데이터 마스크 핀, 제1 모드 레지스터, 제3 모드 레지스터 및 제1 구동 회로를 포함하고, 제1 구동 회로는 제1 모드 레지스터, 제3 모드 레지스터 및 데이터 마스크 핀에 각각 연결되며;
데이터 마스크 핀은 쓰기 데이터의 입력 마스크 신호를 수신하도록 구성되고;
제1 구동 회로는 반도체 메모리가 기설정 테스트 모드인 경우, 제1 모드 레지스터 중의 제4 오퍼랜드가 제1 상태이면, 제3 모드 레지스터 중의 제3 오퍼랜드에 따라 데이터 마스크 핀의 임피던스를 제1 값으로 제어하거나, 제1 모드 레지스터 중의 제4 오퍼랜드가 제2 상태이면, 데이터 마스크 핀의 임피던스를 제2 값으로 제어하도록 구성되며;
제4 오퍼랜드는 데이터 마스크 핀이 인에이블되었는지 여부를 지시하는 데 사용되고, 제3 오퍼랜드는 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상인지 여부를 지시하는 데 사용도는 반도체 메모리를 제공한다.
제3 양태에 따르면, 본 발명의 실시예는 제2 양태에 따른 반도체 메모리를 포함하는 전자 기기를 제공한다.
본 발명의 실시예는 기설정 테스트 모드에 대해 데이터 마스크 핀의 임피던스 제어 전략을 제공하여 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 정의할 수 있을 뿐만 아니라, DDR5 중 데이터 마스크 핀의 인에이블 여부를 제어하기 위한 제어 신호와 PODTM 중 데이터 마스크 핀이 테스트 대상인지 여부를 제어하기 위한 제어 신호 간의 관계를 명확히 하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지하는 제어 방법, 반도체 메모리 및 전자 기기를 제공한다.
도 1은 본 발명의 실시예에 의해 제공되는 제어 방법의 흐름 모식도이다.
도 2는 본 발명의 실시예에 의해 제공되는 다른 제어 방법의 흐름 모식도이다.
도 3은 본 발명의 실시예에 의해 제공되는 반도체 메모리의 구조 모식도이다.
도 4는 본 발명의 실시예에 의해 제공되는 다른 반도체 메모리의 구조 모식도이다.
도 5는 본 발명의 실시예에 의해 제공되는 제1 디코딩 모듈의 구조 모식도이다.
도 6은 본 발명의 실시예에 의해 제공되는 제1 구동 회로의 구조 모식도이다.
도 7은 본 발명의 실시예에 의해 제공되는 제1 구동 회로의 세부 구조 모식도 1이다.
도 8은 본 발명의 실시예에 의해 제공되는 제1 구동 회로의 세부 구조 모식도 2이다.
도 9는 본 발명의 실시예에 의해 제공되는 제2 구동 회로의 구조 모식도이다.
도 10은 본 발명의 실시예에 의해 제공되는 제2 구동 회로의 세부 구조 모식도 1이다.
도 11은 본 발명의 실시예에 의해 제공되는 제2 구동 회로의 세부 구조 모식도 2이다.
도 12는 본 발명의 실시예에 의해 제공되는 전자 기기의 구성 구조 모식도이다.
도 2는 본 발명의 실시예에 의해 제공되는 다른 제어 방법의 흐름 모식도이다.
도 3은 본 발명의 실시예에 의해 제공되는 반도체 메모리의 구조 모식도이다.
도 4는 본 발명의 실시예에 의해 제공되는 다른 반도체 메모리의 구조 모식도이다.
도 5는 본 발명의 실시예에 의해 제공되는 제1 디코딩 모듈의 구조 모식도이다.
도 6은 본 발명의 실시예에 의해 제공되는 제1 구동 회로의 구조 모식도이다.
도 7은 본 발명의 실시예에 의해 제공되는 제1 구동 회로의 세부 구조 모식도 1이다.
도 8은 본 발명의 실시예에 의해 제공되는 제1 구동 회로의 세부 구조 모식도 2이다.
도 9는 본 발명의 실시예에 의해 제공되는 제2 구동 회로의 구조 모식도이다.
도 10은 본 발명의 실시예에 의해 제공되는 제2 구동 회로의 세부 구조 모식도 1이다.
도 11은 본 발명의 실시예에 의해 제공되는 제2 구동 회로의 세부 구조 모식도 2이다.
도 12는 본 발명의 실시예에 의해 제공되는 전자 기기의 구성 구조 모식도이다.
이하, 본 발명의 실시예 중의 도면을 참조하여 본 발명의 실시예 중의 기술적 해결수단을 명확하고 완전하게 설명할 것이다. 여기에 설명된 구체적인 실시예들은 관련 발명을 해석하기 위한 것일 뿐 해당 발명을 한정하지 않음을 이해할 수 있다. 또한, 첨부된 도면은 설명의 편의를 위해 관련 발명에 관한 부분만을 도시한 것임에 유의해야 한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 발명의 명세서에서 사용된 용어는 본 발명의 실시예를 설명하기 위해 사용된 것일 뿐 본 발명을 한정하려는 의도가 아니다.
아래 설명에서, 언급된 “일부 실시예”는 모든 가능한 실시예의 서브 집합을 설명하지만, “일부 실시예”는 모든 가능한 실시예의 동일한 서브 집합 또는 상이한 서브 집합일 수 있고, 모순되지 않는 한 서로 결합될 수 있음을 이해할 수 있다.
본 발명의 실시예에 언급된 용어 “제1/제2/제3”은 단지 유사한 대상을 구별할 뿐, 대상에 대한 특정 순서를 나타내지 않으며, 이해할 수 있는 것은, “제1/제2/제3”은 허용되는 경우 특정된 순서 또는 선후 순서를 서로 교환하여, 여기서 설명되는 본 발명의 실시예가 여기서 도시되거나 설명된 것과 다른 순서로 구현될 수 있도록 함을 지적해야 할 것이다.
다음은 본 발명의 실시예에서 언급된 전문 명사 해석과 일부 명사의 대응 관계이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)
동기식 동적 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory, SDRAM)
이중 데이터 속도 RAM (Double Data Rate SDRAM, DDR)
5세대 DDR 표준(DDR5 Specification, DDR5 SPEC)
데이터 핀(DQ Pin, DQ)
데이터 마스크 핀(Data Mask Pin, DM)
패키지 출력 구동 테스트 모드(Package Output Driver Test Mode, PODTM)
모드 레지스터(Mode Register, MR)
오퍼랜드(Operand, OP)
DDR5 SPEC는 PODTM로 지칭되는 하나의 새로운 테스트 모드를 규정한다. 이러한 테스트 모드는 칩 패키징 후, 호스트를 통해 하나의 데이터 핀(DQ) 또는 데이터 마스크 핀(DM)의 출력 구동 회로(Output Driver)를 인에이블하는 데 사용되는 동시에, 다른 데이터 핀(DQ) 또는 데이터 마스크 핀(DM)은 터미널 상태이므로, 출력 구동 상태에서 인에이블된 데이터 핀(DQ) 또는 데이터 마스크 핀(DM)의 풀업 임피던스가 예상대로인지 여부를 테스트한다. 그러나, 데이터 마스크 핀(DM)의 출력 구동 상태가 원래 정의되어 있지 않으므로 PODTM 모드는 데이터 마스크 핀(DM)에 적응할 수 없어 회로 처리 오류를 유발하기 쉽다.
이에 기반하여, 본 발명의 실시예는 기설정 테스트 모드에 대해 데이터 마스크 핀의 임피던스 제어 전략을 제공하여 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 정의할 수 있을 뿐만 아니라, DDR5 중 데이터 마스크 핀의 인에이블 여부를 제어하기 위한 제어 신호와 PODTM 중 데이터 마스크 핀이 테스트 대상인지 여부를 제어하기 위한 제어 신호 간의 관계를 명확히 하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지하는 제어 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.
본 발명의 일 실시예에서는 제어 방법을 제공한다. 상기 제어 방법은, 반도체 메모리가 기설정 테스트 모드인 경우, 데이터 마스크가 테스트 대상으로 선택되면, 제1 모드 레지스터를 통해 데이터 마스크 핀의 임피던스를 제1 임피던스 파라미터로 제어하거나, 데이터 마스크 핀이 테스트 대상이 아니면, 제2 모드 레지스터를 통해 데이터 마스크 핀의 임피던스를 제2 임피던스 파라미터로 제어하는 단계를 포함할 수 있다.
설명해야 할 것은, 본 발명의 실시예에 의해 제공되는 제어 방법은 반도체 메모리에 적용된다. 반도체 메모리는 데이터 마스크 핀(DM) 및 적어도 하나의 데이터 핀(DQ)을 포함한다. 그 중 데이터 핀(DQ)은 데이터를 수신 또는 출력하는 데 사용되고, 쓰기 (Write) 기능 또는 읽기(Read) 기능을 겸비하며, 터미널 상태 및 출력 구동 상태가 존재하고; 데이터 마스크 핀(DM)은 쓰기 데이터의 입력 마스크 신호를 수신하는 데 사용되며, Write 기능만 구비하고, 터미널 상태가 존재한다.
본 발명의 실시예에서, 기설정 테스트 모드는 DDR5에 도입된 PODTM 모드를 의미하고, PODTM 모드는 패키징 후 데이터 마스크 핀 또는 적어도 하나의 데이터 핀의 임피던스를 테스트하는 데 사용된다. 보다 구체적으로, PODTM 모드는 호스트 테스트데이터 마스크 핀(DM) 또는 데이터 핀(DQ)의 풀업 임피던스를 허용한다.
데이터 마스크 핀(DM)이 PODTM 모드 중의 테스트 대상으로 선택된 경우, 제1 모드 레지스터가 데이터 마스크 핀(DM)의 임피던스를 제1 임피던스 파라미터로 제어하도록 허용한다. 여기서, 제1 모드 레지스터는 출력 구동 상태에서 데이터 핀(DQ)의 풀업(Pull-up) 임피던스를 지시하는 데 사용되므로, 데이터 마스크 핀(DM)의 출력 구동 상태를 정의할 필요 없이 호스트는 데이터 마스크 핀(DM)의 출력 구동과 관련된 풀업 임피던스를 테스트할 수 있다.
데이터 마스크 핀(DM)이 PODTM 중의 테스트 대상이 아닌 경우, 제2 모드 레지스터가 데이터 마스크 핀(DM)의 임피던스를 제2 임피던스 파라미터로 제어하도록 허용한다. 여기서, 제2 모드 레지스터가 터미널(종결) 상태의 임피던스를 지시하는 데 사용되므로, 선택된 테스트 대상의 테스트 결과에 미치는 데이터 마스크 핀(DM)의 영향을 방지할 수 있다.
이와 같이, 반도체 메모리가 기설정 테스트 모드인 경우, 제1 모드 레지스터 및 제2 모드 레지스터가 데이터 마스크 핀(DM)의 임피던스를 직접 정의하도록 허용함으로써, 데이터 마스크 핀(DM)의 경우, 기설정 테스트 모드에 대한 출력 구동 상태의 정의 및 관련 제어 회로를 추가할 필요가 없으므로, 기설정 테스트 모드와 데이터 마스크 핀(DM)의 적응을 보장하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
일부 실시예에서, 상기 제어 방법은, 반도체 메모리가 기설정 테스트 모드인 경우, 데이터 핀이 테스트 대상으로 선택되면, 제1 모드 레지스터를 통해 데이터 핀의 임피던스를 제1 임피던스 파라미터로 제어하거나, 데이터 핀이 테스트 대상이 아니면, 제2 모드 레지스터를 통해 데이터 핀의 임피던스를 제2 임피던스 파라미터로 제어하는 단계를 더 포함한다.
이와 같이, 데이터 핀(DQ)이 PODTM 모드 중의 테스트 대상으로 선택된 경우, 제1 모드 레지스터를 통해 데이터 핀(DQ)의 풀업 출력 구동 임피던스를 제어함으로써, 상기 데이터 핀(DQ)의 테스트 결과를 획득하고; 데이터 핀(DQ)이 PODTM 모드 중의 테스트 대상이 아닌 경우, 제2 모드 레지스터를 통해 데이터 핀(DQ)이 터미널 상태가 되도록 제어함으로써, 선택된 테스트 대상의 테스트 결과에 미치는 상기 데이터 핀(DQ)의 영향을 방지할 수 있다.
일부 실시예에서, 제3 모드 레지스터를 통해, 반도체 메모리가 기설정 테스트 모드로 진입하여 테스트 대상이 선택된 것으로 결정하거나; 제3 모드 레지스터를 통해, 반도체 메모리가 기설정 테스트 모드로 진입하지 않은 것으로 결정한다.
이해해야 할 것은, 해당 제어 기능을 제공하기 위해 각각의 모드 레지스터는 모두 각각 복수의 오퍼랜드 비트를 구비한다. 본 발명의 실시예에서, 제1 모드 레지스터에서 본 발명의 실시예와 관련된 오퍼랜드를 제1 오퍼랜드로 지칭하고, 제2 모드 레지스터에서 본 발명의 실시예와 관련된 오퍼랜드를 제2 오퍼랜드로 지칭하며, 제3 모드 레지스터에서 본 발명의 실시예와 관련된 오퍼랜드를 제3 오퍼랜드로 지칭한다.
다시 말하면, 본 발명의 실시예에서, 제3 모드 레지스터 중의 제3 오퍼랜드를 통해, 반도체 메모리가 PODTM 모드로 진입하였는지 여부를 결정하고, PODTM 모드로 진입한 경우, 데이터 마스크 핀(DM)과 적어도 하나의 데이터 핀(DQ)에서 테스트 대상을 선택한 후; 제1 모드 레지스터 중의 제1 오퍼랜드를 통해, 선택된 테스트 대상의 임피던스를 제1 임피던스 파라미터(본질적으로 풀업 출력 구동 임피던스임)로 제어하고, 제2 모드 레지스터 중의 제2 오퍼랜드를 통해, 선택되지 않은 핀의 임피던스를 제2 임피던스 파라미터(본질적으로 종결 임피던스임)로 제어함으로써, 테스트 대상의 임피던스 테스트 결과를 획득한다. 데이터 마스크 핀(DM)의 경우, 기설정 테스트 모드에 대한 출력 구동 상태의 정의 및 관련 제어 회로를 추가할 필요가 없으므로, 기설정 테스트 모드와 데이터 마스크 핀(DM) 간의 적응을 보장하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
일부 실시예에서, 제1 모드 레지스터의 표준 번호는 5이고, 제1 오퍼랜드는 제1 모드 레지스터에 저장된 제2 비트 ~ 제1 비트의 오퍼랜드를 의미하며, MR5 OP[2:1]로 표시되고; 제2 모드 레지스터의 표준 번호는 34이며, 제2 오퍼랜드는 제2 모드 레지스터에 저장된 제2 비트 ~ 제0 비트의 오퍼랜드를 의미하고, MR34 OP[2:0]으로 표시되며; 제3 모드 레지스터의 표준 번호는 61이고, 제3 오퍼랜드는 제3 모드 레지스터에 저장된 제4 비트 ~ 제0 비트의 오퍼랜드를 의미하며, MR61 OP[4:0]으로 표시된다. 여기서, 표준 번호는 DDR5 중의 모드 레지스터 번호를 의미한다.
이하에서는 표 1 ~ 표 3을 참조하여 제3 오퍼랜드는 MR61 OP[4:0], 제1 오퍼랜드 MR5 OP[2:1] 및 제2 오퍼랜드 MR34 OP[2:0] 각각에 대해 구체적으로 설명한다.
표 1에 도시된 바와 같이, MR61 OP[4:0]은 PODTM(Package Output Driver Test Mode) 모드로 진입하였는지 여부를 결정하고, 선택된 핀을 결정하는 데 사용된다. 이해해야 할 것은, 비트가 상이한 반도체 메모리의 경우, 데이터 마스크 핀(DM)과 데이터 핀(DQ)의 개수는 상이하다. 4비트(X4) 메모리의 경우, 1 개의 로우 비트 데이터 마스크 핀(DML로 표시됨) 및 4 개의 로우 비트 데이터 핀(DQ)(각각 DQL0 ~ DQL3으로 지칭됨)이 존재하고; 8비트(X8) 메모리의 경우, 1 개의 로우 비트 데이터 마스크 핀(DML로 표시됨) 및 8 개의 로우 비트 데이터 핀(DQ)(각각 DQL0 ~ DQL7로 지칭됨)이 존재하며; 16비트(X16) 메모리의 경우, 1 개의 로우 비트 데이터 마스크 핀(DML로 표시됨), 1 개의 하이 비트 데이터 마스크 핀(DMU로 표시됨), 8 개의 로우 비트 데이터 핀(DQ)(각각 DQL0 ~ DQL8로 지칭됨) 및 8 개의 하이 비트 데이터 핀(DQ)(각각 DQU0 ~ DQU8로 지칭됨)이 존재한다.
MR61 OP[4:0]=00000B이면, 반도체 메모리가 PODTM 모드가 아님을 의미하고; MR61 OP[4:0]의 값이 표 1에서 00000B를 제외한 다른 조합 형태이면, 반도체 메모리가 PODTM 모드임을 의미한다. 구체적으로, MR61 OP[4:0]=00001B이면, 테스트 대상이 로우 비트 데이터 마스크 핀(DML)임을 의미하고, MR61 OP[4:0]=00010B이면, 테스트 대상이 하이 비트 데이터 마스크 핀(DMU)(16비트 메모리에만 유효함)임을 의미한다. MR61 OP[4:0]=10000B이면, 테스트 대상이 제0 비트 데이터 핀(DQL0)임을 의미하고, 기타 내용은 참고로 이해할 수 있으므로 하나씩 설명하지 않는다.
| 모드 레지스터 및 오퍼랜드 비트 | 기능 | 파라미터 설명 |
| MR61 OP[4:0] | Package Output Driver Test Mode | 00000B:Package Test Disabled(Default) 00001B: Package Test DML 00010B: Package Test DMU(X16 only) 10000B: Package Test DQL0 10001B: Package Test DQL1 10010B: Package Test DQL2 10011B: Package Test DQL3 10100B: Package Test DQL4(X8 and X16 Only) 10101B: Package Test DQL5(X8 and X16 Only) 10110B: Package Test DQL6(X8 and X16 Only) 10111B: Package Test DQL7(X8 and X16 Only) 11000B: Package Test DQU0(X16 Only) 11001B: Package Test DQU1(X16 Only) 11010B: Package Test DQU2(X16 Only) 11011B: Package Test DQU3(X16 Only) 11100B: Package Test DQU4(X16 Only) 11101B: Package Test DQU5(X16 Only) 11110B: Package Test DQU6(X16 Only) 11111B: Package Test DQU7(X16 Only) |
표 2에 도시된 바와 같이, MR5 OP[2:1]은 데이터 핀(DQ)의 풀업 출력 구동 임피던스(Pull-up Output Driver Impedance)를 결정하는 데 사용되므로, PODTM 모드에서 MR5 OP[2:1]을 통해 선택된 핀의 임피던스를 제1 임피던스 파라미터로 제어한다. MR5 OP[2:1]=00B이면, 풀업 입력 구동 임피던스가 RZQ/7, 즉 34옴이어야 함을 의미하고; MR5 OP[2:1]=01B이면, 풀업 입력 구동 임피던스가 RZQ/6, 즉 40옴임이어야 함을 의미하며; MR5 OP[2:1]=10B이면, 풀업 입력 구동 임피던스가 RZQ/5, 즉 48옴이어야 함을 의미한다. 여기서, RZQ는 표준 저항 값은 240옴이다.
| 모드 레지스터 및 오퍼랜드 비트 | 기능 | 파라미터 설명 |
| MR5 OP[2:1] | Pull-up Output Driver Impedance | 00B:RZQ/7(34) 01B: RZQ/6(40) 10B: RZQ/5(48) |
표 3에 도시된 바와 같이, MR34 OP[2:0] 은 데이터 핀(DQ) 또는 데이터 마스크 핀(DM)의 종결 임피던스(RTT_PARK)를 결정하는 데 사용되므로, PODTM 모드에서 MR34 OP[2:0]을 통해 선택되지 않은 핀의 임피던스를 제2 임피던스 파라미터로 제어한다. MR5 OP[2:0]=001B이면, 종결 임피던스가 RZQ, 즉 240옴임을 의미하고; MR5 OP[2:0]=010B이면, 종결 임피던스가 RZQ/2, 즉 120옴임을 의미하며, 기타 내용은 참고로 이해할 수 있으므로 하나씩 설명하지 않는다.
| 모드 레지스터 및 오퍼랜드 비트 | 기능 | 파라미터 설명 |
| MR34 OP[2:0] | RTT_PARK | 000B: RTT_OFF default 001B: RZQ (240) 010B: RZQ/2(120) 011B: RZQ/3(80) 100B: RZQ/4(60) 101B: RZQ/5(48) 110B: RZQ/6(40) 111B: RZQ/7(34) |
또한, 표 1 ~ 표 3에서 해석되지 않은 부분은 모두 DDR5 SPEC를 참조하여 이해할 수 있다. 상술한 내용으로부터 알 수 있듯이, DRAM이 PODTM 모드인 경우, 호스트 (Host)가 DRAM 중 단일 핀의 출력 구동 회로를 별도로 온시키는 동시에 다른 핀이 터미널 상태가 되도록 제어함으로써 패키징된 DRAM에 대해 특성 테스트를 수행하도록 허용한다. PODTM 모드를 온시키기 위해, 호스트는 MR61:OP[4:0]을 설정하여 데이터 마스크 핀(DM) 또는 데이터 핀(DQ)을 타깃 테스트 대상으로 선택하고, 호스트는 또한 MR5 OP[2:1]=00B를 설정하여 타깃 테스트 대상의 출력 구동 회로의 풀업 임피던스 값을 34옴으로 제어하는 동시에 DRAM 중 나머지 데이터 마스크 핀(DM) 또는 데이터 핀(DQ)의 임피던스 상태를 MR34 OP[2:0]을 통해 RTT_PARK로 정의한다. 유의해야 할 것은, 데이터 마스크 핀(DM)이 인에이블되었는지 여부는 MR5 OP[5]에 의해 정의된다. 또한, 데이터 마스크 핀(DM)이 PODTM 모드 중의 타깃 테스트 대상으로 선택되면, DRAM은 MR5 OP[2:1]에 따라 데이터 마스크 핀(DM)의 임피던스를 설정해야 한다.
일부 실시예에서, 반도체 메모리가 기설정 테스트 모드로 진입한 것으로 결정된 경우, 상기 제어 방법은,
제1 모드 레지스터 중의 제1 오퍼랜드, 제2 모드 레지스터 중의 제2 오퍼랜드 및 제3 모드 레지스터 중의 제3 오퍼랜드를 획득하는 단계;
제3 오퍼랜드를 디코딩 처리하여 제1 테스트 플래그 신호 및 적어도 하나의 제2 테스트 플래그 신호를 획득하는 단계 - 제1 테스트 플래그 신호는 데이터 마스크 핀이 테스트 대상인지 여부를 지시하고, 하나의 제2 테스트 플래그 신호는 하나의 데이터 핀이 테스트 대상인지 여부를 지시함 - ; 및
제1 테스트 플래그 신호에 따라 제1 오퍼랜드 및 제2 오퍼랜드 중 하나를 선택하여 데이터 마스크 핀의 임피던스를 제어하는 단계를 더 포함한다.
설명해야 할 것은, 제1 테스트 플래그 신호는 데이터 마스크 핀(DM)이 PODTM 모드 중의 테스트 대상인지 여부를 지시하기 위해 데이터 마스크 핀(DM)에 대해 도입된 내부 플래그 신호이고; 제2 테스트 플래그 신호는 데이터 핀(DQ)이 PODTM 모드 중의 테스트 대상인지 여부를 지시하기 위해 데이터 핀(DQ)에 대해 도입된 내부 플래그 신호이다. 제1 테스트 플래그 신호와 제2 테스트 플래그 신호는 모두 MR61 OP[4:0]에 따라 디코딩하여 획득되며, 구체적인 내용은 전술한 표 1을 참조할 수 있다.
상기 메커니즘을 구현하기 위해, 이하에서는 구체적인 신호 처리 방법을 예시적으로 제공한다.
일부 실시예에서, 데이터 마스크 핀(DM)의 경우, 상기 제어 방법은,
제1 비테스트(non-test) 상태 제어 신호 및 제2 임피던스 제어 신호를 결정하는 단계;
반도체 메모리가 기설정 테스트 모드인 경우, 제1 테스트 플래그 신호에 따라, 제1 오퍼랜드 및 제2 오퍼랜드 중 하나를 기반으로 제1 임피던스 제어 신호를 결정하거나, 반도체 메모리가 기설정 테스트 모드가 아닌 경우, 제1 비테스트 상태 제어 신호를 기반으로 제1 임피던스 제어 신호를 결정하는 단계; 및
반도체 메모리의 작동 상태에 따라, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호 중 하나를 선택하여 데이터 마스크 핀의 임피던스를 제어하는 단계를 더 포함한다.
설명해야 할 것은, 데이터 마스크 핀(DM) 및 데이터 핀(DQ)의 기능은 다르지만 산업 제조에 용이하도록 데이터 마스크 핀(DM)과 데이터 핀(DQ)은 모두 유사한 신호 제어 원리와 회로 구조를 적용한다. 구체적으로, 각 핀은 모두 읽기 관련 속성 및 쓰기 관련 속성을 갖는 것으로 간주할 수 있으며, 각 핀의 최종 임피던스는 읽기 관련 속성에 대응하는 신호 및 쓰기 관련 속성에 대응하는 신호 양자 중 유효 신호에 의해 제어되어 각 핀이 상이한 작동 시나리오에서 읽기 기능(Read 기능) 및 쓰기 기능(Write 기능)(데이터 마스크 핀(DM)의 읽기 기능은 활성화되지 않음)을 각각 지원하도록 한다.
하나의 경우에, 제1 비테스트 상태 제어 신호는 기설정 테스트 상태 이외의 데이터 마스크 핀의 임피던스를 지시하는 데 사용되고, 제2 임피던스 제어 신호는 출력 구동 상태에서 데이터 핀의 임피던스를 지시하는 데 사용된다. 여기서, 기설정 테스트 상태 이외의 데이터 마스크 핀의 임피던스는 정상 쓰기 경우의 임피던스 및 비읽기(non-reading) 비쓰기(non-writing) 경우의 임피던스를 포함할 수 있으며, 이들은 모두 쓰기 관련 속성에 속한다.
이때, 제1 비테스트 상태 제어 신호는 쓰기 관련 속성에 대응하는 신호로 이해할 수 있고, 제2 임피던스 제어 신호는 읽기 관련 속성에 대응하는 신호로 이해할 수 있다. 이와 같이, PODTM 모드에서, 제1 오퍼랜드 또는 제2 오퍼랜드 중 하나에 따라 PODTM 모드에 대응하는 제1 임피던스 제어 신호를 결정하거나, 비PODTM 모드에서, 제1 비테스트 상태 제어 신호에 따라 쓰기 관련 속성에 대응하는 제1 임피던스 제어 신호를 결정한 후, 반도체 메모리의 작동 상태에 따라, PODTM 모드 또는 쓰기 관련 속성에 대응하는 제1 임피던스 제어 신호 또는 읽기 관련 속성에 대응하는 제2 임피던스 제어 신호를 이용하여 데이터 마스크 핀의 임피던스를 제어하고, 제1 보정 신호는 표준 저항 값의 보정에 사용되며, 이는 후속 설명을 참조할 수 있다. 이와 같이, PODTM 모드에서 데이터 마스크 핀(DM)의 신호 제어 전략을 쓰기 관련 속성의 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현한다.
구체적으로, 반도체 메모리의 작동 상태는 쓰기 상태, 읽기 상태, 비읽기 비쓰기 상태 및 기설정 테스트 모드(PODTM 모드)를 포함할 수 있다. 여기서, (1) 반도체 메모리가 쓰기 상태 또는 비읽기 비쓰기 상태 또는 기설정 테스트 모드인 경우, 제1 임피던스 제어 신호를 이용하여 데이터 마스크 핀의 임피던스를 제어하고; (2) 반도체 메모리가 읽기 상태인 경우, 제2 임피던스 제어 신호를 이용하여 데이터 마스크 핀의 임피던스를 제어한다.
다른 하나의 경우에, 제1 비테스트 상태 제어 신호는 출력 구동 상태에서 데이터 핀의 임피던스를 지시하는 데 사용되고, 제2 임피던스 제어 신호는 기설정 테스트 상태 이외의 데이터 마스크 핀의 임피던스를 지시하는 데 사용된다.
이때, 제1 비테스트 상태 제어 신호는 읽기 관련 속성에 대응하는 신호로 이해할 수 있고, 제2 임피던스 제어 신호는 쓰기 관련 속성에 대응하는 신호로 이해할 수 있다. 이와 같이, PODTM 모드에서, 제1 오퍼랜드 또는 제2 오퍼랜드 중 하나에 따라 PODTM 모드에 대응하는 제1 임피던스 제어 신호를 결정하거나, 비PODTM 모드에서, 제1 비테스트 상태 제어 신호에 따라 읽기 관련 속성에 대응하는 제1 임피던스 제어 신호를 결정한 후, 반도체 메모리의 작동 상태에 따라, PODTM 모드 또는 읽기 관련 속성에 대응하는 제1 임피던스 제어 신호 또는 쓰기 관련 속성에 대응하는 제2 임피던스 제어 신호를 이용하여 데이터 마스크 핀의 임피던스를 제어한다. 이와 같이, PODTM 모드에서 데이터 마스크 핀(DM)의 신호 제어 전략을 읽기 속성과 관련된 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현한다.
구체적으로, 반도체 메모리의 작동 상태는 쓰기 상태, 읽기 상태, 비읽기 비쓰기 상태 및 기설정 테스트 모드(PODTM 모드)를 포함할 수 있다. 여기서, (1) 반도체 메모리가 쓰기 상태 또는 비읽기 비쓰기 상태인 경우, 제2 임피던스 제어 신호를 이용하여 데이터 마스크 핀의 임피던스를 제어하고; (2) 반도체 메모리가 읽기 상태 또는 기설정 테스트 모드인 경우, 제1 임피던스 제어 신호를 이용하여 데이터 마스크 핀의 임피던스를 제어한다.
유사하게, 이하에서는 데이터 핀(DQ)의 구체적인 신호 제어 방식을 예시적으로 제공한다.
일부 실시예에서, 데이터 핀(DQ)의 경우, 상기 제어 방법은,
제3 비테스트 상태 제어 신호, 제4 임피던스 제어 신호 및 제5 임피던스 제어 신호를 결정하는 단계;
반도체 메모리가 기설정 테스트 모드인 경우, 제2 테스트 플래그 신호에 따라, 제1 오퍼랜드 및 제2 오퍼랜드 중 하나를 기반으로 제3 임피던스 제어 신호를 결정하거나, 반도체 메모리가 기설정 테스트 모드가 아닌 경우, 제3 비테스트 상태 제어 신호를 기반으로 제3 임피던스 제어 신호를 결정하는 단계; 및
반도체 메모리의 작동 상태에 따라, 제3 임피던스 제어 신호 및 제5 임피던스 제어 신호를 선택하여 데이터 핀의 임피던스를 제어하거나, 제4 임피던스 제어 신호 및 제5 임피던스 제어 신호를 선택하여 데이터 핀의 임피던스를 제어하는 단계를 더 포함한다.
따라서, 하나의 경우에, 제3 비테스트 상태 제어 신호는 터미널 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용되고, 제4 임피던스 제어 신호 및 제5 임피던스 제어 신호는 함께 출력 구동 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용된다. 이와 같이, PODTM 모드에서 데이터 핀의 신호 제어 전략을 쓰기 관련 속성의 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현한다.
구체적으로, 반도체 메모리의 작동 상태는 쓰기 상태, 읽기 상태, 비읽기 비쓰기 상태 및 기설정 테스트 모드(PODTM 모드)를 포함할 수 있다. 여기서, (1) 반도체 메모리가 쓰기 상태 또는 비읽기 비쓰기 상태 또는 기설정 테스트 모드인 경우, 제3 임피던스 제어 신호 및 제5 임피던스 신호를 이용하여 데이터 핀의 임피던스를 제어하고; (2) 반도체 메모리가 읽기 상태인 경우, 제4 임피던스 제어 신호 및 제5 임피던스 제어 신호를 이용하여 데이터 핀의 임피던스를 제어한다.
다른 하나의 경우에, 제3 비테스트 상태 제어 신호 및 제5 임피던스 제어 신호는 함께 출력 구동 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용되고, 제4 임피던스 제어 신호는 터미널 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용된다. 이와 같이, PODTM 모드에서 데이터 핀의 신호 제어 전략을 읽기 속성과 관련된 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현한다.
구체적으로, 반도체 메모리의 작동 상태는 쓰기 상태, 읽기 상태, 비읽기 비쓰기 상태 및 기설정 테스트 모드(PODTM 모드)를 포함할 수 있다. 여기서, (1) 반도체 메모리가 쓰기 상태 또는 비읽기 비쓰기 상태인 경우, 제4 임피던스 제어 신호 및 제5 임피던스 신호를 이용하여 데이터 핀의 임피던스를 제어하고; (2) 반도체 메모리가 읽기 상태 또는 기설정 테스트 모드인 경우, 제3 임피던스 제어 신호 및 제5 임피던스 제어 신호를 이용하여 데이터 핀의 임피던스를 제어한다.
이해해야 할 것은, Write 기능은 풀업 임피던스(종결 임피던스)만 제어하고, Read 기능은 풀업 임피던스와 풀다운 임피던스를 동시에 제어한다. 데이터 마스크 핀(DM)이 Write 기능만 활성화하고 Read 기능은 활성화하지 않으므로, 데이터 마스크 핀(DM)에는 풀업 임피던스의 제어 신호만 관련되며, 풀다운 임피던스의 제어 신호는 고정 레벨 신호로 설정되어 풀다운 임피던스의 기능이 오프되도록 한다. 또한, 데이터 핀(DQ)이 Write 기능과 Read 기능을 동시에 지원하므로, 데이터 핀(DQ)에는 풀업 임피던스의 제어 신호 및 풀다운 임피던스의 제어 신호가 관련된다.
따라서, 데이터 마스크 핀(DM)의 경우, 이의 읽기 관련 속성에는 풀업 임피던스의 제어를 구현하기 위한 하나의 신호(제1 비테스트 상태 제어 신호 또는 제2 임피던스 제어 신호)만 관련되고; 데이터 핀(DQ)의 경우, 읽기 관련 속성에는 각각 풀업 임피던스와 풀다운 임피던스를 제어하기 위한 2종 신호(제3 비테스트 상태 제어 신호 + 제5 임피던스 제어 신호, 또는 제4 임피던스 제어 신호 + 제5 임피던스 제어 신호)가 관련된다.
본 발명의 실시예는 제어 방법을 제공하여 반도체 메모리가 기설정 테스트 모드인 경우, 데이터 핀(DQ)과 관련된 제1 모드 레지스터 및 제2 모드 레지스터가 데이터 마스크 핀(DM)의 임피던스를 직접 정의하도록 허용하고, 데이터 마스크 핀(DM)의 경우, 기설정 테스트 모드에 대한 출력 구동 상태의 정의 및 관련 제어 회로를 추가할 필요가 없으므로, 기설정 테스트 모드와 데이터 마스크 핀(DM)의 적응을 보장하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
나아가, 전술한 제어 방법의 경우, 기설정 테스트 모드로 진입한 후, 데이터 마스크 핀의 임피던스 상태는 내부 플래그 신호(제1 테스트 플래그 신호)에 의해 결정된다. 그러나, DDR5에는 데이터 마스크 핀이 인에이블되었는지 여부를 지시하기 위한 인에이블 제어 신호가 규정되어 있는 바, 즉 인에이블 제어 신호 역시 데이터 마스크 핀의 임피던스 상태를 제어할 수 있으므로, 데이터 마스크 핀의 제어 전략에 혼란이 발생하여 회로 처리 오류가 발생한다. 이해해야 할 것은, 데이터 핀이 정상 작동 모드에서 항상 인에이블 상태이고, 인에이블 여부에 대한 제어와 관련되지 않으므로, 유사한 문제가 존재하지 않는다.
이에 기반하여, 본 발명의 다른 실시예에서, 도 1을 참조하면, 이는 본 발명의 실시예에 의해 제공되는 제어 방법의 흐름 모식도를 도시한다. 도 1에 도시된 바와 같이, 상기 제어 방법은 하기와 같은 단계를 포함한다.
단계 S101에서, 반도체 메모리가 기설정 테스트 모드인 경우, 제1 모드 레지스터 중의 제4 오퍼랜드가 제1 상태이면, 제3 모드 레지스터 중의 제3 오퍼랜드에 따라 데이터 마스크 핀의 임피던스를 제1 값으로 제어하거나, 제1 모드 레지스터 중의 제4 오퍼랜드가 제2 상태이면, 데이터 마스크 핀의 임피던스를 제2 값으로 제어한다.
설명해야 할 것은, 본 발명의 실시예에 의해 제공되는 제어 방법은 전술한 반도체 메모리에 적용되고, 반도체 메모리는 데이터 마스크 핀(DM)을 포함하며, 데이터 마스크 핀(DM)은 쓰기 데이터의 입력 마스크 신호를 수신하는 데 사용되고, 기설정 테스트 모드는 PODTM 모드를 의미한다.
설명해야 할 것은, 제4 오퍼랜드는 데이터 마스크 핀(DM)이 인에이블되었는지 여부를 지시하는 데 사용되고, 제3 오퍼랜드는 데이터 마스크 핀(DM)이 기설정 테스트 모드 중의 테스트 대상인지 여부를 지시하는 데 사용된다.
또한, 제1 모드 레지스터는 MR5로 표시되고, 제3 모드 레지스터는 MR6으로 표시되며, 제3 오퍼랜드는 MR61 OP[4:0]으로 표시되고, 구체적인 내용은 전술한 설명을 참조할 수 있다. 또한, 제4 오퍼랜드는 제1 모드 레지스터에 저장된 제5 비트의 오퍼랜드를 의미하고, MR5 OP[5]로 표시된다.
이와 같이, 제3 오퍼랜드와 제4 오퍼랜드는 모두 데이터 마스크 핀(DM)의 임피던스 상태에 영향을 미칠 수 있으므로, 회로 처리 오류를 방지하기 위해 다음과 같은 임피던스 제어 전략을 제공한다. 제4 오퍼랜드가 제1 상태이면, 제3 오퍼랜드의 상태와 결합하여 데이터 마스크 핀(DM)의 임피던스를 결정하고, 제4 오퍼랜드가 제2 상태이면, 데이터 마스크 핀(DM)의 임피던스를 직접 결정한다. 이와 같이, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
일부 실시예에서, 제1 상태는 데이터 마스크 핀이 인에이블되었음을 지시한다. 제1 값은 제1 임피던스 파라미터 및 제2 임피던스 파라미터를 포함하고, 상기 제3 모드 레지스터 중의 제3 오퍼랜드에 따라 데이터 마스크 핀의 임피던스를 제1 값으로 제어하는 단계는,
제3 오퍼랜드가 제3 상태이면, 제1 모드 레지스터 중의 제1 오퍼랜드를 통해 데이터 마스크 핀의 임피던스를 제1 임피던스 파라미터로 제어하되, 제3 상태는 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상임을 지시하는 단계; 또는 제3 오퍼랜드가 제4 상태이면, 제2 모드 레지스터 중의 제2 오퍼랜드를 통해 데이터 마스크 핀의 임피던스를 제2 임피던스 파라미터로 제어하되, 제4 상태는 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상이 아님을 지시하는 단계를 포함한다.
설명해야 할 것은, 반도체 메모리는 데이터를 수신 또는 출력하기 위한 적어도 하나의 데이터 핀을 더 포함하고, 제1 오퍼랜드는 출력 구동 상태에서 적어도 하나의 데이터 핀의 임피던스가 제1 임피던스 파라미터임을 지시하는 데 사용되며, 제2 오퍼랜드는 터미널 상태에서 적어도 하나의 데이터 핀의 임피던스가 제2 임피던스 파라미터임을 지시하는 데 사용된다. 구체적인 내용은 전술한 설명을 참조할 수 있다.
여기서, 제1 오퍼랜드는 MR5 OP[2:1]로 표시되고, 제2 오퍼랜드는 MR34 OP[2:0]으로 표시되며, 구체적으로 전술한 내용을 참조할 수 있다. 또한, DDR5 SPEC에서 MR5 OP[5]=1B인 경우, 제4 오퍼랜드가 제1 상태인 것으로 결정하는 바, 즉 데이터 마스크 핀이 인에이블된다.
이와 같이, 데이터 마스크 핀(DM)이 PODTM 모드 중의 테스트 대상으로 선택된 경우, 제1 오퍼랜드가 데이터 마스크 핀(DM)의 임피던스를 제1 임피던스 파라미터로 제어하도록 허용한다. 여기서, 제1 오퍼랜드는 출력 구동 상태에서 데이터 핀(DQ)의 풀업(Pull-up) 임피던스를 지시하는 데 사용되므로, 호스트는 데이터 마스크 핀(DM)의 출력 구동 상태를 정의할 필요 없이 데이터 마스크 핀(DM)의 출력 구동과 관련된 풀업 임피던스를 테스트할 수 있다. 데이터 마스크 핀(DM)이 PODTM 중의 테스트 대상이 아닌 경우, 제2 오퍼랜드가 데이터 마스크 핀(DM)의 임피던스를 제2 임피던스 파라미터로 제어하도록 허용한다. 여기서, 제2 오퍼랜드는 터미널 상태의 임피던스를 지시하는 데 사용되므로, 선택된 테스트 대상의 테스트 결과에 미치는 데이터 마스크 핀(DM)의 영향을 방지할 수 있다.
일부 실시예에서, 제2 값은 하이 임피던스 상태(Hi-Z)를 의미한다. 제2 상태는 데이터 마스크 핀이 인에이블되지 않음을 지시한다. 도 2에 도시된 바와 같이, 상기 데이터 마스크 핀의 임피던스를 제2 값으로 제어하는 단계는,
제1 고정 레벨 신호를 통해 데이터 마스크 핀이 하이 임피던스 상태(Hi-Z)가 되도록 제어하는 단계를 포함한다.
설명해야 할 것은, DDR5 SPEC에서 MR5 OP[5]=0B인 경우, 제4 오퍼랜드가 제2 상태인 것으로 결정하는 바, 즉 데이터 마스크 핀이 인에이블되지 않으며, 이때 데이터 마스크 핀(DM)은 하이 임피던스 상태(Hi-Z)이다.
일부 구현에서, 상기 제어 방법은 하기와 같은 단계를 더 포함한다.
단계 S201에서, 제1 모드 레지스터에 의해 저장된 제1 오퍼랜드와 제4 오퍼랜드, 제2 모드 레지스터에 의해 저장된 제2 오퍼랜드 및 제3 모드 레지스터에 의해 저장된 제3 오퍼랜드를 획득한다.
단계 S202에서, 제3 오퍼랜드와 제4 오퍼랜드를 각각 디코딩하여 제1 테스트 플래그 신호 및 인에이블 제어 신호를 획득한다.
단계 S203에서, 반도체 메모리가 기설정 테스트 모드인 경우, 인에이블 제어 신호가 제1 레벨 상태이면, 제1 테스트 플래그 신호의 레벨 상태에 따라 제1 오퍼랜드 또는 제2 오퍼랜드를 선택하여 데이터 마스크 핀의 임피던스를 제어하거나, 인에이블 제어 신호가 제2 레벨 상태이면, 제1 고정 레벨 신호를 통해 데이터 마스크 핀이 하이 임피던스 상태가 되도록 제어한다.
여기서, 제4 오퍼랜드가 제1 상태인 경우, 인에이블 제어 신호는 제1 레벨 상태이고; 제4 오퍼랜드가 제2 상태인 경우, 인에이블 제어 신호는 제2 레벨 상태이며; 제3 오퍼랜드가 제3 상태인 경우, 제1 테스트 플래그 신호는 제1 레벨 상태이고; 제3 오퍼랜드가 제4 상태인 경우, 제1 테스트 플래그 신호는 제2 레벨 상태이다.
후속 설명에서, 제1 레벨 상태는 논리 "1"일 수 있고, 제2 레벨 상태는 논리 "0"일 수 있으나 이는 관련 제한을 구성하지 않는다. 회로 논리를 적응적으로 조정하는 경우, 제1 레벨 상태는 논리 "0"일 수 있고, 제2 레벨 상태는 논리 "1"일 수 있다. 동시에, 제1 고정 레벨 상태의 구체적인 값도 회로 논리 적응성에 따라 결정되어야 한다.
표 4를 결합하여 기설정 테스트 모드 중의 신호 제어 전략을 구체적으로 설명한다. 표 4에서, 제1 테스트 플래그 신호는 PODTM_EN으로 표시되고, 인에이블 제어 신호는 DM_enable로 표시되며, 테스트 인에이블 신호 PODTM_EN=1은 반도체 메모리가 PODTM 모드로 진입하였음을 표시하고, X는 논리 "0" 또는 논리 "1"이 모두 가능함을 의미한다.
| PODTM _EN |
DM_ enable |
PODTM _DM_EN |
DM | DQ |
| 1 | 0 | X | Hi-Z | 테스트 대상:RONpu (MR5 OP[2:1] 비테스트 대상:RTT_PARK(MR34 OP[2:0] |
| 1 | 1 | 0 | RTT_PARK (MR34 OP[2:0] | 테스트 대상 RONpu(MR5 OP[2:1] 비테스트 대상:RTT_PARK(MR34 OP[2:0] |
| 1 | 1 | 1 | RONpu (MR5 OP[2:1] |
RTT_PARK (MR34 OP[2:0] |
표 4에 도시된 바와 같이, PODTM 모드(PODTM_EN=1)로 진입한 후, 다음과 같은 몇몇 경우로 구분된다. (1) 데이터 마스크 핀(DM)의 경우, 인에이블 제어 신호 DM_enable이 논리 “0"이면, 제1 테스트 플래그 신호 PODTM_DM_EN가 어떤 상태이든 관계 없이 데이터 마스크 핀(DM)은 하이 임피던스 상태(Hi-Z)이고; 데이터 핀(DQ)의 경우, 테스트 대상으로 선택된 데이터 핀(DQ)의 임피던스는 제1 임피던스 파라미터이며, 구체적으로 제1 오퍼랜드 MR5 OP[2:1]에 의해 제어되고, 테스트 대상으로 선택되지 못한 데이터 핀(DQ)의 임피던스는 제2 임피던스 파라미터이며, 구체적으로 제2 오퍼랜드 MR34 OP[2:0]에 의해 제어된다.
(2) 데이터 마스크 핀(DM)의 경우, 인에이블 제어 신호 DM_enable이 논리 “1"이고 제1 테스트 플래그 신호 PODTM_DM_EN가 논리 “0”이면, 이는 데이터 마스크 핀(DM)이 테스트 대상이 아님을 의미하므로, 이의 임피던스는 제2 임피던스 파라미터(RTT_PARK)이고, 구체적으로 제2 오퍼랜드 MR34 OP[2:0]에 의해 제어되며; 데이터 핀(DQ)의 경우, 테스트 대상으로 선택된 데이터 핀(DQ)의 임피던스는 제1 임피던스 파라미터이고, 구체적으로 제1 오퍼랜드 MR5 OP[2:1]에 의해 제어되며, 테스트 대상으로 선택되지 못한 데이터 핀(DQ)의 임피던스는 제2 임피던스 파라미터이고, 구체적으로 제2 오퍼랜드 MR34 OP[2:0]에 의해 제어된다.
(3) 데이터 마스크 핀(DM)의 경우, 인에이블 제어 신호 DM_enable이 논리 1이고 제1 테스트 플래그 신호 PODTM_DM_EN가 논리 1이면, 이는 데이터 마스크 핀(DM)이 테스트 대상임을 의미하므로, 이의 임피던스는 제1 임피던스 파라미터(RONpu)이고, 구체적으로 제1 오퍼랜드 MR5 OP[2:1]에 의해 제어되며; 데이터 핀(DQ)의 경우, 모든 데이터 핀(DQ)은 모두 테스트 대상이 아니므로, 데이터 핀(DQ)의 임피던스는 모두 제2 임피던스 파라미터(RTT PARK)이고, 구체적으로 제2 오퍼랜드 MR34 OP[2:0]에 의해 제어된다.
이와 같이, 본 발명의 실시예는 PODTM 모드에서 데이터 마스크 핀(DM)의 임피던스 제어 전략을 제공함으로써, PODTM 모드에서 데이터 마스크 핀(DM)의 임피던스를 테스트할 수 있어 회로 오류의 발생을 방지한다.
상술한 임피던스 제어 전략을 구현하기 위해, 이하에서는 구체적인 신호 처리 방법을 예시적으로 제공한다.
일부 실시예에서, 상기 제어 방법은,
제1 비테스트 상태 제어 신호 및 제2 임피던스 제어 신호를 결정하는 단계;
반도체 메모리가 기설정 테스트 모드인 경우, 제1 테스트 플래그 신호의 레벨 상태 및 인에이블 제어 신호의 레벨 상태에 따라, 제1 고정 레벨 신호, 제1 오퍼랜드 및 제2 오퍼랜드 중 하나를 기반으로 제1 임피던스 제어 신호를 출력하거나, 반도체 메모리가 기설정 테스트 모드가 아닌 경우, 제1 비테스트 상태 제어 신호를 기반으로 제1 임피던스 제어 신호를 출력하는 단계; 및
반도체 메모리의 작동 상태에 따라, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호 중 하나를 선택하여 데이터 마스크 핀의 임피던스를 제어하는 단계를 더 포함한다.
하나의 경우에, 제1 비테스트 상태 제어 신호는 기설정 테스트 상태 이외의 데이터 마스크 핀의 임피던스를 지시하는 데 사용되고, 제2 임피던스 제어 신호는 출력 구동 상태에서 데이터 핀의 임피던스를 지시하는 데 사용된다. 이와 같이, PODTM 모드에서 데이터 마스크 핀(DM)의 신호 제어 전략을 쓰기 관련 속성의 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현한다.
다른 하나의 경우에, 제1 비테스트 상태 제어 신호는 출력 구동 상태에서 데이터 핀의 임피던스를 지시하는 데 사용되고, 제2 임피던스 제어 신호는 기설정 테스트 상태 이외의 데이터 마스크 핀의 임피던스를 지시하는 데 사용된다. 이와 같이, PODTM 모드에서 데이터 마스크 핀(DM)의 신호 제어 전략을 읽기 속성과 관련된 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현한다.
본 발명의 실시예는 제어 방법을 제공한다. 제3 오퍼랜드와 제4 오퍼랜드가 모두 데이터 마스크 핀에 영향을 미칠 수 있으므로, 회로 오류를 방지하기 위해, 다음과 같은 임피던스 제어 전략을 제공한다. 제4 오퍼랜드가 제1 상태이면, 제3 오퍼랜드의 상태와 결합하여 데이터 마스크 핀(DM)의 임피던스를 결정하고, 제4 오퍼랜드가 제2 상태이면, 데이터 마스크 핀(DM)의 임피던스를 직접 결정한다. 이와 같이, DDR5 중 데이터 마스크 핀의 인에이블 여부를 제어하기 위한 제어 신호와 PODTM 중 데이터 마스크 핀이 테스트 대상인지 여부를 제어하기 위한 제어 신호 간의 관계를 명확히 하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
본 발명의 또 다른 실시예에서, 도 3을 참조하면, 이는 본 발명의 실시예에 의해 제공되는 반도체 메모리(30)의 구조 모식도를 도시한다. 도 3에 도시된 바와 같이, 상기 반도체 메모리(30)는 제1 모드 레지스터(301), 제3 모드 레지스터(303), 데이터 마스크 핀(310) 및 제1 구동 회로(311)를 포함하고, 제1 구동 회로(311)는 제1 모드 레지스터(301), 제3 모드 레지스터(303) 및 데이터 마스크 핀(310)에 각각 연결되며; 여기서,
데이터 마스크 핀(310)은 쓰기 데이터의 입력 마스크 신호를 수신하도록 구성되고;
제1 구동 회로(311)는 반도체 메모리(30)가 기설정 테스트 모드인 경우, 제1 모드 레지스터(301) 중의 제4 오퍼랜드가 제1 상태이면, 제3 모드 레지스터(303) 중의 제3 오퍼랜드에 따라 데이터 마스크 핀(310)의 임피던스를 제1 값으로 제어하거나,
제1 모드 레지스터(301) 중의 제4 오퍼랜드가 제2 상태이면, 데이터 마스크 핀(310)의 임피던스를 제2 값으로 제어하도록 구성된다.
설명해야 할 것은, 제4 오퍼랜드는 데이터 마스크 핀이 인에이블되었는지 여부를 지시하는 데 사용되고, 제3 오퍼랜드는 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상인지 여부를 지시하는 데 사용된다. 기설정 테스트 모드는 호스트가 데이터 마스크 핀 또는 데이터 핀의 풀업 임피던스를 테스트하도록 허용하는 PODTM 모드일 수 있다.
이와 같이, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
일부 실시예에서, 도 4에 도시된 바와 같이, 반도체 메모리(30)는 제2 모드 레지스터(302)를 더 포함하고, 제2 모드 레지스터(302)는 제1 구동 회로(311)에 연결되며; 제1 값은 제1 임피던스 파라미터 및 제2 임피던스 파라미터를 포함하고, 제2 값은 하이 임피던스 상태를 의미한다.
제1 구동 회로(311)는 구체적으로, 제4 오퍼랜드가 제1 상태이고 제3 오퍼랜드가 제3 상태인 경우, 제1 모드 레지스터(301) 중의 제1 오퍼랜드를 통해 데이터 마스크 핀(310)의 임피던스를 제1 임피던스 파라미터로 제어하거나, 제4 오퍼랜드가 제1 상태이고 제3 오퍼랜드가 제4 상태인 경우, 제2 모드 레지스터(302) 중의 제2 오퍼랜드를 통해 데이터 마스크 핀(310)의 임피던스를 제2 임피던스 파라미터로 제어하거나, 제4 오퍼랜드가 제2 상태인 경우, 제1 고정 레벨 신호를 통해 데이터 마스크 핀이 하이 임피던스 상태가 되도록 제어하도록 구성된다.
여기서, 제1 상태는 데이터 마스크 핀이 인에이블되었음을 지시하고, 제2 상태는 데이터 마스크 핀이 인에이블되지 않음을 지시하며; 제3 상태는 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상임을 지시하고; 제4 상태는 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상이 아님을 지시하며; 반도체 메모리는 적어도 하나의 데이터 핀(320)을 더 포함하고, 데이터 핀(320)는 데이터를 수신 또는 출력하는 데 사용되며, 제1 오퍼랜드는 출력 구동 상태에서 적어도 하나의 데이터 핀(320)의 임피던스가 제1 임피던스 파라미터임을 지시하는 데 사용되고, 제2 오퍼랜드는 터미널 상태에서 적어도 하나의 데이터 핀(320)의 임피던스가 제2 임피던스 파라미터임을 지시하는 데 사용된다.
이해해야 할 것은, 도 4에는 하나의 데이터 핀(320)만 예시적으로 도시되었으나, 반도체 메모리(30)에는 실제로 더 많은 데이터 핀이 존재한다. 본 발명의 실시예는 데이터 마스크 핀(310) 및 데이터 핀(320)의 개수에 대해 한정하지 않는다.
이와 같이, 본 발명의 실시예는 PODTM 모드에서 데이터 마스크 핀(DM) 및 데이터 핀(DQ)의 임피던스 제어 전략을 제공함으로써, PODTM 모드에서 데이터 마스크 핀(DM)의 임피던스를 테스트할 수 있어 회로 오류의 발생을 방지한다.
일부 실시예에서, 도 4에 도시된 바와 같이, 반도체 메모리(30)는 제1 디코딩 모듈(304) 및 제2 디코딩 모듈(305)을 더 포함하며,
제1 모드 레지스터(301)는 제1 오퍼랜드와 제4 오퍼랜드를 저장 및 출력하도록 구성되고;
제2 모드 레지스터(302)는 제2 오퍼랜드를 저장 및 출력하도록 구성되며;
제3 모드 레지스터(303)는 제3 오퍼랜드를 저장 및 출력하도록 구성되고;
제1 디코딩 모듈(304)은 제3 오퍼랜드를 수신하며, 제3 오퍼랜드를 디코딩하여 제1 테스트 플래그 신호를 출력하도록 구성되며;
제2 디코딩 모듈(305)은 제4 오퍼랜드를 수신하고, 제4 오퍼랜드를 디코딩하여 인에이블 제어 신호를 출력하도록 구성되고;
제1 구동 회로(311)는 인에이블 제어 신호, 제1 테스트 플래그 신호, 제1 고정 레벨 신호, 제1 오퍼랜드 및 제2 오퍼랜드를 수신하며; 반도체 메모리(30)가 기설정 테스트 모드인 경우, 인에이블 제어 신호가 제1 레벨 상태이면, 제1 테스트 플래그 신호의 레벨 상태에 따라, 제1 오퍼랜드 또는 제2 오퍼랜드를 기반으로 데이터 마스크 핀(310)의 임피던스를 제어하거나, 인에이블 제어 신호가 제2 레벨 상태이면, 제1 고정 레벨 신호를 통해 데이터 마스크 핀(310)을 하이 임피던스 상태가 되도록 제어하도록 구성된다.
설명해야 할 것은, 제4 오퍼랜드가 제1 상태인 경우, 인에이블 제어 신호는 제1 레벨 상태이고; 제4 오퍼랜드가 제2 상태인 경우, 인에이블 제어 신호는 제2 레벨 상태이며, 제3 오퍼랜드가 제3 상태인 경우, 제1 테스트 플래그 신호는 제1 레벨 상태이고, 제3 오퍼랜드가 제4 상태인 경우, 제1 테스트 플래그 신호는 제2 레벨 상태이다.
일부 실시예에서, 도 4에 도시된 바와 같이, 반도체 메모리(30)는 적어도 하나의 제2 구동 회로(321)를 더 포함하고, 각각의 제2 구동 회로(321)는 제1 모드 레지스터(301), 제2 모드 레지스터(302) 및 하나의 데이터 핀(320)에 연결되며;
제2 구동 회로(321)는 반도체 메모리(30)가 기설정 테스트 모드인 경우, 대응하는 데이터 핀(320)이 테스트 대상으로 선택되면, 제1 모드 레지스터(301) 중의 제1 오퍼랜드를 통해 대응하는 데이터 핀(320)의 임피던스를 제1 임피던스 파라미터로 제어하거나, 대응하는 데이터 핀(320)이 테스트 대상이 아니면, 제2 모드 레지스터(302) 중의 제2 오퍼랜드를 통해 대응하는 데이터 핀(320)의 임피던스를 제2 임피던스 파라미터로 제어하도록 구성된다.
일부 실시예에서, 제3 모드 레지스터(303) 중의 제3 오퍼랜드는 또한 데이터 핀이 기설정 테스트 모드 중의 테스트 대상인지 여부를 지시하는 데 사용된다. 도 4에 도시된 바와 같이, 제2 구동 회로(321)는 또한 제1 디코딩 모듈(304)에 연결된다. 대응되게,
제1 디코딩 모듈(304)은 또한 제3 오퍼랜드를 디코딩 처리하여 적어도 하나의 제2 테스트 플래그 신호를 출력하도록 구성되며, 하나의 제2 테스트 플래그 신호는 하나의 데이터 핀이 테스트 대상인지 여부를 지시하는 데 사용되고;
제2 구동 회로(321)는 또한 대응하는 제2 테스트 플래그 신호, 제1 오퍼랜드 및 제2 오퍼랜드를 수신하며; 반도체 메모리(30)가 기설정 테스트 모드로 진입한 경우, 제2 테스트 플래그 신호에 따라, 제1 오퍼랜드 및 제2 오퍼랜드 중 하나를 선택하여 데이터 핀(320)의 임피던스를 제어하도록 구성된다.
설명해야 할 것은, 제1 테스트 플래그 신호는 데이터 마스크 핀(310)이 PODTM 모드 중의 테스트 대상인지 여부를 지시하기 위해 데이터 마스크 핀(310)에 대해 도입된 내부 플래그 신호이고; 제2 테스트 플래그 신호는 데이터 핀(320)이 PODTM 모드 중의 테스트 대상인지 여부를 지시하기 위해 데이터 핀(320)에 대해 도입된 내부 플래그 신호이다. 제1 테스트 플래그 신호와 제2 테스트 플래그 신호는 모두 제3 오퍼랜드에 따라 디코딩하여 획득된다.
상술한 내용으로부터 알 수 있듯이, PODTM 모드로 진입한 경우, 선택된 데이터 마스크 핀 또는 데이터 핀의 임피던스를 제1 임피던스 파라미터(본질적으로 풀업 출력 구동 임피던스임)로 제어하고, 선택되지 않은 데이터 마스크 핀 또는 데이터 핀의 임피던스를 제2 임피던스 파라미터(본질적으로 종결 임피던스임)로 제어함으로써, 선택된 테스트 대상의 임피던스 테스트 결과를 획득한다. 또한, 데이터 마스크 핀의 경우, 임피던스는 또한 DDR5에 의해 규정된 인에이블 제어 신호에 의해 결정되고, 인에이블 제어 신호가 유효이면, 제1 오퍼랜드 데이터 마스크 핀의 임피던스를 제1 임피던스 파라미터로 제어하도록 허용하거나, 제2 오퍼랜드 데이터 마스크 핀의 임피던스를 제2 임피던스 파라미터로 제어하도록 허용하며; 인에이블 제어 신호가 무효이면, 데이터 마스크 핀의 임피던스를 하이 임피던스 상태로 제어한다. 이와 같이, 데이터 마스크 핀의 경우, 기설정 테스트 모드에 대한 출력 구동 상태의 정의 및 관련 제어 회로를 추가할 필요가 없으므로, 기설정 테스트 모드와 데이터 마스크 핀 간의 적응을 보장하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
설명해야 할 것은, 제1 모드 레지스터의 표준 번호는 5이고, 제1 오퍼랜드는 제1 모드 레지스터에 저장된 제2 비트 ~ 제1 비트의 오퍼랜드를 의미하며, MR5 OP[2:1]로 표시되고, 제4 오퍼랜드는 제1 모드 레지스터에 저장된 제5 비트의 오퍼랜드를 의미하며, MR5 OP[5]로 표시되고; 제2 모드 레지스터의 표준 번호는 34이며, 제2 오퍼랜드는 제2 모드 레지스터에 저장된 제2 비트 ~ 제0 비트의 오퍼랜드를 의미하고, MR34 OP[2:0]으로 표시되며; 제3 모드 레지스터의 표준 번호는 61이고, 제3 오퍼랜드는 제3 모드 레지스터에 저장된 제4 비트 ~ 제0 비트의 오퍼랜드를 의미하며, MR61 OP[4:0]으로 표시된다.
도 5에 도시된 바와 같이, 8비트(X8)의 반도체 메모리(30)를 예로 들면, 제1 디코딩 모듈(304)은 제3 오퍼랜드 MR61 OP[4:0]을 수신하고, 디코딩하여 제1 테스트 플래그 신호 PODTM_DM_EN, 제2 테스트 플래그 신호 PODTM_DQ0_EN ~ PODTM_DQ7_EN를 획득하는 데 사용된다. 여기서, 제2 테스트 플래그 신호 PODTM_DQ0_EN ~ PODTM_DQ7_EN는 각각 데이터 핀(DQL0 ~ DQL7)이 PODTM 중의 테스트 대상인지 여부를 지시하는 데 사용된다. 이해해야 할 것은, 제1 디코딩 모듈(304) 중의 논리 회로는 전술한 표 1에 따라 설계된 것이다.
이하에서는 제1 구동 회로(311)의 구체적인 구조 설명을 예시적으로 제공한다.
본 발명의 실시예에서, 반도체 메모리(30)는 또한 제1 비테스트 상태 제어 신호, 제2 임피던스 제어 신호 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 결정하도록 구성되고, 제1 보정 신호 ZQ1_CODE[N-1:0]은 풀업 저항 값을 보정하는 데 사용된다.
도 6에 도시된 바와 같이, 제1 구동 회로(311)는,
제1 테스트 플래그 신호 PODTM_DM_EN, 인에이블 제어 신호 DM_enable, 제1 고정 레벨 신호, 제1 오퍼랜드 MR5 OP[2:1], 제2 오퍼랜드 MR34 OP[2:0] 및 제1 비테스트 상태 제어 신호를 수신하고; 반도체 메모리가 기설정 테스트 모드인 경우, 제1 테스트 플래그 신호 PODTM_DM_EN의 레벨 상태 및 인에이블 제어 신호 DM_enable의 레벨 상태에 따라, 제1 고정 레벨 신호, 제1 오퍼랜드 MR5 OP[2:1] 및 제2 오퍼랜드 MR34 OP[2:0] 중 하나를 기반으로 제1 임피던스 제어 신호를 출력하거나, 반도체 메모리가 기설정 테스트 모드가 아닌 경우, 제1 비테스트 상태 제어 신호에 따라, 제1 임피던스 제어 신호를 출력하도록 구성된 제1 신호 처리 모듈(41);
제1 임피던스 제어 신호, 제2 임피던스 제어 신호 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 수신하고; 제1 임피던스 제어 신호, 제2 임피던스 제어 신호 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 선택하여 논리적으로 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 출력하도록 구성된 제1 논리 모듈(42); 및
복수의 제1 임피던스 유닛을 포함하고, 제1 타깃 신호 PU1_MAIN_CODE를 수신하며, 제1 타깃 신호 PU1_MAIN_CODE를 이용하여 복수의 제1 임피던스 유닛을 제어하여 데이터 마스크 핀(310)의 임피던스를 제어하도록 구성된 제1 구동 모듈(43)을 포함할 수 있다.
이해해야 할 것은, 데이터 마스크 핀(310)은 Write 기능만 지원하고, 데이터를 외부에 출력할 필요가 없으며, 터미널 상태인 경우, 레벨 풀업 기능만 관련될 뿐 레벨 풀다운 기능은 관련되지 않으므로, 제1 구동 회로(311)에는 레벨 풀업 기능을 제어하는 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호만 존재할 뿐, 레벨 풀다운 기능을 제어하는 관련 신호는 포함되지 않는다. 또한, 각각의 제1 임피던스 유닛의 풀업 저항 값은 모두 표준 저항 값이어야 한다. 그러나, 실제 작업 환경의 온도, 전압 등 환경 파라미터의 변화에 따라 제1 임피던스 유닛의 저항 값도 대응되게 변경된다. 따라서, 제1 보정 신호 ZQ1_CODE[N-1:0]은 각각의 제1 임피던스 유닛의 풀업 저항 값을 표준 저항 값으로 보정하는 데 사용된다. 여기서, 모든 제1 임피던스 유닛은 모두 제1 보정 신호 ZQ1_CODE[N-1:0]을 공유한다.
설명해야 할 것은, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호는 각각 2가지 속성, 즉 쓰기 관련 속성 및 읽기 관련 속성에 대응된다. 이해해야 할 것은, 비PODTM 모드에서, 실제 작동 상태에 따라, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호 중 하나가 유효하고, 이를 제1 보정 신호 ZQ1_CODE[N-1:0]과 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득하며; 반대로, PODTM 모드에서, 제2 임피던스 제어 신호는 고정되어 무효이고, 제1 임피던스 제어 신호 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득한다. 여기서, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호 중 유효 신호는 제1 임피던스 유닛의 레벨 풀업 기능을 온 또는 오프시키는 데 사용되고, 제1 보정 신호 ZQ1_CODE[N-1:0]은 제1 임피던스 유닛의 레벨 풀업 기능이 온 되면, 상기 제1 임피던스 유닛의 저항 값을 표준 저항 값으로 보정하는 데 사용된다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제1 신호 처리 모듈(41)은,
제1 오퍼랜드 MR5 OP[2:1]를 수신하고, 제1 오퍼랜드를 디코딩하며, 제1 디코딩 신호 RONpu_CODE[M: 0]을 출력하도록 구성된 제3 디코딩 모듈(411);
제2 오퍼랜드 MR34 OP[2:0]을 수신하고, 제2 오퍼랜드를 디코딩하며, 제2 디코딩 신호 RTT_CODE[M:0]을 출력하도록 구성된 제4 디코딩 모듈(412);
제1 테스트 플래그 신호 PODTM_DM_EN, 제1 디코딩 신호 RONpu_CODE[M: 0] 및 제2 디코딩 신호 RTT_CODE[M:0]을 수신하고; 제1 테스트 플래그 신호 PODTM_DM_EN의 레벨 상태에 따라 제1 디코딩 신호 RONpu_CODE[M: 0] 및 제2 디코딩 신호 RTT_CODE[M:0] 중 하나를 선택하여 제1 사전 선택 신호를 출력하도록 구성된 제1 선택 모듈(413);
인에이블 제어 신호 DM_enable, 제1 사전 선택 신호 및 제1 고정 레벨 신호를 수신하고; 인에이블 제어 신호 DM_enable의 레벨 상태에 따라 제1 사전 선택 신호 및 제1 고정 레벨 신호 중 하나를 선택하여 제1 테스트 상태 제어 신호를 출력하도록 구성된 제2 선택 모듈(414); 및
테스트 인에이블 신호 PODTM_EN, 제1 테스트 상태 제어 신호 및 제1 비테스트 상태 제어 신호를 수신하고; 테스트 인에이블 신호 PODTM_EN의 레벨 상태에 따라 제1 테스트 상태 제어 신호 및 제1 비테스트 상태 제어 신호 중 하나를 선택하여 제1 임피던스 제어 신호를 출력하되, 테스트 인에이블 신호는 반도체 메모리가 기설정 테스트 모드인지 여부를 지시하는 데 사용되도록 구성된 제3 선택 모듈(415)을 포함한다.
설명해야 할 것은, 테스트 인에이블 신호 PODTM_EN는 반도체 메모리가 기설정 테스트 모드(PODTM)인지 여부를 지시하는 데 사용되고, 이는 마찬가지로 제3 오퍼랜드 MR61 OP[4:0]을 디코딩하며, 전술한 표 1과 같이, MR61 OP[4:0]의 값이 표 1에서 00000B를 제외한 다른 조합 형태이면, 이는 반도체 메모리가 기설정 테스트 모드(PODTM)임을 의미하므로, 테스트 인에이블 신호 PODTM_EN는 제1 레벨 상태(예: 논리 “1”)이고; MR61 OP[4:0]=00000B이면, 이는 반도체 메모리가 기설정 테스트 모드(PODTM)가 아님을 의미하므로, 테스트 인에이블 신호 PODTM_EN는 제2 레벨 상태(예: 논리 “0”)이다. 또는 제1 테스트 플래그 신호 또는 제2 테스트 플래그 신호 중 하나의 신호가 제1 레벨 신호이면, 테스트 인에이블 신호 PODTM_EN는 제1 레벨 상태이고, 제1 테스트 플래그 신호 및 제2 테스트 플래그 신호 모두 제2 레벨 상태이면, 테스트 인에이블 신호 PODTM_EN는 제2 레벨 상태인 것으로 이해할 수도 있다.
이해해야 할 것은, 제3 디코딩 모듈(411) 중의 논리 회로는 전술한 표 2에 따라 설계된 것인 바, 즉 제1 디코딩 신호는 구동 임피던스(Ron)의 저항 값(제1 임피던스 파라미터)을 특성화하는 데 사용되고, 제4 디코딩 모듈(412) 중의 논리 회로는 전술한 표 3에 따라 설계된 것인 바, 즉 제2 디코딩 신호는 종결 임피던스(RTT)의 저항 값(제2 임피던스 파라미터)을 특성화하는 데 사용된다. 또한, M은 양의 정수이며, 이의 구체적인 값은 실제 작동 시나리오에 따라 결정해야 한다.
도 6에 도시된 제1 구동 회로(311)의 경우, 제1 비테스트 상태 제어 신호 및 제2 임피던스 제어 신호의 상이한 정의에 따르면, 2가지 구체적인 실시형태가 존재할 수 있다.
일 실시형태에서, 제1 비테스트 상태 제어 신호는 기설정 테스트 상태 이외의 데이터 마스크 핀의 임피던스를 지시하는 데 사용되고, 제2 임피던스 제어 신호는 출력 구동 상태에서 데이터 핀의 임피던스를 지시하는 데 사용된다. 다시 말하면, PODTM 모드에서 데이터 마스크 핀의 신호 제어 전략을 쓰기 관련 속성의 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현하도록 한다.
대응되게, 도 7에 도시된 바와 같이, 제1 임피던스 제어 신호는 ODT_MUX[M:0]으로 표시되고, 제2 임피던스 제어 신호는 IMPpu_CODE[M: 0]으로 표시된다. 특히, 도 6과 비교하면, 도 7의 제1 구동 회로(311)는 제1 전처리 모듈(44) 및 제2 전처리 모듈(45)을 더 포함하고, 제1 전처리 모듈(44)은 제1 오퍼랜드 MR5 OP[2:1]를 디코딩하여 제2 임피던스 제어 신호 IMPpu_CODE[M: 0]을 획득하는데 사용되며, 제2 전처리 모듈(45)은 RTT_WR과 관련된 MR34[5:3], RTT_NOM_WR과 관련된 MR35[2:0], RTT_NOM_RD와 관련된 MR35[5:3], RTT_PARK와 관련된 MR34[2:0], DQS_RTT_PARK와 관련된 MR33[5:3]에 따라 제1 비테스트 상태 제어 신호를 결정하는 데 사용되고, 상기 신호의 구체적인 의미는 DDR5 SPEC의 규정을 참조할 수 있으며, 해당 부분의 신호는 미공개 실시예의 구현에 영향을 미치지 않으므로 더 이상 설명하지 않는다. 또한, 후속 설명에서, 반도체 메모리(30)가 PODTM 모드이면, 테스트 인에이블 신호 PODTM_EN는 논리 “1”이고, 반도체 메모리(30)가 PODTM 모드가 아니면, 테스트 인에이블 신호 PODTM_EN는 논리 “0”이며; 데이터 마스크 핀(310)이 PODTM 모드의 테스트 대상이면, 제1 테스트 플래그 신호 PODTM_DM_EN는 논리 “1”이고, 데이터 마스크 핀(310)이 PODTM 모드의 테스트 대상이 아니면, 제1 테스트 플래그 신호 PODTM_DM_EN는 논리 “0”이며; 데이터 마스크 핀(310)이 인에이블되면, 인에이블 제어 신호 DM_enable는 논리 “1”이고, 데이터 마스크 핀(310)이 인에이블되지 않으면, 인에이블 제어 신호 DM_enable는 논리 “0”이며; 제1 고정 레벨 신호는 VDD로 표시되고, 제1 고정 레벨 신호(VDD)는 모든 제1 임피던스 유닛의 레벨 풀업 기능을 오프하도록 지시한다. 이해해야 할 것은, 제1 고정 레벨 신호의 구체적인 값은 회로의 논리 원리에 의해 결정되며, 이는 해당 회로 논리에 따라 조정될 수 있다.
이하에서는 4가지 작동 시나리오로 구분하여 도 7의 작동 원리를 설명한다.
작동 시나리오 1: 인에이블 제어 신호 DM_enable는 데이터 마스크 핀(310)이 인에이블되고 반도체 메모리(30)가 PODTM 모드로 진입하며 데이터 마스크 핀(310)이 테스트 대상임을 지시한다. 이때, 제1 테스트 플래그 신호 PODTM_DM_EN가 논리 “1”이므로, 제1 선택 모듈(413)은 제1 디코딩 신호 RONpu_CODE[M: 0]을 출력하여 제1 사전 선택 신호를 획득하고; 인에이블 제어 신호 DM_enable이 논리 “1”이므로, 제2 선택 모듈(414)은 제1 사전 선택 신호를 출력하여 제1 테스트 상태 제어 신호를 획득하며; 테스트 인에이블 신호 PODTM_EN가 논리 “1”이므로, 제3 선택 모듈(415)은 제1 테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 ODT_MUX[M:0]을 획득한다. 전술한 바와 같이, PODTM 모드 중의 제2 임피던스 제어 신호 IMPpu_CODE[M:0]은 고정되어 무효이므로, 제1 논리 모듈(42)은 실제로 제1 임피던스 제어 신호 ODT_MUX[M:0] 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 논리적으로 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득하고, 나아가 데이터 마스크 핀(310)의 임피던스를 제1 임피던스 파라미터로 제어한다. 여기서, 제2 임피던스 제어 신호 IMPpu_CODE[M:0]의 무효화는 적어도 제1 전처리 모듈(44)에 해당 신호 차단 논리를 추가하거나, 제1 논리 모듈(42)에 해당 신호 차단 논리를 추가하는 것과 같은 2가지 방식으로 구현될 수 있다.
상술한 내용으로부터 알 수 있듯이, 작동 시나리오 1의 경우, 데이터 마스크 핀(310)의 임피던스는 실제로 제1 오퍼랜드 MR5 OP[2:1], 구체적으로 제1 임피던스 파라미터에 의해 제어된다.
작동 시나리오 2: 인에이블 제어 신호 DM_enable는 데이터 마스크 핀(310)이 인에이블되고 반도체 메모리(30)가 PODTM 모드로 진입하며 데이터 마스크 핀(310)이 테스트 대상이 아님을 지시한다. 이때, 제1 테스트 플래그 신호 PODTM_DM_EN가 논리 “0”이므로, 제1 선택 모듈(413)은 제2 디코딩 신호 RTT_CODE[M: 0]을 출력하여 제1 사전 선택 신호를 획득하고; 인에이블 제어 신호 DM_enable이 논리 “1”이므로, 제2 선택 모듈(414)은 제1 사전 선택 신호를 출력하여 제1 테스트 상태 제어 신호를 획득하며; 테스트 인에이블 신호 PODTM_EN가 논리 “1”이므로, 제3 선택 모듈(415)은 제1 테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 ODT_MUX[M:0]을 획득한다. 전술한 바와 같이, PODTM 모드 중의 제2 임피던스 제어 신호 IMPpu_CODE[M:0]은 고정되어 무효이므로, 제1 논리 모듈(42)은 실제로 제1 임피던스 제어 신호 ODT_MUX[M:0] 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 논리적으로 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득하고, 나아가 데이터 마스크 핀(310)의 임피던스를 제2 임피던스 파라미터로 제어한다.
상술한 내용으로부터 알 수 있듯이, 작동 시나리오 2의 경우, 데이터 마스크 핀(310)의 임피던스는 실제로 제2 오퍼랜드 MR34 OP[2:0], 구체적으로 제2 임피던스 파라미터에 의해 제어된다.
작동 시나리오 3: 인에이블 제어 신호 DM_enable는 데이터 마스크 핀(310)이 인에이블되지 않고 반도체 메모리(30)가 PODTM 모드로 진입함을 지시한다. 이때, 인에이블 제어 신호 DM_enable이 논리 “0”이므로, 제2 선택 모듈(414)은 제1 고정 레벨 신호(VDD)를 출력하여 제1 테스트 상태 제어 신호를 획득하고; 테스트 인에이블 신호 PODTM_EN가 논리 “1”이므로, 제3 선택 모듈(415)은 제1 테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 ODT_MUX[M:0]을 획득한다. 전술한 바와 같이, PODTM 모드 중의 제2 임피던스 제어 신호 IMPpu_CODE[M:0]은 고정되어 무효이므로, 제1 논리 모듈(42)은 실제로 제1 임피던스 제어 신호 ODT_MUX[M:0] 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 논리적으로 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득한다. 제1 고정 레벨 신호(VDD)는 모든 제1 임피던스 유닛의 레벨 풀업 기능을 오프하도록 지시하므로, 제1 타깃 신호 PU1_MAIN_CODE는 제1 구동 모듈(43)이 턴오프 상태가 되도록 제어하고, 이에 따라 데이터 마스크 핀(310)은 하이 임피던스 상태(Hi-Z)가 된다.
상술한 내용으로부터 알 수 있듯이, 작동 시나리오 3의 경우, 데이터 마스크 핀(310)의 임피던스는 실제로 제1 고정 레벨 신호(VDD), 구체적으로 하이 임피던스 상태(Hi-Z)에 의해 제어된다.
작동 시나리오 4: 반도체 메모리(30)는 PODTM 모드로 진입하지 않는다. 이때, 테스트 인에이블 신호 PODTM_EN가 논리 “0”이므로, 제3 선택 모듈(415)은 제2 전처리 모듈(45)에 의해 결정된 제1 비테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 ODT_MUX[M:0]을 획득한다. 데이터 마스크 핀(310)은 Write 기능만 지원하고, 비PODTM 모드 중의 제2 임피던스 제어 신호 IMPpu_CODE[M:0]가 무효이며, 제1 임피던스 제어 신호 ODT_MUX[M:0]가 유효이므로, 제1 논리 모듈(42)은 제1 임피던스 제어 신호 ODT_MUX[M:0]과 제1 보정 신호 ZQ1_CODE[N-1:0]을 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득하고, 나아가 데이터 마스크 핀(310)의 임피던스를 제어한다.
상술한 내용으로부터 알 수 있듯이, 작동 시나리오 4의 경우, 데이터 마스크 핀(310)의 임피던스는 실제로 제2 전처리 모듈(45)에 의해 제어되고, 이는 구체적으로 실제 요구에 의해 결정된다.
다른 실시형태에서, 제1 비테스트 상태 제어 신호는 출력 구동 상태에서 데이터 핀의 임피던스를 지시하는 데 사용되고, 제2 임피던스 제어 신호는 기설정 테스트 상태 이외의 데이터 마스크 핀의 임피던스를 지시하는 데 사용된다. 다시 말하면, PODTM 모드에서 데이터 마스크 핀의 신호 제어 전략을 읽기 관련 속성의 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현하도록 한다.
대응되게, 도 8에 도시된 바와 같이, 제1 임피던스 제어 신호는 IMPpu_CODE[M: 0]으로 표시되고, 제2 임피던스 제어 신호는 ODT_CTRL[M:0]으로 표시된다. 특히, 도 6과 비교하면, 도 8의 반도체 메모리(30)는 제1 전처리 모듈(44) 및 제2 전처리 모듈(45)을 더 포함한다.
유사하게, 이하에서는 4가지 작동 시나리오로 구분하여 도 8의 작동 원리를 설명한다.
작동 시나리오 1: 인에이블 제어 신호 DM_enable는 데이터 마스크 핀(310)이 인에이블되고 반도체 메모리(30)가 PODTM 모드로 진입하며 데이터 마스크 핀(310)이 테스트 대상임을 지시한다. 이때, 제1 테스트 플래그 신호 PODTM_DM_EN가 논리 “1”이므로, 제1 선택 모듈(413)은 제1 디코딩 신호 RONpu_CODE[M: 0]을 출력하여 제1 사전 선택 신호를 획득하고; 인에이블 제어 신호 DM_enable이 논리 “1”이므로, 제2 선택 모듈(414)은 제1 사전 선택 신호를 출력하여 제1 테스트 상태 제어 신호를 획득하며; 테스트 인에이블 신호 PODTM_EN가 논리 “1”이므로, 제3 선택 모듈(415)은 제1 테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 IMPpu_CODE[M: 0]을 획득한다. 전술한 바와 같이, PODTM 모드 중의 제2 임피던스 제어 신호 ODT_CTRL[M:0]은 고정되어 무효이므로, 제1 논리 모듈(42)은 실제로 제1 임피던스 제어 신호 IMPpu_CODE[M:0] 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 논리적으로 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득하고, 나아가 데이터 마스크 핀(310)의 임피던스를 제1 임피던스 파라미터로 제어한다.
이와 같이, 작동 시나리오 1의 경우, 데이터 마스크 핀(310)의 임피던스는 여전히 제1 오퍼랜드 MR5 OP[2:1], 구체적으로 제1 임피던스 파라미터에 의해 제어된다.
작동 시나리오 2: 인에이블 제어 신호 DM_enable는 데이터 마스크 핀(310)이 인에이블되고, 반도체 메모리(30)가 PODTM 모드로 진입하며 데이터 마스크 핀(310)이 테스트 대상이 아님을 지시한다. 이때, 제1 테스트 플래그 신호 PODTM_DM_EN가 논리 “0”이므로, 제1 선택 모듈(413)은 제2 디코딩 신호 RTT_CODE[M: 0]을 출력하여 제1 사전 선택 신호를 획득하고; 인에이블 제어 신호 DM_enable이 논리 “1”이므로, 제2 선택 모듈(414)은 제1 사전 선택 신호를 출력하여 제1 테스트 상태 제어 신호를 획득하고; 테스트 인에이블 신호 PODTM_EN가 논리 “1”이므로, 제3 선택 모듈(415)은 제1 테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 IMPpu_CODE[M: 0]을 획득한다. 전술한 바와 같이, PODTM 모드 중의 제2 임피던스 제어 신호 ODT_CTRL)는 고정되어 무효이므로, 제1 논리 모듈(42)은 실제로 제1 임피던스 제어 신호 IMPpu_CODE[M: 0] 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 논리적으로 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득하고, 나아가 데이터 마스크 핀(310)의 임피던스를 제2 임피던스 파라미터로 제어한다.
이와 같이, 작동 시나리오 2의 경우, 데이터 마스크 핀(310)의 임피던스는 여전히 제2 오퍼랜드 MR34 OP[2:0], 구체적으로 제2 임피던스 파라미터에 의해 제어된다.
작동 시나리오 3: 인에이블 제어 신호 DM_enable는 데이터 마스크 핀(310)이 인에이블되지 않고 반도체 메모리(30)가 PODTM 모드로 진입함을 지시한다. 이때, 인에이블 제어 신호 DM_enable이 논리 “0”이므로, 제2 선택 모듈(414)은 제1 고정 레벨 신호(VDD)를 출력하여 제1 테스트 상태 제어 신호를 획득하고; 테스트 인에이블 신호 PODTM_EN가 논리 “1”이므로, 제3 선택 모듈(415)은 제1 테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 IMPpu_CODE[M: 0]을 획득한다. 전술한 바와 같이, PODTM 모드 중의 제2 임피던스 제어 신호 ODT_CTRL)는 고정되어 무효이므로, 제1 논리 모듈(42)은 실제로 제1 임피던스 제어 신호 IMPpu_CODE[M: 0] 및 제1 보정 신호 ZQ1_CODE[N-1:0]을 논리적으로 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득한다. 제1 고정 레벨 신호(VDD)는 모든 제1 임피던스 유닛의 레벨 풀업 기능을 오프하도록 지시하므로, 제1 타깃 신호 PU1_MAIN_CODE는 제1 구동 모듈(43)이 턴오프 상태가 되도록 제어하고, 이에 따라 데이터 마스크 핀(310)은 하이 임피던스 상태(Hi-Z)가 된다.
상술한 내용으로부터 알 수 있듯이, 작동 시나리오 3의 경우, 데이터 마스크 핀(310)의 임피던스는 여전히 제1 고정 레벨 신호(VDD), 구체적으로 하이 임피던스 상태(Hi-Z)에 의해 제어된다.
작동 시나리오 4: 반도체 메모리(30)는 PODTM 모드로 진입하지 않는다. 이때, 테스트 인에이블 신호 PODTM_EN가 논리 “0”이므로, 제3 선택 모듈(415)은 제1 전처리 모듈(44)에 의해 결정된 제1 비테스트 상태 제어 신호를 출력하여 제1 임피던스 제어 신호 IMPpu_CODE[M: 0]을 획득한다, 동시에 제2 전처리 모듈(45)은 제2 임피던스 제어 신호 ODT_CTRL[M:0]을 출력한다. 전술한 바와 같이, 데이터 마스크 핀(DM)은 Write 기능만 지원하고, 비PODTM 모드 중의 제1 임피던스 제어 신호 IMPpu_CODE[M:0]은 무효이며, 제2 임피던스 제어 신호 ODT_CTRL[M:0]은 유효이므로, 제1 논리 모듈(42)은 제2 임피던스 제어 신호 ODT_CTRL[M:0]과 제1 보정 신호 ZQ1_CODE[N-1:0]을 조합하여 제1 타깃 신호 PU1_MAIN_CODE를 획득하고, 나아가 데이터 마스크 핀(310)의 임피던스를 제어한다.
이와 같이, 작동 시나리오 4의 경우, 데이터 마스크 핀(310)의 임피던스 역시 제2 전처리 모듈(45)에 의해 제어되고, 이는 구체적으로 실제 요구에 의해 결정된다.
더 설명해야 할 것은, 도 7 및 도 8에서, 신호 채널에 표기된 부호 "/"는 여기에 실제로 복수의 신호 채널이 존재함을 표시하며, 예시적으로 하나만 그려진다. 즉, MR34 OP[2:0], MR5 OP[2:1], RONpu_CODE[M: 0], RTT_CODE[M: 0], IMPpu_CODE [M: 0], ZQ1_CODE[N-1:0], ODT_CTRL[M: 0], ODT_MUX[M: 0], PU1_MAIN_CODE 중의 각 신호는 모두 복수의 서브 신호를 포함하고, 각 서브 신호는 모두 자신의 신호 채널을 갖는다.
이하에서는 도 7 또는 도 8을 결합하여 제1 구동 회로(311) 중의 신호 처리 과정을 설명한다.
일부 실시예에서, 도 7 또는 도 8에 도시된 바와 같이, 제1 디코딩 신호 RONpu_CODE[M: 0], 제2 디코딩 신호 RTT_CODE[M:0], 제1 사전 선택 신호, 제1 고정 레벨 신호, 제1 테스트 상태 제어 신호, 제1 비테스트 상태 제어 신호 및 제1 임피던스 제어 신호는 모두 (M+1) 비트의 서브 신호를 포함하고, [M:0]으로 표시되며, 제1 선택 모듈(413)은 (M+1) 개의 제1 데이터 선택기를 포함하고, 제2 선택 모듈(414)은 (M+1) 개의 제2 데이터 선택기를 포함하며, 제3 선택 모듈(415)은 (M+1) 개의 제3 데이터 선택기를 포함하며; 하나의 제1 데이터 선택기의 입력단은 제1 디코딩 신호 RONpu_CODE[M: 0]의 한 비트의 서브 신호 및 제2 디코딩 신호 RTT_CODE[M:0]의 한 비트의 서브 신호를 각각 수신하고, 하나의 제1 데이터 선택기의 출력단은 제1 사전 선택 신호의 한 비트의 서브 신호를 출력하는 데 사용되며, 모든 제1 데이터 선택기의 제어단은 모두 제1 테스트 플래그 신호 PODTM_DM_EN를 수신하고; 하나의 제2 데이터 선택기의 입력단은 제1 사전 선택 신호의 한 비트의 서브 신호 및 제1 고정 레벨 신호의 한 비트의 서브 신호를 수신하며, 하나의 제2 데이터 선택기의 출력단은 제1 테스트 상태 제어 신호의 한 비트의 서브 신호를 출력하는 데 사용되고, 모든 제2 데이터 선택기의 제어단은 모두 인에이블 제어 신호 DM_enable를 수신하며; 하나의 제3 데이터 선택기의 입력단은 제1 테스트 상태 제어 신호의 한 비트의 서브 신호 및 제1 비테스트 상태 제어 신호의 한 비트의 서브 신호를 수신하고, 하나의 제3 데이터 선택기의 출력단은 제1 임피던스 제어 신호의 한 비트의 서브 신호를 출력하는 데 사용되며, 모든 제3 데이터 선택기의 제어단은 모두 테스트 인에이블 신호 PODTM_EN를 수신하되, M은 양의 정수이다.
설명해야 할 것은, 제1 테스트 상태 제어 신호는 제1 테스트 상태 제어 신호 [M:0]으로 표시되고, 제1 사전 선택 신호는 제1 사전 선택 신호 [M: 0]으로 표시되며, 제1 고정 레벨 신호는 VDD[M: 0]으로 표시되고, 제1 비테스트 상태 제어 신호는 제1 비테스트 상태 제어 신호 [M:0]으로 표시되며, 제1 임피던스 제어 신호는 제1 임피던스 제어 신호 [M:0]으로 표시된다. 이와 같이, 첫 번째 제1 데이터 선택기는 RONpu_CODE[0], RTT_CODE[0] 및 PODTM_DM_EN을 각각 수신하고, PODTM_DM_EN에 따라 RONpu_CODE[0] 및 RTT_CODE[0] 중 하나를 선택하여 제1 사전 선택 신호 [0]을 출력하며; 첫 번째 제2 데이터 선택기는 제1 사전 선택 신호 [0], VDD[0] 및 DM_enable를 각각 수신하고, DM_enable에 따라 제1 사전 선택 신호 [0] 및 VDD[0] 중 하나를 선택하여 제1 테스트 상태 제어 신호 [0]을 출력하며; 첫 번째 제3 데이터 선택기는 제1 테스트 상태 제어 신호 [0], 제1 비테스트 상태 제어 신호 [0] 및 PODTM_EN을 각각 수신하고, PODTM_EN에 따라 제1 테스트 상태 제어 신호 [0] 및 제1 비테스트 상태 제어 신호 [0] 중 하나를 선택하여 제1 임피던스 제어 신호 [0]을 출력하며, 나머지는 참조를 통해 이해할 수 있다.
일부 실시예에서, 제2 임피던스 제어 신호는 (M+1) 비트의 서브 신호를 포함하고, 제1 보정 신호 ZQ1_CODE[N-1:0]은 N 비트의 서브 신호를 포함한다. 제1 타깃 신호는 A 그룹의 서브 신호를 포함하고, 각 그룹의 서브 신호는 N 비트의 서브 신호를 포함하며, 제1 타깃 신호 중 제1 그룹 신호는 PU1_MAIN_CODE_1[N-1:0]으로 표시되고, 제1 타깃 신호 중 제2 그룹 신호는 PU1_MAIN_CODE_2[N-1:0]으로 표시되며…… 제1 타깃 신호 중 a번째 그룹의 신호는 PU1_MAIN_CODE_A[N-1:0]으로 표시된다. 제1 구동 모듈(53)은 A 개의 제1 임피던스 유닛을 포함하고, 각각의 제1 임피던스 유닛은 제1 타깃 신호 PU1_MAIN_CODE 중 한 그룹의 서브 신호를 수신하는 데 사용되는 바, 즉 첫 번째 제1 임피던스 유닛은 PU1_MAIN_CODE_1[N-1:0]을 수신하는 데 사용되고, 두 번째 제1 임피던스 유닛은 PU1_MAIN_CODE_2[N-1:0]을 수신하는 데 사용되며 …… A번째 제1 임피던스 유닛은 PU1_MAIN_CODE_A[N-1:0]을 수신하는 데 사용된다.
도 7 또는 도 8에 도시된 바와 같이, 제1 논리 모듈(42)은 구체적으로, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호에 따라, 적어도 하나의 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되었는지 여부를 결정하고; a번째 제1 임피던스 유닛의 레벨 풀업 기능이 활성화된 경우, 제1 보정 신호에 따라 제1 타깃 신호 PU1_MAIN_CODE 중 a번째 그룹의 서브 신호의 레벨 상태를 결정하여, a번째 제1 임피던스 유닛의 저항 값을 표준 저항 값으로 제어하거나, a번째 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되지 않은 경우, 제1 타깃 신호 PU1_MAIN_CODE 중 a번째 그룹의 서브 신호가 모두 제1 레벨 상태인 것으로 결정하되(실제 회로 논리에 따라 결정되어야 하며, 이는 관련 제한을 구성하지 않음); a, N, A는 모두 정수이고, a는 A보다 작거나 같으며, (M+1)은 A보다 작거나 같다.
이해해야 할 것은, 제1 논리 모듈(42)의 경우, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호 이 양자 중 하나의 유효 신호만 존재한다. M+1≤A인 경우, 상기 유효 신호 중 1비트의 서브 신호는 하나 이상의 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되었는지 여부를 제어한다. 또한, 복수의 제1 임피던스 유닛은 병렬 상태이고, 각각의 제1 임피던스 유닛은 표준 저항 값(RZQ)을 제공할 수 있다. 이와 같이, 데이터 마스크 핀(310)의 풀업 임피던스가 RZQ/2로 조정되어야 하는 경우, 2 개의 제1 임피던스 유닛의 레벨 풀업 기능이 온되고, 나머지 제1 임피던스 유닛의 레벨 풀업 기능이 오프되며; 데이터 마스크 핀(310)의 풀업 임피던스가 RZQ/3으로 조정되어야 하는 경우, 3 개의 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되고, 나머지 제1 임피던스 유닛의 레벨 풀업 기능이 오프되며, 다른 상황은 참조를 통해 이해할 수 있다.
예시적으로, M+1=A=7인 경우, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호 이 양자 중 유효 신호는 IMPpu_CODE[6:0]이라고 가정하면, IMPpu_CODE[0]은 첫 번째 제1 임피던스 유닛을 제어하고, IMPpu_CODE[1]은 두 번째 제1 임피던스 유닛을 제어하며 …… IMPpu_CODE[6]은 일곱 번째 제1 임피던스 유닛을 제어한다. 구체적으로, IMPpu_CODE[6:0]=1111111이면, 제1 타깃 신호 중 각 그룹의 서브 신호(총 7개 그룹)의 레벨 값은 모두 제1 보정 신호의 레벨 값과 대응되게 동일하므로, 7 개의 제1 임피던스 유닛의 풀업 저항 값은 모두 RZQ이고, 따라서 데이터 마스크 핀(310)의 풀업 임피던스는 RZQ/7이며; IMPpu_CODE[6:0]=1111000이라고 가정하면, 제1 타깃 신호 중 제1 그룹의 서브 신호 ~ 제3 그룹의 서브 신호 각각의 레벨 값은 모두 제1 레벨 상태이고, 제4 그룹의 서브 신호 ~ 제7 그룹의 서브 신호 중 각 그룹의 서브 신호의 레벨 값은 모두 제1 보정 신호의 레벨 값과 대응되게 동일하므로, 첫 번째 제1 임피던스 유닛 ~ 세 번째 제1 임피던스 유닛은 모두 턴오프 상태이며, 네 번째 제1 임피던스 유닛 ~ 일곱 번째 제1 임피던스 유닛의 풀업 저항 값은 모두 RZQ이므로, 데이터 마스크 핀(310)의 풀업 임피던스는 RZQ/4이다. 다른 상황은 참조를 통해 이해할 수 있다.
예시적으로, M+1=4, A=7인 경우, 제1 임피던스 제어 신호 및 제2 임피던스 제어 신호 이 양자 중 유효 신호는 IMPpu_CODE[3:0]이라고 가정하면, IMPpu_CODE[0]은 첫 번째 제1 임피던스 유닛을 제어하고, IMPpu_CODE[1]은 두 번째 제1 임피던스 유닛 및 세 번째 제1 임피던스 유닛을 제어하며, IMPpu_CODE[2]는 네 번째 제1 임피던스 유닛 및 다섯 번째 임피던스 유닛을 제어하고, IMPpu_CODE[3]은 여섯 번째 제1 임피던스 유닛 및 일곱 번째 제1 임피던스 유닛을 제어한다. 구체적으로, IMPpu_CODE[3:0]=1111이라고 가정하면, 제1 타깃 신호 중 각 그룹의 서브 신호의 레벨 값은 모두 제1 보정 신호의 레벨 값과 동일하므로, 7 개의 제1 임피던스 유닛의 풀업 저항 값은 RZQ이고, 따라서 데이터 마스크 핀(310)의 풀업 임피던스는 RZQ/7이며; IMPpu_CODE[3:0]=1100이라고 가정하면, 제1 타깃 신호 중 제1 그룹의 서브 신호 ~ 제3 그룹의 서브 신호 각각의 레벨 값은 모두 제1 레벨 상태이고, 제4 그룹의 서브 신호 ~ 제7 그룹의 서브 신호 중 각 그룹의 서브 신호의 레벨 값은 모두 제1 보정 신호의 레벨 값과 대응되게 동일하므로, 첫 번째 제1 임피던스 유닛 ~ 세 번째 제1 임피던스 유닛은 모두 턴오프 상태이며, 네 번째 제1 임피던스 유닛 ~ 일곱 번째 제1 임피던스 유닛의 풀업 저항 값은 모두 RZQ이며, 따라서 데이터 마스크 핀(310)의 풀업 임피던스는 RZQ/4이다. 다른 상황은 참조를 통해 이해할 수 있다.
다시 말하면, 특정 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되면, 제1 보정 신호를 이용하여 상기 제1 임피던스 유닛의 풀업 저항 값을 표준 저항 값으로 보정하고; 반대로, 상기 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되지 않으면, 제1 레벨 상태인 고정 신호를 이용하여 제1 임피던스 유닛의 관련 회로를 턴오프한다.
일부 실시예에서, 도 7 또는 도 8에 도시된 바와 같이, 각각의 제1 임피던스 유닛은 모두 N 개의 제1 스위치 트랜지스터(예: 도 7 또는 도 8의 제1 스위치 트랜지스터(431)), N 개의 제2 스위치 트랜지스터(예: 도 7 또는 도 8의 제2 스위치 트랜지스터(432)) 및 2N 개의 제1 저항(예: 도 7 또는 도 8의 제1 저항(433))을 포함하고, a번째 제1 임피던스 유닛 중 n번째 제1 스위치 트랜지스터의 제어단은 제1 타깃 신호 중의 a번째 그룹의 서브 신호 중 n번째 서브 신호에 연결되며, 하나의 제1 스위치 트랜지스터의 제1단은 하나의 제1 저항의 제1단에 연결되고, 하나의 제1 스위치 트랜지스터의 제2단은 전원 신호에 연결되며; 하나의 제2 스위치 트랜지스터의 제어단은 제2 고정 레벨 신호에 연결되고, 하나의 제2 스위치 트랜지스터의 제1단은 접지 신호(VSS)에 연결되며, 하나의 제2 스위치 트랜지스터의 제2단은 하나의 제1 저항의 제1단에 연결되고, 2N 개의 제1 저항의 제2단은 모두 데이터 마스크 핀(310)에 연결된다. n은 N보다 작거나 같다.
이해해야 할 것은, 데이터 마스크 핀(310)은 Read 기능을 지원하지 않고, 레벨 풀다운 기능을 활성화할 필요가 없으므로, 제2 고정 레벨 신호를 이용하여 제2 스위치 트랜지스터를 오프하며, 이의 구체적인 값은 실제 회로 상황에 따라 결정될 수 있다.
설명해야 할 것은, 도 7 또는 도 8에서, 첫 번째 제1 임피던스 유닛을 예로 들면, 첫 번째 제1 임피던스 유닛은 제1 타깃 신호 중 제1 그룹의 서브 신호 PU1_MAIN_CODE_1[N-1:0]을 수신하는 데 사용되고, PU1_MAIN_CODE_1[N-1:0]은 PU1_MAIN_CODE_1[0], PU1_MAIN_CODE_1[1] …… PU1_MAIN_CODE_1[N-1] 이 N 개의 서브 신호를 포함하며, 각 서브 신호는 하나의 제1 스위치 트랜지스터의 작동 상태를 대응되게 제어하여 상기 제1 임피던스 유닛이 표준 저항 값으로 레벨 풀업 기능을 수행하거나 레벨 풀업 기능을 수행하지 않도록 제어하는 데 사용된다.
또한, 도 7 또는 도 8에서, 첫 번째 제1 임피던스 유닛은 3 개의 제1 스위치 트랜지스터(하나의 제1 스위치 트랜지스터(431)만 표기됨), 3 개의 제2 스위치 트랜지스터(하나의 제2 스위치 트랜지스터(432)만 표기됨) 및 6 개의 제1 저항(하나의 제1 저항(433)만 표기됨)을 도시하였으나 실제 시나리오에서, 제1 스위치 트랜지스터/제2 스위치 트랜지스터/제1 저항의 개수는 모두 이보다 더 많거나 더 적을 수 있다.
이해해야 할 것은, 데이터 마스크 핀(310)은 데이터 쓰기 기능만 지원하고, 종결 임피던스를 제공하므로, 레벨 풀다운 기능을 수행할 필요가 없다. 따라서, 모든 제2 스위치 트랜지스터의 제1단은 모두 제2 고정 레벨 신호에 연결되는데, 이는 모든 제2 스위치 트랜지스터가 모두 도통되지 않음을 의미한다. 예시적으로, 제2 고정 레벨 신호는 접지 신호(VSS)일 수 있으나, 그 구체적인 레벨 값은 회로 논리에 따라 결정되어야 하며, 본 발명의 실시예는 이에 대해 한정하지 않는다.
이하에서는 제2 구동 회로(321)의 구체적인 구조 설명을 예시적으로 제공한다. 이해해야 할 것은, 제2 구동 회로(321) 중의 일부 신호 및 제1 구동 회로(311) 중의 일부 신호는 중국어 명칭은 상이하나 신호의 소스 및 파형이 기본적으로 동일하므로 동일한 영어 명칭을 적용한다.
본 발명의 실시예에서, 반도체 메모리(30)는 또한 제3 비테스트 상태 제어 신호, 제4 임피던스 제어 신호, 제5 임피던스 제어 신호, 제2 보정 신호 ZQ2_CODE[N-1:0] 및 제3 보정 신호 ZQ3_CODE[N-1:0]을 결정하도록 구성된다.
도 9에 도시된 바와 같이, 제2 구동 회로(412)는,
제2 테스트 플래그 신호 PODTM_DQ_EN(예: 전술한 PODTM_DQ0_EN, 또는 PODTM_DQ1_EN …… 또는 PODTM_DQ7_EN, 제1 오퍼랜드 MR5 OP[2:1], 제2 오퍼랜드 MR34 OP[2:0] 및 제3 비테스트 상태 제어 신호를 수신하고; 반도체 메모리(30)가 기설정 테스트 모드인 경우, 제2 테스트 플래그 신호 PODTM_DQ_EN에 따라, 제1 오퍼랜드 MR5 OP[2:1] 및 제2 오퍼랜드 MR34 OP[2:0] 중 하나를 기반으로 제3 임피던스 제어 신호를 출력하거나, 반도체 메모리(30)가 기설정 테스트 모드가 아닌 경우, 제3 비테스트 상태 제어 신호를 기반으로 제3 임피던스 제어 신호를 출력하도록 구성된 제2 신호 처리 모듈(51);
제3 임피던스 제어 신호, 제4 임피던스 제어 신호 및 제2 보정 신호 ZQ2_CODE[N-1:0]을 수신하고; 제3 임피던스 제어 신호, 제4 임피던스 제어 신호 및 제2 보정 신호 ZQ2_CODE[N-1:0]을 선택하여 논리적으로 조합하여 제2 타깃 신호 PU2_MAIN_CODE를 출력하도록 구성된 제2 논리 모듈(521);
제5 임피던스 제어 신호 및 제3 보정 신호 ZQ3_CODE[N-1:0]을 수신하고; 제5 임피던스 제어 신호 및 제3 보정 신호 ZQ3_CODE[N-1:0]을 논리적으로 조합 처리하여 제3 타깃 신호 PD_MAIN_CODE를 출력하도록 구성된 제3 논리 모듈(522); 및
복수의 제2 임피던스 유닛을 포함하고, 제2 타깃 신호 PU2_MAIN_CODE 및 제3 타깃 신호 PD_MAIN_CODE를 수신하며; 제2 타깃 신호 PU2_MAIN_CODE 및 제3 타깃 신호 PD_MAIN_CODE를 이용하여 복수의 제2 임피던스 유닛을 제어함으로써 대응하는 데이터 핀(320)의 임피던스를 제어하도록 구성된 제2 구동 모듈(53)을 포함할 수 있다.
설명해야 할 것은, 각 데이터 핀(320)은 모두 각자의 제2 구동 회로(321)에 대응하고, 본 발명의 실시예에서는 하나의 제2 구동 회로(321)만 예를 들어 해석한다.
이해해야 할 것은, 데이터 핀(320)은Write 기능 및 Read 기능을 지원하고, 동시에 레벨 풀업 기능 및 레벨 풀다운 기능과 관련되므로, 제2 구동 회로(321)에는 레벨 풀업 기능을 제어하는 제3 임피던스 제어 신호 및 제4 임피던스 제어 신호뿐만 아니라, 레벨 풀다운 기능을 제어하는 제5 임피던스 제어 신호도 존재한다.
설명해야 할 것은, 제2 보정 신호 ZQ2_CODE[N-1:0]은 풀업 저항 값을 보정하는 데 사용되는 바, 즉 제2 보정 신호 ZQ2_CODE[N-1:0]은 각각의 제2 임피던스 유닛의 풀업 저항 값을 표준 저항 값으로 보정하는 데 사용된다. 제3 보정 신호 ZQ3_CODE[N-1:0]은 풀다운 저항 값을 보정하는 데 사용되는 바, 즉 제3 보정 신호 ZQ3_CODE[N-1:0]은 각각의 제2 임피던스 유닛의 풀다운 저항 값을 표준 저항 값으로 보정하는 데 사용된다.
또한, 제1 보정 신호 ZQ1_CODE[N-1:0] 및 제2 보정 신호 ZQ2_CODE[N-1:0] 모두 풀업 저항 값을 보정하는 데 사용되므로, 일부 실시예에서, 제1 임피던스 유닛 및 제2 임피던스 유닛의 편차는 허용 오차 범위 내에 있는 것으로 간주할 수 있어 제1 보정 신호 ZQ1_CODE[N-1:0] 및 제2 보정 신호 ZQ2_CODE[N-1:0]은 동일한 신호일 수 있다.
더 설명해야 할 것은, 제2 구동 회로(321)의 경우, 제2 논리 모듈(521)을 통해 제3 임피던스 제어 신호 및 제4 임피던스 제어 신호 중 유효 신호와 제2 보정 신호 ZQ2_CODE[N-1:0]을 조합하여 제2 임피던스 유닛(53)의 레벨 풀업 기능을 제어하기 위한 제2 타깃 신호 PU2_MAIN_CODE를 형성한다. 해당 부분 회로의 회로 구조 및 신호 처리 과정은 모두 제1 구동 회로(311)를 참조하여 대응되게 이해할 수 있으며, 여기서 더 이상 설명하지 않는다. 이 외에도, 제2 구동 회로(321)는 또한 제3 논리 모듈(522)을 통해 제5 임피던스 제어 신호와 제3 보정 신호 ZQ3_CODE[N-1:0]을 조합하여 제2 임피던스 유닛(53)의 레벨 풀다운 기능을 제어하기 위한 제3 타깃 신호 PD_MAIN_CODE를 생성한다.
일부 실시예에서, 도 9에 도시된 바와 같이, 제2 신호 처리 모듈(51)은,
제1 오퍼랜드 MR5 OP[2:1]를 수신하고, 제1 오퍼랜드 MR5 OP[2:1]를 디코딩하여 제3 디코딩 신호 RONpu_CODE[M: 0]을 출력하도록 구성된 제5 디코딩 모듈(511);
제2 오퍼랜드 MR34 OP[2:0]을 수신하고, 제2 오퍼랜드 MR34 OP[2:0]을 디코딩하여 제4 디코딩 신호 RTT_CODE[M:0]을 출력하도록 구성된 제6 디코딩 모듈(512);
제2 테스트 플래그 신호 PODTM_DQ_EN, 제3 디코딩 신호 RONpu_CODE[M: 0] 및 제4 디코딩 신호 RTT_CODE[M:0]을 수신하고; 제2 테스트 플래그 신호 PODTM_DQ_EN에 따라 제3 디코딩 신호 RONpu_CODE[M: 0] 및 제4 디코딩 신호 RTT_CODE[M:0] 중 하나를 선택하여 제3 테스트 상태 제어 신호를 출력하도록 구성된 제4 선택 모듈(513); 및
테스트 인에이블 신호 PODTM_EN, 제3 테스트 상태 제어 신호 및 제3 비테스트 상태 제어 신호를 수신하고; 테스트 인에이블 신호 PODTM_EN에 따라 제3 테스트 상태 제어 신호 및 제3 비테스트 상태 제어 신호 중 하나를 선택하여 제3 임피던스 제어 신호를 출력하되, 테스트 인에이블 신호 PODTM_EN는 반도체 메모리(30)가 기설정 테스트 모드인지 여부를 지시하는 데 사용되는 제5선택 모듈(514)을 포함할 수 있다.
도 9에 도시된 제2 구동 회로(321)의 경우, 제3 비테스트 상태 제어 신호 및 제4 임피던스 제어 신호의 상이한 정의에 따르면, 2가지 구체적인 실시형태가 존재할 수 있다.
일 실시예에서, 제3 비테스트 상태 제어 신호는 터미널 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용되고, 제4 임피던스 제어 신호 및 제5 임피던스 제어 신호는 함께 출력 구동 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용된다. 다시 말하면, PODTM 모드에서 데이터 핀의 신호 제어 전략을 쓰기 관련 속성의 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현하도록 한다.
대응되게, 도 10에 도시된 바와 같이, 제3 임피던스 제어 신호는 ODT_MUX[M:0]으로 표시되고, 제4 임피던스 제어 신호는 IMPpu_CODE[M: 0]으로 표시되며, 제5 임피던스 제어 신호는 IMPpd_CODE[M: 0]으로 표시된다. 특히, 도 9와 비교하면, 도 10의 제2 구동 회로(321)는 제3 전처리 모듈(54) 및 제4 전처리 모듈(55)을 더 포함하고, 제3 전처리 모듈(44)은 제1 오퍼랜드 MR5 OP[2:1]를 디코딩하여 제4 임피던스 제어 신호 IMPpu_CODE[M: 0]을 획득하는 데 사용되며, 제4 전처리 모듈(55)은 RTT_WR과 관련된 MR34[5:3], RTT_NOM_WR과 관련된 MR35[2:0], RTT_NOM_RD와 관련된 MR35[5:3], RTT_PARK와 관련된 MR34[2:0], DQS_RTT_PARK와 관련된 MR33[5:3]에 따라 제3 비테스트 상태 제어 신호를 결정하는 데 사용된다. 또한, 후속 설명에서, 반도체 메모리(30)가 PODTM 모드이면, 테스트 인에이블 신호 PODTM_EN는 논리 “1”이고; 대응하는 데이터 핀(320)이 PODTM 모드의 테스트 대상이면, 대응하는 제1 테스트 플래그 신호 PODTM_DQ_EN는 논리 “1”이다.
여기서, 도 10의 제2 구동 회로(321)의 기본 작동 원리는 도 7의 제1 구동 회로(311)의 작동 원리와 대체로 동일하므로 전술한 도 7의 설명을 참조하여 이해할 수 있으며, 본 발명의 실시예에서는 더 이상 설명하지 않는다. 특히, 데이터 핀(320)이 정상 작동 모드에서 일반적으로 모두 인에이블 상태이고, DDR5 SPEC에는 데이터 핀(320)이 인에이블되었는지 여부를 제어하기 위한 신호가 설정되어 있지 않으므로, 도 10의 제2 구동 회로(321)는 도 7의 제1 구동 회로(311)보다 하나의 선택 모듈이 적고, 또한 도 10의 제2 구동 회로(321)는 도 7의 제1 구동 회로(311)보다 레벨 풀다운 임피던스에 대한 제어 부분이 추가된다. 신호 처리 원리는 후속 설명을 참조할 수 있다.
다른 실시예에서, 제3 비테스트 상태 제어 신호 및 제5 임피던스 제어 신호는 함께 출력 구동 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용되고, 제4 임피던스 제어 신호는 터미널 상태에서 대응하는 데이터 핀의 임피던스를 지시하는 데 사용된다. 다시 말하면, PODTM 모드에서 데이터 핀의 신호 제어 전략을 읽기 관련 속성의 신호 제어 전략에 통합함으로써, PODTM 모드의 임피던스 제어를 구현하도록 한다.
대응되게, 도 11에 도시된 바와 같이, 제3 임피던스 제어 신호는 IMPpu_CODE[M: 0]으로 표시되고, 제4 임피던스 제어 신호는 ODT_CTRL[M:0]으로 표시되며, 제5 임피던스 제어 신호는 IMPpd_CODE[M: 0]으로 표시된다. 특히, 도 9와 비교하면, 도 11의 반도체 메모리(30) 역시 제3 전처리 모듈(54) 및 제4 전처리 모듈(55)을 포함한다.
여기서, 도 11의 제2 구동 회로(321)와 도 8의 제1 구동 회로(311)의 작동 원리는 대체로 동일하므로 전술한 도 8의 설명을 참조하여 이해할 수 있으며, 본 발명의 실시예에서는 더 이상 설명하지 않는다. 유사하게, 도 11의 제2 구동 회로(321)는 도 8의 제1 구동 회로(311)보다 하나의 선택 모듈이 적고, 도 11의 제2 구동 회로(321)는 도 8의 제1 구동 회로(311)보다 레벨 풀다운 임피던스에 대한 제어 부분이 추가되며, 신호 처리 원리는 후속 설명을 참조할 수 있다.
도 10 또는 도 11을 참조하여 제2 구동 회로(321) 중의 신호 처리 과정을 설명한다.
일부 실시예에서, 제3 디코딩 신호 RONpu_CODE[M: 0], 제4 디코딩 신호 RTT_CODE[M:0], 제3 테스트 상태 제어 신호, 제3 비테스트 상태 제어 신호 및 제3 임피던스 제어 신호는 모두 (M+1) 비트의 서브 신호를 포함하고, 제4 선택 모듈(513)은 (M+1) 개의 제4 데이터 선택기를 포함하며, 제5선택 모듈(514)은 (M+1) 개의 제5데이터 선택기를 포함하며; 하나의 제4 데이터 선택기의 입력단은 제3 디코딩 신호 RONpu_CODE[M: 0]의 한 비트의 서브 신호 및 제4 디코딩 신호 RTT_CODE[M:0]의 한 비트의 서브 신호를 수신하고, 하나의 제4 데이터 선택기의 출력단은 제3 테스트 상태 제어 신호의 한 비트의 서브 신호를 출력하며, 모든 제4 데이터 선택기의 제어단은 모두 제2 테스트 플래그 신호 PODTM_DQ_EN를 수신하고; 하나의 제5데이터 선택기의 입력단은 제3 테스트 상태 제어 신호의 한 비트의 서브 신호 및 제3 비테스트 상태 제어 신호의 한 비트의 서브 신호를 수신하며, 하나의 제5데이터 선택기의 출력단은 제3 임피던스 제어 신호의 한 비트의 서브 신호를 출력하고, 모든 제5데이터 선택기의 제어단은 모두 테스트 인에이블 신호 PODTM_EN를 수신한다.
설명해야 할 것은, 제3 테스트 상태 제어 신호는 제3 테스트 상태 제어 신호 [M:0]으로 표시되고, 제3 비테스트 상태 제어 신호는 제3 비테스트 상태 제어 신호 [M:0]으로 표시되며, 제3 임피던스 제어 신호는 제3 임피던스 제어 신호 [M:0]으로 표시된다. 이와 같이, 첫 번째 제4 데이터 선택기는 RONpu_CODE[0], RTT_CODE[0] 및 PODTM_DQ_EN을 각각 수신하고, PODTM_DQ_EN에 따라 RONpu_CODE[0] 및 RTT_CODE[0] 중 하나를 선택하여 제3 테스트 상태 제어 신호 [0]을 출력하며, 첫 번째 제5데이터 선택기는 제3 테스트 상태 제어 신호 [0], 제3 비테스트 상태 제어 신호 [0] 및 PODTM_EN을 각각 수신하고, PODTM_EN에 따라 제3 테스트 상태 제어 신호 [0] 및 제3 비테스트 상태 제어 신호 [0] 중 하나를 선택하여 제3 임피던스 제어 신호 [0]을 출력하며, 나머지는 참조를 통해 이해할 수 있다.
일부 실시예에서, 제4 임피던스 제어 신호는 (M+1) 비트의 서브 신호를 포함하고, 제2 보정 신호 ZQ2_CODE[N-1:0] 및 제3 보정 신호 ZQ3_CODE[N-1:0] 모두 N 비트의 서브 신호를 포함하며, 제2 타깃 신호 PU2_MAIN_CODE 및 제3 타깃 신호 PD_MAIN_CODE 모두 A 그룹의 서브 신호를 포함하고, 각 그룹의 서브 신호는 모두 N 비트의 서브 신호를 포함한다. 여기서, 제2 구동 모듈(53)은 A 개의 제2 임피던스 유닛을 포함하고, 각각의 제2 임피던스 유닛은 제2 타깃 신호 PU2_MAIN_CODE 중 한 그룹의 서브 신호 및 제3 타깃 신호 PD_MAIN_CODE 중 한 그룹의 서브 신호를 수신하는 데 사용된다. 다시 말하면, 첫 번째 제2 임피던스 유닛은 PU2_MAIN_CODE_1[N-1:0] 및 PD_MAIN_CODE_1[N-1:0]을 수신하는 데 사용되고, 두 번째 제2 임피던스 유닛은 PU2_MAIN_CODE_2[N-1:0] 및 PD_MAIN_CODE_2[N-1:0] …… A번째 제2 임피던스 유닛은 PU2_MAIN_CODE_A[N-1:0] 및 PD_MAIN_CODE_A[N-1:0]을 수신하는 데 사용된다.
여기서, 제2 논리 모듈(521)은 구체적으로, 제3 임피던스 제어 신호 및 제4 임피던스 제어 신호에 따라 적어도 하나의 제2 임피던스 유닛의 레벨 풀업 기능이 활성화되었는지 여부를 결정하고; a번째 제2 임피던스 유닛의 레벨 풀업 기능이 활성화되면, 제2 보정 신호 ZQ2_CODE[N-1:0]에 따라 제2 타깃 신호 PU2_MAIN_CODE 중 a번째 그룹의 서브 신호의 레벨 상태를 결정하여 a번째 제2 임피던스 유닛의 저항 값을 표준 저항 값으로 제어하거나, a번째 제2 임피던스 유닛의 레벨 풀업 기능이 활성화되지 않으면, 제2 타깃 신호 PU2_MAIN_CODE 중 a번째 그룹의 서브 신호가 모두 제1 레벨 상태인 것으로 결정하도록 구성되고; 제3 논리 모듈(522)은 구체적으로, 제5 임피던스 제어 신호에 따라 적어도 하나의 제2 임피던스 유닛의 레벨 풀다운 기능이 활성화되었는지 여부를 결정하고; a번째 제2 임피던스 유닛의 레벨 풀다운 기능이 활성화되면, 제3 보정 신호 ZQ3_CODE[N-1:0]에 따라 제3 타깃 신호 PD_MAIN_CODE 중 a번째 그룹의 서브 신호의 레벨 상태를 결정하여 a번째 제2 임피던스 유닛의 저항 값을 표준 저항 값으로 제어하거나, a번째 제2 임피던스 유닛의 레벨 풀다운 기능이 활성화되지 않으면, 제3 타깃 신호 PD_MAIN_CODE 중 a번째 그룹의 서브 신호는 모두 제2 레벨 상태인 것으로 결정하도록 구성된다.
설명해야 할 것은, 제2 논리 모듈(521)을 통해 제3 임피던스 제어 신호 및 제4 임피던스 제어 신호 중 유효 신호와 제2 보정 신호 ZQ2_CODE[N-1:0]을 조합하여 제2 타깃 신호 PU2_MAIN_CODE를 획득하고, 나아가 제2 임피던스 유닛의 레벨 풀업 기능을 제어한다. 제2 논리 모듈(521)와 제1 논리 모듈(42)의 구조 및 기능은 대체로 동일하므로, 작동 원리는 전술한 제1 논리 모듈(42)에 대한 설명을 참조할 수 있으며, 여기서 더 이상 설명하지 않는다.
제3 논리 모듈(533)은 제5 임피던스 제어 신호IMPpd_CODE[M:0]과 제3 보정 신호 ZQ3_CODE[N-1:0]을 조합하여 제3 타깃 신호 PD_MAIN_CODE를 획득하고, 나아가 제2 임피던스 유닛의 레벨 풀다운 기능을 제어하는 데 사용된다. 유사하게, 제5 임피던스 제어 신호IMPpd_CODE[M:0]의 한 비트의 서브 신호는 하나 이상의 제2 임피던스 유닛의 레벨 풀다운 기능이 활성화되었는지 여부를 제어하는 데 사용된다. 이를 기반으로, 특정 제2 임피던스 유닛 기능의 레벨 풀다운 기능이 활성화되면, 제3 보정 신호 ZQ3_CODE[N-1:0]을 이용하여 상기 제2 임피던스 유닛의 풀다운 저항 값을 표준 저항 값으로 보정함으로써 레벨 풀다운 기능을 수행하고; 반대로, 상기 제2 임피던스 유닛의 풀다운 기능이 활성화되지 않으면, 제2 레벨 상태의 고정 신호를 이용하여 제2 임피던스 유닛의 관련 회로를 턴오프시킨다.
일부 실시예에서, 각각의 제2 임피던스 유닛은 모두 N 개의 제3 스위치 트랜지스터(예: 도 10 또는 도 11의 제3 스위치 트랜지스터(531)), N 개의 제4 스위치 트랜지스터(예: 도 10 또는 도 11의 제4 스위치 트랜지스터(532)) 및 2N 개의 제2 저항(예: 도 10 또는 도 11의 제2 저항(533))을 포함하고, a번째 제2 임피던스 유닛 중 n번째 제3 스위치 트랜지스터의 제어단은 제2 타깃 신호 중의 a번째 그룹의 서브 신호 중 n번째 서브 신호에 연결되며, 하나의 제3 스위치 트랜지스터의 제1단은 하나의 제2 저항의 제1단에 연결되고, 하나의 제3 스위치 트랜지스터의 제2단은 전원 신호에 연결되며; a번째 제2 임피던스 유닛 중 n번째 제4 스위치 트랜지스터의 제어단은 제3 타깃 신호 중의 a번째 그룹의 서브 신호 중 n번째 서브 신호에 연결되고, 하나의 제4 스위치 트랜지스터의 제1단은 접지 신호에 연결되며, 하나의 제4 스위치 트랜지스터의 제2단은 하나의 제2 저항의 제1단에 연결되고, 2N 개의 제2 저항의 제2단은 모두 대응하는 데이터 핀에 연결된다.
설명해야 할 것은, 도 10 또는 도 11에서, 첫 번째 제2 임피던스 유닛을 예로 들면, 첫 번째 제2 임피던스 유닛은 제2 타깃 신호 중 제1 그룹의 서브 신호 PU2_MAIN_CODE_1[N-1:0] 및 제3 타깃 신호 중 제1 그룹의 서브 신호 PD_MAIN_CODE_1[N-1:0]을 수신하는 데 사용된다. 여기서, PU2_MAIN_CODE_1[N-1:0]은 PU2_MAIN_CODE_1[0], PU2_MAIN_CODE_1[1] …… PU2_MAIN_CODE_1[N-1]과 같은 서브 신호를 포함하고, 각 서브 신호는 하나의 제3 스위치 트랜지스터의 작동 상태를 대응되게 제어하여 상기 제2 임피던스 유닛이 표준 저항 값으로 레벨 풀업 기능을 수행하거나 레벨 풀업 기능을 수행하지 않도록 제어하며; PD_MAIN_CODE_1[N-1:0]은 PD_MAIN_CODE_1[0], PD_MAIN_CODE_1[1] …… PD_MAIN_CODE_1[N-1]과 같은 서브 신호를 포함하고, 각 서브 신호는 하나의 제4 스위치 트랜지스터의 작동 상태를 대응되게 제어하여 상기 제2 임피던스 유닛이 표준 저항 값으로 레벨 풀다운 기능을 수행하거나 레벨 풀다운 기능을 수행하지 않도록 제어한다.
또한, 도 10 또는 도 11에서, 첫 번째 제2 임피던스 유닛은 3 개의 제3 스위치 트랜지스터(하나의 제3 스위치 트랜지스터(531)만 표기됨), 3 개의 제4 스위치 트랜지스터(하나의 제4 스위치 트랜지스터(532)만 표기됨) 및 6 개의 제2 저항(하나의 제2 저항(533)만 표기됨)을 도시하였으나 실제 시나리오에서, 제3 스위치 트랜지스터/제4 스위치 트랜지스터/제2 저항의 개수는 모두 이보다 더 많거나 더 적을 수 있다.
가능한 일 회로 논리에서, 제1 레벨 상태는 하이 레벨 상태(논리 “1”)이고, 제2 레벨 상태는 로우 레벨 상태(논리 “0”)이다. 하이 레벨 상태는 N-채널 전계 효과 트랜지스터를 도통시키거나 P-채널 전계 효과 트랜지스터를 도통시키지 않는 레벨 값을 의미하고, 로우 레벨 상태는 N-채널 전계 효과 트랜지스터를 도통시키지 않거나 P-채널 전계 효과 트랜지스터를 도통시키는 레벨 값을 의미하며, 제1 고정 레벨 신호 중 서브 신호는 모두 하이 레벨 신호이고, 상기 제2 고정 레벨 신호는 로우 레벨 신호이다. 여기서, 제1 고정 레벨 신호 및 제2 고정 레벨 신호의 선택은 모두 회로 논리에 따라 결정되고, 제1 고정 레벨 신호는 전원 신호(VDD)일 수 있으며, 제2 고정 레벨 신호는 접지 신호(VSS)일 수 있다.
제1 스위치 트랜지스터 및 제3 스위치 트랜지스터는 모두 P-채널 전계 효과 트랜지스터이고, 제2 스위치 트랜지스터 및 제4 스위치 트랜지스터는 모두 N-채널 전계 효과 트랜지스터이며; P-채널 전계 효과 트랜지스터의 제어단은 게이트이고, P-채널 전계 효과 트랜지스터의 제2단은 소스이며, P-채널 전계 효과 트랜지스터의 제1단은 드레인이고, N-채널 전계 효과 트랜지스터의 제어단은 게이트이며, N-채널 전계 효과 트랜지스터의 제2단은 드레인이고, N-채널 전계 효과 트랜지스터의 제1단은 소스이며; 표준 저항 값은 모두 240옴이다.
본 발명의 실시예는 반도체 메모리를 제공한다. 제3 오퍼랜드와 제4 오퍼랜드가 모두 데이터 마스크 핀에 영향을 미칠 수 있으므로, 회로 오류를 방지하기 위해, 다음과 같은 임피던스 제어 전략을 제공한다. 제4 오퍼랜드가 제1 상태이면, 제3 오퍼랜드의 상태와 결합하여 데이터 마스크 핀(DM)의 임피던스를 결정하고, 제4 오퍼랜드가 제2 상태이면, 데이터 마스크 핀(DM)의 임피던스를 직접 결정한다. 이와 같이, DDR5 중 데이터 마스크 핀의 인에이블 여부를 제어하기 위한 제어 신호와 PODTM 중 데이터 마스크 핀이 테스트 대상인지 여부를 제어하기 위한 제어 신호 간의 관계를 명확히 하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
본 발명의 또 다른 실시예에서, 도 12를 참조하면, 이는 본 발명의 실시예에 의해 제공되는 전자 기기(60)의 구성 구조 모식도를 도시한다. 도 12에 도시된 바와 같이, 전자 기기(60)는 전술한 실시예들 중 어느 하나에서 설명한 반도체 메모리(30)를 포함할 수 있다.
본 발명의 실시예에서, 반도체 메모리(30)는 DRAM 칩일 수 있다.
나아가, 일부 실시예에서, DRAM 칩은 DDR5RAM 사양을 만족한다.
본 발명의 실시예는 주로 데이터 마스크 핀의 임피던스에 대한 반도체 메모리의 제어 방법 및 관련 제어 회로에 관한 것으로, 기설정 테스트 모드에 대해 데이터 마스크 핀의 임피던스 제어 전략을 제공함으로써, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지한다.
이상은 본 발명의 바람직한 실시예일 뿐, 본 발명의 보호범위를 한정하려는 것이 아니다.
설명해야 할 것은, 본문에서, 용어 “포함”, “함유” 또는 이의 임의의 다른 변형은 비배타적인 함유를 포함하도록 의도되어, 일련의 요소를 포함하는 과정, 방법, 물품 또는 장치가 이러한 요소를 포함할 뿐만 아니라, 명시적으로 나열되지 않은 다른 요소를 더 포함하거나 또는 이러한 과정, 방법, 물품 또는 장치에 고유한 요소를 더 포함하도록 한다. 더 많은 제한이 없을 경우, 문구 “하나의 ……을 포함”으로 정의된 요소는 상기 요소를 포함하는 과정, 방법, 물품 또는 장치에서 다른 관련 요소의 존재를 배제하지 않는다.
상기 본 발명의 실시예의 번호는 단지 설명을 위한 것일 뿐, 실시예의 우열을 나타내지 않는다.
본 발명에서 제공하는 여러 방법 실시예에서 개시된 방법은 모순되지 않는 한 임의로 조합하여, 새로운 방법 실시예를 얻을 수 있다.
본 발명에서 제공하는 여러 제품 실시예에서 개시된 특징은 모순되지 않는 한 임의로 조합하여, 새로운 제품 실시예를 얻을 수 있다.
본 발명에서 제공하는 여러 방법 또는 기기 실시예에서 개시된 특징은 모순되지 않는 한 임의로 조합하여, 새로운 방법 실시예 또는 기기 실시예를 얻을 수 있다.
상기 설명은 본 발명의 실시형태일 뿐이며, 본 발명의 보호 범위는 이에 한정되지 않고, 본 기술분야의 통상의 기술자가 본 발명에 개시된 기술적 범위 내에서 쉽게 생각해낼 수 있는 변경 또는 대체는 모두 본 발명의 보호 범위에 속한다. 따라서 본 발명의 보호 범위는 상기 청구 범위의 보호 범위를 기준으로 해야 한다.
본 발명의 실시예는 기설정 테스트 모드에 대해 데이터 마스크 핀의 임피던스 제어 전략을 제공하여 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 정의할 수 있을 뿐만 아니라, DDR5 중 데이터 마스크 핀의 인에이블 여부를 제어하기 위한 제어 신호와 PODTM 중 데이터 마스크 핀이 테스트 대상인지 여부를 제어하기 위한 제어 신호 간의 관계를 명확히 하고, 기설정 테스트 모드에서 데이터 마스크 핀의 임피던스를 테스트할 수 있어 회로 처리 오류의 발생을 방지하는 제어 방법, 반도체 메모리 및 전자 기기를 제공한다.
Claims (16)
- 반도체 메모리에 적용되는 제어 방법으로서,
상기 반도체 메모리는 데이터 마스크 핀을 포함하며, 상기 데이터 마스크 핀은 쓰기 데이터의 입력 마스크 신호를 수신하는 데 사용되고, 상기 제어 방법은,
상기 반도체 메모리가 기설정 테스트 모드인 경우, 제1 모드 레지스터 중의 제4 오퍼랜드가 제1 상태이면, 제3 모드 레지스터 중의 제3 오퍼랜드에 따라 상기 데이터 마스크 핀의 임피던스를 제1 값으로 제어하는 단계; 또는, 상기 제1 모드 레지스터 중의 제4 오퍼랜드가 제2 상태이면, 상기 데이터 마스크 핀의 임피던스를 제2 값으로 제어하는 단계를 포함하며,
상기 제4 오퍼랜드는 상기 데이터 마스크 핀이 인에이블되었는지 여부를 지시하는 데 사용되고, 상기 제3 오퍼랜드는 상기 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상인지 여부를 지시하는 데 사용되는 제어 방법. - 제1항에 있어서,
상기 제1 값은 제1 임피던스 파라미터 및 제2 임피던스 파라미터를 포함하고, 상기 제1 상태는 상기 데이터 마스크 핀이 인에이블됨을 지시하며; 제3 모드 레지스터 중의 제3 오퍼랜드에 따라 상기 데이터 마스크 핀의 임피던스를 제1 값으로 제어하는 상기 단계는,
상기 제3 오퍼랜드가 제3 상태이면, 제1 모드 레지스터 중의 제1 오퍼랜드를 통해 상기 데이터 마스크 핀의 임피던스를 제1 임피던스 파라미터로 제어하는 단계 - 상기 제3 상태는 상기 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상임을 지시함 - ; 및
상기 제3 오퍼랜드가 제4 상태이면, 제2 모드 레지스터 중의 제2 오퍼랜드를 통해 상기 데이터 마스크 핀의 임피던스를 제2 임피던스 파라미터로 제어하는 단계 - 상기 제4 상태는 상기 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상이 아님을 지시함 - 를 포함하며,
상기 반도체 메모리는 데이터를 수신 또는 출력하기 위한 적어도 하나의 데이터 핀을 더 포함하고, 상기 제1 오퍼랜드는 출력 구동 상태에서 적어도 하나의 상기 데이터 핀의 임피던스가 제1 임피던스 파라미터임을 지시하는 데 사용되며, 상기 제2 오퍼랜드는 터미널 상태에서 적어도 하나의 상기 데이터 핀의 임피던스가 제2 임피던스 파라미터임을 지시하는 데 사용되는 제어 방법. - 제2항에 있어서,
상기 제2 값은 하이 임피던스 상태를 포함하고, 상기 제2 상태는 상기 데이터 마스크 핀이 인에이블되지 않음을 지시하며; 상기 데이터 마스크 핀의 임피던스를 제2 값으로 제어하는 상기 단계는,
제1 고정 레벨 신호를 통해 상기 데이터 마스크 핀이 하이 임피던스 상태가 되도록 제어하는 단계를 포함하는 제어 방법. - 제3항에 있어서,
상기 제어 방법은,
상기 제1 모드 레지스터에 의해 저장된 제1 오퍼랜드와 제4 오퍼랜드, 상기 제2 모드 레지스터에 의해 저장된 제2 오퍼랜드 및 상기 제3 모드 레지스터에 의해 저장된 제3 오퍼랜드를 획득하는 단계;
상기 제3 오퍼랜드와 상기 제4 오퍼랜드를 각각 디코딩하여 제1 테스트 플래그 신호 및 인에이블 제어 신호를 획득하는 단계; 및
상기 반도체 메모리가 기설정 테스트 모드인 경우, 상기 인에이블 제어 신호가 제1 레벨 상태이면, 상기 제1 테스트 플래그 신호의 레벨 상태에 따라 상기 제1 오퍼랜드 또는 상기 제2 오퍼랜드를 선택하여 상기 데이터 마스크 핀의 임피던스를 제어하거나, 상기 인에이블 제어 신호가 제2 레벨 상태이면, 상기 제1 고정 레벨 신호를 통해 상기 데이터 마스크 핀이 하이 임피던스 상태가 되도록 제어하는 단계를 더 포함하며,
상기 제4 오퍼랜드가 제1 상태인 경우, 상기 인에이블 제어 신호는 제1 레벨 상태이고; 상기 제4 오퍼랜드가 제2 상태인 경우, 상기 인에이블 제어 신호는 제2 레벨 상태이며; 상기 제3 오퍼랜드가 제3 상태인 경우, 상기 제1 테스트 플래그 신호는 제1 레벨 상태이고; 상기 제3 오퍼랜드가 제4 상태인 경우, 상기 제1 테스트 플래그 신호는 제2 레벨 상태인 제어 방법. - 제4항에 있어서,
상기 제어 방법은,
제1 비테스트 상태 제어 신호 및 제2 임피던스 제어 신호를 결정하는 단계;
상기 반도체 메모리가 기설정 테스트 모드인 경우, 상기 제1 테스트 플래그 신호의 레벨 상태 및 상기 인에이블 제어 신호의 레벨 상태에 따라, 상기 제1 고정 레벨 신호, 상기 제1 오퍼랜드 및 상기 제2 오퍼랜드 중 하나를 기반으로 제1 임피던스 제어 신호를 출력하거나, 상기 반도체 메모리가 기설정 테스트 모드가 아닌 경우, 상기 제1 비테스트 상태 제어 신호를 기반으로 상기 제1 임피던스 제어 신호를 출력하는 단계; 및
상기 반도체 메모리의 작동 상태에 따라, 상기 제1 임피던스 제어 신호 및 상기 제2 임피던스 제어 신호 중 하나를 선택하여 상기 데이터 마스크 핀의 임피던스를 제어하는 단계를 더 포함하며,
상기 제1 비테스트 상태 제어 신호는 기설정 테스트 상태 이외의 상기 데이터 마스크 핀의 임피던스를 지시하는 데 사용되고, 상기 제2 임피던스 제어 신호는 출력 구동 상태에서 상기 데이터 핀의 임피던스를 지시하는 데 사용되거나, 또는 상기 제1 비테스트 상태 제어 신호는 출력 구동 상태에서 상기 데이터 핀의 임피던스를 지시하는 데 사용되며, 상기 제2 임피던스 제어 신호는 기설정 테스트 상태 이외의 상기 데이터 마스크 핀의 임피던스를 지시하는 데 사용되는 제어 방법. - 제4항 또는 제5항에 있어서,
상기 기설정 테스트 모드는 PODTM(Package Output Driver Test Mode) 모드를 의미하고, 상기 PODTM 모드는 패키징 후 상기 데이터 마스크 핀 또는 적어도 하나의 상기 데이터 핀의 임피던스를 테스트하는 데 사용되며;
상기 제1 모드 레지스터의 표준 번호는 모두 5이고, 상기 제1 오퍼랜드는 제1 모드 레지스터에 저장된 제2 비트 ~ 제1 비트의 오퍼랜드를 의미하며, 상기 제4 오퍼랜드는 상기 제1 모드 레지스터에 저장된 제5 비트의 오퍼랜드를 의미하고; 상기 제2 모드 레지스터의 표준 번호는 34이며, 상기 제2 오퍼랜드는 제3 모드 레지스터에 저장된 제2 비트 ~ 제0 비트의 오퍼랜드를 의미하고; 상기 제3 모드 레지스터의 표준 번호는 61이며, 상기 제3 오퍼랜드는 제3 모드 레지스터에 저장된 제4 비트 ~ 제0 비트의 오퍼랜드를 의미하고;
상기 제1 레벨 상태는 하이 레벨 상태이고, 상기 제2 레벨 상태는 로우 레벨 상태인 제어 방법. - 반도체 메모리로서,
상기 반도체 메모리는 데이터 마스크 핀, 제1 모드 레지스터, 제3 모드 레지스터 및 제1 구동 회로를 포함하고, 상기 제1 구동 회로는 상기 제1 모드 레지스터, 상기 제3 모드 레지스터 및 상기 데이터 마스크 핀에 각각 연결되며;
상기 데이터 마스크 핀은 쓰기 데이터의 입력 마스크 신호를 수신하도록 구성되고;
상기 제1 구동 회로는 상기 반도체 메모리가 기설정 테스트 모드인 경우, 상기 제1 모드 레지스터 중의 제4 오퍼랜드가 제1 상태이면, 상기 제3 모드 레지스터 중의 제3 오퍼랜드에 따라 상기 데이터 마스크 핀의 임피던스를 제1 값으로 제어하거나,
상기 제1 모드 레지스터 중의 제4 오퍼랜드가 제2 상태이면, 상기 데이터 마스크 핀의 임피던스를 제2 값으로 제어하도록 구성되며;
상기 제4 오퍼랜드는 상기 데이터 마스크 핀이 인에이블되었는지 여부를 지시하는 데 사용되고, 상기 제3 오퍼랜드는 상기 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상인지 여부를 지시하는 데 사용되는 반도체 메모리. - 제7항에 있어서,
상기 반도체 메모리는 제2 모드 레지스터를 더 포함하고, 상기 제2 모드 레지스터는 상기 제1 구동 회로에 연결되며; 상기 제1 값은 제1 임피던스 파라미터 및 제2 임피던스 파라미터를 포함하고, 상기 제2 값은 하이 임피던스 상태를 의미하며;
상기 제1 구동 회로는 또한, 상기 제4 오퍼랜드가 제1 상태이고 상기 제3 오퍼랜드가 제3 상태인 경우, 상기 제1 모드 레지스터 중의 제1 오퍼랜드를 통해 상기 데이터 마스크 핀의 임피던스를 제1 임피던스 파라미터로 제어하거나, 또는
상기 제1 구동 회로는 또한, 상기 제4 오퍼랜드가 제1 상태이고 상기 제3 오퍼랜드가 제4 상태인 경우, 상기 제2 모드 레지스터 중의 제2 오퍼랜드를 통해 상기 데이터 마스크 핀의 임피던스를 제2 임피던스 파라미터로 제어하거나, 또는
상기 제1 구동 회로는 또한, 상기 제4 오퍼랜드가 제2 상태인 경우, 제1 고정 레벨 신호를 통해 상기 데이터 마스크 핀이 하이 임피던스 상태가 되도록 제어하도록 구성되며,
상기 제1 상태는 상기 데이터 마스크 핀이 인에이블됨을 지시하고, 상기 제2 상태는 상기 데이터 마스크 핀이 인에이블되지 않음을 지시하며; 상기 제3 상태는 상기 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상임을 지시하고; 상기 제4 상태는 상기 데이터 마스크 핀이 기설정 테스트 모드 중의 테스트 대상이 아님을 지시하며; 상기 반도체 메모리는 데이터를 수신 또는 출력하기 위한 적어도 하나의 데이터 핀을 더 포함하고, 상기 제1 오퍼랜드는 출력 구동 상태에서 적어도 하나의 상기 데이터 핀의 임피던스가 제1 임피던스 파라미터임을 지시하는 데 사용되며, 상기 제2 오퍼랜드는 터미널 상태에서 적어도 하나의 상기 데이터 핀의 임피던스가 제2 임피던스 파라미터임을 지시하는 데 사용되는 반도체 메모리. - 제8항에 있어서,
상기 반도체 메모리는 제1 디코딩 모듈 및 제2 디코딩 모듈을 더 포함하며;
상기 제1 모드 레지스터는 제1 오퍼랜드와 제4 오퍼랜드를 저장 및 출력하도록 구성되고;
상기 제2 모드 레지스터는 제2 오퍼랜드를 저장 및 출력하도록 구성되며;
상기 제3 모드 레지스터는 제3 오퍼랜드를 저장 및 출력하도록 구성되고;
상기 제1 디코딩 모듈은 상기 제3 오퍼랜드를 수신하며, 상기 제3 오퍼랜드를 디코딩하여 제1 테스트 플래그 신호를 출력하도록 구성되며;
상기 제2 디코딩 모듈은 상기 제4 오퍼랜드를 수신하고, 상기 제4 오퍼랜드를 디코딩하여 인에이블 제어 신호를 출력하도록 구성되고;
상기 제1 구동 회로는 상기 인에이블 제어 신호, 상기 제1 테스트 플래그 신호, 상기 제1 고정 레벨 신호, 상기 제1 오퍼랜드 및 상기 제2 오퍼랜드를 수신하며; 상기 반도체 메모리가 기설정 테스트 모드인 경우, 상기 인에이블 제어 신호가 제1 레벨 상태이면, 상기 제1 테스트 플래그 신호의 레벨 상태에 따라, 상기 제1 오퍼랜드 또는 상기 제2 오퍼랜드를 기반으로 상기 데이터 마스크 핀의 임피던스를 제어하거나, 상기 인에이블 제어 신호가 제2 레벨 상태이면, 상기 제1 고정 레벨 신호를 통해 상기 데이터 마스크 핀이 하이 임피던스 상태가 되도록 제어하도록 구성되며;
상기 제4 오퍼랜드가 제1 상태인 경우, 상기 인에이블 제어 신호는 제1 레벨 상태이고; 상기 제4 오퍼랜드가 제2 상태인 경우, 상기 인에이블 제어 신호는 제2 레벨 상태이며, 상기 제3 오퍼랜드가 제3 상태인 경우, 상기 제1 테스트 플래그 신호는 제1 레벨 상태이고, 상기 제3 오퍼랜드가 제4 상태인 경우, 상기 제1 테스트 플래그 신호는 제2 레벨 상태인 반도체 메모리. - 제9항에 있어서,
상기 반도체 메모리는 또한, 제1 비테스트 상태 제어 신호, 제2 임피던스 제어 신호 및 제1 보정 신호를 결정하도록 구성되며, 상기 제1 보정 신호는 풀업 저항 값을 보정하는 데 사용되고; 상기 제1 구동 회로는,
상기 제1 테스트 플래그 신호, 상기 인에이블 제어 신호, 상기 제1 고정 레벨 신호, 상기 제1 오퍼랜드, 상기 제2 오퍼랜드 및 상기 제1 비테스트 상태 제어 신호를 수신하고; 상기 반도체 메모리가 기설정 테스트 모드인 경우, 상기 제1 테스트 플래그 신호의 레벨 상태 및 상기 인에이블 제어 신호의 레벨 상태에 따라, 상기 제1 고정 레벨 신호, 상기 제1 오퍼랜드 및 상기 제2 오퍼랜드 중 하나를 기반으로 제1 임피던스 제어 신호를 출력하거나, 또는 상기 반도체 메모리가 기설정 테스트 모드가 아닌 경우, 상기 제1 비테스트 상태 제어 신호에 따라 제1 임피던스 제어 신호를 출력하도록 구성된 제1 신호 처리 모듈;
상기 제1 임피던스 제어 신호, 상기 제2 임피던스 제어 신호 및 상기 제1 보정 신호를 수신하고; 상기 제1 임피던스 제어 신호, 상기 제2 임피던스 제어 신호 및 상기 제1 보정 신호를 선택하여 논리적으로 조합하여 제1 타깃 신호를 출력하도록 구성된 제1 논리 모듈; 및
복수의 제1 임피던스 유닛을 포함하고, 상기 제1 타깃 신호를 수신하며, 상기 제1 타깃 신호를 이용하여 복수의 상기 제1 임피던스 유닛을 제어하여 상기 데이터 마스크 핀의 임피던스를 제어하도록 구성된 제1 구동 모듈을 포함하며,
상기 제1 비테스트 상태 제어 신호는 기설정 테스트 상태 이외의 상기 데이터 마스크 핀의 임피던스를 지시하는 데 사용되고, 상기 제2 임피던스 제어 신호는 출력 구동 상태에서 상기 데이터 핀의 임피던스를 지시하는 데 사용되거나, 상기 제1 비테스트 상태 제어 신호는 출력 구동 상태에서 상기 데이터 핀의 임피던스를 지시하는 데 사용되며, 상기 제2 임피던스 제어 신호는 기설정 테스트 상태 이외의 상기 데이터 마스크 핀의 임피던스를 지시하는 데 사용되는 반도체 메모리. - 제10항에 있어서,
상기 제1 신호 처리 모듈은,
상기 제1 오퍼랜드를 수신하고, 상기 제1 오퍼랜드를 디코딩하며, 제1 디코딩 신호를 출력하도록 구성된 제3 디코딩 모듈;
상기 제2 오퍼랜드를 수신하고, 상기 제2 오퍼랜드를 디코딩하며, 제2 디코딩 신호를 출력하도록 구성된 제4 디코딩 모듈;
상기 제1 테스트 플래그 신호, 상기 제1 디코딩 신호 및 상기 제2 디코딩 신호를 수신하고; 상기 제1 테스트 플래그 신호의 레벨 상태에 따라 상기 제1 디코딩 신호 및 상기 제2 디코딩 신호 중 하나를 선택하여 제1 사전 선택 신호를 출력하도록 구성된 제1 선택 모듈;
상기 인에이블 제어 신호, 상기 제1 사전 선택 신호 및 제1 고정 레벨 신호를 수신하고; 상기 인에이블 제어 신호의 레벨 상태에 따라, 상기 제1 사전 선택 신호 및 상기 제1 고정 레벨 신호 중 하나를 선택하여 제1 테스트 상태 제어 신호를 출력하도록 구성된 제2 선택 모듈; 및
테스트 인에이블 신호, 상기 제1 테스트 상태 제어 신호 및 상기 제1 비테스트 상태 제어 신호를 수신하고; 상기 테스트 인에이블 신호의 레벨 상태에 따라, 상기 제1 테스트 상태 제어 신호 및 상기 제1 비테스트 상태 제어 신호 중 하나를 선택하여 상기 제1 임피던스 제어 신호를 출력하도록 구성된 제3 선택 모듈을 포함하며, 상기 테스트 인에이블 신호는 상기 반도체 메모리가 기설정 테스트 모드인지 여부를 지시하는 데 사용되는 반도체 메모리. - 제11항에 있어서,
상기 제1 디코딩 신호, 상기 제2 디코딩 신호, 상기 제1 사전 선택 신호, 상기 제1 고정 레벨 신호, 상기 제1 테스트 상태 제어 신호, 상기 제1 비테스트 상태 제어 신호 및 상기 제1 임피던스 제어 신호는 모두 (M+1) 비트의 서브 신호를 포함하고, 상기 제1 선택 모듈은 (M+1) 개의 제1 데이터 선택기를 포함하며, 상기 제2 선택 모듈은 (M+1) 개의 제2 데이터 선택기를 포함하고, 상기 제3 선택 모듈은 (M+1) 개의 제3 데이터 선택기를 포함하며;
하나의 상기 제1 데이터 선택기의 입력단은 상기 제1 디코딩 신호의 한 비트의 서브 신호 및 상기 제2 디코딩 신호의 한 비트의 서브 신호를 각각 수신하고, 하나의 상기 제1 데이터 선택기의 출력단은 상기 제1 사전 선택 신호의 한 비트의 서브 신호를 출력하는 데 사용되며, 모든 제1 데이터 선택기의 제어단은 모두 상기 제1 테스트 플래그 신호를 수신하고;
하나의 상기 제2 데이터 선택기의 입력단은 상기 제1 사전 선택 신호의 한 비트의 서브 신호 및 상기 제1 고정 레벨 신호의 한 비트의 서브 신호를 수신하며, 하나의 상기 제2 데이터 선택기의 출력단은 상기 제1 테스트 상태 제어 신호의 한 비트의 서브 신호를 출력하는 데 사용되고, 모든 제2 데이터 선택기의 제어단은 모두 상기 인에이블 제어 신호를 수신하며;
하나의 상기 제3 데이터 선택기의 입력단은 상기 제1 테스트 상태 제어 신호의 한 비트의 서브 신호 및 상기 제1 비테스트 상태 제어 신호의 한 비트의 서브 신호를 수신하고, 하나의 상기 제3 데이터 선택기의 출력단은 상기 제1 임피던스 제어 신호의 한 비트의 서브 신호를 출력하는 데 사용되며, 모든 제3 데이터 선택기의 제어단은 모두 상기 테스트 인에이블 신호를 수신하며;
M은 양의 정수인 반도체 메모리. - 제12항에 있어서,
상기 제2 임피던스 제어 신호는 (M+1) 비트의 서브 신호를 포함하고, 상기 제1 보정 신호는 N 비트의 서브 신호를 포함하며, 상기 제1 타깃 신호는 A 그룹의 서브 신호를 포함하고, 각 그룹의 서브 신호는 N 비트의 서브 신호를 포함하며; 상기 제1 구동 모듈은 A 개의 제1 임피던스 유닛을 포함하고, 각각의 상기 제1 임피던스 유닛은 상기 제1 타깃 신호 중 한 그룹의 서브 신호를 수신하며;
상기 제1 논리 모듈은 또한, 상기 제1 임피던스 제어 신호 및 상기 제2 임피던스 제어 신호에 따라, 적어도 하나의 상기 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되었는지 여부를 결정하고;
a번째 상기 제1 임피던스 유닛의 레벨 풀업 기능이 활성화된 경우, 상기 제1 보정 신호에 따라 상기 제1 타깃 신호 중 a번째 그룹의 서브 신호의 레벨 상태를 결정하여 a번째 상기 제1 임피던스 유닛의 저항 값을 표준 저항 값으로 제어하거나, a번째 상기 제1 임피던스 유닛의 레벨 풀업 기능이 활성화되지 않은 경우, 상기 제1 타깃 신호 중 a번째 그룹의 서브 신호가 모두 제1 레벨 상태인 것으로 결정하며;
a, N, A는 모두 정수이고, a는 A보다 작거나 같으며, (M+1)은 A보다 작거나 같은 반도체 메모리. - 제13항에 있어서,
각각의 상기 제1 임피던스 유닛은 모두 N 개의 제1 스위치 트랜지스터, N 개의 제2 스위치 트랜지스터 및 2N 개의 제1 저항을 포함하고;
a번째 상기 제1 임피던스 유닛 중 n번째 제1 스위치 트랜지스터의 제어단은 상기 제1 타깃 신호에서 a번째 그룹의 서브 신호 중 제n 비트의 서브 신호에 연결되며, 하나의 상기 제1 스위치 트랜지스터의 제1단은 하나의 상기 제1 저항의 제1단에 연결되고, 하나의 상기 제1 스위치 트랜지스터의 제2단은 하나의 전원 신호에 연결되며;
하나의 상기 제2 스위치 트랜지스터의 제어단은 제2 고정 레벨 신호에 연결되고, 하나의 상기 제2 스위치 트랜지스터의 제1단은 접지 신호에 연결되며, 하나의 상기 제2 스위치 트랜지스터의 제2단은 하나의 상기 제1 저항의 제1단에 연결되고, 2N 개의 상기 제1 저항의 제2단은 모두 상기 데이터 마스크 핀에 연결되며;
n은 정수이고, n은 N보다 작거나 같은 반도체 메모리. - 제14항에 있어서,
상기 제1 스위치 트랜지스터는 P-채널 전계 효과 트랜지스터이고, 상기 제2 스위치 트랜지스터는 N-채널 전계 효과 트랜지스터이며; 상기 P-채널 전계 효과 트랜지스터의 제어단은 게이트이고, 상기 P-채널 전계 효과 트랜지스터의 제2단은 소스이며, 상기 P-채널 전계 효과 트랜지스터의 제1단은 드레인이고, 상기 N-채널 전계 효과 트랜지스터의 제어단은 게이트이며, 상기 N-채널 전계 효과 트랜지스터의 제2단은 드레인이고, 상기 N-채널 전계 효과 트랜지스터의 제1단은 소스이며;
상기 제1 레벨 상태는 하이 레벨 상태이고, 상기 제2 레벨 상태는 로우 레벨 상태이며, 상기 제1 고정 레벨 신호 중 서브 신호는 모두 하이 레벨 신호이고, 상기 제2 고정 레벨 신호는 로우 레벨 신호이며;
표준 저항 값은 모두 240옴인 반도체 메모리. - 전자 기기로서,
제7항 내지 제15항 중 어느 한 항에 따른 반도체 메모리를 포함하는 전자 기기.
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