TWI843422B - 一種控制方法、半導體記憶體和電子設備 - Google Patents

一種控制方法、半導體記憶體和電子設備 Download PDF

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Abstract

本發明實施例提供了一種控制方法、半導體記憶體和電子設備，針對於預設測試模式提供了資料遮罩引腳的阻抗控制策略，不僅能夠定義資料遮罩引腳在預設測試模式中的阻抗，而且明確了DDR5中用於控制資料遮罩引腳致能與否的控制信號和PODTM中用於控制資料遮罩引腳是否為測試物件的控制信號的關係，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。

Description

一種控制方法、半導體記憶體和電子設備
本發明涉及半導體記憶體技術領域，尤其涉及一種控制方法、半導體記憶體和電子設備。 [相關的交互參照]
本發明基於申請號為202210307306.6、申請日為2022年03月25日、發明名稱為“一种控制方法、半导体存储器和电子设备”的中國專利申請提出，並要求該中國專利申請的優先權，該中國專利申請的全部內容在此引入本發明作為參考。
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）是電腦中常用的半導體記憶體件，至少存在資料引腳和資料遮罩引腳。其中，資料引腳具有資料寫入和資料讀出的雙重功能，資料遮罩引腳用於接收寫入資料的輸入遮罩信號，用於在寫入操作期間遮罩不需要的輸入資料，僅支援資料寫入功能。在第5版記憶體標準（或稱為DDR5）中，一些測試模式需要對資料遮罩引腳或者資料引腳的阻抗進行測試。
本發明提供了一種控制方法、半導體記憶體和電子設備，明確了預設測試模式中對資料遮罩引腳的阻抗控制策略，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免電路處理錯誤。
第一方面，本發明實施例提供了一種控制方法，應用於半導體記憶體，半導體記憶體包括資料遮罩引腳、且資料遮罩引腳用於接收寫入資料的輸入遮罩信號，方法包括： 在半導體記憶體處於預設測試模式時，若第一模式暫存器中的第四操作碼處於第一狀態，則根據第三模式暫存器中的第三操作碼，控制資料遮罩引腳的阻抗為第一值；或者，若第一模式暫存器中的第四操作碼處於第二狀態，則控制資料遮罩引腳的阻抗為第二值； 其中，第四操作碼用於指示是否致能資料遮罩引腳，第三操作碼用於指示資料遮罩引腳是否為預設測試模式中的測試物件。
第二方面，本發明實施例提供了一種半導體記憶體，半導體記憶體包括資料遮罩引腳、第一模式暫存器、第三模式暫存器和第一驅動電路，且第一驅動電路分別與第一模式暫存器、第三模式暫存器和資料遮罩引腳連接；其中， 資料遮罩引腳，配置為接收寫入資料的輸入遮罩信號； 第一驅動電路，配置為在半導體記憶體處於預設測試模式時，若第一模式暫存器中的第四操作碼處於第一狀態，則根據第三模式暫存器中的第三操作碼，控制資料遮罩引腳的阻抗為第一值；或者，若第一模式暫存器中的第四操作碼處於第二狀態，則控制資料遮罩引腳的阻抗為第二值； 其中，第四操作碼用於指示是否致能資料遮罩引腳，第三操作碼用於指示資料遮罩引腳是否為預設測試模式中的測試物件。
協力廠商面，本發明實施例提供了一種電子設備，該電子設備包括如第二方面的半導體記憶體。
本發明實施例提供了一種控制方法、半導體記憶體和電子設備，針對於預設測試模式提供了資料遮罩引腳的阻抗控制策略，不僅能夠定義資料遮罩引腳在預設測試模式中的阻抗，而且明確了DDR5中用於控制資料遮罩引腳致能與否的控制信號和PODTM中用於控制資料遮罩引腳是否為測試物件的控制信號的關係，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關申請，而非對該申請的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關申請相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本發明實施例的目的，不是旨在限制本發明。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本發明實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的物件，不代表針對物件的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本發明實施例能夠以除了在這裡圖示或描述的以外的順序實施。
以下為本發明實施例中涉及到的專業名詞解釋以及部分名詞的對應關係： 動態隨機存取記憶體（Dynamic Random Access Memory，DRAM） 同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory，SDRAM） 雙倍資料率記憶體（Double Data Rate SDRAM，DDR） 第5代DDR 標準（DDR5 Specification，DDR5 SPEC） 資料引腳（DQ Pin, DQ） 資料遮罩引腳（Data Mask Pin，DM） 封裝後輸出驅動測試模式（Package Output Driver Test Mode，PODTM） 模式暫存器（Mode Register，MR） 操作碼（Operand，OP）
DDR5 SPEC規定了一個新的測試模式，稱為PODTM，用於在晶片封裝後，通過主機致能一個資料引腳DQ或資料遮罩引腳DM的輸出驅動電路（Output Driver），同時其他資料引腳DQ或資料遮罩引腳DM處於終結狀態，從而測試所致能的資料引腳DQ或資料遮罩引腳DM在輸出驅動狀態的上拉阻抗是否符合預期。然而，由於原本並未定義資料遮罩引腳DM的輸出驅動狀態，導致PODTM模式無法適配資料遮罩引腳DM，容易引發電路處理錯誤。
基於此，本發明實施例提供了一種控制方法，針對於預設測試模式提供了資料遮罩引腳的阻抗控制策略，不僅能夠定義資料遮罩引腳在預設測試模式中的阻抗，而且明確了DDR5中用於控制資料遮罩引腳致能與否的控制信號和PODTM中用於控制資料遮罩引腳是否為測試物件的控制信號的關係，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
下面將結合附圖對本發明各實施例進行詳細說明。
在本發明的一實施例中，提供一種控制方法，該方法可以包括：在半導體記憶體處於預設測試模式時，若資料遮罩引腳被選中為測試物件，則通過第一模式暫存器控制資料遮罩引腳的阻抗為第一阻抗參數；或者，若資料遮罩引腳並非為測試物件，則通過第二模式暫存器控制資料遮罩引腳的阻抗為第二阻抗參數。
需要說明的是，本發明實施例提供的控制方法應用於半導體記憶體。半導體記憶體包括資料遮罩引腳DM和至少一個資料引腳DQ。其中，資料引腳DQ用於接收或輸出資料，兼具寫入（Write）功能或者讀取（Read）功能，存在終結狀態和輸出驅動狀態；資料遮罩引腳DM用於接收寫入資料的輸入遮罩信號，僅具有Write功能，存在終結狀態。
在本發明實施例中，預設測試模式是指DDR5中引入的PODTM模式，PODTM模式用於在封裝後測試資料遮罩引腳或者至少一個資料引腳的阻抗。更具體地，PODTM模式允許主機測試資料遮罩引腳DM或者資料引腳DQ的上拉阻抗。
在資料遮罩引腳DM被選中作為PODTM模式中的測試物件時，允許第一模式暫存器控制資料遮罩引腳DM的阻抗為第一阻抗參數。在這裡，由於第一模式暫存器用於指示資料引腳DQ在輸出驅動狀態的上拉（Pull-up）阻抗，所以使得主機能夠測試資料遮罩引腳DM與輸出驅動相關的上拉阻抗，而無需定義資料遮罩引腳DM的輸出驅動狀態。
在資料遮罩引腳DM並非為PODTM中的測試物件時，允許第二模式暫存器控制資料遮罩引腳DM的阻抗為第二阻抗參數。在這裡，由於第二模式暫存器用於指示在終結狀態的阻抗，能夠避免資料遮罩引腳DM對被選中的測試物件的測試結果造成影響。
這樣，在半導體記憶體處於預設測試模式時，允許第一模式暫存器和第二模式暫存器直接定義資料遮罩引腳DM的阻抗，對資料遮罩引腳DM來說無需針對預設測試模式來增加輸出驅動狀態的定義及相關控制電路，保證預設測試模式與資料遮罩引腳DM適配，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
在一些實施例中，該方法還包括：在半導體記憶體處於預設測試模式時，若資料引腳被選中為測試物件，則通過第一模式暫存器控制資料引腳的阻抗為第一阻抗參數；或者，若資料引腳並非為測試物件，則通過第二模式暫存器控制資料引腳的阻抗為第二阻抗參數。
這樣，在資料引腳DQ被選中作為PODTM模式中的測試物件時，通過第一模式暫存器控制資料引腳DQ的上拉輸出驅動阻抗，從而獲得該資料引腳DQ的測試結果；在資料引腳DQ並非作為PODTM模式中的測試物件時，通過第二模式暫存器控制資料引腳DQ處於終結狀態，避免該資料引腳DQ對被選中的測試物件的測試結果造成影響。
在一些實施例中，通過第三模式暫存器，確定半導體記憶體進入預設測試模式且選中測試物件；或者，通過第三模式暫存器，確定半導體記憶體並非進入預設測試模式。
應理解，每個模式暫存器都各自具有多個操作碼位，以提供相應的控制功能。在本發明實施例中，將第一模式暫存器中與本發明實施例相關的操作碼稱為第一操作碼，將第二模式暫存器中與本發明實施例相關的操作碼稱為第二操作碼，將第三模式暫存器中與本發明實施例相關的操作碼稱為第三操作碼。
也就是說，在本發明實施例中，通過第三模式暫存器中的第三操作碼，確定半導體記憶體是否進入PODTM模式，並在進入PODTM模式的情況下從資料遮罩引腳DM和至少一個資料引腳DQ中選擇測試物件；然後，通過第一模式暫存器中的第一操作碼，控制被選中的測試物件的阻抗為第一阻抗參數（本質為上拉輸出驅動阻抗），通過第二模式暫存器中的第二操作碼，控制未選中的引腳的阻抗為第二阻抗參數（本質為終結阻抗），從而獲得測試物件的阻抗測試結果。對資料遮罩引腳DM來說無需針對預設測試模式來增加輸出驅動狀態的定義及相關控制電路，保證預設測試模式與資料遮罩引腳DM適配，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
在一些實施例中，第一模式暫存器的標準編號為5，第一操作碼是指第一模式暫存器中存儲的第2位元~第1位操作碼，表示為MR5 OP[2:1]；第二模式暫存器的標準編號為34，第二操作碼是指第二模式暫存器中存儲的第2位元~第0位操作碼，表示為MR34 OP[2:0]；第三模式暫存器的標準編號為61，第三操作碼是指第三模式暫存器中存儲的第4位元~第0位操作碼，表示為MR61 OP[4:0]。在這裡，標準編號是指DDR5中的模式暫存器編號。
以下結合表1~表3分別對第三操作碼MR61 OP[4:0]、第一操作碼MR5 OP[2:1]和第二操作碼MR34 OP[2:0]進行具體說明。
如表1所示，MR61 OP[4:0]用於確定是否進入PODTM（Package Output Driver Test Mode）模式，並確定被選中的引腳。應理解，對於不同位的半導體記憶體而言，資料遮罩引腳DM和資料引腳DQ的數量是不同的。對於4位（X4）記憶體，存在1個低位元資料遮罩引腳（表示為DML）和4個低位元資料引腳DQ（分別稱為DQL0~DQL3）；對於8位（X8）記憶體而言，存在1個低位元資料遮罩引腳（表示為DML）和8個低位元資料引腳DQ（分別稱為DQL0~DQL7）；對於16位（X16）記憶體而言，存在1個低位元資料遮罩引腳（表示為DML）、1個高位資料遮罩引腳（表示為DMU）、8個低位元資料引腳DQ（分別稱為DQL0~DQL8）和8個高位資料引腳DQ（分別稱為DQU0~DQU8）。
如果MR61 OP[4:0]=00000 B，說明半導體記憶體並非處於PODTM模式；如果MR61 OP[4:0]的取值為表1中除00000 B之外的其他組合形式，說明半導體記憶體處於PODTM模式。具體地，如果MR61 OP[4:0]=00001 B，說明測試物件為低位元資料遮罩引腳DML，如果MR61 OP[4:0]=00010 B，說明測試物件為高位資料遮罩引腳DMU（僅對16位記憶體有效）。如果MR61 OP[4:0]=10000 B，說明測試物件為第0位元資料引腳DQL0，其他可參照理解，不一一進行解釋。 表1
模式暫存器及操作碼位元 功能 參數說明
MR61 OP[4:0] Package Output Driver Test Mode 00000 B:Package Test Disabled(Default) 00001 B: Package Test DML 00010 B: Package Test DMU(X16 only) 10000 B: Package Test DQL0 10001 B: Package Test DQL1 10010 B: Package Test DQL2 10011 B: Package Test DQL3 10100 B: Package Test DQL4（X8 and X16 Only） 10101 B: Package Test DQL5（X8 and X16 Only） 10110 B: Package Test DQL6（X8 and X16 Only） 10111 B: Package Test DQL7（X8 and X16 Only） 11000 B: Package Test DQU0（X16 Only） 11001 B: Package Test DQU1（X16 Only） 11010 B: Package Test DQU2（X16 Only） 11011 B: Package Test DQU3（X16 Only） 11100 B: Package Test DQU4（X16 Only） 11101 B: Package Test DQU5（X16 Only） 11110 B: Package Test DQU6（X16 Only） 11111 B: Package Test DQU7（X16 Only）
如表2所示，MR5 OP[2:1]用於確定資料引腳DQ的上拉輸出驅動阻抗（Pull-up Output Driver Impedance），所以在PODTM模式中通過MR5 OP[2:1]控制被選中的引腳的阻抗為第一阻抗參數。
如果MR5 OP[2:1]=00 B，說明上拉輸入驅動阻抗應當為RZQ/7，即34歐姆；如果MR5 OP[2:1]=01 B，說明上拉輸入驅動阻抗應當為RZQ/6，即40歐姆；如果MR5 OP[2:1]=10 B，說明上拉輸入驅動阻抗應當為RZQ/5，即48歐姆。在這裡，RZQ為標準阻值240歐姆。 表2
模式暫存器及操作碼位元 功能 參數說明
MR5 OP[2:1] Pull-up Output Driver Impedance 00 B:RZQ/7(34) 01 B: RZQ/6(40) 10 B: RZQ/5(48)
如表3所示，MR34 OP[2:0] 用於確定資料引腳DQ或資料遮罩引腳DM的終結阻抗（RTT_PARK），所以在PODTM模式中通過MR34 OP[2:0]控制未選中的引腳的阻抗為第二阻抗參數。
如果MR5 OP[2:0]=001 B，說明終結阻抗為RZQ，即240歐姆；如果MR5 OP[2:0]=010B，說明終結阻抗為RZQ/2，即120歐姆，其他可參照理解，不一一進行解釋。 表3
模式暫存器及操作碼位元 功能 參數說明
MR34 OP[2:0] RTT_PARK 000 B: RTT_OFF default 001 B: RZQ (240) 010 B: RZQ/2(120) 011 B: RZQ/3(80) 100 B: RZQ/4(60) 101 B: RZQ/5(48) 110 B: RZQ/6(40) 111 B: RZQ/7(34)
另外，表1~表3中未經解釋的部分皆可參照DDR5 SPEC進行理解。
從以上可以看出，在DRAM處於PODTM模式時，允許主機（Host）單獨開啟DRAM中單個引腳的輸出驅動電路，同時控制其他引腳處於終結狀態，從而對封裝後的DRAM進行特性測試。為了開啟PODTM模式，主機通過設置MR61:OP[4:0]來選擇資料遮罩引腳DM或資料引腳DQ成為目標測試物件，主機還通過設置MR5 OP[2:1]=00 B控制目標測試物件的輸出驅動電路的上拉阻抗值為34歐姆，同時DRAM中其餘的資料遮罩引腳DM或者資料引腳DQ的阻抗狀態由MR34 OP[2:0]來定義為RTT_PARK。請注意，資料遮罩引腳DM是否致能由MR5 OP[5]定義。另外，若資料遮罩引腳DM被選擇作為PODTM模式中的目標測試物件，則DRAM應當根據MR5 OP[2:1]設置資料遮罩引腳DM的阻抗。
在一些實施例中，在確定半導體記憶體進入預設測試模式的情況下，該方法還包括： 獲取第一模式暫存器中的第一操作碼、第二模式暫存器中的第二操作碼以及第三模式暫存器中的第三操作碼； 對第三操作碼進行解碼處理，得到第一測試標誌信號和至少一個第二測試標誌信號；其中，第一測試標誌信號指示資料遮罩引腳是否為測試物件，一個第二測試標誌信號指示一個資料引腳是否為測試物件； 根據第一測試標誌信號，選擇第一操作碼和第二操作碼的其中之一控制資料遮罩引腳的阻抗。
需要說明的是，第一測試標誌信號是針對資料遮罩引腳DM引入的內部標誌信號，以指示資料遮罩引腳DM是否為PODTM模式中的測試物件；第二測試標誌信號是針對資料引腳DQ引入的內部標誌信號，以指示資料引腳DQ是否為PODTM模式中的測試物件。第一測試標誌信號和第二測試標誌信號均是根據MR61 OP[4:0]解碼得到，具體參見前述的表1。
為了實現以上機制，以下示例性的提供具體的信號處理方法。
在一些實施例中，對於資料遮罩引腳DM，該方法還包括： 確定第一非測試態控制信號和第二阻抗控制信號； 在半導體記憶體處於預設測試模式時，根據第一測試標誌信號，基於第一操作碼和第二操作碼的其中之一確定第一阻抗控制信號；或者，在半導體記憶體並非處於預設測試模式時，基於第一非測試態控制信號確定第一阻抗控制信號； 根據半導體記憶體的工作狀態，選擇第一阻抗控制信號和第二阻抗控制之一控制資料遮罩引腳的阻抗。
需要說明的是，雖然資料遮罩引腳DM和資料引腳DQ的功能有所區別，但是為了便於工業製造，資料遮罩引腳DM和資料引腳DQ均採用相似的信號控制原理和電路結構。具體地，每個引腳均可視為具有讀相關屬性和寫相關屬性，每個引腳最終的阻抗是由讀相關屬性對應的信號和寫相關屬性對應的信號兩者中的有效信號進行控制，以使得每個引腳在不同的工作場景下分別支援讀取功能（Read功能）和寫入功能（Write功能）（雖然資料遮罩引腳DM的讀取功能並不啟用）。
在一種情況下，第一非測試態控制信號用於指示資料遮罩引腳在除預設測試狀態之外的阻抗，第二阻抗控制信號用於指示資料引腳在輸出驅動狀態的阻抗。在這裡，資料遮罩引腳在除預設測試狀態之外的阻抗可以包括正常寫入時的阻抗和非讀非寫時的阻抗，均屬於寫相關屬性。
此時，第一非測試態控制信號可以理解為寫相關屬性對應的信號，第二阻抗控制信號可以理解為讀相關屬性對應的信號。這樣，在PODTM模式中，根據第一操作碼或者第二操作碼之一確定PODTM模式對應的第一阻抗控制信號；或者在非PODTM模式中，根據第一非測試態控制信號確定寫相關屬性對應的第一阻抗控制信號，然後，根據半導體記憶體的工作狀態，利用PODTM模式或寫相關屬性對應的第一阻抗控制信號或者讀相關屬性對應的第二阻抗控制信號控制資料遮罩引腳的阻抗，第一校準信號用於標準阻值的校準，請參見後續說明。這樣，通過將資料遮罩引腳DM在PODTM模式中的信號控制策略合併到寫相關屬性的信號控制策略中，實現PODTM模式的阻抗控制。
具體來說，半導體記憶體的工作狀態可以包括寫入狀態、讀取狀態、非讀非寫狀態和預設測試模式（PODTM模式）。其中，（1）在半導體記憶體處於寫入狀態或者非讀非寫狀態或者預設測試模式時，利用第一阻抗控制信號控制資料遮罩引腳的阻抗；（2）在半導體記憶體處於讀取狀態時，利用第二阻抗控制信號控制資料遮罩引腳的阻抗。
在另一種情況下，第一非測試態控制信號用於指示資料引腳在輸出驅動狀態的阻抗，第二阻抗控制信號用於指示資料遮罩引腳在除預設測試狀態之外的阻抗。
此時，第一非測試態控制信號可以理解為讀相關屬性對應的信號，第二阻抗控制信號可以理解為寫相關屬性對應的信號。這樣，在PODTM模式中，根據第一操作碼或者第二操作碼之一確定PODTM模式對應的第一阻抗控制信號；或者在非PODTM模式中，根據第一非測試態控制信號確定讀相關屬性對應的第一阻抗控制信號；然後，根據半導體記憶體的工作狀態，利用PODTM模式或讀相關屬性對應的第一阻抗控制信號或者寫相關屬性對應的第二阻抗控制信號控制資料遮罩引腳的阻抗。這樣，通過將資料遮罩引腳DM在PODTM模式中的信號控制策略合併到讀屬性相關的信號控制策略中，實現PODTM模式的阻抗控制。
具體來說，半導體記憶體的工作狀態可以包括寫入狀態、讀取狀態、非讀非寫狀態和預設測試模式（PODTM模式）。其中，（1）在半導體記憶體處於寫入狀態或者非讀非寫狀態時，利用第二阻抗控制信號控制資料遮罩引腳的阻抗；（2）在半導體記憶體處於讀取狀態或者預設測試模式時，利用第一阻抗控制信號控制資料遮罩引腳的阻抗。
類似地，以下示例性的提供資料引腳DQ的具體信號控制方式。
在一些實施例中，對於資料引腳DQ，該方法還包括： 確定第三非測試態控制信號、第四阻抗控制信號和第五阻抗控制信號； 在半導體記憶體處於預設測試模式時，根據第二測試標誌信號，基於第一操作碼和第二操作碼的其中之一確定第三阻抗控制信號；或者，在半導體記憶體並非處於預設測試模式時，基於第三非測試態控制信號確定第三阻抗控制信號； 根據半導體記憶體的工作狀態，選擇第三阻抗控制信號和第五阻抗控制信號控制資料引腳的阻抗，或者，選擇第四阻抗控制信號和第五阻抗控制信號控制資料引腳的阻抗。
因此，在一種情況下，第三非測試態控制信號用於指示對應的資料引腳在終結狀態的阻抗，第四阻抗控制信號和第五阻抗控制信號共同用於指示對應的資料引腳在輸出驅動狀態的阻抗。這樣，通過將資料引腳在PODTM模式中的信號控制策略合併到寫相關屬性的信號控制策略中，實現PODTM模式的阻抗控制。
具體來說，半導體記憶體的工作狀態可以包括寫入狀態、讀取狀態、非讀非寫狀態和預設測試模式（PODTM模式）。其中，（1）在半導體記憶體處於寫入狀態或者非讀非寫狀態或者預設測試模式時，利用第三阻抗控制信號和第五阻抗信號控制資料引腳的阻抗；（2）在半導體記憶體處於讀取狀態時，利用第四阻抗控制信號和第五阻抗控制信號控制資料引腳的阻抗。
在另一種情況下，在第三非測試態控制信號和第五阻抗控制信號共同用於指示對應的資料引腳在輸出驅動狀態的阻抗，第四阻抗控制信號用於指示對應的資料引腳在終結狀態的阻抗。這樣，通過將資料引腳在PODTM模式中的信號控制策略合併到讀屬性相關的信號控制策略中，實現PODTM模式的阻抗控制。
具體來說，半導體記憶體的工作狀態可以包括寫入狀態、讀取狀態、非讀非寫狀態和預設測試模式（PODTM模式）。其中，（1）在半導體記憶體處於寫入狀態或者非讀非寫狀態時，利用第四阻抗控制信號和第五阻抗信號控制資料引腳的阻抗；（2）在半導體記憶體處於讀取狀態或者預設測試模式時，利用第三阻抗控制信號和第五阻抗控制信號控制資料引腳的阻抗。
應理解，Write功能僅涉及對上拉阻抗（作為終結阻抗）進行控制，Read功能同時涉及對上拉阻抗和下拉阻抗進行控制。由於資料遮罩引腳DM僅啟用Write功能而不啟用Read功能，所以資料遮罩引腳DM僅涉及上拉阻抗的控制信號，其下拉阻抗的控制信號會設置為固定位準信號，以關閉下拉阻抗的功能。另外，由於資料引腳DQ同時支援Write功能和Read功能，所以資料引腳DQ會涉及上拉阻抗的控制信號和下拉阻抗的控制信號。
所以，對於資料遮罩引腳DM來說，其讀相關屬性僅涉及一種信號（第一非測試態控制信號或者第二阻抗控制信號），用於實現對上拉阻抗的控制；對於資料引腳DQ來說，其讀相關屬性涉及兩種信號（第三非測試態控制信號+第五阻抗控制信號，或者，第四阻抗控制信號+第五阻抗控制信號），分別實現對上拉阻抗和下拉阻抗的控制。
本發明實施例提供了一種控制方法，在半導體記憶體處於預設測試模式時，允許與資料引腳DQ相關的第一模式暫存器和第二模式暫存器直接定義資料遮罩引腳DM的阻抗，對資料遮罩引腳DM來說無需針對預設測試模式來增加輸出驅動狀態的定義及相關控制電路，保證預設測試模式與資料遮罩引腳DM適配，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
進一步地，對於前述的控制方法，在進入預設測試模式後，資料遮罩引腳的阻抗狀態是由內部標誌信號（第一測試標誌信號）確定的。然而，DDR5中已經規定了用於指示資料遮罩引腳是否致能的致能控制信號，即致能控制信號也能夠控制資料遮罩引腳的阻抗狀態，這會導致資料遮罩引腳的控制策略出現混亂，進而導致電路處理錯誤。應理解，由於資料引腳在正常工作模式下始終處於致能狀態，不涉及致能與否的控制，所以不存在類似的問題。
基於此，在本發明的另一實施例中，參見圖1，其示出了本發明實施例提供的一種控制方法的流程示意圖。如圖1所示，該方法包括： S101：在半導體記憶體處於預設測試模式時，若第一模式暫存器中的第四操作碼處於第一狀態，則根據第三模式暫存器中的第三操作碼，控制資料遮罩引腳的阻抗為第一值；或者，若第一模式暫存器中的第四操作碼處於第二狀態，則控制資料遮罩引腳的阻抗為第二值。
需要說明的是，本發明實施例提供的控制方法應用於前述的半導體記憶體，半導體記憶體包括資料遮罩引腳DM，且資料遮罩引腳DM用於接收寫入資料的輸入遮罩信號，預設測試模式是指PODTM模式。
需要說明的是，第四操作碼用於指示是否致能資料遮罩引腳DM，第三操作碼用於指示資料遮罩引腳DM是否為預設測試模式中的測試物件。
另外，第一模式暫存器表示為MR5，第三模式暫存器表示為MR61，第三操作碼表示為MR61 OP[4:0]，具體請參見前述說明。另外，第四操作碼是指第一模式暫存器中存儲的第5位元操作碼，表示為MR5 OP[5]。
這樣，由於第三操作碼和第四操作碼均能夠對資料遮罩引腳DM的阻抗狀態產生影響，為了避免電路處理錯誤，提供了以下阻抗控制策略：如果第四操作碼處於第一狀態，則結合第三操作碼的狀態確定資料遮罩引腳DM的阻抗，如果第四操作碼處於第二狀態，則直接確定資料遮罩引腳DM的阻抗。這樣，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
在一些實施例中，第一狀態指示致能資料遮罩引腳。第一值包括第一阻抗參數和第二阻抗參數，所述根據第三模式暫存器中的第三操作碼，控制資料遮罩引腳的阻抗為第一值，包括： 若第三操作碼處於第三狀態，則通過第一模式暫存器中的第一操作碼控制資料遮罩引腳的阻抗為第一阻抗參數；第三狀態指示資料遮罩引腳為預設測試模式中的測試物件；或者，若第三操作碼處於第四狀態，則通過第二模式暫存器中的第二操作碼控制資料遮罩引腳的阻抗為第二阻抗參數；第四狀態指示資料遮罩引腳並非為預設測試模式中的測試物件。
需要說明的是，半導體記憶體還包括至少一個資料引腳，資料引腳用於接收或輸出資料，第一操作碼用於指示至少一個資料引腳在輸出驅動狀態時的阻抗為第一阻抗參數，第二操作碼用於指示至少一個資料引腳在終結狀態時的阻抗為第二阻抗參數，具體參見前述說明。
在這裡，第一操作碼表示為MR5 OP[2:1]，第二操作碼表示為MR34 OP[2:0]，具體參見前述內容。另外，在DDR5 SPEC中，在MR5 OP[5]=1 B的情況下，確定第四操作碼處於第一狀態，即致能資料遮罩引腳。
這樣，在資料遮罩引腳DM被選中作為PODTM模式中的測試物件時，允許第一操作碼控制資料遮罩引腳DM的阻抗為第一阻抗參數。在這裡，由於第一操作碼用於指示資料引腳DQ在輸出驅動狀態的上拉（Pull-up）阻抗，所以使得主機能夠測試資料遮罩引腳DM與輸出驅動相關的上拉阻抗，而無需定義資料遮罩引腳DM的輸出驅動狀態。在資料遮罩引腳DM並非為PODTM中的測試物件時，允許第二操作碼控制資料遮罩引腳DM的阻抗為第二阻抗參數。在這裡，由於第二操作碼用於指示在終結狀態的阻抗，能夠避免資料遮罩引腳DM對被選中的測試物件的測試結果造成影響。
在一些實施例中，第二值是指高阻抗狀態Hi-Z。第二狀態指示不致能資料遮罩引腳。如圖2所示，所述控制資料遮罩引腳的阻抗為第二值，包括： 通過第一固定位準信號控制資料遮罩引腳處於高阻抗狀態Hi-Z。
需要說明的是，在DDR5 SPEC中，在MR5 OP[5]=0 B的情況下，確定第四操作碼處於第二狀態，即不致能資料遮罩引腳，此時資料遮罩引腳DM處於高阻抗狀態Hi-Z。
在一些實施中，該方法還包括： S201：獲取第一模式暫存器存儲的第一操作碼和第四操作碼、第二模式暫存器存儲的第二操作碼以及第三模式暫存器存儲的第三操作碼。 S202：對第三操作碼和第四操作碼分別進行解碼，得到第一測試標誌信號和致能控制信號。 S203：在半導體記憶體處於預設測試模式時，在致能控制信號處於第一位準狀態的情況下，根據第一測試標誌信號的位準狀態，選擇第一操作碼或者第二操作碼控制資料遮罩引腳的阻抗；或者，在致能控制信號處於第二位準狀態的情況下，通過第一固定位準信號控制資料遮罩引腳處於高阻抗狀態。
在這裡，在第四操作碼處於第一狀態時，致能控制信號處於第一位準狀態；在第四操作碼處於第二狀態時，致能控制信號處於第二位準狀態；在第三操作碼處於第三狀態時，第一測試標誌信號處於第一位準狀態；在第三操作碼處於第四狀態時，第一測試標誌信號處於第二位準狀態。
在後續說明中，第一位準狀態可以為邏輯“1”，第二位準狀態可以為邏輯“0”，但這並不構成相關限制。在電路邏輯進行適應性調整的情況下，第一位準狀態可以為邏輯“0”，第二位準狀態可以為邏輯“1”。同時，第一固定位準狀態的具體取值也需要根據電路邏輯適應性確定。
結合表4對預設測試模式中的信號控制策略進行具體說明。在表4中，第一測試標誌信號用PODTM_EN表示，致能控制信號用DM_enable表示，測試致能信號PODTM_EN=1表示半導體記憶體進入PODTM模式，X是指邏輯“0”或者邏輯“1”均可。 表4
PODTM _EN DM_ enable PODTM _DM_EN DM DQ
1 0 X Hi-Z 測試對象:RONpu （MR5 OP[2:1]） 非測試對象:RTT_PARK（MR34 OP[2:0]）
1 1 0 RTT_PARK （MR34 OP[2:0]） 測試對象 RONpu （MR5 OP[2:1]） 非測試對象:RTT_PARK（MR34 OP[2:0]）
1 1 1 RONpu （MR5 OP[2:1]） RTT_PARK （MR34 OP[2:0]）
如表4所示，在進入PODTM模式（PODTM_EN=1）後，分為以下幾種情況： （1）對於資料遮罩引腳DM來說，如果致能控制信號DM_enable為邏輯“0”，無論第一測試標誌信號PODTM_DM_EN處於何種狀態，資料遮罩引腳DM處於高阻抗狀態Hi-Z；對於資料引腳DQ來說，被選中作為測試物件的資料引腳DQ的阻抗為第一阻抗參數，具體由第一操作碼MR5 OP[2:1]進行控制，未被作為測試物件的資料引腳DQ的阻抗為第二阻抗參數，具體由第二操作碼MR34 OP[2:0]進行控制。 （2）對於資料遮罩引腳DM來說，如果致能控制信號DM_enable為邏輯“1”且第一測試標誌信號PODTM_DM_EN為邏輯“0”，說明資料遮罩引腳DM並非為測試物件，其阻抗為第二阻抗參數RTT_PARK，具體由第二操作碼MR34 OP[2:0]進行控制；對於資料引腳DQ來說，被選中作為測試物件的資料引腳DQ的阻抗為第一阻抗參數，具體由第一操作碼MR5 OP[2:1]進行控制，未被作為測試物件的資料引腳DQ的阻抗為第二阻抗參數，具體由第二操作碼MR34 OP[2:0]進行控制。 （3）對於資料遮罩引腳DM來說，如果致能控制信號DM_enable為邏輯1且第一測試標誌信號PODTM_DM_EN為邏輯1，說明資料遮罩引腳DM為測試物件，其阻抗為第一阻抗參數RONpu，具體由第一操作碼MR5 OP[2:1]進行控制；對於資料引腳DQ來說，所有的資料引腳DQ均並非為測試物件，因此資料引腳DQ的阻抗均為第二阻抗參數RTT PARK，具體由第二操作碼MR34 OP[2:0]進行控制。
這樣，本發明實施例提供了PODTM模式中資料遮罩引腳DM的阻抗控制策略，能夠在PODTM模式中對資料遮罩引腳DM的阻抗進行測試，避免出現電路錯誤。
為了實現以上阻抗控制策略，以下示例性的提供具體的信號處理方法。
在一些實施例中，該方法還包括： 確定第一非測試態控制信號和第二阻抗控制信號； 在半導體記憶體處於預設測試模式時，根據第一測試標誌信號的位準狀態和致能控制信號的位準狀態，基於第一固定位準信號、第一操作碼和第二操作碼的其中之一輸出第一阻抗控制信號；或者，在半導體記憶體並非處於預設測試模式時，基於第一非測試態控制信號，輸出第一阻抗控制信號； 根據半導體記憶體的工作狀態，選擇第一阻抗控制信號和第二阻抗控制信號之一控制資料遮罩引腳的阻抗。
在一種情況中，第一非測試態控制信號用於指示資料遮罩引腳在除預設測試狀態之外的阻抗，第二阻抗控制信號用於指示資料引腳在輸出驅動狀態的阻抗。這樣，通過將資料遮罩引腳DM在PODTM模式中的信號控制策略合併到寫相關屬性的信號控制策略中，實現PODTM模式的阻抗控制。
在另一種情況中，第一非測試態控制信號用於指示資料引腳在輸出驅動狀態的阻抗，第二阻抗控制信號用於指示資料遮罩引腳在除預設測試狀態之外的阻抗。這樣，通過將資料遮罩引腳DM在PODTM模式中的信號控制策略合併到讀屬性相關的信號控制策略中，實現PODTM模式的阻抗控制。
本發明實施例提供了一種控制方法，由於第三操作碼和第四操作碼均能夠對資料遮罩引腳產生影響，為了避免電路錯誤，提供了以下阻抗控制策略：如果第四操作碼處於第一狀態，則結合第三操作碼的狀態確定資料遮罩引腳DM的阻抗，如果第四操作碼處於第二狀態，則直接確定資料遮罩引腳DM的阻抗。這樣，明確了DDR5中用於控制資料遮罩引腳致能與否的控制信號和PODTM中用於控制資料遮罩引腳是否為測試物件的控制信號的關係，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
本發明的又一實施例中，參見圖3，其示出了本發明實施例提供的一種半導體記憶體30的結構示意圖。如圖3所示，該半導體記憶體30包括第一模式暫存器301、第三模式暫存器303、資料遮罩引腳310和第一驅動電路311，且第一驅動電路311分別與第一模式暫存器301、第三模式暫存器303和資料遮罩引腳310連接；其中，
資料遮罩引腳310，配置為接收寫入資料的輸入遮罩信號； 第一驅動電路311，配置為在半導體記憶體30處於預設測試模式時，若第一模式暫存器301中的第四操作碼處於第一狀態，則根據第三模式暫存器303中的第三操作碼，控制資料遮罩引腳310的阻抗為第一值；或者， 若第一模式暫存器301中的第四操作碼處於第二狀態，則控制資料遮罩引腳310的阻抗為第二值。
需要說明的是，第四操作碼用於指示是否致能資料遮罩引腳，第三操作碼用於指示資料遮罩引腳是否為預設測試模式中的測試物件。預設測試模式可以為PODTM模式，允許主機測試資料遮罩引腳或資料引腳的上拉阻抗。
這樣，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
在一些實施例中，如圖4所示，半導體記憶體30還包括第二模式暫存器302，且第二模式暫存器302與第一驅動電路311連接；第一值包括第一阻抗參數和第二阻抗參數，第二值是指高阻抗狀態。
第一驅動電路311，具體配置為在第四操作碼處於第一狀態且第三操作碼處於第三狀態的情況下，通過第一模式暫存器301中的第一操作碼控制資料遮罩引腳310的阻抗為第一阻抗參數；或者，在第四操作碼處於第一狀態且第三操作碼處於第四狀態的情況下，通過第二模式暫存器302中的第二操作碼控制資料遮罩引腳310的阻抗為第二阻抗參數；或者，在第四操作碼處於第二狀態的情況下，通過第一固定位準信號控制資料遮罩引腳處於高阻抗狀態。
在這裡，第一狀態指示致能資料遮罩引腳，第二狀態指示不致能資料遮罩引腳；第三狀態指示資料遮罩引腳為預設測試模式中的測試物件；第四狀態指示資料遮罩引腳並非為預設測試模式中的測試物件；半導體記憶體還包括至少一個資料引腳320，資料引腳320用於接收或輸出資料，第一操作碼用於指示至少一個資料引腳320在輸出驅動狀態時的阻抗為第一阻抗參數，第二操作碼用於指示至少一個資料引腳320在終結狀態時的阻抗為第二阻抗參數。
應理解，圖4中僅示出了一個資料引腳320進行示意，半導體記憶體30中實際存在更多的資料引腳。本發明實施例對於資料遮罩引腳310和資料引腳320的數量均不作限定。
這樣，本發明實施例提供了PODTM模式中資料遮罩引腳DM和資料引腳DQ的阻抗控制策略，能夠在PODTM模式中對資料遮罩引腳DM的阻抗進行測試，避免出現電路錯誤。
在一些實施例中，如圖4所示，半導體記憶體30還包括第一解碼模組304和第二解碼模組305；其中， 第一模式暫存器301，配置為存儲並輸出第一操作碼和第四操作碼； 第二模式暫存器302，配置為存儲並輸出第二操作碼； 第三模式暫存器303，配置為存儲並輸出第三操作碼； 第一解碼模組304，配置為接收第三操作碼，對第三操作碼進行解碼，輸出第一測試標誌信號； 第二解碼模組305，配置為接收第四操作碼，對第四操作碼進行解碼，輸出致能控制信號； 第一驅動電路311，配置為接收致能控制信號、第一測試標誌信號、第一固定位準信號、第一操作碼和第二操作碼；以及在半導體記憶體30處於預設測試模式時，在致能控制信號處於第一位準狀態的情況下，根據第一測試標誌信號的位準狀態，基於第一操作碼或者第二操作碼控制資料遮罩引腳310的阻抗；或者，在致能控制信號處於第二位準狀態的情況下，通過第一固定位準信號控制資料遮罩引腳310處於高阻抗狀態。
需要說明的是，在第四操作碼處於第一狀態時，致能控制信號處於第一位準狀態；在第四操作碼處於第二狀態時，致能控制信號處於第二位準狀態，在第三操作碼處於第三狀態時，第一測試標誌信號處於第一位準狀態，在第三操作碼處於第四狀態時，第一測試標誌信號處於第二位準狀態。
在一些實施例中，如圖4所示，半導體記憶體30還包括至少一個第二驅動電路321，且每一第二驅動電路321與第一模式暫存器301、第二模式暫存器302和一個資料引腳320連接；其中， 第二驅動電路321，配置為在半導體記憶體30處於預設測試模式時，若對應的資料引腳320被選中為測試物件，則通過第一模式暫存器301中的第一操作碼控制對應的資料引腳320的阻抗為第一阻抗參數；或者，若對應的資料引腳320並非為測試物件，則通過第二模式暫存器302中的第二操作碼控制對應的資料引腳320的阻抗為第二阻抗參數。
在一些實施例中，第三模式暫存器303中的第三操作碼還用於指示資料引腳是否為預設測試模式中的測試物件。如圖4所示，第二驅動電路321還與第一解碼模組304連接。相應地， 第一解碼模組304，還配置為對第三操作碼進行解碼處理，輸出至少一個第二測試標誌信號；其中，一個第二測試標誌信號用於指示一個資料引腳是否為測試物件； 第二驅動電路321，還配置為接收對應的第二測試標誌信號、第一操作碼和第二操作碼；並在半導體記憶體30進入預設測試模式的情況下，根據第二測試標誌信號，選擇第一操作碼和第二操作碼的其中之一控制資料引腳320的阻抗。
需要說明的是，第一測試標誌信號是針對資料遮罩引腳310引入的內部標誌信號，以指示資料遮罩引腳310是否為PODTM模式中的測試物件；第二測試標誌信號是針對資料引腳320引入的內部標誌信號，以指示資料引腳320是否為PODTM模式中的測試物件。第一測試標誌信號和第二測試標誌信號均是根據第三操作碼解碼得到。
從以上可以看出，在進入PODTM模式的情況下，被選中的資料遮罩引腳或資料引腳的阻抗為第一阻抗參數（本質為上拉輸出驅動阻抗），未選中的資料遮罩引腳或資料引腳的阻抗為第二阻抗參數（本質為終結阻抗），從而獲得被選中的測試對象的阻抗測試結果。另外，對於資料遮罩引腳來說，其阻抗還取決於DDR5規定的致能控制信號，在致能控制信號有效的情況下，允許第一操作碼控制資料遮罩引腳的阻抗為第一阻抗參數，或者允許第二操作碼控制資料遮罩引腳的阻抗為第二阻抗參數；在致能控制信號無效的情況下，控制資料遮罩引腳的阻抗為高阻抗狀態。這樣，對資料遮罩引腳來說，無需針對預設測試模式來增加輸出驅動狀態的定義及相關控制電路，保證預設測試模式與資料遮罩引腳適配，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
需要說明的是，第一模式暫存器的標準編號為5，第一操作碼是指第一模式暫存器中存儲的第2位元~第1位操作碼，表示為MR5 OP[2:1]，第四操作碼是指第一模式暫存器中存儲的第5位元操作碼，表示為MR5 OP[5]；第二模式暫存器的標準編號為34，第二操作碼是指第二模式暫存器中存儲的第2位元~第0位操作碼，表示為MR34 OP[2:0]；第三模式暫存器的標準編號為61，第三操作碼是指第三模式暫存器中存儲的第4位元~第0位操作碼，表示為MR61 OP[4:0]。
如圖5所示，以8位（X8）的半導體記憶體30為例，第一解碼模組304用於接收第三操作碼MR61 OP[4:0]，解碼得到第一測試標誌信號PODTM_DM_EN、第二測試標誌信號PODTM_DQ0_EN~PODTM_DQ7_EN。在這裡，第二測試標誌信號PODTM_DQ0_EN~PODTM_DQ7_EN分別用於指示資料引腳DQL0~DQL7是否為PODTM中的測試物件。應理解，第一解碼模組304中的邏輯電路是根據前述的表1進行設計的。
以下示例性的提供第一驅動電路311的具體結構說明。
在本發明實施例中，半導體記憶體30，還配置為確定第一非測試態控制信號、第二阻抗控制信號和第一校準信號ZQ1_CODE[N-1:0]，且第一校準信號ZQ1_CODE[N-1:0]用於校準上拉阻值。
如圖6所示，第一驅動電路311可以包括： 第一信號處理模組41，配置為接收第一測試標誌信號PODTM_DM_EN、致能控制信號DM_enable、第一固定位準信號、第一操作碼MR5 OP[2:1]、第二操作碼MR34 OP[2:0]和第一非測試態控制信號；並在半導體記憶體處於預設測試模式時，根據第一測試標誌信號PODTM_DM_EN的位準狀態和致能控制信號DM_enable的位準狀態，基於第一固定位準信號、第一操作碼MR5 OP[2:1]和第二操作碼MR34 OP[2:0]的其中之一輸出第一阻抗控制信號；或者，在半導體記憶體並非處於預設測試模式時，根據第一非測試態控制信號，輸出第一阻抗控制信號； 第一邏輯模組42，配置為接收第一阻抗控制信號、第二阻抗控制信號和第一校準信號ZQ1_CODE[N-1:0]；並對第一阻抗控制信號、第二阻抗控制信號和第一校準信號ZQ1_CODE[N-1:0]進行選擇和邏輯組合，輸出第一目標信號PU1_MAIN_CODE； 第一驅動模組43，包括多個第一阻抗單元，配置為接收第一目標信號PU1_MAIN_CODE，利用第一目標信號PU1_MAIN_CODE對多個第一阻抗單元進行控制，以控制資料遮罩引腳310的阻抗。
應理解，資料遮罩引腳310僅支援Write功能，不需要向外部輸出資料，終結狀態時，僅涉及位準上拉功能而不涉及位準下拉功能，因此第一驅動電路311中僅存在控制位準上拉功能的第一阻抗控制信號和第二阻抗控制信號，不涉及控制位準下拉功能的相關信號。另外，每個第一阻抗單元的上拉阻值均應當是標準阻值。但是，隨著實際工作環境中的溫度、電壓等環境參數的變化，第一阻抗單元的阻值也會存在相應的變化。因此，第一校準信號ZQ1_CODE[N-1:0]用於將每個第一阻抗單元的上拉阻值校準到標準阻值。在這裡，所有的第一阻抗單元均共用第一校準信號ZQ1_CODE[N-1:0]。
需要說明的是，第一阻抗控制信號和第二阻抗控制信號分別對應兩種屬性，即寫相關屬性和讀相關屬性。應理解，在非PODTM模式中，根據實際的工作狀態，第一阻抗控制信號和第二阻抗控制信號的兩者之一是有效的，其與第一校準信號ZQ1_CODE[N-1:0]進行組合後得到第一目標信號PU1_MAIN_CODE；相反地，在PODTM模式中，第二阻抗控制信號是固定無效的，由第一阻抗控制信號和第一校準信號ZQ1_CODE[N-1:0]進行組合後得到第一目標信號PU1_MAIN_CODE。在這裡，第一阻抗控制信號和第二阻抗控制信號中的有效信號用於開啟或關閉第一阻抗單元的位準上拉功能，第一校準信號ZQ1_CODE[N-1:0]用於在開啟第一阻抗單元的位準上拉功能時，將該第一阻抗單元的阻值校準至標準阻值。
在一些實施例中，如圖6所示，第一信號處理模組41包括： 第三解碼模組411，配置為接收第一操作碼MR5 OP[2:1]，對第一操作碼進行解碼，輸出第一解碼信號RONpu_CODE[M：0]； 第四解碼模組412，配置為接收第二操作碼MR34 OP[2:0]，對第二操作碼進行解碼，輸出第二解碼信號RTT_CODE[M:0]； 第一選擇模組413，配置為接收第一測試標誌信號PODTM_DM_EN、第一解碼信號RONpu_CODE[M：0]和第二解碼信號RTT_CODE[M:0]；並根據第一測試標誌信號PODTM_DM_EN的位準狀態，選擇第一解碼信號RONpu_CODE[M：0]和第二解碼信號RTT_CODE[M:0]的其中之一輸出第一預選信號； 第二選擇模組414，配置為接收致能控制信號DM_enable、第一預選信號和第一固定位準信號；根據致能控制信號DM_enable的位準狀態，選擇第一預選信號和第一固定位準信號的其中之一輸出第一測試態控制信號； 第三選擇模組415，配置為接收測試致能信號PODTM_EN、第一測試態控制信號和第一非測試態控制信號；並根據測試致能信號PODTM_EN的位準狀態，選擇第一測試態控制信號和第一非測試態控制信號的其中之一輸出第一阻抗控制信號；其中，測試致能信號用於指示半導體記憶體是否處於預設測試模式。
需要說明的是，測試致能信號PODTM_EN用於指示半導體記憶體是否處於預設測試模式PODTM，其同樣根據第三控制碼MR61 OP[4:0]進行解碼，如前述的表1，在MR61 OP[4:0] 的取值為表1中除00000B之外的其他組合形式時，說明示半導體記憶體處於預設測試模式PODTM，則測試致能信號PODTM_EN處於第一位準狀態（例如邏輯“1”）；在MR61 OP[4:0]=00000B時，說明示半導體記憶體並非處於預設測試模式PODTM，則測試致能信號PODTM_EN處於第二位準狀態（例如邏輯“0”）。或者，也可以理解為，若第一測試標誌信號或者第二測試標誌信號中存在一個信號處於第一位準狀態，則測試致能信號PODTM_EN處於第一位準狀態，若第一測試標誌信號和第二測試標誌信號均處於第二位準狀態，則測試致能信號PODTM_EN處於第二位準狀態。
應理解，第三解碼模組411中的邏輯電路是根據前述的表2進行設計的，即第一解碼信號用於表徵驅動阻抗Ron的阻值（第一阻抗參數），第四解碼模組412中的邏輯電路是根據前述的表3進行設計的，即第二解碼信號用於表徵終結阻抗RTT的阻值（第二阻抗參數）。另外，M為正整數，其具體取值需要依據實際工作場景進行確定。
對於圖6所示的第一驅動電路311，根據第一非測試態控制信號和第二阻抗控制信號的定義不同，可以存在兩種具體的實施方式。
在一種實施方式中，第一非測試態控制信號用於指示資料遮罩引腳在除預設測試狀態之外的阻抗，第二阻抗控制信號用於指示資料引腳在輸出驅動狀態的阻抗。也就是說，通過將資料遮罩引腳在PODTM模式中的信號控制策略合併到寫相關屬性的信號控制策略中，以實現PODTM模式的阻抗控制。
相應的，如圖7所示，第一阻抗控制信號用ODT_MUX[M:0]表示，第二阻抗控制信號用IMPpu_CODE[M：0]表示。特別地，相比於圖6，圖7中的第一驅動電路311還包括第一預處理模組44和第二預處理模組45，第一預處理模組44用於對第一操作碼MR5 OP[2:1]進行解碼得到第二阻抗控制信號IMPpu_CODE[M：0]，第二預處理模組45用於根據涉及RTT_WR的MR34[5:3]、涉及RTT_NOM_WR的MR35[2:0]、涉及RTT_NOM_RD的MR35[5:3]、涉及RTT_PARK的MR34[2:0]、涉及DQS_RTT_PARK的MR33[5:3]確定第一非測試態控制信號，以上信號的具體含義請參見DDR5 SPEC的規定，且該部分信號不影響不公開實施例的實施，因此不作贅述。另外，在後續說明中，如果半導體記憶體30處於PODTM模式，則測試致能信號PODTM_EN為邏輯“1”，如果半導體記憶體30並非處於PODTM模式，則測試致能信號PODTM_EN為邏輯“0”；若資料遮罩引腳310為PODTM模式的測試物件，則第一測試標誌信號PODTM_DM_EN為邏輯“1”，若資料遮罩引腳310並非為PODTM模式的測試物件，則第一測試標誌信號PODTM_DM_EN為邏輯“0”；如果致能資料遮罩引腳310，則致能控制信號DM_enable為邏輯“1”，如果不致能資料遮罩引腳310，則致能控制信號DM_enable為邏輯“0”；第一固定位準信號用VDD表示，且第一固定位準信號VDD指示關閉所有第一阻抗單元的位準上拉功能。應理解，第一固定位準信號的具體取值取決於電路的邏輯原理，可以根據相應的電路邏輯進行調整。
以下分為四種工作場景對圖7的工作原理進行說明。
工作場景一：致能控制信號DM_enable指示致能資料遮罩引腳310，半導體記憶體30進入PODTM模式且資料遮罩引腳310為測試物件。此時，由於第一測試標誌信號PODTM_DM_EN為邏輯“1”，第一選擇模組413將第一解碼信號RONpu_CODE[M：0]進行輸出，得到第一預選信號；由於致能控制信號DM_enable為邏輯“1”，第二選擇模組414將第一預選信號進行輸出，得到第一測試態控制信號；由於測試致能信號PODTM_EN為邏輯“1”，第三選擇模組415將第一測試態控制信號進行輸出，得到第一阻抗控制信號ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信號IMPpu_CODE[M:0]是固定無效的，所以第一邏輯模組42實際上會將第一阻抗控制信號ODT_MUX[M:0]和第一校準信號ZQ1_CODE[N-1:0]進行邏輯組合得到第一目標信號PU1_MAIN_CODE，進而控制資料遮罩引腳310的阻抗為第一阻抗參數。在這裡，第二阻抗控制信號IMPpu_CODE[M:0]的無效可以通過至少兩種方式實現：在第一預處理模組44中增加相應的信號阻斷邏輯，或者第一邏輯模組42中增加相應的信號阻斷邏輯。
從以上可以看出，對於工作場景一，資料遮罩引腳310的阻抗實際上是由第一操作碼MR5 OP[2:1]控制的，具體為第一阻抗參數。
工作場景二：致能控制信號DM_enable指示致能資料遮罩引腳310，半導體記憶體30進入PODTM模式且資料遮罩引腳310並非為測試物件。此時，由於第一測試標誌信號PODTM_DM_EN為邏輯“0”，第一選擇模組413將第二解碼信號RTT_CODE[M：0]進行輸出，得到第一預選信號；由於致能控制信號DM_enable為邏輯“1”，第二選擇模組414將第一預選信號進行輸出，得到第一測試態控制信號；由於測試致能信號PODTM_EN為邏輯“1”，第三選擇模組415將第一測試態控制信號進行輸出，得到第一阻抗控制信號ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信號IMPpu_CODE[M:0]是固定無效的，所以第一邏輯模組42實際上將第一阻抗控制信號ODT_MUX[M:0]和第一校準信號ZQ1_CODE[N-1:0]進行邏輯組合得到第一目標信號PU1_MAIN_CODE，進而控制資料遮罩引腳310的阻抗為第二阻抗參數。
從以上可以看出，對於工作場景二，資料遮罩引腳310的阻抗實際上是由第二操作碼MR34 OP[2:0]控制的，具體為第二阻抗參數。
工作場景三：致能控制信號DM_enable指示不致能資料遮罩引腳310，且半導體記憶體30進入PODTM模式。此時，由於致能控制信號DM_enable為邏輯“0”，第二選擇模組414將第一固定位準信號VDD進行輸出，得到第一測試態控制信號；由於測試致能信號PODTM_EN為邏輯“1”，第三選擇模組415將第一測試態控制信號進行輸出，得到第一阻抗控制信號ODT_MUX[M:0]。如前述，PODTM模式中的第二阻抗控制信號IMPpu_CODE[M:0]是固定無效的，所以第一邏輯模組42實際上將第一阻抗控制信號ODT_MUX[M:0]和第一校準信號ZQ1_CODE[N-1:0]進行邏輯組合得到第一目標信號PU1_MAIN_CODE。由於第一固定位準信號VDD指示關閉所有第一阻抗單元的位準上拉功能，所以第一目標信號PU1_MAIN_CODE會控制第一驅動模組43處於斷開狀態，因此資料遮罩引腳310處於高阻態Hi-Z。
從以上可以看出，對於工作場景三，資料遮罩引腳310的阻抗實際上是由第一固定位準信號VDD控制的，具體為高阻抗狀態Hi-Z。
工作場景四：半導體記憶體30未進入PODTM模式。此時，由於測試致能信號PODTM_EN為邏輯“0”，第三選擇模組415將第二預處理模組45確定的第一非測試態控制信號進行輸出，得到第一阻抗控制信號ODT_MUX[M:0]。由於資料遮罩引腳310僅支援Write功能，非PODTM模式中的第二阻抗控制信號IMPpu_CODE[M:0]無效且第一阻抗控制信號ODT_MUX[M:0]有效，所以第一邏輯模組42將第一阻抗控制信號ODT_MUX[M:0]與第一校準信號ZQ1_CODE[N-1:0]進行組合後得到第一目標信號PU1_MAIN_CODE，進而控制資料遮罩引腳310的阻抗。
從以上可以看出，對於工作場景四，資料遮罩引腳310的阻抗實際上是由第二預處理模組45控制的，具體取決於實際需求。
在另一種實施方式中，第一非測試態控制信號用於指示資料引腳在輸出驅動狀態的阻抗，第二阻抗控制信號用於指示資料遮罩引腳在除預設測試狀態之外的阻抗。也就是說，通過將資料遮罩引腳在PODTM模式中的信號控制策略合併到讀相關屬性的信號控制策略中，以實現PODTM模式的阻抗控制。
相應的，如圖8所示，第一阻抗控制信號用IMPpu_CODE[M：0]表示，第二阻抗控制信號用ODT_CTRL[M:0]表示。特別地，相比於圖6，圖8中的半導體記憶體30也包括第一預處理模組44和第二預處理模組45。
類似地，以下分為四種工作場景對圖8的工作原理進行說明。
工作場景一：致能控制信號DM_enable指示致能資料遮罩引腳310，半導體記憶體30進入PODTM模式且資料遮罩引腳310為測試物件。此時，由於第一測試標誌信號PODTM_DM_EN為邏輯“1”，第一選擇模組413將第一解碼信號RONpu_CODE[M：0]進行輸出，得到第一預選信號；由於致能控制信號DM_enable為邏輯“1”，第二選擇模組414將第一預選信號進行輸出，得到第一測試態控制信號；由於測試致能信號PODTM_EN為邏輯“1”，第三選擇模組415將第一測試態控制信號進行輸出，得到第一阻抗控制信號IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信號ODT_CTRL[M:0]是固定無效的，所以第一邏輯模組42實際上會將第一阻抗控制信號IMPpu_CODE[M:0]和第一校準信號ZQ1_CODE[N-1:0]進行邏輯組合得到第一目標信號PU1_MAIN_CODE，進而控制資料遮罩引腳310的阻抗為第一阻抗參數。
這樣，對於工作場景一，資料遮罩引腳310的阻抗仍然是由第一操作碼MR5 OP[2:1]控制的，具體為第一阻抗參數。
工作場景二：致能控制信號DM_enable指示致能資料遮罩引腳310，半導體記憶體30進入PODTM模式且資料遮罩引腳310並非為測試物件。此時，由於第一測試標誌信號PODTM_DM_EN為邏輯“0”，第一選擇模組413將第二解碼信號RTT_CODE[M：0]進行輸出，得到第一預選信號；由於致能控制信號DM_enable為邏輯“1”，第二選擇模組414將第一預選信號進行輸出，得到第一測試態控制信號；由於測試致能信號PODTM_EN為邏輯“1”，第三選擇模組415將第一測試態控制信號進行輸出，得到第一阻抗控制信號IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信號ODT_CTRL是固定無效的，所以第一邏輯模組42實際上會將第一阻抗控制信號IMPpu_CODE[M：0]和第一校準信號ZQ1_CODE[N-1:0]進行邏輯組合得到第一目標信號PU1_MAIN_CODE，進而控制資料遮罩引腳310的阻抗為第二阻抗參數。
這樣，對於工作場景二，資料遮罩引腳310的阻抗仍然是由第二操作碼MR34 OP[2:0]控制的，具體為第二阻抗參數。
工作場景三：致能控制信號DM_enable指示不致能資料遮罩引腳310，且半導體記憶體30進入PODTM模式。此時，由於致能控制信號DM_enable為邏輯“0”，第二選擇模組414將第一固定位準信號VDD進行輸出，得到第一測試態控制信號；由於測試致能信號PODTM_EN為邏輯“1”，第三選擇模組415將第一測試態控制信號進行輸出，得到第一阻抗控制信號IMPpu_CODE[M：0]。如前述，PODTM模式中的第二阻抗控制信號ODT_CTRL是固定無效的，所以第一邏輯模組42實際上將第一阻抗控制信號IMPpu_CODE[M：0]和第一校準信號ZQ1_CODE[N-1:0]進行邏輯組合得到第一目標信號PU1_MAIN_CODE。由於第一固定位準信號VDD指示關閉所有第一阻抗單元的位準上拉功能，所以第一目標信號PU1_MAIN_CODE會控制第一驅動模組43處於斷開狀態，因此資料遮罩引腳310處於高阻抗狀態Hi-Z。
從以上可以看出，對於工作場景三，資料遮罩引腳310的阻抗仍然是由第一固定位準信號VDD控制的，具體為高阻抗狀態Hi-Z。
工作場景四：半導體記憶體30未進入PODTM模式。此時，由於測試致能信號PODTM_EN為邏輯“0”，第三選擇模組415將第一預處理模組44確定的第一非測試態控制信號進行輸出，得到第一阻抗控制信號IMPpu_CODE[M：0]，同時第二預處理模組45輸出第二阻抗控制信ODT_CTRL[M:0]。如前述，由於資料遮罩引腳DM僅支援Write功能，非PODTM模式中的第一阻抗控制信號IMPpu_CODE[M:0]無效且第二阻抗控制信號ODT_CTRL[M:0]有效，所以第一邏輯模組42將第二阻抗控制信號ODT_CTRL[M:0]與第一校準信號ZQ1_CODE[N-1:0]進行組合後得到第一目標信號PU1_MAIN_CODE，進而控制資料遮罩引腳310的阻抗。
這樣，對於工作場景四，資料遮罩引腳310的阻抗也是由第二預處理模組45控制的，具體取決於實際需求。
還需要說明的是，在圖7和圖8中，信號通路上標記有“/”符號用於表示此處實際存在多條信號通路，僅畫出一條進行示意。換句話說，MR34 OP[2:0]、MR5 OP[2:1]、RONpu_CODE[M：0]、RTT_CODE[M：0]、IMPpu_CODE [M：0]、ZQ1_CODE[N-1:0]、ODT_CTRL[M：0]、ODT_MUX[M：0]、PU1_MAIN_CODE中的每一信號均包含多個子信號，每個子信號均有各自的信號通路。
以下結合圖7或圖8對第一驅動電路311中的信號處理過程進行說明。
在一些實施例中，如圖7或者圖8所示，第一解碼信號RONpu_CODE[M：0]、第二解碼信號RTT_CODE[M:0]、第一預選信號、第一固定位準信號、第一測試態控制信號、第一非測試態控制信號和第一阻抗控制信號均包括（M+1）位子信號，表示為[M:0]，第一選擇模組413包括（M+1）個第一資料選擇器，第二選擇模組414包括（M+1）個第二資料選擇器，第三選擇模組415包括（M+1）個第三資料選擇器；其中，一個第一資料選擇器的輸入端分別接收第一解碼信號RONpu_CODE[M：0]的一位子信號和第二解碼信號RTT_CODE[M:0]的一位子信號，一個第一資料選擇器的輸出端用於輸出第一預選信號的一位子信號，所有的第一資料選擇器的控制端均接收第一測試標誌信號PODTM_DM_EN；一個第二資料選擇器的輸入端接收第一預選信號的一位子信號和第一固定位準信號的一位子信號，一個第二資料選擇器的輸出端用於輸出第一測試態控制信號的一位子信號，所有的第二資料選擇器的控制端均接收致能控制信號DM_enable；一個第三資料選擇器的輸入端接收第一測試態控制信號的一位子信號和第一非測試態控制信號的一位子信號，一個第三資料選擇器的輸出端用於輸出第一阻抗控制信號的一位子信號，所有的第三資料選擇器的控制端均接收測試致能信號PODTM_EN；其中，M為正整數。
需要說明的是，第一測試態控制信號表示為第一測試態控制信號[M:0]，第一預選信號表示為第一預選信號[M：0]，第一固定位準信號表示為VDD[M：0]，第一非測試態控制信號表示為第一非測試態控制信號[M:0]，第一阻抗控制信號表示為第一阻抗控制信號[M:0]。這樣，第1個第一資料選擇器分別接收RONpu_CODE[0]、RTT_CODE[0]和PODTM_DM_EN，並根據PODTM_DM_EN選擇RONpu_CODE[0]和RTT_CODE[0]的其中之一輸出第一預選信號[0]；第1個第二資料選擇器分別接收第一預選信號[0]、VDD[0]和DM_enable，並根據DM_enable選擇第一預選信號[0]和VDD[0]的其中之一輸出第一測試態控制信號[0]；第1個第三資料選擇器分別接收第一測試態控制信號[0]、第一非測試態控制信號[0]和PODTM_EN，並根據PODTM_EN選擇第一測試態控制信號[0]和第一非測試態控制信號[0]的其中之一輸出第一阻抗控制信號[0]，其他可進行參照理解。
在一些實施例中，第二阻抗控制信號包括（M+1）位子信號，第一校準信號ZQ1_CODE[N-1:0]包括N位子信號。第一目標信號包括A組子信號，且每組子信號包括N位子信號，第一目標信號中的第1組信號表示為PU1_MAIN_CODE_1[N-1:0]，第一目標信號中的第2組信號表示為PU1_MAIN_CODE_2[N-1:0]……第一目標信號中的第A組信號表示為PU1_MAIN_CODE_A[N-1:0]。第一驅動模組53包括A個第一阻抗單元，且每個第一阻抗單元用於接收第一目標信號PU1_MAIN_CODE中的一組子信號，即第1個第一阻抗單元用於接收PU1_MAIN_CODE_1[N-1:0]，第2個第一阻抗單元用於接收PU1_MAIN_CODE_2[N-1:0]……第A個第一阻抗單元用於接收PU1_MAIN_CODE_A[N-1:0]。
如圖7或者圖8所示，第一邏輯模組42，具體配置為根據第一阻抗控制信號和第二阻抗控制信號，確定至少一個第一阻抗單元的位準上拉功能是否被啟用；以及，在啟用第a個第一阻抗單元的位準上拉功能情況下，根據第一校準信號確定第一目標信號PU1_MAIN_CODE中的第a組子信號的位準狀態，以控制第a個第一阻抗單元的阻值為標準阻值；或者，在不啟用第a個第一阻抗單元的位準上拉功能情況下，確定第一目標信號PU1_MAIN_CODE中的第a組子信號均處於第一位準狀態（需要根據實際電路邏輯確定，並不構成相關限制）；其中，a、N、A均為整數，a小於或等於A，（M+1）小於或等於A。
應理解，對於第一邏輯模組42來說，第一阻抗控制信號和第二阻抗控制信號兩者之中僅存在一個有效信號。在M+1≤A的情況下，該有效信號中的一位子信號控制一個或者多個第一阻抗單元的位準上拉功能是否被啟用。另外，多個第一阻抗單元處於並聯狀態，且每個第一阻抗單元可以提供標準阻值RZQ。這樣，如果資料遮罩引腳310的上拉阻抗需要調整為RZQ/2，則開啟2個第一阻抗單元的位準上拉功能，關閉其餘的第一阻抗單元的位準上拉功能；如果資料遮罩引腳310的上拉阻抗需要調整為RZQ/3，則啟用3個第一阻抗單元的位準上拉功能，關閉其餘的第一阻抗單元的位準上拉功能，其他情況請參照理解。
示例性地，在M+1=A=7的情況下，假設第一阻抗控制信號和第二阻抗控制信號兩者之中的有效信號為IMPpu_CODE[6:0]，那麼IMPpu_CODE[0]控制第1個第一阻抗單元、IMPpu_CODE[1]控制第2個第一阻抗單元……IMPpu_CODE[6]控制第7個第一阻抗單元。具體地，假設IMPpu_CODE[6:0]=1111111，那麼第一目標信號中的每組子信號（共7組）的位準值均與第一校準信號的位準值是對應相同的，以使得7個第一阻抗單元的上拉阻值均為RZQ，從而資料遮罩引腳310的上拉阻抗為RZQ/7；假設IMPpu_CODE[6:0]=1111000，那麼第一目標信號中第1組子信號~第3組子信號各自的位準值均為第一位準狀態，且第4組子信號~第7組子信號中每組子信號的位準值均與第一校準信號的位準值是對應相同的，以使得第1第一阻抗單元~第3個第一阻抗單元均為斷開狀態，且第4個第一阻抗單元~第7個第一阻抗單元的上拉阻值均為RZQ，從而資料遮罩引腳310的上拉阻抗為RZQ/4。其他情況可參照理解。
示例性地，在M+1=4，A=7的情況下，假設第一阻抗控制信號和第二阻抗控制信號兩者之中的有效信號為IMPpu_CODE[3:0]，IMPpu_CODE[0]控制第1個第一阻抗單元、IMPpu_CODE[1]控制第2個第一阻抗單元和第3個第一阻抗單元，IMPpu_CODE[2]控制第4個第一阻抗單元和第5個阻抗單元，IMPpu_CODE[3]控制第6個第一阻抗單元和第7個第一阻抗單元。具體地，假設IMPpu_CODE[3:0]=1111，那麼第一目標信號中的每組子信號的位準值均與第一校準信號的位準值是相同的，以使得7個第一阻抗單元的上拉阻值為RZQ，從而資料遮罩引腳310的上拉阻抗為RZQ/7；假設IMPpu_CODE[3:0]=1100，那麼第一目標信號中第1組子信號~第3組子信號各自的位準值均為第一位準狀態，且第4組子信號~第7組子信號中每組子信號的位準值均與第一校準信號的位準值是對應相同的，以使得第1個第一阻抗單元~第3個第一阻抗單元均為斷開狀態，且第4個第一阻抗單元~第7個第一阻抗單元的上拉阻值均為RZQ，從而資料遮罩引腳310的上拉阻抗為RZQ/4。其他情況可參照理解。
也就是說，如果啟用某個第一阻抗單元的位準上拉功能，則利用第一校準信號將該第一阻抗單元的上拉阻值校準到標準阻值；反之，如果不啟用該第一阻抗單元的位準上拉功能，則利用處於第一位準狀態的固定信號斷開第一阻抗單元的相關電路。
在一些實施例中，如圖7或者圖8所示，每個第一阻抗單元均包括N個第一開關電晶體（例如圖7或者圖8中的第一開關電晶體431）、N個第二開關電晶體（例如圖7或者圖8中的第二開關電晶體432）和2N個第一電阻（例如圖7或者圖8中的第一電阻433），第a個第一阻抗單元中第n個第一開關電晶體的控制端與第一目標信號中的第a組子信號中的第n個子信號連接，一個第一開關電晶體的第一端與一個第一電阻的第一端連接，一個第一開關電晶體的第二端與電源信號連接；一個第二開關電晶體的控制端與第二固定位準信號連接，一個第二開關電晶體的第一端與接地信號VSS連接，一個第二開關電晶體的第二端與一個第一電阻的第一端連接，2N個第一電阻的第二端均與資料遮罩引腳310連接。n小於或等於N。
應理解，由於資料遮罩引腳310不支持Read功能，無需啟用位準下拉功能，所以利用第二固定位準信號關閉第二開關電晶體，其具體數值可以根據實際電路情況進行確定。
需要說明的是，在圖7或者圖8中，以第1個第一阻抗單元為例，第1個第一阻抗單元用於接收第一目標信號中的第一組子信號PU1_MAIN_CODE_1[N-1:0]，且PU1_MAIN_CODE_1[N-1:0]包括PU1_MAIN_CODE_1[0]、PU1_MAIN_CODE_1[1]……PU1_MAIN_CODE_1[N-1]這N個子信號，每一個子信號用於對應控制一個第一開關電晶體的工作狀態，以控制該第一阻抗單元以標準阻值執行位準上拉功能或者不執行位準上拉功能。
另外，在圖7或者圖8中，第1個第一阻抗單元示出了3個第一開關電晶體（僅對一個第一開關電晶體431進行了標號）、3個第二開關電晶體（僅對一個第二開關電晶體432進行了標號）和6個第一電阻（僅對一個第一電阻433進行了標號），但實際場景中，第一開關電晶體/第二開關電晶體/第一電阻的數量均可以更多或者更少。
應理解，資料遮罩引腳310僅支援資料寫入功能，提供終結阻抗，所以不需要執行位準下拉功能。因此，所有的第二開關電晶體的第一端均接第二固定位準信號，相當於所有的第二開關電晶體均不導通。示例性地，第二固定位準信號可以為接地信號VSS，但是其具體位準取值需要依據電路邏輯確定，本發明實施例並不構成限定。
以下示例性的提供第二驅動電路321的具體結構說明。應理解，第二驅動電路321中的某些信號和第一驅動電路311中的某些信號雖然中文名稱不同，但信號的來源和波形基本相同，因此採用了相同的英文名稱。
在本發明實施例中，半導體記憶體30，還配置為確定第三非測試態控制信號、第四阻抗控制信號、第五阻抗控制信號、第二校準信號ZQ2_CODE[N-1:0]和第三校準信號ZQ3_CODE[N-1:0]。
如圖9所示，第二驅動電路412可以包括： 第二信號處理模組51，配置為接收第二測試標誌信號PODTM_DQ_EN（例如前述的PODTM_DQ0_EN、或PODTM_DQ1_EN……或PODTM_DQ7_EN）、第一操作碼MR5 OP[2:1]、第二操作碼MR34 OP[2:0]和第三非測試態控制信號；並在半導體記憶體30處於預設測試模式時，根據第二測試標誌信號PODTM_DQ_EN，基於第一操作碼MR5 OP[2:1]和第二操作碼MR34 OP[2:0]的其中之一輸出第三阻抗控制信號；或者，在半導體記憶體30並非處於預設測試模式時，基於第三非測試態控制信號輸出第三阻抗控制信號； 第二邏輯模組521，配置為接收第三阻抗控制信號、第四阻抗控制信號和第二校準信號ZQ2_CODE[N-1:0]；並對第三阻抗控制信號、第四阻抗控制信號和第二校準信號ZQ2_CODE[N-1:0]進行選擇和邏輯組合，輸出第二目標信號PU2_MAIN_CODE； 第三邏輯模組522，配置為接收第五阻抗控制信號和第三校準信號ZQ3_CODE[N-1:0]；並對第五阻抗控制信號和第三校準信號ZQ3_CODE[N-1:0]進行邏輯組合處理，輸出第三目標信號PD_MAIN_CODE； 第二驅動模組53，包括多個第二阻抗單元，配置為接收第二目標信號PU2_MAIN_CODE和第三目標信號PD_MAIN_CODE；並利用第二目標信號PU2_MAIN_CODE和第三目標信號PD_MAIN_CODE對多個第二阻抗單元進行控制，以控制對應的資料引腳320的阻抗。
需要說明的是，每一個資料引腳320均對應各自的第二驅動電路321，本發明實施例僅以一個第二驅動電路321為例進行解釋。
應理解，資料引腳320支援Write功能和Read功能，同時涉及位準上拉功能和位準下拉功能，因此第二驅動電路321中不僅存在控制位準上拉功能的第三阻抗控制信號和第四阻抗控制信號，還存在控制位準下拉功能的第五阻抗控制信號。
需要說明的是，第二校準信號ZQ2_CODE[N-1:0]用於校準上拉阻值，即第二校準信號ZQ2_CODE[N-1:0]用於將每個第二阻抗單元的上拉阻值校準到標準阻值。第三校準信號ZQ3_CODE[N-1:0]用於校準下拉阻值，即第三校準信號ZQ3_CODE[N-1:0]用於將每個第二阻抗單元的下拉阻值校準到標準阻值。
另外，由於第一校準信號ZQ1_CODE[N-1:0]和第二校準信號ZQ2_CODE[N-1:0]均用於校準上拉阻值，在部分實施例中，可認為第一阻抗單元和第二阻抗單元的偏差在誤差允許的範圍內，因此第一校準信號ZQ1_CODE[N-1:0]和第二校準信號ZQ2_CODE[N-1:0]可以是相同的信號。
還需要說明的是，對於第二驅動電路321來說，通過第二邏輯模組521將第三阻抗控制信號和第四阻抗控制信號之中的有效信號與第二校準信號ZQ2_CODE[N-1:0]進行組合，形成用於控制第二阻抗單元53的位準上拉功能的第二目標信號PU2_MAIN_CODE。該部分電路的電路結構和信號處理過程均可參照第一驅動電路311進行對應理解，在此不作贅述。除此之外，第二驅動電路321，還通過第三邏輯模組522將第五阻抗控制信號與第三校準信號ZQ3_CODE[N-1:0]進行組合，形成用於控制第二阻抗單元53的位準下拉功能的第三目標信號PD_MAIN_CODE。
在一些實施例中，如圖9所示，第二信號處理模組51可以包括： 第五解碼模組511，配置為接收第一操作碼MR5 OP[2:1]，並對第一操作碼MR5 OP[2:1]進行解碼，輸出第三解碼信號RONpu_CODE[M：0]； 第六解碼模組512，配置為接收第二操作碼MR34 OP[2:0]，並對第二操作碼MR34 OP[2:0]進行解碼，輸出第四解碼信號RTT_CODE[M:0]； 第四選擇模組513，配置為接收第二測試標誌信號PODTM_DQ_EN、第三解碼信號RONpu_CODE[M：0]和第四解碼信號RTT_CODE[M:0]；並根據第二測試標誌信號PODTM_DQ_EN，選擇第三解碼信號RONpu_CODE[M：0]和第四解碼信號RTT_CODE[M:0]的其中之一輸出第三測試態控制信號； 第五選擇模組514，配置為接收測試致能信號PODTM_EN、第三測試態控制信號和第三非測試態控制信號；並根據測試致能信號PODTM_EN，選擇第三測試態控制信號和第三非測試態控制信號的其中之一輸出第三阻抗控制信號；其中，測試致能信號PODTM_EN用於指示半導體記憶體30是否處於預設測試模式。
對於圖9所示的第二驅動電路321，根據第三非測試態控制信號和第四阻抗控制信號的定義不同，可以存在兩種具體的實施方式。
在一種實施例中，第三非測試態控制信號用於指示對應的資料引腳在終結狀態的阻抗，第四阻抗控制信號和第五阻抗控制信號共同用於指示對應的資料引腳在輸出驅動狀態的阻抗。也就是說，通過將資料引腳在PODTM模式中的信號控制策略合併到寫相關屬性的信號控制策略中，以實現PODTM模式的阻抗控制。
相應的，如圖10所示，第三阻抗控制信號用ODT_MUX[M:0]表示，第四阻抗控制信號用IMPpu_CODE[M：0]表示，第五阻抗控制信號用IMPpd_CODE[M：0]表示。特別地，相比於圖9，圖10中的第二驅動電路321還包括第三預處理模組54和第四預處理模組55，第三預處理模組44用於對第一操作碼MR5 OP[2:1]進行解碼得到第四阻抗控制信號IMPpu_CODE[M：0]，第四預處理模組55用於根據涉及RTT_WR的MR34[5:3]、涉及RTT_NOM_WR的MR35[2:0]、涉及RTT_NOM_RD的MR35[5:3]、涉及RTT_PARK的MR34[2:0]、涉及DQS_RTT_PARK的MR33[5:3]確定第三非測試態控制信號。另外，在後續說明中，如果半導體記憶體30處於PODTM模式，則測試致能信號PODTM_EN為邏輯“1”；若對應的資料引腳320為PODTM模式的測試物件，則對應的第一測試標誌信號PODTM_DQ_EN為邏輯“1”。
在這裡，圖10中的第二驅動電路321的基本工作原理與圖7中的第一驅動電路311的工作原理大致相同，可參照前述對圖7的說明進行對應理解，本發明實施例不作贅述。特別地，由於資料引腳320在正常工作模式中一般均處於致能狀態，DDR5 SPEC中並未設置用於控制資料引腳320致能與否的信號，因此圖10中的第二驅動電路321相較於圖7中的第一驅動電路311少一個選擇模組，另外圖10中的第二驅動電路321相較於圖7中的第一驅動電路311還多出了對位準下拉阻抗的控制部分，其信號處理原理請參見後續說明。
在另一種實施例中，第三非測試態控制信號和第五阻抗控制信號共同用於指示對應的資料引腳在輸出驅動狀態的阻抗，第四阻抗控制信號用於指示對應的資料引腳在終結狀態的阻抗。也就是說，通過將資料引腳在PODTM模式中的信號控制策略合併到讀相關屬性的信號控制策略中，以實現PODTM模式的阻抗控制。
相應的，如圖11所示，第三阻抗控制信號用IMPpu_CODE[M：0]表示，第四阻抗控制信號用ODT_CTRL[M:0]表示，第五阻抗控制信號用IMPpd_CODE[M：0]表示。特別地，相比於圖9，圖11中的半導體記憶體30也包括第三預處理模組54和第四預處理模組55。
在這裡，圖11中的第二驅動電路321與圖8中的第一驅動電路311的工作原理大致相同，可參照前述對圖8的說明進行對應理解，本發明實施例不作贅述。類似地，圖11中的第二驅動電路321相較於圖8中的第一驅動電路311少一個選擇模組，且圖11中的第二驅動電路321相較於圖8中的第一驅動電路311多出了對位準下拉阻抗的控制部分，其信號處理原理請參見後續說明。
以下結合圖10或圖11對第二驅動電路321中的信號處理過程進行說明。
在一些實施例中，第三解碼信號RONpu_CODE[M：0]、第四解碼信號RTT_CODE[M:0]、第三測試態控制信號、第三非測試態控制信號和第三阻抗控制信號均包括（M+1）位子信號，第四選擇模組513包括（M+1）個第四資料選擇器，第五選擇模組514包括（M+1）個第五資料選擇器；其中，一個第四資料選擇器的輸入端接收第三解碼信號RONpu_CODE[M：0]的一位子信號和第四解碼信號RTT_CODE[M:0]的一位子信號，一個第四資料選擇器的輸出端用於輸出第三測試態控制信號的一位子信號，所有的第四資料選擇器的控制端均接收第二測試標誌信號PODTM_DQ_EN；一個第五資料選擇器的輸入端接收第三測試態控制信號的一位子信號和第三非測試態控制信號的一位子信號，一個第五資料選擇器的輸出端用於輸出第三阻抗控制信號的一位子信號，所有的第五資料選擇器的控制端均接收測試致能信號PODTM_EN。
需要說明的是，第三測試態控制信號表示為第三測試態控制信號[M:0]，第三非測試態控制信號表示為第三非測試態控制信號[M:0]，第三阻抗控制信號表示為第三阻抗控制信號[M:0]。這樣，第1個第四資料選擇器分別接收RONpu_CODE[0]、RTT_CODE[0]和PODTM_DQ_EN，並根據PODTM_DQ_EN選擇RONpu_CODE[0]和RTT_CODE[0]的其中之一輸出第三測試態控制信號[0]，第1個第五資料選擇器分別接收第三測試態控制信號[0]、第三非測試態控制信號[0]和PODTM_EN，並根據PODTM_EN選擇第三測試態控制信號[0]和第三非測試態控制信號[0]的其中之一輸出第三阻抗控制信號[0]，其他可進行參照理解。
在一些實施例中，第四阻抗控制信號包括（M+1）位子信號，第二校準信號ZQ2_CODE[N-1:0]和第三校準信號ZQ3_CODE[N-1:0]均包括N位子信號，第二目標信號PU2_MAIN_CODE和第三目標信號PD_MAIN_CODE均包括A組子信號，且每組子信號均包括N位子信號。在這裡，第二驅動模組53包括A個第二阻抗單元，且每個第二阻抗單元用於接收第二目標信號PU2_MAIN_CODE中的一組子信號和第三目標信號PD_MAIN_CODE中的一組子信號。也就是說，第1個第二阻抗單元用於接收PU2_MAIN_CODE_1[N-1:0]和PD_MAIN_CODE_1[N-1:0]，第2個第二阻抗單元用於接收PU2_MAIN_CODE_2[N-1:0]和PD_MAIN_CODE_2[N-1:0]……第A個第二阻抗單元用於接收PU2_MAIN_CODE_A[N-1:0]和PD_MAIN_CODE_A[N-1:0]。
其中，第二邏輯模組521，具體配置為根據第三阻抗控制信號和第四阻抗控制信號，確定至少一個第二阻抗單元的位準上拉功能是否被啟用；以及在啟用第a個第二阻抗單元的位準上拉功能情況下，根據第二校準信號ZQ2_CODE[N-1:0]確定第二目標信號PU2_MAIN_CODE中的第a組子信號的位準狀態，以控制第a個第二阻抗單元的阻值為標準阻值；或者，在不啟用第a個第二阻抗單元的位準上拉功能的情況下，確定第二目標信號PU2_MAIN_CODE中的第a組子信號均處於第一位準狀態；第三邏輯模組522，具體配置為根據第五阻抗控制信號，確定至少一個第二阻抗單元的位準下拉功能是否被啟用；以及，在啟用第a個第二阻抗單元的位準下拉功能的情況下，根據第三校準信號ZQ3_CODE[N-1:0]確定第三目標信號PD_MAIN_CODE中的第a組子信號的位準狀態，以控制第a個第二阻抗單元的阻值為標準阻值；或者，在不啟用第a個第二阻抗單元的位準下拉功能的情況下，確定第三目標信號PD_MAIN_CODE中的第a組子信號均處於第二位準狀態。
需要說明的是，通過第二邏輯模組521將第三阻抗控制信號和第四阻抗控制信號之中的有效信號與第二校準信號ZQ2_CODE[N-1:0]進行組合，得到第二目標信號PU2_MAIN_CODE，進而控制第二阻抗單元的位準上拉功能。第二邏輯模組521與第一邏輯模組42的結構和功能大致相同，其工作原理可參見前述對第一邏輯模組42的說明，在此不作贅述。
第三邏輯模組533用於對第五阻抗控制信號IMPpd_CODE[M:0]與第三校準信號ZQ3_CODE[N-1:0]進行組合，得到第三目標信號PD_MAIN_CODE，進而控制第二阻抗單元的位準下拉功能。類似地，第五阻抗控制信號IMPpd_CODE[M:0]的一位子信號控制一個或者多個第二阻抗單元的位準下拉功能是否被啟用。在此基礎上，如果啟用某個第二阻抗單元功能的位準下拉功能，則利用第三校準信號ZQ3_CODE[N-1:0]將該第二阻抗單元的下拉阻值校準到標準阻值，從而執行位準下拉功能；反之，如果不啟用該第二阻抗單元的下拉功能，則利用處於第二位準狀態的固定信號斷開第二阻抗單元的相關電路。
在一些實施例中，每個第二阻抗單元均包括N個第三開關電晶體（例如圖10或者圖11中的第三開關電晶體531）、N個第四開關電晶體（例如圖10或者圖11中的第四開關電晶體532）和2N個第二電阻（例如圖10或者圖11中的第二電阻533），第a個第二阻抗單元中的第n個第三開關電晶體的控制端與第二目標信號中的第a組子信號中的第n個子信號連接，一個第三開關電晶體的第一端與一個第二電阻的第一端連接，一個第三開關電晶體的第二端與電源信號連接；第a個第二阻抗單元中第n個第四開關電晶體的控制端與第三目標信號中的第a組子信號中第n個子信號連接，一個第四開關電晶體的第一端與接地信號連接，一個第四開關電晶體的第二端與一個第二電阻的第一端連接，2N個第二電阻的第二端均與對應的資料引腳連接。
需要說明的是，在圖10或者圖11中，以第1個第二阻抗單元為例，第1個第二阻抗單元用於接收第二目標信號中的第一組子信號PU2_MAIN_CODE_1[N-1:0]和第三目標信號中的第一組子信號PD_MAIN_CODE_1[N-1:0]。其中，PU2_MAIN_CODE_1[N-1:0]包括PU2_MAIN_CODE_1[0]、PU2_MAIN_CODE_1[1]……PU2_MAIN_CODE_1[N-1]這些子信號，每一個子信號用於對應控制一個第三開關電晶體的工作狀態，以控制該第二阻抗單元以標準阻值執行位準上拉功能或者不執行位準上拉功能；PD_MAIN_CODE_1[N-1:0]包括PD_MAIN_CODE_1[0]、PD_MAIN_CODE_1[1]……PD_MAIN_CODE_1[N-1]這些子信號，每一個子信號用於對應控制一個第四開關電晶體的工作狀態，以控制該第二阻抗單元以標準阻值執行位準下拉功能或者不執行位準下拉功能。
另外，在圖10或者圖11中，第1個第二阻抗單元示出了3個第三開關電晶體（僅對一個第三開關電晶體531進行了標號）、3個第四開關電晶體（僅對一個第四開關電晶體532進行了標號）和6個第二電阻（僅對一個第二電阻533進行了標號），但實際場景中，第三開關電晶體/第四開關電晶體/第二電阻的數量均可以更多或者更少。
在一種可行的電路邏輯中，第一位準狀態為高位準狀態（邏輯“1”），第二位準狀態為低位準狀態（邏輯“0”）。高位準狀態是指使N型通道場效應電晶體導通或者使P型通道場效應電晶體不導通的位準值，低位準狀態是指使N型通道場效應電晶體不導通或者使P型通道場效應電晶體導通的位準值，第一固定位準信號中的子信號均為高位準信號，所述第二固定位準信號為低位準信號。在這裡，第一固定位準信號和第二固定位準信號的選取均是根據電路邏輯確定，第一固定位準信號可以為電源信號VDD，第二固定位準信號可以為接地信號VSS。
第一開關電晶體和第三開關電晶體均為P型通道場效應電晶體，第二開關電晶體和第四開關電晶體均為N型通道場效應電晶體；P型通道場效應電晶體的控制端為閘極，P型通道場效應電晶體的第二端為源極，P型通道場效應電晶體的第一端為汲極，N型通道場效應電晶體的控制端為閘極，N型通道場效應電晶體的第二端為汲極，N型通道場效應電晶體的第一端為源極；標準阻值均為240歐姆。
本發明實施例提供了一種半導體記憶體，由於第三操作碼和第四操作碼均能夠對資料遮罩引腳產生影響，為了避免電路錯誤，提供了以下阻抗控制策略：如果第四操作碼處於第一狀態，則結合第三操作碼的狀態確定資料遮罩引腳DM的阻抗，如果第四操作碼處於第二狀態，則直接確定資料遮罩引腳DM的阻抗。這樣，明確了DDR5中用於控制資料遮罩引腳致能與否的控制信號和PODTM中用於控制資料遮罩引腳是否為測試物件的控制信號的關係，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
在本發明的又一實施例中，參見圖12，其示出了本發明實施例提供的一種電子設備60的組成結構示意圖。如圖12所示，電子設備60可以包括前述實施例任一項所述的半導體記憶體30。
在本發明實施例中，半導體記憶體30可以為DRAM晶片。
進一步地，在一些實施例中，DRAM晶片符合DDR5記憶體規格。
本發明實施例主要涉及半導體記憶體對於資料遮罩引腳的阻抗控制方法和相關控制電路，針對於預設測試模式提供了資料遮罩引腳的阻抗控制策略，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
以上，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。
需要說明的是，在本發明中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。
本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。
本發明所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。
本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為準。 [工業實用性]
本發明實施例提供了一種控制方法、半導體記憶體和電子設備，針對於預設測試模式提供了資料遮罩引腳的阻抗控制策略，不僅能夠定義資料遮罩引腳在預設測試模式中的阻抗，而且明確了DDR5中用於控制資料遮罩引腳致能與否的控制信號和PODTM中用於控制資料遮罩引腳是否為測試物件的控制信號的關係，在預設測試模式下能夠測試資料遮罩引腳的阻抗，避免出現電路處理錯誤。
30:半導體記憶體 41、51:信號處理模組 42、521、522、533:邏輯模組 43、53:驅動模組 44、45、54、55:預處理模組 301、302、303:暫存器 304、305:解碼模組 310:資料遮罩引腳 311、321:驅動電路 320:資料引腳 411、412、511、512:解碼模組 413、414、415、513、514:選擇模組 431、432、531、532:開關電晶體 433、533:電阻 S101、S201、S202、S203:步驟 VDD:電源信號 VSS:接地信號
圖1為本發明實施例提供的一種控制方法的流程示意圖；
圖2為本發明實施例提供的另一種控制方法的流程示意圖；
圖3為本發明實施例提供的一種半導體記憶體的結構示意圖；
圖4為本發明實施例提供的另一種半導體記憶體的結構示意圖；
圖5為本發明實施例提供的第一解碼模組的結構示意圖；
圖6為本發明實施例提供的第一驅動電路的結構示意圖；
圖7為本發明實施例提供的第一驅動電路的詳細結構示意圖一；
圖8為本發明實施例提供的第一驅動電路的詳細結構示意圖二；
圖9為本發明實施例提供的第二驅動電路的結構示意圖；
圖10為本發明實施例提供的第二驅動電路的詳細結構示意圖一；
圖11為本發明實施例提供的第二驅動電路的詳細結構示意圖二；
圖12為本發明實施例提供的一種電子設備的組成結構示意圖。。
S101:步驟

Claims (16)

  1. 一種控制方法，應用於半導體記憶體，所述半導體記憶體包括資料遮罩引腳、且所述資料遮罩引腳用於接收寫入資料的輸入遮罩信號，所述方法包括： 在所述半導體記憶體處於預設測試模式時，若第一模式暫存器中的第四操作碼處於第一狀態，則根據第三模式暫存器中的第三操作碼，控制所述資料遮罩引腳的阻抗為第一值；或者， 若所述第一模式暫存器中的第四操作碼處於第二狀態，則控制所述資料遮罩引腳的阻抗為第二值； 其中，所述第四操作碼用於指示是否致能所述資料遮罩引腳，所述第三操作碼用於指示所述資料遮罩引腳是否為預設測試模式中的測試物件。
  2. 根據請求項1所述的控制方法，其中，所述第一值包括第一阻抗參數和第二阻抗參數，所述第一狀態指示致能所述資料遮罩引腳；所述根據第三模式暫存器中的第三操作碼，控制所述資料遮罩引腳的阻抗為第一值，包括： 若所述第三操作碼處於第三狀態，則通過第一模式暫存器中的第一操作碼控制所述資料遮罩引腳的阻抗為第一阻抗參數；所述第三狀態指示所述資料遮罩引腳為預設測試模式中的測試物件； 若所述第三操作碼處於第四狀態，則通過第二模式暫存器中的第二操作碼控制所述資料遮罩引腳的阻抗為第二阻抗參數；所述第四狀態指示所述資料遮罩引腳並非為預設測試模式中的測試物件； 其中，所述半導體記憶體還包括至少一個資料引腳，所述資料引腳用於接收或輸出資料，所述第一操作碼用於指示至少一個所述資料引腳在輸出驅動狀態時的阻抗為第一阻抗參數，所述第二操作碼用於指示至少一個所述資料引腳在終結狀態時的阻抗為第二阻抗參數。
  3. 根據請求項2所述的控制方法，其中，所述第二值包括高阻抗狀態，所述第二狀態指示不致能所述資料遮罩引腳；所述控制所述資料遮罩引腳的阻抗為第二值，包括： 通過第一固定位準信號控制所述資料遮罩引腳處於高阻抗狀態。
  4. 根據請求項3所述的控制方法，其中，所述方法還包括： 獲取所述第一模式暫存器存儲的第一操作碼和第四操作碼、所述第二模式暫存器存儲的第二操作碼以及所述第三模式暫存器存儲的第三操作碼； 對所述第三操作碼和所述第四操作碼分別進行解碼，得到第一測試標誌信號和致能控制信號； 在所述半導體記憶體處於預設測試模式時，在所述致能控制信號處於第一位準狀態的情況下，根據所述第一測試標誌信號的位準狀態，選擇所述第一操作碼或者所述第二操作碼控制所述資料遮罩引腳的阻抗；或者，在所述致能控制信號處於第二位準狀態的情況下，通過所述第一固定位準信號控制所述資料遮罩引腳處於高阻抗狀態； 其中，在所述第四操作碼處於第一狀態時，所述致能控制信號處於第一位準狀態；在所述第四操作碼處於第二狀態時，所述致能控制信號處於第二位準狀態；在所述第三操作碼處於第三狀態時，所述第一測試標誌信號處於第一位準狀態；在所述第三操作碼處於第四狀態時，所述第一測試標誌信號處於第二位準狀態。
  5. 根據請求項4所述的控制方法，其中，所述方法還包括： 確定第一非測試態控制信號和第二阻抗控制信號； 在所述半導體記憶體處於預設測試模式時，根據所述第一測試標誌信號的位準狀態和所述致能控制信號的位準狀態，基於所述第一固定位準信號、所述第一操作碼和所述第二操作碼的其中之一輸出第一阻抗控制信號；或者，在所述半導體記憶體並非處於預設測試模式時，基於所述第一非測試態控制信號，輸出所述第一阻抗控制信號； 根據所述半導體記憶體的工作狀態，選擇所述第一阻抗控制信號和所述第二阻抗控制信號之一控制所述資料遮罩引腳的阻抗； 其中，所述第一非測試態控制信號用於指示所述資料遮罩引腳在除預設測試狀態之外的阻抗，所述第二阻抗控制信號用於指示所述資料引腳在輸出驅動狀態的阻抗；或者，所述第一非測試態控制信號用於指示所述資料引腳在輸出驅動狀態的阻抗，所述第二阻抗控制信號用於指示所述資料遮罩引腳在除預設測試狀態之外的阻抗。
  6. 根據請求項4或5所述的控制方法，其中，所述預設測試模式是指PODTM模式，所述PODTM模式用於在封裝後測試所述資料遮罩引腳或者至少一個所述資料引腳的阻抗； 所述第一模式暫存器的標準編號均為5，所述第一操作碼是指第一模式暫存器中存儲的第2位元~第1位操作碼，所述第四操作碼是指所述第一模式暫存器中存儲的第5位元操作碼；所述第二模式暫存器的標準編號為34，所述第二操作碼是指第三模式暫存器中存儲的第2位元~第0位操作碼；所述第三模式暫存器的標準編號為61，所述第三操作碼是指第三模式暫存器中存儲的第4位元~第0位操作碼； 所述第一位準狀態為高位準狀態，所述第二位準狀態為低位準狀態。
  7. 一種半導體記憶體，所述半導體記憶體包括資料遮罩引腳、第一模式暫存器、第三模式暫存器和第一驅動電路，且所述第一驅動電路分別與所述第一模式暫存器、所述第三模式暫存器和所述資料遮罩引腳連接；其中， 所述資料遮罩引腳，配置為接收寫入資料的輸入遮罩信號； 所述第一驅動電路，配置為在所述半導體記憶體處於預設測試模式時，若所述第一模式暫存器中的第四操作碼處於第一狀態，則根據所述第三模式暫存器中的第三操作碼，控制所述資料遮罩引腳的阻抗為第一值；或者， 若所述第一模式暫存器中的第四操作碼處於第二狀態，則控制所述資料遮罩引腳的阻抗為第二值； 其中，所述第四操作碼用於指示是否致能所述資料遮罩引腳，所述第三操作碼用於指示所述資料遮罩引腳是否為預設測試模式中的測試物件。
  8. 根據請求項7所述的半導體記憶體，其中，所述半導體記憶體還包括第二模式暫存器，且所述第二模式暫存器與所述第一驅動電路連接；所述第一值包括第一阻抗參數和第二阻抗參數，所述第二值是指高阻抗狀態； 所述第一驅動電路，具體配置為在所述第四操作碼處於第一狀態且所述第三操作碼處於第三狀態的情況下，通過所述第一模式暫存器中的第一操作碼控制所述資料遮罩引腳的阻抗為第一阻抗參數；或者， 在所述第四操作碼處於第一狀態且所述第三操作碼處於第四狀態的情況下，通過所述第二模式暫存器中的第二操作碼控制所述資料遮罩引腳的阻抗為第二阻抗參數；或者， 在所述第四操作碼處於第二狀態的情況下，通過第一固定位準信號控制所述資料遮罩引腳處於高阻抗狀態； 其中，所述第一狀態指示致能所述資料遮罩引腳，所述第二狀態指示不致能所述資料遮罩引腳；所述第三狀態指示所述資料遮罩引腳為預設測試模式中的測試物件；所述第四狀態指示所述資料遮罩引腳並非為預設測試模式中的測試物件；所述半導體記憶體還包括至少一個資料引腳，所述資料引腳用於接收或輸出資料，所述第一操作碼用於指示至少一個所述資料引腳在輸出驅動狀態時的阻抗為第一阻抗參數，所述第二操作碼用於指示至少一個所述資料引腳在終結狀態時的阻抗為第二阻抗參數。
  9. 根據請求項8所述的半導體記憶體，其中，所述半導體記憶體還包括第一解碼模組和第二解碼模組；其中， 所述第一模式暫存器，配置為存儲並輸出第一操作碼和第四操作碼； 所述第二模式暫存器，配置為存儲並輸出第二操作碼； 所述第三模式暫存器，配置為存儲並輸出第三操作碼； 所述第一解碼模組，配置為接收所述第三操作碼，對所述第三操作碼進行解碼，輸出第一測試標誌信號； 所述第二解碼模組，配置為接收所述第四操作碼，對所述第四操作碼進行解碼，輸出致能控制信號； 所述第一驅動電路，配置為接收所述致能控制信號、所述第一測試標誌信號、所述第一固定位準信號、所述第一操作碼和所述第二操作碼；以及在所述半導體記憶體處於預設測試模式時，在所述致能控制信號處於第一位準狀態的情況下，根據所述第一測試標誌信號的位準狀態，基於所述第一操作碼或者所述第二操作碼控制所述資料遮罩引腳的阻抗；或者，在所述致能控制信號處於第二位準狀態的情況下，通過所述第一固定位準信號控制所述資料遮罩引腳處於高阻抗狀態； 其中，在所述第四操作碼處於第一狀態時，所述致能控制信號處於第一位準狀態；在所述第四操作碼處於第二狀態時，所述致能控制信號處於第二位準狀態，在所述第三操作碼處於第三狀態時，所述第一測試標誌信號處於第一位準狀態，在所述第三操作碼處於第四狀態時，所述第一測試標誌信號處於第二位準狀態。
  10. 根據請求項9所述的半導體記憶體，其中，所述半導體記憶體，還配置為確定第一非測試態控制信號、第二阻抗控制信號和第一校準信號；其中，所述第一校準信號用於校準上拉阻值；所述第一驅動電路包括： 第一信號處理模組，配置為接收所述第一測試標誌信號、所述致能控制信號、所述第一固定位準信號、所述第一操作碼、所述第二操作碼和所述第一非測試態控制信號；並在所述半導體記憶體處於預設測試模式時，根據所述第一測試標誌信號的位準狀態和所述致能控制信號的位準狀態，基於所述第一固定位準信號、所述第一操作碼和所述第二操作碼的其中之一輸出第一阻抗控制信號；或者，在所述半導體記憶體並非處於預設測試模式時，根據所述第一非測試態控制信號，輸出第一阻抗控制信號； 第一邏輯模組，配置為接收所述第一阻抗控制信號、所述第二阻抗控制信號和所述第一校準信號；並對所述第一阻抗控制信號、所述第二阻抗控制信號和所述第一校準信號進行選擇和邏輯組合，輸出第一目標信號； 第一驅動模組，包括多個第一阻抗單元，配置為接收所述第一目標信號，利用所述第一目標信號對多個所述第一阻抗單元進行控制，以控制所述資料遮罩引腳的阻抗； 其中，所述第一非測試態控制信號用於指示所述資料遮罩引腳在除預設測試狀態之外的阻抗，所述第二阻抗控制信號用於指示所述資料引腳在輸出驅動狀態的阻抗；或者，所述第一非測試態控制信號用於指示所述資料引腳在輸出驅動狀態的阻抗，所述第二阻抗控制信號用於指示所述資料遮罩引腳在除預設測試狀態之外的阻抗。
  11. 根據請求項10所述的半導體記憶體，其中，所述第一信號處理模組包括： 第三解碼模組，配置為接收所述第一操作碼，對所述第一操作碼進行解碼，輸出第一解碼信號； 第四解碼模組，配置為接收所述第二操作碼，對所述第二操作碼進行解碼，輸出第二解碼信號； 第一選擇模組，配置為接收所述第一測試標誌信號、所述第一解碼信號和所述第二解碼信號；並根據所述第一測試標誌信號的位準狀態，選擇所述第一解碼信號和所述第二解碼信號的其中之一輸出第一預選信號； 第二選擇模組，配置為接收所述致能控制信號、所述第一預選信號和第一固定位準信號；根據所述致能控制信號的位準狀態，選擇所述第一預選信號和所述第一固定位準信號的其中之一輸出第一測試態控制信號； 第三選擇模組，配置為接收測試致能信號、所述第一測試態控制信號和所述第一非測試態控制信號；並根據所述測試致能信號的位準狀態，選擇所述第一測試態控制信號和所述第一非測試態控制信號的其中之一輸出所述第一阻抗控制信號；其中，所述測試致能信號用於指示所述半導體記憶體是否處於預設測試模式。
  12. 根據請求項11所述的半導體記憶體，其中，所述第一解碼信號、所述第二解碼信號、所述第一預選信號、所述第一固定位準信號、所述第一測試態控制信號、所述第一非測試態控制信號和所述第一阻抗控制信號均包括（M+1）位子信號，所述第一選擇模組包括（M+1）個第一資料選擇器，所述第二選擇模組包括（M+1）個第二資料選擇器，所述第三選擇模組包括（M+1）個第三資料選擇器；其中， 一個所述第一資料選擇器的輸入端分別接收所述第一解碼信號的一位子信號和所述第二解碼信號的一位子信號，一個所述第一資料選擇器的輸出端用於輸出所述第一預選信號的一位子信號，所有的第一資料選擇器的控制端均接收所述第一測試標誌信號； 一個所述第二資料選擇器的輸入端接收所述第一預選信號的一位子信號和所述第一固定位準信號的一位子信號，一個所述第二資料選擇器的輸出端用於輸出所述第一測試態控制信號的一位子信號，所有的第二資料選擇器的控制端均接收所述致能控制信號； 一個所述第三資料選擇器的輸入端接收所述第一測試態控制信號的一位子信號和所述第一非測試態控制信號的一位子信號，一個所述第三資料選擇器的輸出端用於輸出所述第一阻抗控制信號的一位子信號，所有的第三資料選擇器的控制端均接收所述測試致能信號； 其中，M為正整數。
  13. 根據請求項12所述的半導體記憶體，其中，所述第二阻抗控制信號包括（M+1）位子信號，所述第一校準信號包括N位子信號，所述第一目標信號包括A組子信號，且每組子信號包括N位子信號；所述第一驅動模組包括A個第一阻抗單元，且每個所述第一阻抗單元接收所述第一目標信號中的一組子信號； 所述第一邏輯模組，具體配置為根據所述第一阻抗控制信號和所述第二阻抗控制信號，確定至少一個所述第一阻抗單元的位準上拉功能是否被啟用；以及， 在啟用第a個所述第一阻抗單元的位準上拉功能情況下，根據所述第一校準信號確定所述第一目標信號中的第a組子信號的位準狀態，以控制第a個所述第一阻抗單元的阻值為標準阻值；或者，在不啟用第a個所述第一阻抗單元的位準上拉功能情況下，確定所述第一目標信號中的第a組子信號均處於第一位準狀態； 其中，a、N、A均為整數，a小於或等於A，（M+1）小於或等於A。
  14. 根據請求項13所述的半導體記憶體，其中，每個所述第一阻抗單元均包括N個第一開關電晶體、N個第二開關電晶體和2N個第一電阻； 第a個所述第一阻抗單元中第n個第一開關電晶體的控制端與所述第一目標信號中的第a組子信號中的第n位子信號連接，一個所述第一開關電晶體的第一端與一個所述第一電阻的第一端連接，一個所述第一開關電晶體的第二端與一個電源信號連接； 一個所述第二開關電晶體的控制端與第二固定位準信號連接，一個所述第二開關電晶體的第一端與接地信號連接，一個所述第二開關電晶體的第二端與一個所述第一電阻的第一端連接，2N個所述第一電阻的第二端均與所述資料遮罩引腳連接； 其中，n為整數，且n小於或等於N。
  15. 根據請求項14所述的半導體記憶體，其中， 所述第一開關電晶體為P型通道場效應電晶體，所述第二開關電晶體為N型通道場效應電晶體；所述P型通道場效應電晶體的控制端為閘極，所述P型通道場效應電晶體的第二端為源極，所述P型通道場效應電晶體的第一端為汲極，所述N型通道場效應電晶體的控制端為閘極，所述N型通道場效應電晶體的第二端為汲極，所述N型通道場效應電晶體的第一端為源極； 所述第一位準狀態為高位準狀態，所述第二位準狀態為低位準狀態，所述第一固定位準信號中的子信號均為高位準信號，所述第二固定位準信號為低位準信號； 標準阻值均為240歐姆。
  16. 一種電子設備，所述電子設備包括如請求項7至15任一項所述的半導體記憶體。
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