KR20190017112A - 메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법 - Google Patents

메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법 Download PDF

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Abstract

메모리 모듈은 모듈 기판에 형성되는 외부 저항 및 상기 외부 저항에 공통으로 연결되는 복수의 메모리 장치들을 포함한다. 상기 복수의 메모리 장치들은 각각 임피던스 조정 커맨드의 수신과 관련된 제1 수신 패드 및 상기 임피던스 조정 커맨드의 송신과 관련된 제1 송신 패드를 구비하고, 상기 제1 수신 패드 및 상기 제1 송신 패드로 구성되는 링-토폴로지를 통하여 외부로부터 제공되는 상기 임피던스 조정 커맨드를 상기 복수의 메모리 장치들 중 마스터로 선택된 제1 메모리 장치로 전달하고, 상기 제1 메모리 장치는 상기 임피던스 조정 커맨드에 응답하여 출력 드라이버의 저항과 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압을 결정하는, 상기 제1 메모리 장치의 임피던스 조정 동작을 수행한 후, 상기 임피던스 조정 커맨드를 자신의 제1 송신 패드를 통하여 인접한 제2 메모리 장치에 전달한다.

Description

메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법{Memory module, memory system and method of calibrating impedance of multi-die in memory module}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법에 관한 것이다.
메모리 장치의 동작 속도가 증가함에 따라, 메모리 장치와 메모리 컨트롤러 사이에서 송수신되는 신호의 스윙 폭이 감소하고, 임피던스 부정합(impedance mismatch)에 따른 신호의 왜곡이 더욱 문제되고 있다. 이러한 신호 왜곡 문제를 해결하기 위해, 공정, 전압 및 온도(Process, Voltage and Temperature; PVT)의 변동에 무관하도록 메모리 장치의 출력 및/또는 종단 임피던스를 외부 저항을 이용하여 일정하게 조정하는 임피던스 조정 동작이 연구되고 있다. 상기와 같은 임피던스 조정 동작은 입출력 오프셋 제거 동작 또는 ZQ 캘리브레이션 동작으로 불릴 수 있다.
이에 따라, 본 발명의 일 목적은 임피던스 조정 동작의 오동작을 방지하여 성능을 향상시킬 수 있는 메모리 모듈을 제공하는데 있다.
본 발명의 일 목적은 상기 메모리 모듈을 포함하여 성능을 향상시킬 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 멀티-다이 메모리 모듈의 임피던스 조정 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 모듈은 모듈 기판에 형성되는 외부 저항 및 상기 외부 저항에 공통으로 연결되는 복수의 메모리 장치들을 포함한다. 상기 복수의 메모리 장치들은 각각 임피던스 조정 커맨드의 수신과 관련된 제1 수신 패드 및 상기 임피던스 조정 커맨드의 송신과 관련된 제1 송신 패드를 구비하고, 상기 제1 수신 패드 및 상기 제1 송신 패드로 구성되는 링-토폴로지를 통하여 외부로부터 제공되는 상기 임피던스 조정 커맨드를 상기 복수의 메모리 장치들 중 마스터로 선택된 제1 메모리 장치로 전달하고, 상기 제1 메모리 장치는 상기 임피던스 조정 커맨드에 응답하여 출력 드라이버의 저항과 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압을 결정하는, 상기 제1 메모리 장치의 임피던스 조정 동작을 수행한 후, 상기 임피던스 조정 커맨드를 자신의 제1 송신 패드를 통하여 인접한 제2 메모리 장치에 전달한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 메모리 모듈 및 상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 모듈은 모듈 기판에 형성되는 외부 저항 및 상기 외부 저항에 공통으로 연결되는 복수의 메모리 장치들을 포함한다. 상기 상기 복수의 메모리 장치들은 각각 임피던스 조정 커맨드의 수신과 관련된 제1 수신 패드 및 상기 임피던스 조정 커맨드의 송신과 관련된 제1 송신 패드를 구비하고, 상기 제1 수신 패드 및 상기 제1 송신 패드를 통한 링-토폴로지를 통하여 외부로부터 제공되는 상기 임피던스 조정 커맨드를 상기 복수의 메모리 장치들 중 마스터로 선택된 제1 메모리 장치로 전달하고, 상기 제1 메모리 장치는 상기 임피던스 조정 커맨드에 응답하여 출력 드라이버의 저항과 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압을 결정하는, 상기 제1 메모리 장치의 임피던스 조정 동작을 수행한 후, 상기 임피던스 조정 커맨드를 자신의 제1 송신 패드를 통하여 인접한 제2 메모리 장치에 전달한다.
모듈 기판에 형성되는 외부 저항 및 상기 외부 저항에 공통으로 연결되는 복수의 메모리 장치들을 포함하는 메모리 모듈의 멀티-다이 임피던스 조정 방법에서는 상기 복수의 메모리 장치들 중 제1 메모리 장치를 마스터로 선택하고, 상기 복수의 메모리 장치들 중 제2 메모리 장치가 임피던스 조정 커맨드를 수신하고, 상기 제1 메모리 장치와 상기 제2 메모리 장치의 일치 여부에 기초하여, 상기 메모리 장치들 각각이 구비하는 제1 수신 패드와 제1 송신 패드로 구성되는 링 토폴로지를 이용하여 상기 제1 메모리 장치부터 순차적으로 임피던스 조정 동작을 수행한다. 상기 제1 수신 패드는 상기 임피던스 조정 커맨드의 수신과 관련되고, 상기 제1 송신 패드는 상기 임피던스 조정 커맨드의 송신과 관련된다.
본 발명의 예시적인 실시예들에 따르면, 임피던스 조정 동작이 마스터로 선택된 제1 메모리 장치부터 순차적으로 수행되어, 임피던스 조정 동작이 중복되지 않아 메모리 모듈의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 모듈의 메모리 장치들에서 하나의 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 입출력 회로를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 4의 입출력 회로에서 출력 드라이버의 구성을 나타낸다.
도 6은 도 5에 도시된 데이터 출력 회로의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 임피던스 조정 회로의 구성을 나타내는 블록도이다.
도 8a는 본 발명의 실시예들에 따른 도 7의 임피던스 조정 회로에서 커맨드 컨트롤러를 나타내는 블록도이다.
도 8b는 임피던스 조정 커맨드의 구성을 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 7의 임피던스 조정 회로에서 조정 회로를 나타내는 블록도이다.
도 10과 도 11은 도 1의 메모리 모듈에서 메모리 장치들 중 하나를 마스터로 선택하는 예들을 나타낸다.
도 12는 도 1의 메모리 모듈에서 마스터로 선택된 메모리 장치에 임피던스 조정 커맨드가 수신되는 경우를 나타낸다.
도 13은 도 12의 메모리 모듈에서 임피던스 조정 동작이 순차적으로 수행되는 것을 나타낸다.
도 14는 도 1의 메모리 모듈에서 마스터로 선택되지 않은 메모리 장치에 임피던스 조정 커맨드가 수신되는 경우를 나타낸다.
도 15는 도 14의 메모리 모듈에서 임피던스 조정 동작이 순차적으로 수행되는 것을 나타낸다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 도 2의 메모리 장치의 임피던스 조정 방법을 나타내는 흐름도들이다.
도 17은 본 발명의 실시예들에 따른 멀티-다이 메모리 모듈의 임피던스 조정 방법을 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 임피던스 조정 회로를 포함하는 멀티칩 패키지를 나타낸다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(30) 및 메모리 모듈(100)을 포함할 수 있다. 메모리 모듈(100)은 복수의 메모리 장치들(201~20k, k는 3이상의 정수)을 포함할 수 있다. 본 명세서에서, 메모리 장치들(201~20k)은 각각 메모리 칩 또는 메모리 다이(die)로 호칭될 수 있다.
메모리 컨트롤러(Memory Controller; 30)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 CPU(central processing unit)와 메모리 장치들(201~20k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(30)는 상기 CPU의 요청에 따라 메모리 장치들(201~20k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(30)는 메모리 장치들(201~20k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(201~20k)의 동작을 제어한다.
메모리 컨트롤러(30)는 메모리 장치들(201~20k)에 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR), 데이터 스트로브 신호(DQS) 등의 제어 신호들과 데이터 신호(DQ)를 메모리 장치들(201~20k)로 전송하고, 메모리 장치들(201~20k) 각각으로부터 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)를 수신한다. 메모리 컨트롤러(30)는 독출 커맨드, 기입 커맨드 및 임피던스 조정 커맨드를 메모리 장치들(201~20k)로 전송할 수 있다. 메모리 장치들(201~20k) 각각은 독출 커맨드에 응답하여 독출 동작을 수행하고, 기입 명령에 응답하여 기입 동작을 수행하고, 임피던스 조정 커맨드에 응답하여 임피던스 조정 동작을 수행할 수 있다.
실시예에 있어서, 메모리 장치들(201~20k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
메모리 장치들(201~20k)은 모듈 기판(110)에 형성되는 외부 저항(RZQ)에 공통으로 연결될 수 있다. 외부 저항(RZQ)은 전원 전압(VDDQ)에 연결될 수 있다. 다른 실시예에서, 외부 저항(RZQ)은 접지 전압에 연결될 수 있다. 메모리 장치들(201~20k) 각각은 임피던스 조정 커맨드의 수신과 관련된 제1 수신 패드(ZRX) 및 임피던스 조정 커맨드의 송신과 관련된 제1 송신 패드(ZTX)를 구비할 수 있고, 메모리 장치들(201~20k)중 인접한 메모리 장치의 제1 송신 패드(ZTX)와 제1 수신 패드(ZRX)는 서로 연결되어 링 토폴로지를 형성할 수 있다.
메모리 장치들(201~20k)은 상기 링-토폴로지를 이용하여 메모리 장치들(201~20k) 중에서 마스터로 선택된 제1 메모리 장치에서 출력 드라이버의 저항값과 타겟 출력 전압 레벨을 결정하는 임피던스 조정 동작이 우선적으로 수행되도록 하고, 제1 메모리 장치에서 임피던스 조정 동작이 완료된 후, 상기 임피던스 조정 커맨드를 나머지 메모리 장치들로 순차적으로 전달(토스)하여 나머지 메모리 장치들(슬레이브들)에서 상응하는 임피던스 조정 동작이 수행되도록 할 수 있다. 따라서, 메모리 모듈(100)의 메모리 장치들(201~20k)에서는 순차적으로 전달되는 임피던스 조정 커맨드에 응답하여, 임피던스 조정 동작이 중복되지 않고 순차적으로 수행된다. 그러므로, 잘못된 출력 전압 레벨과 잘못된 저항이 설정되는 것을 방지하여 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 모듈의 메모리 장치들에서 하나의 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(201)는 커맨드/어드레스 입력 버퍼(210), 제어 로직 회로(220), 뱅크 제어 로직(230A~230D), 메모리 셀 어레이(240A-240D), 기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D), ECC 엔진들(260A~260D), 입출력 데이터 버퍼(270), 입출력 회로(300) 및 임피던스 조정 회로(400)를 포함한다.
메모리 셀 어레이(240A~240D)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 제1 내지 제4 뱅크 어레이들(240A~240D)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에는 메모리 셀들과 연결되는 워드라인들과 비트라인들을 선택하는 로우 디코더와 칼럼 디코더가 연결될 수 있다.
커맨드/어드레스 입력 버퍼(210)는 메모리 컨트롤러(30)로부터 수신되는 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 커맨드(CMD)와 어드레스(ADDR)는 동일한 단자들, 이른바 CA 패드들을 통하여 입력될 수 있다. CA 패드들을 통하여 커맨드(CMD)와 어드레스(ADDR)가 순차적으로 입력될 수 있다.
제어 로직 회로(220)는 커맨드/어드레스 입력 버퍼(210)를 통해 수신되는 커맨드(CMD)와 어드레스(ADDR)를 수신하여, 내부 커맨드(ICMD), 모드 레지스터 셋 신호(MRS)를 발생하고 어드레스 신호를 발생할 수 있다. 내부 커맨드(ICMD)는 내부 독출 커맨드, 내부 기입 커맨드를 포함할 수 있다. 어드레스 신호는 뱅크 어드레스 (BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함할 수 있다. 내부 커맨드(ICMD)와 어드레스 신호(BA/RA/CA)는 뱅크 제어 로직들(230A~230D)로 제공될 수 있다.
제어 로직 회로(220)는 커맨드 디코더(221) 및 모드 레지스터(222)를 포함할 수 있다. 커맨드 디코더(221)는 커맨드(CMD)를 디코딩하여 내부 커맨드(ICMD)를 생성할 수 있고, 모드 레지스터(222)는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 메모리 장치(201)의 동작 모드를 설정할 수 있다. 즉 모드 레지스터(222)는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 모드 레지스트 셋 신호(MRS)를 생성하고, 모드 레지스트 셋 신호(MRS)를 임피던스 조정 회로(400)에 제공할 수 있다. 모드 레지스트 셋 신호(MRS)는 임피던스 조정 커맨드(ZQ_CAL)를 포함할 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 어드레스(BA)에 상응하여 활성화될 수 있다. 활성화된 뱅크 제어 로직들(230A~230D)는 내부 커맨드(INT_CMD)와 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호에 응답하여, 활성화된 뱅크 제어 로직들(230A~230D)와 연결되는 제1 내지 제4 뱅크 어레이들(240A~240D)의 로우 디코더와 칼럼 디코더가 활성화될 수 있다.
제1 내지 제4 뱅크 어레이들(240A~240D)의 로우 디코더는 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드라인을 인에이블시킬 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D)의 칼럼 어드레스(CA)는 칼럼 어드레스 래치에 일시적으로 저장될 수 있다. 칼럼 어드레스 래치는 버스트 모드에서 칼럼 어드레스(CA)를 점진적으로 증가시킬 수 있다. 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CA)는 칼럼 디코더로 제공될 수 있다. 칼럼 디코더는 칼럼 어드레스(CA)를 디코딩하여 칼럼 어드레스(CA)에 상응하는 칼럼 선택 신호(CSL)를 활성화시킬 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 제어 신호에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D)와 연결되는 ECC 엔진들(260A~260D)의 동작을 제어하는 ECC 인코딩 신호(ENC)와 ECC 디코딩 신호(DEC)를 발생할 수 있다. 기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D)는 뱅크 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 출력되는 독출 데이터(DTA)를 감지 증폭하고, 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)를 전달할 수 있다.
ECC 엔진들(260A~260D)은 기입 동작 시, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 인코딩 신호(ENC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)에 대해 ECC 인코딩 동작을 수행하여 패리티 비트들을 생성할 수 있다. ECC 엔진들(260A~260D)은 독출 동작시, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 디코딩 신호(DEC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 독출되는 데이터(DTA)와 패리티 비트들을 이용하여 ECC 디코딩 동작을 수행하여 독출 데이터에 발생된 에러 비트를 검출/정정할 수 있다.
입출력 데이터 버퍼(270)는 제1 내지 제4 뱅크 어레이들(240A~240D)로/로부터 입출력되는 데이터(DTA)를 게이팅하는 회로들과 함께, 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들과 제1 내지 제4 뱅크 어레이들(240A~240D)에 데이터를 기입하기 위한 기입 데이터 래치들을 포함할 수 있다. 입출력 데이터 버퍼(270)는 독출 데이터 래치들을 통하여 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력되는 병렬 데이터 비트들을 직렬 데이터 비트들로 변환할 수 있다. 입출력 데이터 버퍼(270)는 기입 데이터 래치를 이용하여 직렬하게 수신되는 기입 데이터를 병렬 데이터 비트들로 변환할 수 있다.
입출력 회로(300)는 입출력 데이터 버퍼(270)에서 출력되는 직렬 데이터 비트들을 수신하고, 버스트 길이에 대응하는 데이터 비트들로 순차 배열하여 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들로 출력할 수 있다.
또한 입출력 회로(300)는 임피던스 조정 회로(400)로부터 제공되는 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 비트들을 구동하여 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압을 가지는 데이터 신호(DQ)를 데이터 입/출력 패드(301)를 통하여 메모리 컨트롤러(30)에 출력할 수 있다.
임피던스 조정 회로(400)는 ZQ 패드(또는 임피던스 패드, 401)를 통하여 외부 저항(RZQ)에 연결되고, 외부 저항(RZQ)은 전원 전압(VDDQ)에 연결될 수 있다. 다른 실시예에 있어서, 외부 저항(RZQ)은 접지 전압에 연결될 수도 있다. 또한 임피던스 조정 회로(400)는 제1 수신 패드(ZRX), 제1 송신 패드(ZTX) 및 선택 패드(SEL)에 연결될 수 있다. 임피던스 조정 회로(또는 ZQ 캘리브레이션 회로, 400)는 모드 레지스터 셋 신호(MRS)에 응답하여 임피던스 조정 구간 동안에 타겟 VOH 전압에 대한 풀업 제어 코드와 풀다운 제어 코드를 생성하고, 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 저장할 수 있다. 임피던스 조정 회로(400)는 메모리 장치(201)의 노멀 동작 동안에 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 입출력 회로(300)의 데이터 출력 회로에 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(240A)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(240A)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(240A)의 칼럼들(columns)이라고 정할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 입출력 회로를 나타낸다.
도 4를 참조하면, 입출력 회로(300)는 데이터 입력 회로(310) 및 데이터 출력 회로(320)를 포함할 수 있다. 데이터 출력 회로(320)는 프리-드라이버(330) 및 출력 드라이버(340)를 포함할 수 있다.
데이터 입력 회로(310)는 메모리 컨트롤러(30)부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)를 입출력 데이터 버퍼(270)에 제공할 수 있다. 데이터 출력 회로(310)는 입출력 데이터 버퍼(270)로부터의 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)를 메모리 컨트롤러(30)에 전송할 수 있다.
프리-드라이버(330)는 데이터(DTA)를 수신하고, 풀업 제어 코드(PUCD) 및 풀다운 제어 코드(PDCD)에 기초하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성하고, 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 출력 드라이버(340)에 제공할 수 있다. 예를 들어, 데이터(DTA)가 로직 하이 레벨인 경우, 프리-드라이버(330)는 풀업 제어 코드(PUCD)를 버퍼링하여 풀업 제어 코드(PUCD)와 동일한 풀업 구동 신호(PUDS)와 출력 드라이버(340)의 풀다운 드라이버(도 6의 343)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀다운 구동 신호(PDDS)를 생성할 수 있다. 예를 들어, 데이터(DTA)가 로직 로우 레벨인 경우, 프리-드라이버(330)는 풀다운 제어 코드(PDCD)를 버퍼링하여 풀다운 제어 코드(PDCD)와 동일한 풀다운 구동 신호(PDDS)와 출력 드라이버(340)의 풀업 드라이버(도 5의 341)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀업 구동 신호(PUDS)를 생성할 수 있다. 프리-드라이버(330)는 출력 드라이버(340)가 데이터 신호(DQ)를 출력할 때 풀업 드라이버(341)가 생성하는 전류와 풀다운 드라이버(343)가 갖는 저항값을 결정할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 4의 입출력 회로에서 출력 드라이버의 구성을 나타낸다.
도 5를 참조하면, 출력 드라이버(340)는 풀업 드라이버(341) 및 풀다운 드라이버(343)를 포함할 수 있다.
풀업 드라이버(341)는 전원 전압(VDDQ)과 출력 노드(ON1) 사이에 연결되는 제1 내지 제r(r은 2 이상의 자연수) 풀업 트랜지스터들(NU1~NUr)을 포함할 수 있다. 제1 내지 제r 풀업 트랜지스터들(NU1~NUr) 각각은 엔모스 트랜지스터로 구현될 수 있다. 풀다운 드라이버(343)는 출력 노드(ON1)와 접지 전압(VSS) 사이에 연결되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)을 포함할 수 있다. 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr) 각각도 엔모스 트랜지스터로 구현될 수 있다.
데이터(DTA)가 로직 하이 레벨인 경우, 풀업 드라이버(341)는 풀업 제어 코드(PUCD)에 해당하는 풀업 구동 신호(PUDS)를 수신하여 풀업 제어 코드(PUCD)에 따라 결정되는 전류를 생성할 수 있다. 풀다운 드라이버(343)에 포함되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)은 풀다운 구동 신호(PDDS)에 응답하여 모두 턴-오프될 수 있다.
이 때, 풀업 드라이버(341)가 생성하는 전류는 데이터 입출력 패드(또는 DQ 패드, 301)를 통하여 메모리 컨트롤러(30) 측의 온-다이 터미네이션 저항(즉, 오디티 저항, RODT_MC)으로 전송될 수 있다. 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 풀업 드라이버(341)가 생성하는 전류와 오디티 저항(RODT_MC)에 의하여 결정되며, 임피던스 조정 회로(400)가 생성하는 풀업 제어 코드(PUCD)의 의해 조절되는 VOH를 갖게 된다.
데이터(DTA)가 로직 로우 레벨일 때, 풀업 드라이버(341)에 포함되는 제1 내지 제r 풀업 트랜지스터들(NU1~NUr)은 풀업 구동 신호(PUDS)에 응답하여 모두 턴-오프될 수 있다. 풀다운 드라이버(343)는 풀다운 제어 코드(PDCD)에 해당하는 풀다운 구동 신호(PDDS)를 수신하여 풀다운 제어 코드(PDCD)에 따라 결정되는 저항값을 가질 수 있다.
이 때, 풀업 드라이버(341)가 생성하는 전류가 존재하지 않으므로, 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 접지 전압(VSS)과 동일한 출력 로우 레벨(output low level voltage, 이하 VOL)을 갖게 된다.
실시예에 따라, 특정한 풀업 구동 신호(PUDS)또는 특정한 풀다운 구동 신호(PDDS)에서 풀업 드라이버(341) 또는 풀다운 드라이버(343)가 갖는 전체의 저항값 즉, 터미네이션 저항값(RTT)은 변동될 수 있다. 이는 도 1의 메모리 모듈(100)이 메모리 슬롯에 몇개 꼽히는지 등의 구성에 따라 싱글 로딩(single loaging)/더블 로딩(double loading) 등의 구성이 가능하며, 상황에 맞도록 적절한 터미네이션 저항값(RTT)을 선택하기 위해서이다.
도 6은 도 5에 도시된 데이터 출력 회로의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 데이터 신호(DQ)는 데이터(DTA)에 따라 하이 레벨과 로우 레벨을 가질 수 있다. 데이터 신호(DQ)는 VOH와 VOL 사이에서 스윙하는 AC 형태의 신호이다.
메모리 컨트롤러(30)는 메모리 장치들(201~20k) 각각으로부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)의 VOH와 VOL을 결정하여 상기 VOH와 상기 VOL로부터 기준 전압(VREF)을 결정할 수 있다. 메모리 컨트롤러(30)는 데이터 신호(DQ)를 기준 전압(VREF)과 비교하여 수신된 데이터 값(0 또는 1)을 결정할 수 있다.
메모리 장치들(201~20k) 각각에 대해, 다양한 PVT(Process Voltage Temperature) 조건이 가해질 수 있다. 상기 PVT 조건은 웨이퍼 공정상 도핑(doping)의 불균형, 파워 공급시 전류가 여러 소자를 통과하는 동안의 전압 강하 및 신호가 통과하는 경로의 온도 조건을 포함할 수 있다. 다양한 PVT 조건에 따라 메모리 장치의 출력 측의 교류 온-저항(Ron AC)이 변화될 수 있다. 각 PVT 조건에 따라 달라지는 교류 온-저항(Ron AC)에 의해 데이터 신호(DQ)의 VOH가 달라질 수 있다. 또한 메모리 장치들(201~20k) 각각에 대해 동작 주파수가 변경될 수 있다. 동작 주파수가 변경되면 데이터 신호(DQ)의 VOH가 달라질 수 있다. 따라서 PVT 조건 및 동작 주파수에 따라 데이터 신호(DQ)가 최적의 VOH를 갖도록 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 생성하여 메모리 장치들(201~20k) 각각의 신호 무결성을 증가시킬 수 있다.
임피던스 조정 회로(400)는 모드 레지스터 셋 신호(MRS)에 응답하여 임피던스 조정 구간 동안에 타겟 VOH 전압에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 생성하고, 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 저장할 수 있다. 노멀 동작 구간에서 임피던스 조정 회로(400)는 타겟 VOH 전압에 대한 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 데이터 출력 회로(340)에 제공하고, 데이터 출력 회로(340)는 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)에 기초하여 데이터 신호(DQ)를 메모리 컨트롤러(30)로 전송할 수 있다. 모드 레지스터 셋 신호(MRS)는 메모리 컨트롤러(30)의 오디티 저항(RODT_MC)에 대한 정보 및 데이터 신호(DQ)의 VOH를 상승시킬지 또는 하강시킬지에 대한 정보를 포함할 수 있고, 임피던스 조정 커맨드(ZQ_CAL)를 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 임피던스 조정 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 임피던스 조정 회로(400)는 선택 패드(SEL)에 연결되는 감지기(403), 커맨드 컨트롤러(405), 조정 회로(420) 및 타겟 전압 생성기(480)를 포함할 수 있다.
감지기(403)는 선택 패드(SEL)에 연결되어, 상응하는 메모리 장치가 마스터로 선택되는 경우에는 제1 로직 레벨의 판정 신호(DS)를 커맨드 컨트롤러(405)에 제공하고, 마스터로 선택되지 않는 경우에는 제2 로직 레벨의 판정 신호(DS)를 커맨드 컨트롤러(405)에 제공할 수 있다. 선택 패드(SEL)는 마스터로 선택되는 경우, 접지 전압 또는 전원 전압에 연결될 수 있다.
커맨드 컨트롤러(405)는 제1 수신 패드(ZRX)와 제1 송신 패드(ZTX)에 연결되고, 제1 수신 패드(ZRX) 및 상응하는 커맨디 디코더(221) 중 하나로부터 임피던스 조정 커맨드(ZQ_CAL)를 수신한다. 조정 회로(420)는 ZQ 패드(401)를 통하여 외부 저항(RZQ)에 연결되고, 커맨드 컨트롤러(405)로부터의 조정 인에이블 신호(ZQEN)에 응답하여 임피던스 조정 동작을 수행하고, 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 출력 드라이버(340)에 제공하고, 임피던스 조정 동작의 완료를 나타내는 제1 및 제2 비교 신호들(CS1, CS2)을 커맨드 컨트롤러(405)에 제공할 수 있다. 타겟 전압 생성기(480)는 조정 인에이블 신호(ZQEN)에 응답하여 타겟 VOH 전압(VTG)을 생성하고, 타겟 전압(VTG)을 조정 회로(420)에 제공할 수 있다.
감지 신호(DS)가 메모리 장치(201)가 마스터로 선택되었음을 나타내고, 임피던스 조정 커맨드(ZQ_CAL)가 커맨드 디코더(221)로부터 수신된 경우에, 커맨드 컨트롤러(405)는 조정 인에이블 신호(ZQEN)를 제1 레벨로 활성화시켜 조정 회로(420)에 제공하고, 제1 및 제2 비교 신호들(CS1, CS2)이 임피던스 조정 동작의 완료를 나타내는 경우, 커맨드 컨트롤러(405)는 임피던스 조정 커맨드(ZQ_CAL)를 제1 송신 패드(ZTX)를 통하여 인접한 메모리 장치로 전달한다. 임피던스 조정 커맨드(ZQ_CAL)는 수신된 임피던스 조정 커맨드(ZQ_CAL)가 마스터를 경유하였는지 여부를 나타내는 태그 정보를 포함할 수 있다. 임피던스 조정 커맨드(ZQ_CAL)가 메모리 컨트롤러(30)로부터 수신되는 경우에 상기 태그 정보는 제2 로직 레벨일 수 있고, 마스터가 임피던스 조정 동작을 완료한 경우에 상기 태그 정보를 제1 로직 레벨로 변경시키고, 인접한 메모리 장치에 임피던스 조정 커맨드(ZQ_CAL)를 전달할 수 있다. 즉, 임피던스 조정 커맨드(ZQ_CAL)가 마스터를 경유하여 수신된 경우에, 상기 태그 정보는 제1 로직 레벨을 가질 수 있다.
감지 신호(DS)가 메모리 장치(201)가 마스터로 선택되지 않았음을 나타내고, 임피던스 조정 커맨드(ZQ_CAL)가 제1 수신 패드(ZRX)를 통하여 수신되고, 상기 태그 정보가 제1 로직 레벨인 경우에, 커맨드 컨트롤러(405)는 조정 인에이블 신호(ZQEN)를 제1 레벨로 활성화시켜 조정 회로(420)에 제공하고, 제1 및 제2 비교 신호들(CS1, CS2)이 임피던스 조정 동작의 완료를 나타내는 경우, 커맨드 컨트롤러(405)는 임피던스 조정 커맨드(ZQ_CAL)의 태그 정보를 제1 레벨로 유지하고, 임피던스 조정 커맨드(ZQ_CAL)를 제1 송신 패드(ZTX)를 통하여 인접한 메모리 장치로 전달한다.
감지 신호(DS)가 메모리 장치(201)가 마스터로 선택되지 않았음을 나타내고, 임피던스 조정 커맨드(ZQ_CAL)가 제1 수신 패드(ZRX) 또는 커맨드 디코더(221)를 통하여 수신되고, 상기 태그 정보가 제2 로직 레벨을 가지는 경우, 커맨드 컨트롤러(405)는 조정 인에이블 신호(ZQEN)를 제2 레벨로 비활성화시켜 조정 회로(420)에 제공하고, 임피던스 조정 커맨드(ZQ_CAL)를 제1 송신 패드(ZTX)를 통하여 인접한 메모리 장치로 전달한다.
도 8a은 본 발명의 실시예들에 따른 도 7의 임피던스 조정 회로에서 커맨드 컨트롤러를 나타내는 블록도이다.
도 8a을 참조하면, 커맨드 컨트롤러(405)는 경로 판정 로직(407), 신호 생성기(410) 및 상태 머신(415)을 포함한다.
경로 판정 로직(407)은 제1 수신 패드(ZRX) 및 커맨드 디코더(221) 중 하나로부터 임피던스 조정 커맨드(ZQ_CAL)를 수신하고, 임피던스 조정 커맨드(ZQ_CAL)의 수신 경로와 태그 정보를 나타내는 경로 정보 신호(PIS)를 신호 생성기(410)에 제공한다. 신호 생성기(410)는 판정 신호(DS) 및 정보 신호(PIS)에 응답하여 조정 인에이블 신호(ZQEN)의 로직 레벨을 결정하고, 조정 인에이블 신호(ZQEN)를 상태 머신(415)과 조정 회로(420)에 제공한다.
상태 머신(415)은 조정 인에이블 신호(ZQEN) 및 제1 및 제2 비교 신호들(CS1, CS2)의 천이에 기초하여 내부의 조정 마스크 신호(ZQMSK)의 논리 레벨을 결정한다. 신호 생성기(410)는 상태 머신(415)의 상태를 참조하여, 임피던스 조정 커맨드(ZQ_CAL)의 전달과 임피던스 조정 커맨드(ZQ_CAL)의 마스터 경유 여부를 나타내는 태그 정보를 제어하는 경로 제어 신호(PCS)를 경로 판정 로직(407)에 제공한다. 경로 판정 로직(407)은 경로 제어 신호(PCS)에 응답하여 임피던스 조정 커맨드(ZQ_CAL)의 태그 정보의 논리 레벨을 유지하거나 변경하고 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치에 전달할 수 있다.
도 8b는 임피던스 조정 커맨드의 구성을 나타낸다.
도 8b를 참조하면, 임피던스 조정 커맨드(ZQ_CAL)는 커맨드 정보(CMDI)와 관련된 커맨드 필드(416) 및 태그 정보(TI)와 관련된 태그 필드(418)를 포함할 수 있다. 커맨드 정보(CMDI)는 임피던스 조정 동작을 지시할 수 있다. 도 8a의 경로 판정 로직(407)은 경로 제어 신호(PCS)에 응답하여 임피던스 조정 커맨드(ZQ_CAL)의 태그 정보(TI)의 논리 레벨을 유지하거나 변경하여 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치에 전달할 수 있다. 실시예에 따라서, 태그 정보(TI)는 임피던스 조정 커맨드(ZQ_CAL)에 포함되는 것이 아니고, 임피던스 조정 커맨드(ZQ_CAL)와는 별도로 인접한 메모리 장치에 전달될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 7의 임피던스 조정 회로에서 조정 회로를 나타내는 블록도이다.
도 9를 참조하면, 조정 회로(420)는 풀업 드라이버(421), 제1 코드 생성기(430), 제1 코드 저장 회로(440), 풀다운 드라이버(451), 레플리카 풀다운 드라이버(453), 제2 코드 생성기(460) 및 제2 코드 저장 회로(470)를 포함할 수 있다.
풀업 드라이버(421)는 전원 전압(VDDQ)과 제1 노드(N11) 사이에 연결되고, 도 5의 풀업 드라이버(341)와 실질적으로 동일한 구성을 가질 수 있다. 레플리카 풀다운 드라이버(453)는 제1 노드(N11)와 접지 전압(VSS) 사이에 연결되고, 도 5의 풀다운 드라이버(343)와 실질적으로 동일한 구성을 가질 수 있다. 풀다운 드라이버(451)는 외부 저항(RZQ)에 연결되는 ZQ 패드(401)에 연결되는 제2 노드(N12)와 접지 전압(VSS) 사이에 연결되고, 도 5의 풀다운 드라이버(343)와 실질적으로 동일한 구성을 가질 수 있다.
제1 코드 생성기(430)는 타겟 VOH 전압(VTG)과 제1 노드(N11)의 전압, 즉 풀업 전압(VPU)을 비교한 결과에 따른 풀업 제어 코드(PUCD)를 생성할 수 있다. 제1 코드 생성기(430)는 제1 비교기(431) 및 제1 카운터(433)를 포함할 수 있다.
제1 비교기(431)는 조정 인에이블 신호(ZQEN)에 응답하여 타겟 VOH 전압(VTG)과 풀업 전압(VPU)을 비교하여 제1 비교 신호(CS11)를 생성하고, 제1 비교 신호(CS11)를 제1 카운터(433), 제1 코드 저장 회로(440) 및 상태 머신(415)에 제공할 수 있다. 제1 카운터(433)는 제1 비교 신호(CS11)에 응답하여 카운팅 동작을 수행하여 풀업 제어 코드(PUCD)를 생성하는데, 제1 비교 신호(CS11)의 로직 레벨이 천이될 때까지 풀업 제어 코드(PUCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 제1 카운터(433)는 풀업 제어 코드(PUCD)를 풀업 드라이버(421)와 제1 코드 저장 회로(440)에 제공할 수 있다.
풀업 드라이버(420)는 풀업 제어 코드(PUCD)에 응답하여 풀업 임피던스를 조절할 수 있다. 풀업 제어 코드(PUCD)는 타겟 VOH 전압(VTG)과 풀업 전압(VPU)이 동일해 질 때까지 변경될 수 있다.
제1 코드 저장 회로(440)는 제1 비교 신호(CS11)의 로직 레벨이 천이되는 때의 풀업 제어 코드(PUCD)를 저장할 수 있다. 즉 제1 코드 저장 회로(440)는 타겟 VOH 전압(VTG)과 풀업 전압(VPU)이 동일해 질 때의 풀업 제어 코드(PUCD)를 저장할 수 있다.
제2 코드 생성기(460)는 타겟 VOH 전압(VTG)과 제2 노드(N12)의 전압, 즉 풀다운 전압(VPD)을 비교한 결과에 따른 풀다운 제어 코드(PDCD)를 생성할 수 있다. 제2 코드 생성기(460)는 제2 비교기(461) 및 제2 카운터(463)를 포함할 수 있다. 제2 비교기(461)는 임피던스 인에이블 신호(ZQEN)에 응답하여 활성화되고 타겟 VOH 전압(VTG)과 풀다운 전압(VPD)을 비교하여 제2 비교 신호(CS12)를 생성하고, 제2 비교 신호(CS12)를 제2 카운터(463), 제2 코드 저장 회로(470) 및 상태 머신(415)에 제공할 수 있다. 제2 카운터(463)는 제2 비교 신호(CS12)에 응답하여 카운팅 동작을 수행하여 풀다운 제어 코드(PDCD)를 생성하는데, 제2 비교 신호(CS12)의 로직 레벨이 천이될 때까지 풀다운 제어 코드(PDCD)를 증가시키거나 감소시키는 카운팅 동작을 수행할 수 있다. 제2 카운터(463)는 풀다운 제어 코드(PDCD)를 풀다운 드라이버(451), 레플리카 풀다운 드라이버(453) 및 제2 코드 저장 회로(470)에 제공할 수 있다.
풀다운 드라이버(451)는 풀다운 제어 코드(PDCD)에 응답하여 풀다운 임피던스를 조절할 수 있다. 레플리카 풀다운 드라이버(453)도 풀다운 제어 코드(PDCD)에 응답하여 풀다운 임피던스를 조절할 수 있다. 풀다운 제어 코드(PDCD)는 타겟 VOH 전압(VTG)과 풀다운 전압(VPD)이 동일해 질 때까지 변경될 수 있다. 제2 코드 저장 회로(470)는 제2 비교 신호(CS12)의 로직 레벨이 천이되는 때의 풀다운 제어 코드(PDCD)를 저장할 수 있다. 즉 제2 코드 저장 회로(470)는 타겟 VOH 전압(VTG)과 풀다운 전압(VPD)이 동일해 질 때의 풀다운 제어 코드(PDCD)를 저장할 수 있다.
도 9의 조정 회로(420)는 제1 및 제2 비교 신호들(CS1, CS2)을 상태 머신(415)에 제공하고, 상태 머신(415)은 제1 및 제2 비교 신호들(CS1, CS2)의 천이를 감지하여 임피던스 조정 동작이 완료되었음을 파악할 수 있다.
도 10과 도 11은 도 1의 메모리 모듈에서 메모리 장치들 중 하나를 마스터로 선택하는 예들을 나타낸다.
도 10과 도 11에서는 k가 8인 경우를 가정한다.
도 10을 참조하면, 메모리 장치(201)의 선택 패드(SEL)를 접지 전압(VSS)에 연결하고, 나머지 메모리 장치들(202~208) 각각의 선택 패드(SEL)를 플로팅시켜서 메모리 장치(201)를 마스터로 선택할 수 있다.
도 11을 참조하면, 메모리 장치(201)의 선택 패드(SEL)를 플로팅시키고, 나머지 메모리 장치들(202~208) 각각의 선택 패드(SEL)를 접지 전압(VSS)에 연결시켜서 메모리 장치(201)를 마스터로 선택할 수 있다.
도 10과 도 11에서 접지 전압(VSS) 대신에 전원 전압(VDDQ)이 사용될 수 있다.
도 12는 도 1의 메모리 모듈에서 마스터로 선택된 메모리 장치에 임피던스 조정 커맨드가 수신되는 경우를 나타내고, 도 13은 도 12의 메모리 모듈에서 임피던스 조정 동작이 순차적으로 수행되는 것을 나타낸다.
도 12 및 도 13을 참조하면, 메모리 모듈(100)의 메모리 장치들(201~208) 중 메모리 장치(201)가 선택 패드(SEL)를 접지 전압(VSS)에 연결하여 마스터로 선택된다. 마스터로 선택된 메모리 장치(201)에 메모리 컨트롤러(30)로부터 임피던스 조정 커맨드(ZQ_CAL)가 입력되고, 마스터로 선택된 메모리 장치(201)는 임피던스 조정 커맨드(ZQ_CAL)에 응답하여 상술한 임피던스 조정 동작(CAL_OP)을 수행하고, 임피던스 조정 동작의 완료 후에 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치(202)에 전달한다. 메모리 장치(202)도 상술한 임피던스 조정 동작(CAL_OP)을 수행하고, 임피던스 조정 동작의 완료 후에 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치(203)에 전달한다. 이러한 과정이 반복되어, 도 12의 메모리 모듈(100)에서는 마스터로 선택된 메모리 장치(201)로부터 메모리 장치(208) 순으로 임피던스 조정 동작이 순차적으로 수행되고, 임피던스 조정 동작이 서로 중복되지 않는다.
도 14는 도 1의 메모리 모듈에서 마스터로 선택되지 않은 메모리 장치에 임피던스 조정 커맨드가 수신되는 경우를 나타내고, 도 15는 도 14의 메모리 모듈에서 임피던스 조정 동작이 순차적으로 수행되는 것을 나타낸다.
도 14 및 도 15를 참조하면, 메모리 모듈(100)의 메모리 장치들(201~208) 중 메모리 장치(201)가 선택 패드(SEL)를 접지 전압(VSS)에 연결하여 마스터로 선택된다. 마스터로 선택되지 않은 메모리 장치(207)에 메모리 컨트롤러(30)로부터 임피던스 조정 커맨드(ZQ_CAL)가 입력(511)되고, 메모리 장치들(207, 208)을 순차적으로 통과하여 마스터로 선택된 메모리 장치(201)에 임피던스 조정 커맨드(ZQ_CAL)가 전달된다(512). 이후에, 도 13을 참조하여 설명한 바와 같이 도 14의 메모리 모듈(100)에서는 마스터로 선택된 메모리 장치(201)로부터 메모리 장치(208) 순으로 임피던스 조정 동작이 순차적으로 수행되고, 임피던스 조정 동작이 서로 중복되지 않는다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 도 2의 메모리 장치의 임피던스 조정 방법을 나타내는 흐름도들이다.
도 2 내지 도 16b를 참조하면, 커맨드 컨트롤러(405)가 임피던스 조정 커맨드(ZQ_CAL)를 수신한다(S710). 커맨드 컨트롤러(405)는 판정 신호(DS)에 기초하여 상응하는 메모리 장치가 마스터로 선택되었는지 여부를 판단한다(S712). 상응하는 메모리 장치가 마스터로 선택된 경우(S712에서 YES), 커맨드 컨트롤러(405)는 내부의 상태 머신(415)의 조정 마스크 신호(ZQMSK)가 로우 레벨인지 여부를 판단한다(S714). 조정 마스크 신호(ZQMSK)가 로우 레벨인 경우는 상응하는 메모리 장치에 임피던스 조정 커맨드(ZQ_CAL)가 수신되지 않아 임피던스 조정 동작이 수행되지 않았음을 나타낸다. 조정 마스크 신호(ZQMSK)가 하이 레벨인 경우(S714에서 NO), 커맨드 컨트롤러(405)는 임피던스 조정 커맨드(ZQ_CAL)의 태그 정보를 참조하여, 임피던스 조정 커맨드(ZQ_CAL)가 마스터 메모리 장치를 경유하여 제공되었는지 여부를 판단한다(S730).
임피던스 조정 커맨드(ZQ_CAL)가 마스터 메모리 장치를 경유하여 제공된 경우(S730에서 YES), 이는 임피던스 조정 커맨드(ZQ_CAL)가 마스터 메모리 장치를 경유하여 인접한 슬레이브 메모리 장치로부터 제공되었고, 임피던스 조정 동작이 메모리 장치들(201~208) 모두에서 완료되었음을 나타내므로, 임피던스 조정 시퀀스를 종료시킨다(S734). 임피던스 조정 커맨드(ZQ_CAL)가 마스터 메모리 장치를 경유하지 않은 경우(S730에서 YES), 이미 임피던스 조정 커맨드(ZQ_CAL)가 수신된 경우이므로 무시한다(S732).
조정 마스크 신호(ZQMSK)가 로우 레벨인 경우(S714에서 YES), 커맨드 컨트롤러(405)는 상태 머신(415)의 조정 마스크 신호(ZQMSK)를 하이 레벨로 전환시키고, 조정 인에이블 신호(ZQEN)를 제1 레벨로 활성화하여 조정 회로(420)에 제공한다(S716). 조정 회로(420)는 활성화된 조정 인에이블 신호(ZQEN)에 응답하여 임피던스 조정 동작(ZQ_OP)을 수행한다(S718). 상태 머신(415)은 제1 및 제2 비교 신호들(CS1, CS2)의 천이에 기초하여 상응하는 메모리 장치에서 임피던스 조정 동작이 완료되었는지 여부를 판단한다(S720).
상응하는 메모리 장치에서 임피던스 조정 동작이 완료되지 않았으면(S720에서 NO), 단계(S718)로 복귀한다. 상응하는 메모리 장치에서 임피던스 조정 동작이 완료되면(S720에서 YES), 커맨드 컨트롤러(410)는 상태 머신(415)의 조정 마스크 신호(ZQMSK)를 하이 레벨로 유지시키고, 조정 인에이블 신호(ZQEN)를 제2 레벨로 비활성화시킨다.
커맨드 컨트롤러(405)는 하이 레벨의 조정 마스크 신호(ZQMSK)와 비활성화된 조정 인에이블 신호(ZQEN)에 응답하여 임피던스 조정 커맨드(ZQ_CAL)의 태그 정보를 제1 레벨로 변경하고, 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치에 전달한다(S724). 이후에 마스터인 메모리 장치에서 임피던스 조정 동작이 완료된다(S726).
상응하는 메모리 장치가 마스터로 선택되지 않은 경우(S712에서 NO), 커맨드 컨트롤러(405)는 임피던스 조정 커맨드(ZQ_CAL)의 태그 정보를 참조하여, 임피던스 조정 커맨드(ZQ_CAL)가 마스터 메모리 장치를 경유하였는지 여부를 판단한다(S740). 임피던스 조정 커맨드(ZQ_CAL)가 마스터 메모리 장치를 경유하지 않은 경우(S740에서 NO), 커맨드 컨트롤러(405)는 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치에 전달한다(S760).
임피던스 조정 커맨드(ZQ_CAL)가 마스터 메모리 장치를 경유한 경우(S740에서 YES), 커맨드 컨트롤러(405)는 내부의 상태 머신(415)의 조정 마스크 신호(ZQMSK)가 로우 레벨인지 여부를 판단한다(S742). 조정 마스크 신호(ZQMSK)가 하이 레벨인 경우(S742에서 NO) 상응하는 메모리 장치가 이미 임피던스 조정 커맨드(ZQ_CAL)를 수신하여 임피던스 조정 동작이 수행되었거나 수행되고 있음을 나타내므로, 커맨드를 무시한다(S744).
조정 마스크 신호(ZQMSK)가 로우 레벨인 경우(S742에서 YES), 커맨드 컨트롤러(405)는 상태 머신(415)의 조정 마스크 신호(ZQMSK)를 하이 레벨로 전환시키고, 조정 인에이블 신호(ZQEN)를 제1 레벨로 활성화하여 조정 회로(420)에 제공한다(S746). 조정 회로(420)는 활성화된 조정 인에이블 신호(ZQEN)에 응답하여 임피던스 조정 동작(ZQ_OP)을 수행한다(S748). 상태 머신(415)은 제1 및 제2 비교 신호들(CS1, CS2)의 천이에 기초하여 상응하는 메모리 장치에서 임피던스 조정 동작이 완료되었는지 여부를 판단한다(S750).
상응하는 메모리 장치에서 임피던스 조정 동작이 완료되지 않았으면(S750에서 NO), 단계(S748)로 복귀한다. 상응하는 메모리 장치에서 임피던스 조정 동작이 완료되면(S750에서 YES), 커맨드 컨트롤러(410)는 상태 머신(415)의 조정 마스크 신호(ZQMSK)를 로우 레벨로 전환시키고, 조정 인에이블 신호(ZQEN)를 제2 레벨로 비활성화시킨다(S752).
커맨드 컨트롤러(410)는 로우 레벨의 조정 마스크 신호(ZQMSK)와 비활성화된 조정 인에이블 신호(ZQEN)에 응답하여 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치에 전달한다(S760). 이후에 슬레이브인 메모리 장치들에서 임피던스 조정 동작이 완료된다(S754).
상술한 바와 같이, 본 발명의 실시예들에 따른 메모리 모듈에서는 메모리 장치들 중 임피던스 조정 커맨드를 수신하는 메모리 장치가 마스터냐 슬레이브냐의 여부에 관계없이 임피던스 조정 커맨드를 마스터 메모리 장치에 전달하고, 상기 마스터 메모리 장치부터 순차적으로 임피던스 조정 동작을 수행하고, 임피던스 조정 동작이 완료된 후에, 임피던스 조정 커맨드를 인접한 메모리 장치에 전달한다. 따라서, 임피던스 조정 동작이 복수의 메모리 장치들에서 중복되지 않고, 순차적으로 수행됨으로써 메모리 모듈의 성능을 높일 수 있다.
도 17은 본 발명의 실시예들에 따른 멀티-다이 메모리 모듈의 임피던스 조정 방법을 나타내는 흐름도이다.
도 1 내지 도 17을 참조하면, 모듈 기판(110) 상에 형성되는 외부 저항(RZQ) 및 외부 저항(RZQ)에 공통으로 연결되는 복수의 메모리 장치들(201~20k)을 포함하는 메모리 모듈(100)의 멀티-다이 임피던스 조정 방법에서는 상기 복수의 메모리 장치들(201~20k) 중 제1 메모리 장치(예를 들어, 메모리 장치(201))를 마스터로 선택한다(S610). 제1 메모리 장치의 선택 패드(SEL)를 접지 전압(VSS)에 연결하여 제1 메모리 장치를 마스터로 선택할 수 있다.
복수의 메모리 장치들(201~20k)들 중 제2 메모리 장치(예를 들어, 메모리 장치들(201~20k)들 중 하나)가 메모리 컨트롤러(30)로부터 임피던스 조정 커맨드(ZQ_CAL)를 수신한다(S620). 상기 제1 메모리 장치와 상기 제2 메모리 장치의 일치 여부에 기초하여, 상기 메모리 장치들 각각이 구비하는 제1 수신 패드(ZRX)와 제1 송신 패드(ZTX)로 구성되는 링 토폴로지를 이용하여 상기 제1 메모리 장치부터 순차적으로 임피던스 조정 동작을 수행한다(S630, S640, S650, S660). 제1 수신 패드(ZRX)는 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치로부터 수신하는 것과 관련되고, 제1 송신 패드(ZTX)는 임피던스 조정 커맨드(ZQ_CAL)를 인접한 메모리 장치로 전송하는 것과 관련된다.
상기 제1 메모리 장치부터 순차적으로 임피던스 조정 동작을 수행하기 위하여, 상기 제1 메모리 장치와 상기 제2 메모리 장치의 일치 여부를 판단한다(S630). 즉 마스터로 선택된 제1 메모리 장치가 수신된 임피던스 조정 커맨드(ZQ_CAL)가 상응하는 커맨드 디코더로부터 제공되었는지 또는 자신의 제1 수신 패드(ZRX)를 통하여 제공되었는지 여부를 판단한다.
상기 제1 메모리 장치와 상기 제2 메모리 장치가 일치하는 경우(S630에서 YES), 상기 제1 메모리 장치에서 임피던스 조정 커맨드(ZQ_CAL)에 응답하여 임피던스 조정 동작을 수행하고(S640), 임피던스 조정 동작이 완료된 경우, 인접한 메모리 장치에 피던스 조정 커맨드(ZQ_CAL)를 전달한다. 나머지 메모리 장치들 각각이 상기 제1 메모리 장치 또는 인접하는 메모리 장치로부터 상기 제1 수신 패드(ZRX)를 통하여 상기 임피던스 조정 커맨드(ZQ_CAL)를 순차적으로 전달받아, 각각에서 임피던스 조정 커맨드에 응답하여 상응하는 임피던스 조정 동작을 순차적으로 수행한다(S650).
상기 제1 메모리 장치와 상기 제2 메모리 장치가 일치하지 않는 경우(S630에서 NO), 상기 제2 메모리 장치에서 상기 링 토폴로지를 통하여 상기 임피던스 조정 커맨드를 상기 제1 메모리 장치에 전달한다(S660). 이후에 단계들(S640, S650)이 순차적으로 수행된다.
따라서 상술한 바와 같이, 임피던스 조정 동작이 마스터로 선택된 제1 메모리 장치부터 순차적으로 수행되어, 메모리 모듈(100)의 성능을 향상시킬 수 있다.
도 18은 본 발명의 실시예들에 따른 임피던스 조정 회로를 포함하는 멀티칩 패키지를 나타낸다.
멀티 칩 패키지는 복수개의 반도체 칩들이나 다양한 종류의 반도체 칩들을 스택하여 하나의 패키지로 구현하는 반도체 패키지이다.
도 18을 참조하면, 멀티칩 패키지(800)는 스택된 메모리 레이어들(810, 820, 830, 840)의 하단부에 메모리 버퍼(802)를 포함할 수 있다. 메모리 레이어들(810, 820, 830, 840)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 메모리 레이어(810, 820, 830, 840) 각각은 2 채널들(811~812, 821~822, 831~832, 841~842)로 구성될 수 있다. 각각의 채널(811, 812, 821, 822, 831, 832, 841, 842)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked).
본 실시예에서, 반도체 장치(800)는 4개의 메모리 레이어들(810, 820, 830, 840)이 스택되어 8개 채널들로 구성되는 예를 제공한다. 실시예에 따라, 반도체 장치(800)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다. 실시예에 따라, 메모리 레이어(810, 820, 830, 840) 각각은 1 또는 4 채널들로 구성될 수 있다. 실시예에 따라, 하나의 채널(single channel)은 다수개의 메모리 레이어들(810, 820, 830, 840)에 분산될 수 있다.
메모리 버퍼(802)는 메모리 컨트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(810, 820, 830, 840)에 제공하는 신호 분배 기능을 제공할 수 있다. 메모리 버퍼(802)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 컨트롤러는 메모리 버퍼(802)의 로드(load)만을 구동함으로써 메모리 레이어들(810, 820, 830, 840)과 인터페이스할 수 있다.
메모리 버퍼(802)와 메모리 레이어들(810, 820, 830, 840)은 관통 실리콘 비아들(TSVs)를 통해 신호를 서로 송수신할 수 있다. 메모리 버퍼(802)는 반도체 장치(800)의 외면에 형성된 도전 수단, 예컨대, 솔더볼들을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
메모리 버퍼(802)는 솔더볼들 중 ZQ 솔더볼(804)을 이용하여 임피던스 조정 동작을 수행할 수 있다. 메모리 버퍼(802)는 사ZQ 솔더볼(804)과 연결되는 임피던스 조정 회로(400)를 포함할 수 있다. 임피던스 조정 회로(400)는 솔더볼(804)에 연결되고 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 생성하는 조정 회로(420)와 상기 조정 회로(420)를 제어하는 커맨드 컨트롤러(405)를 포함할 수 있다. 조정 회로(420) 솔더볼(804)에 연결되는 외부 저항에 기초하여 풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)를 생성하고, 커맨드 컨트롤러(405)는 임피던스 조정 커맨드에 기초하여 조정 회로(420)를 제어하는 조정 인에이블 신호(ZQEN)를 생성할 수 있다.
풀업 제어 코드(PUCD)와 풀다운 제어 코드(PDCD)는 관통 실리콘 비아들(TSVs)을 통해 메모리 레이어들(810, 820, 830, 840)의 채널들(811, 812, 821, 822, 831, 832, 841, 842)로 제공될 수 있다. 메모리 레이어들(810, 820, 830, 840)의 채널들(811, 812, 821, 822, 831, 832, 841, 842)은 데이터 입출력 패드(P)와 연결되는 출력 드라이버(340)를 포함할 수 있다. 실시예에 따라, 데이터 입출력 패드(P)와 연결되는 출력 드라이버(120)는 메모리 버퍼(802)의 I/O 회로부에 배치될 수 있다. 출력 드라이버(340)는 풀업 제어 코드(PUCD)에 응답하여 데이터 입출력 패드(P)를 풀-업 터미네이션시키는 풀-업 드라이버(341)와 풀다운 제어 코드(PDCD)에 응답하여 데이터 입출력 패드(P)를 풀-다운 터미네이션시키는 풀-다운 드라이버(343)를 포함할 수 있다. 풀-업/풀-다운 터미네이션된 데이터 입출력 패드(P)는 관통 실리콘 비아(TSV)을 통해 메모리 버퍼(802)로 전달되고 DQ 솔더볼에 연결될 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 메모리 모듈(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 모듈(950)은 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 모듈(950)은 도 1의 메모리 모듈(200a)로 구현될 수 있다. 메모리 모듈(950)은 외부 저항(RZQ)에 공통으로 연결되는 복수의 메모리 장치들(911~918)을 포함할 수 있다. 메모리 장치들(911~918)은 메모리 컨트롤러(911)로부터 제공되는 임피던스 조정 커맨드(ZQ_CAL)에 응답하여 메모리 장치들(911~918) 중 마스터로 선택된 메모리 장치부터 임피던스 조정 동작을 순차적으로 수행할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(920)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 메모리 모듈을 사용하는 시스템에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 모듈 기판에 형성되는 외부 저항; 및
    상기 외부 저항에 공통으로 연결되는 복수의 메모리 장치들을 포함하고,
    상기 복수의 메모리 장치들은 각각 임피던스 조정 커맨드의 수신과 관련된 제1 수신 패드 및 상기 임피던스 조정 커맨드의 송신과 관련된 제1 송신 패드를 구비하고, 상기 제1 수신 패드 및 상기 제1 송신 패드로 구성되는 링-토폴로지를 통하여 외부로부터 제공되는 상기 임피던스 조정 커맨드를 상기 복수의 메모리 장치들 중 마스터로 선택된 제1 메모리 장치로 전달하고, 상기 제1 메모리 장치는 상기 임피던스 조정 커맨드에 응답하여 출력 드라이버의 저항과 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압을 결정하는, 상기 제1 메모리 장치의 임피던스 조정 동작을 수행한 후, 상기 임피던스 조정 커맨드를 자신의 제1 송신 패드를 통하여 인접한 제2 메모리 장치에 전달하는 메모리 모듈.
  2. 제1항에 있어서,
    상기 제2 메모리 장치는 상기 전달된 임피던스 조정 커맨드에 응답하여 상기 제2 메모리 장치의 임피던스 조정 동작을 수행한 후, 상기 임피던스 조정 커맨드를 자신의 제1 송신 패드와 연결되는 인접한 제3 메모리 장치에 전달하고,
    상기 복수의 메모리 장치들 각각은
    상기 외부 저항에 연결되는 임피던스 패드;
    선택 패드; 및
    상기 제1 수신 패드, 상기 제1 송신 패드, 상기 임피던스 패드 및 상기 선택 패드에 연결되는 임피던스 조정 회로를 포함하고,
    상기 임피던스 조정 회로는
    상기 선택 패드에 연결되어 감지 신호를 생성하는 감지기;
    상기 제1 수신 패드와 상기 제1 송신 패드에 연결되고, 상기 제1 수신 패드 및 상응하는 커맨드 디코더 중 하나로부터 상기 임피던스 조정 커맨드를 수신하는 커맨드 컨트롤러; 및
    상기 임피던스 패드를 통하여 상기 외부 저항과 연결되고, 상기 커맨드 컨트롤러로부터의 조정 인에이블 신호에 응답하여 상기 임피던스 조정 동작을 수행하여 풀-업 제어 코드와 풀-다운 제어 코드를 상기 출력 드라이버에 제공하고, 상기 임피던스 조정 동작의 완료를 나타내는 제1 비교 신호 및 제2 비교 신호를 상기 커맨드 컨트롤러에 제공하는 조정 회로를 포함하는 메모리 모듈.
  3. 제2항에 있어서,
    상기 선택 패드는 상기 마스터로 선택될 때 접지 전압 또는 전원 전압이 연결되고,
    상기 감지기는 상응하는 메모리 장치가 상기 마스터로 선택된 경우에는 제1 로직 레벨의 상기 감지 신호를 상기 커맨드 컨트롤러에 제공하고, 상기 상응하는 메모리 장치가 상기 마스터로 선택되지 않은 경우에는 제2 로직 레벨의 상기 감지 신호를 상기 커맨드 컨트롤러에 제공하는 메모리 모듈.
  4. 제2항에 있어서,
    상기 커맨드 컨트롤러는 상기 감지 신호가 상응하는 메모리 장치가 상기 마스터로 선택되었음을 나타내고, 상기 임피던스 조정 커맨드가 상기 제1 수신 패드 또는 상응하는 커맨드 디코더로부터 수신된 경우에, 상기 조정 인에이블 신호를 제1 레벨로 활성화시켜 상기 조정 회로에 제공하고,
    상기 조정 회로는 상기 활성화된 조정 인에이블 신호에 응답하여 상기 임피던스 조정 동작을 수행하고, 상기 임피던스 조정 동작이 완료된 경우, 상기 제1 비교 신호 및 상기 제2 비교 신호의 논리 레벨을 천이시키고,
    상기 커맨드 컨트롤러는 상기 제1 비교 신호 및 상기 제2 비교 신호의 천이에 기초하여 상기 임피던스 조정 커맨드의 태그 정보를 제1 레벨로 변경하고, 상기 임피던스 조정 커맨드를 상기 제1 송신 패드를 통하여 인접한 메모리 장치에 전달하는 메모리 모듈.
  5. 제2항에 있어서,
    상기 감지 신호가 상응하는 메모리 장치가 상기 마스터로 선택되지 않았음을 나타내고, 상기 임피던스 조정 커맨드의 태그 정보가 제1 로직 레벨이고, 상기 임피던스 조정 커맨드가 상기 제1 수신 패드를 통하여 수신된 경우, 상기 커맨드 컨트롤러는 상기 조정 인에이블 신호를 제1 레벨로 활성화시켜 상기 조정 회로에 제공하고,
    상기 조정 회로는 상기 활성화된 조정 인에이블 신호에 응답하여 상기 임피던스 조정 동작을 수행하고, 상기 임피던스 조정 동작이 완료된 경우, 상기 제1 비교 신호 및 상기 제2 비교 신호의 논리 레벨을 천이시키고,
    상기 커맨드 컨트롤러는 상기 제1 비교 신호 및 상기 제2 비교 신호의 천이에 기초하여 상기 임피던스 조정 커맨드를 상기 임피던스 송신 패드를 통하여 인접한 메모리 장치에 전달하는 메모리 모듈.
  6. 제2항에 있어서,
    상기 감지 신호가 상응하는 메모리 장치가 상기 마스터로 선택되지 않았음을 나타내고, 상기 임피던스 조정 커맨드의 태그 정보가 제2 로직 레벨이고, 상기 임피던스 조정 커맨드가 상기 제1 수신 패드 또는 상응하는 커맨드 디코더를 통하여 수신된 경우, 상기 커맨드 컨트롤러는 상기 조정 인에이블 신호를 제2 레벨로 비활성화시켜 상기 조정 회로에 제공하고,
    상기 커맨드 컨트롤러는 상기 임피던스 조정 커맨드를 상기 제1 송신 패드를 통하여 인접한 메모리 장치에 전달하는 메모리 모듈.
  7. 제2항에 있어서, 상기 커맨드 컨트롤러는
    상기 제1 수신 패드 및 상응하는 커맨드 디코더 중 하나로부터 상기 임피던스 조정 커맨드를 수신하고, 상기 임피던스 조정 커맨드의 수신 경로와 태그 정보를 나타내는 경로 정보 신호를 제공하는 경로 판정 로직;
    상기 판정 신호 및 상기 경로 정보 신호에 응답하여 상기 조정 인에이블 신호의 로직 레벨을 결정하고, 상기 조정 인에이블 신호를 제공하는 신호 생성기; 및
    상기 조정 인에이블 신호 및 상기 제1 비교 신호 및 상기 제2 비교 신호의 천이에 기초에 기초하여 내부의 조정 마스크 신호의 논리 레벨을 결정하는 상태 머신을 포함하고,
    상기 신호 생성기는 상기 상태 머신의 상태에 기초하여 상기 임피던스 조정 커맨드의 전달과 상기 태그 정보를 제어하는 경로 제어 신호를 상기 경로 판정 로직에 제공하고,
    상기 조정 회로는
    상기 타겟 VOH 전압 및 풀업 드라이버와 제1 레플리카 풀다운 드라이버 사이의 제1 노드의 전압을 비교한 결과에 따른 풀업 제어 코드를 생성하는 제1 코드 생성기;
    상기 타겟 VOH 전압과 상기 제1 노드의 전압이 동일해질 때의 상기 풀업 제어 코드를 저장하는 제1 코드 저장 회로;
    상기 타겟 VOH 전압과 상기 임피던스 패드에 연결되는 제2 노드의 전압을 비교한 결과에 따른 풀다운 제어 코드를 생성하는 제2 코드 생성기; 및
    상기 타겟 VOH 전압과 상기 제2 노드의 전압이 동일해질 때의 상기 풀다운 제어 코드를 저장하는 제2 코드 저장 회로를 포함하는 메모리 모듈.
  8. 모듈 기판에 형성되는 외부 저항 및 상기 외부 저항에 공통으로 연결되는 복수의 메모리 장치들을 포함하는 메모리 모듈; 및
    상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하고,
    상기 복수의 메모리 장치들은 각각 임피던스 조정 커맨드의 수신과 관련된 제1 수신 패드 및 상기 임피던스 조정 커맨드의 송신과 관련된 제1 송신 패드를 구비하고, 상기 제1 수신 패드 및 상기 제1 송신 패드를 통한 링-토폴로지를 통하여 외부로부터 제공되는 상기 임피던스 조정 커맨드를 상기 복수의 메모리 장치들 중 마스터로 선택된 제1 메모리 장치로 전달하고, 상기 제1 메모리 장치는 상기 임피던스 조정 커맨드에 응답하여 출력 드라이버의 저항과 타겟 출력 하이 레벨(output high level voltage, 이하 VOH) 전압을 결정하는, 상기 제1 메모리 장치의 임피던스 조정 동작을 수행한 후, 상기 임피던스 조정 커맨드를 자신의 제1 송신 패드를 통하여 인접한 제2 메모리 장치에 전달하는 메모리 시스템.
  9. 모듈 기판에 형성되는 외부 저항 및 상기 외부 저항에 공통으로 연결되는 복수의 메모리 장치들을 포함하는 메모리 모듈의 멀티-다이 임피던스 조정 방법으로서,
    상기 복수의 메모리 장치들 중 제1 메모리 장치를 마스터로 선택하는 단계;
    상기 복수의 메모리 장치들 중 제2 메모리 장치가 임피던스 조정 커맨드를 수신하는 단계; 및
    상기 제1 메모리 장치와 상기 제2 메모리 장치의 일치 여부에 관계 없이, 상기 메모리 장치들 각각이 구비하는 제1 수신 패드와 제1 송신 패드로 구성되는 링 토폴로지를 이용하여 상기 제1 메모리 장치부터 순차적으로 임피던스 조정 동작을 수행하는 단계를 포함하고,
    상기 제1 수신 패드는 상기 임피던스 조정 커맨드의 수신과 관련되고, 상기 제1 송신 패드는 상기 임피던스 조정 커맨드의 송신과 관련되는 메모리 모듈의 멀티-다이 임피던스 조정 방법.
  10. 제9항에 있어서, 상기 제1 메모리 장치부터 순차적으로 임피던스 조정 동작을 수행하는 단계는,
    상기 제1 메모리 장치와 상기 제2 메모리 장치의 일치 여부를 판단하는 단계;
    상기 제1 메모리 장치와 상기 제2 메모리 장치가 일치하지 않는 경우, 상기 제2 메모리 장치에서 상기 링 토폴로지를 통하여 상기 임피던스 조정 커맨드를 상기 제1 메모리 장치에 전달하는 단계;
    상기 제1 메모리 장치에서, 상기 임피던스 조정 커맨드에 응답하여 상기 제1 메모리 장치의 임피던스 조정 동작을 수행하는 단계; 및
    상기 복수의 메모리 장치들 중 상기 마스터로 선택되지 않은 나머지 메모리 장치들 각각이, 상기 제1 메모리 장치 및 인접하는 메모리 장치로부터 상기 제1 수신 패드를 통하여 상기 임피던스 조정 커맨드를 전달받아 순차적으로 상응하는 임피던스 조정 동작을 수행하는 단계를 포함하는 메모리 모듈의 멀티-다이 임피던스 조정 방법.
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