CN118098298A - 用于经耦合主机及存储器裸片的技术 - Google Patents

Abstract

本申请案涉及用于经耦合主机及存储器裸片的技术。举例来说，为了将存储器存取电路系统分布于堆叠的多个半导体裸片当中，第一裸片可包含一组一或多个存储器阵列及经配置以存取所述一组存储器阵列的所述电路系统的第一部分，且第二裸片可包含经配置以存取所述一组存储器阵列的所述电路系统的第二部分。经配置以存取一组存储器阵列的所述电路系统的所述第一部分及所述第二部分可使用各种互连技术(例如所述相应存储器裸片的导电触点的融合)通信地耦合于所述裸片之间。在一些实例中，所述第二裸片还可包含所述主机本身(例如主机处理器)。

Description

用于经耦合主机及存储器裸片的技术

交叉参考

本专利申请案主张由约翰逊(Johnson)等人在2023年11月21日申请的标题为“用于经耦合主机及存储器裸片的技术(TECHNIQUES FOR COUPLED HOST AND MEMORY DIES)”的第18/516,734号美国专利申请案及由约翰逊(Johnson)等人在2022年11月28日申请的标题为“用于经耦合主机及存储器裸片的技术(TECHNIQUES FOR COUPLED HOST AND MEMORYDIES)”的第63/428,412号美国临时专利申请案的优先权，所述专利申请案中的每一者让渡给其受让人且所述专利申请案中的每一者的全部内容以引用方式明确并入本文中。

技术领域

技术领域涉及用于经耦合主机及存储器裸片的技术。

背景技术

存储器装置广泛用于存储例如计算机、用户装置、无线通信装置、相机、数字显示器及其它的装置中的信息。通信息过将存储器装置内的存储器单元编程到各种状态来存储。举例来说，二进制存储器单元可编程到两种支持状态中的一者，通常由逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两种状态，可存储所述状态中的任一者。为了存取存储信息，存储器装置可从存储器单元读取(例如感测、检测、检索、确定)状态。为了存储信息，存储器装置可将状态写入(例如编程、设置、指派)到存储器单元。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化物存储器技术、或非(NOR)及与非(NAND)存储器装置及其它。存储器单元可依据易失性配置或非易失性配置进行描述。配置成非易失性配置的存储器单元可长时间维持存储逻辑状态，即使不存在外部电源。配置成易失性配置的存储器单元会在与外部电源断开时丢失存储状态。

发明内容

描述一种设备。所述设备可包含第一半导体裸片及与所述第一半导体裸片耦合的一或多个第二半导体裸片。所述第一半导体裸片可包含：主机处理器；及多个第一接口块，所述多个第一接口块中的每一第一接口块包括经配置以从所述主机处理器接收第一存取命令信令及至少部分基于所述接收到的第一存取命令信令传输第二存取命令信令的相应第一电路系统。所述一或多个第二半导体裸片可包含：多个存储器阵列；及多个第二接口块，所述多个第二接口块中的每一第二接口块与所述多个第一接口块中的相应第一接口块耦合且包括经配置以从所述相应第一接口块接收所述第二存取命令信令及至少部分基于所述接收到的第二存取命令信令来存取所述多个存储器阵列中的一组相应一或多个存储器阵列的相应第二电路系统。

描述一种方法。所述方法可包含：在第一半导体裸片的第一接口块处从所述第一半导体裸片的主机处理器接收第一存储器存取命令信令；由所述第一接口块至少部分基于从所述主机处理器接收所述第一存储器存取命令信令来传输第二存储器存取命令信令；在与所述第一半导体裸片耦合的第二半导体裸片的第二接口块处接收由所述第一接口块传输的所述第二存储器存取命令信令；及至少部分基于接收到所述第二存储器存取命令信令来使用所述第二接口块存取所述第二半导体裸片的一组一或多个存储器阵列。

描述一种设备。所述设备可包含电路系统，其经配置以：在第一半导体裸片的第一接口块处从所述第一半导体裸片的主机处理器接收第一存储器存取命令信令；由所述第一接口块至少部分基于从所述主机处理器接收所述第一存储器存取命令信令来传输第二存储器存取命令信令；在与所述第一半导体裸片耦合的第二半导体裸片的第二接口块处接收由所述第一接口块传输的所述第二存储器存取命令信令；及至少部分基于接收到所述第二存储器存取命令信令来使用所述第二接口块存取所述第二半导体裸片的一组一或多个存储器阵列。

描述一种方法。所述方法可包含：在第一半导体裸片的存储器接口块处接收与所述第一半导体裸片耦合的第二半导体裸片的一或多个存储器阵列相关联的操作条件的指示；至少部分基于接收到所述操作条件的所述指示来在所述第一半导体裸片的所述存储器接口块处修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的配置；及至少部分基于在所述第一半导体裸片的所述存储器接口块处修改的用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述配置来从所述第一半导体裸片的所述存储器接口块传输存取所述第二半导体裸片的所述一或多个存储器阵列的命令信令。

描述一种设备。所述设备可包含电路系统，其经配置以：在第一半导体裸片的存储器接口块处接收与所述第一半导体裸片耦合的第二半导体裸片的一或多个存储器阵列相关联的操作条件的指示；至少部分基于接收到所述操作条件的所述指示来在所述第一半导体裸片的所述存储器接口块处修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的配置；及至少部分基于用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述经修改配置来从所述第一半导体裸片的所述存储器接口块传输存取所述第二半导体裸片的所述一或多个存储器阵列的命令信令。

附图说明

图1说明根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的系统的实例。

图2说明根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的系统的实例。

图3说明根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的接口架构的实例。

图4及5说明展示根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的方法的流程图。

具体实施方式

在一些存储器系统中，存储器裸片可包含一或多个存储器阵列(例如一或多个存储器单元阵列)及经配置用于存取一或多个存储器阵列(例如，响应于存取命令)的控制电路系统。此存储器裸片可包含支持存储器裸片的控制电路系统与发出存取一或多个存储器阵列的命令的主机(例如主机装置)之间的通信耦合的触点，例如焊料垫。然而，用于此类存储器裸片的一些互连技术可具有与给定裸片大小支持的触点的数量(例如触点密度限制)、或控制电路系统与主机之间的信息处理量(例如数据速率限制)或给定裸片大小的存储量(例如存储密度限制)相关联的限制以及其它问题。

根据本文中公开的实例，例如存储器系统的半导体系统可将存储器存取电路系统分布于堆叠的多个半导体裸片当中。举例来说，第一裸片可包含一或多个存储器阵列及经配置以存取一或多个存储器阵列的电路系统的第一部分(例如第一接口块)，且第二裸片可包含经配置以存取一或多个存储器阵列的电路系统的第二部分(例如第二接口块)。在一些实例中，(例如第一裸片的)存取电路系统的第一部分可包含阵列解码器电路系统、写入及感测电路系统、计时电路系统或用于存取存储器阵列的同步及定序逻辑或其任何组合，而(例如第二裸片的)存取电路系统的第二部分可包含用于支持存取操作配置、修复、接口训练、错误控制(例如错误检测、错误校正)、温度调适、不利存取型式缓解或用于存取存储器阵列的自测试功能性或其任何组合的电路系统。然而，所描述技术的各种实例可包含多个半导体裸片的电路系统当中的存储器存取功能性的其它分布。

经配置以存取一组存储器阵列的电路系统的第一部分及第二部分可使用各种互连技术中的一或多者(例如相应存储器裸片的导电触点的融合)来通信地耦合于裸片之间，这可实现比其它技术相对更高的触点密度。在一些实例中，第二裸片还可包含主机本身(例如主机处理器)，这可进一步减少与存储器裸片互连相关联的限制。此架构可通过在给定第一裸片上包含各自具有存取电路系统的相应第一部分的多组存储器阵列或通过将一组多个第一裸片堆叠于给定第二裸片之上或两者来扩展，使得第二裸片包含用于堆叠中的一或多个第一裸片的每一组存储器阵列的存取电路系统的相应第二部分。通过根据所描述技术中的一或多者将存储器存取电路系统分配到多个半导体裸片当中，与用于配置存储器系统的其它技术相比，存储器系统可配置有提高信息处理量或更大存储密度以及其它优点。

首先在参考图1的系统的上下文中说明及描述本公开的特征。在参考图2到5的系统、接口架构及流程图的上下文中说明及描述本公开的特征。

图1说明根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的系统100的实例。系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线通信装置、图形处理装置、车辆或其它系统。系统100包含主机系统105、存储器系统110及耦合主机系统105与存储器系统110的一或多个通道115(例如，用于提供通信耦合)。系统100可包含一或多个存储器系统110，但一或多个存储器系统110的方面可在单个存储器系统110的上下文中进行描述。

主机系统105可为使用存储器执行过程的处理器(例如电路系统、处理电路系统、处理组件)的实例，例如计算装置、移动计算装置、无线通信装置、图形处理装置、穿戴式装置、因特网连接装置、车辆控制器、系统单芯片(SoC)或其它固定或便携式电子装置以及其它实例的处理系统。主机系统105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或其它组件(例如未展示的外围组件、输入/输出控制器)中的一或多者。主机系统105的组件可使用总线135彼此耦合。

外部存储器控制器120可经配置以在系统100的组件之间(例如，在主机系统105的组件(例如处理器125)与存储器系统110之间)实现信息(例如数据、命令、控制信息、配置信息)通信。外部存储器控制器120可处理(例如转换、转译)在主机系统105与存储器系统110之间交换的通信。在一些实例中，外部存储器控制器120或系统100的其它组件或本文中描述的相关联功能可由处理器125的部分实施或为处理器125的部分。举例来说，外部存储器控制器120可为由处理器125或系统100或主机系统105的其它组件实施的硬件、固件或软件(例如指令)或其某一组合。尽管外部存储器控制器120被说明为在存储器系统110外部，但在一些实例中，外部存储器控制器120或本文中描述的其功能可由存储器系统110的一或多个组件(例如存储器系统控制器155、本地存储器控制器165)实施，或反之亦然。在各种实例中，主机系统105或外部存储器控制器120可称为主机。

处理器125可操作以为系统100或主机系统105提供功能性(例如控制功能性)。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合。在一些实例中，处理器125可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或SoC以及其它实例的实例。

在一些实例中，系统100或主机系统105可包含输入组件、输出组件或其组合。输入组件可包含传感器、麦克风、键盘、另一处理器(例如，在印刷电路板上)、接口(例如用户接口、其它装置之间的接口)或经由一或多个外围组件对接系统100的外围设备以及其它实例。输出组件可包含显示器、音频扬声器、打印装置、印刷电路板上的另一处理器或经由一或多个外围组件对接系统100的外围设备以及其它实例。

存储器系统110可为可操作以提供可由系统100使用或参考的物理存储器位置(例如地址)的系统100的组件。存储器系统110可包含用于支持数据存储容量的存储器系统控制器155及一或多个存储器裸片160(例如存储器芯片)。存储器系统110可配置以与一或多种不同类型的主机系统105合作，且可响应及执行由主机系统105提供(例如，经由外部存储器控制器120)的命令。举例来说，存储器系统110(例如存储器系统控制器155)可接收指示存储器系统110将存储从主机系统105接收的数据的写入命令，或接收指示存储器系统110会将存储于存储器裸片160中的数据提供到主机系统105的读取命令，或接收指示存储器系统110将刷新存储于存储器裸片160中的数据的刷新命令，以及其它类型的命令及操作。

存储器系统控制器155可包含可操作以控制存储器系统110的操作的组件(例如电路系统、逻辑)。存储器系统控制器155可包含使存储器系统110能够执行各种操作的硬件、固件或指令，且可操作以接收、传输或执行与存储器系统110的操作相关的命令、数据或控制信息。存储器系统控制器155可操作以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，存储器系统控制器155可与存储器裸片160的本地存储器控制器165合作控制存储器系统110的操作。

每一存储器裸片160可包含本地存储器控制器165及存储器阵列170。存储器阵列170可为存储器单元的集合，其中每一存储器单元可操作以存储一或多个数据位。存储器裸片160可包含二维(2D)存储器单元阵列或三维(3D)存储器单元阵列。在一些实例中，2D存储器裸片160可包含单个存储器阵列170。在一些实例中，3D存储器裸片160可包含两个或更多个存储器阵列170，其可堆叠或定位于彼此旁边(例如，相对于衬底)。

本地存储器控制器165可包含可操作以控制存储器裸片160的操作的组件(例如电路系统、逻辑)。在一些实例中，本地存储器控制器165可操作以与存储器系统控制器155通信(例如，接收或传输数据或命令或两者)。在一些实例中，存储器系统110可不包含存储器系统控制器155及本地存储器控制器165，或外部存储器控制器120可执行本文中描述的各种功能。因而，本地存储器控制器165可操作以与存储器系统控制器155通信、与其它本地存储器控制器165通信或直接与外部存储器控制器120或处理器125通信或其任何组合。可包含于存储器系统控制器155或本地存储器控制器165或两者中的组件的实例可包含用于接收信号(例如，来自外部存储器控制器120)的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调接收到的信号的解码器、用于编码或调制待传输信号的编码器、用于感测存储器阵列170的存储器单元的状态的感测组件、用于将状态写入到存储器阵列170的存储器单元的写入组件或可操作以支持存储器系统110的描述操作的各种其它组件。

主机系统105(例如外部存储器控制器120)及存储器系统110(例如存储器系统控制器155)可使用一或多个通道115传达信息(例如数据、命令、控制信息、配置信息)。每一通道115可为载送信息的传输媒体的实例，且每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径(例如传输媒体、电导体、导电路径)。举例来说，通道115可与主机系统105处的第一端子(例如，包含一或多个引脚、包含一或多个垫)及存储器系统110处的第二端子相关联。端子可为系统100的装置的导电输入或输出点的实例，且端子可操作以充当通道115的部分。

在一些实例中，通道115(例如相关联信号路径及端子)可专用于传达一或多种类型的信息。举例来说，通道115可包含一或多个命令及地址通道、一或多个时钟信号通道、一或多个数据通道以及其它通道或其组合。在一些实例中，可使用单倍数据速率(SDR)信令或双倍数据速率(DDR)信令经由通道115传达信令。在SDR信令中，可针对每一时钟周期(例如，在时钟信号的上升或下降边缘上)寄存信号的一个调制符号(例如信号电平)。在DDR信令中，可针对每一时钟周期(例如，在时钟信号的上升边缘及下降边缘两者上)寄存信号的两个调制符号。

在一些实施方案中，用于存储器裸片160的互连技术可具有与给定裸片大小支持的触点的数量(例如触点密度限制)、或控制电路系统与主机之间的信息处理量(例如数据速率限制)或给定裸片大小的存储量(例如存储密度限制)相关联的限制以及其它限制。根据本文中公开的实例，用于存取一或多个存储器阵列170的电路系统可分布于堆叠的多个半导体裸片当中。举例来说，第一裸片可包含一组一或多个存储器阵列170及经配置以存取所述一组存储器阵列170的电路系统的第一部分(例如第一接口块)，且第二裸片可包含经配置以存取所述一组存储器阵列170的电路系统的第二部分(例如第二接口块)。在一些实例中，第二裸片还可包含主机本身(例如主机系统105、外部存储器控制器120、处理器125)。此架构可通过在给定第一裸片上包含各自具有存取电路系统的相应第一部分的多组存储器阵列170或通过将一组多个第一裸片堆叠于给定第二裸片之上或两者来扩展，使得第二裸片包含用于堆叠中的一或多个第一裸片的每一组存储器阵列的存取电路系统的相应第二部分。通过根据所描述技术中的一或多者将存储器存取电路系统分配到多个半导体裸片当中，与用于配置存储器系统的其它技术相比，存储器系统可经配置有提高信息处理量或更大存储密度以及其它优点。

图2说明根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的系统200(例如半导体系统、经耦合半导体裸片的系统)的实例。系统200说明与一或多个裸片240(例如裸片240-a-1及240-a-2、半导体裸片、存储器裸片)耦合的裸片205(例如半导体裸片、主机裸片、处理器裸片)的实例。裸片205或裸片240可使用相应半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓)形成，例如半导体晶片(例如晶体半导体的晶片)或绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)、蓝宝石上硅(SOS))或形成于另一衬底上的外延半导体材料以及其它实例。尽管系统200的所说明实例包含两个裸片240，但根据所描述技术的系统200可包含与裸片205耦合的任何数量的一或多个裸片240。

系统200说明主机与存储器之间的实施于多个半导体裸片中(例如，分配于多个半导体裸片之间)的接口电路系统的实例。举例来说，裸片205可包含一组一或多个接口块220(例如接口块220-a-1及220-a-2、存储器接口块)，且每一裸片240可包含一组一或多个接口块260及一或多个存储器阵列250(例如，裸片240-a-1包含与一组一或多个存储器阵列250-a-1耦合的接口块260-a-1，裸片240-a-2包含与一组一或多个存储器阵列250-a-2耦合的接口块260-a-2)。在一些实施方案中，裸片205还可包含主机处理器210。然而，在一些其它实施方案中，主机处理器210可在裸片205外部，例如在与裸片205耦合(例如，通信地耦合、经由一或多个触点211直接耦合)的另一半导体裸片中。尽管系统200的实例被说明为在每一裸片240中包含一个接口块260，但根据所描述技术的裸片240可包含任何数量的一或多个接口块260，其各自与一组相应一或多个存储器阵列250耦合且各自与裸片205的相应接口块220耦合。因此，系统200的接口电路系统可包含裸片205的一或多个接口块220，其中每一接口块220与裸片240(例如，在裸片205外部)的对应接口块260耦合(例如通信)。

主机处理器210可为主机系统105或其一部分(例如处理器125、外部存储器控制器120或两者)的实例。主机处理器210可经配置以执行实施存储器阵列250的存储的操作。举例来说，主机处理器210可接收从存储器阵列250读取的数据或传输写入到存储器阵列250的数据或两者(例如，根据主机处理器210的应用或其它操作)。存储器阵列250可为存储器阵列170的实例且可包含各种架构的存储器单元，例如RAM、DRAM、SDRAM、SRAM、FeRAM、MRAM、RRAM、PCM、硫属化物、NOR或NAND存储器单元或其任何组合。主机处理器210可经配置以经由总线215与接口块220进行信令通信(例如传输、接收)，总线215可实施参考图1描述的通道115的方面。举例来说，主机处理器210可经配置以传输存取信令(例如控制信号、存取命令信令)，其可由接口块220接收以支持对存储器阵列250的存取操作(例如读取操作、写入操作)。

总线215可包含用于每一接口块220的一组相应一或多个信号路径，使得主机处理器210经由信号路径的相应组与每一接口块220通信(例如，根据用于经由主机处理器210选择的接口块220执行存取操作的相应组的选择)。另外或替代地，总线215可包含共享于多个接口块220之间的一或多个信号路径，且接口块220或主机处理器210或两者可基于逻辑指示(例如与接口块220或接口启用信号相关联的寻址指示，其可由主机处理器210或对应接口块220提供，取决于信令方向)经由总线215的共享信号路径来解译、忽略、响应或抑制响应信令。

每一接口块220可与经配置以与对应接口块260进行信令通信(例如，经由一或多个相关联信号路径)的裸片205的至少一相应总线225及裸片240的相应总线265耦合。举例来说，接口块220-a-1可经由总线225-a-1及总线265-a-1与接口块260-a-1耦合，且接口块220-a-2可经由总线225-a-2及总线265-a-2与接口块260-a-2耦合。在一些实例中，裸片240可包含绕过裸片240的操作电路系统(例如，绕过给定裸片240的接口块260)的总线，例如总线290。举例来说，接口块220-a-2可经由可绕过裸片240-a-1的接口块260的裸片240-a-1的总线290-a-1来与裸片240-a-2的接口块260-a-2耦合。此类技术可经扩展用于多于两个裸片240之间的互连(例如，用于经由多个裸片240的相应总线290的互连)。

总线225、265及290的相应信号路径可经由介接裸片表面处的触点的各种布置从一个裸片到另一裸片彼此耦合。举例来说，总线225-a-1可经由裸片205的触点230-a-1(例如，在裸片205的表面处)及裸片240-a-1的触点270-a-1与总线265-a-1耦合，总线225-a-2可经由裸片205的触点230-a-2及裸片240-a-1的触点275-a-1与总线290-a-1耦合，总线290-a-1可经由裸片240-a-1的触点280-a-1及裸片240-a-2的触点270-a-2与总线265-a-2耦合，等等。尽管每一相应总线用经由单数触点耦合的单个线说明，但应理解，总线的每一信号路径可与相应触点相关联以支持经由给定总线的每一信号路径的单独通信耦合。在一些实例中，总线290可横穿裸片240的一部分(例如，在平面内方向上、沿着与厚度方向不同的方向、以瀑布布置)，这可支持沿着裸片205的表面的触点230的布置沿着堆叠方向与不同裸片240的接口块260耦合(例如，经由当沿着厚度方向看时不重叠的触点275及280)。

介接触点的互连可由各种技术支持。举例来说，在混合接合实施方案中，介接触点可通过介接触点的导电材料融合(例如，在触点之间没有焊料或其它中介材料)来耦合。举例来说，在组装条件中，裸片205与裸片240-a-1的耦合可包含触点230-a-2的导电材料与触点275-a-1的导电材料融合，且裸片240-a-1与裸片240-a-2的耦合可包含触点280-a-1的导电材料与触点270-a-2的导电材料融合，等等。在一些实例中，此耦合可包含触点的无效融合，例如触点285-a-1与触点275-a-2的融合，触点285-a-1及触点275-a-2两者都不与裸片240-a-1或240-a-2的有效电路系统耦合。在一些实例中，此类技术可经实施以改进耦合强度或均匀性(例如，实施无法与接口块260或接口块220有效耦合的触点285)，或此耦合可为在各种配置中可为有效或无效的组件重复的副产物。(例如，其中，针对具有触点275及285的共同布置的裸片240，触点275-a-1及280-a-1为接口块260-a-2及接口块220-a-2提供通信路径，但触点275-a-2及280-a-2未在接口块260与接口块220之间提供通信路径)。

在一些实例中，裸片之间(例如触点之间)的导电材料的融合可伴随介接裸片的一或多个表面处的其它材料的融合。举例来说，在组装条件中，裸片205与裸片240-a-1的耦合可包含裸片205的电介质材料235与裸片240-a-1的电介质材料295融合，且裸片240-a-1与裸片240-a-2的耦合可包含裸片240-a-1的电介质材料295与裸片240-a-2的电介质材料295融合。在一些实例中，此类电介质材料可包含氧化物、氮化物或裸片205或裸片240的半导体材料的氧化物-氮化物组合以及可支持此融合的其它材料。然而，裸片205及裸片240之间的耦合可根据其它技术实施，其可实施焊料、粘合剂、热界面材料及其它中介材料。

在一些实例中，裸片240可耦合成堆叠(例如，形成“立方体”或裸片240的其它布置)，且堆叠随后可与裸片205耦合。在一些实例中，一组相应一或多个裸片240可与形成于晶片中的多个裸片205中的每一裸片205耦合(例如，在芯片到晶片接合布置中，在切割裸片205的晶片之前)，且与裸片240的其相应组耦合的裸片205可彼此分离(例如，通过至少切割裸片205的晶片)。在一些其它实例中，一组相应一或多个裸片240可在裸片205与裸片205的晶片分离之后与相应裸片205耦合(例如，在芯片到芯片接合布置中)。

总线225、265及290可经配置以在接口块220与对应接口块260之间提供经配置信令(例如经协调信令、逻辑信令、经调制信令、数字信令)，这可涉及通过传输接口块的各种调制或编码技术(例如，经由传输接口块的驱动器组件)。在一些实例中，此信令可由经由相应总线传达(例如，与信号传输协调)的时钟信令支持(例如伴随)。举例来说，总线可经配置以传递由接口块220传输的一或多个时钟信号用于由接口块260接收(例如，用于触发接口块260的锁存器或其它接收组件接收信号、用于支持接口块260的时控操作)。另外或替代地，总线可经配置以传递由接口块260传输的一或多个时钟信号用于由接口块220接收(例如，用于触发接口块220的锁存器或其它接收组件接收信号、用于支持接口块220的时控操作)。此类时钟信号可与各种(例如)控制信令、命令信令、数据信令或其任何组合的通信(例如单向通信、双向通信)相关联。举例来说，总线可包含用于数据总线(例如DQ总线，经由接口块的数据接口)根据一或多个对应时钟信号(例如数据时钟信号)进行通信的一或多个信号路径或用于控制总线(例如命令/地址(C/A)总线，经由接口块的命令接口)根据一或多个时钟信号(例如控制时钟信号)进行通信的一或多个信号路径或其任何组合。

接口块220及260各自可包含呈各种配置(例如硬件配置、逻辑配置、软件或指令配置)的电路系统，其支持分配给相应接口块用于存取一组对应存储器阵列250的功能性。举例来说，接口块220可包含经配置以执行支持存储器阵列250的存取的操作的第一子集的电路系统，且接口块260可包含经配置以支持支持存储器阵列250的存取的操作的第二子集的电路系统。在一些实例中，接口块220及260可支持跨多个裸片(例如裸片205及至少一个裸片240)的与存储器系统控制器155、本地存储器控制器165或两者相关联的功能性的功能划分或分布。操作的此类子集可包含响应于来自主机处理器210的命令而执行的操作或在没有来自主机处理器210的命令的情况下执行的操作(例如在接口块220内或在接口块260内确定的操作)或其各种组合。接口块220及260的电路系统可包含至少部分由相应裸片的衬底的掺杂部分形成的组件(例如晶体管)，其中在一些实例中，裸片205的衬底可具有与裸片240的衬底不同的特性。

在一些实例中，接口块220可包含经配置以从主机处理器210接收第一存取命令信令(例如，适当经由总线215、经由一或多个触点211)及基于(例如，响应于)接收到的第一存取命令信令来将第二存取命令信令传输到相应(例如，经耦合)接口块260的电路系统。接口块260可因此包含经配置以从相应接口块220接收第二存取命令信令及基于(例如，响应于)接收到的第二存取命令信令来存取一组相应一或多个存储器阵列250的电路系统。在各种实例中，第一存取命令信令可包含与操作类型(例如读取操作、写入操作、刷新操作、存储器管理操作)相关联的存取命令，操作类型可与一或多个存储器阵列250的地址(例如逻辑地址、物理地址)的指示相关联。在一些实例中，第一存取命令信令可包含与存储器阵列250相关联的逻辑地址的指示，且接口块220的电路系统可经配置以产生第二存取命令信令来指示与存储器阵列250相关联的物理地址(例如行地址、列地址、使用逻辑到物理(L2P)表或接口块220的其它映射或计算功能性)。

在一些实例中，为了支持系统200的写入操作，接口块220的电路系统可经配置以(例如，从主机处理器210经由总线215)接收与第一存取命令信令相关联的第一数据信令及基于接收到的第一存取命令信令及第一数据信令来传输第二数据信令(例如，与第二存取命令信令相关联)。接口块260可因此经配置以接收第二数据信令及基于接收到的第二存取命令信令及第二数据信令来将数据写入到一或多个存储器阵列250(例如，根据与第一存取命令信令相关联的指示地址)。在一些实例中，接口块220可包含支持接口块220基于使用接收到的第一数据信令执行错误控制操作(例如，检测或校正第一数据信令中的错误、确定在第二数据信令中传递及与数据一起写入的一或多个奇偶校验位)来产生第二数据信令的错误控制功能性(例如错误检测电路系统、错误校正电路系统、错误校正码(ECC)逻辑、ECC引擎)。

在一些实例中，为了支持系统200的读取操作，接口块260的电路系统可经配置以基于接收到的第二存取命令信令来从存储器阵列250读取数据及至少部分基于读取数据传输第一数据信令。接口块220可因此经配置以接收第一数据信令及基于接收到的第一数据信令传输第二数据信令(例如，经由总线215到主机处理器210)。在一些实例中，接口块220可包含支持接口块220基于使用接收到的第一数据信令执行错误控制操作(例如，检测或校正第一数据信令中的错误，其可包含涉及与第一数据信令一起接收的一或多个奇偶校验位的计算)来产生第二数据信令的错误控制功能性。

在一些实例中，由接口块220传输到接口块260的存取命令信令可根据配置于接口块220处的各种确定或产生技术(例如，基于用于存取存储器阵列250的在接口块220处修改的配置)来产生(例如，基于从主机处理器210接收的存取命令信令、基于从主机处理器210接收的启动信令、无需从主机处理器210接收信令或以其它方式独立于来自主机处理器210的信令)。此类技术可支持接口块220配置由相应接口块260对存储器阵列250执行的存取操作的方面。

在一些实例中，一或多个接口块220可经配置以支持用于存取存储器阵列250的修复功能性。举例来说，接口块220可基于与存储器阵列250(例如与相应接口块260耦合的存储器阵列250)的物理地址相关联的检测到的错误来产生存取命令信令，其可包含由接口块220重映射地址空间(例如物理地址)以避免存取与检测到的错误相关联的物理地址。在一些实例中，接口块220可产生存取命令信令以指示避开故障行的物理地址的行地址或指示避开故障列的物理地址的列地址以及其它实例。检测到的错误可相关联于(例如，可对应于)存储器阵列250的存储器单元的行、存储器单元的列或存储器单元的区段(例如子阵列)或一组多个存储器阵列250当中的存储器阵列250以及物理地址空间的其它划界的故障或其它不可操作性。在一些实例中，此错误可由接口块220检测，或由接口块260检测且发信号通知接口块220，或由主机处理器210检测且向接口块指示。在一些实例中，此错误可在制造或确认操作中检测，且错误的指示可以接口块220可存取的方式存储于系统200中(例如，在接口块220的寄存器或接口块220可存取的寄存器中)。

在一些实例中，一或多个接口块220可经配置以支持接口训练功能性。举例来说，接口块220可经配置以同步、配置或以其它方式协调接口块220与相应接口块260之间的时钟信号时序(例如频率、定相、偏移)。在一些实例中，此训练可涉及接口块220将第一时钟信令传输到相应接口块260及从相应接口块260接收第二时钟信令或其它信令(例如，基于传输第一时钟信令)。基于此传输及接收信令，接口块220可修改第一时钟信令的时序或可将修改第二时钟信令的时序的指示传输到相应接口块260以及接口训练的其它方面。

在一些实例中，一或多个接口块220可经配置以支持缓解行锤或其它不利存取型式。举例来说，接口块220可经配置以确定(例如，基于从主机处理器210接收的存取命令信令)存取存储器阵列250(例如与相应接口块260耦合的存储器阵列250)的一或多个物理地址的速率满足阈值。此评估可包含确定存储器单元的特定行或存储器阵列250的其它部分是否以满足或超过阈值的速率存取。接口块220可经配置以基于此评估来产生存取命令信令，这可包含降低存取特定物理地址(例如一或多行存储器单元)的速率或抑制对特定物理地址的存取(例如，在配置持续时间内)以及由接口块220相对于从主机处理器210接收的存取命令信令进行的其它存取修改。另外或替代地，接口块220可经配置以基于存取一或多个物理地址的速率满足阈值来产生刷新操作信令(例如，命令对原本相对频繁存取的一或多个锤击行或区附近的行进行刷新操作)，其中此刷新操作信令可涉及改变刷新的速率或时间、或以不同速率或时间在与接口块220耦合的存储器阵列250或其部分当中执行刷新操作、或以与另一接口块220不同的速率或时间执行刷新操作以及其它实例。

在一些实例中，一或多个接口块220可经配置以支持刷新控制功能性。举例来说，接口块220可经配置以产生用于执行刷新操作的存取型式(例如地址型式)及基于由接口块220产生的存取型式来产生存取命令信令。此存取型式产生可包含确定用于刷新存储器单元中的存储器单元的速率或用于刷新的地址以及其它刷新参数，其可应用于与相应接口块260耦合的每一存储器阵列250或特定于此类存储器阵列250中的特定一或多者。在各种实例中，接口块220可经配置以基于来自主机处理器210的信令、基于来自接口块260的信令或基于由接口块220进行的条件评估或其各种组合(例如，基于指示存取型式、基于指示操作条件，例如温度或电压)来确定刷新速率或其它刷新参数。

在一些实例中，一或多个接口块220可经配置以支持温度调适或缓解功能性。举例来说，接口块220可接收系统200的温度(例如操作温度、系统200的组件在操作时的温度)的指示，其可包含温度本身的指示(例如，作为模拟或数字输入信号)或温度是否满足一或多个阈值(例如，高于一或多个阈值、低于一或多个阈值、在一或多个阈值之间)的指示以及其它指示。此指示可基于由在系统200外部或与系统200耦合(例如组装)或嵌入系统200中(例如，作为裸片205的部分、作为裸片240的部分)或其组合的传感器测量的温度。接口块220可基于温度指示来产生存取命令信令，其可包含基于温度来配置用于存取存储器阵列250的参数(例如时序、存取速率、参考电压、刷新速率)、基于温度来选择或避开存储器阵列250或其部分、基于温度来抑制存取操作或实施温度调整操作(例如加热操作、冷却操作)以及其它配置或其任何组合。

在一些实例中，一或多个接口块220可经配置以支持自检(例如内置自检(BIST))功能性。举例来说，接口块220可经配置以产生用于评估相应接口块260、一或多个存储器阵列250或其组合的各种操作的存取型式及根据所产生的存取型式传输存取命令信令、数据信令或两者。在各种实例中，接口块220可经配置以基于从主机处理器210、或相应接口块260或其组合接收的信令来启动此评估。另外或替代地，接口块220可经配置以基于在接口块220处检测到的条件(例如，基于错误检测、基于确定操作条件满足阈值)来启动此评估。响应于此评估，接口块220可修改相应接口块260或一或多个存储器阵列250的操作配置(例如操作参数、错误控制配置、修复配置)或可传输评估结果的指示(例如，到相应接口块260、主机处理器210)以及其它响应操作。

在一些实例中，一或多个接口块220可经配置以支持时序或延时控制功能性。举例来说，接口块220可经配置以控制由接口块260执行的操作的时序，其可指代绝对时序(例如，相对于来自主机处理器210的时钟信令)或相对于另一接口块220的时序的时序或两者。举例来说，一或多个接口块220可经配置以依相对于由一或多个其它接口块220命令的操作偏移(例如，交错)的时序经由其相应接口块260命令操作。在一些实例中，此交错可平衡或以其它方式分布功耗(例如，可降低峰值功率与平均功率的比率)，这可改进系统200的组件的操作均匀性(例如电压调节均匀性)。在一些实例中，此类技术可通过一或多个接口块220经配置以将第一时钟信令传输到其相应接口块260(例如，根据第一时序)及一或多个其它接口块220经配置以依相对于第一时钟信令偏移的时序将第二时钟信令传输到其相应接口块260来支持。

在一些实例中，一或多个接口块220可经配置用于其它存储器管理技术，其可包含为由接口块220支持的可靠性、可用性及可服务性(RAS)解决方案的部分。举例来说，配置于接口块220处的RAS解决方案可包含支持通道数据校正，例如芯片猎杀或通道猎杀机制，其可涉及将通道编组在一起以支持通道级可校正性。另外或替代地，配置于接口块220处的RAS解决方案可包含支持循环冗余校验(CRC)功能性，其可针对命令/地址完整性或数据完整性实施。另外或替代地，配置于接口块220处的RAS解决方案可包含支持预烧、擦洗、测试流程、鉴定或现场BIST功能性。

另外或替代地，配置于接口块220处的RAS解决方案可包含支持扫地功能性。扫地可包含接口块220经配置以映射出原本不可修复的(例如接口块260或存储器阵列250的)裸片240的区或映射于所述区周围。当映射出存储器阵列250的区或映射于所述区周围时，此类区可与存储体或通道内的单个行或列一样小，或可为连续较大区，例如阵列区段、多个阵列区段、存储体及甚至整个通道。在一些实施方案中，裸片240可经预留空间以允许重映射，使得专用区中的元件可用于在通道内或跨通道重映射以静态或动态替换不同大小的故障区。在一些实例中，此类技术可支持提高总体产品良率(例如裸片240的良率、系统200的良率)，即使此类技术会减小总存储器容量。

图3说明根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的接口架构300的实例。接口架构300说明与(例如裸片205的)接口块220-b耦合的(例如裸片240的)接口块260-b的实例。接口块260-b可经由总线301、总线302、总线303及总线304中的一或多者与接口块220-b通信地耦合，总线301、总线302、总线303及总线304中的每一者可适当为总线225及总线265以及总线290的一或多个信号路径的实例。

接口块260-b包含控制接口310(例如命令接口)，其可经配置以与接口块220-b进行信令通信。举例来说，控制接口310可包含经配置以经由总线301接收控制信令(例如经调制控制信令、存取命令信令、配置信令、地址信令，例如行地址信令或列地址信令)的电路系统(例如接收器、一或多个锁存器)。控制接口310还可包含经配置以经由总线302接收时钟信令(例如与控制接口310相关联的时钟信令、具有一或多个相位(例如真及互补相位)的时钟信令、来自接口块220-b的dk_t/c信令)的电路系统，控制接口310可使用总线302来接收总线301的控制信令(例如，用于触发一或多个锁存器)。控制接口310可经由总线311传输(例如转发)控制信令，且可经由总线312传输时钟信令(例如，用于接口块260-b的其它操作的计时)，所述信令中的每一者可由接口控制器320接收。

接口块260-b还包含两个数据接口330(例如数据接口330-a-1及330-a-2)，其也可经配置以与接口块220-b进行信令通信。每一数据接口330可包含对应总线及电路系统，其操作可与经由控制接口310的控制信令相关联(例如，由所述控制信令控制、与所述控制信令协调、基于所述控制信令操作)。尽管接口块260-b的实例包含与控制接口310相关联的两个此类数据接口330(例如，在“通道对”布置中)，但针对接口块260描述的技术可包含用于接口块260的给定控制接口310的任何数量的一或多个数据接口330及相关联总线及电路系统。每一数据接口330可与相应数据路径电路系统相关联，数据路径电路系统可包含相应先进先出(FIFO)及串行化/解串行化(SERDES)电路系统(例如FIFO/SERDES 340)、相应写入/感测电路系统350、相应同步及定序电路系统(例如同步/定序逻辑360)及相应计时电路系统370以及互连信号路径(例如一或多个总线)。然而，在一些其它实例中，数据路径电路系统可以不同方式布置或可包含不同电路系统组件，其可包含专用于相应数据路径或共享于数据路径之间或其各种组合的电路系统。每一数据接口330还可与一组相应一或多个存储器阵列250相关联。在一些实例中，每一存储器阵列250可被理解为包含相应寻址电路系统，例如存储体逻辑或解码器(例如行解码器、列解码器)以及其它阵列电路系统。然而，在一些其它实例中，此电路系统的至少一部分可包含于接口块260中。

每一数据接口330可包含经配置以经由相应总线303传达(例如接收、传输)数据信令(例如经调制数据信令、DQ信令)的电路系统(例如一或多个锁存器、一或多个驱动器)。每一数据接口330还可包含用于经由相应总线304传达时钟信令的电路系统，其可支持数据接口330接收时钟信号(例如与数据接口330相关联的第一时钟信令、具有一或多个相位(例如真及互补相位)的时钟信令、来自接口块220-b的DQS_t/c信令、与数据接收或写入操作相关联的时钟信令)或数据接口330传输时钟信号(例如与数据接口330相关联的第二时钟信令、到接口块220-b的RDQS_t/c信令、与数据传输或读取操作相关联的时钟信令)或两者。每一数据接口330可经由相应总线332传输时钟信令(例如接收到的时钟信令、DQS_t/c信令)(例如，用于接口块260-b的其它操作的计时)。

接口控制器320可支持接口块260-b的各种控制或配置功能性用于存取经耦合存储器阵列250或以其它方式管理经耦合存储器阵列250的操作。举例来说，接口控制器320可支持存取命令协调或配置、延时或时序补偿、存取命令缓冲(例如，根据先进先出FIFO或其它组织方案)、用于配置设置的模式寄存器或逻辑或测试功能性以及其它功能或其组合。针对接口块260的每一数据路径(例如，与相应数据接口330相关联)，接口控制器320可经配置以经由总线321将信令(例如地址信令，例如行地址或行激活信令)传输到相应存储器阵列250、经由总线322将信令(例如时序信令，其可基于经由总线312接收的时钟信令、配置信令)传输到相应计时电路系统370及经由总线323将信令(例如时序信令，其可基于经由总线312接收的时钟信令、配置信令)传输到相应同步/定序逻辑360。

针对每一数据路径，相应计时电路系统370可支持相对于经由总线322接收的时序信令对各种操作(例如激活、耦合操作、信令锁存、信号驱动)进行计时。举例来说，计时电路系统370可包含经配置以产生一或多个时钟信号或用于控制相应数据路径的操作的其它启动信号的计时链(例如全局列计时链)，且此信令可包含从信令经由总线322支持给定操作或操作组合的转变偏移、以与所述转变不同的速率进行或以其它方式与所述转变不同的转变(例如上升边缘转变、下降边缘转变、开/关转变)。举例来说，计时电路系统370可经配置以经由总线371将信令(例如列选择信令、列地址信令)传输到相应存储器阵列250、经由总线372将信令(例如锁存器或驱动器计时信令)传输到相应写入/感测电路系统350及经由总线373将信令(例如计时信令)传输到相应同步/定序逻辑。

针对每一数据路径，相应FIFO/SERDES 340可经配置以在第一总线宽度(例如相对较宽总线宽度，与总线341(例如数据读取/写入(DRW)总线)相关联，具有相对较多数量的信号路径)与第二总线宽度(例如相对较窄总线宽度，与总线331相关联，具有相对较少数量的信号路径)的数据信令之间转换。在一些实例中，此转换可伴随改变总线341与总线331之间的信令速率(例如，用于维持给定处理量)。举例来说，FIFO/SERDES 340可支持具有288个信号路径的总线宽度(例如，用于信令Dat[287:0])的总线341与具有72个信号路径的总线宽度(例如，用于信令DQ[71:0])的总线331之间的转换，在此情况中，经由总线331的信令速率可为经由总线341的信令速率的四倍快。在各种实例中，FIFO/SERDES可经由总线331接收数据信令及经由总线341传输数据信令(例如，用于支持写入操作)，或可经由总线341接收数据信令及经由总线331传输数据信令(例如，用于支持读取操作)。在一些实例(例如，用于支持读取操作)中，FIFO/SERDES 340可经配置以将时钟信令(例如RDQS_t/c信令)传输到数据接口330，时钟信令可转发到接口块220-b(例如，经由总线304，用于由接口块220-b接收经由总线331接收的数据信令)。

由FIFO/SERDES 340执行的操作的时序或其它同步可由从相应同步/定序逻辑360接收(例如，经由总线361)的一或多个时钟信号以及其它信令支持。举例来说，同步/定序逻辑360可产生或以其它方式协调时钟信令以支持总线331及总线341的不同信令速率(例如，基于经由总线332及总线373接收的时钟信令)。另外或替代地，FIFO/SERDES 340可基于从同步/定序逻辑360接收的配置信令而在一方向(例如，用于到数据接口330的数据传输、用于从数据接口330的数据接收)或其它模式上操作。

针对每一数据路径，相应写入/感测电路系统350可经配置以支持一或多个存储器阵列250的相应组的存取(例如数据信令、写入信令、读取信令)。举例来说，写入/感测电路系统350可经由总线351(例如全局输入/输出(GIO)总线)与存储器阵列250耦合，总线351可包含与每一存储器阵列250相关联的相应信号路径或可包含所述组的所有存储器阵列250共享的信号路径，在此情况中，存储器阵列电路系统可包含可操作以耦合总线351与存储器阵列250中的选定者的多路复用电路系统。在一些实例中，总线351可包含与总线341相同的信号路径数量(例如，用于信令GIO[287:0])。在一些实例中，总线351可包含与每一存储器阵列250中的列数量相同的信号路径数量。在一些其它实例中，存储器阵列250可包含为总线351的信号路径数量的整数倍的列数量，在此情况中，存储器阵列电路系统(例如每一存储器阵列250)可包含可操作以耦合存储器单元列的子集或相关联电路系统与总线351的解码电路系统。

为了支持写入操作，写入/感测电路系统350可经配置以驱动信令(例如，经由总线351)，其可操作以将一或多种逻辑状态写入到存储器阵列250的存储器单元(例如，基于经由总线341接收的数据、基于经由总线371接收的时序信令、基于经由总线303接收的数据信令及基于经由总线301接收的控制信令)。在一些实例中，此信令可传输到存储器阵列250的支持电路系统或以其它方式与存储器阵列250相关联(例如，作为对应于待写入的逻辑状态的信号的输出)，例如感测放大器电路系统、电压源、电流源或可操作以跨存储器单元的存储元件(例如，跨电容器、跨铁电电容器)施加偏压或将电荷、电流或其它信令施加于存储器单元的存储元件(例如，将电流施加于硫属化物或其它可配置存储器材料、将电荷施加于NAND存储器单元的栅极)的其它驱动器电路系统以及其它实例。

为了支持读取操作，写入/感测电路系统350可经配置以接收信令(例如，经由总线351)，写入/感测电路系统350可进一步放大信令用于通过接口块260-b传达。举例来说，写入/感测电路系统350可经配置以接收对应于从存储器阵列250读取的逻辑状态的信令，但以相对较低驱动器强度(例如相对‘模拟’信令，其可与存储器阵列250的感测放大器的相对较低驱动强度相关联)。写入/感测电路系统350可因此包含进一步感测放大(例如总线351的每一信号路径与总线341的相应信号路径之间的数据感测放大器(DSA))，其各自可具有相对较高驱动强度(例如，用于经由总线341驱动相对‘数字’信令)。

接口架构300的特征可在各种数量及布置上重复以支持具有多个裸片的半导体系统，例如系统200的各种实例。在实例实施方案中，每一裸片240可经配置有接口块260-b的64个例子，其可支持每一裸片240的9,216个信号路径的数据信令宽度(例如，其中通道对的每一总线303与72个信号路径相关联)。针对具有与裸片205耦合的8个裸片240的堆叠的系统200，裸片205可因此经配置有接口块220-b的512个例子，借此支持系统200的73,738个信号路径的总数据信令宽度。然而，在其它实施方案中，裸片205及裸片240可分别配置有不同数量的接口块220及260，且系统200可每裸片205配置有不同数量的裸片240。通过根据所描述技术中的一或多者将存储器存取电路系统分配到多个半导体裸片(例如裸片205及一或多个裸片240)当中，与用于配置存储器系统的其它技术相比，系统200可因此配置有提高信息处理量或更大存储密度以及其它优点。

图4说明展示根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的方法400的流程图。方法400的操作可由本文中(例如，参考图1到3)描述的半导体系统或其组件实施。在一些实例中，半导体系统可执行一组指令以控制装置的功能元件执行所描述功能。另外或替代地，半导体系统可使用专用电路系统执行所描述功能的方面。

在405处，方法400可包含在第一半导体裸片的第一接口块处从第一半导体裸片的主机处理器接收第一存储器存取命令信令。

在410处，方法400可包含由第一接口块至少部分基于从主机处理器接收第一存储器存取命令信令来传输第二存储器存取命令信令。

在415处，方法400可包含在与第一半导体裸片耦合的第二半导体裸片的第二接口块处接收由第一接口块传输的第二存储器存取命令信令。

在420处，方法400可包含至少部分基于接收到第二存储器存取命令信令来使用第二接口块存取第二半导体裸片的一组一或多个存储器阵列。

在一些实例中，本文中描述的设备可经配置以执行一或若干方法，例如方法400。设备可包含用于执行本公开的以下方面的特征(例如电路系统、逻辑、一或多个控制器或其它构件)、指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)或其任何组合：

方面1：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下项的操作、特征或指令或其任何组合：在第一半导体裸片的第一接口块处从所述第一半导体裸片的主机处理器接收第一存储器存取命令信令；由所述第一接口块至少部分基于从所述主机处理器接收所述第一存储器存取命令信令来传输第二存储器存取命令信令；在与所述第一半导体裸片耦合的第二半导体裸片的第二接口块处接收由所述第一接口块传输的所述第二存储器存取命令信令；及至少部分基于接收到所述第二存储器存取命令信令来使用所述第二接口块存取所述第二半导体裸片的一组一或多个存储器阵列。

方面2：根据方面1所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：在所述第一接口块处从所述主机处理器接收与所述第一存储器存取命令信令相关联的第一数据信令；至少部分基于所述接收到的第一存储器存取命令信令及所述接收到的第一数据信令来从所述第一接口块传输与所述第二存储器存取命令信令相关联的第二数据信令；在所述第二接口块处接收所述第二数据信令；及至少部分基于所述接收到的第二存储器存取命令信令及所述接收到的第二数据信令来使用所述第二接口块将数据写入到所述一组一或多个存储器阵列。

方面3：根据方面1到2中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：至少部分基于所述接收到的第二存储器存取命令信令来使用所述第二接口块从所述一组一或多个存储器阵列读取数据；至少部分基于所述读取数据来从所述第二接口块传输第一数据信令；在所述第一接口块处接收所述第一数据信令；及至少部分基于所述接收到的第一数据信令来将第二数据信令从所述第一接口块传输到所述主机处理器。

方面4：根据方面1到3中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：至少部分基于与所述一组一或多个存储器阵列的物理地址相关联的检测到的错误来在所述第一接口块处产生所述第二存储器存取命令信令。

方面5：根据方面1到4中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：在所述第一接口块处接收操作温度的指示；及至少部分基于所述操作温度的所述接收到的指示来在所述第一接口块处产生所述第二存储器存取命令信令。

方面6：根据方面1到5中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：至少部分基于所述接收到的第一存储器存取命令信令来在所述第一接口块处确定存取所述一组存储器阵列的一或多个物理地址的速率满足阈值；及至少部分基于确定所述存取速率满足所述阈值来在所述第一接口块处产生所述第二存储器存取命令信令。

方面7：根据方面1到6中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：由所述第一接口块将第一时钟信令传输到所述第二接口块；至少部分基于传输所述第一时钟信令来在所述第一接口块处从所述第二接口块接收第二时钟信令；及至少部分基于所述接收到的第二时钟信令来在所述第一接口块处修改所述第一时钟信令的时序。

方面8：根据方面1到7中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：由所述第一接口块将第一时钟信令传输到所述第二接口块；至少部分基于传输所述第一时钟信令来在所述第一接口块处从所述第二接口块接收第二时钟信令；及至少部分基于所述接收到的第二时钟信令来由所述第一接口块向所述第二接口块传输修改所述第二时钟信令的时序的指示。

图5说明展示根据本文中公开的实例的支持用于经耦合主机及存储器裸片的技术的方法500的流程图。方法500的操作可由本文中(例如，参考图1到3)描述的半导体系统或其组件实施。在一些实例中，半导体系统可执行一组指令以控制装置的功能元件执行所描述功能。另外或替代地，半导体系统可使用专用硬件执行所描述功能的方面。

在505处，方法可包含在第一半导体裸片的存储器接口块处接收与第一半导体裸片耦合的第二半导体裸片的一或多个存储器阵列相关联的操作条件的指示。

在510处，方法可包含至少部分基于接收到操作条件的指示来在第一半导体裸片的存储器接口块处修改用于存取第二半导体裸片的一或多个存储器阵列的配置。

在515处，方法可包含至少部分基于在第一半导体裸片的存储器接口块处修改的用于存取第二半导体裸片的一或多个存储器阵列的配置来从第一半导体裸片的存储器接口块传输存取第二半导体裸片的一或多个存储器阵列的命令信令。

在一些实例中，本文中描述的设备可执行一或若干方法，例如方法500。设备可包含用于执行本公开的以下方面的特征(例如电路系统、逻辑、一或多个控制器或其它构件)或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)或其任何组合：

方面9：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下项的操作、特征或指令或其任何组合：在第一半导体裸片的存储器接口块处接收与所述第一半导体裸片耦合的第二半导体裸片的一或多个存储器阵列相关联的操作条件的指示；至少部分基于接收到所述操作条件的所述指示来在所述第一半导体裸片的所述存储器接口块处修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的配置；及至少部分基于在所述第一半导体裸片的所述存储器接口块处修改的用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述配置来从所述第一半导体裸片的所述存储器接口块传输存取所述第二半导体裸片的所述一或多个存储器阵列的命令信令。

方面10：根据方面9所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：在所述第一半导体裸片的所述存储器接口块处接收与操作所述第二半导体裸片的所述一或多个存储器阵列相关联的温度的指示；及至少部分基于所述温度的所述接收到的指示来修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述配置。

方面11：根据方面9到10中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：在所述第一半导体裸片的所述存储器接口块处接收与所述第二半导体裸片的所述一或多个存储器阵列的物理地址相关联的错误的指示；及至少部分基于与所述物理地址相关联的所述错误的所述接收到的指示来修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述配置。

方面12：根据方面9到11中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下项的操作、特征或指令或其任何组合：在所述第一半导体裸片的所述存储器接口块处接收执行用于存取所述第二半导体裸片的所述一或多个存储器阵列的操作的评估的指示；及至少部分基于执行用于存取所述第二半导体裸片的所述一或多个存储器阵列的操作的评估的所述接收到的指示来修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述配置。

应注意，本文中描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的部分。

描述一种设备。下文提供本文中描述的设备的方面的概述：

方面13：一种设备，其包含：第一半导体裸片，其包含：主机处理器；及多个第一接口块，所述多个第一接口块中的每一第一接口块包含经配置以从所述主机处理器接收第一存取命令信令及至少部分基于所述接收到的第一存取命令信令传输第二存取命令信令的相应第一电路系统；及一或多个第二半导体裸片，其与所述第一半导体裸片耦合，所述一或多个第二半导体裸片包含：多个存储器阵列；及多个第二接口块，所述多个第二接口块中的每一第二接口块与所述多个第一接口块中的相应第一接口块耦合且包含经配置以从所述相应第一接口块接收所述第二存取命令信令及至少部分基于所述接收到的第二存取命令信令来存取所述多个存储器阵列中的一组相应一或多个存储器阵列的相应第二电路系统。

方面14：根据方面13所述的设备，其中所述多个第二接口块中的至少一个第二接口块经由与第一时钟信令相关联的命令接口且经由与第二时钟信令相关联的数据接口来与所述相应第一接口块耦合。

方面15：根据方面14所述的设备，其中所述多个第二接口块中的至少一个第二接口块经由与第三时钟信令相关联的第二数据接口来与所述相应第一接口块耦合。

方面16：根据方面13到15中任一方面所述的设备，其中所述一或多个第二半导体裸片包含：第一裸片，其与所述第一半导体裸片耦合且包含所述多个存储器阵列的第一子集及所述多个第二接口块的第一子集；及第二裸片，其与所述第一裸片耦合且包含所述多个存储器阵列的第二子集及所述多个第二接口块的第二子集，其中所述多个第二接口块中的每一第二接口块经由通过所述第一裸片的一组相应一或多个导电路径来与所述相应第一接口块耦合。

方面17：根据方面13到16中任一方面所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：至少部分基于与所述多个存储器阵列的物理地址相关联的检测到的错误来产生所述第二存取命令信令。

方面18：根据方面17所述的设备，其中经配置以产生所述第二存取命令信令的所述电路系统经配置以：至少部分基于检测到与第一行存储器单元相关联的所述错误来产生第二行存储器单元的地址。

方面19：根据方面17到18中任一方面所述的设备，其中经配置以产生所述第二存取命令信令的所述电路系统经配置以：至少部分基于检测到与第一列存储器单元相关联的所述错误来产生第二列存储器单元的地址。

方面20：根据方面13到19中任一方面所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：接收所述设备的操作温度的指示；及至少部分基于所述操作温度的所述接收到的指示来产生所述第二存取命令信令。

方面21：根据方面13到20中任一方面所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：至少部分基于所述接收到的第一存取命令信令来确定存取所述多个存储器阵列的一或多个物理地址的速率满足阈值；及至少部分基于确定所述存取速率满足所述阈值来产生所述第二存取命令信令。

方面22：根据方面13到21中任一方面所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：接收执行所述相应第二接口块、所述相应第二接口块经配置以存取的所述一组相应存储器阵列或其组合的评估的指示；及至少部分基于执行所述评估的所述接收到的指示来将命令信令、数据信令或两者传输到所述相应第二接口块。

方面23：根据方面13到22中任一方面所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：确定用于刷新所述相应第二接口块经配置以存取的所述一组相应存储器阵列的存储器单元的速率；及至少部分基于用于刷新存储器单元的所述经确定速率来将命令信令传输到所述相应第二接口块。

方面24：根据方面13到23中任一方面所述的设备，其中：所述多个第一接口块中的至少一个第一接口块经配置以将第一时钟信令传输到所述相应第二接口块；且所述多个第一接口块中的至少一个其它第一接口块经配置以依相对于所述第一时钟信令偏移的时序将第二时钟信令传输到所述相应第二接口块。

方面25：根据方面13到24中任一方面所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：将第一时钟信令传输到所述相应第二接口块；至少部分基于传输所述第一时钟信令来从所述相应第二接口块接收第二时钟信令；及至少部分基于所述接收到的第二时钟信令来修改所述第一时钟信令的时序。

方面26：根据方面13到25中任一方面所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：将第一时钟信令传输到所述相应第二接口块；至少部分基于传输所述第一时钟信令来从所述相应第二接口块接收第二时钟信令；及至少部分基于所述接收到的第二时钟信令来向所述相应第二接口块传输修改所述第二时钟信令的时序的指示。

方面27：根据方面13到26中任一方面所述的设备，其中：所述多个第一接口块中的每一第一接口块经配置以接收与所述第一存取命令信令相关联的第一数据信令及至少部分基于所述接收到的第一存取命令信令及所述接收到的第一数据信令来传输与所述第二存取命令信令相关联的第二数据信令；且所述多个第二接口块中的每一第二接口块经配置以接收所述第二数据信令及至少部分基于所述接收到的第二存取命令信令及所述接收到的第二数据信令来将数据写入到所述一组相应一或多个存储器阵列。

方面28：根据方面27所述的设备，其中所述多个第一接口块中的每一第一接口块包含经配置以进行以下操作的电路系统：至少部分基于使用所述接收到的第一数据信令执行错误控制操作来产生所述第二数据信令。

方面29：根据方面13到28中任一方面所述的设备，其中：所述多个第二接口块中的每一第二接口块经配置以至少部分基于所述接收到的第二存取命令信令来从所述一组相应一或多个存储器阵列读取数据及至少部分基于所述读取数据来传输第一数据信令；且所述多个第一接口块中的每一第一接口块经配置以接收所述第一数据信令及至少部分基于所述接收到的第一数据信令来传输第二数据信令。

方面30：根据方面29所述的设备，其中所述多个第一接口块中的至少一个第一接口块包含经配置以进行以下操作的电路系统：至少部分基于使用所述接收到的第一数据信令执行错误控制操作来产生所述第二数据信令。

方面31：根据方面13到30中任一方面所述的设备，其中所述多个第二接口块中的至少一个第二接口块包含：第一总线，其经配置以经由第一数量的信号路径向所述一组相应一或多个存储器阵列传达第一数据信令；第二总线，其经配置以经由第二数量的信号路径向所述相应第一接口块传达第二数据信令；及串行器/解串器，其经配置用于在经由所述第一数量的信号路径的所述第一数据信令与经由所述第二数量的信号路径的所述第二数据信令之间切换。

方面32：根据方面13到31中任一方面所述的设备，其中所述多个第二接口块中的至少一个第二接口块经由与所述一或多个半导体裸片中的第二半导体裸片的表面处的一或多个相应第二导体部分融合的所述第一半导体裸片的表面处的一或多个相应第一导体部分来与所述相应第一接口块耦合。

描述一种设备。下文提供本文中描述的设备的方面的概述：

方面33：一种设备，其包含经配置以进行以下操作的电路系统：在第一半导体裸片的第一接口块处从所述第一半导体裸片的主机处理器接收第一存储器存取命令信令；由所述第一接口块至少部分基于从所述主机处理器接收所述第一存储器存取命令信令来传输第二存储器存取命令信令；在与所述第一半导体裸片耦合的第二半导体裸片的第二接口块处接收由所述第一接口块传输的所述第二存储器存取命令信令；及至少部分基于接收到所述第二存储器存取命令信令来使用所述第二接口块存取所述第二半导体裸片的一组一或多个存储器阵列。

描述一种设备。下文提供本文中描述的设备的方面的概述：

方面34：一种设备，其包含经配置以进行以下操作的电路系统：在第一半导体裸片的存储器接口块处接收与所述第一半导体裸片耦合的第二半导体裸片的一或多个存储器阵列相关联的操作条件的指示；至少部分基于接收到所述操作条件的所述指示来在所述第一半导体裸片的所述存储器接口块处修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的配置；及至少部分基于用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述经修改配置来从所述第一半导体裸片的所述存储器接口块传输存取所述第二半导体裸片的所述一或多个存储器阵列的命令信令。

本文中描述的信息及信号可使用各种不同技术及科技中的任一者表示。举例来说，在整个以上描述中可引用的数据、指令、命令、信息、信号、位或信令符号可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，信号可表示信号总线，其中总线可具有各种位宽度。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持组件之间的信号流动的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号(例如电荷、电流、电压)流动的任何电路径(例如导电路径)，那么可认为组件彼此电子通信(例如导电接触、连接、耦合)。在任何给定时间，基于包含经连接组件的装置的操作，彼此电子通信(例如导电接触、连接、耦合)的组件之间的导电路径可为开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些实例中，在一时间内可例如使用一或多个中间组件(例如开关或晶体管)中断经连接组件之间的信号流动。

本文中陈述的描述结合附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意味着“用作实例、例子或说明，而非“优选的”或“优于其它实例”。具体实施方式包含用于提供所描述技术的理解的特定细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以免模糊所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标记。此外，可通过使参考标记后接连字符及区分类似组件的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，与第二参考标记无关。

如本文中(包含在权利要求书中)使用，项目列表(例如以例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，短语“基于”不应被解释为参考一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”相同的方式解释。

提供本文中的描述来使所属领域的技术人员能够制作或使用本公开。所属领域的技术人员将明白本公开的各种修改，且在不脱离本公开的范围的情况下，本文中定义的一般原理可应用到其它变体。因此，本公开不限于本文中描述的实例及设计，而是应被给予与本文中公开的原理及新颖特征一致的最广范围。

Claims (30)

1.一种设备，其包括：

第一半导体裸片，其包括：

主机处理器；及

多个第一接口块，所述多个第一接口块中的每一第一接口块包括经配置以从所述主机处理器接收第一存取命令信令及至少部分基于所述接收到的第一存取命令信令来传输第二存取命令信令的相应第一电路系统；及

一或多个第二半导体裸片，其与所述第一半导体裸片耦合，所述一或多个第二半导体裸片包括：

多个存储器阵列；及

多个第二接口块，所述多个第二接口块中的每一第二接口块与所述多个第一接口块中的相应第一接口块耦合且包括经配置以从所述相应第一接口块接收所述第二存取命令信令及至少部分基于所述接收到的第二存取命令信令来存取所述多个存储器阵列中的一组相应一或多个存储器阵列的相应第二电路系统。

2.根据权利要求1所述的设备，其中所述多个第二接口块中的至少一个第二接口块经由与第一时钟信令相关联的命令接口且经由与第二时钟信令相关联的数据接口来与所述相应第一接口块耦合。

3.根据权利要求2所述的设备，其中所述多个第二接口块中的至少一个第二接口块经由与第三时钟信令相关联的第二数据接口来与所述相应第一接口块耦合。

4.根据权利要求1所述的设备，其中所述一或多个第二半导体裸片包括：

第一裸片，其与所述第一半导体裸片耦合且包括所述多个存储器阵列的第一子集及所述多个第二接口块的第一子集；及

第二裸片，其与所述第一裸片耦合且包括所述多个存储器阵列的第二子集及所述多个第二接口块的第二子集，其中所述多个第二接口块中的每一第二接口块经由通过所述第一裸片的一组相应一或多个导电路径来与所述相应第一接口块耦合。

5.根据权利要求1所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

至少部分基于与所述多个存储器阵列的物理地址相关联的检测到的错误来产生所述第二存取命令信令。

6.根据权利要求5所述的设备，其中经配置以产生所述第二存取命令信令的所述电路系统经配置以：

至少部分基于检测到与第一行存储器单元相关联的所述错误来产生第二行存储器单元的地址。

7.根据权利要求5所述的设备，其中经配置以产生所述第二存取命令信令的所述电路系统经配置以：

至少部分基于检测到与第一列存储器单元相关联的所述错误来产生第二列存储器单元的地址。

8.根据权利要求1所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

接收所述设备的操作温度的指示；及

至少部分基于所述操作温度的所述接收到的指示来产生所述第二存取命令信令。

9.根据权利要求1所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

至少部分基于所述接收到的第一存取命令信令来确定存取所述多个存储器阵列的一或多个物理地址的速率满足阈值；及

至少部分基于确定所述存取速率满足所述阈值来产生所述第二存取命令信令。

10.根据权利要求1所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

接收执行所述相应第二接口块、所述相应第二接口块经配置以存取的所述一组相应存储器阵列或其组合的评估的指示；及

至少部分基于执行所述评估的所述接收到的指示来将命令信令、数据信令或两者传输到所述相应第二接口块。

11.根据权利要求1所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

确定用于刷新所述相应第二接口块经配置以存取的所述一组相应存储器阵列的存储器单元的速率；及

至少部分基于用于刷新存储器单元的所述经确定速率来将命令信令传输到所述相应第二接口块。

12.根据权利要求1所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

将第一时钟信令传输到所述相应第二接口块；

至少部分基于传输所述第一时钟信令来从所述相应第二接口块接收第二时钟信令；及

至少部分基于所述接收到的第二时钟信令来修改所述第一时钟信令的时序。

13.根据权利要求1所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

将第一时钟信令传输到所述相应第二接口块；

至少部分基于传输所述第一时钟信令来从所述相应第二接口块接收第二时钟信令；及

至少部分基于所述接收到的第二时钟信令来向所述相应第二接口块传输修改所述第二时钟信令的时序的指示。

14.根据权利要求1所述的设备，其中：

所述多个第一接口块中的每一第一接口块经配置以接收与所述第一存取命令信令相关联的第一数据信令及至少部分基于所述接收到的第一存取命令信令及所述接收到的第一数据信令来传输与所述第二存取命令信令相关联的第二数据信令；且

所述多个第二接口块中的每一第二接口块经配置以接收所述第二数据信令及至少部分基于所述接收到的第二存取命令信令及所述接收到的第二数据信令来将数据写入到所述一组相应一或多个存储器阵列。

15.根据权利要求14所述的设备，其中所述多个第一接口块中的每一第一接口块包括经配置以进行以下操作的电路系统：

至少部分基于使用所述接收到的第一数据信令执行错误控制操作来产生所述第二数据信令。

16.根据权利要求1所述的设备，其中：

所述多个第二接口块中的每一第二接口块经配置以至少部分基于所述接收到的第二存取命令信令来从所述一组相应一或多个存储器阵列读取数据及至少部分基于所述读取数据来传输第一数据信令；且

所述多个第一接口块中的每一第一接口块经配置以接收所述第一数据信令及至少部分基于所述接收到的第一数据信令来传输第二数据信令。

17.根据权利要求16所述的设备，其中所述多个第一接口块中的至少一个第一接口块包括经配置以进行以下操作的电路系统：

至少部分基于使用所述接收到的第一数据信令执行错误控制操作来产生所述第二数据信令。

18.根据权利要求1所述的设备，其中所述多个第二接口块中的至少一个第二接口块包括：

第一总线，其经配置以经由第一数量的信号路径向所述一组相应一或多个存储器阵列传达第一数据信令；

第二总线，其经配置以经由第二数量的信号路径向所述相应第一接口块传达第二数据信令；及

串行器/解串器，其经配置用于在经由所述第一数量的信号路径的所述第一数据信令与经由所述第二数量的信号路径的所述第二数据信令之间切换。

19.根据权利要求1所述的设备，其中所述多个第二接口块中的至少一个第二接口块经由与所述一或多个第二半导体裸片中的第二半导体裸片的表面处的一或多个相应第二导体部分融合的所述第一半导体裸片的表面处的一或多个相应第一导体部分来与所述相应第一接口块耦合。

20.一种方法，其包括：

在第一半导体裸片的第一接口块处从所述第一半导体裸片的主机处理器接收第一存储器存取命令信令；

由所述第一接口块至少部分基于从所述主机处理器接收所述第一存储器存取命令信令来传输第二存储器存取命令信令；

在与所述第一半导体裸片耦合的第二半导体裸片的第二接口块处接收由所述第一接口块传输的所述第二存储器存取命令信令；及

至少部分基于接收到所述第二存储器存取命令信令来使用所述第二接口块存取所述第二半导体裸片的一组一或多个存储器阵列。

21.根据权利要求20所述的方法，其进一步包括：

在所述第一接口块处从所述主机处理器接收与所述第一存储器存取命令信令相关联的第一数据信令；

至少部分基于所述接收到的第一存储器存取命令信令及所述接收到的第一数据信令来从所述第一接口块传输与所述第二存储器存取命令信令相关联的第二数据信令；

在所述第二接口块处接收所述第二数据信令；及

至少部分基于所述接收到的第二存储器存取命令信令及所述接收到的第二数据信令来使用所述第二接口块将数据写入到所述一组一或多个存储器阵列。

22.根据权利要求20所述的方法，其进一步包括：

至少部分基于所述接收到的第二存储器存取命令信令来使用所述第二接口块从所述一组一或多个存储器阵列读取数据；

至少部分基于所述读取数据来从所述第二接口块传输第一数据信令；

在所述第一接口块处接收所述第一数据信令；及

至少部分基于所述接收到的第一数据信令来将第二数据信令从所述第一接口块传输到所述主机处理器。

23.根据权利要求20所述的方法，其进一步包括：

至少部分基于与所述一组一或多个存储器阵列的物理地址相关联的检测到的错误来在所述第一接口块处产生所述第二存储器存取命令信令。

24.根据权利要求20所述的方法，其进一步包括：

在所述第一接口块处接收操作温度的指示；及

至少部分基于所述操作温度的所述接收到的指示来在所述第一接口块处产生所述第二存储器存取命令信令。

25.根据权利要求20所述的方法，其进一步包括：

至少部分基于所述接收到的第一存储器存取命令信令来在所述第一接口块处确定存取所述一组存储器阵列的一或多个物理地址的速率满足阈值；及

至少部分基于确定所述存取速率满足所述阈值来在所述第一接口块处产生所述第二存储器存取命令信令。

26.根据权利要求20所述的方法，其进一步包括：

由所述第一接口块将第一时钟信令传输到所述第二接口块；

至少部分基于传输所述第一时钟信令来在所述第一接口块处从所述第二接口块接收第二时钟信令；及

至少部分基于所述接收到的第二时钟信令来在所述第一接口块处修改所述第一时钟信令的时序。

27.根据权利要求20所述的方法，其进一步包括：

由所述第一接口块将第一时钟信令传输到所述第二接口块；

至少部分基于传输所述第一时钟信令来在所述第一接口块处从所述第二接口块接收第二时钟信令；及

至少部分基于所述接收到的第二时钟信令来由所述第一接口块向所述第二接口块传输修改所述第二时钟信令的时序的指示。

28.一种设备，其包括经配置以进行以下操作的电路系统：

在第一半导体裸片的第一接口块处从所述第一半导体裸片的主机处理器接收第一存储器存取命令信令；

由所述第一接口块至少部分基于从所述主机处理器接收所述第一存储器存取命令信令来传输第二存储器存取命令信令；

在与所述第一半导体裸片耦合的第二半导体裸片的第二接口块处接收由所述第一接口块传输的所述第二存储器存取命令信令；及

至少部分基于接收到所述第二存储器存取命令信令来使用所述第二接口块存取所述第二半导体裸片的一组一或多个存储器阵列。

29.一种方法，其包括：

在第一半导体裸片的存储器接口块处接收与所述第一半导体裸片耦合的第二半导体裸片的一或多个存储器阵列相关联的操作条件的指示；

至少部分基于接收到所述操作条件的所述指示来在所述第一半导体裸片的所述存储器接口块处修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的配置；及

至少部分基于在所述第一半导体裸片的所述存储器接口块处修改的用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述配置来从所述第一半导体裸片的所述存储器接口块传输存取所述第二半导体裸片的所述一或多个存储器阵列的命令信令。

30.一种设备，其包括经配置以进行以下操作的电路系统：

在第一半导体裸片的存储器接口块处接收与所述第一半导体裸片耦合的第二半导体裸片的一或多个存储器阵列相关联的操作条件的指示；

至少部分基于接收到所述操作条件的所述指示来在所述第一半导体裸片的所述存储器接口块处修改用于存取所述第二半导体裸片的所述一或多个存储器阵列的配置；及

至少部分基于用于存取所述第二半导体裸片的所述一或多个存储器阵列的所述经修改配置来从所述第一半导体裸片的所述存储器接口块传输存取所述第二半导体裸片的所述一或多个存储器阵列的命令信令。